KR20200128075A - Ss/pbch 블록에 대한 큰 서브캐리어 간격을 지원하는 방법 및 장치 - Google Patents
Ss/pbch 블록에 대한 큰 서브캐리어 간격을 지원하는 방법 및 장치 Download PDFInfo
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Abstract
본 개시는 4G 시스템 이후 보다 높은 데이터 전송률을 지원하기 위한 5G 통신 시스템을 IoT 기술과 융합하는 통신 기법 및 그 시스템에 관한 것이다. 본 개시는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스 (예를 들어, 스마트 홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 헬스 케어, 디지털 교육, 소매업, 보안 및 안전 관련 서비스 등)에 적용될 수 있다. 무선 통신 시스템의 사용자 장치(UE)가 제공된다. 사용자 장치는 동작 모드에 기초한 파라미터 세트를 이용하여 하향링크 채널을 통해 SS/PBCH 블록을 수신하도록 설정된 송수신기를 포함한다. 동작 모드는 SS/PBCH 블록이 LAA Scell에서 사용되는 제1 동작 모드로서 또는 SS/PBCH 블록이 적어도 Pcell에서 사용되는 제2 동작 모드로서 SS/PBCH 블록에 대하여 설정된다. 파라미터 세트는 SS/PBCH 블록의 동작 모드가 제1 동작 모드로 설정될 때 SS/PBCH 블록에 대한 제1 파라미터 세트로서 설정되거나 SS/PBCH 블록의 동작 모드가 제2 동작 모드로 설정될 때 SS/PBCH 블록에 대한 제2 파라미터 세트로서 설정된다. 제1 및 제2 파라미터 세트들은 서로 다른 정보를 포함한다.
Description
본 출원은 일반적으로 서브캐리어 간격(subcarrier spacing)에 관한 것이다. 보다 구체적으로, 본 개시는 진보된 무선 통신 시스템에서 SS/PBCH 블록에 대한 더 큰 서브캐리어 간격에 관한 것이다.
4G 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후 (Beyond 4G Network) 통신 시스템 또는 LTE 시스템 이후 (Post LTE) 시스템이라 불리어지고 있다. 높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역 (예를 들어, 60기가(60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 전차원 다중입출력(Full Dimensional MIMO: FD-MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 및 대규모 안테나 (large scale antenna) 기술들이 논의되고 있다. 또한 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개선된 소형 셀 (advanced small cell), 클라우드 무선 액세스 네트워크 (cloud radio access network: cloud RAN), 초고밀도 네트워크 (ultra-dense network), 기기 간 통신 (Device to Device communication: D2D), 무선 백홀 (wireless backhaul), 이동 네트워크 (moving network), 협력 통신 (cooperative communication), CoMP (Coordinated Multi-Points), 및 수신 간섭제거 (interference cancellation) 등의 기술 개발이 이루어지고 있다. 이 밖에도, 5G 시스템에서는 진보된 코딩 변조(Advanced Coding Modulation: ACM) 방식인 FQAM (Hybrid FSK and QAM Modulation) 및 SWSC (Sliding Window Superposition Coding)과, 진보된 접속 기술인 FBMC(Filter Bank Multi Carrier), NOMA(non orthogonal multiple access), 및SCMA(sparse code multiple access) 등이 개발되고 있다.
한편, 인터넷은 인간이 정보를 생성하고 소비하는 인간 중심의 연결 망에서, 사물 등 분산된 구성 요소들 간에 정보를 주고 받아 처리하는 IoT(Internet of Things, 사물인터넷) 망으로 진화하고 있다. 클라우드 서버 등과의 연결을 통한 빅데이터(Big data) 처리 기술 등이 IoT 기술에 결합된 IoE (Internet of Everything) 기술도 대두되고 있다. IoT를 구현하기 위해서, 센싱 기술, 유무선 통신 및 네트워크 인프라, 서비스 인터페이스 기술, 및 보안 기술과 같은 기술 요소 들이 요구되어, 최근에는 사물간의 연결을 위한 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 연구되고 있다. IoT 환경에서는 연결된 사물들에서 생성된 데이터를 수집, 분석하여 인간의 삶에 새로운 가치를 창출하는 지능형 IT(Internet Technology) 서비스가 제공될 수 있다. IoT는 기존의 IT(information technology)기술과 다양한 산업 간의 융합 및 복합을 통하여 스마트홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 스마트 그리드, 헬스 케어, 스마트 가전, 첨단의료서비스 등의 분야에 응용될 수 있다.
이에, 5G 통신 시스템을 IoT 망에 적용하기 위한 다양한 시도들이 이루어지고 있다. 예를 들어, 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 5G 통신 기술인 빔 포밍, MIMO, 및 어레이 안테나 등의 기법에 의해 구현되고 있는 것이다. 앞서 설명한 빅데이터 처리 기술로써 클라우드 무선 액세스 네트워크(cloud RAN)가 적용되는 것도 5G 기술과 IoT 기술 융합의 일 예라고 할 수 있을 것이다.
NR 면허 대역(new radio licensed spectrum)에 대하여, 각각의 동기 및 물리 방송 채널(PBCH) 신호 블록(SS/PBCH block)은 NR 제1 동기 신호(NR-PSS: NR-primary synchronization signal)에 대한 1개의 심볼, NR-PBCH에 대한 2개의 심볼들, 및 NR 제2 동기 신호(NR-SSS: NR-secondary synchronization signal)와 NR-PBCH에 대한 1개의 심볼을 포함하며, 이러한 4개의 심볼들은 연속적으로 매핑되고 시분할 다중화된다. NR-SS는 NR에서 지원되는 모든 캐리어 주파수 범위들에 대하여 NR-PSS 및 NR-SSS 연속 설계를 포함하는 통합된 설계이다. NR-PSS 및 NR-SSS의 전송 대역폭은 전체 SS/PBCH 블록의 전송 대역폭보다 작다. NR 셀에 대한 초기 셀 선택을 위해, 사용자 장치(UE)는 디폴트 SS 버스트 세트 주기성(default SS burst set periodicity)을 20 ms로 가정하고, 비-독립형 NR 셀을 검출하기 위해, 네트워크는 주파수 캐리어당 하나의 SS 버스트 세트 주기성 정보를 UE에 제공하고 측정 타이밍/지속시간을 유도할 정보를 제공한다. 마스터 정보 블록(MIB: master information block) 외에, 잔여 최소 시스템 정보(RMSI: remaining minimum system information)는 대응하는 물리 하향링크 제어 채널(PDCCH)에 의해 운반되는 스케줄링 정보와 함께 물리 하향링크 공유 채널(PDSCH)에 의해 운반된다. 공통 제어 채널을 수신하기 위한 제어 자원 세트(CORESET)가 설정되어야 하고, PBCH에서 전송될 수 있다.
일 실시 예에서, 무선 통신 시스템의 사용자 장치(UE: user equipment)가 제공된다. 상기 사용자 장치는 동작 모드에 기초한 파라미터 세트를 이용하여 하향링크 채널을 통해 기지국(BS: base station)으로부터 동기 신호(SS: synchronization signal) 및 물리 방송 채널(PBCH: physical broadcast channel) 블록을 수신하도록 구성된 송수신기를 포함한다. 상기 동작 모드는 상기 SS/PBCH 블록이 LAA(licensed-assisted-access) 2차 셀(Scell: secondary cell)에서 사용되는 제1 동작 모드로서 또는 상기 SS/PBCH 블록이 적어도 1차 셀(Pcell: primary cell)에서 사용되는 제2 동작 모드로서 상기 SS/PBCH 블록에 대하여 설정된이다. 상기 파라미터 세트는 상기 SS/PBCH 블록의 동작 모드가 상기 제1 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제1 파라미터 세트로서 설정되거나 상기 SS/PBCH 블록의 동작 모드가 상기 제2 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제2 파라미터 세트로서 설정되며, 그리고 상기 제1 및 제2 파라미터 세트들은 서로 다른 정보를 포함하고, 상기 정보는 SS/PBCH 블록 구조 또는 SS/PBCH 블록 시간-영역 매핑 패턴 중 적어도 하나를 포함한다.
다른 실시 예에서, 무선 통신 시스템의 기지국(BS: base station)이 제공된다. 상기 기지국은 동기 신호(SS: synchronization signal) 및 물리 방송 채널(PBCH: physical broadcast channel) 블록에 대한 동작 모드를 상기 SS/PBCH 블록이 LAA(licensed-assisted-access) 2차 셀(Scell: secondary cell)에서 사용되는 제1 동작 모드로서 또는 상기 SS/PBCH 블록이 적어도 1차 셀(Pcell: primary cell)에서 사용되는 제2 동작 모드로서 설정하고, 파라미터 세트를 상기 SS/PBCH 블록의 동작 모드가 상기 제1 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제1 파라미터 세트로서 설정하거나 상기 SS/PBCH 블록의 동작 모드가 상기 제2 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제2 파라미터 세트로서 설정하는 적어도 하나의 프로세서를 포함하며, 이때 상기 제1 및 제2 파라미터 세트들이 서로 다른 정보를 포함하고, 상기 정보가 SS/PBCH 블록 구조 또는 SS/PBCH 블록 시간-영역 매핑 패턴 중 적어도 하나를 포함한다. 상기 기지국은 상기 적어도 하나의 프로세서에 동작 가능하도록 연결되고, 상기 설정된 동작 모드에 기초한 상기 설정된 파라미터 세트를 이용하여 하향링크 채널을 통해 사용자 장치(UE: user equipment)로 상기 SS/PBC 블록을 송신하도록 구성된 송수신기를 더 포함한다.
또 다른 실시 예에서, 무선 통신 시스템의 기지국(BS: base station)의 방법이 제공된다. 상기 방법은 동기 신호(SS: synchronization signal) 및 물리 방송 채널(PBCH: physical broadcast channel) 블록에 대한 동작 모드를 상기 SS/PBCH 블록이 LAA(licensed-assisted-access) 2차 셀(Scell: secondary cell)에서 사용되는 제1 동작 모드로서 또는 상기 SS/PBCH 블록이 적어도 1차 셀(Pcell: primary cell)에서 사용되는 제2 동작 모드로서 설정하는 동작, 파라미터 세트를 상기 SS/PBCH 블록의 동작 모드가 상기 제1 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제1 파라미터 세트로서 설정하거나 상기 SS/PBCH 블록의 동작 모드가 상기 제2 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제2 파라미터 세트로서 설정하는 동작, 이때 상기 제1 및 제2 파라미터 세트들이 서로 다른 정보를 포함하고, 상기 정보가 SS/PBCH 블록 구조 또는 SS/PBCH 블록 시간-영역 매핑 패턴 중 적어도 하나를 포함하며, 그리고 상기 설정된 동작 모드에 기초한 상기 설정된 파라미터 세트를 이용하여 하향링크 채널을 통해 사용자 장치(UE: user equipment)로 상기 SS/PBC 블록을 송신하는 동작을 포함한다.
다른 기술적인 특징들은 다음의 도면, 설명, 및 청구범위로부터 본 기술분야의 통상의 기술자에게 명백할 것이다.
아래의 상세한 설명을 하기 전에, 이 특허 문서 전체에 걸쳐 사용되는 특정 단어 및 어구의 정의를 설명하는 것이 바람직할 수 있다. "결합하다(couple)"라는 용어 및 그 파생어들은 상호 간에 물리적으로 연결된 것이든지 그러지 않든지 둘 이상의 요소들 간의 직접 또는 간접 통신을 나타낸다. "송신하다(transmit)", "수신하다(receive)", "통신하다(communicate)"라는 용어들 및 그 파생어들은 양자 간의 직접 및 간접 통신을 포함한다. "포함하다(include)", "구비하다(comprise)"라는 용어들 및 그 파생어들은 제한 없이 포함됨을 의미한다. "또는(or)"이라는 용어는 및/또는(and/or)의 의미가 포함된다. "무엇에 관련된(associated with)"이라는 구문과 그 파생어들은 무엇을 포함하다(include), 무엇 안에 포함되다(be included within), 무엇에 상호 연결되다(interconnect with), 무엇을 함유하다(contain), 무엇 내에 들어있다(be contained within), 무엇에 또는 무엇과 연결하다(connect to or with), 무엇에 또는 무엇과 결합하다(couple to or with), 무엇과 통신할 수 있다(be communicable with), 무엇에 협력하다(cooperate with), 무엇을 끼워 넣다(interleave), 무엇을 나란히 놓다(juxtapose), 무엇에 근사하다(be proximate to), 무엇에 또는 무엇과 경계를 이루다(be bound to or with), 무엇을 가지다(have), 무엇의 특징을 가지다(have a property of) 등을 의미한다. "컨트롤러(controller)"라는 용어는 적어도 하나의 동작을 제어하는 어떤 장치, 시스템 또는 그것들의 일부를 의미한다. 그러한 컨트롤러는 하드웨어 또는 하드웨어 및 소프트웨어 및/또는 펌웨어의 조합으로 구현될 수 있다. 어떤 개별 컨트롤러에 관련된 기능은 국부적이거나 또는 원격으로, 중앙 집중되거나 또는 분산될 수 있다. "무엇 중에서 적어도 하나(at least one of)"라는 구문은 항목들의 목록과 함께 사용될 때, 목록에 나열된 항목들 중 하나 이상의 다른 조합이 사용될 수도 있고, 목록에서 오직 하나의 항목이 필요할 수도 있음을 의미한다. 예를 들면, "A, B, 및 C 중에서 적어도 하나(at least one of: A, B, and C)"는 A, B, C, A와 B, A와 C, B와 C, 그리고 A와 B와 C라는 조합들 중의 어느 하나를 포함한다.
또한, 이하에서 설명되는 다양한 기능들은 하나 이상의 컴퓨터 프로그램들에 의해 구현되거나 지원될 수 있으며, 각각의 컴퓨터 프로그램은 컴퓨터 판독 가능 프로그램 코드로 형성되고 컴퓨터 판독 가능 매체에 구현된다. 용어 "애플리케이션(application)" 및 "프로그램(program)"은 적절한 컴퓨터 판독 가능 프로그램 코드에서 구현하기 위해 조정된 하나 이상의 컴퓨터 프로그램들, 소프트웨어 구성요소들, 명령어 세트들, 절차들, 기능들, 객체들, 클래스(class)들, 인스턴스(instance)들, 관련 데이터 또는 그 일부를 나타낸다. 구문 "컴퓨터 판독 가능 프로그램 코드(computer readable program code)"는 소스 코드, 오브젝트 코드, 및 실행 코드를 포함하여, 모든 형식의 컴퓨터 코드를 포함한다. 구문 "컴퓨터 판독 가능 매체(computer readable medium)"는 예를 들어 ROM(read only memory), RAM(random access memory), 하드 디스크 드라이브, CD(compact disc), DVD(digital video disc), 또는 임의의 다른 유형의 메모리와 같은, 컴퓨터에 의해 액세스될 수 있는 임의의 유형의 매체를 포함한다. "비 일시적(non-transitory)" 컴퓨터 판독 가능 매체는 일시적인 전기 또는 다른 신호들을 전송하는 유선, 무선, 광학(optical), 또는 다른 통신 링크를 배제한다. 비 일시적 컴퓨터 판독 가능 매체는 데이터가 영구적으로 저장될 수 있는 매체 및 예를 들어 재 기록이 가능한(rewritable) 광 디스크 또는 소거 가능 메모리 장치와 같이 데이터가 저장되고 나중에 덮어 쓸 수 있는 매체를 포함한다.
다른 특정 단어들 및 구문들에 대한 정의들이 본 특허 문서 전체에 걸쳐 제공된다. 본 기술 분야에서 통상의 지식을 가진 자라면, 대부분의 경우에, 그렇지 않더라도 많은 경우에, 상기 정의들이 그러한 단어들과 구문들의 이후 사용에 뿐만 아니라 이전의 사용에도 적용됨을 이해하여야 한다.
본 개시의 실시 예들은 진보된 무선 통신 시스템에서 SS/PBCH 블록에 대한 더 큰 서브캐리어 간격을 제공한다.
본 개시 및 그 이점들에 대한 보다 충분한 이해를 위하여, 첨부된 도면들과 함께 이하에서 상세한 설명이 이루어질 것이다. 도면에서 동일한 참조 번호들은 동일한 부분들을 나타낸다.
도 1은 본 개시의 실시 예들에 따른 예시적인 무선 네트워크를 도시한다.
도 2는 본 개시의 실시 예들에 따른 예시적인 gNB를 도시한다.
도 3은 본 개시의 실시 예들에 따른 예시적인 UE를 도시한다.
도 4a는 본 개시의 실시 예들에 따른 직교 주파수 분할 다중 액세스(OFDMA) 송신 경로의 상위 레벨 도면을 도시한다.
도 4b는 본 개시의 실시 예들에 따른 직교 주파수 분할 다중 액세스(OFDMA) 수신 경로의 상위 레벨 도면을 도시한다.
도 5는 본 개시의 실시 예들에 따른 서브프레임에서 PDSCH에 대한 송신기 블록도를 도시한다.
도 6은 본 개시의 실시 예들에 따른 서브프레임에서 PDSCH에 대한 수신기 블록도를 도시한다.
도 7은 본 개시의 실시 예들에 따른 서브프레임에서 PUSCH에 대한 송신기 블록도를 도시한다.
도 8은 본 개시의 실시 예들에 따른 서브프레임에서 PUSCH에 대한 수신기 블록도를 도시한다.
도 9는 본 개시의 실시 예들에 따른 FDD 및 TDD에 대한 PSS/SSS의 매핑을 위한 시간-영역 위치들의 예를 도시한다.
도 10은 본 개시의 실시 예들에 따른 예시적인 OFDM 심볼을 도시한다.
도 11은 본 개시의 실시 예들에 따른 예시적인 SS/PBCH 매핑 패턴을 도시한다.
도 12는 본 개시의 실시 예들에 따른 다수의 SS/PBCH 블록들의 예를 도시한다.
도 13a는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다중화 패턴의 예를 도시한다.
도 13b는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다중화 패턴의 다른 예를 도시한다.
도 13c는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다중화 패턴의 또 다른 예를 도시한다.
도 14는 본 개시의 실시 예들에 따른 매핑 설계의 한 예를 도시한다.
도 15는 본 개시의 실시 예들에 따른 매핑 설계의 다른 예를 도시한다.
도 16은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 17은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 18은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 19는 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 20은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 21은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 22는 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 23은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 24는 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 25는 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 26은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 27은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 28은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 29는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 매핑 패턴의 예를 도시한다.
도 30은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 매핑 패턴의 다른 예를 도시한다.
도 31은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 매핑 패턴의 또 다른 예를 도시한다.
도 32는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 매핑 패턴의 또 다른 예를 도시한다.
도 33은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 예시적인 BW를 도시한다.
도 34는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다른 예시적인 BW를 도시한다.
도 35는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 예시적인 매핑을 도시한다.
도 36은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다른 예시적인 매핑을 도시한다.
도 37은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 또 다른 예시적인 매핑을 도시한다.
도 38a는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 예시적인 위치를 도시한다.
도 38b는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다른 예시적인 위치를 도시한다.
도 39는 본 개시의 실시 예들에 따른 더 큰 서브캐리어 간격을 지원하는 방법의 흐름도를 도시한다.
도 1은 본 개시의 실시 예들에 따른 예시적인 무선 네트워크를 도시한다.
도 2는 본 개시의 실시 예들에 따른 예시적인 gNB를 도시한다.
도 3은 본 개시의 실시 예들에 따른 예시적인 UE를 도시한다.
도 4a는 본 개시의 실시 예들에 따른 직교 주파수 분할 다중 액세스(OFDMA) 송신 경로의 상위 레벨 도면을 도시한다.
도 4b는 본 개시의 실시 예들에 따른 직교 주파수 분할 다중 액세스(OFDMA) 수신 경로의 상위 레벨 도면을 도시한다.
도 5는 본 개시의 실시 예들에 따른 서브프레임에서 PDSCH에 대한 송신기 블록도를 도시한다.
도 6은 본 개시의 실시 예들에 따른 서브프레임에서 PDSCH에 대한 수신기 블록도를 도시한다.
도 7은 본 개시의 실시 예들에 따른 서브프레임에서 PUSCH에 대한 송신기 블록도를 도시한다.
도 8은 본 개시의 실시 예들에 따른 서브프레임에서 PUSCH에 대한 수신기 블록도를 도시한다.
도 9는 본 개시의 실시 예들에 따른 FDD 및 TDD에 대한 PSS/SSS의 매핑을 위한 시간-영역 위치들의 예를 도시한다.
도 10은 본 개시의 실시 예들에 따른 예시적인 OFDM 심볼을 도시한다.
도 11은 본 개시의 실시 예들에 따른 예시적인 SS/PBCH 매핑 패턴을 도시한다.
도 12는 본 개시의 실시 예들에 따른 다수의 SS/PBCH 블록들의 예를 도시한다.
도 13a는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다중화 패턴의 예를 도시한다.
도 13b는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다중화 패턴의 다른 예를 도시한다.
도 13c는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다중화 패턴의 또 다른 예를 도시한다.
도 14는 본 개시의 실시 예들에 따른 매핑 설계의 한 예를 도시한다.
도 15는 본 개시의 실시 예들에 따른 매핑 설계의 다른 예를 도시한다.
도 16은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 17은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 18은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 19는 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 20은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 21은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 22는 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 23은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 24는 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 25는 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 26은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 27은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 28은 본 개시의 실시 예들에 따른 매핑 설계의 또 다른 예를 도시한다.
도 29는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 매핑 패턴의 예를 도시한다.
도 30은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 매핑 패턴의 다른 예를 도시한다.
도 31은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 매핑 패턴의 또 다른 예를 도시한다.
도 32는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 매핑 패턴의 또 다른 예를 도시한다.
도 33은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 예시적인 BW를 도시한다.
도 34는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다른 예시적인 BW를 도시한다.
도 35는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 예시적인 매핑을 도시한다.
도 36은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다른 예시적인 매핑을 도시한다.
도 37은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 또 다른 예시적인 매핑을 도시한다.
도 38a는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 예시적인 위치를 도시한다.
도 38b는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다른 예시적인 위치를 도시한다.
도 39는 본 개시의 실시 예들에 따른 더 큰 서브캐리어 간격을 지원하는 방법의 흐름도를 도시한다.
이하 설명되는 도 1 내지 도 39 및 이 특허 문헌에서 본 개시의 원리들을 설명하기 위하여 사용되는 다양한 실시 예들은 단지 설명을 위한 것이며, 본 개시의 범위를 제한하기 위한 것으로 해석되어서는 안 된다. 본 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 원리들이 적절히 마련된 어느 시스템이나 장치에서도 구현될 수 있음을 이해할 수 있을 것이다.
다음의 문서 및 표준 설명은 여기에 그 내용 전체가 설명된 것과 마찬가지로 본 개시에 참조로 포함된다: 3GPP TS 38.211 v15.0.0, "NR; Physical channels and modulation;" 3GPP TS 38.212 v15.0.0, "NR; Multiplexing and channel coding;" 3GPP TS 38.213 v15.0.0, "NR; Physical layer procedures for control;" 3GPP TS 38.214 v15.0.0, "NR; Physical layer procedures for data;" 3GPP TS 38.215 v15.0.0, "NR; Physical layer measurements;" and 3GPP TS 38.331 v15.0.0, "NR; Radio Resource Control (RRC) protocol specification."
4G 통신 시스템의 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 따라서 5G 또는 pre-5G 통신 시스템은 '4G 이후 네트워크(beyond 4G network)’ 또는 ‘LTE 이후 시스템(post LTE system)’으로 불리기도 한다.
높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역(예를 들어, 60 GHz 대역)에서의 구현이 고려되고 있다. 전파의 경로 손실을 줄이고 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO(multiple-input multiple-output)), 전차원 다중 입출력(FD(full dimension)-MIMO), 어레이 안테나(array antenna), 아날로그 빔포밍(analog beamforming), 및 대규모 안테나(large scale antenna) 기술들이 논의되고 있다.
또한, 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀(advanced small cells), 클라우드 무선 액세스 네트워크(cloud RAN(Radio Access Network)), 초고밀도 네트워크(ultra-dense network), 기기간 통신(D2D(device-to-device) communication), 무선 백홀(wireless backhaul), 이동 네트워크(moving network), 협력 통신(cooperative communication), CoMP(coordinated multi-points), 수신 간섭 제거(reception-end interference cancellation) 등의 기술 개발이 이루어지고 있다.
이 밖에도, 5G 시스템에서는 진보된 코딩 변조(ACM: advanced coding modulation) 방식인 FQAM(hybrid FSK and QAM modulation) 및 SWSC(sliding window superposition coding)과, 진보된 접속 기술인 FBMC(filter bank multi carrier), NOMA(non-orthogonal multiple access), 및 SCMA(sparse code multiple access) 등이 개발되고 있다.
도 1 내지 도 4b는 무선 통신 시스템에서 그리고 직교 주파수 분할 다중화(OFDM) 또는 직교 주파수 분할 다중 액세스(OFDMA) 통신 기술을 사용하여 구현되는 다양한 실시 예들을 설명한다. 도 1 내지 도 3의 설명은 상이한 실시 예들이 구현될 수 있는 방식에 대한 물리적 또는 구조적 제한을 암시하려는 것이 아니다. 본 개시의 상이한 실시 예들은 적절히 마련된 어느 통신 시스템에서도 구현될 수 있다.
도 1은 본 개시의 실시 예들에 따른 예시적인 무선 네트워크를 도시한다. 도 1에 도시된 무선 네트워크의 실시 예는 단지 설명을 위한 것이다. 무선 네트워크(100)의 다른 실시 예들도 본 개시의 범위를 벗어나지 않고 사용될 수 있다.
도 1에 도시된 바와 같이, 무선 네트워크는 기지국(101), 기지국(102), 및 기지국(103)을 포함한다. 기지국(101)은 기지국(102) 및 기지국(103)과 통신한다. 또한, 기지국(101)은 예를 들어 인터넷, 전용 인터넷 프로토콜(IP) 네트워크, 또는 다른 데이터 네트워크와 같은 적어도 하나의 네트워크(130)와 통신한다.
기지국(102)은 그의 커버리지 영역(120) 내에서 복수의 제1 사용자 장치들에 대한 네트워크(130) 무선 광대역 접속을 제공한다. 복수의 제1 사용자 장치들은 소기업(SB: small business)에 위치할 수 있는 사용자 장치(111); 대기업(E: enterprise)에 위치할 수 있는 사용자 장치(112); WiFi 핫스팟(HS: hotspot)에 위치할 수 있는 사용자 장치(113); 제1 주거지역(R: residence)에 위치할 수 있는 사용자 장치(114); 제2 주거지역에 위치할 수 있는 사용자 장치(115); 그리고 휴대 전화, 무선 랩탑, 무선 PDA 등과 같은 모바일 장치(M: mobile device)일 수 있는 사용자 장치(114)를 포함한다. 기지국(103)은 그의 커버리지 영역(125) 내에서 복수의 제2 사용자 장치들에 대한 네트워크(130) 무선 광대역 접속을 제공한다. 복수의 제2 사용자 장치들은 사용자 장치(115) 및 사용자 장치(116)를 포함한다. 일부 실시 예들에서, 하나 이상의 기지국들(101-103)은 5G, LTE, LTE-A, WiMAX, WiFi, 또는 다른 무선 통신 기술들을 사용하여 서로 간에 그리고 사용자 장치들(111-116)과 통신할 수 있다.
네트워크 유형에 따라, “기지국(base station)”또는 “BS”라는 용어는 네트워크에 무선 접속을 제공하도록 구성된, 송신 포인트(TP: transmit point), 송신-수신 포인트(TRP: transmit-receive point), 강화된 기지국(eNodeB 또는 eNB), 5G 기지국(gNB), 매크로 셀, 펨토 셀, WiFi 액세스 포인트(AP: access point), 또는 기타 무선 활성화된 장치와 같은 임의의 컴포넌트(또는 컴포넌트들의 집합)를 지칭할 수 있다. 기지국들은 하나 이상의 무선 통신 프로토콜들, 예를 들어 5G 3GPP new radio interface/access(NR), LTE(long term evolution), LTE advanced(LTE-A), high speed packet access(HSPA), Wi-Fi 802.11a/b/g/n/ac 등에 따라 무선 접속을 제공할 수 있다. 편의상, “”및 “TRP”라는 용어들은 본 특허 문서에서 상호 교환 가능하게 사용되며 원격 단말들에 무선 접속을 제공하는 네트워크 인프라 구성요소들을 지칭한다. 또한, 네트워크 유형에 따라, “사용자 장치(user equipment)”또는 “UE”라는 용어는 “이동국(mobile station)”“가입자국(subscriber station)”“원격 단말(remote terminal)”“무선 단말(wireless terminal)”, “수신 포인트(receive point)”또는 “사용자 장치(user device)”와 같은 임의의 컴포넌트를 지칭할 수 있다. 편의상, “사용자 장치” 및 “”라는 용어들은 사용자 장치가 이동형 장치(이동 전화 또는 스마트 폰과 같은)이거나 또는 고정형 장치(데스크톱 컴퓨터 또는 자동판매기와 같은)로 일반적으로 간주되는지에 관계 없이, 기지국에 무선 접속되는 원격 무선 장치를 지칭하도록 이 특허 문서에서 사용된다.
점선은 커버리지 영역들(120, 125)의 대략적인 범위를 도시하며, 단지 예시 및 설명의 목적으로 대략 원형으로 도시된다. 이러한 커버리지 영역들(120, 125)과 같은 기지국 관련 커버리지 영역들은 기지국들의 구성 및 자연적, 인공적 장애물과 관련된 무선 환경의 변화에 따라 불규칙한 형태를 포함하여 다른 형태들을 가질 수 있음을 명백히 이해하여야 한다.
이하에서 더 상세히 설명되는 바와 같이, 하나 이상의 사용자 장치들(111-116)은 더 큰 서브캐리어 간격을 갖는 효율적인 디스커버리 신호 및 채널을 위해 회로, 프로그래밍, 또는 이들의 조합을 포함한다. 어떤 실시 예들에서, 하나 이상의 기지국들(101-103)은 SS/PBCH 블록에 대한 더 큰 서브캐리어 간격을 갖는 효율적인 디스커버리 신호 및 채널을 위해 회로, 프로그래밍, 또는 이들의 조합을 포함한다.
도 1은 무선 네트워크의 일례를 도시하지만, 다양한 변경들이 도 1에 대하여 이루어질 수 있다. 예를 들어, 무선 네트워크는 임의의 개수의 기지국들 및 임의의 개수의 사용자 장치들을 적절한 배치로 포함할 수 있다. 또한, 기지국(101)은 임의의 개수의 사용자 장치들과 직접 통신할 수 있고, 그 사용자 장치들에게 네트워크(130)에 대한 무선 광대역 접속을 제공할 수 있다. 마찬가지로, 각 기지국(102-103)은 네트워크(130)와 직접 통신할 수 있고 사용자 장치들에게 네트워크(103)에 대한 직접적인 무선 광대역 접속을 제공할 수 있다. 또한, 기지국들(101, 102, 및/또는 103)은 외부 전화 네트워크 또는 다른 유형의 데이터 네트워크와 같은 다른 또는 추가적인 외부 네트워크에 대한 접속을 제공할 수 있다.
도 2는 본 개시의 실시 예들에 따른 예시적인 기지국(102)을 도시한다. 도 2에 도시된 기지국(102)의 실시 예는 단지 설명을 위한 것이며, 도 1의 기지국들(101, 103)은 동일하거나 또는 유사한 구성을 가질 수 있다. 그러나, 기지국들은 다양한 구성으로 이루어지고 있으며, 도 2는 본 개시의 범위를 기지국의 임의의 특정한 구현으로 제한하지 않는다.
도 2에 도시된 바와 같이, 기지국(102)은 다수의 안테나들(205a-205n), 다수의 RF 송수신기들(210a-210n), 송신(TX) 처리 회로(215), 및 수신(RX) 처리 회로(220)를 포함한다. 또한, 기지국(102)은 컨트롤러/프로세서(225), 메모리(230), 및 백홀(backhaul) 또는 네트워크 인터페이스(235)를 포함한다.
RF 송수신기들(210a-210n)은 안테나들(205a-205n)로부터 네트워크(100) 내의 사용자 장치들에 의해 송신된 신호들과 같은 입력(incoming) RF 신호들을 수신한다. RF 송수신기들(210a-210n)은 IF 또는 베이스밴드 신호들을 생성하기 위해 입력 RF 신호들을 하향 변환한다. IF 또는 베이스밴드 신호들은 RX 처리 회로(220)로 전송되며, 이 회로는 베이스밴드 또는 IF 신호들을 필터링하고, 디코딩하고, 및/또는 디지털화함으로써 처리된 베이스밴드 신호들을 생성한다. RX 처리 회로(220)는 처리된 베이스밴드 신호들을 추가 처리를 위해 컨트롤러/프로세서(225)로 전송한다.
TX 처리 회로(215)는 컨트롤러/프로세서(225)로부터 아날로그 또는 디지털 데이터(예를 들어, 음성 데이터, 웹 데이터, 이메일, 또는 대화형 비디오 게임 데이터)를 수신한다. TX 처리 회로(215)는 처리된 베이스밴드 또는 IF 신호들을 생성하기 위해 출력(outgoing) 베이스밴드 데이터를 인코딩, 다중화, 및/또는 디지털화한다. RF 송수신기들(210a-210n)은 TX 처리 회로(215)로부터 처리된 출력 베이스밴드 또는 IF 신호들을 수신하고 베이스밴드 또는 IF 신호들을 안테나들(205a-205n)을 통해 송신되는 RF 신호들로 상향 변환한다.
컨트롤러/프로세서(225)는 기지국(102)의 전반적인 동작을 제어하는 하나 이상의 프로세서들 또는 그 밖의 다른 처리 장치들을 포함할 수 있다. 예를 들어, 컨트롤러/프로세서(225)는 잘 알려진 원리들에 따라 RF 송수신기들(210a-210n), RX 처리 회로(220), 및 TX 처리 회로(215)에 의한 순방향 채널 신호들의 수신 및 역방향 채널 신호들의 송신을 제어할 수 있다. 또한, 컨트롤러/프로세서(225)는 보다 진보된 무선 통신 기능들과 같은 추가 기능들을 지원할 수 있다. 예를 들어, 컨트롤러/프로세서(225)는 출력 신호들을 원하는 방향으로 효과적으로 돌리도록(steer) 다수의 안테나들(205a-205n)로부터의 출력 신호들이 서로 다르게 가중되는 빔 포밍(beam forming) 또는 지향성 라우팅(directional routing) 동작들을 지원할 수 있다. 다양한 다른 기능들 중에서 임의의 기능은 컨트롤러/프로세서(225)에 의해 기지국(102)에서 지원될 수 있다.
또한, 컨트롤러/프로세서(225)는 OS와 같이 메모리(230)에 상주하는 프로그램들 및 다른 프로세스들을 실행할 수 있다. 컨트롤러/프로세서(225)는 실행 프로세스에 의해 요구되는 바와 같이 메모리(230)의 내부로 또는 외부로 데이터를 이동시킬 수 있다.
또한, 컨트롤러/프로세서(225)는 백홀 또는 네트워크 인터페이스(235)에 연결된다. 백홀 또는 네트워크 인터페이스(235)는 기지국(102)이 백홀 연결을 통해 또는 네트워크를 통해 다른 장치들 또는 시스템들과 통신할 수 있게 한다. 이러한 인터페이스(225)는 임의의 적절한 유선 또는 무선 접속(들)을 통해 통신을 지원할 수 있다. 예를 들어, 기지국(102)이 셀룰러 통신 시스템(예를 들어, 5G, LTE, 또는 LTE-A를 지원하는)의 일부로서 구현되는 경우, 인터페이스(235)는 기지국(102)이 유선 또는 무선 백홀 연결을 통해 다른 기지국들과 통신할 수 있게 한다. 기지국(102)이 액세스 포인트로서 구현되는 경우, 인터페이스(235)는 기지국(102)이 유선 또는 무선 근거리 네트워크를 통해 또는 더 큰 네트워크(인터넷과 같은)로의 유선 또는 무선 연결을 통해 통신하게 할 수 있다. 인터페이스(235)는 이더넷(Ethernet) 또는 RF 송수신기와 같은 유선 또는 무선 연결을 통한 통신을 지원하는 임의의 적절한 구조를 포함한다.
메모리(230)는 컨트롤러/프로세서(225)에 연결된다. 메모리(230)의 일부는 RAM을 포함할 수 있으며, 메모리(230)의 다른 일부는 플래시 메모리 또는 다른 ROM을 포함할 수 있다.
도 2는 기지국(102)의 한 예를 도시하지만, 도 2에 대하여 다양한 변경이 이루어질 수 있다. 예를 들어, 기지국(102)은 도 2에 도시된 각 구성요소를 임의의 개수만큼 포함할 수 있다. 특정 예로서, 액세스 포인트는 다수의 인터페이스들(235)을 포함할 수 있고, 컨트롤러/프로세서(225)는 상이한 네트워크 주소들 사이에서 데이터를 라우팅하기 위한 라우팅 기능을 지원할 수 있다. 다른 특정 예로서, TX 처리 회로(215)의 단일 인스턴스 및 RX 처리 회로(220)의 단일 인스턴스를 포함하는 것으로 도시되어 있지만, 기지국(102)은 각각 복수의 인스턴스(예를 들어, RF 송수신기당 하나)를 포함할 수 있다. 또한, 도 2의 다양한 구성요소들이 결합되거나, 더 세분화되거나, 생략될 수 있고, 부가적인 구성요소들이 특정 요구에 따라 추가될 수 있다.
도 3은 본 개시의 실시 예들에 따른 예시적인 사용자 장치(116)를 도시한다. 도 3에 도시된 사용자 장치(116)의 실시 예는 단지 설명을 위한 것이며, 도 1의 사용자 장치들(111-115)은 동일하거나 또는 유사한 구성을 가질 수 있다. 그러나, 사용자 장치들은 다양한 구성으로 이루어지고 있으며, 도 3은 본 개시의 범위를 사용자 장치의 임의의 특정한 구현으로 제한하지 않는다.
도 3에 도시된 바와 같이, 사용자 장치(116)는 안테나(305), 무선 주파수(RF: radio frequency) 송수신기(310), 송신(TX) 처리 회로(315), 마이크(320), 및 수신(RX) 처리 회로(325)를 포함한다. 사용자 장치(116)는 또한 스피커(330), 프로세서(340), 입/출력(I/O) 인터페이스(IF)(345), 터치스크린(350), 디스플레이(355), 및 메모리(360)를 포함한다. 메모리(360)는 운영 체제(OS)(361) 및 하나 이상의 애플리케이션들(362)을 포함한다.
RF 송수신기(310)는 안테나(305)로부터 네트워크(100)의 기지국에 의해 송신된 입력 RF 신호를 수신한다. RF 송수신기(310)는 중간 주파수(IF: intermediate frequency) 또는 베이스밴드(baseband) 신호를 생성하기 위해 입력 RF 신호를 하향 변환한다. IF 또는 베이스밴드 신호는 RX 처리 회로(325)에 전송되며, 이 회로는 베이스밴드 또는 IF 신호를 필터링, 디코딩, 및/또는 디지털화함으로써 처리된 베이스밴드 신호를 생성한다. RX 처리 회로(325)는 처리된 베이스밴드 신호를 스피커(330)로 전송하거나(예를 들어, 음성 데이터의 경우) 또는 추가 처리를 위해 프로세서(340)로 전송한다(예를 들어, 웹 브라우징 데이터의 경우).
TX 처리 회로(315)는 마이크(320)로부터 아날로그 또는 디지털 음성 데이터를 수신하거나 또는 프로세서(340)로부터 다른 출력 베이스밴드 데이터(예를 들어, 웹 데이터, 이메일, 또는 대화형 비디오 게임 데이터)를 수신한다. TX 처리 회로(315)는 처리된 베이스밴드 또는 IF 신호를 생성하기 위해 출력 베이스밴드 데이터를 인코딩, 다중화, 및/또는 디지털화한다. RF 송수신기(310)는 TX 처리 회로(315)로부터 처리된 출력 베이스밴드 또는 IF 신호를 수신하고 베이스밴드 또는 IF 신호를 안테나(305)를 통해 송신되는 RF 신호로 상향 변환한다.
프로세서(340)는 하나 이상의 프로세서들 또는 그 밖의 다른 처리 장치들을 포함할 수 있으며 사용자 장치(116)의 전체 동작을 제어하기 위해 메모리(360)에 저장된 OS(361)를 실행할 수 있다. 예를 들어, 프로세서(340)는 잘 알려진 원리들에 따라 RF 송수신기(310), RX 처리 회로(325), 및 TX 처리 회로(315)에 의한 순방향 채널 신호들의 수신 및 역방향 채널 신호들의 송신을 제어할 수 있다. 일부 실시 예들에서, 프로세서(340)는 적어도 하나의 마이크로프로세서 또는 마이크로컨트롤러를 포함한다.
또한, 프로세서(340)는 메모리(360)에 상주하는 다른 프로세스들 및 프로그램들을 실행할 수 있다. 프로세서(340)는 실행 프로세스에 의해 요구되는 바와 같이 메모리의 내부로 또는 외부로 데이터를 이동시킬 수 있다. 일부 실시 예들에서, 프로세서(340)는 OS(361)에 기초하여 또는 기지국들이나 운영자로부터 수신된 신호들에 응답하여 애플리케이션들(362)을 실행하도록 구성된다. 또한, 프로세서(340)는 I/O 인터페이스(345)에 연결되는데, 이는 사용자 장치(116)가 랩탑 컴퓨터들 및 핸드헬드 컴퓨터들과 같은 다른 장치들에 연결하는 능력을 제공한다. I/O 인터페이스(345)는 이들 주변기기들과 프로세서(340) 사이의 통신 경로이다.
또한, 프로세서(340)는 터치스크린(350) 및 디스플레이(355)와 연결된다. 사용자 장치(116)의 운영자는 사용자 장치(116)에 데이터를 입력하기 위해 터치스크린(350)을 이용할 수 있다. 디스플레이(355)는 액정 디스플레이(LCD), 발광 다이오드 디스플레이(LED), 또는 텍스트 및/또는 적어도 제한된 그래픽(예를 들어 웹 사이트로부터)을 렌더링(rendering)할 수 있는 다른 디스플레이일 수 있다.
메모리(360)는 프로세서(340)에 연결된다. 메모리(360)의 일부는 RAM을 포함할 수 있고, 메모리(360)의 다른 일부는 플래시 메모리 또는 다른 ROM을 포함할 수 있다.
도 3은 사용자 장치(116)의 한 예를 도시하지만, 다양한 변경이 도 3에 대하여 이루어질 수 있다. 예를 들어, 도 3의 다양한 구성요소들이 결합되거나, 더 세분화되거나, 또는 생략될 수 있고, 특정한 요구에 따라 추가적인 구성요소들이 더해질 수 있다. 특정 예로서, 프로세서(340)는 하나 이상의 중앙 처리 장치(CPU)들 및 하나 이상의 그래픽 처리 장치(GPU)들과 같은 다수의 프로세서들로 분할될 수 있다. 또한, 도 3이 이동 전화 또는 스마트 폰으로서 구성된 사용자 장치(116)를 도시하지만, 사용자 장치들은 다른 유형의 이동형 또는 고정형 장치들로서 동작하도록 구성될 수 있다.
도 4a는 송신 경로 회로의 상위 레벨 도면이다. 예를 들어, 송신 경로 회로는 직교 주파수 분할 다중 액세스(OFDMA) 통신을 위해 사용될 수 있다. 도 4b는 수신 경로 회로의 상위 레벨 도면이다. 예를 들어, 수신 경로 회로는 OFDMA 통신을 위해 사용될 수 있다. 도 4a 및 도 4b에서, 하향링크 통신을 위해, 송신 경로 회로는 기지국(102) 또는 중계국에서 구현될 수 있고, 수신 경로 회로는 사용자 장치(예를 들어, 도 1의 사용자 장치(116))에서 구현될 수 있다. 다른 예들에서, 상향링크 통신을 위해, 수신 경로 회로(450)는 기지국(예를 들어, 도 1의 기지국(102)) 또는 중계국에서 구현될 수 있고, 송신 경로 회로는 사용자 장치(예를 들어, 도 1의 사용자 장치(116))에서 구현될 수 있다.
송신 경로 회로는 채널 코딩 및 변조 블록(405), 직렬-병렬(S-to-P) 블록(410), 크기 N의 역 고속 푸리에 변환(IFFT) 블록(415), 병렬-직렬(P-to-S) 블록(420), 순환 전치 추가 블록(425), 및 상향 변환기(UC)(430)를 포함한다. 수신 경로 회로(450)는 하향 변환기(DC)(455), 순환 전치 제거 블록(460), 직렬-병렬(S-to-P) 블록(465), 크기 N의 고속 푸리에 변환(FFT) 블록(470), 병렬-직렬(P-to-S) 블록(475), 및 채널 디코딩 및 복조 블록(480)을 포함한다.
도 4a의 400 및 도 4b의 450 내의 구성요소들 중 적어도 일부는 소프트웨어로 구현될 수 있으며, 다른 구성요소들은 구성 가능한 하드웨어 또는 소프트웨어와 구성 가능한 하드웨어의 혼합에 의해 구현될 수 있다. 특히, 본 개시 문서에 설명된 FFT 블록과 IFFT 블록은 구성 가능한 소프트웨어 알고리즘으로서 구현될 수 있으며, 여기서 크기 N의 값은 구현에 따라 변경될 수 있음에 유의한다.
또한, 본 개시는 고속 푸리에 변환 및 역 고속 푸리에 변환을 구현하는 실시 예에 관한 것이지만, 이는 단지 예시에 불과하고 본 개시의 범위를 제한하는 것으로 해석되지 않을 수 있다. 본 개시의 대안적인 실시 예에서, 고속 푸리에 변환 기능 및 역 고속 푸리에 변환 기능은 각각 이산 푸리에 변환(DFT) 기능 및 역 이산 푸리에 변환(IDFT) 기능으로 용이하게 대체될 수 있다. DFT 및 IDFT 기능들의 경우, 변수 N의 값은 임의의 정수(즉, 1, 4, 3, 4 등)일 수 있는 반면, FFT 및 IFFT 기능들의 경우, 변수 N의 값은 2의 거듭제곱(즉, 1, 2, 4, 8, 16 등)인 임의의 정수일 수 있다.
송신 경로 회로(400)에서, 채널 코딩 및 변조 블록(405)은 정보 비트들의 세트를 수신하고, 주파수-영역 변조 심볼들의 시퀀스를 생성하기 위해 입력 비트들에 코딩(예를 들어, LDPC 코딩)을 적용하고 변조(예를 들어, 직교 위상 편이 변조(QPSK) 또는 직교 진폭 변조(QAM))한다. 직렬-병렬 블록(410)은 직렬 변조된 심볼들을 병렬 데이터로 변환(즉, 역다중화)하여 N개의 병렬 심볼 스트림들을 생성한다. 이때 N은 기지국(102) 및 사용자 장치(116)에서 사용되는 IFFT/FFT 크기이다. 이어서, 크기 N의 IFFT 블록(415)은 N개의 병렬 심볼 스트림들에 대해 IFFT 동작을 수행하여 시간-영역 출력 신호들을 생성한다. 병렬-직렬 블록(420)은 크기 N의 IFFT 블록(415)으로부터의 병렬 시간-영역 출력 심볼들을 변환(즉, 다중화)하여 직렬 시간-영역 신호들을 생성한다. 이어서, 순환 전치 추가 블록(425)은 시간-영역 신호에 순환 전치를 삽입한다. 마지막으로, 상향 변환기(430)는 무선 채널을 통한 송신을 위해 순환 전치 추가 블록(425)의 출력을 RF 주파수로 변조(즉, 상향 변환)한다. 또한, 이 신호는 RF 주파수로 변환하기 전에 베이스밴드에서 필터링될 수도 있다.
송신된 RF 신호는 무선 채널을 통과한 후 사용자 장치(116)에 도달하고, 기지국(102)에서의 동작들과 반대의 동작들이 수행된다. 하향 변환기(455)는 수신된 신호를 베이스밴드 주파수로 하향 변환하고, 순환 전치 제거 블록(460)은 직렬 시간-영역 베이스밴드 신호를 생성하기 위해 순환 전치를 제거한다. 직렬-병렬 블록(465)은 시간-영역 베이스밴드 신호를 병렬 시간-영역 신호들로 변환한다. 이어서, 크기 N의 FFT 블록(470)은 N개의 병렬 주파수-영역 신호들을 생성하기 위해 FFT 알고리즘을 수행한다. 병렬-직렬 블록(475)은 병렬 주파수-영역 신호들을 변조된 데이터 심볼들의 시퀀스로 변환한다. 채널 디코딩 및 복조 블록(480)은 원래의 입력 데이터 스트림을 복원하기 위해 변조된 심볼들을 복조한 다음 디코딩한다.
기지국들(101-103) 각각은 하향링크에서 사용자 장치들(111-116)로 송신하는 것과 유사한 송신 경로를 구현할 수 있고, 상향링크에서 사용자 장치들(111-116)로부터 수신하는 것과 유사한 수신 경로를 구현할 수 있다. 마찬가지로, 사용자 장치들(111-116) 각각은 상향링크에서 기지국들(101-103)로 송신하기 위한 아키텍처에 대응하는 송신 경로를 구현할 수 있고 하향링크에서 기지국들(101-103)로부터 수신하기 위한 아키텍처에 대응하는 수신 경로를 구현할 수 있다.
5G 통신 시스템 사용 예들이 설명되었다. 이러한 사용 예들은 크게 세 가지 그룹으로 분류될 수 있다. 하나의 예에서, eMBB(enhanced mobile broadband)은 덜 엄격한 지연시간(latency) 및 신뢰성 요건으로, 높은 비트/초 요건과 관련이 있는 것으로 결정된다. 다른 예에서, URLL(ultra-reliable and low latency)는 덜 엄격한 비트/초 요건으로 결정된다. 또 다른 예에서, mMTC(massive machine type communication)는 다수의 장치들이 km2당 십만 내지 백만 개와 같이 많을 수 있지만 신뢰성/처리량/지연시간 요건은 덜 엄격할 수 있다고 결정된다. 이 시나리오는 또한 배터리 소모가 가능한 최소화되어야 한다는 점에서 전력 효율 요건도 포함할 수 있다.
통신 시스템은 기지국들(BSs) 또는 NodeBs와 같은 송신 포인트들로부터 사용자 장치들(UEs)로 신호들을 전달하는 하향링크(DL) 및 사용자 장치들로부터 기지국들(NodeBs)과 같은 수신 포인트들로 신호들을 전달하는 상향링크(UL)를 포함한다. 일반적으로 단말 또는 이동국으로도 지칭되는 사용자 장치(UE)는 고정형 또는 이동형일 수 있으며 셀룰러 폰, 개인용 컴퓨터 장치, 또는 자동화된 장치일 수 있다. 일반적으로 고정국인 기지국(eNodeB)은 액세스 포인트 또는 다른 동등한 용어로도 지칭될 수 있다. LTE 시스템의 경우, NodeB는 종종 eNodeB로 지칭된다.
LTE 시스템과 같은 통신 시스템에서, DL 신호들은 정보 내용을 전달하는 데이터 신호들, DL 제어 정보(DCI)를 전달하는 제어 신호들, 및 파일럿 신호들로도 알려진 기준 신호(RS: reference signal)들을 포함할 수 있다. eNodeB는 물리 하향링크 공유 채널(PDSCH: physical DL shared channel)을 통해 데이터 정보를 전송한다. eNodeB는 물리 하향링크 제어 채널(PDCCH: physical DL control channel) 또는 강화된(enhanced) PDCCH(EPDCCH)를 통해 DCI를 전송한다.
eNodeB는 물리 하이브리드 ARQ 지시자 채널(PHICH: physical hybrid ARQ indicator channel)에서 UE로부터의 데이터 전송 블록(TB: transport block) 전송에 응답하여 확인응답(acknowledgement) 정보를 전송한다. eNodeB는 UE- 공통 RS(CRS), 채널 상태 정보 RS(CSI-RS), 또는 복조 RS(DMRS)를 포함하는 다수의 RS 유형들 중 하나 이상을 전송한다. CRS는 DL 시스템 대역폭(BW)을 통해 전송되며, 채널 추정치를 획득하기 위해, 데이터 또는 제어 정보를 복조하기 위해, 또는 측정을 수행하기 위해 UE에 의해 사용될 수 있다. CRS 오버헤드를 감소시키기 위해, eNodeB는 CRS보다 시간 및/또는 주파수-영역에서 더 작은 밀도를 갖는 CSI-RS를 전송할 수 있다. DMRS는 각각의 PDSCH 또는 EPDCCH의 BW에서만 전송될 수 있고, UE는 DMRS를 사용하여 PDSCH 또는 EPDCCH에서 각각 데이터 또는 제어 정보를 복조할 수 있다. DL 채널들에 대한 전송 시간 간격은 서브프레임으로 지칭되며, 예를 들어 1 밀리 초일 수 있다.
또한, DL 신호는 시스템 제어 정보를 운반하는 논리 채널의 전송을 포함한다. BCCH는 마스터 정보 블록(MIB: master information block)을 전달하는 경우 방송 채널(BCH: broadcast channel)로도 불리는 전송 채널에 매핑되거나 시스템 정보 블록(SIB: system information block)을 전달하는 경우 DL 공유 채널(DL-SCH: LD shared channel)에 매핑된다. 대부분의 시스템 정보는 DL-SCH를 사용하여 전송되는 상이한 SIB들에 포함된다. 서브프레임에서 DL-SCH상의 시스템 정보의 존재는 특별한 시스템 정보 RNTI(SI-RNTI)로 스크램블된 CRC(cyclic redundancy check)를 갖는 코드워드를 전달하는 대응 PDCCH의 전송에 의해 지시될 수 있다. 대안적으로, SIB 전송을 위한 스케줄링 정보가 이전 SIB에서 제공될 수 있고, 제1 SIB(SIB-1)를 위한 스케줄링 정보가 MIB에 의해 제공될 수 있다.
DL 자원 할당은 서브프레임 및 물리 자원 블록들(PRBs: physical resource blocks)의 그룹 단위로 수행된다. 전송 BW는 자원 블록들(RBs: resource blocks)로 지칭되는 주파수 자원 단위들을 포함한다. 각각의 RB는 
서브캐리어들(sub-carriers) 또는 12개의 RE들과 같은 자원 요소들(REs: resource elements)을 포함한다. 하나의 서브프레임에 대하여 하나의 RB의 단위는 PRB로 지칭된다. UE는 PDSCH 전송 BW에 대한 총 
RE들에 대한 MPDSCH RB들을 할당 받을 수 있다.
UL 신호들은 데이터 정보를 전송하는 데이터 신호들, UL 제어 정보(UCI)를 전송하는 제어 신호들, 및 UL RS를 포함할 수 있다. UL RS는 DMRS 및 사운딩 RS(SRS: sounding RS)를 포함한다. UE는 각각의 PUSCH 또는 PUCCH의 BW에서만 DMRS를 송신한다. eNodeB는 DMRS를 사용하여 데이터 신호들 또는 UCI 신호들을 복조할 수 있다. UE는 SRS를 송신하여 eNodeB에 UL CSI를 제공한다. UE는 각각의 물리 UL 공유 채널(PUSCH: physical UL shared channel) 또는 물리 UL 제어 채널(PUCCH: physical UL control channel)을 통해 데이터 정보 또는 UCI를 송신한다. UE가 동일한 UL 서브프레임에서 데이터 정보 및 UCI를 송신할 필요가 있는 경우, UE는 PUSCH에서 양자를 다중화할 수 있다. UCI는 PDSCH에서 데이터 TB에 대한 정확한(ACK) 또는 부정확한(NACK) 검출 또는 PDCCH 검출(DTX)의 부재를 나타내는 하이브리드 자동 반복 요청 확인응답(HARQ-ACK: Hybrid Automatic Repeat request acknowledgement 정보, UE가 그의 버퍼에 데이터를 가지는 지의 여부를 나타내는 스케줄링 요청(SR: scheduling request), 순위 표시자(RI: rank indicator), 및 eNodeB가 UE로의 PDSCH 송신들을 위한 링크 적응을 수행할 수 있도록 하는 채널 상태 정보(CSI: channel state information)를 포함한다. HARQ-ACK 정보는 또한 반영구적으로 스케줄링된 PDSCH의 해제를 나타내는 PDCCH/EPDCCH의 검출에 응답하여 UE에 의해 송신된다.
UL 서브프레임은 2개의 슬롯들을 포함한다. 각각의 슬롯은 데이터 정보, UCI, DMRS, 또는 SRS를 송신하기 위한 
심볼들을 포함한다. UL 시스템 BW의 주파수 자원 단위는 RB이다. UE는 송신 BW에 대하여 총 
RE들에 대한 
RB들을 할당 받는다. PUCCH의 경우, 
이다. 마지막 서브프레임 심볼은 하나 이상의 UE들로부터 SRS 송신들을 다중화하는데 사용될 수 있다. 데이터/UCI/DMRS 송신에 이용 가능한 다수의 서브프레임 심볼들은 
이며, 이때 마지막 서브프레임 심볼이 SRS를 송신하는데 사용되는 경우, 
이고, 그렇지 않은 경우, 
이다.
도 5는 본 개시의 실시 예들에 따른 서브프레임에서 PDSCH에 대한 송신기 블록도(500)를 도시한다. 도 5에 도시된 송신기 블록도(500)의 실시 예는 단지 예시를 위한 것이다. 도 5는 본 개시의 범위를 송신기 블록도(500)의 특정 구현으로 제한하지 않는다.
도 5에 도시된 바와 같이, 정보 비트들(510)은 터보 인코더(turbo encoder)와 같은 인코더(520)에 의해 인코딩되고, 예컨대 직교 위상 시프트 키잉(QPSK: quadrature phase shift keying) 변조를 사용하여 변조기(530)에 의해 변조된다. 직렬-대-병렬(S/P: serial to parallel) 변환기(540)는 M개의 변조 심볼들을 생성하고, 이들은 할당된 PDSCH 송신 BW에 대하여 송신 BW 선택부(555)에 의해 선택된 RE들에 맵핑되도록 맵퍼(mapper)(550)에 제공된다. IFFT부(560)는 역 고속 푸리에 변환(IFFT: Inverse fast Fourier transform)을 적용하고, 그 출력은 병렬-대-직렬(P/S) 변환기(570)에 의해 직렬화되어 시간-영역 신호를 생성하며, 필터(580)에 의해 필터링이 적용되어, 신호가 송신된다(590). 데이터 스크램블링(scrambling), 순환 전치 삽입, 시간 윈도우잉(windowing), 인터리빙(interleaving) 등과 같은 추가 기능들은 본 기술 분야에 잘 알려져 있으며 간결함을 위해 도시되지 않는다.
도 6은 본 개시의 실시 예들에 따른 서브프레임에서 PDSCH에 대한 수신기 블록도(600)를 도시한다. 도 6에 도시된 블록도(600)의 실시 예는 단지 예시를 위한 것이다. 도 6은 본 개시의 범위를 블록도(600)의 특정 구현으로 제한하지 않는다.
도 6에 도시된 바와 같이, 수신 신호(610)는 필터(620)에 의해 필터링되고, 할당된 수신 BW에 대한 RE들(630)은 BW 선택부(635)에 의해 선택되고, FFT부(640)는 고속 푸리에 변환(FFT: fast Fourier transform)을 적용하고, 출력은 병렬-대-직렬 변환기(650)에 의해 직렬화된다. 이어서, 복조기(660)는 DMRS 또는 CRS(도시되지 않음)로부터 얻어진 채널 추정을 적용함으로써 데이터 심볼들을 정연하게(coherently) 복조하고, 터보 디코더와 같은 디코더(670)는 복조된 데이터를 디코딩하여 정보 데이터 비트들(680)의 추정치를 제공한다. 시간-윈도우잉(time-windowing), 순환 전치 제거, 디-스크램블링(de-scrambling), 채널 추정, 및 디-인터리빙(de-interleaving)과 같은 추가적인 기능들은 간결함을 위해 도시되지 않는다.
도 7은 본 개시의 실시 예들에 따른 서브프레임에서 PUSCH에 대한 송신기 블록도(700)를 도시한다. 도 7에 도시된 블록도(700)의 실시 예는 단지 설명을 위한 것이다. 도 7은 본 개시의 범위를 블록도(700)의 특정 구현으로 제한하지 않는다.
도 7에 도시된 바와 같이, 정보 데이터 비트들(710)은 터보 인코더와 같은 인코더(720)에 의해 인코딩되고 변조기(730)에 의해 변조된다. DFT부(740)는 변조된 데이터 비트들에 DFT(discrete Fourier transform)를 적용한다. 할당된 PUSCH 송신 BW에 대응하는 RE들(750)은 송신 BW 선택부(755)에 의해 선택된다. IFFT부(760)는 RE 매핑 회로(750)의 출력에 IFFT(inverse FFT)를 적용한다. 순환 전치 삽입(도시되지 않음) 이후에, 필터(770)에 의해 필터링이 적용되고, 신호가 송신된다(780).
도 8은 본 개시의 실시 예들에 따른 서브프레임에서 PUSCH에 대한 수신기 블록도(800)를 도시한다. 도 8에 도시된 블록도(800)의 실시 예는 단지 설명을 위한 것이다. 도 8은 본 개시의 범위를 블록도(800)의 특정 구현으로 제한하지 않는다.
도 8에 도시된 바와 같이, 수신 신호(810)는 필터(820)에 의해 필터링된다. 이어서, 순환 전치가 제거되고(도시되지 않음), FFT부(830)가 FFT를 적용한다. 할당된 PUSCH 수신 BW에 대응하는 RE들(840)은 수신 BW 선택부(845)에 의해 선택되고, IDFT부(850)는 IDFT(inverse DFT)를 적용한다. 복조기(860)는 DMRS(도시되지 않음)로부터 얻어진 채널 추정을 적용함으로써 데이터 심볼들을 정연하게 복조한다. 터보 디코더와 같은 디코더(870)는 복조된 데이터를 디코딩하여 정보 데이터 비트들(880)의 추정을 제공한다.
차세대 셀룰러 시스템들에서는, 다양한 사용 예들이 LTE 시스템의 능력을 넘어 계획된다. 5G 또는 5세대로 지칭되는 셀룰러 시스템의 경우, 6 GHz 미만 및 6 GHz 초과(예를 들어, mmWave 체제)에서 동작할 수 있는 시스템이 요구조건들 중 하나가 된다. 3GPP TR 22.891에서는 74개의 5G 사용 예들이 설명되었다. 이러한 사용 예들은 크게 세 개의 그룹들로 분류될 수 있다. 제1 그룹은 “eMBB(enhanced mobile broadband)”로 불리며 덜 엄격한 지연시간 및 신뢰성 요건들을 가지는 고속 데이터 서비스를 대상으로 한다. 제2 그룹은 덜 엄격한 데이터 속도 요건을 가지지만 지연시간에 덜 관대한 애플리케이션들을 대상으로 하는 일명 “URLL(ultra-reliable and low latency)”이다. 제3 그룹은 신뢰성, 데이터 속도, 및 지연시간 요건들이 덜 엄격한 km2당 백만 개와 같은 대량의 저전력 장치 연결을 대상으로 하는 “mMTC(massive MTC)”이다.
5G 네트워크가 상술한 바와 같이 상이한 서비스 품질(QoS)들을 갖는 다양한 서비스들을 지원하기 위해서, 네트워크 슬라이싱(network slicing)이라고 불리는 하나의 실시 예가 LTE 사양에서 확인되었다. PHY 자원들을 효율적으로 활용하고 DL-SCH에서 다양한 슬라이스들(상이한 자원 할당 방식들, 뉴머롤로지(numerology)들, 및 스케줄링 전략들을 가지는)를 다중화하기 위해, 유연하고 독립적인 프레임 또는 서브프레임 설계가 활용된다.
전력 소모와 배터리 수명은 사물 인터넷(IoT)의 단말들에서 매우 중요하다. 협대역(narrowband) IoT(NB-IoT) 또는 eMTC(enhanced machine type communication) 시스템에서, 단말 장치들의 전력은 절전 모드(PSM: power saving mode) 또는 확장 불연속 수신(eDRX: extended discontinuous reception) 모드를 구성함으로써 절약 할 수 있다. 그러나 UE는 PSM 모드 또는 eDRX 모드에서 휴면 중에 페이징 메시지를 들을 수 없다. 몇몇 IoT 애플리케이션 시나리오들에서, UE는 네트워크 명령을 수신한 후 특정 시간 내에 네트워크 연결을 설정해야 한다. 이후, 요구사항을 가지는 UE는 PSM 모드 또는 비교적 긴 기간의 eDRX 모드로 구성될 수 없다.
NB-IoT 및 eMTC 시스템의 개량 버전에서, UE가 페이징될 수 있도록 하는 한편, 전력을 절약하기 위해, 웨이크-업(wake-up) 또는 슬립(sleep) 신호/채널이 연구 후 도입된다. 웨이크-업 신호/채널은, UE가 페이징 메시지를 나타내는데 사용되는 MTC 물리 하향링크 제어 채널(MPDCCH)을 계속 모니터링할 필요가 있는 경우, UE를 웨이크 업하도록 구성된다. 슬립 신호/채널은, UE가 페이징 메시지를 나타내는데 사용되는 MPDCCH를 모니터링할 필요가 없는 경우, UE가 슬립 상태로 진입할 수 있음을 지시하도록 구성된다.
다중 캐리어(multi-carrier) 시스템에서는 동기 신호를 전송하는 캐리어를 앵커 캐리어(anchor carrier)라고 하며, LTE 시스템에서는 앵커 캐리어를 통해 페이징 신호를 송신한다. NB-IoT 시스템에서는 비-앵커 캐리어(non-anchor carrier)를 통해 페이징 메시지를 전송하는 방식이 소개된다. eMTC 시스템에서는 다수의 협대역들이 정의되고, 각각의 협대역은 6개의 물리 자원 블록(PRB)들을 가지며, 페이징 협대역의 개념이 도입된다. 또한, eMTC 시스템에서는 MTC, MPDCCH를 위한 하향링크 제어 채널이 페이징 메시지를 지시하도록 구성되고, 상이한 UE들은 상이한 협대역상에서 MPDCCH들을 모니터링 할 수 있다. 마찬가지로, 진행 중인 5G NR 시스템에서는 UE의 대역폭이 시스템 대역폭보다 작은 상황이 있으며, 이 경우 다수의 대역폭 부분들이 페이징 채널에 대해 정의될 수 있다. 다중 캐리어 또는 협대역 또는 부분 대역폭의 경우에 대하여, 웨이크-업 또는 슬립 신호를 송수신하는 방법은 아직 해결되지 않고 있다.
도 9는 본 개시의 실시 예들에 따른 FDD 및 TDD에 대한 PSS/SSS의 매핑을 위한 시간-영역 위치들(900)의 예를 도시한다. 도 9에 도시된 시간-영역 위치들(900)의 실시 예는 단지 예시를 위한 것이다. 도 9는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 9를 참조하면, FDD의 경우, 각 프레임(905)에서 PSS(925)는 서브프레임 0과 5(910, 915)의 제1 슬롯의 마지막 심볼 내에서 전송되며, 이때 서브프레임은 두 개의 슬롯들을 포함한다. SSS(920)는 동일한 슬롯의 두 번째 마지막 심볼 내에서 전송된다. TDD의 경우, 각 프레임(955)에서, PSS(990)는 서브프레임 1과 6(965, 980)의 제3 심볼 내에서 전송되는 반면, SSS(985)는 서브프레임 0과 5(960, 970)의 마지막 심볼 내에서 전송된다. 이 차이로 인해 셀에서 이중 방식 검출이 가능하다. PSS 및 SSS의 자원 요소들은 다른 유형의 DL 신호 전송에 사용될 수 없다.
본 개시에서, 뉴머롤로지(numerology)는 서브프레임 지속시간(subframe duration), 서브캐리어 간격(sub-carrier spacing), 순환 전치 길이(cyclic prefix length), 전송 대역폭(transmission bandwidth), 또는 이들의 임의의 조합을 포함할 수 있는 신호 파라미터들의 세트를 지칭한다.
LTE 초기 접속을 위해, 제1 및 제2 동기 신호(각각 PSS 및 SSS)는 대략적인 타이밍 및 주파수 동기화 및 셀 ID 획득을 위해 사용된다. PSS/SSS는 10ms 무선 프레임당 두 번 전송되고 시간-영역 열거(enumeration)가 시스템 프레임 번호(SFB: system frame number, MIB에 포함됨)의 측면에서 도입되므로, 프레임 타이밍은 PBCH로부터의 검출 부담을 증가시키지 않기 위해 PSS/SSS로부터 검출된다. 또한, 순환 전치 길이 및, 알려지지 않은 경우, 이중화 방식은 PSS/SSS에서 검출될 수 있다. PSS는 길이 63의 주파수-영역 ZC 시퀀스로 구성되며, d.c 서브캐리어를 사용하지 않도록 중간 요소가 잘린다.
PSS가 각 셀 그룹 내의 3개의 물리 계층 아이덴티티들(identities)을 나타내도록 3개의 루트들(roots)이 선택된다. SSS 시퀀스들은 최대 길이 시퀀스들 (M-시퀀스들이라고도 함)을 기반으로 한다. 각각의 SSS 시퀀스는 주파수-영역에서 2개의 길이 31인 BPSK 변조된 시퀀스들을 인터리빙함으로써 구성되며, 변조 이전의 2개의 소스 시퀀스들은 동일한 M-시퀀스의 상이한 순환 시프트들이다. 순환 쉬프트 인덱스들은 물리 셀 ID 그룹으로부터 구성된다.
PSS/SSS 검출은 결함이 있을 수 있기 때문에(예를 들어, PSS/SSS의 자동 및 상호 상관 특성의 비-이상성 및 CRC 보호의 부재로 인해), PSS/SSS로부터 검출된 셀 ID 추정은 종종 PBCH 검출을 통해 확인된다. PBCH는 DL 및 UL 시스템 대역폭 정보(3 비트), PHICH 정보(3 비트), 및 SFN(8 비트)로 구성된 마스터 정보 블록(MIB)을 시그널링하기 위해 주로 사용된다. 10개의 예비 비트들(MTC와 같은 다른 용도들에 대한)이 추가되면, MIB 페이로드는 24 비트이다. 16 비트 CRC가 추가된 후, 레이트-1/3 테일-비트 컨볼루션 코딩(rate-1/3 tail-biting convolutional coding), 4x 반복 및 QPSK 변조가 40 비트 코드워드에 적용된다. 결과적인 QPSK 심볼 스트림은 4개의 무선 프레임들을 통해 4개의 서브프레임들에 걸쳐 전송된다. MIB 검출 외에, CRS 포트 개수의 블라인드 검출도 PBCH에 대하여 필요하다.
NR 면허 대역의 경우, 각각의 동기화 및 PBCH 신호 블록(SS/PBCH 블록)은 NR-PSS에 대한 1개의 심볼, NR-PBCH에 대한 2개의 심볼, NR-SSS 및 NR-PBCH에 대한 1개의 심볼을 포함한다. 이때, 4개의 심볼들은 연속적으로 매핑되고 시분할 다중화된다. NR-SS는 NR에서 지원되는 모든 캐리어 주파수 범위에 대하여 NR-PSS 및 NR-SSS 시퀀스 설계를 포함하는 통합된 설계이다. NR-PSS 및 NR-SSS의 전송 대역폭(예를 들어, 12 RBs)은 전체 SS/PBCH 블록의 전송 대역폭(예를 들어, 20 RBs)보다 작다.
NR 셀에 대한 초기 셀 선택을 위해, UE는 디폴트 SS 버스트 세트 주기성(default SS burst set periodicity)을 20 ms로 가정하고, 비-독립형 NR 셀을 검출하기 위해, 네트워크는 주파수 캐리어당 하나의 SS 버스트 세트 주기성 정보를 UE에 제공하고 가능하면 측정 타이밍/지속시간을 유도할 정보를 제공한다. MIB 외에, 잔여 최소 시스템 정보(RMSI: remaining minimum system information)는 대응하는 PDCCH에 의해 운반되는 스케줄링 정보와 함께 PDSCH에 의해 운반된다. 유사한 구조가 다른 시스템 정보(OSI: other system information) 및 페이징 메시지에도 적용된다. RMSI, OSI, RAR 등과 같은 공통 제어 채널들을 수신하기 위한 제어 자원 세트(CORESET: control resource set)가 구성되어야 하고, PBCH에서 전송될 수 있다.
일 실시 예에서, 비-독립형(non-standalong) 모드에서 동작하는 SS/PBCH 블록은 2차 셀(Scell)에서 LAA(licensed-assisted-access) 모드로 전송되는 SS/PBCH 블록을 의미한다. 독립형 모드에서 동작하는 SS/PBCH 블록은 적어도 1차 셀(Pcell)에서 전송되는 SS/PBCH 블록을 의미한다.
다른 실시 예에서, 비-독립형 모드에서 동작되는 SS/PBCH 블록은, SS/PBCH 블록이 수신되는 동일한 주파수 계층에서, UE가 RMSI 또는 OSI 중 적어도 하나의 PDCCH/PDSCH를 수신할 것으로 기대하지 않음을 의미한다. 그리고 독립형 모드에서 동작하는 SS/PBCH 블록은 SS/PBCH 블록이 수신되는 동일한 주파수 계층에서 UE가 RMSI와 OSI 모두의 PDCCH/PDSCH를 수신할 것으로 예상함을 의미한다.
NR에서, 별개의 SS/PBCH 블록 및 데이터 전송을 위해 그리고 52.6 GHz 미만의 상이한 반송 주파수 범위들을 위해, 다중 뉴머롤로지들(multiple numerologies)이 지원된다. 지원되는 뉴머롤로지들에 대한 개요가 표 1에 나타나 있다.
| 서브캐리어 간격(kHz) | 순환 전치 | 데이터 지원 | SS/PBCH 블록 지원 |
| 15 | 표준(Normal) | 예 | 예 |
| 30 | 표준 | 예 | 예 |
| 60 | 표준, 확장(Extended) | 예 | 아니오 |
| 120 | 표준 | 예 | 예 |
| 240 | 표준 | 아니오 | 예 |
도 10은 본 개시의 실시 예들에 따른 예시적인 OFDM 심볼(1000)을 도시한다. 도 10에 도시된 OFDM 심볼(1000)의 실시 예는 단지 예시를 위한 것이다. 도 10은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.NR에서, 각각의 동기 신호(SS) 및 물리 방송 채널(PBCH) 블록은 4개의 연속적인 OFDM 심볼들(예를 들어, 도 10)로 구성되고, 여기서 제1 심볼은 제1 동기 신호(PSS)에 매핑되고, 제2 및 제4 심볼들은 PBCH에 매핑되며, 제3 심볼은 제2 동기 신호(SSS) 및 PBCH 모두에 매핑된다. 동일한 SS/PBCH 구성이 0 GHz에서 52.6 GHz에 이르는 NR의 모든 지원되는 캐리어 주파수 범위들에 적용된다. PSS 및 SSS의 전송 대역폭(예를 들어, 12 PRBs(physical resource blocks))은 전체 SS/PBCH 블록의 전송 대역폭(예를 들어, 20 PRBs)보다 작다. PBCH에 매핑된 모든 PRB에서, 12개의 자원 요소(RE)들 중 3개가 PBCH의 복조 기준 신호(DMRS)에 매핑되고, 이때 3개의 RE들은 PRB에 균일하게 분포되고, 제1 RE의 시작 위치는 셀 ID에 기초한다.
소정의 대역의 경우, NR은 SS/PBCH 블록에 대하여 하나 또는 두 개의 서브캐리어 간격(SCS)을 지원하며, 동일한 SCS가 PSS, SSS, 및 PBCH(DMRS 포함)에 대하여 활용된다. 0 GHz 내지 6 GHz의 캐리어 주파수 범위의 경우, SS SCS에 15 kHz 및/또는 30 kHz를 이용할 수 있다. 6 GHz 내지 52.6 GHz의 반송 주파수 범위의 경우, SS SCS에 120 kHz 및/또는 240 kHz를 이용할 수 있다.
도 11은 본 개시의 실시 예들에 따른 예시적인 SS/PBCH 매핑 패턴(1100)을 도시한다. 도 11에 도시된 SS/PBCH 매핑 패턴(1100)의 실시 예는 단지 예시를 위한 것이다. 도 11은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
NR에서, SS/PBCH 블록들은 빔-스위핑(beam-sweeping) 방식으로 전송되고, SS/PBCH 블록들을 전송하기 위한 다수의 후보 위치는 하프(half) 프레임 단위로 미리 정의된다. 6 GHz 미만의 경우 15 kHz의 기준 SCS에 대하여, 그리고 6 GHz 초과의 경우 60 kHz의 기준 SCS에 대하여, 하나의 슬롯에 대한 SS/PBCH 블록의 매핑 패턴이 도 11에 각각 1101 및 1102로 도시되어 있다. 30 kHz SS SCS에 대하여 2개의 매핑 패턴이 설계되며, 패턴 1은 비-LTE-NR 공존 대역을 위해 사용되고, 패턴 2는 LTE-NR 공존 대역을 위해 사용된다.
도 12는 본 개시의 실시 예들에 따른 다수의 SS/PBCH 블록들(1200)의 예를 도시한다. 도 12에 도시된 SS/PBCH 블록들(1200)의 개수에 대한 실시 예는 단지 예시를 위한 것이다. 도 12는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
L로 표시되는 SS/PBCH 블록들의 최대 개수는 캐리어 주파수 범위에 기초하여 결정된다: 0 GHz 내지 3 GHz의 캐리어 주파수 범위의 경우, L은 4이고; 3 GHz 내지 6 GHz의 캐리어 주파수 범위의 경우, L은 8이고; 6 GHz 내지 52.6 GHz의 캐리어 주파수 범위의 경우, L은 64이다. SS SCS와 L의 각 조합에 대하여, SS/PBCH 블록들의 후보 위치들을 포함하는 하프 프레임 단위 내의 슬롯들의 결정은 도 12에 도시되어 있다.
초기 셀 선택에서, UE는 디폴트 SS 버스트 세트 주기성을 20 ms로 가정하고, 비-독립형 NR 셀을 검출하기 위해, 네트워크는 주파수 캐리어당 하나의 SS 버스트 세트 주기성 정보를 UE에 제공하고 가능하면 측정 타이밍/지속시간을 유도할 정보를 제공한다.
NR에서, 잔여 최소 시스템 정보(RMSI)의 제어 자원 세트(CORESET) 및 RMSI를 전달하는 관련 물리 다운링크 공유 채널(PDSCH)의 SCS는 SS/PBCH 블록에서 PBCH에 의해 전달되는 마스터 정보 블록(MIB)에 지시된다. 이는 SS의 SCS와 같거나 다를 수 있다. 캐리어 주파수 범위 0 GHz 내지 6 GHz의 경우, RMSI의 CORESET 및 RMSI를 전달하는 PDSCH에 대한 후보 SCS들은 15 kHz 및 30 kHz이고; 캐리어 주파수 범위 6 GHz 내지 52.6 GHz의 경우, RMSI의 CORESET 및 RMSI를 전달하는 PDSCH에 대한 후보 SCS들은 60 kHz와 120 kHz이다.
도 13a는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다중화 패턴(1300)의 예를 도시한다. 도 13a에 도시된 SS/PBCH 블록의 다중화 패턴(1300)의 실시 예는 단지 예시를 위한 것이다. 도 13a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 13b는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다중화 패턴(1320)의 다른 예를 도시한다. 도 13b에 도시된 SS/PBCH 블록의 다중화 패턴(1320)의 실시 예는 단지 예시를 위한 것이다. 도 13b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 13c는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다중화 패턴(1340)의 또 다른 예를 도시한다. 도 13c에 도시된 SS/PBCH 블록의 다중화 패턴(1340)의 실시 예는 단지 예시를 위한 것이다. 도 13c는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
셀-정의 SS/PBCH 블록은 동기화 래스터(raster) 상에 위치된다. RMSI의 CORESET은 관련된 셀-정의 SS/PBCH 블록과 비교하여 RB-레벨 오프셋을 가질 수 있으며, 여기서 PRB-레벨 오프셋은 다중화 패턴, CORESET 대역폭(BW), 및 CORESET의 OFDM 심볼들의 개수와 함께 코딩되고, MIB에 의해 지시된다. 또한, RMSI의 CORESET에서 공통 탐색 공간의 모니터 윈도우에 대한 파라미터들은 공동으로 코딩되고 MIB에 의해 지시되며, 여기서 파라미터들은 각각의 다중화 패턴에 대하여 개별적으로 구성된다. SS/PBCH 블록과 RMSI의 CORESET 및 PDSCH의 3가지 지원되는 다중화 패턴들의 예시가 각각 도 13a, 도 13b, 및 도 13c에 도시되어 있다.
본 개시는 NR에서 더 높은 캐리어 주파수 범위(예를 들어, 52.6 GHz 초과)에 대하여 더 큰 SCS를 지원하는 것에 초점을 맞추고, 관련 설계 측면들은 적어도 다음을 포함할 수 있다: SS/PBCH 블록들의 최대 개수; 하프 프레임 내의 SS/PBCH 블록들의 매핑 패턴; 더 큰 SCS를 가진 PRACH 형식; PBCH에서의 공통 서브캐리어 간격 표시; SS/PBCH 블록 인덱스 표시; PBCH에서의 서브캐리어 오프셋 표시; PBCH에서의 CORESET 설정 표시; 및/또는 PBCH에서의 탐색 공간 설정 표시.
NR에서, 캐리어 주파수 범위 0 GHz 내지 3 GHz의 경우, 버스트 세트 내의 SS/PBCH 블록 최대 개수는 4이며, SS/PBCH 블록에 대한 후보 SCS는 15 kHz 일 수 있고, NR-LTE 공존 대역(예를 들어, n5 및 n66)에 대해서만 30 kHz일 수 있다. 캐리어 주파수 범위 3 GHz 내지 6 GHz의 경우, 버스트 세트 내의 SS/PBCH 블록 최대 개수는 8이며, SS/PBCH 블록에 대한 후보 SCS는 15 kHz 또는 30 kHz일 수 있다. 캐리어 주파수 범위 6 GHz 내지 52.6 GHz의 경우, 버스트 세트 내의 SS/PBCH 블록 최대 개수는 64이며, SS/PBCH 블록의 후보 SCS는 120 kHz 또는 240 kHz일 수 있다.
일 실시 예에서, NR HFR의 경우, SS/PBCH 블록에 대한 SCS의 선택은 초기 셀 탐색에서 캐리어 주파수 오프셋(CFO)(예를 들어, 최대 5 ppm)에 대한 성능을 보장함으로써 결정될 수 있고, 버스트 세트 내의 SS/PBCH 블록 최대 개수는 SS/PBCH 블록을 위해 결정된 SCS에 대하여 다른 NR 캐리어 주파수 범위들에서 이미 지원되는 것과 유사한 시간-영역 오버헤드 비율을 하프 프레임 내에 유지함으로써 결정될 수 있다. 이 실시 예의 일례는 표 2에 나타나 있으며, 이때 SS/PBCH 블록들의 최대 개수는 128로 결정되고 SS/PBCH 블록의 최대 SCS는 480 kHz로 결정되며, 및/또는 SS/PBCH 블록들의 최대 개수는 256으로 결정되고 SS/PBCH 블록의 최대 SCS는 960 kHz로 결정된다.
하나의 하위 실시 예에서, SS/PBCH 블록에 대한 이중 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, UE는 초기 셀 탐색에서 SCS를 맹목적으로 검출할 필요가 있을 수 있으며, 이때 이중 SCS는 240 kHz 및 480 kHz일 수 있다.
다른 하위 실시 예에서, SS/PBCH 블록에 대한 이중 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, UE는 초기 셀 탐색에서 SCS를 맹목적으로 검출할 필요가 있을 수 있으며, 이때 이중 SCS는 480 kHz 및 960 kHz일 수 있다.
또 다른 하위 실시 예에서, SS/PBCH 블록에 대한 단일 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, 이때 단일 SCS는 240 kHz 또는 480 kHz일 수 있다.
또 다른 하위 실시 예에서, SS/PBCH 블록에 대한 단일 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, 이때 단일 SCS는 480 kHz 또는 960 kHz일 수 있다.
| 캐리어 주파수 범위 | SS/PBCH 블록들의 최대 개수 | SS/PBCH에 대한 최대 SCS | 최대 CFO | 시간-영역 비율* |
| 0 - 3 GHz | 4 | 15 kHz** | 15 kHz | 22.8% |
| 3 - 6 GHz | 8 | 30 kHz | 30 kHz | 22.8% |
| 6 - 52.6 GHz | 64 | 240 kHz | 263 kHz | 22.8% |
| 52.6 - 100 GHz | 128 | 480 kHz | 500 kHz | 22.8% |
| 256 | 960 kHz | 500 kHz | 22.8% | |
| * 시간-영역 비율은 버스트 세트 내의 모든 SS/PBCH 블록들을 전송하는 지속시간을 하프 프레임으로 나눈 것으로 정의됨 ** 0 - 3 GHz의 경우 30 kHz는 공존 대역들에만 적용되며 SS/PBCH 블록은 5 MHz의 최소 캐리어 대역폭을 초과함 |
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다른 실시 예에서, NR HFR의 경우, SS/PBCH 블록에 대한 SCS의 선택은 초기 셀 탐색에서 캐리어 주파수 오프셋(CFO)(예를 들어, 최대 5 ppm)에 대한 성능을 보장함으로써 결정될 수 있으나, SS/PBCH 블록들의 최대 개수는 캐리어 주파수 범위 6 - 52.6 GHz(즉, NR FR2)와 동일하게 유지된다. 예를 들어, SS/PBCH 블록들의 최대 개수는 64로 결정되고 SS/PBCH 블록의 최대 SCS는 480 kHz 또는 960 kHz일 수 있다.하나의 하위 실시 예에서, SS/PBCH 블록에 대한 이중 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, UE는 초기 셀 탐색에서 SCS를 맹목적으로 검출할 필요가 있을 수 있으며, 이때 이중 SCS는 240 kHz 및 480 kHz일 수 있다.
다른 하위 실시 예에서, SS/PBCH 블록에 대한 이중 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, UE는 초기 셀 탐색에서 SCS를 맹목적으로 검출할 필요가 있을 수 있으며, 이때 이중 SCS는 480 kHz 및 960 kHz일 수 있다.
또 다른 하위 실시 예에서, SS/PBCH 블록에 대한 단일 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, 이때 단일 SCS는 240 kHz 또는 480 kHz일 수 있다.
또 다른 하위 실시 예에서, SS/PBCH 블록에 대한 단일 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, 이때 단일 SCS는 480 kHz 또는 960 kHz일 수 있다.
또 다른 실시 예에서, NR HFR의 경우, SS/PBCH 블록에 대한 SCS의 선택은 초기 셀 탐색에서 캐리어 주파수 오프셋(CFO)(예를 들어, 최대 5 ppm)에 대한 성능을 보장함으로써 결정될 수 있으나, SS/PBCH 블록들의 최대 개수는 NR FR2보다 높다. 예를 들어, SS/PBCH 블록들의 최대 개수는 128로 결정되고 SS/PBCH 블록의 최대 SCS는 480 kHz 또는 960 kHz일 수 있다.
하나의 하위 실시 예에서, SS/PBCH 블록에 대한 이중 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, UE는 초기 셀 탐색에서 SCS를 맹목적으로 검출할 필요가 있을 수 있으며, 이때 이중 SCS는 240 kHz 및 480 kHz일 수 있다.
다른 하위 실시 예에서, SS/PBCH 블록에 대한 이중 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, UE는 초기 셀 탐색에서 SCS를 맹목적으로 검출할 필요가 있을 수 있으며, 이때 이중 SCS는 480 kHz 및 960 kHz일 수 있다.
또 다른 하위 실시 예에서, SS/PBCH 블록에 대한 단일 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, 이때 단일 SCS는 240 kHz 또는 480 kHz일 수 있다.
또 다른 하위 실시 예에서, SS/PBCH 블록에 대한 단일 SCS는 소정의 HFR 대역에 대하여 지원될 수 있고, 이때 단일 SCS는 480 kHz 또는 960 kHz일 수 있다.
일 실시 예에서, SS/PBCH 블록들의 최대 개수가 128인 경우, RMSI에서 실제 전송된 SS/PBCH 블록들의 표시(예를 들어, 상위 계층 파라미터 “SSB-transmitted-SIB1”)는 여전히 2-레벨 비트맵일 수 있다.
일 예에서, 2-레벨 비트맵은 8 그룹 비트맵 및 각 그룹 내의 16 비트맵을 가지며, RRC 파라미터 “SSB-transmitted-SIB1”의 크기는 24 비트이다.
다른 예에서, 2-레벨 비트맵은 16 그룹 비트맵 및 각 그룹 내의 8 비트맵을 가지며, RRC 파라미터 “SSB-transmitted-SIB1”의 크기는 24 비트이다.
다른 실시 예에서, SS/PBCH 블록들의 최대 개수가 128인 경우, RMSI에서 실제 전송된 SS/PBCH 블록들의 표시(예를 들어, 상위 계층 파라미터 “SSB-transmitted-SIB1”는 여전히 16 비트(예를 들어, NR FR2와 동일)일 수 있지만, 다른 의미로 해석될 수 있다.
일 예에서, 16 비트는 실제로 전송된 SS/PBCH 블록들이 윈도우 내에 있을 때 윈도우의 시작 및 종료 위치를 나타낸다. 16 비트 중의 8 비트는 시작 위치에 대하여 사용되고, 나머지 8 비트는 종료 위치에 대하여 사용된다.
다른 예에서, 16 비트는 실제로 전송된 SS/PBCH 블록들이 윈도우 내에 있을 때 윈도우의 시작 위치 및 지속시간을 나타낸다. 16 비트 중의 8 비트는 시작 위치에 대하여 사용되고, 나머지 8 비트는 지속시간에 대하여 사용된다.
일 실시 예에서, SS/PBCH 블록들의 최대 개수가 128인 경우, RRC에서 실제 전송된 SS/PBCH 블록들의 표시(예를 들어, 상위 계층 파라미터 “SSB-transmitted”)는 128-비트 풀(full) 비트맵일 수 있다.
제어 채널들(예를 들어, PDCCH 및/또는 PUCCH) 및/또는 갭(gap)에 대하여 매핑된 심볼들이 기준 SCS에 대하여 남겨지도록(예를 들어, SS/PBCH 블록에 대하여 매핑되지 않음) SS/PBCH 블록들의 매핑 패턴은 기준 SCS에 대하여 설계될 수 있다(예를 들어, 기준 SCS는 데이터 전송에 이용될 수 있음).
도 14는 본 개시의 실시 예들에 따른 매핑 설계(1400)의 한 예를 도시한다. 도 14에 도시된 매핑 설계(1400)의 실시 예는 단지 예시를 위한 것이다. 도 14는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 60 kHz를 기준 SCS로서 사용하는 경우, 처음 2개의 심볼들(예를 들어, #0 및 #1) 및 마지막 2개의 심볼들(예를 들어, #12 및 #13)이 60 kHz의 기준 SCS에 대하여 남겨질 수 있다.
이러한 매핑 설계의 예가 도 14에 도시되어 있고, 매핑 패턴들은 다음과 같이 결정된다: SS/PBCH 블록의 SCS가 240 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 56개 심볼들의 모든 설계 단위(예를 들어, 총 0.25 ms의 지속시간을 가진 4개의 슬롯들) 내에서 인덱스들 {8, 12, 16, 20, 32, 36, 40, 44}를 가짐; SS/PBCH 블록의 SCS가 480 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 112개 심볼들의 모든 설계 단위(예를 들어, 총 0.25 ms의 지속시간을 가진 8개의 슬롯들) 내에서 인덱스들 {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92}를 가짐; 그리고 SS/PBCH 블록의 SCS가 960 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 224개 심볼들의 모든 설계 단위(예를 들어, 총 0.25 ms의 지속시간을 가진 16개의 슬롯들) 내에서 인덱스들 {32, 36, 40, 44, 48, 52, 56, 60, 64, 68, 72, 76, 80, 84, 88, 92, 128, 132, 136, 140, 144, 148, 152, 156, 160, 164, 168, 172, 176, 180, 184, 188}을 가짐.
도 15는 본 개시의 실시 예들에 따른 매핑 설계(1500)의 다른 예를 도시한다. 도 15에 도시된 매핑 설계(1500)의 실시 예는 단지 예시를 위한 것이다. 도 15는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
하프 프레임으로의 설계 단위, 기준 SCS로서 60 kHz SCS의 슬롯과 같은 0.25 ms의 매핑은 도 15와 같이 결정될 수 있다(L은 도면에서 SS/PBCH 블록들의 최대 개수). 이때 도 14에 의해 주어진 매핑 패턴을 포함하는 설계 단위의 인덱스들은 다음과 같다: SS/PBCH 블록의 SCS가 240 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 5, 6, 7, 8}에 의해 주어짐; SS/PBCH 블록의 SCS가 240 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 5, 6, 7, 8, 10, 11, 12, 13, 15, 16, 17, 18}에 의해 주어짐; SS/PBCH 블록의 SCS가 480 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3}에 의해 주어짐; SS/PBCH 블록의 SCS가 480 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 5, 6, 7, 8}에 의해 주어짐; SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 {0, 1}에 의해 주어짐; SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3}에 의해 주어짐; 및/또는 SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 256인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 5, 6, 7, 8}에 의해 주어짐.
일부 실시 예들에서, SS/PBCH 블록들에 대한 다음의 매핑 패턴들이 획득될 수 있다(심볼 인덱스 0은 하프 프레임의 첫 번째 슬롯의 심볼 0이다).
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 240 kHz 및 480 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 5, 6, 7, 8, 10, 11, 12, 13, 15, 16, 17, 18임; 및/또는 SS/PBCH 블록들의 SCS가 480 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 5, 6, 7, 8임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 480 kHz 및 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 5, 6, 7, 8임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {32, 36, 40, 44, 48, 52, 56, 60, 64, 68, 72, 76, 80, 84, 88, 92, 128, 132, 136, 140, 144, 148, 152, 156, 160, 164, 168, 172, 176, 180, 184, 188} + 224*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 240 kHz 또는 480 kHz 또는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 5, 6, 7, 8, 10, 11, 12, 13, 15, 16, 17, 18임; SS/PBCH 블록들의 SCS가 480 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 5, 6, 7, 8임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {32, 36, 40, 44, 48, 52, 56, 60, 64, 68, 72, 76, 80, 84, 88, 92, 128, 132, 136, 140, 144, 148, 152, 156, 160, 164, 168, 172, 176, 180, 184, 188} + 224*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 256인 경우, 하프 프레임 내의 256개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 960 kHz인 경우, {32, 36, 40, 44, 48, 52, 56, 60, 64, 68, 72, 76, 80, 84, 88, 92, 128, 132, 136, 140, 144, 148, 152, 156, 160, 164, 168, 172, 176, 180, 184, 188} + 224*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 5, 6, 7, 8임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 240 kHz 및 480 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 5, 6, 7, 8임; 및/또는 SS/PBCH 블록들의 SCS가 480 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 480 kHz 및 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {32, 36, 40, 44, 48, 52, 56, 60, 64, 68, 72, 76, 80, 84, 88, 92, 128, 132, 136, 140, 144, 148, 152, 156, 160, 164, 168, 172, 176, 180, 184, 188} + 224*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 240 kHz 또는 480 kHz 또는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 5, 6, 7, 8임; SS/PBCH 블록들의 SCS가 480 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {32, 36, 40, 44, 48, 52, 56, 60, 64, 68, 72, 76, 80, 84, 88, 92, 128, 132, 136, 140, 144, 148, 152, 156, 160, 164, 168, 172, 176, 180, 184, 188} + 224*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1임.
도 16은 본 개시의 실시 예들에 따른 매핑 설계(1600)의 또 다른 예를 도시한다. 도 16에 도시된 매핑 설계(1600)의 실시 예는 단지 예시를 위한 것이다. 도 16은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
다른 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 120 kHz를 기준 SCS로서 사용하는 경우, 처음 2개의 심볼들(예를 들어, #0 및 #1) 및 마지막 2개의 심볼들(예를 들어, #12 및 #13)이 120 kHz의 기준 SCS에 대하여 남겨질 수 있다. 이러한 매핑 설계의 예가 도 16에 도시되어 있고, 매핑 패턴들은 다음과 같이 결정된다: SS/PBCH 블록의 SCS가 240 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 28개 심볼들의 모든 설계 단위(예를 들어, 총 0.125 ms의 지속시간을 가진 2개의 슬롯들) 내에서 인덱스들 {4, 8, 16, 20}을 가짐; SS/PBCH 블록의 SCS가 480 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 56개 심볼들의 모든 설계 단위(예를 들어, 총 0.125 ms의 지속시간을 가진 4개의 슬롯들) 내에서 인덱스들 {8, 12, 16, 20, 32, 36, 40, 44}를 가짐; 및/또는 SS/PBCH 블록의 SCS가 480 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 112개 심볼들의 모든 설계 단위(예를 들어, 총 0.125 ms의 지속시간을 가진 8개의 슬롯들) 내에서 인덱스들 {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92}를 가짐.
도 17은 본 개시의 실시 예들에 따른 매핑 설계(1700)의 또 다른 예를 도시한다. 도 17에 도시된 매핑 설계(1700)의 실시 예는 단지 예시를 위한 것이다. 도 17은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
하프 프레임으로의 설계 단위, 기준 SCS로서 120 kHz SCS의 슬롯과 같은 0.125 ms의 매핑은 도 17과 같이 결정될 수 있다(L은 도면에서 SS/PBCH 블록들의 최대 개수). 이때 도 16에 의해 주어진 매핑 패턴을 포함하는 설계 단위의 인덱스들은 다음과 같다: SS/PBCH 블록의 SCS가 240 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17}에 의해 주어짐; SS/PBCH 블록의 SCS가 240 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17, 20, 21, 22, 23, 24, 25, 26, 27, 30, 31, 32, 33, 34, 35, 36, 37}에 의해 주어짐; SS/PBCH 블록의 SCS가 480 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7}에 의해 주어짐; SS/PBCH 블록의 SCS가 480 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17}에 의해 주어짐; SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3}에 의해 주어짐; SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7}에 의해 주어짐; 및/또는 SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 256인 경우, 하프 프레임을 갖는 0.125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17}에 의해 주어짐.
일부 실시 예들에서, SS/PBCH 블록들에 대한 다음의 매핑 패턴들이 획득될 수 있다(심볼 인덱스 0은 하프 프레임의 첫 번째 슬롯의 심볼 0이다).
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 240 kHz 및 480 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17, 20, 21, 22, 23, 24, 25, 26, 27, 30, 31, 32, 33, 34, 35, 36, 37임; 및/또는 SS/PBCH 블록들의 SCS가 480 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 480 kHz 및 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 240 kHz 또는 480 kHz 또는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17, 20, 21, 22, 23, 24, 25, 26, 27, 30, 31, 32, 33, 34, 35, 36, 37임; SS/PBCH 블록들의 SCS가 480 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 256인 경우, 하프 프레임 내의 256개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 960 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 240 kHz 및 480 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17임; 및/또는 SS/PBCH 블록들의 SCS가 480 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 480 kHz 및 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 240 kHz 또는 480 kHz 또는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 4, 5, 6, 7, 10, 11, 12, 13, 14, 15, 16, 17임; SS/PBCH 블록들의 SCS가 480 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {16, 20, 24, 28, 32, 36, 40, 44, 64, 68, 72, 76, 80, 84, 88, 92} + 112*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3임.
도 18은 본 개시의 실시 예들에 따른 매핑 설계(1800)의 또 다른 예를 도시한다. 도 18에 도시된 매핑 설계(1800)의 실시 예는 단지 예시를 위한 것이다. 도 18은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
또 다른 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 240 kHz를 기준 SCS로서 사용하는 경우, 처음 2개의 심볼들(예를 들어, #0 및 #1) 및 마지막 2개의 심볼들(예를 들어, #12 및 #13)이 240 kHz의 기준 SCS에 대하여 남겨질 수 있다. 이러한 매핑 설계의 예가 도 18에 도시되어 있고, 매핑 패턴들은 다음과 같이 결정된다: SS/PBCH 블록의 SCS가 240 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 14개 심볼들의 모든 설계 단위(예를 들어, 총 0.0625 ms의 지속시간을 가진 1개의 슬롯) 내에서 인덱스들 {2, 8}을 가짐; SS/PBCH 블록의 SCS가 480 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 28개 심볼들의 모든 설계 단위(예를 들어, 총 0.0625 ms의 지속시간을 가진 2개의 슬롯들) 내에서 인덱스들 {4, 8, 16, 20}을 가짐; 및/또는 SS/PBCH 블록의 SCS가 960 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 56개 심볼들의 모든 설계 단위(예를 들어, 총 0.0625 ms의 지속시간을 가진 4개의 슬롯들) 내에서 인덱스들 {8, 12, 16, 20, 32, 36, 40, 44}를 가짐.
도 19는 본 개시의 실시 예들에 따른 매핑 설계(1900)의 또 다른 예를 도시한다. 도 19에 도시된 매핑 설계(1900)의 실시 예는 단지 예시를 위한 것이다. 도 19는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
하프 프레임으로의 설계 단위, 기준 SCS로서 240 kHz SCS의 슬롯과 같은 0.0625 ms의 매핑은 도 19와 같이 결정될 수 있다(L은 도면에서 SS/PBCH 블록들의 최대 개수). 이때 도 19에 의해 주어진 매핑 패턴을 포함하는 설계 단위의 인덱스들은 다음과 같다: SS/PBCH 블록의 SCS가 240 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.0625 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35}에 의해 주어짐; SS/PBCH 블록의 SCS가 240 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.0625 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71, 72, 73, 74, 75}에 의해 주어짐; SS/PBCH 블록의 SCS가 480 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.0625 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15}에 의해 주어짐; SS/PBCH 블록의 SCS가 480 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.0625 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35}에 의해 주어짐; SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.0625 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7}에 의해 주어짐; SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.0625 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15}에 의해 주어짐; 및/또는 SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 256인 경우, 하프 프레임을 갖는 0.0625 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35}에 의해 주어짐.
일부 실시 예들에서, SS/PBCH 블록들에 대한 다음의 매핑 패턴들이 획득될 수 있다(심볼 인덱스 0은 하프 프레임의 첫 번째 슬롯의 심볼 0이다).
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 240 kHz 및 480 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {2, 8} + 14*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71, 72, 73, 74, 75임; 및/또는 SS/PBCH 블록들의 SCS가 480 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 480 kHz 및 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 240 kHz 또는 480 kHz 또는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {2, 8} + 14*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71, 72, 73, 74, 75임; SS/PBCH 블록들의 SCS가 480 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 256인 경우, 하프 프레임 내의 256개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 960 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 240 kHz 및 480 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {2, 8} + 14*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35임; 및/또는 SS/PBCH 블록들의 SCS가 480 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 480 kHz 및 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 240 kHz 또는 480 kHz 또는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 240 kHz인 경우, {2, 8} + 14*N_unit^240kHz, 여기서 N_unit^240kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35임; SS/PBCH 블록들의 SCS가 480 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7임.
도 20은 본 개시의 실시 예들에 따른 매핑 설계(2000)의 또 다른 예를 도시한다. 도 20에 도시된 매핑 설계(2000)의 실시 예는 단지 예시를 위한 것이다. 도 20은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
또 다른 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 480 kHz를 기준 SCS로서 사용하는 경우, 처음 2개의 심볼들(예를 들어, #0 및 #1) 및 마지막 2개의 심볼들(예를 들어, #12 및 #13)이 480 kHz의 기준 SCS에 대하여 남겨질 수 있다. 이러한 매핑 설계의 예가 도 20에 도시되어 있고, 매핑 패턴들은 다음과 같이 결정된다: SS/PBCH 블록의 SCS가 480 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 14개 심볼들의 모든 설계 단위(예를 들어, 총 0.03125 ms의 지속시간을 가진 1개의 슬롯) 내에서 인덱스들 {2, 8}을 가짐; 및/또는 SS/PBCH 블록의 SCS가 960 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 28개 심볼들의 모든 설계 단위(예를 들어, 총 0.03125 ms의 지속시간을 가진 2개의 슬롯들) 내에서 인덱스들 {4, 8, 16, 20}을 가짐.
도 21은 본 개시의 실시 예들에 따른 매핑 설계(2100)의 또 다른 예를 도시한다. 도 21에 도시된 매핑 설계(2100)의 실시 예는 단지 예시를 위한 것이다. 도 21은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
하프 프레임으로의 설계 단위, 기준 SCS로서 480 kHz SCS의 슬롯과 같은 0.03125 ms의 매핑은 도 21과 같이 결정될 수 있다(L은 도면에서 SS/PBCH 블록들의 최대 개수). 이때 도 20에 의해 주어진 매핑 패턴을 포함하는 설계 단위의 인덱스들은 다음과 같다: SS/PBCH 블록의 SCS가 480 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.03125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31}에 의해 주어짐; SS/PBCH 블록의 SCS가 480 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.03125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71}에 의해 주어짐; SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.03125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15}에 의해 주어짐; SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.03125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31}에 의해 주어짐; 및/또는 SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 256인 경우, 하프 프레임을 갖는 0.03125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71}에 의해 주어짐.
일부 실시 예들에서, SS/PBCH 블록들에 대한 다음의 매핑 패턴들이 획득될 수 있다(심볼 인덱스 0은 하프 프레임의 첫 번째 슬롯의 심볼 0이다).
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 480 kHz 및 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {2, 8} + 14*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 480 kHz 또는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {2, 8} + 14*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 256인 경우, 하프 프레임 내의 256개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 960 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70, 71임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 이중 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS들은 480 kHz 및 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {2, 8} + 14*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 480 kHz 또는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 480 kHz인 경우, {2, 8} + 14*N_unit^480kHz, 여기서 N_unit^480kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31임; 및/또는 SS/PBCH 블록들의 SCS가 960 kHz인 경우, {4, 8, 16, 20} + 28*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15임.
도 22는 본 개시의 실시 예들에 따른 매핑 설계(2200)의 또 다른 예를 도시한다. 도 22에 도시된 매핑 설계(2200)의 실시 예는 단지 예시를 위한 것이다. 도 22는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
또 다른 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 960 kHz를 기준 SCS로서 사용하는 경우, 처음 2개의 심볼들(예를 들어, #0 및 #1) 및 마지막 2개의 심볼들(예를 들어, #12 및 #13)이 960 kHz의 기준 SCS에 대하여 남겨질 수 있다. 이러한 매핑 설계의 예가 도 22에 도시되어 있고, 매핑 패턴들은 다음과 같이 결정된다: SS/PBCH 블록의 SCS가 960 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 14개 심볼들의 모든 설계 단위(예를 들어, 총 0.015625 ms의 지속시간을 가진 1개의 슬롯) 내에서 인덱스들 {2, 8}을 가짐.
도 23은 본 개시의 실시 예들에 따른 매핑 설계(2300)의 또 다른 예를 도시한다. 도 23에 도시된 매핑 설계(2300)의 실시 예는 단지 예시를 위한 것이다. 도 23은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
하프 프레임으로의 설계 단위, 기준 SCS로서 960 kHz SCS의 슬롯과 같은 0.015625 ms의 매핑은 도 23과 같이 결정될 수 있다(L은 도면에서 SS/PBCH 블록들의 최대 개수). 이때 도 22에 의해 주어진 매핑 패턴을 포함하는 설계 단위의 인덱스들은 다음과 같다: SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 64인 경우, 하프 프레임을 갖는 0.03125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31}에 의해 주어짐; SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 128인 경우, 하프 프레임을 갖는 0.03125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63}에 의해 주어짐; 및/또는 SS/PBCH 블록의 SCS가 960 kHz이고 SS/PBCH 블록들의 최대 개수가 256인 경우, 하프 프레임을 갖는 0.03125 ms 설계 단위들의 인덱스들은 {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 80, 81, 82, 83, 84, 85, 86, 87, 88, 89, 90, 91, 92, 93, 94, 95, 96, 97, 98, 99, 100, 101, 102, 103, 104, 105, 106, 107, 108, 109, 110, 111, 112, 113, 114, 115, 116, 117, 118, 119, 120, 121, 122, 123, 124, 125, 126, 127, 128, 129, 130, 131, 132, 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143}에 의해 주어짐.
일부 실시 예들에서, SS/PBCH 블록들에 대한 다음의 매핑 패턴들이 획득될 수 있다(심볼 인덱스 0은 하프 프레임의 첫 번째 슬롯의 심볼 0이다).
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 64인 경우, 하프 프레임 내의 64개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 960 kHz인 경우, {2, 8} + 14*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 128인 경우, 하프 프레임 내의 128개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 960 kHz인 경우, {2, 8} + 14*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63임.
일 예에서, NR HFR에 대하여, SS/PBCH 블록들의 단일 SCS가 소정의 HFR 대역에 대하여 지원되는 경우, 이때 SCS는 960 kHz일 수 있고, SS/PBCH 블록들의 최대 개수는 버스트 세트 내에서 256인 경우, 하프 프레임 내의 256개 후보 SS/PBCH 블록들의 제1 심볼들은 다음 인덱스들을 가질 수 있다: SS/PBCH 블록들의 SCS가 960 kHz인 경우, {2, 8} + 14*N_unit^960kHz, 여기서 N_unit^960kHz는 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, 40, 41, 42, 43, 44, 45, 46, 47, 48, 49, 50, 51, 52, 53, 54, 55, 56, 57, 58, 59, 60, 61, 62, 63, 80, 81, 82, 83, 84, 85, 86, 87, 88, 89, 90, 91, 92, 93, 94, 95, 96, 97, 98, 99, 100, 101, 102, 103, 104, 105, 106, 107, 108, 109, 110, 111, 112, 113, 114, 115, 116, 117, 118, 119, 120, 121, 122, 123, 124, 125, 126, 127, 128, 129, 130, 131, 132, 133, 134, 135, 136, 137, 138, 139, 140, 141, 142, 143임.
NR에서, 최대 120 kHz의 SCS를 갖는 물리 랜덤 액세스 채널(PRACH: physical random access channel) 포맷이 길이가 139인 짧은 생성 시퀀스에 대하여 지원되었다.
일 실시 예에서, NR HFR에 대하여, 길이가 139인 동일한 생성 시퀀스, 동일한 심볼 개수, 및 동일한 CP 길이를 사용함으로써 240 kHz 및/또는 480 kHz 및/또는 960 kHz와 같은 SCS를 갖는 PRACH 포맷들이 지원될 수 있다. 예를 들어, 길이 139인 동일한 생성 시퀀스, 동일한 심볼 개수, 및 동일한 CP 길이를 사용하여 A1, A2, A3, B1, B2, B3, B4, C0, 및 C2 중 적어도 하나를 포함하는 PRACH 포맷들이 지원될 수 있다.
NR에서, MIB의 1-비트 필드, 즉 subCarrierSpacingCommon은 RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4, 및 방송 SI 메시지들에 대한 서브캐리어 간격을 나타내기 위해 사용된다. 6 GHz 미만의 경우, 서브캐리어 간격은 15 kHz 또는 30 kHz일 수 있으며, 6 GHz 초과의 경우, 서브캐리어 간격은 60 kHz 또는 120 kHz일 수 있다.
일 실시 예에서, NR HFR에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4, 및 방송 SI 메시지들에 대한 서브캐리어 간격의 공통 값을 나타내기 위해 동일한 1-비트 필드가 상이한 표시 값들로 사용될 수 있다. 예를 들어, 1-비트 필드는 {SCS_min, SCS_max} 중 하나를 나타내기 위해 사용될 수 있으며, 여기서 SCS_max는 2*SCS_min이다. SCS_min의 선택은 SS/PBCH 블록들에 대한 SCS와 관련되거나 또는 독립적일 수 있다(즉, SCS_min은 NR HFR에서 SS/PBCH 블록들에 대하여 지원되는 모든 SCS의 최소값과 같거나 같지 않을 수 있음): 일 예에서, SCS_min은 480 kHz이고; 다른 예에서, SCS_min은 240 kHz이며; 또 다른 예에서, SCS_min은 120 kHz임.
다른 실시 예에서, NR HFR에 대하여, 1-비트 필드 subCarrierSpacingCommon은 RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4, 및 방송 SI 메시지들에 대한 서브캐리어 간격에 대한 공통 값을 나타내기 위해 다른 예비 비트 또는 다른 필드의 표시로부터 남겨진 비트와 결합되어 1-비트 필드가 2개보다 많은 값들을 나타낼 수 있다. 예를 들어, 1-비트 필드는 다른 예비/남겨진 비트와 결합되어 3개 또는 4개의 SCS 값들 중 하나를 나타낼 수 있다.
SCS_min의 선택은 SS/PBCH 블록들에 대한 SCS와 관련되거나 독립적일 수 있다. 예를 들어, 표시될 SCS 값들의 세트는 {60 kHz, 120 kHz, 240 kHz, 480 kHz}일 수 있다. 다른 예에서, 표시될 SCS 값들의 세트는 {120 kHz, 240 kHz, 480 kHz, 960 kHz}일 수 있다.
또 다른 실시 예에서, NR HFR에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4, 및 방송 SI 메시지들에 대한 공통 서브캐리어 간격은 고정될 수 있고 1-비트 필드 subCarrierSpacingCommon은 다른 표시를 위해 남겨두거나 활용될 수 있다. 예를 들어, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4, 및 방송 SI 메시지들에 대한 공통 서브캐리어 간격은 SS/PBCH 블록의 서브캐리어 간격과 동일할 수 있다.
NR에서, SS/PBCH 블록 인덱스는 PBCH의 DMRS 시퀀스 및 잠재적으로 PBCH 내용에 의해 전해진다. L이 64인 경우, SS/PBCH 블록 인덱스의 3개의 MSB들은 PBCH 내용에 의해 표시되고, SS/PBCH 블록 인덱스의 3개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해지며; L이 8인 경우, 3-비트의 SS/PBCH 블록 인덱스가 PBCH의 DMRS 시퀀스에 의해 전해지고; L이 4인 경우, 2-비트의 SS/PBCH 블록 인덱스가 PBCH의 DMRS 시퀀스에 의해 전해진다.
일 실시 예에서, NR HFR에 대하여, SS/PBCH 블록들의 최대 개수가 64인 경우, 동일한 메커니즘이 SS/PBCH 블록 인덱스를 전달하는데 이용될 수 있다. 예를 들어, SS/PBCH 블록 인덱스의 3개의 MSB들이 PBCH 내용에 의해 표시되고, SS/PBCH 블록 인덱스의 3개의 LSB들이 PBCH의 DMRS 시퀀스에 의해 전해진다.
다른 실시 예에서, NR HFR에 대하여, SS/PBCH 블록의 최대 개수가 128인 경우, SS/PBCH 블록 인덱스는 여전히 하이브리드 방식으로 전달될 수 있다.
일 예에서, SS/PBCH 블록 인덱스의 3개의 MSB들은 PBCH 내용에 의해 표시되고(NR에서와 동일한 PBCH 내용 유지), SS/PBCH 블록 인덱스의 4개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해진다.
다른 예에서, SS/PBCH 블록 인덱스의 4개의 MSB들은 PBCH 내용에 의해 표시되고(하나의 예비 비트를 사용하거나 다른 필드로부터 남겨진 다른 비트를 사용할 수 있으며, 예를 들어, 1 비트가 탐색 공간 설정 표시로부터 남겨질 수 있음), SS/PBCH 블록 인덱스의 3개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해진다(PBCH의 DMRS와 동일한 시퀀스 설계 유지).
또 다른 예에서, SS/PBCH 블록 인덱스의 3개의 MSB들(또는 4번째, 5번째, 및 6번째 LSB)은 PBCH 내용으로 표시되고(NR에서와 동일한 PBCH 내용 유지), SS/PBCH 블록 인덱스의 3개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해지며(PBCH의 DMRS와 동일한 시퀀스 설계 유지), 나머지 1 비트(4번째 LSB 또는 1번째 MSB)는 다른 방식으로 전달될 수 있다.
예를 들어, 나머지 1 비트는 PBCH의 DMRS의 시퀀스 주파수-영역 매핑 순서에 의해 전해질 수 있다(예를 들어, 가장 낮은 RE로부터 가장 높은 RE로의 매핑 또는 가장 높은 RE로부터 가장 낮은 RE로의 매핑). 다른 예에서, 나머지 1 비트는 PBCH의 DMRS의 시퀀스 주파수-영역 및 시간-영역 매핑 순서에 의해 전해질 수 있다(예를 들어, 주파수-1차-및-시간-2차 매핑 순서 또는 시간-1차-및-주파수-2차 매핑 순서). 또 다른 예에서, 나머지 1 비트는 PBCH의 CRC 마스크 코드에 의해 전달될 수 있다. 또 다른 예에서, 나머지 1 비트는 상이한 심볼들에서 PBCH에 대하여 매핑된 RE 위치들을 변경함으로써 전달될 수 있다(예를 들어, PBCH에 대하여 매핑된 상이한 심볼들에 대한 일정 시프트 또는 비-시프트).
다른 실시 예에서, NR HFR에 대하여, SS/PBCH 블록의 최대 개수가 256인 경우, SS/PBCH 블록 인덱스는 여전히 하이브리드 방식으로 전달될 수 있다.
일 예에서, SS/PBCH 블록 인덱스의 3개의 MSB들은 PBCH 내용에 의해 표시되고(NR에서와 동일한 PBCH 내용 유지), SS/PBCH 블록 인덱스의 5개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해진다.
다른 예에서, SS/PBCH 블록 인덱스의 5개의 MSB들은 PBCH 내용에 의해 표시되고(하나의 예비 비트를 사용하거나 다른 필드로부터 남겨진 다른 비트를 사용할 수 있으며, 예를 들어, 1 비트가 탐색 공간 설정 표시로부터 남겨질 수 있음), SS/PBCH 블록 인덱스의 3개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해진다(PBCH의 DMRS와 동일한 시퀀스 설계 유지).
또 다른 예에서, SS/PBCH 블록 인덱스의 3개의 MSB들(또는 4번째, 5번째, 및 6번째 LSB)은 PBCH 내용으로 표시되고(NR에서와 동일한 PBCH 내용 유지), SS/PBCH 블록 인덱스의 3개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해지며(PBCH의 DMRS와 동일한 시퀀스 설계 유지), 나머지 2 비트는 다른 방식으로 전달될 수 있다(다음 예들로부터 결합 가능).
예를 들어, 나머지 비트들 중 적어도 하나는 PBCH의 DMRS의 시퀀스 주파수-영역 매핑 순서에 의해 전해질 수 있다(예를 들어, 가장 낮은 RE로부터 가장 높은 RE로의 매핑 또는 가장 높은 RE로부터 가장 낮은 RE로의 매핑).
다른 예에서, 나머지 비트들 중 적어도 하나는 PBCH의 DMRS의 시퀀스 주파수-영역 및 시간-영역 매핑 순서에 의해 전해질 수 있다(예를 들어, 주파수-1차-및-시간-2차 매핑 순서 또는 시간-1차-및-주파수-2차 매핑 순서).
또 다른 예에서, 나머지 비트들 중 적어도 하나는 PBCH의 CRC 마스크 코드에 의해 전달될 수 있다.
또 다른 예에서, 나머지 비트들 중 적어도 하나는 상이한 심볼들에서 PBCH에 대하여 매핑된 RE 위치들을 변경함으로써 전달될 수 있다(예를 들어, PBCH에 대하여 매핑된 상이한 심볼들에 대한 일정 시프트 또는 비-시프트).
NR에서, MIB의 하나의 4-비트 필드, 즉 ssb-SubcarrierOffset은 6 GHz 초과의 경우 SS/PBCH 블록의 RB 그리드들과 RMSI CORESET 사이의 서브캐리어 오프셋을 나타내기 위해 사용되며, 이 필드는 물리 계층에서 생성된 다른 비트와 함께 6 GHz 미만의 경우 SS/PBCH 블록의 RB 그리드들과 RMSI CORESET 사이의 서브캐리어 오프셋을 나타내기 위해 사용된다.
일 실시 예에서, NR HFR에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4, 및 방송 SI 메시지들에 대한 서브캐리어 간격의 공통 값을 위한 후보 SCS가 오직 하나일 때, 표시를 위해 서브캐리어 오프셋에 대한 최대 12개의 값들이 필요하며 4 비트이면 충분하다. 예를 들어, MIB에서 ssb-SubcarrierOffset 필드는 여전히 서브캐리어 오프셋을 나타내기 위해 사용될 수 있다.
다른 실시 예에서, NR HFR에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4, 및 방송 SI 메시지들에 대한 서브캐리어 간격의 공통 값을 위한 후보 SCS가 2개일 때, 이는 MIB에서 별도의 1 비트에 의해 표시되고, 표시를 위해 서브캐리어 오프셋에 대한 최대 24개의 값들이 필요하며 5 비트이면 충분하다. 예를 들어, MIB에서 ssb-SubcarrierOffset 필드는 다른 예비 또는 남겨진 비트와 함께 서브캐리어 오프셋을 나타내기 위해 사용될 수 있다.
다른 실시 예에서, NR HFR에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4, 및 방송 SI 메시지들에 대한 서브캐리어 간격의 공통 값을 위한 후보 SCS가 3개 또는 4개일 때, 이는 2 비트에 의해 표시되고, 표시를 위해 서브캐리어 오프셋에 대한 최대 36개 또는 48개의 값들이 필요하며 6 비트이면 충분하다. 예를 들어, MIB에서 ssb-SubcarrierOffset 필드는 다른 예비 또는 남겨진 2 비트와 함께 서브캐리어 오프셋을 나타내기 위해 사용될 수 있다.
NR에서, MIB의 4-비트 필드, 즉 pdcch-ConfigSIB1은 RMSI의 CORESET 설정을 나타내기 위해 사용되며, 여기서 다중화 패턴, CORESET BW, CORESET을 위한 심볼들의 개수, 및 SS/PBCH 블록과 CORESET 사이의 RB-레벨 오프셋의 설정들은 4 비트를 사용하여 공동으로 코딩된다. 설정 테이블은 CORESET에서 PDCCH 및 SS/PBCH 블록의 서브캐리어 간격의 조합에 따라 결정된다.
일반적으로, SS/PBCH 블록과 CORESET의 다중화 패턴 1의 경우, 요구되는 설정들의 개수 #RB_offset은 다음과 같이 결정될 수 있다: #RB_offset = 
. 여기서, SS_Raster는 SS/PBCH 서브캐리어 간격에서의 RB 측면에서 동기화 래스터이고, Carrier_BW는 RMSI 서브캐리어 간격에서의 RB 측면에서 캐리어의 대역폭이고, CORESET_BW는 RMSI 서브캐리어 간격에서의 RB 측면에서 RMSI CORESET의 대역폭이고, RMSI_SCS는 RMSI의 서브캐리어 간격이며, SS_SCS는 SS/PBCH 블록의 서브캐리어 간격이다. #RB_offset 오프셋 값의 선택은 SS/PBCH 블록과 RMSI CORESET이 중앙 정렬되는 설정에 대하여 대칭으로 결정될 수 있다.
일반적으로, SS/PBCH 블록과 CORESET의 다중화 패턴 2 및 3의 경우, 요구되는 설정들의 개수 #RB_offset은 2일 수 있으며, 여기서 2개의 설정들은 다음과 같다: 서브캐리어 오프셋 k_SSB가 0이고 SS_SCS가 RMSI_SCS이면 {CORESET_BW, -20*SS_SCS/RMSI_SCS}; 서브캐리어 오프셋 k_SSB가 0이 아니고 SS_SCS가 RMSI_SCS이면 {CORESET_BW, -20*SS_SCS/RMSI_SCS-1}; 서브캐리어 오프셋 k_SSB가 0이고 SS_SCS가 RMSI_SCS가 아니면 {CORESET_BW+1, -20*SS_SCS/RMSI_SCS-1}; 및/또는 서브캐리어 오프셋 k_SSB가 0이고 SS_SCS가 RMSI_SCS가 아니면 {CORESET_BW+1, -20*SS_SCS/RMSI_SCS-2}.
일 실시 예에서, {240 kHz, 240 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 12개 RB들이면(예를 들어, 최소 캐리어 BW는 100 MHz임), 표 3(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 4 |
| 2 | 1 | 24 | 3 | 0 |
| 3 | 1 | 24 | 3 | 4 |
| 4 | 1 | 48 | 1 | 14 |
| 5 | 1 | 48 | 2 | 14 |
| 6 | 1 | 48 | 3 | 14 |
| 7 | 1 | 96 | 1 | 38 |
| 8 | 1 | 96 | 2 | 38 |
| 9 | 1 | 96 | 3 | 38 |
| 10 | 3 | 24 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 11 | 3 | 24 | 2 | 24 |
| 12 | 3 | 48 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 13 | 3 | 48 | 2 | 48 |
| 14 | 3 | 96 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 15 | 3 | 96 | 2 | 96 |
다른 실시 예에서, {240 kHz, 240 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 42개 또는 36개 RB들이면(예를 들어, 최소 캐리어 BW는 200 MHz임), 표 4(또는 표의 설정들의 서브세트)는 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 2 |
| 1 | 1 | 24 | 3 | 2 |
| 2 | 1 | 48 | 1 | 0 |
| 3 | 1 | 48 | 1 | 14 |
| 4 | 1 | 48 | 1 | 28 |
| 5 | 1 | 48 | 2 | 0 |
| 6 | 1 | 48 | 2 | 14 |
| 7 | 1 | 48 | 2 | 28 |
| 8 | 1 | 96 | 1 | 0 |
| 9 | 1 | 96 | 1 | 76 |
| 10 | 3 | 24 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 11 | 3 | 24 | 2 | 24 |
| 12 | 3 | 48 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 13 | 3 | 48 | 2 | 48 |
| 14 | 3 | 96 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 15 | 3 | 96 | 2 | 96 |
또 다른 실시 예에서, {240 kHz, 240 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 108개 RB들 또는 96개 PRB들이면(예를 들어, 최소 캐리어 BW는 400 MHz임), 표 5(또는 표의 설정들의 서브세트)는 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 2 |
| 1 | 1 | 24 | 3 | 2 |
| 2 | 1 | 48 | 1 | 0 |
| 3 | 1 | 48 | 1 | 28 |
| 4 | 1 | 48 | 2 | 0 |
| 5 | 1 | 48 | 2 | 28 |
| 6 | 1 | 96 | 1 | 0 |
| 7 | 1 | 96 | 1 | 38 |
| 8 | 1 | 96 | 1 | 76 |
| 9 | 3 | 24 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 10 | 3 | 24 | 2 | 24 |
| 11 | 3 | 48 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 12 | 3 | 48 | 2 | 48 |
| 13 | 3 | 96 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 14 | 3 | 96 | 2 | 96 |
| 15 | 예비 | |||
또 다른 실시 예에서, {240 kHz, 480 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 12개 RB들이면(예를 들어, 최소 캐리어 BW는 100 MHz임), 표 6(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 7 |
| 1 | 1 | 24 | 3 | 7 |
| 2 | 1 | 48 | 1 | 19 |
| 3 | 1 | 48 | 2 | 19 |
| 4 | 1 | 48 | 3 | 19 |
| 5 | 1 | 96 | 1 | 43 |
| 6 | 1 | 96 | 2 | 43 |
| 7 | 1 | 96 | 3 | 43 |
| 8 | 2 | 24 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 9 | 2 | 24 | 1 | 25 |
| 10 | 2 | 48 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 11 | 2 | 48 | 1 | 49 |
| 12 | 2 | 96 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 13 | 2 | 96 | 1 | 97 |
| 14 | 예비 | |||
| 15 | 예비 | |||
또 다른 실시 예에서, {240 kHz, 480 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 42개 RB들이면(예를 들어, 최소 캐리어 BW는 200 MHz임), 표 7(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 7 |
| 2 | 1 | 24 | 2 | 14 |
| 3 | 1 | 48 | 1 | 0 |
| 4 | 1 | 48 | 1 | 38 |
| 5 | 1 | 48 | 2 | 0 |
| 6 | 1 | 48 | 2 | 38 |
| 7 | 1 | 96 | 1 | 43 |
| 8 | 1 | 96 | 2 | 43 |
| 9 | 2 | 24 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 10 | 2 | 24 | 1 | 25 |
| 11 | 2 | 48 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 12 | 2 | 48 | 1 | 49 |
| 13 | 2 | 96 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 14 | 2 | 96 | 1 | 97 |
| 15 | 예비 | |||
또 다른 실시 예에서, {240 kHz, 480 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 108개 RB들이면(예를 들어, 최소 캐리어 BW는 400 MHz임), 표 8(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 14 |
| 2 | 1 | 48 | 2 | 0 |
| 3 | 1 | 48 | 2 | 19 |
| 4 | 1 | 48 | 2 | 38 |
| 5 | 1 | 48 | 3 | 0 |
| 6 | 1 | 48 | 3 | 19 |
| 7 | 1 | 48 | 3 | 38 |
| 8 | 1 | 96 | 1 | 0 |
| 9 | 1 | 96 | 1 | 86 |
| 10 | 2 | 24 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 11 | 2 | 24 | 1 | 25 |
| 12 | 2 | 48 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 13 | 2 | 48 | 1 | 49 |
| 14 | 2 | 96 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 15 | 2 | 96 | 1 | 97 |
또 다른 실시 예에서, {480 kHz, 240 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 12개 RB들이면(예를 들어, 최소 캐리어 BW는 100 MHz 또는 200 MHz임), 표 9(또는 표의 설정들의 서브세트)는 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 48 | 1 | 0 |
| 1 | 1 | 48 | 1 | 8 |
| 2 | 1 | 48 | 2 | 0 |
| 3 | 1 | 48 | 2 | 8 |
| 4 | 1 | 48 | 3 | 0 |
| 5 | 1 | 48 | 3 | 8 |
| 6 | 1 | 96 | 1 | 28 |
| 7 | 1 | 96 | 2 | 28 |
| 8 | 1 | 96 | 3 | 28 |
| 9 | 2 | 24 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 10 | 2 | 24 | 1 | 25 |
| 11 | 2 | 48 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 12 | 2 | 48 | 1 | 49 |
| 13 | 2 | 96 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 14 | 2 | 96 | 1 | 97 |
| 15 | 예비 | |||
또 다른 실시 예에서, {480 kHz, 240 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 42개 또는 36개 RB들이면(예를 들어, 최소 캐리어 BW는 400 MHz임), 표 10(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 48 | 2 | 0 |
| 1 | 1 | 48 | 2 | 2 |
| 2 | 1 | 48 | 2 | 4 |
| 3 | 1 | 48 | 2 | 6 |
| 4 | 1 | 48 | 2 | 8 |
| 5 | 1 | 96 | 1 | 0 |
| 6 | 1 | 96 | 1 | 28 |
| 7 | 1 | 96 | 1 | 56 |
| 8 | 1 | 96 | 2 | 0 |
| 9 | 1 | 96 | 2 | 28 |
| 10 | 1 | 96 | 2 | 56 |
| 11 | 2 | 48 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 12 | 2 | 48 | 1 | 49 |
| 13 | 2 | 96 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 14 | 2 | 96 | 1 | 97 |
| 15 | 예비 | |||
또 다른 실시 예에서, {480 kHz, 480 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 12개 RB들이면(예를 들어, 최소 캐리어 BW는 100 MHz 또는 200 MHz임), 표 11(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 4 |
| 2 | 1 | 24 | 3 | 0 |
| 3 | 1 | 24 | 3 | 4 |
| 4 | 1 | 48 | 1 | 14 |
| 5 | 1 | 48 | 2 | 14 |
| 6 | 1 | 48 | 3 | 14 |
| 7 | 1 | 96 | 1 | 38 |
| 8 | 1 | 96 | 2 | 38 |
| 9 | 1 | 96 | 3 | 38 |
| 10 | 3 | 24 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 11 | 3 | 24 | 2 | 24 |
| 12 | 3 | 48 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 13 | 3 | 48 | 2 | 48 |
| 14 | 3 | 96 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 15 | 3 | 96 | 2 | 96 |
또 다른 실시 예에서, {480 kHz, 480 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 42개 또는 36개 RB들이면(예를 들어, 최소 캐리어 BW는 400 MHz임), 표 12(또는 표의 설정들의 서브세트)는 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 2 |
| 1 | 1 | 24 | 3 | 2 |
| 2 | 1 | 48 | 1 | 0 |
| 3 | 1 | 48 | 1 | 14 |
| 4 | 1 | 48 | 1 | 28 |
| 5 | 1 | 48 | 2 | 0 |
| 6 | 1 | 48 | 2 | 14 |
| 7 | 1 | 48 | 2 | 28 |
| 8 | 1 | 96 | 1 | 0 |
| 9 | 1 | 96 | 1 | 76 |
| 10 | 3 | 24 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 11 | 3 | 24 | 2 | 24 |
| 12 | 3 | 48 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 13 | 3 | 48 | 2 | 48 |
| 14 | 3 | 96 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 15 | 3 | 96 | 2 | 96 |
일 실시 예에서, {960 kHz, 960 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 12개 RB들이면(예를 들어, 최소 캐리어 BW는 400 MHz임), 표 13(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 4 |
| 2 | 1 | 24 | 3 | 0 |
| 3 | 1 | 24 | 3 | 4 |
| 4 | 1 | 48 | 1 | 14 |
| 5 | 1 | 48 | 2 | 14 |
| 6 | 1 | 48 | 3 | 14 |
| 7 | 1 | 96 | 1 | 38 |
| 8 | 1 | 96 | 2 | 38 |
| 9 | 1 | 96 | 3 | 38 |
| 10 | 3 | 24 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 11 | 3 | 24 | 2 | 24 |
| 12 | 3 | 48 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 13 | 3 | 48 | 2 | 48 |
| 14 | 3 | 96 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 15 | 3 | 96 | 2 | 96 |
일 실시 예에서, {960 kHz, 960 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 42개 또는 36개 RB들이면(예를 들어, 최소 캐리어 BW는 800 MHz임), 표 14(또는 표의 설정들의 서브세트)는 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 2 |
| 1 | 1 | 24 | 3 | 2 |
| 2 | 1 | 48 | 1 | 0 |
| 3 | 1 | 48 | 1 | 14 |
| 4 | 1 | 48 | 1 | 28 |
| 5 | 1 | 48 | 2 | 0 |
| 6 | 1 | 48 | 2 | 14 |
| 7 | 1 | 48 | 2 | 28 |
| 8 | 1 | 96 | 1 | 0 |
| 9 | 1 | 96 | 1 | 76 |
| 10 | 3 | 24 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 11 | 3 | 24 | 2 | 24 |
| 12 | 3 | 48 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 13 | 3 | 48 | 2 | 48 |
| 14 | 3 | 96 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 15 | 3 | 96 | 2 | 96 |
일 실시 예에서, {960 kHz, 960 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 108개 또는 96개 RB들이면(예를 들어, 최소 캐리어 BW는 1600 MHz임), 표 15(또는 표의 설정들의 서브세트)는 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 2 |
| 1 | 1 | 24 | 3 | 2 |
| 2 | 1 | 48 | 1 | 0 |
| 3 | 1 | 48 | 1 | 28 |
| 4 | 1 | 48 | 2 | 0 |
| 5 | 1 | 48 | 2 | 28 |
| 6 | 1 | 96 | 1 | 0 |
| 7 | 1 | 96 | 1 | 38 |
| 8 | 1 | 96 | 1 | 76 |
| 9 | 3 | 24 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 10 | 3 | 24 | 2 | 24 |
| 11 | 3 | 48 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 12 | 3 | 48 | 2 | 48 |
| 13 | 3 | 96 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 14 | 3 | 96 | 2 | 96 |
| 15 | 예비 | |||
일 실시 예에서, {960 kHz, 960 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 156개 또는 144개 RB들이면(예를 들어, 최소 캐리어 BW는 2160 MHz임), 표 16(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 4 |
| 2 | 1 | 48 | 1 | 0 |
| 3 | 1 | 48 | 1 | 28 |
| 4 | 1 | 48 | 2 | 0 |
| 5 | 1 | 48 | 2 | 28 |
| 6 | 1 | 96 | 1 | 0 |
| 7 | 1 | 96 | 1 | 76 |
| 8 | 1 | 96 | 2 | 0 |
| 9 | 1 | 96 | 2 | 76 |
| 10 | 3 | 24 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 11 | 3 | 24 | 2 | 24 |
| 12 | 3 | 48 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 13 | 3 | 48 | 2 | 48 |
| 14 | 3 | 96 | 2 | -20 (조건 A의 경우), -21 (조건 B의 경우) |
| 15 | 3 | 96 | 2 | 96 |
일 실시 예에서, {960 kHz, 480 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 12개 RB들이면(예를 들어, 최소 캐리어 BW는 400 MHz임), 표 17(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 48 | 1 | 0 |
| 1 | 1 | 48 | 1 | 8 |
| 2 | 1 | 48 | 2 | 0 |
| 3 | 1 | 48 | 2 | 8 |
| 4 | 1 | 48 | 3 | 0 |
| 5 | 1 | 48 | 3 | 8 |
| 6 | 1 | 96 | 1 | 28 |
| 7 | 1 | 96 | 2 | 28 |
| 8 | 1 | 96 | 3 | 28 |
| 9 | 2 | 24 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 10 | 2 | 24 | 1 | 25 |
| 11 | 2 | 48 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 12 | 2 | 48 | 1 | 49 |
| 13 | 2 | 96 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 14 | 2 | 96 | 1 | 97 |
| 15 | 예비 | |||
일 실시 예에서, {960 kHz, 480 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 42개 또는 36개 RB들이면(예를 들어, 최소 캐리어 BW는 800 MHz임), 표 18(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 48 | 2 | 0 |
| 1 | 1 | 48 | 2 | 2 |
| 2 | 1 | 48 | 2 | 4 |
| 3 | 1 | 48 | 2 | 6 |
| 4 | 1 | 48 | 2 | 8 |
| 5 | 1 | 96 | 1 | 0 |
| 6 | 1 | 96 | 1 | 28 |
| 7 | 1 | 96 | 1 | 56 |
| 8 | 1 | 96 | 2 | 0 |
| 9 | 1 | 96 | 2 | 28 |
| 10 | 1 | 96 | 2 | 56 |
| 11 | 2 | 48 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 12 | 2 | 48 | 1 | 49 |
| 13 | 2 | 96 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 14 | 2 | 96 | 1 | 97 |
| 15 | 예비 | |||
일 실시 예에서, {960 kHz, 480 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 108개 또는 96개 RB들이면(예를 들어, 최소 캐리어 BW는 1600 MHz임), 표 19(또는 표의 설정들의 서브세트)는 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 48 | 1 | 0 |
| 1 | 1 | 48 | 1 | 4 |
| 2 | 1 | 48 | 1 | 8 |
| 3 | 1 | 48 | 2 | 0 |
| 4 | 1 | 48 | 2 | 4 |
| 5 | 1 | 48 | 2 | 8 |
| 6 | 1 | 96 | 1 | 0 |
| 7 | 1 | 96 | 1 | 12 |
| 8 | 1 | 96 | 1 | 24 |
| 9 | 1 | 96 | 1 | 32 |
| 10 | 1 | 96 | 1 | 44 |
| 11 | 1 | 96 | 1 | 56 |
| 12 | 2 | 48 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 13 | 2 | 48 | 1 | 49 |
| 14 | 2 | 96 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 15 | 2 | 96 | 1 | 97 |
일 실시 예에서, {960 kHz, 480 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 156개 또는 144개 RB들이면(예를 들어, 최소 캐리어 BW는 2160 MHz임), 표 20(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 48 | 1 | 0 |
| 1 | 1 | 48 | 1 | 3 |
| 2 | 1 | 48 | 1 | 5 |
| 3 | 1 | 48 | 1 | 8 |
| 4 | 1 | 96 | 1 | 0 |
| 5 | 1 | 96 | 1 | 8 |
| 6 | 1 | 96 | 1 | 16 |
| 7 | 1 | 96 | 1 | 24 |
| 8 | 1 | 96 | 1 | 32 |
| 9 | 1 | 96 | 1 | 40 |
| 10 | 1 | 96 | 1 | 48 |
| 11 | 1 | 96 | 1 | 56 |
| 12 | 2 | 48 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 13 | 2 | 48 | 1 | 49 |
| 14 | 2 | 96 | 1 | -41 (조건 A의 경우), -42 (조건 B의 경우) |
| 15 | 2 | 96 | 1 | 97 |
또 다른 실시 예에서, {480 kHz, 960 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 42개 또는 36개 RB들이면(예를 들어, 최소 캐리어 BW는 400 MHz임), 표 21(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 7 |
| 2 | 1 | 24 | 2 | 14 |
| 3 | 1 | 48 | 1 | 0 |
| 4 | 1 | 48 | 1 | 38 |
| 5 | 1 | 48 | 2 | 0 |
| 6 | 1 | 48 | 2 | 38 |
| 7 | 1 | 96 | 1 | 43 |
| 8 | 1 | 96 | 2 | 43 |
| 9 | 2 | 24 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 10 | 2 | 24 | 1 | 25 |
| 11 | 2 | 48 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 12 | 2 | 48 | 1 | 49 |
| 13 | 2 | 96 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 14 | 2 | 96 | 1 | 97 |
| 15 | 예비 | |||
또 다른 실시 예에서, {480 kHz, 960 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 108개 또는 96개 RB들이면(예를 들어, 최소 캐리어 BW는 800 MHz임), 표 22(또는 표의 설정들의 서브세트)는 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 14 |
| 2 | 1 | 48 | 1 | 0 |
| 3 | 1 | 48 | 1 | 19 |
| 4 | 1 | 48 | 1 | 38 |
| 5 | 1 | 48 | 2 | 0 |
| 6 | 1 | 48 | 2 | 19 |
| 7 | 1 | 48 | 2 | 38 |
| 8 | 1 | 96 | 1 | 0 |
| 9 | 1 | 96 | 1 | 86 |
| 10 | 2 | 24 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 11 | 2 | 24 | 1 | 25 |
| 12 | 2 | 48 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 13 | 2 | 48 | 1 | 49 |
| 14 | 2 | 96 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 15 | 2 | 96 | 1 | 97 |
또 다른 실시 예에서, {480 kHz, 960 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 240개 RB들이면(예를 들어, 최소 캐리어 BW는 1600 MHz임), 표 23(또는 표의 설정들의 서브세트)은 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 14 |
| 2 | 1 | 48 | 1 | 0 |
| 3 | 1 | 48 | 1 | 38 |
| 4 | 1 | 48 | 2 | 0 |
| 5 | 1 | 48 | 2 | 38 |
| 6 | 1 | 96 | 1 | 0 |
| 7 | 1 | 96 | 1 | 28 |
| 8 | 1 | 96 | 1 | 58 |
| 9 | 1 | 96 | 1 | 86 |
| 10 | 2 | 24 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 11 | 2 | 24 | 1 | 25 |
| 12 | 2 | 48 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 13 | 2 | 48 | 1 | 49 |
| 14 | 2 | 96 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 15 | 2 | 96 | 1 | 97 |
또 다른 실시 예에서, {480 kHz, 960 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, SS_SCS에서 SS 래스터가 324개 또는 312개 RB들이면(예를 들어, 최소 캐리어 BW는 2160 MHz임), 표 24(또는 표의 설정들의 서브세트)는 CORESET 설정을 나타내기 위해 사용될 수 있다. 여기서 조건 A와 조건 B는 각각 k_SSB = 0 및 k_SSB > 0을 의미한다.
| 인덱스 | 다중화 패턴 | CORESET BW (RBs) | 심볼들의 개수 | 오프셋 (RBs) |
| 0 | 1 | 24 | 2 | 0 |
| 1 | 1 | 24 | 2 | 14 |
| 2 | 1 | 48 | 1 | 0 |
| 3 | 1 | 48 | 1 | 38 |
| 4 | 1 | 96 | 1 | 0 |
| 5 | 1 | 96 | 1 | 22 |
| 6 | 1 | 96 | 1 | 43 |
| 7 | 1 | 96 | 1 | 64 |
| 8 | 1 | 96 | 1 | 86 |
| 9 | 2 | 24 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 10 | 2 | 24 | 1 | 25 |
| 11 | 2 | 48 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 12 | 2 | 48 | 1 | 49 |
| 13 | 2 | 96 | 1 | -11 (조건 A의 경우), -12 (조건 B의 경우) |
| 14 | 2 | 96 | 1 | 97 |
| 15 | 예비 | |||
NR에서, MIB의 다른 4-비트 필드, 즉 pdcch-ConfigSIB1은 RMSI의 PDCCH의 탐색 공간 설정을 나타내기 위해 사용되며, 여기서 설정은 다중화 패턴에 기초하여 결정되고, 탐색 공간이 위치하는 SFN, 슬롯, 및 심볼에 대한 설정이 특정된다.일 실시 예에서, SS/PBCH 블록들의 최대 개수가 128일 수 있고 관련 SCS가 240 kHz일 수 있다면, 버스트 세트의 총 전송 지속시간은 하프 프레임 내에서 2.5 ms 이내로 제한될 수 없고, 다중화 패턴 1에서 2.5 ms 또는 7.5 ms 그룹 오프셋(표들에서 값 O)의 설정은 NR HFR에 대하여 사용될 수 없다. 예를 들어, PDCCH 모니터링 경우에 대한 파라미터들의 설정 표는 표 25와 같을 수 있으며, 여기서 O 및 M은 PDCCH 모니터링 경우의 SFN 및 슬롯을 계산하는데 사용되는 파라미터들이고, i는 SS/PBCH 블록 인덱스이고, l은 CORESET에 대한 심볼들의 개수이다.
| 인덱스 | O | 슬롯당 탐색 공간 세트들의 개수 | M | 탐색 공간의 제1 심볼 인덱스 |
| 0 | 0 | 1 | 1 | 0 |
| 1 | 0 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 2 | 0 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 3 | 0 | 1 | 2 | 0 |
| 4 | 5 | 1 | 1 | 0 |
| 5 | 5 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 6 | 5 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 7 | 5 | 1 | 2 | 0 |
| 8 | 예비 | |||
| 9 | 예비 | |||
| 10 | 예비 | |||
| 11 | 예비 | |||
| 12 | 예비 | |||
| 13 | 예비 | |||
| 14 | 예비 | |||
| 15 | 예비 | |||
다른 실시 예에서, SS/PBCH 블록들의 최대 개수가 128일 수 있고 관련 SCS가 480 kHz일 수 있다면, 또는 SS/PBCH 블록들의 최대 개수가 256일 수 있고 관련 SCS가 960 kHz일 수 있다면(컴포넌트 II에서 논의된 바와 같이), 버스트 세트의 총 전송 지속시간은 하프 프레임 내에서 2.5 ms 이내로 제한될 수 있고, 다중화 패턴 1에 대한 FR2와 동일한 설정 표가 NR HFR에 대하여 재사용될 수 있다.다른 실시 예에서, SS/PBCH 블록들의 최대 개수가 64일 수 있고 관련 SCS가 480 kHz일 수 있다면, 또는 SS/PBCH 블록들의 최대 개수가 128일 수 있고 관련 SCS가 960 kHz일 수 있다면(컴포넌트 II에서 논의된 바와 같이), 버스트 세트의 총 전송 지속시간은 하프 프레임 내에서 1.25 ms 이내로 제한될 수 있고, 다중화 패턴 1에서 그룹 오프셋(표들에서 값 O)의 설정은 1.25 및 6.25로 변경될 수 있다. 예를 들어, PDCCH 모니터링 경우에 대한 파라미터들의 설정 표는 표 26과 같을 수 있으며, 여기서 O 및 M은 PDCCH 모니터링 경우의 SFN 및 슬롯을 계산하는데 사용되는 파라미터들이고, i는 SS/PBCH 블록 인덱스이고, l은 CORESET에 대한 심볼들의 개수이다.
| 인덱스 | O | 슬롯당 탐색 공간 세트들의 개수 | M | 탐색 공간의 제1 심볼 인덱스 |
| 0 | 0 | 1 | 1 | 0 |
| 1 | 0 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 2 | 0 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 3 | 0 | 1 | 2 | 0 |
| 4 | 5 | 1 | 1 | 0 |
| 5 | 5 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 6 | 5 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 7 | 5 | 1 | 2 | 0 |
| 8 | 1.25 | 1 | 1 | 0 |
| 9 | 1.25 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 10 | 1.25 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 11 | 1.25 | 1 | 2 | 0 |
| 12 | 6.25 | 1 | 1 | 0 |
| 13 | 6.25 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 14 | 6.25 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 15 | 6.25 | 1 | 2 | 0 |
다른 실시 예에서, SS/PBCH 블록들의 최대 개수가 64일 수 있고 관련 SCS가 960 kHz일 수 있다면, 버스트 세트의 총 전송 지속시간은 하프 프레임 내에서 0.625 ms 이내로 제한될 수 있고, 다중화 패턴 1에서 그룹 오프셋(표들에서 값 O)의 설정은 0.625 및 5.625로 변경될 수 있다. 예를 들어, PDCCH 모니터링 경우에 대한 파라미터들의 설정 표는 표 27과 같을 수 있으며, 여기서 O 및 M은 PDCCH 모니터링 경우의 SFN 및 슬롯을 계산하는데 사용되는 파라미터들이고, i는 SS/PBCH 블록 인덱스이고, l은 CORESET에 대한 심볼들의 개수이다.
| 인덱스 | O | 슬롯당 탐색 공간 세트들의 개수 | M | 탐색 공간의 제1 심볼 인덱스 |
| 0 | 0 | 1 | 1 | 0 |
| 1 | 0 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 2 | 0 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 3 | 0 | 1 | 2 | 0 |
| 4 | 5 | 1 | 1 | 0 |
| 5 | 5 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 6 | 5 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 7 | 5 | 1 | 2 | 0 |
| 8 | 0.625 | 1 | 1 | 0 |
| 9 | 0.625 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 10 | 0.625 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 11 | 0.625 | 1 | 2 | 0 |
| 12 | 5.625 | 1 | 1 | 0 |
| 13 | 5.625 | 2 | 1/2 | {0, i가 짝수인 경우}, {7, i가 홀수인 경우} |
| 14 | 5.625 | 2 | 1/2 | {0, i가 짝수인 경우}, {l, i가 홀수인 경우} |
| 15 | 5.625 | 1 | 2 | 0 |
일 실시 예에서, 다중화 2 및 3의 경우, 탐색 공간의 SFN, 슬롯, 및 시작 심볼은 FR2에서와 유사한 방식으로 결정될 수 있으며, 여기서 NR HFR에 대한 시작 심볼의 특정 값은 SS/PBCH 블록의 자체 매핑 패턴에 의존할 수 있다.본 개시는 NR 비면허 대역(NR unlicensed spectrum)에서 7GHz 미만의 캐리어 주파수 범위에 대하여, SS/PBCH 블록, 및/또는 RMSI/OSI/페이징, 및/또는 RACH의 60 kHz SCS를 지원하며, 관련 설계 측면들은 적어도 다음을 포함할 수 있다: 60 kHz SCS를 갖는 SS/PBCH 블록들의 최대 개수; 하프 프레임 내에서 60 kHz SCS를 갖는 SS/PBCH 블록들의 매핑 패턴; PBCH에서의 공통 서브캐리어 간격 표시; SS/PBCH 블록 인덱스 표시; PBCH에서의 서브캐리어 오프셋 표시; PBCH에서의 CORESET 설정 표시; PBCH에서의 탐색 공간 설정 표시; PBCH에서의 NRU 대역 표시; 60 kHz SCS를 갖는 PRACH 형식들 및 설정들; 및/또는 비-독립 모드를 위한 SS/PBCH 블록.
NR에서, 캐리어 주파수 범위 0 GHz 내지 3 GHz의 경우, 버스트 세트 내의 SS/PBCH 블록 최대 개수는 4이며, SS/PBCH 블록에 대한 후보 SCS는 15 kHz 일 수 있고, NR-LTE 공존 대역(예를 들어, n5 및 n66)에 대해서만 30 kHz일 수 있다. 캐리어 주파수 범위 3 GHz 내지 6 GHz의 경우, 버스트 세트 내의 SS/PBCH 블록 최대 개수는 8이며, SS/PBCH 블록에 대한 후보 SCS는 15 kHz 또는 30 kHz일 수 있다. 캐리어 주파수 범위 6 GHz 내지 52.6 GHz의 경우, 버스트 세트 내의 SS/PBCH 블록 최대 개수는 64이며, SS/PBCH 블록의 후보 SCS는 120 kHz 또는 240 kHz일 수 있다.
일 실시 예에서, NRU-sub7 또는 NRU-sub7의 캐리어 주파수 범위의 분할된 부분의 경우, SS/PBCH 블록에 대한 SCS의 선택은 초기 셀 탐색에서 캐리어 주파수 오프셋(CFO)(예를 들어, 최대 5 ppm)에 대한 성능을 보장함으로써 결정될 수 있고, 버스트 세트 내의 SS/PBCH 블록 최대 개수는 SS/PBCH 블록을 위해 결정된 SCS에 대하여 다른 NR 캐리어 주파수 범위들에서 이미 지원되는 것과 유사한 시간-영역 오버헤드 비율을 하프 프레임 내에 유지함으로써 결정될 수 있다.
이 실시 예의 일례는 표 28에 나타나 있으며, 이때 SS/PBCH 블록들의 최대 개수는 16으로 결정되고 SS/PBCH 블록의 최대 SCS는 60 kHz로 결정된다. 소정의 NRU-sub7 대역에 대하여, 다음과 같은 하위 실시예들 중 적어도 하나가 적용될 수 있다(예를 들어, 다른 하위 실시예 또는 다른 SCS 값(들)을 갖는 동일한 하위 실시예가 NRU-sub7의 다른 대역들에 적용될 수 있음).
일 예에서, SS/PBCH 블록에 대한 이중 SCS는 소정의 NRU-sub7 대역에 대하여 지원될 수 있고, UE는 초기 셀 탐색에서 SCS를 맹목적으로 검출할 필요가 있을 수 있으며, 이때 이중 SCS는 60 kHz 및 30 kHz일 수 있다.
다른 예에서, SS/PBCH 블록에 대한 단일 SCS는 소정의 NRU-sub7 대역에 대하여 지원될 수 있고, 이때 단일 SCS는 30 kHz 또는 60 kHz일 수 있다. 예를 들어, 60 kHz는 5 GHz 비면허 대역 및 6 GHz 비면허 대역에 대한 SS/PBCH 블록의 유일한 SCS이며, SS/PBCH 블록들의 최대 개수는 16이다.
| 캐리어 주파수 범위 | SS/PBCH 블록들의 최대 개수 | SS/PBCH에 대한 최대 SCS | 최대 CFO | 시간-영역 비율* |
| 0 - 3 GHz FR1 | 4 | 15 kHz** | 15 kHz | 22.8% |
| 3 - 6 GHz FR1 | 8 | 30 kHz | 30 kHz | 22.8% |
| 6 - 52.6 GHz FR1 | 64 | 240 kHz | 263 kHz | 22.8% |
| NRU-sub7 | 16 | 60 kHz | 30 kHz | 22.8% |
| * 시간-영역 비율은 버스트 세트 내의 모든 SS/PBCH 블록들을 전송하는 지속시간을 하프 프레임으로 나눈 것으로 정의됨 ** 0 - 3 GHz의 경우 30 kHz는 공존 대역들에만 적용되며, SS/PBCH 블록은 5 MHz의 최소 캐리어 대역폭을 초과함 |
||||
SS/PBCH 블록들의 최대 개수가 16인 경우, RMSI에서 실제 전송된 SS/PBCH 블록들의 표시는 NRU-sub7 대역에 대한 16-비트 풀 비트맵일 수 있고, 예를 들어, 상위 계층 파라미터 SSB-transmitted-SIB1은 SS/PBCH 블록들의 최대 개수 16을 가지면서 NRU-sub7 대역에 대한 16-비트 풀 비트맵일 수 있다. 비트 맵 내의 대응하는 i번째 비트가 1의 값이면, UE는 하프 프레임 내의 i번째 SS/PBCH 블록이 실제 전송되는 것으로 추정할 수 있고, 비트 맵 내의 대응하는 i번째 비트가 0의 값이면, 하프 프레임 내의 i번째 SS/PBCH 블록이 실제 전송되지 않는 것으로 추정할 수 있다.SS/PBCH 블록들의 최대 개수가 16인 경우, RRC에서 실제 전송된 SS/PBCH 블록들의 표시는 NRU-sub7 대역에 대한 16-비트 풀 비트맵일 수 있고, 예를 들어, 상위 계층 파라미터 SSB-transmitted는 SS/PBCH 블록들의 최대 개수 16을 가지면서 NRU-sub7 대역에 대한 16-비트 풀 비트맵일 수 있다. 비트 맵 내의 대응하는 i번째 비트가 1의 값이면, UE는 하프 프레임 내의 i번째 SS/PBCH 블록이 실제 전송되는 것으로 추정할 수 있고, 비트 맵 내의 대응하는 i번째 비트가 0의 값이면, 하프 프레임 내의 i번째 SS/PBCH 블록이 실제 전송되지 않는 것으로 추정할 수 있다.
다른 실시 예에서, NRU-sub7 또는 NRU-sub7의 캐리어 주파수 범위의 분할된 부분의 경우, SS/PBCH 블록에 대한 SCS의 선택은 초기 셀 탐색에서 캐리어 주파수 오프셋(CFO)(예를 들어, 최대 5 ppm)에 대한 성능을 보장함으로써 결정될 수 있지만, SS/PBCH 블록들의 최대 개수는 NR FR1과 동일하게 유지된다. 예를 들어, SS/PBCH 블록들의 최대 개수는 8로 결정되고 SS/PBCH 블록의 최대 SCS는 60 kHz일 수 있다. 소정의 NRU-sub7 대역에 대하여, 다음의 하위 실시예들 중 적어도 하나가 적용될 수 있다(예를 들어, 다른 하위 실시예 또는 다른 SCS 값(들)을 갖는 동일한 하위 실시예가 NRU-sub7의 다른 대역들에 적용될 수 있음).
일 예에서, SS/PBCH 블록에 대한 이중 SCS는 소정의 NRU-sub7 대역에 대하여 지원될 수 있고, UE는 초기 셀 탐색에서 SCS를 맹목적으로 검출할 필요가 있을 수 있으며, 이때 이중 SCS는 60 kHz 및 30 kHz일 수 있다. 예를 들어, 60 kHz 및 30 kHz는 5 GHz 비면허 대역 및 6 GHz 비면허 대역에 대한 SS/PBCH 블록의 지원되는 2개의 SCS들이며, SS/PBCH 블록들의 최대 개수는 8이다.
다른 예에서, SS/PBCH 블록에 대한 단일 SCS는 소정의 NRU-sub7 대역에 대하여 지원될 수 있고, 이때 단일 SCS는 60 kHz 또는 30 kHz일 수 있다. 예를 들어, 60 kHz는 5 GHz 비면허 대역 및 6 GHz 비면허 대역에 대한 SS/PBCH 블록의 유일한 SCS이며, SS/PBCH 블록들의 최대 개수는 8이다.
또 다른 실시 예에서, NRU-sub7 또는 NRU-sub7의 캐리어 주파수 범위의 분할된 부분의 경우, SS/PBCH 블록에 대한 SCS의 선택은 초기 셀 탐색에서 캐리어 주파수 오프셋(CFO)(예를 들어, 최대 5 ppm)에 대한 성능을 보장함으로써 결정될 수 있지만, SS/PBCH 블록들의 최대 개수는 NR FR1로부터 감소된다. 예를 들어, SS/PBCH 블록들의 최대 개수는 4로 결정되고 SS/PBCH 블록의 최대 SCS는 60 kHz일 수 있다. 소정의 NRU-sub7 대역에 대하여, 다음의 하위 실시예들 중 적어도 하나가 적용될 수 있다(예를 들어, 다른 하위 실시예 또는 다른 SCS 값(들)을 갖는 동일한 하위 실시예가 NRU-sub7의 다른 대역들에 적용될 수 있음).
일 예에서, SS/PBCH 블록에 대한 이중 SCS는 소정의 NRU-sub7 대역에 대하여 지원될 수 있고, UE는 초기 셀 탐색에서 SCS를 맹목적으로 검출할 필요가 있을 수 있으며, 이때 이중 SCS는 60 kHz 및 30 kHz일 수 있다. 예를 들어, 60 kHz 및 30 kHz는 5 GHz 비면허 대역 및 6 GHz 비면허 대역에 대한 SS/PBCH 블록의 지원되는 2개의 SCS들이며, SS/PBCH 블록들의 최대 개수는 4이다.
다른 예에서, SS/PBCH 블록에 대한 단일 SCS는 소정의 NRU-sub7 대역에 대하여 지원될 수 있고, 이때 단일 SCS는 60 kHz 또는 30 kHz일 수 있다. 예를 들어, 60 kHz는 5 GHz 비면허 대역 및 6 GHz 비면허 대역에 대한 SS/PBCH 블록의 유일한 SCS이며, SS/PBCH 블록들의 최대 개수는 4이다.
제어 채널들(예를 들어, PDCCH 및/또는 PUCCH) 및/또는 갭에 대하여 매핑된 심볼들이 기준 SCS에 대하여 남겨질 수 있도록(예를 들어, SS/PBCH 블록들에 대하여 매핑되지 않음) SS/PBCH 블록들의 매핑 패턴은 기준 SCS에 대하여 설계될 수 있다(예를 들어, 기준 SCS는 데이터 전송에 이용된 것일 수 있음).
도 24는 본 개시의 실시 예들에 따른 매핑 설계(2400)의 또 다른 예를 도시한다. 도 24에 도시된 매핑 설계(2400)의 실시 예는 단지 예시를 위한 것이다. 도 24는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
매핑 패턴들 중 적어도 하나는 60 kHz를 갖는 SS/PBCH 블록들의 매핑에 이용 될 수 있다(여러 패턴들이 NRU-sub7에 대하여 동시에 지원되는 것을 포함).
일 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 15 kHz 또는 30 kHz 패턴 1을 기준 SCS로서 사용하는 경우, 처음 2개의 심볼들(예를 들어, #0 및 #1) 및 마지막 2개의 심볼들(예를 들어, #12 및 #13)이 15 kHz의 기준 SCS에 대하여 남겨질 수 있다. 이러한 매핑 설계의 예가 도 24에 도시되어 있고, 매핑 패턴은 다음 예들과 같이 결정될 수 있다.
일 예에서, SS/PBCH 블록의 SCS가 60 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은, L이 8 또는 16이면, 56개 심볼들의 모든 설계 단위(예를 들어, 총 1 ms의 지속시간을 가진 4개의 슬롯들) 내에서 인덱스들 {8, 12, 16, 20, 32, 36, 40, 44}를 가진다.
다른 예에서, SS/PBCH 블록의 SCS가 60 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은, L이 4이면, 56개 심볼들의 모든 설계 단위(예를 들어, 총 1 ms의 지속시간을 가진 4개의 슬롯들) 내에서 인덱스들 {8, 12, 16, 20}을 가진다.
도 25는 본 개시의 실시 예들에 따른 매핑 설계(2500)의 또 다른 예를 도시한다. 도 25에 도시된 매핑 설계(2500)의 실시 예는 단지 예시를 위한 것이다. 도 25는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
SS/PBCH 블록들의 송신 윈도우로의 설계 단위, 기준 SCS로서 15 kHz SCS의 슬롯과 같은 1 ms의 매핑은 도 25와 같이 결정될 수 있다(L은 도면에서 SS/PBCH 블록들의 최대 개수). 이때 도 24에 도시된 바와 같은 매핑 패턴을 포함하는 설계 단위의 인덱스들이 다음 예들과 같이 주어질 수 있다.
일 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 4 또는 8인 경우, 하프 프레임을 갖는 1 ms 설계 단위들의 인덱스들은 O+{0}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
다른 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 16인 경우, 하프 프레임을 갖는 1 ms 설계 단위들의 인덱스들은 O+{0, 1}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
상기 설계 측면들을 조합하면, SS/PBCH 블록들에 대한 매핑 패턴의 다음 예들이 획득될 수 있다(심볼 인덱스 0은 하프 프레임의 첫 번째 슬롯의 심볼 0이다).
일 예에서, NRU-sub7 대역에 대하여, SS/PBCH 블록들의 60 kHz SCS가 소정의 NRU-sub7 대역에 대하여 지원되고, SS/PBCH 블록들의 최대 개수가 버스트 세트 내에서 4인 경우, 하프 프레임 내의 4개 후보 SS/PBCH 블록들의 제1 심볼들은 인덱스들 {8, 12, 16, 20} + 56*N_unit를 가질 수 있고, 여기서 N_unit는 O이고, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
다른 예에서, NRU-sub7 대역에 대하여, SS/PBCH 블록들의 60 kHz SCS가 소정의 NRU-sub7 대역에 대하여 지원되고, SS/PBCH 블록들의 최대 개수가 버스트 세트 내에서 8인 경우, 하프 프레임 내의 8개 후보 SS/PBCH 블록들의 제1 심볼들은 인덱스들 {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit를 가질 수 있고, 여기서 N_unit는 O이고, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
또 다른 예에서, NRU-sub7 대역에 대하여, SS/PBCH 블록들의 60 kHz SCS가 소정의 NRU-sub7 대역에 대하여 지원되고, SS/PBCH 블록들의 최대 개수가 버스트 세트 내에서 16인 경우, 하프 프레임 내의 16개 후보 SS/PBCH 블록들의 제1 심볼들은 인덱스들 {8, 12, 16, 20, 32, 36, 40, 44} + 56*N_unit를 가질 수 있고, 여기서 N_unit는 O 또는 O+1이고, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
도 26은 본 개시의 실시 예들에 따른 매핑 설계(2600)의 또 다른 예를 도시한다. 도 26에 도시된 매핑 설계(2600)의 실시 예는 단지 예시를 위한 것이다. 도 26은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
다른 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 30 kHz 패턴 2를 기준 SCS로서 사용하는 경우, 처음 2개의 심볼들(예를 들어, #0 및 #1) 및 마지막 2개의 심볼들(예를 들어, #12 및 #13)이 30 kHz의 기준 SCS에 대하여 남겨질 수 있다. 이러한 매핑 설계의 예가 도 26에 도시되어 있고, 매핑 패턴들은 다음 예들과 같이 결정될 수 있다.
일 예에서, SS/PBCH 블록의 SCS가 60 kHz인 경우, 후보 SS/PBCH 블록들의 제1 심볼들은 28개 심볼들의 모든 설계 단위(예를 들어, 총 0.5 ms의 지속시간을 가진 2개의 슬롯들) 내에서 인덱스들 {4, 8, 16, 20}을 가진다.
도 27은 본 개시의 실시 예들에 따른 매핑 설계(2700)의 또 다른 예를 도시한다. 도 27에 도시된 매핑 설계(2700)의 실시 예는 단지 예시를 위한 것이다. 도 27은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
SS/PBCH 블록들의 송신 윈도우로의 설계 단위, 기준 SCS로서 30 kHz SCS의 슬롯과 같은 0.5 ms의 매핑은 도 27과 같이 결정될 수 있다(L은 도면에서 SS/PBCH 블록들의 최대 개수). 이때 도 26에 도시된 바와 같은 매핑 패턴을 포함하는 설계 단위의 인덱스들이 다음 예들과 같이 주어질 수 있다.
일 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 4인 경우, 하프 프레임을 갖는 0.5 ms 설계 단위들의 인덱스들은 O+{0}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
다른 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 8인 경우, 하프 프레임을 갖는 0.5 ms 설계 단위들의 인덱스들은 O+{0, 1}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
또 다른 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 16인 경우, 하프 프레임을 갖는 0.5 ms 설계 단위들의 인덱스들은 O+{0, 1, 2, 3}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
상기 설계 측면들을 조합하면, SS/PBCH 블록들에 대한 매핑 패턴의 다음 예들이 획득될 수 있다(심볼 인덱스 0은 하프 프레임의 첫 번째 슬롯의 심볼 0이다).
일 예에서, NRU-sub7 대역에 대하여, SS/PBCH 블록들의 60 kHz SCS가 소정의 NRU-sub7 대역에 대하여 지원되고, SS/PBCH 블록들의 최대 개수가 버스트 세트 내에서 4인 경우, 하프 프레임 내의 4개 후보 SS/PBCH 블록들의 제1 심볼들은 인덱스들 {4, 8, 16, 20} + 28*N_unit를 가질 수 있고, 여기서 N_unit는 O이고, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
다른 예에서, NRU-sub7 대역에 대하여, SS/PBCH 블록들의 60 kHz SCS가 소정의 NRU-sub7 대역에 대하여 지원되고, SS/PBCH 블록들의 최대 개수가 버스트 세트 내에서 8인 경우, 하프 프레임 내의 8개 후보 SS/PBCH 블록들의 제1 심볼들은 인덱스들 {4, 8, 16, 20} + 28*N_unit를 가질 수 있고, 여기서 N_unit는 O 또는 O+1이고, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
또 다른 예에서, NRU-sub7 대역에 대하여, SS/PBCH 블록들의 60 kHz SCS가 소정의 NRU-sub7 대역에 대하여 지원되고, SS/PBCH 블록들의 최대 개수가 버스트 세트 내에서 16인 경우, 하프 프레임 내의 16개 후보 SS/PBCH 블록들의 제1 심볼들은 인덱스들 {4, 8, 16, 20} + 28*N_unit를 가질 수 있고, 여기서 N_unit는 O, O+1, O+2, 또는 O+3이고, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
다른 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 60 kHz의 기준 SCS와 표준 CP를 사용하는 경우, 예를 들어, 데이터의 SCS와 SS/PBCH 블록들의 SCS가 동일하면, SS/PBCH 블록들은 0.25 ms (60 kHz SCS의 슬롯)의 단위로 매핑될 수 있다.
도 28은 본 개시의 실시 예들에 따른 매핑 설계(2800)의 또 다른 예를 도시한다. 도 28에 도시된 매핑 설계(2800)의 실시 예는 단지 예시를 위한 것이다. 도 28은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
하나의 예(예를 들어, 도 28의 예 1)에서, 60 kHz의 기준 SCS에 대하여 처음 2개의 심볼들(예를 들어, #0 및 #1) 및 마지막 2개의 심볼들(예를 들어, #12 및 #13)이 남겨질 수 있고, 후보 SS/PBCH 블록들의 제1 심볼들은 14개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.25 ms인 1개의 슬롯) 내에서 인덱스들 {2, 8}을 가진다. 각 SS/PBCH 블록 앞의 2개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있고: LBT 또는 CORESET 다중화, 그리고 슬롯 끝에 있는 2개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: 다음 슬롯에 대한 LBT 또는 설정된 CSI-RS 전송.
다른 예(예를 들어, 도 28의 예 2)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 14개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.25 ms인 1개의 슬롯) 내에서 인덱스들 {2, 9}를 가진다. 각 SS/PBCH 블록 앞의 2개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송. 다른 신호들(예를 들어, CRI-RS) 및/또는 채널들(예를 들어, RMAI/OSI/페이징의 PDCCH/PDSCH)과의 동일한 SS/PBCH 블록 다중화 패턴이 제1 및 제2 하프 슬롯들에 대하여 동일하도록, 2개의 SS/PBCH 블록들을 제1 하프 슬롯(슬롯의 처음 7개 심볼들)과 제2 하프 슬롯(슬롯의 다음 7개 심볼들)에 매핑하는 방식은 동일하다.
또 다른 예(예를 들어, 도 28의 예 3)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 14개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.25 ms인 1개의 슬롯) 내에서 인덱스들 {3, 10}을 가진다. 각 SS/PBCH 블록 앞의 3개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송. 다른 신호들(예를 들어, CRI-RS) 및/또는 채널들(예를 들어, RMAI/OSI/페이징의 PDCCH/PDSCH)과의 동일한 SS/PBCH 블록 다중화 패턴이 제1 및 제2 하프 슬롯들에 대하여 동일하도록, 2개의 SS/PBCH 블록들을 제1 하프 슬롯(슬롯의 처음 7개 심볼들)과 제2 하프 슬롯(슬롯의 다음 7개 심볼들)에 매핑하는 방식은 동일하다.
또 다른 예(예를 들어, 도 28의 예 4)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 14개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.25 ms인 1개의 슬롯) 내에서 인덱스들 {6, 10}을 가진다. 각 SS/PBCH 블록 앞의 6개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송.
또 다른 예(예를 들어, 도 28의 예 5)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 14개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.25 ms인 1개의 슬롯) 내에서 인덱스들 {4, 8}을 가진다. 각 SS/PBCH 블록 앞의 4개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있고: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송, 그리고 슬롯 끝에 있는 2개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: 다음 슬롯에 대한 LBT 또는 설정된 CSI-RS 전송.
도 29는 본 개시의 실시 예들에 따른 SS/PBCH 블록들의 매핑 패턴(2900)의 예를 도시한다. 도 29에 도시된 SS/PBCH 블록들의 매핑 패턴(2900)의 실시 예는 단지 예시를 위한 것이다. 도 29는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
SS/PBCH 블록들의 송신 윈도우로의 설계 단위, 기준 SCS로서 60 kHz SCS의 슬롯과 같은 0.25 ms의 매핑은 도 29와 같이 결정될 수 있다(L은 도면에서 SS/PBCH 블록들의 최대 개수). 이때 도 28에 도시된 바와 같은 예들에 의해 주어진 매핑 패턴을 포함하는 설계 단위의 인덱스들이 다음 예들과 같이 주어진다.
일 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 4인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 O+{0, 1}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
다른 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 8인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 O+{0, 1, 2, 3}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
또 다른 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 16인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 O+{0, 1, 2, 3, 4, 5, 6, 7}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
또 다른 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 기준 SCS로서 60 kHz를 사용하는 경우, 예를 들어, 데이터의 SCS와 SS/PBCH 블록들의 SCS가 동일하면, SS/PBCH 블록들은 시간-영역에서 연속적으로, 예를 들어 0.5 ms 단위(60 kHz SCS의 2 슬롯)로 매핑될 수 있다. 예를 들어, 일반적으로, 후보 SS/PBCH 블록들의 제1 심볼들은 28개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.5 ms인 2개의 슬롯들) 내에서 인덱스들 {X, X+4, X+8, X+12}를 가지며, 여기서 X는 미리 정의된다.
도 30은 본 개시의 실시 예들에 따른 SS/PBCH 블록들의 매핑 패턴(3000)의 다른 예를 도시한다. 도 30에 도시된 SS/PBCH 블록들의 매핑 패턴(3000)의 실시 예는 단지 예시를 위한 것이다. 도 30은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
하나의 예(예를 들어, 도 30의 예 1)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 28개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.5 ms인 2개의 슬롯들) 내에서 인덱스들 {12, 16, 20, 24}를 가진다. 각 SS/PBCH 블록 앞의 12개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송.
다른 예(예를 들어, 도 30의 예 2)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 28개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.5 ms인 2개의 슬롯들) 내에서 인덱스들 {10, 14, 18, 22}를 가진다. 각 SS/PBCH 블록 앞의 10개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있고: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송, 그리고 슬롯 끝에 있는 2개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: 다음 슬롯에 대한 LBT 또는 설정된 CSI-RS 전송.
SS/PBCH 블록들의 송신 윈도우로의 설계 단위, 기준 SCS로서 60 kHz SCS의 2개 슬롯들과 같은 0.5 ms의 매핑은 O로 결정될 수 있으며, 여기서 O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다. 그리고 설계 단위의 인덱스들은 도 30에 도시된 바와 같은 예들에 의해 주어진 매핑 패턴을 포함한다.
도 31은 본 개시의 실시 예들에 따른 SS/PBCH 블록들의 매핑 패턴(3100)의 또 다른 예를 도시한다. 도 31에 도시된 SS/PBCH 블록들의 매핑 패턴(3100)의 실시 예는 단지 예시를 위한 것이다. 도 31은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
하나의 예(예를 들어, 도 31의 예 1)에서, 60 kHz의 기준 SCS에 대하여 처음 2개의 심볼들(예를 들어, #0 및 #1) 및 마지막 2개의 심볼들(예를 들어, #10 및 #11)이 남겨질 수 있고, 후보 SS/PBCH 블록들의 제1 심볼들은 12개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.25 ms인 1개의 슬롯) 내에서 인덱스들 {2, 6}을 가진다. 각 SS/PBCH 블록 앞의 2개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있고: LBT 또는 CORESET 다중화, 그리고 슬롯 끝에 있는 2개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: 다음 슬롯에 대한 LBT 또는 설정된 CSI-RS 전송.
다른 예(예를 들어, 도 31의 예 2)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 12개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.25 ms인 1개의 슬롯) 내에서 인덱스들 {2, 8}을 가진다. 각 SS/PBCH 블록 앞의 2개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송. 다른 신호들(예를 들어, CRI-RS) 및/또는 채널들(예를 들어, RMAI/OSI/페이징의 PDCCH/PDSCH)과의 동일한 SS/PBCH 블록 다중화 패턴이 제1 및 제2 하프 슬롯들에 대하여 동일하도록, 2개의 SS/PBCH 블록들을 제1 하프 슬롯(슬롯의 처음 6개 심볼들)과 제2 하프 슬롯(슬롯의 다음 6개 심볼들)에 매핑하는 방식은 동일하다.
또 다른 예(예를 들어, 도 31의 예 3)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 12개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.25 ms인 1개의 슬롯) 내에서 인덱스들 {4, 8}을 가진다. 각 SS/PBCH 블록 앞의 4개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송.
또 다른 예(예를 들어, 도 31의 예 4)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 12개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.25 ms인 1개의 슬롯) 내에서 인덱스들 {3, 7}을 가진다. 각 SS/PBCH 블록 앞의 3개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있고: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송, 그리고 슬롯 끝에 있는 1개 심볼은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: 다음 슬롯에 대한 LBT 또는 설정된 CSI-RS 전송.
SS/PBCH 블록들의 송신 윈도우로의 설계 단위, 기준 SCS로서 60 kHz SCS의 슬롯과 같은 0.25 ms의 매핑은 도 29와 같이 결정될 수 있다(L은 도면에서 SS/PBCH 블록들의 최대 개수). 이때 도 31의 예들에 의해 주어진 매핑 패턴을 포함하는 설계 단위의 인덱스들이 다음 예들과 같이 주어진다.
일 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 4인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 O+{0, 1}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
다른 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 8인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 O+{0, 1, 2, 3}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
또 다른 예에서, SS/PBCH 블록의 SCS가 60 kHz이고 SS/PBCH 블록들의 최대 개수가 16인 경우, 하프 프레임을 갖는 0.25 ms 설계 단위들의 인덱스들은 O+{0, 1, 2, 3, 4, 5, 6, 7}에 의해 주어진다. 이때, O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다.
또 다른 실시 예에서, SS/PBCH 블록들의 매핑 패턴을 설계하기 위해 기준 SCS 및 ECP로서 60 kHz를 사용하는 경우, 예를 들어, 데이터의 SCS와 SS/PBCH 블록들의 SCS가 동일하면, SS/PBCH 블록들은 시간-영역에서 연속적으로, 예를 들어 0.5 ms 단위(60 kHz SCS의 2 슬롯)로 매핑될 수 있다. 예를 들어, 일반적으로, 후보 SS/PBCH 블록들의 제1 심볼들은 24개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.5 ms인 2개의 슬롯들) 내에서 인덱스들 {X, X+4, X+8, X+12}를 가지며, 여기서 X는 미리 정의된다.
도 32는 본 개시의 실시 예들에 따른 SS/PBCH 블록들의 매핑 패턴(3200)의 또 다른 예를 도시한다. 도 32에 도시된 SS/PBCH 블록들의 매핑 패턴(3200)의 실시 예는 단지 예시를 위한 것이다. 도 32는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
하나의 예(예를 들어, 도 32의 예 1)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 24개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.5 ms인 2개의 슬롯들) 내에서 인덱스들 {8, 12, 16, 20}을 가진다. 각 SS/PBCH 블록 앞의 8개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송.
다른 예(예를 들어, 도 32의 예 2)에서, 후보 SS/PBCH 블록들의 제1 심볼들은 24개 심볼들의 모든 설계 단위(예를 들어, 총 지속시간이 0.5 ms인 2개의 슬롯들) 내에서 인덱스들 {6, 10, 14, 18}을 가진다. 각 SS/PBCH 블록 앞의 6개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있고: LBT, 또는 CORESET 다중화, 또는 설정된 CSI-RS 전송, 그리고 슬롯 끝에 있는 2개 심볼들은 다음 목적 중 적어도 하나를 위해 사용될 수 있다: 다음 슬롯에 대한 LBT 또는 설정된 CSI-RS 전송.
SS/PBCH 블록들의 송신 윈도우로의 설계 단위, 기준 SCS로서 60 kHz SCS의 2개 슬롯들과 같은 0.5 ms의 매핑은 O로 결정될 수 있으며, 여기서 O는 LBT로 인한 SS/PBCH 블록 송신 윈도우 내의 타이밍 오프셋이다. 그리고 설계 단위의 인덱스들은 도 32에 도시된 바와 같은 예들에 의해 주어진 매핑 패턴을 포함한다.
NR에서, MIB의 1-비트 필드, 즉 subCarrierSpacingCommon은 RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4, 및 방송 SI 메시지들에 대한 서브캐리어 간격을 나타내기 위해 사용된다. FR1의 경우, 서브캐리어 간격은 15 kHz 또는 30 kHz일 수 있고, FR2의 경우, 서브캐리어 간격은 60 kHz 또는 120 kHz 일 수 있다.
일 실시 예에서, NRU-sub7에 대하여, 동일한 1-비트 필드는 RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4(NRU에서 지원되는 경우), 및 방송 SI 메시지들에 대한 서브캐리어 간격의 공통 값을 나타내기 위해 사용되나, 잠재적으로 동일하거나 또는 상이한 지시 값들이다. 예를 들어, 1-비트 필드는 NRU-sub7에 대하여 {30 kHz, 60 kHz} 중 하나를 나타내기 위해 사용될 수 있다.
다른 실시 예에서, NRU-sub7에 대하여, 1-비트 필드 subCarrierSpacingCommon은 RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4(NRU에서 지원되는 경우), 및 방송 SI 메시지들에 대한 서브캐리어 간격의 공통 값을 나타내기 위해 NRU-sub7의 PBCH 내용에서 다른 예비 비트 또는 다른 필드(들)의 미사용 비트(들)/코드포인트들과 결합될 수 있고, 1-비트 필드는 2개보다 많은 값들을 나타낼 수 있다. 예를 들어, 1-비트 필드는 3개 또는 4개의 SCS 값들 중 하나를 나타내기 위해 다른 예비/미사용 비트 또는 미사용 코드 포인트들과 결합될 수 있다. 예를 들어, 표시될 SCS 값들의 세트는 {15 kHz, 30 kHz, 60 kHz}일 수 있다.
또 다른 실시 예에서, NRU-sub7에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4(NRU에서 지원되는 경우), 및 방송 SI 메시지들에 대한 공통 서브캐리어 간격은 고정될 수 있고 1-비트 필드 subCarrierSpacingCommon은 NRU-sub7에 대한 다른 표시를 위해 남겨두거나 활용될 수 있다. 예를 들어, 소정의 NRU-sub7 대역(예를 들어, 5 GHz 비면허 대역 및/또는 6 GHz 비면허 대역)에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4(NRU에서 지원되는 경우), 및 방송 SI 메시지들에 대한 공통 서브캐리어 간격은 SS/PBCH 블록의 서브캐리어 간격과 동일하게 미리 정의될 수 있고(예를 들어, 공통 SCS는 60 kHz), NRU-sub7에 대한 MIB에는 표시가 요구되지 않는다.
NR에서, SS/PBCH 블록 인덱스는 PBCH의 DMRS 시퀀스 및 잠재적으로 PBCH 내용에 의해 전해진다. L이 64인 경우, SS/PBCH 블록 인덱스의 3개의 MSB들은 PBCH 내용에 의해 표시되고, SS/PBCH 블록 인덱스의 3개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해지며; L이 8인 경우, 3-비트의 SS/PBCH 블록 인덱스가 PBCH의 DMRS 시퀀스에 의해 전해지고; L이 4인 경우, 2-비트의 SS/PBCH 블록 인덱스가 PBCH의 DMRS 시퀀스에 의해 전해진다.
일 실시 예에서, NRU-sub7에 대하여, SS/PBCH 블록들의 최대 개수가 8인 경우, 동일한 메커니즘이 SS/PBCH 블록 인덱스를 전달하는데 이용될 수 있다. 예를 들어, 3-비트의 SS/PBCH 블록 인덱스가 PBCH의 DMRS 시퀀스에 의해 전해진다.
다른 실시 예에서, NRU-sub7에 대하여, SS/PBCH 블록들의 최대 개수가 16인 경우, SS/PBCH 블록 인덱스는 다음 예들 중 적어도 하나를 이용하여 전해질 수 있다(예를 들어, 다수의 예들은 NRU-sub7의 캐리어 주파수 범위들의 다른 분할된 부분에 대하여 동일하게 지원될 수 있음).
일 예에서, SS/PBCH 블록 인덱스의 4 비트들은 PBCH의 DMRS 시퀀스에 의해 전해진다.
다른 예에서, SS/PBCH 블록 인덱스의 MSB는 PBCH 내용에 의해 표시되고, SS/PBCH 블록 인덱스의 3개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해진다(예를 들어, PBCH의 DMRS와 동일한 시퀀스 설계 유지).
또 다른 예에서, SS/PBCH 블록 인덱스의 3개의 LSB들은 PBCH의 DMRS 시퀀스에 의해 전해지고(예를 들어, PBCH의 DMRS와 동일한 시퀀스 설계 유지), MSB는 다음 세부 예들 중 하나에 의해 전해질 수 있다.
하나의 세부 예에서, MSB는 PBCH의 DMRS의 시퀀스 주파수-영역 매핑 순서에 의해 전해질 수 있다(예를 들어, 가장 낮은 RE로부터 가장 높은 RE로의 매핑 또는 가장 높은 RE로부터 가장 낮은 RE로의 매핑).
다른 세부 예에서, MSB는 PBCH의 DMRS의 시퀀스 주파수-영역 및 시간-영역 매핑 순서에 의해 전해질 수 있다(예를 들어, 주파수-1차-및-시간-2차 매핑 순서 또는 시간-1차-및-주파수-2차 매핑 순서).
또 다른 세부 예에서, MSB는 PBCH의 CRC 마스크 코드에 의해 전달될 수 있다.
또 다른 세부 예에서, MSB는 상이한 심볼들에서 PBCH에 대하여 매핑된 RE 위치들을 변경함으로써 전달될 수 있다(예를 들어, PBCH에 대하여 매핑된 상이한 심볼들에 대한 미리 정의된 시프트 또는 비-시프트).
또 다른 실시 예에서, NRU-sub7에 대하여, SS/PBCH 블록들의 최대 개수가 4인 경우, 동일한 메커니즘이 SS/PBCH 블록 인덱스를 전달하는데 이용될 수 있고, 남은 1 비트는 다른 정보를 지시하기 위해 이용될 수 있다. 예를 들어, SS/PBCH 블록 인덱스의 2 비트들은 PBCH의 DMRS 시퀀스에 의해 전해지고, SS/PBCH 블록 인덱스의 2 비트들은 PBCH의 DMRS 시퀀스에 의해 전해질 타이밍 오프셋과 결합될 수 있다.
NR에서, MIB의 하나의 4-비트 필드, 즉 ssb-SubcarrierOffset은 NR FR1에 대하여 SS/PBCH 블록의 RB 그리드들과 RMSI CORESET 사이의 서브캐리어 오프셋을 나타내기 위해 사용되며, 이 필드는 물리 계층에서 생성된 다른 비트와 함께 NR FR2에 대하여 SS/PBCH 블록의 RB 그리드들과 RMSI CORESET 사이의 서브캐리어 오프셋을 나타내기 위해 사용된다.
일 실시 예에서, NRU-sub7에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4(NRU에서 지원되는 경우), 및 방송 SI 메시지들에 대한 서브캐리어 간격의 공통 값을 위한 후보 SCS가 오직 하나일 때(컴포넌트 IV에서 논의된 바와 같이), 표시를 위해 서브캐리어 오프셋에 대한 최대 12개의 값들이 필요하며 4 비트이면 충분하다. 예를 들어, MIB에서 ssb-SubcarrierOffset 필드는 여전히 서브캐리어 오프셋을 나타내기 위해 사용될 수 있다.
다른 실시 예에서, NRU-sub7에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4(NRU에서 지원되는 경우), 및 방송 SI 메시지들에 대한 서브캐리어 간격의 공통 값을 위한 후보 SCS가 2개일 때(예를 들어, {30 kHz, 60 kHz}), 이는 MIB에서 별도의 1 비트에 의해 표시되고(컴포넌트 IV에서 논의된 바와 같이), 표시를 위해 서브캐리어 오프셋에 대한 최대 24개의 값들이 필요하며 5 비트이면 충분하다. 예를 들어, MIB에서 ssb-SubcarrierOffset 필드는 다른 예비 또는 미사용 비트와 함께 서브캐리어 오프셋을 나타내기 위해 사용될 수 있다.
다른 실시 예에서, NRU-sub7에 대하여, RMSI, 초기 접속을 위한 RACH 절차의 메시지 2/4(NRU에서 지원되는 경우), 및 방송 SI 메시지들에 대한 서브캐리어 간격의 공통 값을 위한 후보 SCS가 3개일 때(예를 들어, {15 kHz, 30 kHz, 60 kHz}), 이는 별도의 2 비트에 의해 표시되고(컴포넌트 IV에서 논의된 바와 같이), 표시를 위해 서브캐리어 오프셋에 대한 최대 36개의 값들이 필요하며 6 비트이면 충분하다. 예를 들어, MIB에서 ssb-SubcarrierOffset 필드는 다른 2개의 예비 및/또는 미사용 비트들과 함께 서브캐리어 오프셋을 나타내기 위해 사용될 수 있다. 다른 예에서, MIB의 ssb-SubcarrierOffset 필드는 다른 1개의 예비 또는 미사용 비트와 함께 서브캐리어 오프셋을 최대 24개의 값들로 나타내기 위해 사용될 수 있다.
NR에서, MIB의 4-비트 필드, 즉 pdcch-ConfigSIB1은 RMSI의 CORESET 설정을 나타내기 위해 사용되며, 여기서 다중화 패턴, CORESET BW, CORESET을 위한 심볼들의 개수, 및 SS/PBCH 블록과 CORESET 사이의 RB-레벨 오프셋의 설정들은 4 비트를 사용하여 공동으로 코딩된다. 이러한 설정은 초기 접속 절차에서 방송 OSI 및 페이징에 재사용될 수 있다. 설정 테이블은 CORESET에서 PDCCH 및 SS/PBCH 블록의 서브캐리어 간격의 조합에 따라 결정된다.
일반적으로, SS/PBCH 블록과 CORESET의 다중화 패턴 1의 경우, SS/PBCH 블록과 CORESET 사이의 RB-레벨 오프셋에서 요구되는 설정들의 개수 #RB_offset은 다음과 같이 결정될 수 있다: #RB_offset = 
. 여기서, SS_Raster는 SS/PBCH 서브캐리어 간격에서의 RB 측면에서 동기화 래스터이고, Carrier_BW는 RMSI 서브캐리어 간격에서의 RB 측면에서 캐리어의 대역폭이고, CORESET_BW는 RMSI 서브캐리어 간격에서의 RB 측면에서 RMSI CORESET의 대역폭이고, RMSI_SCS는 RMSI의 서브캐리어 간격이며, SS_SCS는 SS/PBCH 블록의 서브캐리어 간격이다. #RB_offset 오프셋 값들의 선택들은 SS/PBCH 블록과 RMSI CORESET이 중앙 정렬되는 설정에 대하여 대칭으로 또는 대략 대칭으로 결정될 수 있다.
일반적으로, SS/PBCH 블록과 CORESET의 다중화 패턴 2 및 3의 경우, SS/PBCH 블록과 CORESET 사이의 RB-레벨 오프셋에서 요구되는 설정들의 개수 #RB_offset은 2일 수 있으며, 여기서 2개의 설정들은 다음에 따라 결정될 수 있다: 서브캐리어 오프셋 k_SSB가 0이고 SS_SCS가 RMSI_SCS이면 {CORESET_BW, -SSB_BW*SS_SCS/RMSI_SCS}; 서브캐리어 오프셋 k_SSB가 0이 아니고 SS_SCS가 RMSI_SCS이면 {CORESET_BW, -SSB_BW*SS_SCS/RMSI_SCS-1}; 서브캐리어 오프셋 k_SSB가 0이고 SS_SCS가 RMSI_SCS가 아니면 {CORESET_BW+1, -SSB_BW*SS_SCS/RMSI_SCS-1}; 및/또는 서브캐리어 오프셋 k_SSB가 0이고 SS_SCS가 RMSI_SCS가 아니면 {CORESET_BW+1, -SSB_BW*SS_SCS/RMSI_SCS-2}. 여기서 SSB_BW는 서브캐리어 간격 자체의 측면에서 SS/PBCH 블록의 대역폭이다.
NRU-sub7에 대하여, {60 kHz, 60 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, 최소 캐리어 BW가 20 MHz이면, SS 래스터의 이론적 상한은 4 RB들(60 kHz의 SCS에서) + 채널 래스터일 수 있고, 이때 채널 래스터는 100 kHz 또는 15 kHz일 수 있다.
일 실시 예에서, 다중화 패턴 1만이 NRU-sub7에 대하여 지원된다.
일 예에서, 채널 래스터는 완전한 유연성을 가질 수 있고, 표 29는 상이한 SS 래스터 값(여기서, SS 래스터는 NR 면허 대역에 대한 것들의 서브세트와 정렬됨) 및 다중화 패턴 1의 CORESET BW에 대하여 RB 오프셋들의 요구되는 개수를 요약한다.
일 예에서, 표 30A는 RMSI CORESET 설정을 나타내기 위해 이용될 수 있다(예를 들어, 2.88 MHz로서 SS 래스터 이용).
다른 예에서, 24개 PRB들만의 CORESET BW를 갖는 RMSI CORESET 설정은 표 30B 또는 표 30C와 같다. 표 30B에는 남겨진 1 비트가 있으며, 이 비트는 다른 목적으로 사용될 수 있다.
다른 예에서, 채널 래스터는 특정 범위로 제한될 수 있고, 단지 단일 설정만으로 소정의 CORESET_BW 및 소정의 캐리어(예를 들어, 5 GHz 비면허 대역에서와 같이 20 MHz 캐리어)에 대하여 충분하다.
일 예에서, {CORESET_BW, CORESET 심볼들의 개수}의 각 조합에 대하여, 표 30A로부터 하나의 설정이 지원된다.
다른 실시 예에서, 다중화 패턴 1 외에 다중화 패턴 3이 NRU-sub7에 대하여 지원 될 수 있다. 일 예에서, CORESET_BW가 24개 RB들인 경우, 다중화 패턴 3에 요구되는 설정은 k_SSB가 0이면 {24, -20}이고; k_SSB가 0이 아니면 {24, -21}이다. 다른 예에서, CORESET_BW가 48개 RB들인 경우, 다중화 패턴 3에 요구되는 설정은 k_SSB가 0이면 {48, -20}이고; k_SSB가 0이 아니면 {48, -21}이다. 또 다른 예에서, CORESET_BW가 96개 RB들인 경우, 다중화 패턴 3에 요구되는 설정은 k_SSB가 0이면 {96, -20}이고; k_SSB가 0이 아니면 {96, -21}이다.
| #RB_offset | SS 래스터 | ||||
| 1.44 MHz | 2.88 MHz | 1.20 MHz | 2.40 MHz | ||
| CORESET BW (RBs) | 24 | 2 | 4 | 2 | 4 |
| 48 | 1 | 1 | 1 | 1 | |
| 96 | 1 | 1 | 1 | 1 | |
[표 30A]
[표 30B]
[표 30C]
NRU-sub7에 대하여, {30 kHz, 60 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, 최소 캐리어 BW가 20 MHz이면, SS 래스터의 이론적 상한은 31 RB들(30 kHz의 SCS에서) + 채널 래스터일 수 있고, 이때 채널 래스터는 100 kHz 또는 15 kHz일 수 있다. 일 실시 예에서, 다중화 패턴 1만이 NRU-sub7에 대하여 지원된다. 다른 실시 예에서, 다중화 패턴 1 외에 다중화 패턴 2가 NRU-sub7에 대하여 지원 될 수 있다.
표 31은 상이한 SS 래스터 값(여기서, SS 래스터는 NR 면허 대역에 대한 것들의 서브세트와 정렬됨) 및 다중화 패턴 1의 CORESET BW에 대하여 RB 오프셋들의 요구되는 개수를 요약한다. 일 예에서, 표 32A는 RMSI CORESET 설정을 나타내기 위해 이용될 수 있고(예를 들어, 5.76 MHz로서 SS 래스터 이용), 이때 표 크기는 4 비트보다 크다. 다른 예에서, RMSI CORESET 설정을 나타내기 위해 표 32A의 인덱스들의 서브세트가 이용될 수 있고(예를 들어, 24개 PRB들의 CORESET BW를 갖는 것들이고 특정 예는 표 32B와 같음), 표 크기는 4 비트에 맞춰질 수 있다.
[표 31]
[표 32A]
[표 32B]
NRU-sub7에 대하여, {60 kHz, 30 kHz}로서 {SS_SCS, RMSI_SCS}의 조합이 지원되고, 최소 캐리어 BW가 20 MHz이면, SS 래스터의 이론적 상한은 4 RB들(60 kHz의 SCS에서) + 채널 래스터일 수 있고, 이때 채널 래스터는 100 kHz 또는 15 kHz일 수 있다.
일 실시 예에서, 다중화 패턴 1만이 NRU-sub7에 대하여 지원된다. 일 예에서, 표 33은 상이한 SS 래스터 값(여기서, SS 래스터는 NR 면허 대역에 대한 것들의 서브세트와 정렬됨) 및 다중화 패턴 1의 CORESET BW에 대하여 RB 오프셋들의 요구되는 개수를 요약한다.
다른 실시 예에서, 다중화 패턴 1 외에 다중화 패턴 2가 NRU-sub7에 대하여 지원 될 수 있다.
일 예에서, 표 34A는 RMSI CORESET 설정을 나타내기 위해 이용될 수 있다(예를 들어, 2.88 MHz로서 SS 래스터 이용).
다른 예에서, RMSI CORESET 설정을 나타내기 위해 표 34A의 인덱스들의 서브세트가 이용될 수 있다(예를 들어, 48개 PRB들의 CORESET BW를 갖는 것들이고 특정 예는 표 34B와 같음).
[표 33]
[표 34A]
[표 34B]
NR에서, MIB의 다른 4-비트 필드, 즉 pdcch-ConfigSIB1은 RMSI의 PDCCH의 탐색 공간 설정을 나타내기 위해 사용되며, 여기서 설정은 다중화 패턴에 기초하여 결정되고, 탐색 공간이 위치하는 SFN, 슬롯, 및 심볼에 대한 설정이 특정된다.
일 실시 예에서, 슬롯당 2개의 탐색 공간 세트가 있을 때, 제2 탐색 공간의 위치는 제2 하프 슬롯의 시작부터 시작될 수 있다(예를 들어, 표준 CP를 위한 심볼 인덱스 7 및 확장 CP를 위한 심볼 인덱스 6). 예를 들어, 소정의 그룹 오프셋 O에 대하여, 슬롯당 탐색 공간 세트의 개수가 2이고 M이 1/2인 경우, 탐색 공간의 첫 번째 심볼 인덱스는 SS/PBCH 블록 인덱스가 짝수이면 0일 수 있고 홀수이면 X일 수 있다. 여기서 표준 CP의 경우 X는 7이고 확장 CP의 경우 X는 6이다.
일 예에서, NRU-sub7에 대하여, SS/PBCH 블록들의 최대 개수가 8일 수 있고 관련 SCS가 60 kHz일 수 있다면, 버스트 세트의 총 전송 지속시간은 하프 프레임 내에서 1 ms 이내로 제한될 수 있다. 이 경우, 그룹 오프셋 값(예를 들어, 표에서 값 O)은 1 ms 및 6 ms의 다른 두 값들에 의해 수정 및/또는 추가될 수 있다. 예를 들어, PDCCH 모니터링 경우에 대한 파라미터들의 설정 표는 표 35A와 같을 수 있으며, 여기서 O 및 M은 PDCCH 모니터링 경우의 SFN 및 슬롯을 계산하는데 사용되는 파라미터들이고, i는 SS/PBCH 블록 인덱스이고, l은 CORESET에 대한 심볼들의 개수이다. 하나의 하위 예에서, 표 35A의 인덱스들의 서브세트는 탐색 공간 설정을 나타내는데 이용될 수 있다. 예를 들어, 1, 5, 9, 및 13의 인덱스들은 지원되지 않는다(즉, SS/PBCH 블록 인덱스 i가 홀수인 경우 첫 번째 심볼이 X인 인덱스들은 지원되지 않으며, 특정 예는 표 35B와 같음). 이 예에서, 표준 CP의 경우 X는 7이고 확장 CP의 경우 X는 6이다.
[표 35A]
[표 35B]
다른 예에서, NRU-sub7에 대하여, SS/PBCH 블록들의 최대 개수 및 관련 SCS의 조합이 각각 16 및 60 kHz가 될 수 없는 경우, 버스트 세트의 총 전송 지속시간은 하프 프레임 내에서 2 ms 이내로 제한될 수 있고, 다중화 패턴 1에 대한 NR FR1과 동일한 설정 표가 NRU-sub7에 대하여 재사용될 수 있다.
또 다른 예에서, NRU-sub7에 대하여, SS/PBCH 블록들의 최대 개수가 4일 수 있고 관련 SCS가 60 kHz일 수 있다면, 버스트 세트의 총 전송 지속시간은 하프 프레임 내에서 0.5 ms 이내로 제한될 수 있다. 이 경우, 그룹 오프셋 값(예를 들어, 표에서 값 O)은 0.5 ms 및 5.5 ms의 다른 두 값들에 의해 수정 및/또는 추가될 수 있다. 예를 들어, PDCCH 모니터링 경우에 대한 파라미터들의 설정 표는 표 36A와 같을 수 있으며, 여기서 O 및 M은 PDCCH 모니터링 경우의 SFN 및 슬롯을 계산하는데 사용되는 파라미터들이고, i는 SS/PBCH 블록 인덱스이고, l은 CORESET에 대한 심볼들의 개수이다. 하나의 하위 예에서, 표 36A의 인덱스들의 서브세트는 탐색 공간 설정을 나타내는데 이용될 수 있다. 예를 들어, 1, 5, 9, 및 13의 인덱스들은 지원되지 않는다(즉, SS/PBCH 블록 인덱스 i가 홀수인 경우 첫 번째 심볼이 X인 인덱스들은 지원되지 않으며, 특정 예는 표 36B와 같음). 이 예에서, 표준 CP의 경우 X는 7이고 확장 CP의 경우 X는 6이다.
[표 36A]
[표 36B]
일 실시 예에서, PBCH 페이로드 내의 1개의 예비 비트는 검출된 셀-정의 SS/PBCH 블록이 면허 또는 비면허 대역 상에 있음을 나타내기 위해 이용될 수 있다(예를 들어, SS 래스터가 면허 또는 비면허 대역과 관련되어 있음을 나타내는 것과 동등함). 이 표시는 면허 대역과 비면허 대역 사이에 겹치는 대역폭이 있을 때(예를 들어, 상이한 지리 영역에서) UE가 대역 번호를 구별하는 데에 도움이 될 수 있다.
하나의 하위 실시 예에서, 1개의 예비 비트를 사용하는 이러한 표시는 NR FR1과 NRU-sub7만을 구별하기 위해 사용될 수 있는데, 이는 면허 대역과 비면허 대역 사이에서 겹치는 대역폭을 가질 수 있는 주파수 범위일 뿐이며, NR FR2와 NRU 사이에는 표시가 필요하지 않다.
면허 또는 비면허 대역의 표시는 PBCH 페이로드에서 다른 필드들의 내용을 결정하는 것을 용이하게 할 수 있다. 예를 들어, 대역이 NR 면허 대역임을 표시함으로써 subCarrierSpacingCommon의 후보 값들은 {15 kHz, 30 kHz}를 의미할 수 있고, 대역이 NR 비면허 대역임을 표시함으로써 subCarrierSpacingCommon의 후보 값들은 {30 kHz, 60 kHz}를 의미할 수 있다. 다른 예에서, NR FR1 및 NRU-sub7 모두에 대하여 SS/PBCH 블록들의 최대 개수가 8인 경우, 대역이 NR 비면허 대역임을 표시함으로써, UE는 PDCCH 모니터링 경우(또는 O가 1 또는 6을 나타내는 것과 동일)에 대한 파라미터들의 설정 표로서 표 35A 또는 표 35B를 사용할 수 있고, SS/PBCH 블록들의 최대 개수가 8인 경우, 대역이 NR 면허 대역임을 표시함으로써, UE는 NR FR1에서와 같이 PDCCH 모니터링 경우(또는 O가 2 또는 7을 나타내는 것과 동일)에 대한 동일한 파라미터들의 설정 표를 사용할 수 있다.
NR은 
kHz의 서브캐리어 간격을 갖는 길이 LRA가 139인 짧은 PRACH 프리앰블 포맷들을 지원하며, 여기서 μ는 0, 1, 2 또는 3이다. NR에 대하여 지원되는 짧은 PRACH 프리앰블 포맷들은 표 37에 상세히 나타나며, 여기서 상수 κ는 64이고, PRACH 및 CP 길이에 대한 시간 단위는 Ts = 1/(480 kHz*4096)이다. 특히, NR은 FR1의 경우 SCS가 15 kHz 및 30 kHz인 PRACH를, FR2의 경우 SCS가 60 kHz 및 120 kHz인 PRACH를 지원한다.
[표 37]
일 실시 예에서, NRU-sub 7의 경우, 60 kHz SCS를 갖는 PRACH 포맷들이 지원될 수 있다. 하나의 하위 실시 예에서, NRU-sub 7에 대하여 60 kHz SCS를 갖는 PRACH 포맷들은 NR에서 60 kHz SCS를 갖는 PRACH 프리앰블 포맷들과 동일한 시퀀스 생성 절차, 동일한 PRACH 프리앰블 심볼들의 개수, 및 동일한 PRACH 프리앰블 CP 길이를 사용할 수 있다. 예를 들어, NRU-sub 7은 동일한 시퀀스 생성, 동일한 PRACH 프리앰블 심볼들의 개수, 및 동일한 PRACH 프리앰블 CP 길이를 사용하여 μ=2인 표 37에서 포맷들 A1, A2, A3, B1, B2, B3, B4, C0, 및 C2 중 적어도 하나를 갖는 NR PRACH 포맷들을 지원할 수 있다.
NRU-sub 7에서 PRACH를 위한 60 kHz SCS를 지원하면 PRACH 절차가 빨라지고 점유 채널 대역폭(OCB: occupied channel bandwidth) 규정을 쉽게 준수할 수 있으며 SS/PBCH 블록을 위한 60 kHz SCS와의 호환성이 향상될 수 있다(예를 들어, SS/PBCH 블록과 PRACH 경우 사이의 연관성을 위해). 그러나 NR은 FR1에서 PRACH 프리앰블에 대하여 15 kHz 및 30 kHz SCS만 지원하므로, NRU-sub 7에 대하여 60 kHz PRACH SCS를 지원하기 위한 개선이 필요하다.
중요한 설계 고려사항 중 하나는 PRACH 프리앰블 SCS 및 PUSCH SCS의 지원되는 조합이다. 특히, PRACH SCS가 60 kHz일 때 NR은 60 kHz 및 120 kHz의 PUSCH SCS만을 지원하며, 둘 모두 FR2로 정의된다.
일 실시 예에서, NRU-sub 7은, NR과 유사하게, 60 kHz SCS를 갖는 PRACH와 60 kHz SCS를 갖는 PUSCH의 조합을 지원할 수 있다. 이 경우, PUSCH에 대한 RB들의 개수로 표현된 PRACH 프리앰블에 대한 자원 블록(RB) 할당은 12이다.
다른 실시 예에서, NRU-sub 7은 60 kHz SCS를 갖는 PRACH와 30 kHz SCS를 갖는 PUSCH의 조합도 지원할 수 있다. 이 경우, PUSCH에 대한 RB들의 개수로 표현된 PRACH 프리앰블에 대한 RB 할당은 24이다.
또 다른 실시 예에서, NRU-sub 7은 60 kHz SCS를 갖는 PRACH와 15 kHz SCS를 갖는 PUSCH의 조합도 지원할 수 있다. 이 경우, PUSCH에 대한 RB들의 개수로 표현된 PRACH 프리앰블에 대한 RB 할당은 48이다.
PRACH SCS 및 PUSCH SCS의 지원되는 조합은 또한 파라미터 
를 통해 PRACH에 대한 OFDM 베이스밴드 신호 생성에 영향을 미친다. 일 실시 예에서, 
는 PRACH SCS가 NRU-sub 7에 대하여 60 kHz이고 PUSCH SCS가 {60, 30, 15} kHz 중 하나일 때 2일 수 있다. 따라서, 일 실시 예에서, NR에 정의된 바와 같이 PRACH SCS 및 PUSCH SCS의 조합들을 지원하는 것에 더하여, NRU-sub 7은 또한 표 38의 조합들 중 하나 또는 다수를 지원할 수 있다.
[표 38]
NR에서, PRACH 프리앰블 서브캐리어 간격은 FR1(sub-6 GHz)에 대하여 15 kHz 및 30 kHz의 값들만을 지원하는 RRC 파라미터 msg1-SubcarriserSpacing을 통해 상위 계층에 의해 설정된다. 그러므로, 다른 설계 고려사항은 NRU-sub 7이 60 kHz의 PRACH 프리앰블 SCS를 설정하는 방법에 관한 것이다.
일 실시 예에서, NRU-sub 7의 PRACH 프리앰블 SCS는 RRC 파라미터를 통해 RRC 계층에 의해 설정될 수 있으며, 이는 sub 7 GHz NR-U에 대하여 {15 kHz, 30 kHz, 60 kHz}의 값들을 지원할 수 있다. 이 경우, RRC 계층은 UE가 상위 계층 파라미터를 통해 명시적으로 60 kHz SCS PRACH를 사용하도록 지시할 수 있다.
다른 실시 예에서, NRU-sub 7은 15 kHz 및 30 kHz의 값들을 지원하는 PRACH SCS를 설정하는 NR에서와 동일한 RRC 파라미터를 재사용할 수 있으며; UE는 PRACH와 연관된 SS/PBCH 블록이 60 kHz의 SCS를 갖는 경우 60 kHz SCS를 갖는 PRACH를 사용하기로 결정할 수 있지만, 그렇지 않으면 UE는 RRC 계층 설정(이는 15 kHz 또는 30kHz일 수 있음)을 통해 PRACH SCS를 결정한다. 이 경우, NRU-sub 7의 60 kHz SCS가 암시적으로 결정된다.
다른 설계 고려사항은 NRU-sub 7이 60 kHz SCS를 사용할 때 PRACH 시간-영역 자원을 결정하는 방법에 관한 것이다. NR에서, PRACH 시간-영역 자원은 RRC 파라미터 prach-ConfigurationIndex 및 대응하는 PRACH 설정 표에 의해 결정되는데, 이로부터 프리앰블 포맷, PRACH 설정 주기, SFN 모드 설정 주기, 시작 심볼 인덱스, 서브프레임 내의 PRACH 슬롯들의 개수(NR FR1의 경우), RACH 슬롯 내의 시간-영역 PRACH 횟수, 및 PRACH 지속시간이 결정될 수 있다. 특히, NR은 PRACH에 대하여 15 kHz 및 30 kHz의 SCS만을 지원하므로, PRACH 설정 표에 대한 “서브프레임 내의 PRACH 슬롯들의 개수”는 1 또는 2의 값만 사용할 수 있다. 반대로, 60 kHz PRACH SCS를 갖는 NRU-sub 7의 경우, 서브프레임 내의 PRACH 슬롯들의 개수는 최대 4개일 수 있다. 다음 옵션들을 통하여 PRACH 설정 표로부터 60 kHz SCS를 갖는 NRU-sub 7에 대한 시간-영역 자원을 나타낼 수 있다.
일 실시 예에서, NRU-sub 7는 NRFR1에 대한 PRACH 설정 표에서와 동일한 PRACH 설정(예를 들어, 프리앰블 포맷, PRACH 설정 주기, SFN 모드 설정 주기, 시작 심볼 인덱스, 서브프레임 내의 PRACH 슬롯들의 개수, 및 PRACH 지속시간)을 재사용할 수 있다. 다만, 사용할 PRACH 슬롯들은 PRACH SCS가 60 kHz일 때 “서브프레임 내의 PRACH 슬롯들의 개수” 항목으로부터 명시적으로 결정될 수 있다.
하나의 하위 실시 예에서, PRACH SCS가 60 kHz이고 “서브프레임 내의 PRACH 슬롯들의 개수”가 PRACH 설정 표로부터 1일 때, 0, 1, 2, 및 3으로 인덱스된 서브프레임 내의 60 kHz SCS의 4개 슬롯들 중에서 하나의 슬롯은 PRACH에 대하여 사용될 수 있고, 그 인덱스는 {0, 1, 2, 3} 중 하나로 선택될 수 있다. 다른 하위 실시 예에서, PRACH SCS가 60 kHz이고 “서브프레임 내의 PRACH 슬롯들의 개수”가 PRACH 설정 표로부터 2인 경우, 0, 1, 2, 및 3으로 인덱스된 서브프레임 내의 60 kHz SCS의 4개 슬롯들 중에서 2개의 슬롯들은 PRACH에 의해 사용될 수 있고, 그 인덱스들은 {(0,1), (1,2), (2,3), (0,2), (0,3), (1,3)} 중 하나로 선택될 수 있다.
다른 하위 실시 예에서, PRACH 설정 표가 재배열될 수 있는 점, 및/또는 짧은 PRACH 프리앰블 포맷들이 지원될 때에만 설정 인덱스들의 개수가 감소될 수 있는 점을 제외하고, 이 옵션은 NR FR1의 PRACH 설정 표 내용을 수정하는 것을 요구하지 않는다. 다른 하위 실시 예에서, 유사한 의미가 유지되는 한, PRACH 설정 표에서 항목들의 명칭은 NRU-sub 7에 대하여 수정될 수 있다.
다른 실시 예에서, NRU-sub 7은 NR FR1에 대한 PRACH 설정 표의 “서브프레임 내의 PRACH 슬롯들의 개수” 항목을 “30 kHz의 슬롯 내의 PRACH 슬롯들의 개수”로 수정할 수 있다. 하나의 하위 실시 예에서, PRACH SCS가 60 kHz이고 “30 kHz 슬롯 내의 PRACH 슬롯들의 개수”가 PRACH 설정 표에서 1인 경우, 30 kHz 슬롯 내의 60 kHz 슬롯 2개 중에서 하나의 60 kHz 슬롯은 PRACH에 대하여 사용될 수 있고, 이는 30 kHz 슬롯 내에서 첫 번째 또는 두 번째 60 kHz 슬롯일 수 있다. 다른 하위 실시 예에서, PRACH SCS가 60 kHz이고 “30 kHz 슬롯 내의 PRACH 슬롯들의 개수”가 PRACH 설정 표로부터 2일 때, 30 kHz 슬롯 내의 60 kHz 슬롯들이 모두 사용된다.
또 다른 하위 실시 예에서, NR FR1의 PRACH 설정 표에서 “서브프레임 번호” 항목은 “슬롯 번호”로 변경될 수 있으며, 여기서 슬롯은 30 kHz SCS이다. 특히, NR FR1의 PRACH 설정 표에서 {n_0, n_1,…n_m}으로 기재된 “서브프레임 번호” 항목의 경우, NRU-sub 7에 대한 “슬롯 번호” 항목은 {n_0, n_1, …n_m, n_0+10, n_1+10,…}으로 대응 변경될 수 있다.
또 다른 하위 실시 예에서, 15 kHz의 PRACH SCS는 이 경우 NRU-sub 7에 대하여 지원되지 않을 수 있고; 또는 15 kHz의 PRACH SCS가 지원되면, “슬롯 번호” 항목에 표시된 슬롯(들)은 “30 kHz의 슬롯 내의 PRACH 슬롯들의 개수” 항목에 관계없이 15 kHz SCS의 PRACH에 이용될 수 있다. 다른 하위 실시 예에서, 유사한 의미가 유지되는 한, PRACH 설정 표에서 항목들의 명칭은 NRU-sub 7에 대하여 수정될 수 있다.
또 다른 실시 예에서, NRU-sub 7는 60 kHz SCS에 대한 PRACH 시간-영역 자원을 나타내기 위해 NR FR1의 PRACH 설정 표에 추가 항목들을 부가할 수 있으며, 여기서 서브프레임 내의 PRACH 슬롯들의 개수는 최대 4이다. 하나의 하위 실시 예에서, PRACH SCS가 60 kHz이고 “서브프레임 내의 PRACH 슬롯들의 개수”가 PRACH 설정 표에서 1일 때, 0, 1, 2, 및 3으로 인덱스된 서브프레임 내의 4개 슬롯들 중에서 하나의 슬롯은 PRACH에 사용될 수 있으며, 그 인덱스는 {0, 1, 2, 3} 중의 하나로 선택될 수 있다.
다른 하위 실시 예에서, PRACH SCS가 60 kHz이고 “서브프레임 내의 PRACH 슬롯들의 개수”가 PRACH 설정 표에서 2일 때, 0, 1, 2, 및 3으로 인덱스된 서브프레임 내의 4개 슬롯들 중에서 2개의 슬롯들이 PRACH에 의해 사용될 수 있으며, 그 인덱스들은 {(0, 1), (1,2), (2,3), (0,2), (0,3), (1,3)} 중의 하나로 선택될 수 있다. 다른 하위 실시 예에서, PRACH SCS가 60 kHz이고 “서브프레임 내의 PRACH 슬롯들의 개수”가 PRACH 설정 표에서 3이면, 0, 1, 2, 및 3으로 인덱스된 서브프레임 내의 4개 슬롯들 중에서 3개의 슬롯들이 PRACH에 사용될 수 있으며, 그 인덱스들은 {(0, 1, 2), (0,1,3), (0,2,3), (1,2,3)} 중의 하나로 선택될 수 있다.
다른 하위 실시 예에서, PRACH SCS가 60 kHz이고 “서브프레임 내의 PRACH 슬롯들의 개수”가 PRACH 설정 표에서 4이면, 60 kHz SCS의 4개 슬롯들 모두 PRACH에 의해 사용될 수 있다. 다른 하위 실시 예에서, 유사한 의미가 유지되는 한, PRACH 설정 표에서 항목들의 명칭은 NRU-sub 7에 대하여 수정될 수 있다. 일 예로, NR FR1의 PRACH 설정 표를 지원하는 것 외에, NRU-sub 7은 표 39에 나타난 바와 같은 추가 항목들 모두 또는 일부를 부가할 수 있고, 이때 서브프레임 내의 PRACH 슬롯들의 개수는 3 또는 4일 수 있다. 또한, 표 39에 나타난 바와 같은 PRACH 설정 주기, 서브프레임 번호, 및 시작 심볼은 NRU-sub 7의 60 kHz PRACH SCS를 지원하도록 수정될 수 있다.
[표 39]
다른 설계 고려사항은 NRU-sub 7이 60 kHz SCS를 사용할 때 PRACH 주파수-영역 자원을 결정하는 방법에 관한 것이다. NR의 경우, PRACH 프리앰블을 전송하기 위한 주파수 자원들은 지원되는 값들 {1, 2, 4, 8}을 가지면서 한번의 FDM'ed PRACH 경우들의 수를 제공하는 파라미터 prach-FDM; 및 UL BWP의 PRB 0에 대하여 주파수-영역에서 가장 낮은 PRACH 전송 경우의 오프셋을 제공하는 prach-frequency-start로부터 결정될 수 있다. NR-U의 경우, 60 kHz SCS에서도 12개의 연속 RB들을 갖는 PRACH 프리앰블은 최대 8.64 MHz의 대역폭이고, 이는 OCB 규정을 충족시키기 위해 추가 향상이 필요할 수 있다. 일 예에서, NRU-sub 7 PRACH는 특정 대역폭 내에서 주파수-영역에서의 적절한 자원 할당을 통해 OCB 규정을 충족시키며, 여기서 대역폭은 초기 활성 UL BWP일 수 있고, 주파수-영역에서의 PRACH는 인터레이스(interlaced), 인터리빙(interleaved), 또는 방향 반복 유형의 자원 할당들을 따를 수 있다.
일 실시 예에서, NRU-sub 7에 대하여, PRACH 프리앰블들을 전송하기 위한 주파수 자원은 NR FR1의 유사한 정의를 갖는 파라미터 prach-FDM 및 prach-frequency-start로부터 적어도 부분적으로 결정될 수 있다. 하나의 하위 실시 예에서, prach-FDM은 NR FR1과 동일한 {1, 2, 4, 8}의 값들을 지원할 수 있다. 다른 하위 실시 예에서, prach-FDM은 {1, 2} 또는 {1, 2, 4}와 같이 {1, 2, 4, 8}의 값들의 서브세트를 지원할 수 있다. 다른 하위 실시 예에서, prach-FDM은 NR과 다른 값들을 지원할 수 있다. 다른 하위 실시 예에서, 주파수-영역에서 인터레이스/반복-유형의 자원 할당을 통해 NR-U PRACH가 강화될 때, PRACH 프리앰블들을 전송하기 위한 인터레이스/반복의 최저 주파수 자원은 파라미터 prach-FDM 및 prach-frequency-start로부터 결정될 수 있다.
일 실시 예에서, NRU-sub 7에 대하여, OCB 규정은 60 kHz SCS를 사용함으로써 그리고 초기 활성 UL BWP 내에서 UE에 다수의 FDM'ed PRACH 경우들을 할당함으로써 충족될 수 있다. 예를 들어, PRACH에 대하여 60 kHz SCS를 갖는 2개의 FDM PRACH 경우들에서, OCB 규정은 20 MHz의 초기 활성 UL BWP에 대하여 충족될 수 있다.
다른 실시 예에서, NR-U PRACH가 인터레이스, 인터리빙, 또는 방향 반복 유형의 자원 할당을 통해 OCB 규정을 충족시키도록 향상될 때, PRACH 프리앰블을 전송하기 위한 나머지 주파수 자원은 인터레이스/반복의 구조를 나타내는 새로운 상위 계층 파라미터들을 도입함으로써 명시적으로 결정될 수 있고; 또는 기존의 L1 또는 상위 계층 파라미터들(예를 들어, prach-FDM, prach-frequency-start, 초기 활성 UL BWP 대역폭 등) 및 이러한 파라미터들을 주파수-영역에서 NRU-sub 7 PRACH 자원들에 대한 인터레이스들/반복들의 구조/할당에 매핑하는 사전 정의된 맵핑 규칙을 통해 암시적으로 결정될 수 있다.
비면허 대역은 LAA(licensed-assisted-access) 모드, 예를 들어 비-독립형 모드에서 동작될 수 있으며, 비-독립형 모드에 대한 SS/PBCH 블록의 뉴머롤로지는 상위 계층에 의해 설정될 수 있다. 예를 들어, 비-독립형 모드에서 동작하는 sub-7 비면허 대역의 경우, SS/PBCH 블록의 뉴머롤로지는 {NCP를 갖는 15 kHz SCS, NCP를 갖는 30 kHz SCS, NCP를 갖는 60 kHz SCS, ECP를 갖는 60 kHz} 또는 {NCP를 갖는 15 kHz SCS, NCP를 갖는 30 kHz SCS, NCP를 갖는 60 kHz SCS, ECP를 갖는 60 kHz}의 서브세트이다. 다른 예에서, 비-독립형 모드에서 동작하는 sub-7 비면허 대역의 경우, SS/PBCH 블록의 뉴머롤로지는 NCP를 갖는 60 kHz SCS로 고정될 수 있다. 또 다른 예에서, 비-독립형 모드에서 동작하는 sub-7 비면허 대역의 경우, SS/PBCH 블록의 뉴머롤로지는 ECP를 갖는 60 kHz SCS로 고정될 수 있다.
일 실시 예에서, 비-독립형 모드의 SS/PBCH 블록은 독립형 모드와 동일하다. 원래 RMSI/OSI/페이징의 CORESET을 다중화하기 위한 예비 심볼들은 설정된 CSI-RS를 전송하기 위해 이용되거나 LBT를 위해 남겨지거나, 또는 잘릴(truncated) 수 있다.
도 33은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 예시적인 BW(3300)를 도시한다. 도 33에 도시된 SS/PBCH 블록의 예시적인 BW(3300)의 실시 예는 단지 예시를 위한 것이다. 도 33은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 예에서, 초기 접속에서 타이밍의 모호성을 피하기 위해, 비-독립형 모드에 대한 SS/PBCH 블록은 미리 정의된 동기화 래스터에서 전송되지 않는다.
다른 예에서, SS/PBCH 블록의 채널 점유를 최대화하기 위해, SS/PBCH 블록의 BW는 20개로부터 24개 PRB들로 확대될 수 있다. SS/PBCH 블록의 BW 확대를 나타내는 예가 도 33에 도시되어 있다.
일 예에서(예를 들어, 도 33의 3301), 독립형 SS/PBCH 블록에서 SSS의 양측에 매핑된 RB들은 PBCH의 BW가 24개 RB들이 되도록 PBCH를 포함하는 심볼들에 매핑된다.
일 예에서(예를 들어, 도 33의 3302), PBCH의 BW가 24 RB들이 되도록 독립형 SS/PBCH 블록에서 PBCH 또는 SSS를 포함하는 심볼들의 각 측에 PBCH를 위해 매핑된 다른 2개의 RB들을 추가한다.
일 예에서(예를 들어, 도 33의 3303), 3301에서의 수정 위에, SSS는 PBCH 및 SSS의 BW가 모두 24개 RB들이 되도록 인터리빙 방식으로 매핑된다(예를 들어, 짝수 인덱스 또는 홀수 인덱스만의 RE들에 매핑됨).
일 예에서(예를 들어, 도 33의 3304), 3303에서의 수정 위에, PSS는 PSS, SSS, 및 PBCH의 BW가 모두 24개 RB들이 되도록 인터리빙 방식으로 매핑된다(예를 들어, 짝수 인덱스 또는 홀수 인덱스만의 RE들에 매핑됨).
다른 실시 예에서, 비-독립형 모드의 SS/PBCH 블록은 독립형 모드와 다르다.
일 예에서, SS/PBCH 블록은 SSS 및 PBCH(SS/PBCH 블록의 연관된 DMRS 포함)만을 포함하고, 비-독립형 모드의 SS/PBCH 블록에는 PSS가 없다. 예를 들어, 비-독립형 모드의 SS/PBCH 블록은 블록을 구성하는 3개의 연속된 심볼들만 있도록 PSS에 대한 심볼이 잘린 독립형 모드의 블록이다.
다른 예에서, 초기 접속에서 타이밍의 모호성을 피하기 위해, 비-독립형 모드에 대한 SS/PBCH 블록은 미리 정의된 동기화 래스터에서 전송되지 않는다.
도 34는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다른 예시적인 BW(3400)를 도시한다. 도 34에 도시된 SS/PBCH 블록의 다른 예시적인 BW(3400)의 실시 예는 단지 예시를 위한 것이다. 도 34는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
또 다른 예에서, SS/PBCH 블록의 채널 점유를 최대화하기 위해, SS/PBCH 블록의 BW는 20개로부터 24개 PRB들로 확대될 수 있다. SS/PBCH 블록의 BW 확대를 나타내는 예가 도 34에 도시되어 있다.
일 예에서(예를 들어, 도 34의 3401), 독립형 SS/PBCH 블록에서 SSS의 양측에 매핑된 RB들은 PBCH의 BW가 24개 RB들이 되도록 PBCH를 포함하는 심볼들에 매핑된다.
일 예에서(예를 들어, 도 34의 3402), PBCH의 BW가 24 RB들이 되도록 독립형 SS/PBCH 블록에서 PBCH 또는 SSS를 포함하는 심볼들의 각 측에 PBCH를 위해 매핑된 다른 2개의 RB들을 추가한다.
일 예에서(예를 들어, 도 34의 3403), 3401에서의 수정 위에, SSS는 PBCH 및 SSS의 BW가 모두 24개 RB들이 되도록 인터리빙 방식으로 매핑된다(예를 들어, 짝수 인덱스 또는 홀수 인덱스만의 RE들에 매핑됨).
일 예에서, 비-독립형 모드에 대한 SS/PBCH 블록의 슬롯(들)으로의 매핑은 미리 정의될 수 있으며, 이때 각각의 SS/PBCH 블록은 3개의 연속된 심볼들(20개 RB들의 BW 또는 24개 RB들의 BW를 가진)을 포함한다.
일 예에서, SSS 및 PBCH에 대한 심볼의 매핑은 독립형 모드에서의 매핑 패턴과 동일할 수 있고, 독립형 모드에서 PSS에 대하여 매핑된 심볼은 LBT 수행 또는 설정된 CSI-RS 전송 중 적어도 하나와 같은 다른 목적으로 사용될 수 있다.
도 35는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 예시적인 매핑(3500)을 도시한다. 도 35에 도시된 SS/PBCH 블록의 매핑(3500)의 실시 예는 단지 예시를 위한 것이다. 도 35는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 36은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다른 예시적인 매핑(3600)을 도시한다. 도 36에 도시된 SS/PBCH 블록의 매핑(3600)의 실시 예는 단지 예시를 위한 것이다. 도 36은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 37은 본 개시의 실시 예들에 따른 SS/PBCH 블록의 또 다른 예시적인 매핑(3700)을 도시한다. 도 37에 도시된 SS/PBCH 블록의 매핑(3700)의 실시 예는 단지 예시를 위한 것이다. 도 37은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
또 다른 실시 예에서, 비-독립형 모드에 대한 SS/PBCH 블록들의 매핑은 버스트 내에서 이웃 블록들 사이에 갭이 없도록 또는 버스트 내의 슬롯 내에서 이웃 블록들 사이에 갭이 없도록 가능한 한 촘촘할 수 있다. 표준 CP 및 확장 CP에 대하여 각각 3개의 심볼들을 갖는 SS/PBCH 블록들에 대한 예들이 도 35 및 도 36에 도시되어 있다. 4개의 심볼들을 갖는 SS/PBCH 블록들에 대한 추가 예들이 도 37에 도시되어 있다.
캐리어의 OCB 요건을 충족시키기 위해 SS/PBCH 블록(SSB)에 대하여 더 큰 SCS를 사용하는 것(예를 들어, FR1에 대해 60 kHz를 사용하는 것) 외에, 다른 접근법이 있을 수 있다.
일 예에서, 이 접근법은 비-독립형 동작에 적용될 수 있으며, 다른 신호/채널을 다중화하지 않은 SS/PBCH 블록은 OCB 요구사항을 충족시킬 수 없다. 다른 예에서, 이 접근법은 PCell에 적용될 수 있고, 방송 정보(예를 들어, RMSI)의 PDCCH/PDSCH는 SS/PBCH 블록과 동일한 슬롯 내에서 다중화되지 않는다. 또 다른 예에서, 이 접근법은 비-셀 정의 SS/PBCH 블록에 적용될 수 있다(예를 들어, 표시는 SS/PBCH 블록의 PBCH에 있다).
도 38a는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 예시적인 위치(3800)를 도시한다. 도 38a에 도시된 SS/PBCH 블록의 위치(3800)의 실시 예는 단지 예시를 위한 것이다. 도 38a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 예에서, OCB 요건을 충족시키기 위해 캐리어 내에 FDM된 다수의 SS/PBCH 블록들, 예를 들어, 20 MHz BW를 갖는 캐리어의 OCB 요건을 충족시키기 위해 SCS가 30 kHz인 2개의 SS/PBCH 블록들이 있을 수 있다. 이 접근법의 예시가 도 38a에 도시되어 있다.
다수의 SS/PBCH 블록들의 위치들의 일 예에서, 다수의 SS/PBCH 블록들은 OCB 요건이 충족될 수 있도록 서로 떨어져 위치된다(예를 들어, 주파수-영역에서 인접한 SS/PBCH 블록들 사이에 잠재적인 갭들이 있을 수 있음).
다수의 SS/PBCH 블록들의 위치들의 다른 예에서, 다수의 SS/PBCH 블록들은 서로 옆에 위치하고 OCB 요건이 충족될 수 있다(예를 들어, 주파수-영역에서 인접한 SS/PBCH 블록들 사이에 갭이 없음).
상이한 SS/PBCH 블록들 상의 셀 ID의 일 예에서, 다수의 SS/PBCH 블록들은 상이한 셀 ID들을 사용하며, 동일한 대역 내의 상이한 SS/PBCH 블록들에서의 신호들과 채널들은 상이하다.
상이한 SS/PBCH 블록들 상의 셀 ID의 다른 예에서, 다수의 SS/PBCH 블록들은 동일한 셀 ID를 사용하며, 동일한 대역 내의 상이한 SS/PBCH 블록들에서의 신호들과 채널들은 동일하다. UE의 관점에서, 다수의 SS/PBCH 블록들은 함께 셀을 정의한다.
일 예에서, 다수의 SS/PBCH 블록들에 대한 모든 주파수 위치들은 SS 래스터들 상에 있다. 이 예의 한가지 고려에서, 동일한 캐리어에서 다른 SS/PBCH 블록의 위치의 표시가 있다. 예를 들어, 주파수 위치는 SS 래스터로 표현된다. 다른 예에서, 위치가 표시된 다른 SS/PBCH 블록은 인접 SS/PBCH 블록이다.
다른 예에서, 다수의 SS/PBCH 블록들 중 하나만이 SS 래스터 상에 있고, 다른 것들은 SS 래스터 상에 위치하거나 위치하지 않을 수 있다. 이 예에서, SS 래스터 상의 SS/PBCH 블록에 있는 다른 SS/PBCH 블록들의 주파수 위치가 표시된다. 예를 들어, 주파수 위치는 채널 래스터로 표현된다.
도 38b는 본 개시의 실시 예들에 따른 SS/PBCH 블록의 다른 예시적인 위치(3850)를 도시한다. 도 38b에 도시된 SS/PBCH 블록의 위치(3850)의 실시 예는 단지 예시를 위한 것이다. 도 38b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
다른 접근법에서, 캐리어 내에 다수의 SS/PBCH 블록들이 있을 수 있고, 일부 SS/PBCH 블록들은 OCB 요건을 충족시키기 위해 FDM 방식으로 다수의 부분들로 분할되고 함께 다중화될 수 있다(예를 들어, 30 kHz SCS를 갖는 제1 SS/PBCH 블록 및 20 MHz BW를 갖는 캐리어에 대한 OCB 요구사항을 충족하기 위해 제1 SS/PBCH 블록의 각 측에 있는 제2 SS/PBCH 블록의 FDM된 2개 부분). 이 접근법의 예시가 도 38b에 도시되어 있다.
다수의 SS/PBCH 블록들의 주파수 위치들의 일 예에서, 이들 중 적어도 하나는 초기 접속 목적을 위해 SS 래스터 상에 위치된다(예를 들어, 도 38b의 주파수 위치 1).
일 예에서, SS/PBCH 블록에는, 다른 SS/PBCH 블록에 대한 각 부분의 주파수 위치(예를 들어, 도 38b의 SSB2 부분 1 및 부분 2의 주파수 위치)에 대한 표시가 있다.
다른 예에서, SS/PBCH 블록에는, 다른 SS/PBCH 블록의 주파수 위치에 대한 표시가 있고, 다른 SS/PBCH 블록의 BW가 고정되어 있으므로 단일 주파수 위치 표시이면 충분하다(예를 들어 가장 낮은 RB 또는 중간 RB의 위치).
또 다른 예에서, 다른 SS/PBCH 블록의 주파수 위치에 대한 표시는 없으며, 다른 SS/PBCH 블록의 상대적 위치는 고정되어 있다. 예를 들어, SSB2 부분 1과 부분 2는 모두 10 RB 대역폭을 가지며 도 38b에서 SSB1의 각 측에 위치한다.
상이한 SS/PBCH 블록들 상의 셀 ID의 일 예에서, 다수의 SS/PBCH 블록들은 상이한 셀 ID들을 사용하며, 동일한 대역 내의 상이한 SS/PBCH 블록들에서의 신호들과 채널들은 상이하다.
상이한 SS/PBCH 블록들 상의 셀 ID의 다른 예에서, 다수의 SS/PBCH 블록들은 동일한 셀 ID를 사용하며, 동일한 대역 내의 상이한 SS/PBCH 블록들에서의 신호들과 채널들은 동일하다. UE의 관점에서, 다수의 SS/PBCH 블록들은 함께 셀을 정의한다.
도 39는 본 개시의 실시 예들에 따른 기지국(BS)(예를 들어, 도 1에 도시된 101-103)에 의해 수행될 수 있는, 더 큰 서브캐리어 간격을 지원하는 방법(3900)의 흐름도를 도시한다. 도 39에 도시된 방법(3900)의 실시 예는 단지 예시를 위한 것이다. 도 39는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 39에 도시된 바와 같이, 방법(3900)은 단계 3902에서 시작한다. 단계 3902에서, 기지국은 SS/PBCH 블록에 대한 동작 모드를 상기 SS/PBCH 블록이 LAA(licensed-assisted-access) 2차 셀(Scell)에서 사용되는 제1 동작 모드로서 또는 상기 SS/PBCH 블록이 적어도 1차 셀(Pcell)에서 사용되는 제2 동작 모드로서 설정한다.
일 실시 예에서, 상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조는 상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조보다 짧은 하나의 심볼이고, 상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조에서 제1 동기 신호(PSS: primary synchronization signal)에 매핑된 심볼은 상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조에서 잘린다(truncate).
일 실시 예에서, 상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴은 SS/PBCH 블록들에 매핑된 슬롯 내의 연속적인 심볼들을 포함하고, 상기 슬롯은 적어도 2개보다 많은 SS/PBCH 블록들에 매핑되며, 상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴은 SS/PBCH 블록들에 매핑된 슬롯 내의 비-연속적인 심볼들을 포함하고, 상기 슬롯은 최대 2개의 SS/PBCH 블록들에 매핑된다.
이러한 실시 예들에서, 상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴에 대하여, 상기 SS/PBCH 블록 구조가 4개의 심볼들을 포함하도록 구성된 경우, 3개의 SS/PBCH 블록들은 슬롯 내의 시작 심볼로서 각각 심볼 0, 심볼 4, 및 심볼 7에 매핑되고, 상기 SS/PBCH 블록 구조가 3개의 심볼들을 포함하도록 구성된 경우, 4개의 SS/PBCH 블록들은 슬롯 내의 시작 심볼로서 각각 심볼 0, 심볼 3, 심볼 6, 및 심볼 9에 매핑된다.
몇몇 실시 예들에서, 단계 3902에서, 기지국은 상기 제1 및 제2 동작 모드에 대하여 각각 설정된 상기 제1 및 제2 파라미터 세트에 대한 서브캐리어 간격(SCS: subcarrier spacing)을 포함하는 상기 SS/PBCH 블록의 뉴머롤로지(numerology)를 설정할 수 있다. 이러한 실시 예들에서, 상기 제1 동작 모드에서 상기 SS/PBCH 블록에 대하여 설정된 제1 서브캐리어 간격은 상기 제2 동작 모드에서 상기 SS/PBCH 블록에 대하여 설정된 제2 서브캐리어 간격보다 크고, 상기 제1 동작 모드에서 상기 SS/PBCH 블록에 대하여 60 kHz의 서브캐리어 간격이 설정되고, 상기 제2 동작 모드에서 상기 SS/PBCH 블록에 대하여 30 kHz의 서브캐리어 간격이 설정된다.
몇몇 실시 예들에서, 단계 3902에서, 기지국은 상기 SS/PBCH 블록이 상기 제2 동작 모드에서 설정될 때 잔여 최소 시스템 정보(RMSI: remaining minimum system information)에 대한 스케줄링 정보를 포함하는 물리 하향링크 제어 채널(PDCCH: physical downlink control channel)의 공통 탐색 공간(CSS: common search space)을 모니터링하기 위한 제어 자원 세트(CORESET: control resource set)의 파라미터들을 설정하는 것을 더 포함할 수 있다. 이러한 실시 예들에서, 상기 제어 자원 세트의 상기 파라미터들은 상기 SS/PBCH 블록의 상기 서브캐리어 간격인 상기 제어 자원 세트의 서브캐리어 간격, 24로 설정된 상기 제어 자원 세트의 대역폭, 1, 2, 또는 3으로 설정된 상기 제어 자원 세트에 대한 다수의 심볼들, 및 상기 자원 제어 세트의 제1 자원 블록과 상기 SS/PBCH 블록의 제1 자원 블록 사이에 0, 1, 2, 또는 3으로 설정된 주파수 오프셋 중의 적어도 하나를 포함한다.
단계 3904에서, 기지국은 파라미터 세트를 상기 SS/PBCH 블록의 동작 모드가 상기 제1 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제1 파라미터 세트로서 설정하거나 상기 SS/PBCH 블록의 동작 모드가 상기 제2 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제2 파라미터 세트로서 설정한다. 이때 상기 제1 및 제2 파라미터 세트들이 서로 다른 정보를 포함하고, 상기 정보가 SS/PBCH 블록 구조 또는 SS/PBCH 블록 시간-영역 매핑 패턴 중 적어도 하나를 포함한다.
단계 3906에서, 기지국은 상기 설정된 동작 모드에 기초한 상기 설정된 파라미터 세트를 이용하여 하향링크 채널을 통해 사용자 장치(UE: user equipment)로 상기 SS/PBC 블록을 송신한다.
본 개시는 예시적인 실시 예로 설명되었지만, 본 기술 분야에서 통상의 기술자에게는 다양한 변경들 및 수정들이 제안될 수 있다. 본 개시는 첨부된 청구 범위 내에 속하는 그러한 변경들 및 수정들을 포함하는 것으로 의도된 것이다.
본 출원의 설명 중 어느 것도 특정 구성요소, 단계, 또는 기능이 청구 범위에 포함되어야 하는 필수 요소임을 암시하는 것으로 해석되어서는 안된다. 특허 대상의 범위는 청구 범위에 의해서만 정의된다. 또한, 어떠한 청구항도 “~에 대한 수단”이라는 용어가 쓰이지 않는 한 미국특허법 제112조(f) 조항을 유발하려는 의도가 없다.
Claims (15)
- 무선 통신 시스템의 사용자 장치(UE: user equipment)에 있어서,
기지국(BS: base station)으로부터, 동작 모드에 기초한 파라미터 세트를 이용하여 하향링크 채널을 통해 동기 신호(SS: synchronization signal) 및 물리 방송 채널(PBCH: physical broadcast channel) 블록을 수신하도록 설정된 송수신기;
를 포함하고,
상기 동작 모드는 상기 SS/PBCH 블록이 LAA(licensed-assisted-access) 2차 셀(Scell: secondary cell)에서 사용되는 제1 동작 모드 또는 상기 SS/PBCH 블록이 적어도 1차 셀(Pcell: primary cell)에서 사용되는 제2 동작 모드로서 상기 SS/PBCH 블록에 대하여 설정되고,
상기 파라미터 세트는 상기 SS/PBCH 블록의 동작 모드가 상기 제1 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제1 파라미터 세트, 또는 상기 SS/PBCH 블록의 동작 모드가 상기 제2 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제2 파라미터 세트로서 설정되며, 그리고
상기 제1 및 제2 파라미터 세트들은 서로 다른 정보를 포함하고, 상기 정보는 SS/PBCH 블록 구조 또는 SS/PBCH 블록 시간-영역 매핑 패턴 중 적어도 하나를 포함하는
것을 특징으로 하는 사용자 장치. - 제1항에 있어서,
상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조는 상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조보다 짧은 하나의 심볼이고;
상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조에서 제1 동기 신호(PSS: primary synchronization signal)에 매핑된 심볼은 상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조에서 잘리는(truncate)
것을 특징으로 하는 사용자 장치. - 제1항에 있어서,
상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴은 SS/PBCH 블록들에 매핑된 슬롯 내의 연속적인 심볼들을 포함하고, 상기 슬롯은 적어도 2개보다 많은 SS/PBCH 블록들에 매핑되고;
상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴은 SS/PBCH 블록들에 매핑된 슬롯 내의 비-연속적인 심볼들을 포함하고, 상기 슬롯은 최대 2개의 SS/PBCH 블록들에 매핑되고; 그리고
상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴에 대하여,
상기 SS/PBCH 블록 구조가 4개의 심볼들을 포함하도록 설정된 경우, 3개의 SS/PBCH 블록들은 슬롯 내의 시작 심볼로서 각각 심볼 0, 심볼 4, 및 심볼 7에 매핑되고;
상기 SS/PBCH 블록 구조가 3개의 심볼들을 포함하도록 설정된 경우, 4개의 SS/PBCH 블록들은 슬롯 내의 시작 심볼로서 각각 심볼 0, 심볼 3, 심볼 6, 및 심볼 9에 매핑되는
것을 특징으로 하는 사용자 장치. - 제1항에 있어서,
상기 송수신기에 동작 가능하도록 연결된 적어도 하나의 프로세서는 상기 제1 및 제2 동작 모드에 대하여 각각 설정된 상기 제1 및 제2 파라미터 세트에 대한 서브캐리어 간격(SCS: subcarrier spacing)을 포함하는 상기 SS/PBCH 블록의 뉴머롤로지(numerology)를 결정하도록 설정되고, 상기 제1 동작 모드에서 상기 SS/PBCH 블록에 대하여 설정된 제1 서브캐리어 간격은 상기 제2 동작 모드에서 상기 SS/PBCH 블록에 대하여 설정된 제2 서브캐리어 간격보다 크고,
상기 제1 동작 모드에서 상기 SS/PBCH 블록에 대하여 60 kHz의 서브캐리어 간격이 설정되고, 상기 제2 동작 모드에서 상기 SS/PBCH 블록에 대하여 30 kHz의 서브캐리어 간격이 설정되는
것을 특징으로 하는 사용자 장치. - 제1항에 있어서,
상기 송수신기에 동작 가능하도록 연결된 적어도 하나의 프로세서는 상기 SS/PBCH 블록이 상기 제2 동작 모드에서 설정될 때 잔여 최소 시스템 정보(RMSI: remaining minimum system information)에 대한 스케줄링 정보를 포함하는 물리 하향링크 제어 채널(PDCCH: physical downlink control channel)의 공통 탐색 공간(CSS: common search space)을 모니터링하기 위한 제어 자원 세트(CORESET: control resource set)의 파라미터들을 결정하도록 설정되고,
상기 제어 자원 세트의 상기 파라미터들은 상기 SS/PBCH 블록의 상기 서브캐리어 간격인 상기 제어 자원 세트의 서브캐리어 간격, 24로 설정된 상기 제어 자원 세트의 대역폭, 1, 2, 또는 3으로 설정된 상기 제어 자원 세트에 대한 다수의 심볼들, 및 상기 자원 제어 세트의 제1 자원 블록과 상기 SS/PBCH 블록의 제1 자원 블록 사이에 0, 1, 2, 또는 3으로 설정된 주파수 오프셋 중의 적어도 하나를 포함하는
것을 특징으로 하는 사용자 장치. - 무선 통신 시스템의 기지국(BS: base station)에 있어서,
동기 신호(SS: synchronization signal) 및 물리 방송 채널(PBCH: physical broadcast channel) 블록에 대한 동작 모드를 상기 SS/PBCH 블록이 LAA(licensed-assisted-access) 2차 셀(Scell: secondary cell)에서 사용되는 제1 동작 모드 또는 상기 SS/PBCH 블록이 적어도 1차 셀(Pcell: primary cell)에서 사용되는 제2 동작 모드로서 설정하고;
파라미터 세트를 상기 SS/PBCH 블록의 동작 모드가 상기 제1 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제1 파라미터 세트 또는 상기 SS/PBCH 블록의 동작 모드가 상기 제2 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제2 파라미터 세트로서 설정하며, 이때 상기 제1 및 제2 파라미터 세트들이 서로 다른 정보를 포함하고, 상기 정보가 SS/PBCH 블록 구조 또는 SS/PBCH 블록 시간-영역 매핑 패턴 중 적어도 하나를 포함하는,
적어도 하나의 프로세서; 및
사용자 장치(UE: user equipment)로, 상기 적어도 하나의 프로세서에 동작 가능하도록 연결되고, 상기 설정된 동작 모드에 기초한 상기 설정된 파라미터 세트를 이용하여 하향링크 채널을 통해 상기 SS/PBC 블록을 송신하도록 구성된 송수신기;
를 포함하는 기지국. - 제6항에 있어서,
상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조는 상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조보다 짧은 하나의 심볼이고;
상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조에서 제1 동기 신호(PSS: primary synchronization signal)에 매핑된 심볼은 상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조에서 잘리는(truncate)
것을 특징으로 하는 기지국. - 제6항에 있어서,
상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴은 SS/PBCH 블록들에 매핑된 슬롯 내의 연속적인 심볼들을 포함하고, 상기 슬롯은 적어도 2개보다 많은 SS/PBCH 블록들에 매핑되고;
상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴은 SS/PBCH 블록들에 매핑된 슬롯 내의 비-연속적인 심볼들을 포함하고, 상기 슬롯은 최대 2개의 SS/PBCH 블록들에 매핑되고; 그리고
상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴에 대하여,
상기 SS/PBCH 블록 구조가 4개의 심볼들을 포함하도록 설정된 경우, 3개의 SS/PBCH 블록들은 슬롯 내의 시작 심볼로서 각각 심볼 0, 심볼 4, 및 심볼 7에 매핑되고;
상기 SS/PBCH 블록 구조가 3개의 심볼들을 포함하도록 설정된 경우, 4개의 SS/PBCH 블록들은 슬롯 내의 시작 심볼로서 각각 심볼 0, 심볼 3, 심볼 6, 및 심볼 9에 매핑되는
것을 특징으로 하는 기지국. - 제6항에 있어서,
상기 적어도 하나의 프로세서는 상기 제1 및 제2 동작 모드에 대하여 각각 설정된 상기 제1 및 제2 파라미터 세트에 대한 서브캐리어 간격(SCS: subcarrier spacing)을 포함하는 상기 SS/PBCH 블록의 뉴머롤로지(numerology)를 결정하도록 설정되고, 상기 제1 동작 모드에서 상기 SS/PBCH 블록에 대하여 설정된 제1 서브캐리어 간격은 상기 제2 동작 모드에서 상기 SS/PBCH 블록에 대하여 설정된 제2 서브캐리어 간격보다 크고,
상기 제1 동작 모드에서 상기 SS/PBCH 블록에 대하여 60 kHz의 서브캐리어 간격이 설정되고, 상기 제2 동작 모드에서 상기 SS/PBCH 블록에 대하여 30 kHz의 서브캐리어 간격이 설정되는
것을 특징으로 하는 기지국. - 제6항에 있어서,
상기 적어도 하나의 프로세서는 상기 SS/PBCH 블록이 상기 제2 동작 모드에서 설정될 때 잔여 최소 시스템 정보(RMSI: remaining minimum system information)에 대한 스케줄링 정보를 포함하는 물리 하향링크 제어 채널(PDCCH: physical downlink control channel)의 공통 탐색 공간(CSS: common search space)을 모니터링하기 위한 제어 자원 세트(CORESET: control resource set)의 파라미터들을 결정하도록 구성되고,
상기 제어 자원 세트의 상기 파라미터들은 상기 SS/PBCH 블록의 상기 서브캐리어 간격인 상기 제어 자원 세트의 서브캐리어 간격, 24로 설정된 상기 제어 자원 세트의 대역폭, 1, 2, 또는 3으로 설정된 상기 제어 자원 세트에 대한 다수의 심볼들, 및 상기 자원 제어 세트의 제1 자원 블록과 상기 SS/PBCH 블록의 제1 자원 블록 사이에 0, 1, 2, 또는 3으로 설정된 주파수 오프셋 중의 적어도 하나를 포함하는
것을 특징으로 하는 기지국. - 무선 통신 시스템의 기지국(BS: base station)의 방법에 있어서,
동기 신호(SS: synchronization signal) 및 물리 방송 채널(PBCH: physical broadcast channel) 블록에 대한 동작 모드를 상기 SS/PBCH 블록이 LAA(licensed-assisted-access) 2차 셀(Scell: secondary cell)에서 사용되는 제1 동작 모드 또는 상기 SS/PBCH 블록이 적어도 1차 셀(Pcell: primary cell)에서 사용되는 제2 동작 모드로서 설정하는 단계;
파라미터 세트를 상기 SS/PBCH 블록의 동작 모드가 상기 제1 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제1 파라미터 또는 상기 SS/PBCH 블록의 동작 모드가 상기 제2 동작 모드로 설정될 때 상기 SS/PBCH 블록에 대한 제2 파라미터 세트로서 설정하는 단계로서, 상기 제1 및 제2 파라미터 세트들이 서로 다른 정보를 포함하고, 상기 정보가 SS/PBCH 블록 구조 또는 SS/PBCH 블록 시간-영역 매핑 패턴 중 적어도 하나를 포함하는, 상기 설정하는 단계; 그리고
상기 설정된 동작 모드에 기초한 상기 설정된 파라미터 세트를 이용하여 하향링크 채널을 통해 사용자 장치(UE: user equipment)로 상기 SS/PBC 블록을 송신하는 단계;
을 포함하는 방법. - 제11항에 있어서,
상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조는 상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조보다 짧은 하나의 심볼이고;
상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조에서 제1 동기 신호(PSS: primary synchronization signal)에 매핑된 심볼은 상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 구조에서 잘리는(truncate)
것을 특징으로 하는 방법. - 제11항에 있어서,
상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴은 SS/PBCH 블록들에 매핑된 슬롯 내의 연속적인 심볼들을 포함하고, 상기 슬롯은 적어도 2개보다 많은 SS/PBCH 블록들에 매핑되고;
상기 제2 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴은 SS/PBCH 블록들에 매핑된 슬롯 내의 비-연속적인 심볼들을 포함하고, 상기 슬롯은 최대 2개의 SS/PBCH 블록들에 매핑되고; 그리고
상기 제1 동작 모드에 대하여 설정된 상기 SS/PBCH 블록 시간-영역 매핑 패턴에 대하여,
상기 SS/PBCH 블록 구조가 4개의 심볼들을 포함하도록 설정된 경우, 3개의 SS/PBCH 블록들은 슬롯 내의 시작 심볼로서 각각 심볼 0, 심볼 4, 및 심볼 7에 매핑되고;
상기 SS/PBCH 블록 구조가 3개의 심볼들을 포함하도록 설정된 경우, 4개의 SS/PBCH 블록들은 슬롯 내의 시작 심볼로서 각각 심볼 0, 심볼 3, 심볼 6, 및 심볼 9에 매핑되는
것을 특징으로 하는 방법. - 제11항에 있어서,
상기 제1 및 제2 동작 모드에 대하여 각각 설정된 상기 제1 및 제2 파라미터 세트에 대한 서브캐리어 간격(SCS: subcarrier spacing)을 포함하는 상기 SS/PBCH 블록의 뉴머롤로지(numerology)를 설정하는 동작;
을 더 포함하고,
상기 제1 동작 모드에서 상기 SS/PBCH 블록에 대하여 설정된 제1 서브캐리어 간격은 상기 제2 동작 모드에서 상기 SS/PBCH 블록에 대하여 설정된 제2 서브캐리어 간격보다 크고;
상기 제1 동작 모드에서 상기 SS/PBCH 블록에 대하여 60 kHz의 서브캐리어 간격이 설정되고;
상기 제2 동작 모드에서 상기 SS/PBCH 블록에 대하여 30 kHz의 서브캐리어 간격이 설정되는
것을 특징으로 하는 방법. - 제11항에 있어서,
상기 SS/PBCH 블록이 상기 제2 동작 모드에서 설정될 때 잔여 최소 시스템 정보(RMSI: remaining minimum system information)에 대한 스케줄링 정보를 포함하는 물리 하향링크 제어 채널(PDCCH: physical downlink control channel)의 공통 탐색 공간(CSS: common search space)을 모니터링하기 위한 제어 자원 세트(CORESET: control resource set)의 파라미터들을 설정하는 동작;
을 더 포함하고,
상기 제어 자원 세트의 상기 파라미터들은 상기 SS/PBCH 블록의 상기 서브캐리어 간격인 상기 제어 자원 세트의 서브캐리어 간격, 24로 설정된 상기 제어 자원 세트의 대역폭, 1, 2, 또는 3으로 설정된 상기 제어 자원 세트에 대한 다수의 심볼들, 및 상기 자원 제어 세트의 제1 자원 블록과 상기 SS/PBCH 블록의 제1 자원 블록 사이에 0, 1, 2, 또는 3으로 설정된 주파수 오프셋 중의 적어도 하나를 포함하는
것을 특징으로 하는 방법.
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