KR20200119013A - 열전도 네트워크를 포함한 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 제1반도체 다이 상에 스택된 제2반도체 다이와, 제1 및 제2반도체 다이들을 덮는 밀봉재 및 밀봉재 내에 분산된 복수의 열전도 볼들을 포함하여 구성된 열전도 네트워크를 포함할 수 있다.

Description

열전도 네트워크를 포함한 반도체 패키지{Semiconductor package including thermal conduction network structure}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 열전도 네트워크 구조 (thermal conduction network structure)를 포함한 반도체 패키지에 관한 것이다.
복수의 반도체 다이(semiconductor die)들을 하나의 패키지 구조 내에 통합하는 시도들이 이루어지고 있다. 하나의 반도체 패키지 제품이 고속 동작 및 대용량 데이터(data) 처리, 다기능 동작을 수행하도록 구성하는 시도들이 이루어지고 있다. 시스템 인 패키지(SIP: System In Package) 기술이 통합된 반도체 패키지 구조로서 주목되고 있다.
다양한 구조의 시스템 인 패키지 구조들이 제시되고 있다. 일 예로, 하부 다이(bottom die) 상에 상부 다이(top die)들을 스택(stack)한 3차원 구조로 시스템 인 패키지를 구현할 수 있다. 이러한 3차원 구조는, 서로 수직하게 스택된 다이들의 배치 구조로 인해, 열 방출이 원활하게 이루어지지 못하는 구조적 문제점을 가질 수 있다. 열 방출 문제가 개선된 시스템 인 패키지를 구현하고자 하는 여러 시도들이 제시되고 있다.
본 출원은, 제1반도체 다이 상에 제2반도체 다이가 수직하게 스택된 구조에서, 제1반도체 다이로부터 발생된 열을 패키지 외부로 방출시키는 열전도 네트워크를 포함한 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 제1반도체 다이 상에 스택(stack)된 제2반도체 다이; 상기 제1반도체 다이 상을 덮고 상기 제2반도체 다이를 둘러싸는 밀봉재(encapsulant); 및 상기 밀봉재 내에 분산된 복수의 열전도 볼(ball)들을 포함하여 구성된 열전도 네트워크(network)를 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 제1반도체 다이 상에 스택된 제2반도체 다이; 상기 제1반도체 다이 상을 덮고 상기 제2반도체 다이를 둘러싸는 밀봉재; 상기 밀봉재 내에 분산된 복수의 볼 코어(ball core)들; 및 상기 볼 코어들 표면을 감싸고 서로 연결되도록 연장된 열전도 네트워크를 포함하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 제1반도체 다이 상에 제2반도체 다이가 수직하게 스택된 구조에서, 제1반도체 다이로부터 발생된 열을 패키지 외부로 방출시키는 열전도 네트워크를 포함한 반도체 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 2는 도 1의 반도체 패키지의 밀봉재의 배치 형상을 보여주는 개략적인 평면도이다.
도 3은 도 1의 반도체 패키지의 열전도 네트워크를 보여주는 개략적인 단면도이다.
도 4는 도 3의 열전도 네트워크를 구축하는 열전도 볼을 보여주는 개략적인 단면도이다.
도 5는 도 1의 반도체 패키지의 제1반도체 다이 부분을 확대하여 보여주는 개략적인 단면도이다.
도 6은 도 1의 반도체 패키지의 제2반도체 다이 스택 부분을 확대하여 보여주는 개략적인 단면도이다.
도 7은 일 예에 의한 반도체 패키지의 제2반도체 다이 스택 구조를 보여주는 개략적인 단면도이다.
도 8은 일 예에 의한 반도체 패키지의 패시베이션층 구조를 보여주는 개략적인 단면도이다.
도 9는 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 10은 도 9의 반도체 패키지의 밀봉재의 배치 형상을 보여주는 개략적인 평면도이다.
도 11은 도 9의 반도체 패키지의 열전도 네트워크를 보여주는 개략적인 단면도이다.
도 12는 도 11의 열전도 네트워크를 구축하는 볼 코어를 보여주는 개략적인 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)의 개략적인 단면 구조를 보여준다. 도 2는 도 1의 반도체 패키지(10)의 밀봉재(encapsulant: 300)의 배치 형상을 보여주는 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 제1반도체 다이(100), 제2반도체 다이 스택(second die stack: 200), 밀봉재(300) 및 열전도 네트워크(network: 400)을 포함하여 구성될 수 있다. 반도체 패키지(10)는 제1반도체 다이(100)가 실장되는 패키지 기판(500)을 더 포함할 수 있다.
패키지 기판(500)은 반도체 패키지(10)를 외부 기기 또는 다른 모듈(module)에 전기적으로 접속시키는 인터커넥트 부재(interconnect member)로 도입될 수 있다. 패키지 기판(500)은 예컨대 인쇄회로기판(PCB: Printed Circuit Board) 형태로 구비될 수 있다. 패키지 기판(500)는 제1표면(501)과 이에 반대되는 제2표면(502)을 구비한다. 패키지 기판(500)의 제2표면(502)에 외부 접속을 위한 외측 커넥터(outer connector: 590)들이 접속될 수 있다. 외측 커넥터(590)들은 솔더 볼(solder ball) 형태로 구비될 수 있다.
패키지 기판(500)의 제1표면(501) 상에 제1반도체 다이(100)가 배치된다. 제1반도체 다이(100)는 제1내측 커넥터(110)들에 의해서 패키지 기판(500)에 전기적으로 연결되도록 배치된다. 제1내측 커넥터(110)들은 제1반도체 다이(100)의 제1표면(101)에 본딩(bonding)된다. 제1내측 커넥터(110)들은 범프(bump) 형태로 구비될 수 있다. 제1반도체 다이(100)는 논리적 연산을 수행하는 프로세서(Processor)일 수 있다. 프로세서는 그래픽 프로세싱 유닛(Graphic Processing Unit: GPU), 중앙 처리 장치(CPU: Central Processing Unit) 또는 주문형 반도체(ASIC: Application Specific Integrated Circuit)중 어느 하나일 수 있다.
제1반도체 다이(100) 상에 제2반도체 다이 스택(200)이 배치된다. 제2반도체 다이 스택(200)은 복수의 반도체 다이들이 실질적으로 수직하게 스택된 구조로 구성될 수 있다. 예컨대, 제2반도체 다이 스택(200)은 제2반도체 다이(201) 상에 스택된 복수의 제3반도체 다이들(202)을 포함하여 구성될 수 있다.
제2반도체 다이 스택(200)의 제2반도체 다이(201)는 제2내측 커넥터(211)들에 의해서 제1반도체 다이(100)에 전기적으로 접속될 수 있다. 제2반도체 다이(201)는 제1반도체 다이(100)에 수직하게 중첩되도록 스택될 수 있다. 제1반도체 다이(100)의 제1표면(101)에는 제1내측 커넥터(110)들이 접속되고, 반대측의 제2표면(102)에는 제2내측 커넥터(211)들이 접속된다. 제1내측 커넥터(110)들은 제1반도체 다이(100)를 패키지 기판(500)에 전기적으로 접속시키고, 제2내측 커넥터(211)들은 제1반도체 다이(100)에 제2반도체 다이(201)를 전기적으로 접속시킨다.
제2반도체 다이(201)와 제1반도체 다이(100) 사이에 제1접착층(250)이 도입될 수 있다. 제1접착층(250)은 제2반도체 다이(201)를 제1반도체 다이(100)에 접착시키고, 제2내측 커넥터(211)들 사이를 전기적으로 격리(isolation)시킬 수 있다. 제1접착층(250)은 비전도 필름(NCF: Non Conductive Film)을 포함할 수 있다. 제1접착층(250)은 제2반도체 다이(201)와 제1반도체 다이(100) 사이에 위치하는 유전 물질의 언더필(underfill)층으로 도입될 수 있다.
밀봉재(300)가 제1반도체 다이(100)의 제2표면(102)을 덮도록 형성된다. 밀봉재(300)는 제2반도체 다이 스택(200)의 측면 부분을 둘러싸도록 형성될 수 있다. 이로 인해, 밀봉재(300)가 제2반도체 다이(201) 및 제2반도체 다이 스택(200)을 보호할 수 있다. 밀봉재(300)는 에폭시 몰딩재(EMC: Epoxy Molding Compound)와 같은 밀봉 물질을 포함할 수 있다. 복수의 열전도 볼(ball: 401)들이 밀봉재(300) 내에 분산되어 배치될 수 있다.
도 3은 도 1의 반도체 패키지(10)의 열전도 네트워크(400)를 보여주는 개략적인 도면이다.
도 3 및 도 1을 함께 참조하면, 열전도 볼(401)들은 열전도 네트워크(400)를 구축하도록 밀봉재(300) 내에 위치할 수 있다. 예컨대, 열전도 볼(401)들 중 제1열전도 볼(411)과 이웃하는 제2열전도 볼(412)의 표면들이 서로 접촉되도록 배치될 수 있다. 표면들이 서로 접촉된 열전도 볼(401)들은 서로 열적으로 연결되고, 열적으로 서로 연결된 열전도 볼(401)들이 열전도 네트워크(400)를 구축한다.
열전도 네트워크(400)는 상대적으로 빠르게 열이 전도될 수 있는 연속적인 열 전도 경로들을 밀봉재(300) 내부에 제공한다. 열전도 볼(401)들 중 일부 부분, 예컨대, 제2열전도 볼(412)의 일부 부분은 밀봉재(300)의 표면(300S)에 노출될 수 있다. 열전도 볼(401)들은 서로 접촉하고 있어, 연속적으로 열을 전도할 수 있다. 열전도 볼(401)들이 접하고 있어 구축된 열전도 네트워크(400)는 제1반도체 다이(100)로부터 발생된 열을 밀봉재(300)의 표면(300S)에까지 전도할 수 있다. 열전도 네트워크(400)는 제1반도체 다이(100)에서 발생된 열을 밀봉재(300) 외부로 방출하는 열 방출 경로를 제공할 수 있다.
도 4는 도 3의 열전도 네트워크를 구축하는 열전도 볼(401)을 보여주는 개략적인 도면이다.
도 4 및 도 3을 함께 참조하면, 열전도 볼(401)들은 열전도 물질을 포함하는 볼(ball) 형상을 가질 수 있다. 열전도 볼(401)들은 다면체(polygon)나 디스크(disc) 형상으로 변형될 수도 있다. 열전도 볼(401)들은 밀봉재(300)를 이루는 밀봉 물질 보다 상대적으로 높은 열전도도를 가지는 열전도 물질로 구성될 수 있다. 예컨대, 열전도 볼(401)들은 구리(Cu), 니켈(Ni), 스테인리스스틸(SUS), 또는 아연(Zn)과 같은 금속을 포함하여 구성될 수 있다. 열전도 볼(401)들은 카본나노튜브(carbon nanotube)와 같은 열전도 물질을 포함하여 구성될 수 있다.
밀봉 물질은 에폭시 레진(epoxy resin)과 같은 유전 물질을 포함하거나 또는 유전 물질 내에 예컨대 세라믹 필러(filler)들을 더 포함하여 구성될 수 있다. 이러한 밀봉 물질은 금속이나 카본나노튜브에 비해 상대적으로 낮은 열전도도를 나타낼 수 있다. 열전도 볼(401)들이 상대적으로 높은 열전도 물질로 구성되고 있으므로, 열전도 볼(401)들로 구축된 열전도 네트워크(400)는 밀봉재(300)를 구성하는 밀봉물질 보다 더 빠르게 열을 전도할 수 있다.
도 5는 도 1의 반도체 패키지(10)의 제1반도체 다이(100)를 확대하여 보여주는 개략적인 단면도이다.
도 5를 참조하면, 제1반도체 다이(100)는 제2반도체 다이(202)를 패키지 기판(500)에 전기적으로 연결시키는 내측 연결 구조(120)들을 구비할 수 있다. 예컨대, 내측 연결 구조(120)는 제1접속 패드(121), 제2접속 패드(122) 및 제1관통 비아(through via: 123)를 포함하여 구성될 수 있다.
제1접속 패드(121)들은 제1내측 커넥터(110)들이 접속되는 도전성 랜딩부(landing portion)들로 구비될 수 있다. 제1접속 패드(121)들은 패키지 기판(500)의 제1표면(501)에 마주보는 제1반도체 다이(100)의 제1표면(101)에 배치될 수 있다. 제1내측 커넥터(110)들은 제1접속 패드(121)들과 패키지 기판(500)을 전기적으로 접속시킨다.
제2접속 패드(122)들은 제2내측 커넥터(211)들이 접속되는 도전성 랜딩부들로 구비될 수 있다. 제2접속 패드(122)들은 제2반도체 다이(201)에 마주보는 제1반도체 다이(100)의 제2표면(102)에 배치될 수 있다. 제2내측 커넥터(211)들은 제2접속 패드(122)들과 제2반도체 다이(202)를 전기적으로 접속시킨다.
제1관통 비아(123)들 각각은 제1접속 패드(121)들을 제2접속 패드(122)에 전기적으로 연결시키도록 도입된다. 제1관통 비아(123)를 통해서, 제2접속 패드(122)에 전기적으로 접속된 제2반도체 다이(202)는 제1접속 패드(121)에 전기적으로 접속된 패키지 기판(500)에 전기적으로 접속될 수 있다. 이에 따라, 제2반도체 다이(202) 또는 제2반도체 다이(202)를 포함한 제2반도체 다이 스택(200)은, 제1반도체 다이(100)를 경유하여 패키지 기판(500)에 전기적으로 접속될 수 있다.
제1관통 비아(123)들은 관통 실리콘 비아(TSV: Through Silicon Via) 구조로 형성될 수 있다. 제1관통 비아(123)는 제1반도체 다이(100)를 실질적으로 관통하도록 형성될 수 있다. 제1관통 비아(123)는 제1접속 패드(121)에 중첩되도록 위치하고, 제1접속 패드(121)에 직접적으로 연결될 수 있다. 일 실시예에서 제1관통 비아(123)와 제1접속 패드(121) 사이에, 제1관통 비아(123)와 제1접속 패드(121)를 서로 전기적으로 연결시켜 주는 별도의 연결 배선(도시되지 않음)이 더 구비될 수도 있다.
도 6은 도 1의 반도체 패키지(10)의 제2반도체 다이 스택(200) 부분을 확대하여 보여주는 개략적인 단면도이다.
도 6을 참조하면, 제2반도체 다이 스택(200)은 제2반도체 다이(201) 상에 복수의 제3반도체 다이들(202)이 스택된 구조를 포함할 수 있다. 제2반도체 다이 스택(200)은 메모리(memory) 반도체 소자로 구성될 수 있다. 예컨대, 제2반도체 다이 스택(200)은 광대역 메모리(HBM: High Band Memory) 소자로 구성될 수 있다. 제2반도체 다이 스택(200)의 제2반도체 다이(201)는 HBM의 베이스 다이(base die)로 도입되고, 제3반도체 다이들(202)은 디램 코어 다이(DRAM core die)들로 도입될 수 있다.
제2관통 비아(221)들이 제2반도체 다이(201)를 실질적으로 관통하도록 구비될 수 있다. 제2관통 비아(221)는 제1층의 제3반도체 다이(202-1)를 제1반도체 다이(100)에 전기적으로 접속시키는 경로를 제공한다. 제3관통 비아(222)들이 제1층의 제3반도체 다이(202-1)를 실질적으로 관통하도록 구비될 수 있다. 제3관통 비아(222)는 제2층의 제3반도체 다이(202-2)를 제2반도체 다이(201)에 전기적으로 접속시키는 경로를 제공한다. 제4관통 비아(223)들이 제2층의 제3반도체 다이(202-2)를 실질적으로 관통하도록 구비될 수 있다. 제4관통 비아(223)는 제3층의 제3반도체 다이(202-3)를 제1층의 제3반도체 다이(202-1)에 전기적으로 접속시키는 경로를 제공한다. 제5관통 비아(224)들이 제3층의 제3반도체 다이(202-3)를 실질적으로 관통하도록 구비될 수 있다. 제5관통 비아(224)는 제4층의 제3반도체 다이(202-4)를 제2층의 제3반도체 다이(202-2)에 전기적으로 접속시키는 경로를 제공한다. 제4층의 제3반도체 다이(202-4)는 관통 비아들을 구비하지 않도록 구성될 수 있다.
제3반도체 다이들(202) 중 최하층에 위치하는 제1층의 제3반도체 다이(202-1)는, 제2반도체 다이(201)에 직접 본딩 연결(DBI: Direct Bonding Interconnection) 방식으로 적층될 수 있다. 예컨대, 제2반도체 다이(201)에 구비된 제3접속 패드(231)와 제1층의 제3반도체 다이(202-1)의 제4접속 패드(232)는 서로 마주보도록 위치하고, 제3접속 패드(231)와 제4접속 패드(232)는 서로 직접적으로 접촉한 상태에서 본딩된다. 제2반도체 다이(201)와 제1층의 제3반도체 다이(202-1)는 실질적으로 서로 직접 접촉할 수 있다. 이와 같은 직접 본딩 연결(DBI) 은 실리콘 표면과 실리콘 표면을 접합시키거나, 산화실리콘(oxide silicon)이나 질화실리콘(nitride silicon) 표면을 다른 산화실리콘이나 질화실리콘에 접합시키거나, 구리와 같은 금속과 표면에 동일한 금속 표면을 접합시키는 방식으로 이루어질 수 있다.
제3반도체 다이들(202)은 직접 본딩 연결(DBI) 기술로 서로 수직하게 스택될 수 있다. 제3반도체 다이들(202) 및 제2반도체 다이(201)가 서로 직접 연결되므로, 제3반도체 다이들(202) 사이에 별도의 내측 커넥터들이 도입될 필요가 없다. 또한, 제3반도체 다이들(202)과 제2반도체 다이(201) 사이에도 별도의 내측 커넥터들이 도입될 필요가 없다. 내측 커넥터가 적용될 경우, 제3반도체 다이들은 그 사이에 배치되는 내측 커넥터의 크기만큼 서로 수직 방향으로 이격될 수 있다. 본 발명의 실시예에 따르면, DBI 기술로 서로 본딩된 제3반도체 다이들(202)은 서로 이격되지 않고 직접적으로 접촉하고 있다. 즉, 제3반도체 다이들(202)은 실질적으로 제로 갭(zero gap)을 가지며 서로 스택될 수 있다. 제3반도체 다이들(202)은 제2반도체 다이(201)에 제로 갭을 가지며 스택된다.
이와 같이 제3반도체 다이들(202)과 제2반도체 다이(201)가 실질적으로 제로 갭을 가지며 스택될 수 있으므로, 제2반도체 다이 스택(200)의 스택 두께(D1)는 상대적으로 얇아질 수 있다. 이에 따라, 반도체 패키지(도 1의 10) 또한 보다 얇은 두께를 가질 수 있다.
도 7은 일 예에 의한 제2반도체 다이 스택(200E)을 보여주는 개략적인 단면도이다.
도 7을 참조하면, 일 실시예에 의한 제2반도체 다이 스택(200E)은, 제2반도체 다이(201E)에 제1층의 제3반도체 다이(202-1E)가 제3내측 커넥터(240E)들에 의해 본딩된 구조를 포함할 수 있다. 제3내측 커넥터(240E)들은 제2반도체 다이(201E)의 제3접속 패드(231E)와 제1층의 제3반도체 다이(202-1E)의 제4접속 패드(232E)를 전기적 및 기계적으로 서로 연결시키도록 도입된다. 제2접착층(270E)은 제2반도체 다이(201E)를 제1층의 제3반도체 다이(202-1E)에 접착시키고, 제3내측 커넥터(240E)들 사이를 전기적으로 격리시킨다. 제1, 제2, 제3 및 제4층의 제3반도체 다이들(202-1E, 202-2E, 202-3E, 202-4E) 또한 제3내측 커넥터(240E)들 및 제2접착층(270E)들에 의해서 서로 서로 본딩될 수 있다. 제2반도체 다이(201E)는 제2관통 비아(221E)들을 포함하여 구성되고, 제3반도체 다이들(202E) 또한 제3관통 비아(222E)들을 포함하여 구성될 수 있다.
일 실시예에 의한 제2반도체 다이 스택(200E)은 사이드 몰딩층(side molding layer: 350E)을 더 포함할 수 있다. 사이드 몰딩층(350E)는 EMC와 같은 밀봉 물질을 포함할 수 있다. 사이드 몰딩층(350E)은 제2반도체 다이(201E) 상에 형성되고, 제3반도체 다이들(202E)의 스택 측면(202S)을 덮도록 연장될 수 있다. 사이드 몰딩층(350E)은 제3반도체 다이들(202E)의 최상층인 제4층의 제3반도체 다이(202-4E)의 상면인 스택 상면(202T)을 노출하도록 형성될 수 있다. 제3반도체 다이들(202E)의 스택 상면(202T)이 사이드 몰딩층(350E)에 의해 노출되면서, 제3반도체 다이들(202E)에 발생될 수 있는 열이 노출된 스택 상면(202T)을 통해 보다 빠르게 방열될 수 있다.
도 1을 다시 참조하면, 반도체 패키지(10)는 패시베이션층(passivation layer: 600)을 더 포함할 수 있다. 패시베이션층(600)은 제1반도체 다이(100)와 밀봉재(300) 사이 계면에 위치하도록 형성될 수 있다. 패시베이션층(600)은 밀봉재(300) 내에 분산된 열전도 볼(401)들로부터 제1반도체 다이(100)를 전기적으로 격리하도록 도입된다. 패시베이션층(600)은 제2반도체 다이(201)와 밀봉재(300) 사이의 계면으로 연장될 수 있다. 패시베이션층(600)은 밀봉재(300) 내에 분산된 열전도 볼(401)들로부터 제2반도체 다이(201) 및 제2반도체 다이 스택(200)을 전기적으로 격리하도록 연장될 수 있다.
패시베이션층(600)은 절연층을 포함하여 형성될 수 있다. 예컨대, 패시베시연층(600)은 실리콘 질화물(SiN)의 층, 실리콘 산화물(SiO2)의 층, 이들의 복합층 또는 폴리머(polymer)층을 포함하여 형성될 수 있다. 실리콘 질화물층 또는 실리콘 산화물층은 적어도 1㎛ 이상의 두께로 형성될 수 있다. 폴리머층은 스프레이(spray) 공정으로 적어도 5㎛ 이상의 두께로 형성될 수 있다.
도 8은 일 예에 의한 패시베이션층(600E)을 보여주는 개략적인 단면도이다.
도 8을 참조하면, 일 실시예에 의한 패시베이션층(600E)은 열전도층(602)을 포함하여 형성될 수 있다. 예컨대, 패시베이션층(600E)은 제1반도체 다이(100)의 일부 부분 및 제2반도체 스택(200)의 측면을 덮는 절연층(601)과, 절연층(601) 상에 배치된 열전도층(602)이 형성된 복합층을 포함할 수 있다. 열전도층(602)은 열전도 네트워크(400)의 열전도 또는 열 방출 효과를 더 향상시킬 수 있다. 열전도층(602)은 은 페이스트(Ag paste)층 또는 금속층을 포함할 수 있다. 열전도층(602)은 카본나노튜브층 또는 그래핀(graphene)층과 같은 열전도 물질을 포함할 수 있다.
도 8을 다시 참조하면, 밀봉재(300) 내에 분산된 열전도 볼(401)은 제2반도체 다이(200)의 두께(D2) 보다 큰 직경(D4)를 가질 수 있다. 열전도 볼(401)은 제3반도체 다이들(202) 중 적어도 어느 하나의 두께 보다 큰 직경(D4)를 가질 수 있다. 예컨대, 열전도 볼(401)은 제1층의 제3반도체 다이(202-1)의 두께(D3) 보다 큰 직경(D4)을 가질 수 있다. 예컨대 열전도 볼(401)은 적어도 100㎛ 이상의 직경(D4)을 가질 수 있다. 이와 같이 열전도 볼(401)이 상대적으로 큰 직경(D4)을 가지므로, 패시베이션층(600E)으로부터 밀봉재(300)의 표면(300S)까지 다다르는 열전도 네트워크(400)가 상대적으로 더 적은 수의 열전도 볼(401)들로도 구축될 수 있다. 열전도 볼(401)이 상대적으로 큰 직경(D4)을 가지므로, 상대적으로 더 원활하게 열전도 네트워크(400)가 구축될 수 있다.
밀봉재(300)와 열전도 볼(401)들을 포함하여 전체 보호층이 이루어질 때, 열전도 볼(401)들은 전체 보호층의 적어도 70% 부피비 이상으로 도입될 수 있다. 이러한 보호층은 몰딩층(molding layer)으로 알려진 층을 의미할 수 있다. 이와 같이 열전도 볼(401)이 전체 보호층의 부피에서 상대적으로 많은 부피를 차지함으로써, 패시베이션층(600E)으로부터 밀봉재(300)의 표면(300S)까지 다다르는 열전도 네트워크(400)가 보다 원활하게 구축될 수 있다. 이에 따라, 열전도 네트워크(400)에 의한 열전도 및 열 방출 효과를 보다 더 개선할 수 있다.
도 1을 다시 참조하면, 밀봉재(300)는 제3반도체 다이들(202) 중 최상층에 위치하는 제4층의 제3반도체 다이(202-4)의 상측 표면(202-4S)을 노출하도록 형성될 수 있다. 예컨대, 열전도 볼(401)들이 분산된 밀봉재(300)가 제3반도체 다이들(202) 및 제1반도체 다이(100)를 덮도록 형성할 수 있다. 이후에, 백 그라인딩(back grinding)과 같은 제거 공정으로 밀봉재(300)의 일부 부분을 제거할 수 있다. 이러한 제거 공정에 의해, 제4층의 제3반도체 다이(202-4)의 상측 표면(202-4S)이 노출될 수 있다. 제4층의 제3반도체 다이(202-4)의 상측 표면(202-4S)이 노출됨으로써, 제3반도체 다이들(202)에서 발생된 열은 제4층의 제3반도체 다이(202-4)의 상측 표면(202-4S)을 통해 외부로 보다 빠르게 방열될 수 있다.
도 9는 일 예에 따른 반도체 패키지(20)의 개략적인 단면 구조를 보여준다. 도 10은 도 9의 반도체 패키지(20)의 밀봉재(2300)의 배치 형상을 보여주는 개략적인 평면도이다.
도 9 및 도 10을 참조하면, 일 실시예에 의한 반도체 패키지(20)는 제1반도체 다이(2100), 제2반도체 다이 스택(2200), 밀봉재(2300) 및 열전도 네트워크(2400)을 포함하여 구성될 수 있다. 밀봉재(2300) 내에 복수의 볼 코어(ball core: 2402)들이 분산된다. 열전도 네트워크(2400)는 볼 코어(2402)들 표면을 감싸고, 볼 코어(2402)들 표면을 감싼 부분들이 서로 연결되도록 연장될 수 있다. 열전도 네트워크(2400)는 제1반도체 다이(2500) 상측으로부터 밀봉재(2300)의 표면(2300S)에까지 연장되고, 밀봉재(2300) 표면(2300S)에 일부 부분이 노출되도록 구축될 수 있다.
반도체 패키지(20)는 제1반도체 다이(2100)를 실장하는 패키지 기판(2500)을 더 포함할 수 있다. 패키지 기판(2500)에는 외측 커넥터(2590)들이 접속될 수 있다.
제2반도체 다이 스택(2200)이 제1반도체 다이(2100)에 실질적으로 수직하게 스택된다. 제2반도체 다이 스택(2200)은 복수의 반도체 다이들이 실질적으로 수직하게 스택된 구조로 구성될 수 있다. 예컨대, 제2반도체 다이 스택(2200)은 제2반도체 다이(2201)와, 제2반도체 다이(2201) 상에 스택된 복수의 제3반도체 다이들(2202)을 포함하여 구성될 수 있다. 제2반도체 다이 스택(2200)은 HBM 소자로 구성될 수 있다. 제2반도체 다이 스택(2200)의 제2반도체 다이(2201)와 제3반도체 다이들(2202)은, 도 6을 참조하여 설명한 것과 같이, 서로 직접 본딩 연결(DBI)로 스택될 수 있다.
반도체 패키지(20)는 패시베이션층(2600)을 더 포함할 수 있다. 패시베이션층(2600)은 제1반도체 다이(2100)와 밀봉재(2300) 사이 계면에 위치하도록 형성될 수 있다. 패시베이션층(2600)은 밀봉재(2300) 내에 구축된 열전도 네트워크(2400)로부터 제1반도체 다이(2100)를 전기적으로 격리한다. 패시베이션층(2600)은 제2반도체 다이(2201)와 밀봉재(2300) 사이의 계면으로 연장될 수 있다. 패시베이션층(2600)은 밀봉재(300) 내에 구축된 열전도 네트워크(2400)로부터 제2반도체 다이(2201) 및 제2반도체 다이 스택(2200)을 전기적으로 격리하도록 연장될 수 있다. 패시베이션층(2600)은, 도 8을 참조하여 설명한 것과 같이, 절연층 또는 열전도층을 포함하거나 이들의 복합층으로도 형성될 수 있다.
도 11은 도 9의 반도체 패키지(20)의 열전도 네트워크(2400)를 보여주는 개략적인 도면이다. 도 12는 도 11의 열전도 네트워크(2400)를 구축하는 볼 코어(2402)를 보여주는 개략적인 도면이다.
도 11을 참조하면, 열전도 네트워크(2400)가 밀봉재(2300) 내에 열 방출 경로를 제공하도록 구축될 수 있다. 복수의 열전도 볼(2403)들이 열전도 네트워크(2400)를 구축할 수 있다. 열전도 볼(2403)은, 도 12에 제시된 것과 같이, 볼 코어(2402) 및 볼 코어(2402)의 표면에 코팅(coating)된 열전도 코팅층(2401)을 포함하여 구성될 수 있다. 열전도 코팅층(2401)은 솔더층(solder layer)을 포함할 수 있다. 솔더층은 저융점 솔더 물질을 포함할 수 있다. 예컨대, 솔더층은 주석-비스무스(Sn-Bi)계 솔더 또는 주석-인듐(Sn-In)계 솔더 물질로 형성될 수 있다.
열전도 볼(2403)들을 밀봉재(2300) 내에 분산시키고, 열전도 코팅층(2401)의 솔더 물질이 용융되어 흐를 수 있도록 열을 가하거나 온도를 높여 열전도 네트워크(2400)을 형성할 수 있다. 솔더 물질이 용융되어 흐르면서, 서로 표면이 접촉되어 있는 솔더층들이 서로 본딩되어 연결될 수 있다. 솔더층들이 서로 연결되어, 밀봉재(2300) 내에 가지친 형상(branched shape)으로 열전도 네트워크(2400)이 구축될 수 있다.
볼 코어(2402)들에 코팅된 열전도 코팅층(2401)들이 열전도 네트워크(2400)를 구축하므로, 볼 코어(2402)는 열전도 코팅층(2402) 보다 상대적으로 낮은 열전도도를 가지는 물질로도 형성될 수 있다. 예컨대, 볼 코어(2402)는 세라믹 볼(ceramic ball) 또는 폴리머 볼(polymeric ball) 형태로 도입될 수 있다. 일 실시예에서 볼 코어(2402)는 구리(Cu), 니켈(Ni), 카본나노튜브, 스테인리스스틸(SUS), 또는 아연(Zn)과 같이 열전도도가 밀봉재(2300) 보다 높은 물질로 형성될 수도 있다.
도 1 및 도 9를 참조하여 설명한 것과 같이, 본 출원의 반도체 패키지들(10, 20)은 밀봉재(300, 2300) 내에 열 방출 경로를 제공하는 열전도 네트워크(400, 2400)을 구비할 수 있다. 이에 따라, 제1반도체 다이(100, 2100) 상에 제2반도체 다이 스택(200, 2200)이 수직하게 스택된 구조에서도, 제1반도체 다이(100, 2100)가 동작할 때 발생하는 열이 상대적으로 원활하게 밀봉재(300, 2300) 바깥으로 배출될 수 있다. 이에 따라, 제1반도체 다이(100, 2100)에서 발생된 열에 의해 제2반도체 다이 스택(200, 2200)의 동작이 악 영향을 받아, 제2반도체 다이 스택(200, 2200)의 동작 특성이 저하되는 것이 유효하게 억제될 수 있다. 제1반도체 다이(100, 2100)가 제2반도체 다이 스택(200, 2200) 보다 상대적으로 더 많을 열을 발생시키더라도, 제1반도체 다이(100, 2100) 상에 제2반도체 다이 스택(200, 2200)가 수직하게 스택된 구조가 가능하다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100, 2100: 제1반도체 다이,
200, 2200: 제2반도체 다이 스택,
300, 2300: 밀봉재,
400, 2400: 열전도 네트워크.

Claims (30)

  1. 제1반도체 다이 상에 스택(stack)된 제2반도체 다이;
    상기 제1반도체 다이 상을 덮고 상기 제2반도체 다이를 둘러싸는 밀봉재(encapsulant); 및
    상기 밀봉재 내에 분산된 복수의 열전도 볼(ball)들을 포함하여 구성된 열전도 네트워크(network)를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 열전도 네트워크는
    상기 열전도 볼들이 서로 접촉하여, 상기 제1반도체 다이로부터 발생된 열을 상기 밀봉재 표면에까지 전도하는 연속적인 열 전도 경로를 제공하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 열전도 볼들 중 일부 부분은
    상기 밀봉재 표면에 노출되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 열전도 볼은
    구리(Cu), 니켈(Ni), 카본나노튜브(carbon nanotube), 스테인리스스틸(SUS), 또는 아연(Zn)을 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1반도체 다이와 상기 밀봉재 사이 계면에 배치되고,
    상기 제2반도체 다이와 상기 밀봉재 사이의 계면으로 연장된 패시베이션층(passivation layer)을 더 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 패시베이션층은
    상기 제1 및 제2반도체 다이들을 상기 열전도 볼들로부터 전기적으로 격리(isolation)시키는 절연층을 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 절연층은
    실리콘 질화물(SiN), 실리콘 산화물(SiO2) 또는 폴리머(polymer)층을 포함하는 반도체 패키지.
  8. 제5항에 있어서,
    상기 패시베이션층은
    열전도층을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 열전도층은
    은 페이스트(Ag paste)층, 금속층, 카본나노튜브층 또는 그래핀(graphene)층을 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제2반도체 다이 상에 스택된 제3반도체 다이들을 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 밀봉재는
    상기 제3반도체 다이들 중 최상층에 위치하는 제3반도체 다이의 상측 표면을 노출시키는 반도체 패키지.
  12. 제10항에 있어서,
    상기 제3반도체 다이들 중 최하층에 위치하는 제3반도체 다이는
    상기 제2반도체 다이에 직접 본딩 연결(DBI)된 반도체 패키지.
  13. 제10항에 있어서,
    상기 열전도 볼은
    상기 제2반도체 다이 또는 제3반도체 다이들 중 적어도 어느 하나의 두께 보다 큰 직경을 가지는 반도체 패키지.
  14. 제1항에 있어서,
    상기 열전도 볼은
    적어도 100㎛ 이상의 직경을 가지는 반도체 패키지.
  15. 제1항에 있어서,
    상기 제1반도체 다이가 실장된 패키지 기판을 더 포함하고,
    상기 제1반도체 다이는
    상기 제2반도체 다이를 상기 패키지 기판에 전기적으로 연결시키는 관통 실리콘 비아(TSV)를 포함하는 반도체 패키지.
  16. 제1항에 있어서,
    상기 제1반도체 다이는 제1 및 제2표면들을 포함하고,
    상기 제1반도체 다이의 제1표면과 상기 패키지 기판을 전기적으로 접속시키는 제1내측 커넥터들; 및
    상기 제1반도체 다이의 제2표면과 상기 제2반도체 다이를 전기적으로 접속시키는 제2내측 커넥터들을 더 포함하는 반도체 패키지.
  17. 제1반도체 다이 상에 스택된 제2반도체 다이;
    상기 제1반도체 다이 상을 덮고 상기 제2반도체 다이를 둘러싸는 밀봉재;
    상기 밀봉재 내에 분산된 복수의 볼 코어(ball core)들; 및
    상기 볼 코어들 표면을 감싸고 서로 연결되도록 연장된 열전도 네트워크를 포함하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 열전도 네트워크는
    상기 제1반도체 다이 상측으로부터 상기 밀봉재 표면에까지 연장되고 상기 밀봉재 표면에 일부 부분이 노출되고,
    상기 제1반도체 다이로부터 발생된 열을 상기 밀봉재 표면에까지 전도하는 연속적인 열 전도 경로를 제공하는 반도체 패키지.
  19. 제17항에 있어서,
    상기 열전도 네트워크는
    상기 볼 코어들 표면에 코팅(coating)된 솔더(solder)층을 포함하는 반도체 패키지.
  20. 제17항에 있어서,
    상기 볼 코어는
    구리(Cu), 니켈(Ni), 카본나노튜브(carbon nanotube), 스테인리스스틸(SUS), 또는 아연(Zn)을 포함하는 반도체 패키지.
  21. 제17항에 있어서,
    상기 볼 코어는
    세라믹 볼(ceramic ball) 또는 폴리머 볼(polymeric ball)을 포함하는 반도체 패키지.
  22. 제17항에 있어서,
    상기 제1반도체 다이와 상기 밀봉재 사이 계면에 배치되고,
    상기 제2반도체 다이와 상기 밀봉재 사이의 계면으로 연장된 패시베이션층을 더 포함하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 패시베이션층은
    상기 제1 및 제2반도체 다이들을 상기 열전도 볼들로부터 전기적으로 격리시키는 절연층을 포함하는 반도체 패키지.
  24. 제23항에 있어서,
    상기 절연층은
    실리콘 질화물(SiN), 실리콘 산화물(SiO2) 또는 폴리머층을 포함하는 반도체 패키지.
  25. 제22항에 있어서,
    상기 패시베이션층은
    열전도층을 포함하는 반도체 패키지.
  26. 제25항에 있어서,
    상기 열전도층은
    은 페이스트층, 금속층, 카본나노튜브층 또는 그래핀층을 포함하는 반도체 패키지.
  27. 제17항에 있어서,
    상기 제2반도체 다이 상에 스택된 제3반도체 다이들을 더 포함하는 반도체 패키지.
  28. 제27항에 있어서,
    상기 밀봉재는
    상기 제3반도체 다이들 중 최상층에 위치하는 제3반도체 다이의 상측 표면을 노출시키는 반도체 패키지.
  29. 제17항에 있어서,
    상기 제1반도체 다이가 실장된 패키지 기판을 더 포함하고,
    상기 제1반도체 다이는
    상기 제2반도체 다이를 상기 패키지 기판에 전기적으로 연결시키는 관통 비아를 포함하는 반도체 패키지.
  30. 제17항에 있어서,
    상기 제1반도체 다이는 제1 및 제2표면들을 포함하고,
    상기 제1반도체 다이의 제1표면과 상기 패키지 기판을 전기적으로 접속시키는 제1내측 커넥터들; 및
    상기 제1반도체 다이의 제2표면과 상기 제2반도체 다이를 전기적으로 접속시키는 제2내측 커넥터들을 더 포함하는 반도체 패키지.
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