KR20200115170A - 에칭 방법 및 에칭 장치 - Google Patents

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Abstract

(과제) 다공질막의 구멍 부분을 에칭 가스가 통과하여 에칭 비대상막이 에칭되는 것을 막는 것.
(해결 수단) 기판에 에칭 가스를 공급하여 그 기판에 마련되는 실리콘 함유막을 에칭하는 에칭 방법에 있어서, 상기 실리콘 함유막, 다공질막, 상기 에칭 가스에 대하여 피에칭성을 갖는 에칭 비대상막이 이 순서로 이웃하여 마련되는 기판에 아민 가스를 공급하여, 상기 다공질막의 구멍 부분을 형성하는 구멍 벽에 아민을 흡착시키는 아민 가스 공급 공정과, 상기 구멍 벽에 아민이 흡착된 기판에, 상기 실리콘 함유막을 에칭하기 위한 에칭 가스를 공급하는 에칭 가스 공급 공정을 포함한다.

Description

에칭 방법 및 에칭 장치{ETCHING METHOD AND APPARATUS}
본 개시는, 에칭 방법 및 에칭 장치에 관한 것이다.
반도체 장치를 구성하는 배선이 매립되는 층간 절연막은, low-k막으로 불리는 저유전율막에 의해 구성되는 경우가 있고, 이 low-k막은 예컨대 다공질막에 의해 구성된다. 그리고 반도체 장치의 제조 공정에 있어서는, 그와 같은 다공질막이 형성된 반도체 웨이퍼(이하, 웨이퍼라고 기재한다)에 대하여 에칭이 행하여지는 경우가 있다.
예컨대 특허문헌 1에는, low-k막인 층간 절연막이 형성된 웨이퍼에 대하여 에칭을 행하고, 배선을 매립하기 위한 오목부를 형성하는 것에 대하여 기재되어 있다. 이 오목부 내에는, 성막 가스가 공급되는 것에 의해 오목부 내에 배선이 매립될 때까지 대기에 노출되는 것을 막기 위한 피막이 형성된다. 또한, 특허문헌 2에 있어서는, 다공질막인 저유전율막에 형성된 오목부에 매립된 유기막을, 소정량의 이산화탄소를 포함하는 처리 가스의 플라즈마를 이용함으로써 에칭하는 것이 기재되어 있다.
특허문헌 1 : 일본 특허 공개 2016-63141호 공보 특허문헌 2 : 일본 특허 제 4940722호 공보
본 개시는, 다공질막의 구멍 부분을 에칭 가스가 통과하여 에칭 비대상막이 에칭되는 것을 막을 수 있는 기술을 제공한다.
본 개시의 에칭 방법은, 기판에 에칭 가스를 공급하여 그 기판에 마련되는 실리콘 함유막을 에칭하는 에칭 방법에 있어서, 상기 실리콘 함유막, 다공질막, 상기 에칭 가스에 대하여 피에칭성을 갖는 에칭 비대상막이 이 순서로 이웃하여 마련되는 기판에 아민 가스를 공급하여, 상기 다공질막의 구멍 부분을 형성하는 구멍 벽에 아민을 흡착시키는 아민 가스 공급 공정과, 상기 구멍 벽에 아민이 흡착된 기판에, 상기 실리콘 함유막을 에칭하기 위한 에칭 가스를 공급하는 에칭 가스 공급 공정을 포함한다.
본 개시에 따르면, 다공질막의 구멍 부분을 에칭 가스가 통과하여 에칭 비대상막이 에칭되는 것을 막을 수 있다.
도 1은 본 개시의 일 실시형태와 관련되는 에칭이 행하여지는 웨이퍼의 표면의 종단 측면도이다.
도 2a는 상기 에칭을 설명하는 공정도이다.
도 2b는 상기 에칭을 설명하는 공정도이다.
도 2c는 상기 에칭을 설명하는 공정도이다.
도 2d는 상기 에칭을 설명하는 공정도이다.
도 3a는 상기 에칭을 설명하는 공정도이다.
도 3b는 상기 에칭을 설명하는 공정도이다.
도 3c는 상기 에칭을 설명하는 공정도이다.
도 3d는 상기 에칭을 설명하는 공정도이다.
도 4는 에칭 종료 후의 웨이퍼의 표면의 종단 측면도이다.
도 5는 에칭을 행하기 위한 기판 처리 장치의 평면도이다.
도 6은 상기 기판 처리 장치에 마련되는 에칭 모듈의 종단 측면도이다.
도 7은 평가 시험으로 얻어진 화상을 나타내는 설명도이다.
도 8은 평가 시험의 결과를 나타내는 그래프 도면이다.
본 개시의 에칭 방법의 일 실시형태와 관련되는 처리를 이하에 설명한다. 도 1은 그 처리가 행하여지는 웨이퍼 W의 표면부의 종단 측면도를 나타내고 있다. 도면 중 11은 SiGe(실리콘게르마늄)막이고, SiGe막(11)의 위쪽에는 산화실리콘(SiOx)막(12)이 적층되어 있다. 이 산화실리콘막(12)과 SiGe막(11)의 적층체에는, 오목부(13)가 형성되어 있고, 이 오목부(13) 내에는 폴리실리콘막(14)이 매립되어 있다. 또한, 폴리실리콘막(14)의 측벽과 오목부(13)의 측벽의 사이에는, 폴리실리콘막(14)의 측방을 둘러싸고, 폴리실리콘막(14)의 측벽 및 오목부(13)의 측벽에 각각 접하는 SiOCN막(15), 즉 실리콘, 산소, 질소 및 탄소에 의해 구성되는 막이 마련되어 있다. 따라서, 횡 방향으로 보아 폴리실리콘막(14), SiOCN막(15), SiGe막(11)이, 이 순서로 이웃하도록 형성되어 있다. SiOCN막(15)은 층간 절연막이고, 다공질막이다. 폴리실리콘막(14)은 피에칭막이고, SiGe막(11)은 비에칭막이다. 산화실리콘막(12)은, 폴리실리콘막(14)을 에칭할 때에 있어서의 에칭 마스크막이다.
이 실시형태의 처리의 개요를 말하여 두면, 상기의 폴리실리콘막(14)을 제거함에 있어서, 웨이퍼 W에 대하여 아민 가스의 공급과, ClF3(3불화염소) 가스에 의해 구성되는 에칭 가스의 공급을, 교대로 반복하여 행한다. 가령 아민 가스를 공급하지 않고서 폴리실리콘막(14)의 에칭을 행한다고 가정한다. 그 경우, 폴리실리콘막(14)의 에칭이 진행되는 과정에서, 에칭 가스가 SiOCN막(15)의 구멍 부분을 통과하고, SiGe막(11)의 측벽에 공급되어 버려, 그 측벽이 에칭되어 버린다. 즉, 폴리실리콘막(14) 및 SiGe막(11)은, 에칭 가스에 대하여 피에칭성을 갖고 있다. 상기의 아민 가스는 SiOCN막(15)의 구멍 부분에 있어서의 에칭 가스의 통과를 방지하고, 그와 같은 SiGe막(11)의 에칭을 막기 위해 공급된다. 이하의 설명에 있어서, 이와 같은 에칭 가스의 통과를 방지하기 위한 가스 공급을, 봉지 처리라고 기재하는 경우가 있다. 또, 상술한 특허문헌 1, 2에 기재되는 기술은, 이와 같이 서로 이웃하는 폴리실리콘막(14), SiOCN막(15), SiGe막(11) 중 폴리실리콘막(14)을 에칭하는 것이 아니다. 그리고, 폴리실리콘막(14)을 에칭함에 있어서, 상기의 SiGe막(11)의 측벽이 에칭되는 문제를 해결할 수 있는 것도 아니다.
상기와 같이 아민 가스의 공급에 의해 SiGe막(11)의 에칭이 억제되는 이유로서, 이하와 같은 이유가 생각된다. 아민은 비교적 높은 염기성을 갖는 것에 의해, 산소를 포함하는 막과 비교적 흡착되기 쉽다. 따라서, 웨이퍼 W에 공급된 아민은, 상기의 SiOCN막(15)의 표면에 비교적 많이 흡착된다. 즉, 그 SiOCN막(15)의 구멍 부분을 형성하는 구멍 벽에도 비교적 많이 흡착되고, 구멍 부분이 봉지된다. 이 봉지에 의해, 에칭 가스가 그 구멍 부분을 통과하여 SiGe막(11)에 공급되는 것이 방지된다.
또한, 후술하는 평가 시험에서 자세하게 말하는 바와 같이, 아민은 상기의 에칭 가스를 구성하는 ClF3과 비교적 반응하기 쉽다. 이 반응에 의해, SiOCN막(15)의 구멍 부분에 공급된 에칭 가스의 SiGe막(11)에 대한 에칭성이 소실된다. 그리고, 아민 외에 구멍 부분에 생긴 아민과 ClF3의 반응 생성물에 의해서도 그 구멍 부분이 봉지되고, 에칭 가스의 구멍 부분의 통과가 방지되게 된다. 또, 상기와 같이 아민은 기체로서 웨이퍼 W에 공급되지만, 이 구멍 부분에서 흡착되는 동안에 액체 또는 고체가 되어 있을 가능성이 있다. 그와 같이 웨이퍼 W에 공급할 때와 구멍 부분에 있어서 체류할 때에, 아민에 대한 상태가 상이하더라도 좋다.
계속하여, 도 2a~도 2d 및 도 3a~도 3d를 참조하여, 웨이퍼 W에 대하여 행하여지는 처리에 대하여, 순서에 따라 설명한다. 이들 도 2a~도 2d, 도 3a~도 3d는, 도 1에서 설명한 웨이퍼 W의 표면부가 처리에 의해 변화하는 모습을 나타내는 모식도이고, 이들 각 도면에서 나타내는 처리는, 웨이퍼 W가 처리 용기에 반입되고, 그 처리 용기 내가 배기되어 소정의 압력의 진공 분위기가 된 상태에서 행하여진다. 도면 중, SiOCN막(15)에 형성되어 있는 구멍 부분을 16으로 하고 있다. 또한, 각 도면에서는 아민을 21로서 나타내고 있고, 이 처리의 예에서는 그 아민(21)은 헥실아민(C6H15N)인 것으로 한다. 또, 이 아민(21)에 대해서는, 상기와 같이 구멍 부분(16) 내와 구멍 부분(16) 외에서 상태가 변하여 있을 가능성이 있지만, 각 도면에서는 각 상태를 구별하지 않고 나타내고 있다. 또한, 에칭 가스에 대해서는 상기와 같이 이 처리의 예에서는 ClF3 가스이고, 22로서 나타내고 있다.
먼저, 처리 용기 내에 가스 형상의 아민(21)(아민 가스)이 공급되어 봉지 처리가 행하여진다(스텝 S1, 도 2a). 상기한 바와 같이 아민(21)은 비교적 SiOCN막(15)에 흡착되기 쉽기 때문에, 구멍 부분(16)을 이루는 구멍 벽에도 비교적 많은 아민(21)이 흡착되고, 그 구멍 부분(16)에 머문다. 계속하여, 처리 용기 내로의 아민(21)의 공급이 정지되고, 처리 용기 내에 있어서는 배기와 예컨대 N2(질소) 가스인 퍼지 가스의 공급이 행하여지는 상태가 되고(스텝 S2, 도 2b), 구멍 부분(16)에 유입되지 않은 아민(21)은, 배기되는 퍼지 가스의 기류에 타서 제거된다.
계속하여, 처리 용기 내에 에칭 가스(22)가 공급되고, 폴리실리콘막(14)이 에칭되어, SiOCN막(15)의 상부 쪽의 측벽이 노출된다(스텝 S3, 도 2c). 이때 SiOCN막(15)의 상부 쪽의 구멍 부분(16)에는 아민(21)이 머물러 있고, 상술한 바와 같이 에칭 가스(22)는 그 아민(21)과 반응하여 반응 생성물(23)을 발생시키고, SiGe막(11)에 도달하는 것이 억제된다. 또한, 이와 같이 발생한 반응 생성물(23)에 의해, 계속하여 SiOCN막(15)에 공급되는 에칭 가스(22)의 구멍 부분(16)의 통과, 나아가서는 SiGe막(11)으로의 공급이 방지된다. 그 후, 처리 용기 내로의 에칭 가스(22)의 공급이 정지되고, 처리 용기 내에 있어서는 배기와 퍼지 가스의 공급이 행하여지는 상태가 되고(스텝 S4, 도 2d), 처리 용기 내에 잔류하는 에칭 가스(22)는, 처리 용기 내로부터 배기되는 퍼지 가스의 기류에 타서 제거된다.
그 후, 처리 용기 내에 가스 형상의 아민(21)이 공급된다. 즉, 재차 스텝 S1이 실행된다. 상기의 스텝 S3에서 폴리실리콘막(14)이 에칭되어, SiOCN막(15)의 상부 쪽의 측벽이 노출되어 있다. 따라서, 이 2회째의 스텝 S1에서 공급되는 아민(21)은, SiOCN막(15)에 있어서 1회째의 스텝 S1에서 아민(21)이 공급된 구멍 부분(16)보다 아래쪽의 구멍 부분(16)에 공급되어 구멍 벽에 흡착된다(도 3a).
그 후, 스텝 S2의 처리 용기 내에 있어서의 배기 및 퍼지 가스의 공급이 재차 행하여진다. 계속하여, 스텝 S3의 처리 용기 내로의 에칭 가스(22)의 공급이 행하여지고, 폴리실리콘막(14)이 아래쪽으로 향하여 더 에칭되고, SiOCN막(15)의 측벽에 있어서 노출되는 영역이 아래쪽으로 향해 확대된다. 상기와 같이 2회째의 스텝 S1에 의해, SiOCN막(15)에 있어서 아민(21)이 공급되는 영역이 아래쪽으로 넓어지는 것에 의해, 폴리실리콘막(14)의 에칭에 의해 새롭게 노출되는 SiOCN막(15)의 측벽 부근의 구멍 부분(16)에는, 그 아민(21)이 머물러 있다. 따라서, 이 2회째의 스텝 S3에 있어서도, 에칭 가스가 SiOCN막(15)의 구멍 부분(16)을 통과하여 SiGe막(11)의 측벽을 에칭하는 것을 막을 수 있다(도 3b). 이 에칭 후, 스텝 S4의 배기 및 퍼지 가스의 공급이 재차 행하여진다.
이와 같이 차례로 행하여지는 스텝 S1~S4를 하나의 사이클로 하면, 예컨대 상기의 2회째의 스텝 S4가 행하여진 후도, 그 사이클이 반복하여 행하여진다. 그것에 의해, SiOCN막(15)의 아래쪽으로 점차 공급되는 범위가 넓어지는 아민(21)에 의해, SiGe막(11)의 측벽의 에칭이 방지되면서, 폴리실리콘막(14)이 아래쪽으로 에칭된다.
그리고, 예컨대 폴리실리콘막(14)이 모두 에칭되어, 소정의 횟수의 사이클이 종료되면(도 3c), 웨이퍼 W가 가열된다(스텝 S5). 이 가열은, SiOCN막(15)에 있어서의 미반응 아민(21) 및 반응 생성물(23)이 기화한 상태가 되어, 도 3d에 나타내는 바와 같이 그 SiOCN막(15)으로부터 제거되도록 행하여진다. 또, 상기의 도 3c에서는 도시의 편의상, 미반응 아민(21)을 나타내고 있지 않고, 아민(21)이 모두 반응 생성물(23)로 변화한 것처럼 나타내고 있다. 구체적으로 이 처리의 예의 스텝 S5에서는, 상기와 같이 아민(21)은 헥실아민이고, 헥실아민의 비점은 130℃ 이상인 것으로부터, 130℃ 이상의 온도로 웨이퍼 W가 가열된다. 도 4는 그와 같이 폴리실리콘막(14)이 에칭되어, 아민(21) 및 반응 생성물(23)이 제거된 웨이퍼 W를 나타내고 있다. 폴리실리콘막(14)이 제거됨으로써 형성된 오목부(17) 내에는, 예컨대 이후의 공정에서 반도체 장치의 게이트가 형성된다.
상기의 실시형태의 처리에 의하면, SiGe막(11)의 측벽이 에칭 가스에 의해 에칭되는 것을 억제하면서, 폴리실리콘막(14)을 그 에칭 가스에 의해 에칭할 수 있다. 그런데, 폴리실리콘막(14)을 제거하는 다른 수법으로서, 예컨대 플라즈마를 이용한 이방성 에칭에 의해 폴리실리콘막의 상부 쪽을 제거한 후, 웨트 에칭에 의해 폴리실리콘막(14)의 하부 쪽을 제거하는 것을 생각할 수 있다. 그 웨트 에칭에 이용되는 에칭액에 대해서는 상기의 에칭 가스보다 SiOCN막의 투과성이 비교적 낮기 때문에, SiGe막(11)의 에칭을 억제할 수 있을 가능성이 있다.
그러나, 웨이퍼 W의 주위의 분위기를, 플라즈마 처리를 행하기 위한 진공 분위기로부터 웨트 에칭을 행하기 위한 대기 분위기로 전환하는 것은 수고스럽고, 처리에 많은 시간을 요하여 버릴 염려가 있다. 또한, SiOCN막(15)의 측벽의 두께는 작아지는 경향에 있고, 그 SiOCN막(15)의 측벽의 두께가 장래 더 작아진 경우에는, 에칭액의 SiOCN막(15)에 대한 투과성이 상승할 우려가 있다. 다시 말해 웨트 에칭을 행하였다고 하더라도, SiGe막(11)이 에칭되어 버릴 우려가 있다. 따라서, 상기의 각 도면에서 말한 실시형태에 따르면, 처리에 요하는 수고 및 시간을 억제하면서, 보다 확실히 SiGe막(11)의 에칭을 억제할 수 있는 효과가 있다.
또한, 그 실시형태의 처리에 의하면 플라즈마를 이용할 필요가 없기 때문에, 웨이퍼 W의 표면의 각 막이 그 플라즈마로부터의 데미지를 받는 일이 없다. 따라서, 웨이퍼 W로 형성되는 반도체 장치의 신뢰성을 높게 할 수 있다고 하는 이점도 있다. 단, 플라즈마를 이용하여 폴리실리콘막(14)의 에칭을 행하는 것이 금지되는 것은 아니다.
또한, 후술하는 평가 시험에서는 아민 및 이소시아네이트를 공급하고, 요소 결합을 갖는 화합물로 구멍 부분(16)을 봉지함으로써, 에칭 가스의 그 구멍 부분(16)의 통과를 방지하는 처리의 예를 나타내고 있다. 상기의 실시형태에서는 아민 및 이소시아네이트 중 아민만을 공급하여 처리를 행하기 때문에, 아민 및 이소시아네이트를 공급하는 처리의 예에 비하여, 처리를 행하는 장치의 운용 비용이나 장치의 제조 비용을 저하시킬 수 있는 이점이 있다.
상기의 스텝 S1~S4에 있어서 처리 용기의 배기 유량은 일정하더라도 좋고, 처리 용기 내의 불필요한 가스를 제거하기 위한 스텝 S2, S4에 있어서의 배기 유량에 대해서는 보다 확실히 가스를 제거할 수 있도록, 스텝 S1, S3의 배기 유량보다 크게 하더라도 좋다. 또한, 스텝 S2, S4에서는 퍼지 가스의 공급을 행하지 않고, 배기에 의해서만 불필요한 가스를 제거하도록 하더라도 좋다.
그런데, 폴리실리콘막(14) 이외의 실리콘 함유막이 피에칭막이더라도 좋다. 이 실리콘 함유막은 실리콘을 주성분으로서 포함하는 막이고, 구체적으로 예컨대 어모퍼스(amorphous) 실리콘막, 단결정 실리콘막, SiGe막 등이 실리콘 함유막에 포함된다. 그리고, 에칭 가스로서는, 상기의 실리콘 함유막을 에칭할 수 있는 것이면 된다. 구체적으로 그 에칭 가스로서는 ClF3 가스 이외에, 예컨대 불소(F2) 가스, IF5(5불화요오드) 가스, BrF3(3불화브롬) 가스, IF7(7불화요오드) 가스 등의 불소를 함유하는 가스를 이용할 수 있다. IF7 가스에 대해서는 분자량이 비교적 크기 때문에, SiOCN막(15)의 구멍 부분(16)을 통과하기 어렵다고 생각되므로 바람직하다.
상기의 실시형태에서는 에칭 비대상막은 SiGe막(11)이지만, 예컨대 Si막이더라도 좋다. 또한, 에칭 비대상막에 대해서는, 이들 Si막이나 SiGe막(11)과 같은 실리콘 함유막 이외의 막이더라도 좋다. 또한, SiGe막(11) 상에 마련되는 마스크막으로서는, 에칭 때에 SiGe막(11)이 위쪽으로부터 에칭되는 것을 억제할 수 있으면 되므로, 산화실리콘막(12)인 것으로는 한정되지 않는다. 또한, 이 산화실리콘막(12)이 마련되는 대신에, SiGe막(11)의 위쪽이 SiOCN막(15)에 의해 덮이는 구성이더라도 좋다. 다시 말해, SiOCN막(15)이 SiGe막(11)의 측방으로부터 위쪽에 걸쳐 마련되는 구성으로 한다. 그 경우, 웨이퍼 W에 에칭 가스가 공급될 때에는 아민 가스가 SiGe막(11)의 위쪽을 덮는 SiOCN막(15)에 흡착된 상태가 되므로, SiGe막(11)의 위쪽으로부터 에칭 가스가 그 SiGe막(11)에 접촉하는 것이 방지된다. 또한, 다공질막에 대해서도 SiOCN막(15)으로는 한정되지 않고, SiOCN막(15) 대신에 SiCO막, SiCOH막 등의 다공질막이 형성되어 있더라도 좋다. 상술한 바와 같이 다공질막은, 아민을 흡착시키기 위해 산소를 포함하는 것이 바람직하다. 또, 여기서 말하는 산소를 포함한다는 것은, 불순물로서 산소를 포함하는 의미가 아니고, 막을 구성하는 성분으로서 산소를 포함한다고 하는 의미이다. 아민(21)에 대해서도 헥실아민인 것으로 한정되지 않지만, 이후에 자세하게 후술한다.
스텝 S1~S4를 행하는 횟수에 대해서는, 상술한 예와 같이 3회 이상 행하여지는 것으로 한정되지 않고, 2회 이하이더라도 좋다. 또한, 스텝 S5에서는 아민(21) 및 반응 생성물(23)이 SiOCN막(15)으로부터 제거되도록 웨이퍼 W를 가열하고 있다. 그러나, 아민(21) 및 반응 생성물(23)이 SiOCN막(15)의 구멍 부분(16)에 잔류하고 있더라도 SiOCN막(15)의 유전율이 실용상 문제없으면, 아민(21) 및 반응 생성물(23)이 잔류하고 있더라도 좋다고 생각할 수 있다. 따라서, 스텝 S5의 가열 처리는 필수라고는 할 수 없다.
계속하여, 상술한 일련의 처리를 행하기 위한 기판 처리 장치(3)에 대하여, 도 5의 평면도를 참조하여 설명한다. 기판 처리 장치(3)는, 웨이퍼 W를 반입출하기 위한 반입출부(31)와, 반입출부(31)에 인접하여 마련된 2개의 로드록실(41)과, 2개의 로드록실(41)에 각각 인접하여 마련된, 2개의 열처리 모듈(40)과, 2개의 열처리 모듈(40)에 각각 인접하여 마련된 2개의 에칭 모듈(5)을 구비하고 있다.
반입출부(31)는, 제 1 기판 반송 기구(32)가 마련됨과 아울러 상압 분위기가 되는 상압 반송실(33)과, 그 상압 반송실(33)의 측부에 마련된, 웨이퍼 W를 수납하는 캐리어(34)가 탑재되는 캐리어용 탑재대(35)를 구비하고 있다. 도면 중 36은 상압 반송실(33)의 측면 단부에 마련된 오리엔터실이고, 웨이퍼 W를 회전시켜 편심량을 광학적으로 구하고, 제 1 기판 반송 기구(32)에 대한 웨이퍼 W의 위치 맞춤을 행하기 위해 마련된다. 제 1 기판 반송 기구(32)는, 캐리어용 탑재대(35) 상의 캐리어(34)와 오리엔터실(36)과 로드록실(41)의 사이에서 웨이퍼 W를 반송한다.
각 로드록실(41) 내에는, 예컨대 다관절 암 구조를 갖는 제 2 기판 반송 기구(42)가 마련되어 있고, 그 제 2 기판 반송 기구(42)는, 웨이퍼 W를 로드록실(41)과 열처리 모듈(40)과 에칭 모듈(5)의 사이에서 반송한다. 열처리 모듈(40)을 구성하는 처리 용기 내 및 에칭 모듈(5)을 구성하는 처리 용기 내는 진공 분위기로서 구성되어 있고, 로드록실(41) 내는, 이들 진공 분위기의 처리 용기 내와 상압 반송실(33)의 사이에서 웨이퍼 W의 전달을 행할 수 있도록, 상압 분위기와 진공 분위기가 전환된다.
도면 중 43은 개폐가 자유로운 게이트 밸브이고, 상압 반송실(33)과 로드록실(41)의 사이, 로드록실(41)과 열처리 모듈(40)의 사이, 열처리 모듈(40)과 에칭 모듈(5)의 사이에 각각 마련되어 있다. 열처리 모듈(40)에 대해서는, 상기의 처리 용기, 그 처리 용기 내를 배기하여 진공 분위기를 형성하기 위한 배기 기구 및 처리 용기 내에 마련됨과 아울러 탑재된 웨이퍼 W를 가열 가능한 탑재대 등을 포함하고, 상술한 스텝 S5를 실행할 수 있도록 구성되어 있다.
계속하여, 에칭 모듈(5)에 대하여 도 6의 종단 측면도를 참조하면서 설명한다. 이 에칭 모듈(5)은 웨이퍼 W에 스텝 S1~S4의 처리를 행하는 모듈이고, 예컨대 원형의 처리 용기(51)를 구비하고 있다. 다시 말해, 스텝 S1~S4의 처리는, 동일한 처리 용기 내에서 행하여진다. 처리 용기(51)는 기밀의 진공 용기이고, 그 처리 용기(51) 내의 하부 쪽에는, 수평으로 형성된 표면(상면)에 웨이퍼 W를 탑재하는, 원형의 탑재대(61)가 마련되어 있다. 도면 중 62는, 탑재대(61)에 매설된 스테이지 히터이고, 상기의 스텝 S1~S4의 처리를 행할 수 있도록 웨이퍼 W를 소정의 온도로 가열한다. 도면 중 63은, 탑재부인 탑재대(61)를 처리 용기(51)의 저면에 지지하는 지주이다. 도면 중 64는 수직의 승강 핀이고, 승강 기구(65)에 의해 탑재대(61)의 표면에서 돌출하여, 상술한 제 2 기판 반송 기구(42)와 탑재대(61)의 사이에서 웨이퍼 W의 전달을 행한다. 승강 핀(64)은 3개 마련되지만, 2개만 도시하고 있다.
도면 중 66은, 처리 용기(51)의 측벽에 마련된 측벽 히터이고, 처리 용기(51) 내의 분위기의 온도를 조정한다. 또, 처리 용기(51)의 측벽에는 도시하지 않는 개폐가 자유로운 웨이퍼 W의 반송구가 마련되어 있다. 도면 중 67은 처리 용기(51)의 저면에 개구한 배기구이고, 배기관을 통해서 진공 펌프 및 밸브 등에 의해 구성되는 배기 기구(68)에 접속되어 있다. 배기 기구(68)에 의한 배기구(67)로부터의 배기 유량이 조정되는 것에 의해, 처리 용기(51) 내의 압력이 조정된다.
탑재대(61)의 위쪽이자 처리 용기(51)의 천정부에는, 아민 가스 공급부 및 에칭 가스 공급부를 이루는 가스 샤워 헤드(7)가, 그 탑재대(61)에 대향하도록 마련되어 있다. 가스 샤워 헤드(7)는, 샤워 플레이트(71), 가스 확산 공간(72) 및 확산판(73)을 구비하고 있다. 샤워 플레이트(71)는, 가스 샤워 헤드(7)의 하면부를 이루도록 수평으로 마련되고, 탑재대(61)에 샤워 형상으로 가스를 토출하기 위해, 가스 토출 구멍(74)이 다수 분산하여 형성되어 있다. 가스 확산 공간(72)은 각 가스 토출 구멍(74)에 가스를 공급하기 위해, 그 아래쪽이 샤워 플레이트(71)에 의해 구획되도록 형성된 편평한 공간이다. 이 가스 확산 공간(72)을 상하로 분할하도록 확산판(73)이 수평으로 마련되어 있다. 도면 중 75는, 확산판(73)에 형성되는 관통 구멍이고, 확산판(73)에 다수, 분산하여 천공되어 있다. 도면 중 77은 천정 히터이고, 가스 샤워 헤드(7)의 온도를 조정한다.
가스 확산 공간(72)의 상부 쪽에는, 가스 공급관(78, 81)의 하류단이 접속되어 있다. 가스 공급관(78)의 상류 쪽은, 유량 조정부(79)를 통해서 ClF3 가스의 공급원(70)에 접속되어 있다. 유량 조정부(79)는, 밸브나 매스 플로 컨트롤러에 의해 구성되어 있고, 가스 공급관(78)의 하류 쪽에 공급되는 가스의 유량을 조정한다. 또 후술하는 각 유량 조정부에 대해서도, 유량 조정부(79)와 마찬가지로 구성되어 있고, 유량 조정부가 마련되는 관의 하류 쪽에 공급되는 가스의 유량을 조정한다.
가스 공급관(81)의 상류 쪽은, 유량 조정부(82), 밸브 V1을 이 순서로 거쳐서 기화부(83)에 접속되어 있다. 기화부(83) 내에 있어서는, 상기의 헥실아민이 액체의 상태로 저장되어 있고, 기화부(83)는 이 헥실아민을 가열하는 도시하지 않는 히터를 구비하고 있다. 또한, 기화부(83)에는 가스 공급관(84)의 일단이 접속되어 있고, 가스 공급관(84)의 타단은 밸브 V2, 가스 가열부(85)를 이 순서로 거거쳐서 N2(질소) 가스 공급원(86)에 접속되어 있다. 이와 같은 구성에 의해, 가열된 N2 가스가 기화부(83)에 공급되어 그 기화부(83) 내의 헥실아민이 기화되고, 아민 가스로서, 그 기화에 이용된 N2 가스와 함께 가스 샤워 헤드(7)에 공급된다.
또한, 가스 공급관(84)에 대하여 가스 가열부(85)의 하류 쪽, 또한 밸브 V2의 상류 쪽에 있어서의 부위는 분기하여 가스 공급관(87)을 형성하고, 이 가스 공급관(87)의 단부는 밸브 V3을 거쳐서, 가스 공급관(81)의 밸브 V1의 하류 쪽, 또한 유량 조정부(82)의 상류 쪽에 접속되어 있다. 따라서, 아민 가스를 가스 샤워 헤드(7)에 공급하지 않을 때에는, 가스 가열부(85)에서 가열된 N2 가스를, 기화부(83)를 우회시켜 가스 샤워 헤드(7)에 공급할 수 있다.
가스 공급관(81)에는, 유통 중의 아민 가스가 액화하는 것을 막기 위해, 예컨대 관 내를 가열하기 위한 배관 히터(52)가 각각 관의 주위에 마련된다. 이 배관 히터(52)와, 상기의 가스 가열부(85)와, 기화부(83)에 마련되는 히터에 의해, 가스 샤워 헤드(7)로부터 토출되는 아민 가스의 온도가 조정된다. 또, 도시의 편의상, 배관 히터(52)는 가스 공급관(81)의 일부에만 나타내고 있지만, 상기의 액화를 막을 수 있도록 이들 관의 비교적 넓은 범위에 걸쳐 마련된다. 가스 공급관(81)에 있어서의 유량 조정부(82)의 상류 쪽, 유량 조정부(82), 기화부(83), 밸브 V1~V3, 가스 공급관(84), 가스 가열부(85) 및 N2 가스 공급원(86)을 가스 공급 기구(8)로 한다.
에칭 모듈(5)에 있어서 실시되는 상기의 스텝 S1~S4와, 가스 샤워 헤드(7)로부터 공급되는 가스의 대응에 대하여 나타내 둔다. 스텝 S1에서는, 가스 공급 기구(8)로부터 아민 가스와, 아민의 기화에 이용한 N2 가스가 가스 샤워 헤드(7)에 공급되고, 처리 용기(51) 내에 공급된다. 스텝 S2, S4에서는, 가스 공급 기구(8)로부터 N2 가스가 가스 샤워 헤드(7)에 공급되고, 처리 용기(51) 내에 퍼지 가스로서 공급된다. 스텝 S3에서는, 가스 공급 기구(8)로부터의 가스의 공급은 정지하고, 공급원(70)으로부터 ClF3 가스가 가스 샤워 헤드(7)에 공급되고, 처리 용기(51) 내에 공급된다.
그런데, 도 5, 도 6에 나타내는 바와 같이 기판 처리 장치(3)는 컴퓨터인 제어부(30)를 구비하고 있고, 이 제어부(30)는, 프로그램, 메모리, CPU를 구비하고 있다. 프로그램에는, 상술한 웨이퍼 W의 처리 및 웨이퍼 W의 반송이 행하여지도록 명령(각 스텝)이 포함되어 있고, 이 프로그램은, 컴퓨터 기억 매체, 예컨대 콤팩트디스크, 하드디스크, 광자기 디스크, DVD 등에 저장되어, 제어부(30)에 인스톨된다. 제어부(30)는 그 프로그램에 의해 기판 처리 장치(3)의 각 부에 제어 신호를 출력하여, 각 부의 동작을 제어한다. 구체적으로는, 에칭 모듈(5)의 동작, 열처리 모듈(40)의 동작, 제 1 기판 반송 기구(32), 제 2 기판 반송 기구(42)의 동작, 오리엔터실(36)의 동작이 제어 신호에 의해 제어된다. 상기의 에칭 모듈(5)의 동작으로서는, 각 히터의 출력의 조정, 가스 샤워 헤드(7)로부터의 각 가스의 공급 및 정지, 배기 기구(68)에 의한 배기 유량의 조정, 승강 기구(65)에 의한 승강 핀(64)의 승강 등의 각 동작이 포함된다. 이 제어부(30) 및 에칭 모듈(5)에 의해, 에칭 장치가 구성된다.
기판 처리 장치(3)에 있어서의 웨이퍼 W의 반송 경로를 설명한다. 도 1에서 설명한 바와 같이 각 막이 형성된 웨이퍼 W를 격납한 캐리어(34)가 캐리어용 탑재대(35)에 탑재된다. 그리고, 이 웨이퍼 W는, 상압 반송실(33)→오리엔터실(36)→상압 반송실(33)→로드록실(41)의 순서로 반송되고, 열처리 모듈(40)을 거쳐서 에칭 모듈(5)에 반송된다. 그리고, 상술한 바와 같이 스텝 S1~S4로 이루어지는 사이클이 반복하여 행하여져, 웨이퍼 W가 처리된다. 계속하여, 웨이퍼 W는 열처리 모듈(40)에 반송되어 스텝 S5의 처리를 받는다. 그러한 후, 웨이퍼 W는, 로드록실(41)→상압 반송실(33)의 순서로 반송되어, 캐리어(34)에 되돌려진다.
또한, 아민 가스의 공급과 에칭 가스의 공급은, 서로 상이한 처리 용기 내에서 행하여지고, 반송 기구에 의해 이들 처리 용기 사이에서 웨이퍼 W가 반송되는 구성이더라도 좋다. 단, 동일한 처리 용기 내에서 이들 가스의 공급을 행함으로써, 상기의 사이클을 반복하여 행함에 있어서, 웨이퍼 W를 모듈 사이에서 반송하는 시간을 줄일 수 있다. 따라서, 기판 처리 장치(3)의 구성에 의하면, 스루풋의 향상을 도모할 수 있다.
아민 가스 및 에칭 가스에 대하여, 동시에 처리 용기(51) 내에 공급하더라도 좋다. 다시 말해, SiOCN막(15)의 구멍 부분(16)에 아민(21)을 공급하면서, 폴리실리콘막(14)의 에칭을 행하도록 하더라도 좋다. 그 경우는, 이들 아민 가스 및 에칭 가스의 공급 후에, 퍼지 가스를 공급하여 처리 용기(51) 내를 퍼지한다. 또, 아민 가스 및 에칭 가스의 공급과, 그 후의 퍼지 가스의 공급을 1개의 사이클로 하고, 1매의 웨이퍼 W에 대하여 이 사이클을 반복하여 행함으로써 처리하더라도 좋다. 또한, 상기의 예에서는 아민 가스 및 에칭 가스에 대하여 동일한 가스 샤워 헤드(7)로부터 토출하고 있지만, 그와 같이 웨이퍼 W에 공급하는 것으로는 한정되지 않는다. 예컨대, 가스 샤워 헤드(7)와는 별도로 처리 용기(51)에 노즐을 마련하고, 그 노즐로부터 아민 가스 및 에칭 가스 중 한쪽을 토출하더라도 좋다. 또, 상술한 예에서는 폴리실리콘막(14), SiOCN막(15), SiGe막(11)이 횡 방향으로 늘어서서 마련되어 있지만, 종 방향으로 늘어서는, 즉 적층되는 경우에도 본 기술을 적용할 수 있다.
또, 이번 개시된 실시형태는, 모든 점에서 예시이고 제한적인 것이 아니라고 생각되어야 한다. 상기의 실시형태는, 첨부된 특허 청구의 범위 및 그 취지를 일탈하는 일 없이, 다양한 형태로 생략, 치환, 변경되더라도 좋다.
(평가 시험)
본 개시의 기술에 관련하여 행하여진 평가 시험에 대하여 설명한다.
ㆍ평가 시험 1
평가 시험 1에서는, 상술한 에칭 모듈(5)과 마찬가지로, 진공 분위기가 형성되는 처리 용기(51) 내에 각종 가스를 공급 가능하게 구성된 시험용의 장치를 이용하여, 도 1에서 설명한 막 구조를 갖는 복수의 웨이퍼 W에 대하여, 폴리실리콘막(14)을 드라이 에칭하는 처리를 행하였다. 에칭 개시 전의 각 웨이퍼 W에 대하여, 폴리실리콘막(14)의 막 두께는 130㎚, 산화실리콘막(12)의 막 두께는 80㎚이다. 또한, 에칭 처리로서는, 처리 용기(51) 내의 압력을 0.1Torr(13.3㎩)~10Torr(1333㎩)로 하고, ClF3 가스와 N2 가스의 혼합 가스를 처리 용기(51) 내에 공급하여 행하였다. 그와 같이 처리 용기(51) 내에 공급하는 유량에 대하여, ClF3 가스의 유량은 50sccm~400sccm, N2 가스의 유량은 100sccm~1000sccm으로 했다. 그리고 웨이퍼 W에 따라서는, 에칭의 사이에 에칭 가스 이외의 가스의 공급을 행하였다. 이 에칭의 사이의 가스 공급은, 에칭 가스의 SiOCN막(15)의 구멍 부분(16)의 통과를 막기 위한 봉지 처리이고, 그 봉지 처리는, 처리 용기(51) 내의 압력을 0.1Torr(13.3㎩)~10Torr(1333㎩)로 하여 행하였다.
120초의 봉지 처리와, 이 봉지 처리에 계속하여 행하는 90초의 에칭 처리를 시험용 사이클로 한다. 평가 시험 1-1, 1-2로서는, 에칭 처리를 90초 행한 후, 시험용 사이클을 2회 행하였다. 평가 시험 1-3으로서, 에칭 처리를 90초 행한 후, 시험용 사이클을 3회 행하였다. 평가 시험 1-4로서, 에칭 처리를 90초 행한 후, 에칭 처리를 30초 더 행하였다. 평가 시험 1-5로서, 에칭 처리를 90초 행한 후, 에칭 처리를 30초 더 행하고, 계속하여 에칭 처리를 30초 더 행하였다. 따라서, 평가 시험 1-4, 1-5에 있어서는 봉지 처리를 행하지 않았다.
평가 시험 1-1의 봉지 처리에는, 상술한 실시형태와 마찬가지로 헥실아민이 이용되었다. 보다 자세하게 말하면, 그 평가 시험 1-1의 봉지 처리는, 헥실아민인 아민 가스 및 Ar(아르곤) 가스를, 함께 처리 용기(51) 내에 공급하여 행하였다. 아민 가스의 유량은 10sccm~500sccm, Ar 가스의 유량은 100sccm~1000sccm으로 했다. 또한, 평가 시험 1-2의 봉지 처리는, 헥실아민의 가스 대신에 이소시안산 t-부틸의 가스를 이용한 것을 제외하고, 평가 시험 1-1의 봉지 처리와 마찬가지로 행하였다. 평가 시험 1-3의 봉지 처리는, 헥실아민의 가스를 10sccm~500sccm, 이소시안산 t-부틸의 가스를 10sccm~500sccm, Ar 가스를 100sccm~1000sccm으로 처리 용기 내에 공급했다. 그와 같이 각 가스를 공급한 것을 제외하고, 평가 시험 1-3의 봉지 처리는, 평가 시험 1-1의 봉지 처리와 마찬가지로 행하였다. 따라서, 이 평가 시험 1-3에서는, 시험용 사이클에 있어서의 에칭 때에는, 이들 가스의 화합물로부터 생성한 요소 결합을 갖는 화합물이 SiOCN막(15)의 구멍 부분(16)을 막은 상태에서 행하여지게 된다.
이상과 같이 처리된 각 평가 시험 1-1~1-5의 웨이퍼 W에 대하여, 에칭량(에칭된 폴리실리콘막(14)의 막 두께), 잔류한 폴리실리콘막(14)의 막 두께, SiGe막(11)의 측벽에 있어서의 데미지의 유무를 조사했다. 이하, 그 결과를 말한다. 평가 시험 1-1의 웨이퍼 W에 대해서는, 에칭량이 120㎚~130㎚, 잔류한 폴리실리콘막(14)의 막 두께가 10㎚ 이하이고, SiGe막(11)의 측벽의 데미지는 거의 없었다. 평가 시험 1-2의 웨이퍼 W에 대해서는, 에칭량이 130㎚, 잔류한 폴리실리콘막(14)의 막 두께가 0㎚이고, SiGe막(11)의 측벽에 데미지를 볼 수 있었다. 평가 시험 1-3의 웨이퍼 W에 대해서는, 에칭량이 120㎚~130㎚, 잔류한 폴리실리콘막(14)의 막 두께가 10㎚ 이하이고, SiGe막(11)의 측벽의 데미지가 거의 없었다. 단, 평가 시험 1-1의 웨이퍼 W와 평가 시험 1-3의 웨이퍼 W를 비교하면, 평가 시험 1-1의 웨이퍼 W가, 데미지가 보다 억제되어 있었다. 평가 시험 1-4의 웨이퍼 W에 대해서는, 에칭량이 90㎚, 잔류한 폴리실리콘막(14)의 막 두께가 40㎚ 이하이고, SiGe막(11)의 측벽에 데미지를 볼 수 있었다. 평가 시험 1-5의 웨이퍼 W에 대해서는, 에칭량이 120㎚, 잔류한 폴리실리콘막(14)의 막 두께가 10㎚이고, SiGe막(11)의 측벽에 데미지를 볼 수 있었다.
평가 시험 1-1의 결과와, 평가 시험 1-3의 결과를 비교하면, 평가 시험 1-3이 상기의 시험 사이클을 행하는 횟수가 많기 때문에 에칭을 행하는 시간이 길지만, 에칭량에 대하여 동등하다. 그리고, 상기와 같이 SiGe막(11)으로의 데미지는 평가 시험 1-1이 적다. 또한, 평가 시험 1-1의 결과와, 평가 시험 1-2의 결과를 비교하면, 에칭량에 대해서는 평가 시험 1-2가 크지만, 평가 시험 1-2가 SiGe막(11)의 데미지가 크다. 또한, 평가 시험 1-1의 결과와, 평가 시험 1-4, 1-5의 결과를 비교하면, 평가 시험 1-1에서는, 평가 시험 1-4, 1-5보다 SiGe막(11)의 데미지가 억제되어 있다. 그리고, 평가 시험 1-1과, 평가 시험 1-5에서는 에칭을 행한 시간이 동일하지 않지만, 에칭량에 대한 차이가 거의 없다.
이 평가 시험 1의 결과로부터, 아민 가스를 웨이퍼 W에 공급하고, 그 아민 가스가 SiOCN막(15)에 흡착된 상태에서 에칭 가스를 공급함으로써, SiGe막(11)의 데미지를 억제할 수 있는 것을 알 수 있다. 다시 말해 이 평가 시험 1의 결과로부터, 상기의 실시형태의 효과가 확인되었다. 또한, 아민 가스의 공급에 의해, 에칭량은 거의 영향을 받지 않는 것을 알 수 있다.
ㆍ평가 시험 2
평가 시험 2-1로서, 시험용의 장치의 처리 용기 내에, 표면을 세정한 Si(실리콘)로 이루어지는 웨이퍼 W를 격납하여 그 처리 용기 내를 진공 분위기로 하고, t-부틸아민 가스를 5분간 공급했다. 그 후, 웨이퍼 W에 IF7 가스를 1분간 공급하고, 그러한 후, 그 웨이퍼 W를 100℃~400℃에서 5분간 가열하는 어닐 처리를 행하였다. 또한, 평가 시험 2-2로서, t-부틸아민 가스 대신에 이소시안산 t-부틸 가스를 1분간 공급한 것을 제외하고는, 평가 시험 2-1과 마찬가지의 처리를 행하였다. 이들 평가 시험 2-1, 2-2에서는, t-부틸아민 가스 또는 이소시안산 t-부틸 가스의 공급 후이자 IF7 가스의 공급 전, IF7 가스의 공급 후이자 어닐 처리 전, 어닐 처리 후의 각각에 있어서, 웨이퍼 W의 표면을 촬상했다. 또한, IF7 가스의 공급 전과 공급 후에 있어서의 웨이퍼 W의 중량 차이를 측정했다.
도 7은 이 평가 시험 2에서 취득된 웨이퍼 W의 화상을 나타내고 있다. 도면의 좌측에 상하로 배열한 화상이 평가 시험 2-1에 있어서 취득된 화상, 도면의 우측에 상하로 배열한 화상이 평가 시험 2-2에 있어서 취득된 화상이다. 그리고 각 열의 상단의 화상이 t-부틸아민 가스 또는 이소시안산 t-부틸 가스의 공급 후이자 IF7 가스의 공급 전에 취득된 화상, 중단의 화상이 IF7 가스의 공급 후이자 어닐 처리 전에 취득된 화상, 하단의 화상이 어닐 처리 후에 취득된 화상이다.
평가 시험 2-1에 있어서의 상단의 화상 및 중단의 화상을 보면, IF7 가스의 공급에 의해, 웨이퍼 W의 표면 상태가 변화하고 있는 것을 알 수 있다. 이 표면 상태의 변화는, t-부틸아민 가스와 IF7 가스의 반응 생성물에 의한 막이 형성된 것에 의한 것이다. 또한, 평가 시험 2-1의 하단의 화상으로부터, 웨이퍼 W의 표면이 노출된 것이 확인되었다. 다시 말해, 어닐 처리에 의해 반응 생성물의 막이 제거된 것이 확인되었다. 그리고, 이 화상의 노출된 웨이퍼 W의 표면에 있어서는 에칭에 의한 데미지를 볼 수 없다. 한편, 평가 시험 2-2에 있어서의 상단의 화상 및 중단의 화상을 보면, 평가 시험 2-1과 같은 반응 생성물의 막이 형성되어 있지 않은 것을 알 수 있다. 그리고, 평가 시험 2-1의 하단의 화상보다, 웨이퍼 W의 표면이 에칭에 의한 데미지를 받아 거칠어져 있는 것을 알 수 있다.
또한, 중량 변화에 대해서는, 평가 시험 2-1에서는, IF7 가스의 공급 전의 웨이퍼 W의 중량보다 IF7 가스의 공급 후의 웨이퍼 W의 중량이, 19ppm 컸다. 이것은 상기의 반응 생성물의 막의 형성, 및 웨이퍼 W의 표면의 에칭이 억제된 것에 의한 것이라고 생각된다. 한편, 평가 시험 2-2에서는, IF7 가스의 공급 전의 웨이퍼 W의 중량보다 IF7 가스의 공급 후의 웨이퍼 W의 중량이 118ppm 작았다. 이것은, 상기와 같이 웨이퍼 W의 표면이 에칭된 것에 의한 것이라고 생각된다.
이 평가 시험 2로부터, 아민을 웨이퍼 W에 공급함으로써, 에칭 가스인 IF7 가스와 반응하여 반응 생성물의 막을 형성하고, 웨이퍼 W의 표면의 에칭이 억제되는 것이 확인되었다. 웨이퍼 W의 표면의 에칭이 억제된 것은, 이와 같은 반응 생성물을 발생시킴으로써 IF7 가스의 웨이퍼 W 표면에 있어서의 에칭성이 비활성화된 것, 및 반응 생성물의 막이 IF7에 대하여 웨이퍼 W의 표면을 보호하는 보호막이 된 것에 의한 것이라고 생각된다. 따라서, 이 평가 시험 2로부터, 실시형태에서 말한 바와 같이 SiOCN막(15)에 아민을 공급하는 봉지 처리를 행하여, SiGe막(11)의 에칭을 억제할 수 있는 것을 알 수 있다. 또, 이 평가 시험 2에서는, 에칭 가스로서 IF7 가스를 이용하고 있지만, 후술하는 평가 시험 4에서 나타내는 바와 같이 ClF3 가스를 이용한 경우도 아민에 대하여 비교적 반응하기 쉽고, 반응 생성물이 생성되기 쉽다. 따라서, 마찬가지로 SiGe막(11)의 에칭을 억제할 수 있다고 생각된다.
ㆍ평가 시험 3
평가 시험 3으로서, 각각 N(질소)을 포함하는 분자인 NH3(암모니아), 부틸아민, 헥실아민, 트리메틸아민에 대하여, Si를 포함하는 각종 분자에 대한 흡착 에너지를 시뮬레이션에 의해 측정했다. 구체적으로는 Si(실리콘), SiC(탄화실리콘), SiN(질화실리콘), SiO2CN, 및 SiO(산화실리콘)에 대한 흡착 에너지를 측정했다.
도 8은 이 평가 시험 3의 결과를 나타내는 막대그래프이다. 그래프의 세로축은 흡착 에너지(단위 : eV)를 나타내고 있고, 그 흡착 에너지가 낮을수록 흡착되기 쉽다. 이 도 8에 나타내는 바와 같이, Si, SiC 및 SiN에 대해서는, NH3, 부틸아민, 헥실아민 및 트리메틸아민 중 모두 흡착되기 어렵다. 그러나 SiO2CN 및 SiO에 대해서는, NH3, 부틸아민, 헥실아민 및 트리메틸아민 중 모두 흡착되기 쉽다. 이것은 아민 및 암모니아의 흡착 사이트가 O 원자이기 때문이다.
따라서, 이 평가 시험 3의 결과로부터, 상기의 실시형태에 있어서 SiOCN막(15)에 아민을 공급함에 있어서, SiOCN막(15)에는 O 원자가 포함되므로, 그 아민은 SiOCN막(15)에 비교적 흡착되기 쉬운 것이 나타났다. 다시 말해, 에칭 가스의 공급 때에 있어서 그 아민이 SiOCN막(15)의 구멍 부분(16)에 남기 쉽고, 상술한 바와 같이 에칭 가스의 구멍 부분(16)의 통과가 방지되기 쉽다. 다시 말해, 이 평가 시험의 결과 3은, 상기의 실시형태의 효과를 확인할 수 있는 것이 되었다.
ㆍ평가 시험 4
평가 시험 4로서, ClF3에 대하여, 부틸아민, 헥실아민, 데실아민을 각각 반응시켰을 때의 활성화 에너지(단위 : eV), 자유 에너지의 변화량(단위 : eV)을 산출했다. ClF3와 부틸아민의 반응에 대하여, 활성화 에너지는 0.889eV, 자유 에너지의 변화량은 -1.018eV이다. ClF3와 헥실아민의 반응에 대하여, 활성화 에너지는 0.888eV, 자유 에너지의 변화량은 -1.019eV이다. ClF3와 데실아민의 반응에 대하여, 활성화 에너지는 0.888eV, 자유 에너지의 변화량은 -1.022eV이다. 또, 비교예로서 ClF3와 NH3의 반응에 대한 활성화 에너지, 자유 에너지의 변화량을 나타내어 두면, 각각 1.559eV, -0.492eV이다.
이와 같이 부틸아민, 헥실아민, 데실아민을 이용했을 때의 활성화 에너지는 비교적 낮고, 반응의 자유 에너지 변화도 음의 값에서 비교적 절대치가 크다. 다시 말해, ClF3와 이들 아민의 사이에 있어서의 반응성이 높다. 따라서, 에칭 가스로서 ClF3 가스를 이용한 경우, 이들 아민을 이용하여 SiOCN막(15)을 봉지 처리함으로써, 평가 시험 2에 있어서 말한 바와 같이 에칭 가스의 에칭 활성을 저하시킴과 아울러 보호막의 형성을 행할 수 있는 것이 나타났다. 따라서 평가 시험 4의 결과로부터, 상술한 실시형태에서 말한 효과를 얻을 수 있는 것이 추정된다.
이와 같이 각 평가 시험으로부터, 각종 아민을 이용하여 봉지 처리를 행함으로써, 상술한 실시형태에서 설명한 실리콘 함유막의 에칭을 억제할 수 있는 것을 알 수 있다. 실시형태에서 설명한 봉지 처리에 이용하는 아민에 제한은 없다. 아민의 구체적인 예를 열거하여 두면, 부틸아민, 헥실아민, 다이프로필아민, n-옥틸아민, tert-부틸아민, 데실아민, 도데실아민, 다이사이클로헥실아민, 테트라데실아민 등을 들 수 있다. 이와 같이 예시한 각 아민의 비점은 100℃~400℃의 범위 내에 포함되어 있다. 따라서 상기의 실시형태의 스텝 S5에서 아민을 기화 상태로 하여 SiOCN막(15)으로부터 제거하기 위해서는, 그와 같이 100℃~400℃로 웨이퍼 W를 가열하는 것이 바람직하다.
W : 웨이퍼
11 : SiGe막
14 : 폴리실리콘막
15 : SiOCN막
16 : 구멍 부분
21 : 아민
22 : 에칭 가스

Claims (9)

  1. 기판에 에칭 가스를 공급하여 그 기판에 마련되는 실리콘 함유막을 에칭하는 에칭 방법에 있어서,
    상기 실리콘 함유막, 다공질막, 상기 에칭 가스에 대하여 피에칭성을 갖는 에칭 비대상막이 이 순서로 이웃하여 마련되는 상기 기판에 아민 가스를 공급하여, 상기 다공질막의 구멍 부분을 형성하는 구멍 벽에 아민을 흡착시키는 아민 가스 공급 공정과,
    상기 구멍 벽에 아민이 흡착된 기판에, 상기 실리콘 함유막을 에칭하기 위한 에칭 가스를 공급하는 에칭 가스 공급 공정
    을 포함하는 에칭 방법.
  2. 제 1 항에 있어서,
    상기 아민 가스 공급 공정과 상기 에칭 가스 공급 공정을, 이 순서로 복수 회 반복하는 반복 공정을 포함하는 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 아민 가스를 공급하는 기간과 상기 에칭 가스를 공급하는 기간의 사이에, 상기 기판의 주위를 배기하는 공정을 포함하는 에칭 방법.
  4. 제 1 항에 있어서,
    상기 기판으로의 상기 에칭 가스의 공급과 상기 기판으로의 상기 아민 가스의 공급은, 동시에 행하여지는 에칭 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 아민 가스 공급 공정 및 상기 에칭 가스 공급 공정을 행한 후, 상기 구멍 부분으로부터 아민을 제거하기 위해, 상기 기판을 가열하는 가열 공정을 포함하는 에칭 방법.
  6. 제 5 항에 있어서,
    상기 가열 공정은 상기 기판을 100℃~400℃로 가열하는 공정인 에칭 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 다공질막은 산소를 포함하는 막인 에칭 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 실리콘 함유막, 상기 다공질막, 상기 에칭 비대상막은 횡 방향으로 이웃하고, 그 에칭 비대상막의 위쪽에는, 에칭 마스크막이 형성되어 있는 에칭 방법.
  9. 기판에 에칭 가스를 공급하여 그 기판에 마련되는 실리콘 함유막을 에칭하는 에칭 장치에 있어서,
    처리 용기와,
    상기 처리 용기 내에 마련되고, 상기 실리콘 함유막, 다공질막, 상기 에칭 가스에 대하여 피에칭성을 갖는 에칭 비대상막이 이 순서로 이웃하여 마련되는 상기 기판을 탑재하기 위한 탑재부와,
    상기 기판에 아민 가스를 공급하여, 상기 다공질막의 구멍 부분을 형성하는 구멍 벽에 아민을 흡착시키는 아민 가스 공급부와,
    상기 구멍 벽에 아민이 흡착된 기판에, 상기 실리콘 함유막을 에칭하기 위한 에칭 가스를 공급하는 에칭 가스 공급부
    를 포함하는 에칭 장치.
KR1020200032418A 2019-03-29 2020-03-17 에칭 방법 및 에칭 장치 KR102471284B1 (ko)

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7521229B2 (ja) * 2020-03-30 2024-07-24 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP2024107949A (ja) * 2023-01-30 2024-08-09 東京エレクトロン株式会社 エッチング方法及びエッチング装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4940722B1 (ko) 1969-01-21 1974-11-05
JP2000353305A (ja) * 1999-06-11 2000-12-19 Sumitomo Metal Ind Ltd 有機膜エッチング方法、磁気ヘッドの製造方法及び磁気ヘッド
KR20040065401A (ko) * 2003-01-14 2004-07-22 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2007258586A (ja) * 2006-03-24 2007-10-04 Tokyo Electron Ltd 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
KR20150032160A (ko) * 2013-09-17 2015-03-25 아이엠이씨 브이제트더블유 처리 전 다공성 기판의 보호
JP2016063141A (ja) 2014-09-19 2016-04-25 東京エレクトロン株式会社 半導体装置の製造方法、ならびに皮膜の形成方法および形成装置
KR20180065925A (ko) * 2016-12-07 2018-06-18 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303181A (ja) * 1997-04-28 1998-11-13 Mitsui Chem Inc 乾式プロセスガス
JP4067357B2 (ja) 2002-08-05 2008-03-26 株式会社アルバック エッチング方法
JP2004311545A (ja) 2003-04-03 2004-11-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及び高融点金属膜の堆積装置
US20060183055A1 (en) * 2005-02-15 2006-08-17 O'neill Mark L Method for defining a feature on a substrate
JP5423029B2 (ja) * 2009-02-12 2014-02-19 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5330863B2 (ja) 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
JP2016058544A (ja) * 2014-09-09 2016-04-21 東京エレクトロン株式会社 エッチング方法、記憶媒体及びエッチング装置
JP2016058644A (ja) * 2014-09-11 2016-04-21 株式会社Ｓｃｒｅｅｎホールディングス プラズマエッチング方法
JP6468955B2 (ja) * 2015-06-23 2019-02-13 東京エレクトロン株式会社 シリコン含有膜の成膜方法及び成膜装置
DE112016004099T5 (de) * 2015-09-11 2018-05-30 Mitsubishi Electric Corporation Dünnschichttransistorsubstrat und Verfahren zum Produzieren desselben
JP6465189B2 (ja) * 2016-07-21 2019-02-06 東京エレクトロン株式会社 半導体装置の製造方法及び真空処理装置
TWI742515B (zh) * 2016-07-21 2021-10-11 日商東京威力科創股份有限公司 半導體裝置之製造方法、真空處理裝置及基板處理裝置
JP6559107B2 (ja) * 2016-09-09 2019-08-14 東京エレクトロン株式会社 成膜方法および成膜システム
KR102410571B1 (ko) * 2016-12-09 2022-06-22 에이에스엠 아이피 홀딩 비.브이. 열적 원자층 식각 공정
JP6875152B2 (ja) 2017-03-03 2021-05-19 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 多孔質膜封孔方法および多孔質膜封孔用材料
JP6919350B2 (ja) * 2017-06-09 2021-08-18 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP6796559B2 (ja) * 2017-07-06 2020-12-09 東京エレクトロン株式会社 エッチング方法および残渣除去方法
KR102184067B1 (ko) * 2017-12-27 2020-11-27 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4940722B1 (ko) 1969-01-21 1974-11-05
JP2000353305A (ja) * 1999-06-11 2000-12-19 Sumitomo Metal Ind Ltd 有機膜エッチング方法、磁気ヘッドの製造方法及び磁気ヘッド
KR20040065401A (ko) * 2003-01-14 2004-07-22 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2007258586A (ja) * 2006-03-24 2007-10-04 Tokyo Electron Ltd 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
KR20150032160A (ko) * 2013-09-17 2015-03-25 아이엠이씨 브이제트더블유 처리 전 다공성 기판의 보호
JP2016063141A (ja) 2014-09-19 2016-04-25 東京エレクトロン株式会社 半導体装置の製造方法、ならびに皮膜の形成方法および形成装置
KR20180065925A (ko) * 2016-12-07 2018-06-18 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법

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Publication number Publication date
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