KR20200110603A - 밀리미터파 신호를 위한 전송 라인 구조물 - Google Patents

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KR20200110603A
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

동일 평면 도파관 구조물은 기판의 적어도 일부 위에 배치된 유전체 층 및 유전체 층 내에 배치된 평면 전송 라인을 포함한다. 일부 경우에, 평면 전송 라인은 전도성 신호 라인 및 하나 이상의 접지 라인을 포함할 수 있다. 다른 경우에, 평면 전송 라인은 전도성 적층형 신호 라인 및 하나 이상의 적층형 접지 라인을 포함할 수 있다.

Description

밀리미터파 신호를 위한 전송 라인 구조물 {TRANSMISSION LINE STRUCTURES FOR MILLIMETER WAVE SIGNALS}
관련 출원에 대한 상호 참조
본 출원은 2019년 3월 14일자에 출원된 발명의 명칭이 "밀리미터파 신호를 위한 전송 라인 구조물(Transmission Line Structures For Millimeter Wave Signals)"인 미국 가출원 제62/818,672호의 우선권을 주장하며, 이것의 전체 내용은 그 전체가 참조로써 본 출원에 포함된다.
최근 무선 네트워크의 발전으로 무선 통신 디바이스는 더 높은 신호 주파수에서 동작할 수 있다. 일부 경우에, 무선 네트워크는 고속 무선 통신을 위해 밀리미터파 주파수를 사용할 수 있다. 제 5 세대(5G) 셀룰러 통신 네트워크는 더 높은 밀리미터파 주파수를 사용하는 예시적인 무선 네트워크이다. 예를 들어, 5G 셀룰러 네트워크는 24 내지 30 기가 헤르츠(24-30 GHz)와 100 기가 헤르츠(100GHz) 사이에서 동작할 수 있다.
더 높은 밀리미터파 주파수의 사용과 관련된 하나의 도전 과제는 전송 라인 구조물의 설계 및 제조에 관한 것이다. 마이크로 스트립 전송 라인 구조는 사용되는 전송 라인의 한 유형이다. 예를 들어, 마이크로 스트립 전송 라인 구조는 실리콘 기반 집적 회로에서 일반적으로 사용된다. 그러나 실리콘 기판은 손실될 수 있고, 마이크로 스트립 전송 라인 구조에 대한 삽입 손실은 허용할 수 없을 정도로 높을 수 있다.
동일 평면 도파관 구조물은 기판의 적어도 일부 위에 배치된 유전체 층 및 유전체 층 내에 배치된 평면 전송 라인을 포함한다. 일부 경우에, 평면 전송 라인은 전도성 신호 라인 및 하나 이상의 접지 라인을 포함할 수 있다. 다른 경우에, 평면 전송 라인은 전도성 적층형 신호 라인 및 하나 이상의 적층형 접지 라인을 포함할 수 있다.
본 개시는 첨부 도면과 관련하여 다음의 상세한 설명에 의해 쉽게 이해될 것이며, 동일한 참조 번호는 동일한 구조적 요소를 나타낸다.
도 1은 일부 실시예들에 따른 동일 평면 도파관 구조물의 제 1 예의 단면도를 도시한다.
도 2는 일부 실시예들에 따른 동일 평면 도파관 구조물의 제 2 예의 단면도를 도시한다.
도 3은 일부 실시예들에 따른 동일 평면 도파관 구조물의 제 3 예의 단면도를 도시한다.
도 4는 전도성 적층형 신호 라인 및 적층형 접지 라인에 사용될 수 있는 비아 및 2 개의 전도성 세그먼트의 예시적인 구성을 도시한다.
도 5는 일부 실시예들에 따른 집적 회로의 블록도를 도시한다.
도 6a 및 도 6b는 일부 실시예들에 따라 적층형 신호 라인 및 적층형 접지 라인을 제조하는 예시적인 방법의 흐름도를 도시한다.
도 7은 일부 실시예들에 따라 본 개시의 양태들이 실시될 수 있는 전자 디바이스의 블록도를 도시한다.
도 8은 일부 실시예들에 따라 본 개시의 양태들이 실시될 수 있는 예시적인 시스템을 도시한다.
다음의 개시는 제공된 주제의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 개시를 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
본 명세서에 기술된 실시예들은 적어도 밀리미터파 신호를 송신 및/또는 수신할 수 있는 동일 평면 도파관 구조를 제공한다. 동일 평면 도파관 구조는 다양한 제품, 애플리케이션 및 시스템에 사용될 수 있다. 예를 들어, 동일 평면 도파관 구조는 보안 스크리닝 시스템, 의약품 애플리케이션, 무기 시스템, 네트워크 인터페이스 카드, 전기 통신 시스템 및 셀룰러 네트워크를 포함하는 네트워크 시스템에 사용될 수 있다. 동일 평면 도파관 구조는 마이크로파 집적 회로(microwave integrated circuits; MIC), 모놀리식 마이크로파 집적 회로(monolithic microwave integrated circuits; MMIC), 및 적어도 밀리미터파 신호를 송신 및/또는 수신하는 다른 집적 회로 또는 전자 부품으로 구현될 수 있다. 하나 이상의 동일 평면 도파관 구조를 포함하는 집적 회로는 셀룰러 폰, 컴퓨팅 디바이스, 라우터, 스위치, 베이스 트랜시버 스테이션 및 베이스 컨트롤러 스테이션과 같은 전자 디바이스에 구현될 수 있다.
이들 및 다른 실시예들은 도 1 내지 도 8을 참조하여 아래에서 논의된다. 그러나 당업자는 이들 도면과 관련하여 본 명세서에 제공된 상세한 설명이 단지 설명을 위한 것이며 제한하는 것으로 해석되어서는 안 된다는 것을 쉽게 이해할 것이다.
도 1은 일부 실시예들에 따른 동일 평면 도파관 구조물의 제 1 예의 단면도를 도시한다. 동일 평면 도파관 구조(100)는 유전체 층(104) 내에 배치된 평면 전송 라인(102)을 포함한다. 평면 전송 라인(102)은 전도성 신호 라인(106), 및 전도성 신호 라인(106)의 양쪽에 위치된 2 개의 접지 라인(108, 110)을 포함한다. 전도성 신호 라인(106)과 접지 라인(108, 110)은 동일한 평면에 놓인다. 전도성 신호 라인(106)은 제 1 거리(112)만큼 접지 라인(108)으로부터 분리되고, 전도성 신호 라인(106)은 제 2 거리(114)만큼 접지 라인(110)으로부터 분리된다. 제 1 및 제 2 거리(112, 114)는 실질적으로 동일할 수 있거나, 제 1 거리(112)는 제 2 거리(114)와 상이할 수 있다. 단지 하나의 평면 전송 라인이 도시되어 있지만, 임의의 수의 평면 전송 라인이 집적 회로 또는 다른 전기 컴포넌트에 포함되거나 연결될 수 있다.
도시된 실시예에서, 전도성 신호 라인(106) 및 접지 라인(108, 110)은 상부 금속 층과 같은 집적 회로의 상부 전도성 층에 형성된다. 일부 경우에, 상부 전도성 층은 초후막 금속(ultra-thick metal; UTM) 층이다. 비제한적인 예에서, UTM 층은 1 내지 50 마이크로 미터의 두께를 갖지만, 다른 실시예들은 이 구성으로 제한되지 않는다. 전도성 신호 라인(106) 및 접지 라인(108, 110)에 사용될 수 있는 예시적인 유형의 금속은 구리, 은 및 알루미늄을 포함하지만 이에 제한되지 않는다.
유전체 층(104)은 고저항 기판(116) 위에 배치된다. 고저항 기판(116)은 삽입 손실, 고조파 왜곡 및/또는 전송 라인 및/또는 집적 회로의 크기를 감소시킬 수 있다. 부가적으로 또는 대안적으로, 고저항 기판(116)은 전송 라인의 신뢰성 및/또는 성능을 향상시킬 수 있다. 일 실시예에서, 고저항 기판(116)은 고저항 실리콘 기판이지만, 다른 실시예들은 이러한 유형의 고저항 기판으로 제한되지 않는다. 다른 유형의 고저항 기판은 고저항 실리콘 온 인슐레이터 기판 및 고저항 갈륨 비화물 기판을 포함하지만 이에 제한되지 않는다. 일반적으로, 기판의 저항이 실질적으로 10 옴 이상인 경우, 기판은 고저항 기판이다.
전도성 신호 라인(106)의 폭은 W1이고, 접지 라인(108)의 폭은 W2이며, 접지 라인(110)의 폭은 W3이다. 폭(W1, W2 및 W3)은 동일한 폭일 수 있거나, 적어도 하나의 폭이 다른 폭과 상이할 수 있다. 폭(W1, W2, W3)은 마이크로 스트립 전송 라인의 구조에 적어도 부분적으로 기초한다. 폭(W1, W2, W3)은 전도성 신호 라인(106) 및 접지 라인(108, 110)을 형성하는 전도성 층, 전도성 신호 라인(106) 및 접지 라인(108, 110)을 형성하는 전도성 층의 수, 마이크로 스트립 전송 라인 구조(100)에 대한 전도성 층 방식 및/또는 마이크로 스트립 전송 라인 구조(100)의 특성 임피던스와 같은 특성에 기초하여 결정된다.
도 2는 일부 실시예들에 따른 동일 평면 도파관 구조물의 제 2 예의 단면도를 도시한다. 동일 평면 도파관 구조(200)는 고저항 기판(116) 위에 배치된 평면 전송 라인(202)을 포함한다. 평면 전송 라인(202)은 전도성 적층형 신호 라인(204), 및 전도성 적층형 신호 라인(204)의 양쪽에 위치된 2 개의 적층형 접지 라인(206, 208)을 포함한다. 전도성 적층형 신호 라인(204)은 거리(210)만큼 적층형 접지 라인(206)으로부터 분리되고, 전도성 적층형 신호 라인(204)은 거리(212)만큼 적층형 접지 라인(208)으로부터 분리된다. 거리(210, 212)는 동일한 거리 또는 상이한 거리일 수 있다. 단지 하나의 평면 전송 라인이 도시되어 있지만, 임의의 수의 평면 전송 라인이 집적 회로 또는 다른 전기 구성 요소에 포함되거나 연결될 수 있다.
전도성 적층형 신호 라인(204) 및 적층형 접지 라인(206, 208)은 유전체 층(214) 내에 배치된다. 전도성 적층형 신호 라인(204) 및 적층형 접지 라인(206, 208)은 전도성 적층형 신호 라인(204) 및 적층형 접지 라인(206, 208)을 형성하기 위해, 다수의 전도성 층에 전도성 세그먼트(216)를 수직으로 적층하고 전도성 세그먼트를 비아(도 4에 도시됨)와 연결함으로써 형성된다. 따라서, 전도성 세그먼트(216)는 비아 층(도 4에 도시됨)에서의 비아와 인터레이스되고, 전도성 세그먼트 및 비아는 집합적으로 전도성 적층형 신호 라인(204) 및 적층형 접지 라인(206, 208)을 형성한다. 예를 들어, 전도성 적층형 신호 라인(204) 및 적층형 접지 라인(206, 208)은 전도성 층(C1 내지 CN)에서의 전도성 세그먼트(216) 및 비아 층(V1 내지 VM)에서의 비아로 형성되며, 여기서 N은 1보다 큰 수이고, M은 1보다 크거나 같은 수이며, M은 N보다 작다. 일부 양태에서, N은 상부 전도성 층이며, 이는 UTM 층일 수 있다.
다른 구현예에서, N은 상부 전도성 층 아래의 전도성 층(예를 들어, N-1)이다. 이는 전도성 적층형 신호 라인 및 적층형 접지 라인을 형성하기 위해 더 적은 전도성 세그먼트가 사용되기 때문에 평면 전송 라인의 비용을 감소시킬 수 있다. 상부 전도성 층의 전도성 세그먼트가 전도성 적층형 신호 라인 및 적층형 접지 라인에서 사용되지 않는 경우, 상부 전도성 층이 UTM 층인 경우보다 비용 절감이 더 클 수 있다.
전도성 적층형 신호 라인(204)의 폭은 W1이고, 적층형 접지 라인(206)의 폭은 W2이며, 적층형 접지 라인(208)의 폭은 W3이다. 폭(W1, W2 및 W3)은 동일한 폭일 수 있거나, 적어도 하나의 폭이 다른 폭과 상이할 수 있다. 도 1에 도시된 실시예와 같이, 폭(W1, W2, W3)은 마이크로 스트립 전송 라인의 구조에 기초한다.
저항은 폭과 두께에 반비례하므로, 전도성 적층형 신호 라인(204)과 적층형 접지 라인(206, 208)은 전도성 적층형 신호 라인(204)과 적층형 접지 라인의 두께가 더 두껍기 때문에, 평면 전송 라인(202)의 삽입 손실을 감소시킬 수 있다. 부가적으로, 전도성 적층형 신호 라인(204) 및 적층형 접지 라인(206, 208)의 폭을 증가시키는 것은 폭이 더 크기 때문에 삽입 손실을 감소시킬 수 있다. 부가적으로 또는 대안적으로, 평면 전송 라인(202)은 신호가 전송될 때 느린 파형 효과를 생성할 수 있다. 느린 파형 효과는 감쇠 손실을 감소시킬 수 있다.
도 3은 일부 실시예들에 따른 동일 평면 도파관 구조물의 제 3 예의 단면도를 도시한다. 동일 평면 도파관 구조(300)는 전도성 적층형 신호 라인(204) 및 적층형 접지 라인(206, 208)이 유전체 층(214)의 일부(302) 위에 배치되고 유전체 층(214) 내에 부분적으로 배치된다는 점을 제외하고는 도 2에 도시된 구조와 유사하다.
도 4는 전도성 적층형 신호 라인 및 적층형 접지 라인에 사용될 수 있는 비아 및 2 개의 전도성 세그먼트의 예시적인 구성을 도시한다. 제 1 전도성 층(400)은 전도성 적층형 신호 라인 또는 적층형 접지 라인의 제 1 전도성 세그먼트(402)를 포함한다. 제 2 전도성 층(404)은 전도성 적층형 신호 라인 또는 적층형 접지 라인의 제 2 전도성 세그먼트(406)를 포함한다. 제 1 및 제 2 전도성 층(400, 404) 사이에 비아 층(408)이 형성된다. 비아 층(408)의 비아(410)는 제 1 및 제 2 전도성 세그먼트(402, 406) 사이에 형성된다. 비아(410)는 제 1 및 제 2 전도성 세그먼트(402, 406)와 접촉하여 제 2 전도성 세그먼트(406)를 제 1 전도성 세그먼트(402)에 전기적으로 연결한다. 전술한 바와 같이, 전도성 적층형 신호 라인 또는 적층형 접지 라인의 전도성 세그먼트는 비아와 인터레이스되고, 전도성 세그먼트 및 비아는 집합적으로 전도성 적층형 신호 라인 또는 적층형 접지 라인을 형성한다.
도 5는 일부 실시예들에 따른 집적 회로의 블록도를 도시한다. 집적 회로(500)는 하나 이상의 동일 평면 도파관 구조(동일 평면 도파관 구조(504)로 표시됨)에 동작 가능하게 연결된 회로부(502)를 포함한다. 회로부(502)는 동일 평면 도파관 구조(504)를 사용하여 신호를 송신 및/또는 수신하도록 구성된 하나 이상의 회로를 포함한다. 동일 평면 도파관 구조(504)는 도 1 내지 도 3에 도시된 동일 평면 도파관 구조 중 하나로서 구현될 수 있다. 전술한 바와 같이, 집적 회로는 MIC, MMIC, 또는 적어도 밀리미터파 신호를 송신 및/또는 수신하는 다른 집적 회로 또는 전기 컴포넌트일 수 있다. 일부 경우에, 회로부(502)는 제 1 집적 회로 또는 전기 컴포넌트에 위치될 수 있고, 동일 평면 도파관 구조(504)는 별도의 제 2 집적 회로 또는 전기 컴포넌트에 위치될 수 있다.
도 6은 일부 실시예들에 따라 전도성 적층형 신호 라인 및 적층형 접지 라인을 제조하는 예시적인 방법의 흐름도를 도시한다. 프로세스는 단일 전도성 적층형 신호 라인을 형성하는 것과 관련하여 설명된다. 추가의 전도성 적층형 신호 라인 및 적층형 접지 라인의 제조는 동시에 수행될 수 있다.
선택적 블록(600)에서, 초기에 유전체 물질이 기판 위에 형성될 수 있다. 이 유전체 물질은 도 3에 도시된 유전체 층(214)의 일부(302)를 형성할 수 있다. 블록(602)에서, 제 1 전도성 층이 (블록(600)이 수행된 경우) 유전체 물질 위에 또는 기판 위에 형성된다. 예를 들어, 전도성 물질이 유전체 물질 또는 기판 위에 증착될 수 있다. 전도성 물질의 일례는 금속이다.
제 1 전도성 층은 제 1 전도성 세그먼트를 생성하도록 패턴화된다(블록 604). 제 1 전도성 층을 패턴화하기 위해 임의의 적합한 기술이 사용될 수 있다. 예를 들어, 마스크가 전도성 층 위에 형성될 수 있고, 제 1 전도성 세그먼트의 위치(예를 들어, 마스크의 개구)를 정의하기 위해 사용될 수 있다. 그 후, 전도성 물질은 전도성 세그먼트를 생성하기 위해 개구 내에 형성(예를 들어, 증착)된다.
다음으로, 블록(606)에 도시된 바와 같이, 유전체 물질이 상기 구조 위에 형성되고 유전체 물질에 개구를 생성하도록 패턴화되어 비아가 제 1 전도성 세그먼트 상에 형성되도록 한다. 또한, 유전체 물질에 비아를 형성하기 위해 임의의 적합한 기술이 사용될 수 있다. 예를 들어, 마스크가 유전체 층 위에 형성될 수 있고, 비아의 위치(예를 들어, 개구)를 정의하기 위해 사용될 수 있다. 그 후, 비아는 전도성 물질로 충전되고(블록 608), 구조의 표면은 평탄화된다(예를 들어, 화학적 기계적 평탄화를 사용함). 비아를 전도성 물질로 충전하는 하나의 예시적인 기술은 전도성 물질을 비아 내에 증착시키는 것이다.
다음으로, 하부의 비아 상에 그리고 하부의 전도성 세그먼트 위에 새로운 전도성 세그먼트를 생성하기 위해 후속 전도성 층이 형성(예를 들어, 증착) 및 패턴화된다(블록 610). 새로운 전도성 세그먼트는 비아를 통해 하부의 전도성 세그먼트에 전기적으로 연결된다. 그 후, 전도성 세그먼트를 전기적으로 격리시키기 위해 유전체 물질이 새로운 전도성 세그먼트 주위에 형성된다(블록 612).
동일 평면 도파관 구조에 추가의 전도성 층이 형성될지 여부가 블록(614)에서 결정된다. 그렇다면, 유전체 물질의 형성은 유전체 물질이 새로운 전도성 세그먼트 위에 형성되도록 계속되고, 유전체 물질은 개구를 생성하도록 패턴화되어 비아가 새로운 전도성 세그먼트 상에 형성되도록 한다(블록 616). 그 뒤, 방법은 블록(608)으로 되돌아 가고, 전도성 적층형 신호 라인을 형성하는 모든 전도성 층 및 비아가 형성될 때까지 프로세스가 반복된다. 블록(614)에서 추가의 전도성 층이 형성되지 않을 것으로 결정되면, 프로세스는 블록(618)으로 넘어가고, 여기서 전도성 적층형 신호 라인은 적층형 전도성 세그먼트 및 인터레이스된 적층형 비아에 의해 형성된다.
도 7은 일부 실시예들에 따라 본 개시의 양태들이 실시될 수 있는 전자 디바이스의 블록도를 도시한다. 기본 구성에서, 전자 디바이스(700)는 적어도 하나의 프로세싱 유닛(702) 및 적어도 하나의 시스템 메모리(704)를 포함할 수 있다. 전자 디바이스의 구성 및 유형에 따라, 시스템 메모리(704)는 휘발성 저장 장치(예컨대, 랜덤 액세스 메모리), 비휘발성 저장 장치(예컨대, 판독 전용 메모리), 플래시 메모리, 또는 이러한 메모리들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 시스템 메모리(704)는 전자 디바이스(700)의 동작을 제어하기 위한 운영 체제(706), 수신된 입력을 분석하고 수신된 입력의 주제를 결정하며, 입력 등과 관련된 행동을 결정하기에 적합한 하나 이상의 프로그램 모듈(708), 및 전자 디바이스(700)가 다른 전자 디바이스와 통신할 수 있게 하는 하나 이상의 전자 통신 프로그램을 포함하는 하나 이상의 다른 애플리케이션(710)과 같은 다수의 프로그램 모듈 및 데이터 파일을 포함할 수 있다. 예시적인 전자 통신 프로그램은 셀룰러 통신 애플리케이션, 적외선(IR) 통신 애플리케이션, 무선 주파수(RF) 애플리케이션, 근거리 무선 통신(NFC) 애플리케이션 및/또는 위성 통신 애플리케이션을 포함하지만, 이에 제한되지 않는다.
전자 디바이스(700)는 추가의 피처 또는 기능을 가질 수 있다. 예를 들어, 전자 디바이스(700)는 또한, 예를 들어, 자기 디스크, 광 디스크, 또는 테이프와 같은 추가의 데이터 저장 디바이스(분리형 및/또는 비분리형)를 포함할 수 있다. 이러한 추가의 저장 디바이스는 분리형 저장 디바이스(712) 및 비분리형 저장 디바이스(714)에 의해 도 7에 도시되어 있다.
전자 디바이스(700)는 또한 키보드, 트랙 패드, 마우스, 펜, 소리 또는 음성 입력 디바이스, 터치, 힘 및/또는 스와이프 입력 장치 등과 같은 하나 이상의 입력 디바이스(들)(716)를 가질 수도 있다. 디스플레이, 스피커, 프린터 등과 같은 출력 디바이스(들)(718)이 또한 포함될 수 있다. 전술한 디바이스들은 예시적인 것이고, 다른 것들도 사용될 수 있다. 전자 디바이스(700)는 다른 전자 디바이스(722)와의 통신을 허용하는 하나 이상의 통신 디바이스(720)를 포함할 수 있다. 적합한 통신 디바이스(720)의 예는 셀룰러, IR, NFC, RF 및/또는 위성 송신기, 수신기 및/또는 트랜시버 회로부, 범용 직렬 버스(USB), 병렬 및/또는 직렬 포트를 포함하지만 이에 제한되지 않는다.
본 명세서에서 사용되는 바와 같은 컴퓨터 판독 가능 매체라는 용어는 컴퓨터 저장 매체를 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독 가능 명령어, 데이터 구조, 또는 프로그램 모듈 등과 같은 정보의 저장을 위해 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 포함할 수 있다.
시스템 메모리(704), 분리형 저장 디바이스(712) 및 비분리형 저장 디바이스(714)는 모두 컴퓨터 저장 매체의 예(예를 들어, 메모리 저장 장치 또는 저장 디바이스)이다. 컴퓨터 저장 매체는 RAM, ROM, 전기적 소거 가능 판독 전용 메모리(electrically erasable read-only memory; EEPROM), 플래시 메모리 또는 다른 메모리 기술, CD-ROM, 디지털 다기능 디스크(digital versatile disk; DVD) 또는 다른 광학 저장 장치, 자기 카세트, 자기 테이프, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스, 또는 정보를 저장하는 데 사용될 수 있고 전자 디바이스(700)에 의해 액세스될 수 있는 임의의 다른 제조 물품을 포함할 수 있다. 임의의 이러한 컴퓨터 저장 매체는 전자 디바이스(700)의 일부일 수 있다. 컴퓨터 저장 매체는 반송파 또는 다른 전파되거나 변조된 데이터 신호를 포함하지 않는다.
전자 디바이스(700)와 관련하여 설명된 컴포넌트는 하나 이상의 동일 평면 도파관 구조를 포함하는 임의의 전자 디바이스에 적합할 수 있다.
도 8은 일부 실시예들에 따라 본 개시의 양태들이 실시될 수 있는 시스템을 도시하는 블록도이다. 시스템(800)은 제 1 전자 디바이스(802)가 제 2 전자 디바이스(804)와 통신할 수 있게 한다. 제 1 및 제 2 전자 디바이스(802, 804)는 밀리미터파 신호를 포함하여 다양한 주파수의 신호를 각각 송수신할 수 있다. 일부 실시예들에서, 제 1 및 제 2 전자 디바이스(802, 804)는 각각 셀룰러 폰, 태블릿 컴퓨팅 디바이스 또는 모바일 컴퓨팅 디바이스일 수 있다. 제 1 및 제 2 전자 디바이스(802, 804)는 각각 도 7에서 전자 디바이스(700)와 관련하여 도시된 컴포넌트를 포함하거나 연결될 수 있다.
제 1 및 제 2 전자 디바이스(802, 804)는 각각 하나 이상의 네트워크(네트워크(808)로 표시됨)를 사용하여 하나 이상의 서버 컴퓨팅 디바이스(서버 컴퓨팅 디바이스(806)로 표시됨)에 액세스하거나 통신하도록 구성된다. 이러한 액세스 또는 통신은 적어도 동일 평면 도파관 구조를 사용하여 수행될 수 있다. 서버 컴퓨팅 디바이스(806)는 하나 이상의 저장 디바이스(저장 디바이스(814)로 표시됨)에 저장된 하나 이상의 애플리케이션(애플리케이션(810)으로 표시됨) 및/또는 하나 이상의 파일(파일(812)로 표시됨)에 액세스하거나 실행할 수 있다. 서버 컴퓨팅 디바이스는 도 7에서 전자 디바이스(700)와 관련하여 도시된 컴포넌트를 포함하거나 연결될 수 있다.
일 양태에서, 동일 평면 도파관 구조는 고저항 기판의 적어도 일부 위에 배치된 유전체 층 및 유전체 층 내에 배치된 평면 전송 라인을 포함한다. 일부 경우에, 평면 전송 라인은 유전체 층 내에 배치된 전도성 신호 라인 및 하나 이상의 접지 라인을 포함할 수 있다. 다른 경우에, 평면 전송 라인은 유전체 층 내에 배치된 전도성 적층형 신호 라인 및 하나 이상의 적층형 접지 라인을 포함할 수 있다.
다른 양태에서, 집적 회로는 동일 평면 도파관 구조에 동작 가능하게 연결된 회로부를 포함한다. 회로부는 동일 평면 도파관 구조를 사용하여 신호를 송신 및/또는 수신하도록 구성된 하나 이상의 회로를 포함한다. 동일 평면 도파관 구조는 고저항 기판에 배치된 유전체 층 및 유전체 층 내에 배치된 평면 전송 라인을 포함한다. 일부 경우에, 평면 전송 라인은 유전체 층 내에 배치된 전도성 신호 라인 및 하나 이상의 접지 라인을 포함할 수 있다. 다른 경우에, 평면 전송 라인은 유전체 층 내에 배치된 전도성 적층형 신호 라인 및 하나 이상의 적층형 접지 라인을 포함할 수 있다.
또 다른 양태에서, 평면 전송 라인을 위한 적층형 신호 라인 및 적층형 접지 라인을 제조하는 방법은 고저항 기판 위에 제 1 전도성 층을 증착하는 단계 및 적층형 신호 라인을 위한 제 1 전도성 세그먼트 및 적층형 접지 라인을 위한 제 2 전도성 세그먼트를 형성하기 위해 전도성 층을 패턴화하는 단계를 포함할 수 있다. 유전체 층이 제 1 및 제 2 전도성 세그먼트 위에 형성되고, 제 1 비아가 제 1 전도성 세그먼트 상에 형성되도록 유전체 물질 내에 제 1 개구를 형성하고 제 2 비아가 제 2 전도성 세그먼트 상에 형성되도록 제 2 개구를 형성하도록 패턴화된다. 제 1 및 제 2 비아는 전도성 물질로 충전된다. 다른 전도성 층이 증착되고 패턴화되어 제 1 비아 상에 그리고 제 1 전도성 세그먼트 위에 제 3 전도성 세그먼트를 적층하고 제 2 비아 상에 그리고 제 2 전도성 세그먼트 위에 제 4 전도성 세그먼트를 적층한다. 제 1 전도성 세그먼트, 제 1 비아 및 제 3 전도성 세그먼트는 적층형 신호 라인을 형성하고, 제 2 전도성 세그먼트, 제 2 비아 및 제 4 전도성 세그먼트는 적층형 접지 라인을 형성한다.
본 개시의 양태는, 예를 들어, 본 개시의 양태에 따른 방법, 시스템 및 컴퓨터 프로그램 제품의 블록도 및/또는 동작 예시를 참조하여 위에서 설명되었다. 블록들에 표시된 기능/동작은 임의의 흐름도에 도시된 바와 같은 순서대로 수행되지 않을 수 있다. 예를 들어, 관련된 기능/동작에 따라, 연속하여 도시된 두 개의 블록들은 실제에서 실질적으로 동시에 실행될 수 있거나, 또는 블록들은 때때로 반대 순서로 실행될 수 있다.
본 출원에 제공된 하나 이상의 양태들의 설명 및 예시는 어떤 식으로든 청구되는 본 개시의 범위를 제한하거나 한정하기 위한 것이 아니다. 본 출원에 제공된 양태들, 예제들, 및 세부 사항은 소유를 전달하기에 충분한 것으로 고려되고, 다른 사람들이 청구된 개시의 최상의 모드를 만들고 사용하는 것을 가능하게 한다. 청구된 개시는 본 출원에서 제공된 임의의 양태, 예제, 또는 세부 사항으로 제한되는 것으로 해석되어서는 안 된다. 조합하여 또는 별도로 도시되거나 기술되는지에 관계없이, 다양한 피처들(구조적 및 방법론 양자 모두)은 특정 세트의 피처들을 갖는 실시예를 생성하도록 선택적으로 포함되거나 생략되도록 의도된다. 본 출원의 설명 및 예시가 제공되었지만, 당업자는 청구된 개시의 폭넓은 범위로부터 벗어나지 않는 본 출원에 포함된 일반적인 발명의 개념의 폭넓은 양태의 사상 내에 속하는 변화, 수정 및 대안적인 양태를 구상할 수 있다.
실시예
실시예 1. 동일 평면 도파관 구조물에 있어서,
고저항 기판;
상기 고저항 기판의 적어도 일부 위에 배치된 유전체 층; 및
상기 유전체 층 내에 배치된 평면 전송 라인
을 포함하는 동일 평면 도파관 구조물.
실시예 2. 실시예 1에 있어서, 상기 고저항 기판은 고저항 실리콘 기판을 포함하는 것인, 동일 평면 도파관 구조물.
실시예 3. 실시예 1에 있어서, 상기 평면 전송 라인은, 전도성 적층형 신호 라인, 상기 전도성 적층형 신호 라인의 제 1 측 상에 위치되고 상기 전도성 적층형 신호 라인으로부터 제 1 거리만큼 분리된 제 1 적층형 접지 라인, 및 상기 전도성 적층형 신호 라인의 제 2 측 상에 위치되고 상기 전도성 적층형 신호 라인으로부터 제 2 거리만큼 분리된 제 2 적층형 접지 라인을 포함하는 것인, 동일 평면 도파관 구조물.
실시예 4. 실시예 3에 있어서, 상기 전도성 적층형 신호 라인의 폭은 상기 제 1 및 제 2 적층형 접지 라인의 폭과 실질적으로 동일한 것인, 동일 평면 도파관 구조물.
실시예 5. 실시예 3에 있어서, 상기 제 1 및 제 2 적층형 접지 라인 및 상기 전도성 적층형 신호 라인은 각각, 수직으로 적층되며 비아와 인터레이스된(interlaced) 복수의 전도성 세그먼트를 포함하는 것인, 동일 평면 도파관 구조물.
실시예 6. 실시예 1에 있어서, 상기 평면 전송 라인은, 전도성 신호 라인, 상기 전도성 신호 라인의 제 1 측 상에 위치되고 상기 전도성 신호 라인으로부터 제 1 거리만큼 분리된 제 1 접지 라인, 및 상기 전도성 신호 라인의 제 2 측 상에 위치되고 상기 전도성 신호 라인으로부터 제 2 거리만큼 분리된 제 2 접지 라인을 포함하는 것인, 동일 평면 도파관 구조물.
실시예 7. 실시예 6에 있어서, 상기 제 1 거리는 상기 제 2 거리와 실질적으로 동일한 것인, 동일 평면 도파관 구조물.
실시예 8. 실시예 1에 있어서, 상기 평면 전송 라인은 또한 상기 유전체 층의 일부 위에 배치되는 것인, 동일 평면 도파관 구조물.
실시예 9. 실시예 1에 있어서, 상기 평면 전송 라인은 초후막(ultra-thick) 금속 층으로 형성되는 것인, 동일 평면 도파관 구조물.
실시예 10. 집적 회로에 있어서,
하나 이상의 회로를 포함하는 회로부; 및
상기 회로부에 동작 가능하게 연결된 동일 평면 도파관 구조물
을 포함하고, 상기 동일 평면 도파관 구조물은,
고저항 기판;
상기 고저항 기판의 적어도 일부 위에 배치된 유전체 층; 및
상기 유전체 층 내에 배치된 평면 전송 라인
을 포함하는 것인, 집적 회로.
실시예 11. 실시예 10에 있어서, 상기 집적 회로는 모놀리식 마이크로파 집적 회로를 포함하는 것인, 집적 회로.
실시예 12. 실시예 10에 있어서, 상기 평면 전송 라인은, 전도성 적층형 신호 라인, 상기 전도성 적층형 신호 라인의 제 1 측 상에 위치되고 상기 전도성 적층형 신호 라인으로부터 제 1 거리만큼 분리된 제 1 적층형 접지 라인, 및 상기 전도성 적층형 신호 라인의 제 2 측 상에 위치되고 상기 전도성 적층형 신호 라인으로부터 제 2 거리만큼 분리된 제 2 적층형 접지 라인을 포함하는 것인, 집적 회로.
실시예 13. 실시예 12에 있어서, 상기 전도성 적층형 신호 라인의 폭은 상기 제 1 및 제 2 적층형 접지 라인의 폭과 실질적으로 동일한 것인, 집적 회로.
실시예 14. 실시예 12에 있어서, 상기 제 1 및 제 2 적층형 접지 라인 및 상기 전도성 적층형 신호 라인은 각각, 수직으로 적층되며 비아와 인터레이스된 복수의 전도성 세그먼트를 포함하는 것인, 집적 회로.
실시예 15. 실시예 12에 있어서, 상기 집적 회로는 N 개의 전도성 층을 포함하며, 상기 전도성 적층형 신호 라인과 상기 적층형 접지 라인의 상부 전도성 세그먼트는 N-1 전도성 층에 형성되는 것인, 집적 회로.
실시예 16. 실시예 10에 있어서, 상기 평면 전송 라인은 또한 상기 유전체 층의 일부 위에 배치되는 것인, 집적 회로.
실시예 17. 실시예 10에 있어서, 상기 평면 전송 라인은, 전도성 신호 라인, 상기 전도성 신호 라인의 제 1 측 상에 위치되고 상기 전도성 신호 라인으로부터 제 1 거리만큼 분리된 제 1 접지 라인, 및 상기 전도성 신호 라인의 제 2 측 상에 위치되고 상기 전도성 신호 라인으로부터 제 2 거리만큼 분리된 제 2 접지 라인을 포함하는 것인, 집적 회로.
실시예 18. 실시예 17에 있어서, 상기 제 1 거리는 상기 제 2 거리와 실질적으로 동일한 것인, 집적 회로.
실시예 19. 평면 전송 라인을 위한 적층형 신호 라인 및 적층형 접지 라인을 제조하는 방법에 있어서,
기판 위에 제 1 전도성 층을 형성하는 단계;
적층형 신호 라인을 위한 제 1 전도성 세그먼트 및 적층형 접지 라인을 위한 제 2 전도성 세그먼트를 형성하도록 상기 제 1 전도성 층을 패턴화하는 단계;
상기 제 1 및 제 2 전도성 세그먼트 위에 그리고 상기 제1 전도성 세그먼트와 상기 제2 전도성 세그먼트 사이에 유전체 물질을 형성하는 단계;
제 1 비아가 상기 제 1 전도성 세그먼트 상에 형성되도록 상기 유전체 물질에 제 1 개구를 형성하고, 제 2 비아가 상기 제 2 전도성 세그먼트 상에 형성되도록 제 2 개구를 형성하는 단계;
상기 제 1 및 제 2 개구를 전도성 물질로 충전하는 단계; 및
상기 제 1 비아 상에 그리고 상기 제 1 전도성 세그먼트 위에 제 3 전도성 세그먼트를 적층하고 상기 제 2 비아 상에 그리고 상기 제 2 전도성 세그먼트 위에 제 4 전도성 세그먼트를 적층하도록, 또다른 전도성 층을 형성하고 패턴화하는 단계
를 포함하고, 상기 제 1 전도성 세그먼트, 상기 제 1 비아 및 상기 제 3 전도성 세그먼트는 상기 적층형 신호 라인을 형성하고, 상기 제 2 전도성 세그먼트, 상기 제 2 비아 및 상기 제 4 전도성 세그먼트는 상기 적층형 접지 라인을 형성하는 것인, 평면 전송 라인을 위한 적층형 신호 라인 및 적층형 접지 라인을 제조하는 방법.
실시예 20. 실시예 19에 있어서, 상기 기판은 고저항 기판을 포함하는 것인, 평면 전송 라인을 위한 적층형 신호 라인 및 적층형 접지 라인을 제조하는 방법.

Claims (10)

  1. 동일 평면 도파관 구조물에 있어서,
    고저항 기판;
    상기 고저항 기판의 적어도 일부 위에 배치된 유전체 층; 및
    상기 유전체 층 내에 배치된 평면 전송 라인
    을 포함하는 동일 평면 도파관 구조물.
  2. 청구항 1에 있어서, 상기 고저항 기판은 고저항 실리콘 기판을 포함하는 것인, 동일 평면 도파관 구조물.
  3. 청구항 1에 있어서, 상기 평면 전송 라인은, 전도성 적층형 신호 라인, 상기 전도성 적층형 신호 라인의 제 1 측 상에 위치되고 상기 전도성 적층형 신호 라인으로부터 제 1 거리만큼 분리된 제 1 적층형 접지 라인, 및 상기 전도성 적층형 신호 라인의 제 2 측 상에 위치되고 상기 전도성 적층형 신호 라인으로부터 제 2 거리만큼 분리된 제 2 적층형 접지 라인을 포함하는 것인, 동일 평면 도파관 구조물.
  4. 청구항 3에 있어서, 상기 전도성 적층형 신호 라인의 폭은 상기 제 1 및 제 2 적층형 접지 라인의 폭과 동일한 것인, 동일 평면 도파관 구조물.
  5. 청구항 3에 있어서, 상기 제 1 및 제 2 적층형 접지 라인 및 상기 전도성 적층형 신호 라인은 각각, 수직으로 적층되며 비아와 인터레이스된(interlaced) 복수의 전도성 세그먼트를 포함하는 것인, 동일 평면 도파관 구조물.
  6. 청구항 1에 있어서, 상기 평면 전송 라인은, 전도성 신호 라인, 상기 전도성 신호 라인의 제 1 측 상에 위치되고 상기 전도성 신호 라인으로부터 제 1 거리만큼 분리된 제 1 접지 라인, 및 상기 전도성 신호 라인의 제 2 측 상에 위치되고 상기 전도성 신호 라인으로부터 제 2 거리만큼 분리된 제 2 접지 라인을 포함하는 것인, 동일 평면 도파관 구조물.
  7. 청구항 1에 있어서, 상기 평면 전송 라인은 또한 상기 유전체 층의 일부 위에 배치되는 것인, 동일 평면 도파관 구조물.
  8. 청구항 1에 있어서, 상기 평면 전송 라인은 초후막(ultra-thick) 금속 층으로 형성되는 것인, 동일 평면 도파관 구조물.
  9. 집적 회로에 있어서,
    하나 이상의 회로를 포함하는 회로부; 및
    상기 회로부에 동작 가능하게 연결된 동일 평면 도파관 구조물
    을 포함하고, 상기 동일 평면 도파관 구조물은,
    고저항 기판;
    상기 고저항 기판의 적어도 일부 위에 배치된 유전체 층; 및
    상기 유전체 층 내에 배치된 평면 전송 라인
    을 포함하는 것인, 집적 회로.
  10. 평면 전송 라인을 위한 적층형 신호 라인 및 적층형 접지 라인을 제조하는 방법에 있어서,
    기판 위에 제 1 전도성 층을 형성하는 단계;
    적층형 신호 라인을 위한 제 1 전도성 세그먼트 및 적층형 접지 라인을 위한 제 2 전도성 세그먼트를 형성하도록 상기 제 1 전도성 층을 패턴화하는 단계;
    상기 제 1 및 제 2 전도성 세그먼트 위에 그리고 상기 제1 전도성 세그먼트와 상기 제2 전도성 세그먼트 사이에 유전체 물질을 형성하는 단계;
    제 1 비아가 상기 제 1 전도성 세그먼트 상에 형성되도록 상기 유전체 물질에 제 1 개구를 형성하고, 제 2 비아가 상기 제 2 전도성 세그먼트 상에 형성되도록 제 2 개구를 형성하는 단계;
    상기 제 1 및 제 2 개구를 전도성 물질로 충전하는 단계; 및
    상기 제 1 비아 상에 그리고 상기 제 1 전도성 세그먼트 위에 제 3 전도성 세그먼트를 적층하고 상기 제 2 비아 상에 그리고 상기 제 2 전도성 세그먼트 위에 제 4 전도성 세그먼트를 적층하도록, 또다른 전도성 층을 형성하고 패턴화하는 단계
    를 포함하고, 상기 제 1 전도성 세그먼트, 상기 제 1 비아 및 상기 제 3 전도성 세그먼트는 상기 적층형 신호 라인을 형성하고, 상기 제 2 전도성 세그먼트, 상기 제 2 비아 및 상기 제 4 전도성 세그먼트는 상기 적층형 접지 라인을 형성하는 것인, 평면 전송 라인을 위한 적층형 신호 라인 및 적층형 접지 라인을 제조하는 방법.
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