KR20200107791A - 메모리 디바이스에 대한 선택 실패를 완화하는 기술들 - Google Patents

메모리 디바이스에 대한 선택 실패를 완화하는 기술들 Download PDF

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Abstract

예들은 메모리 디바이스의 메모리 셀들을 선택하기 위한 선택 실패를 야기할 수 있는 시간 기간 경과에 따른 전압 임계 드리프트를 완화하는 기술들을 포함할 수 있다. 스냅-백 이벤트 검출은 선택된 메모리 셀이 하나 이상의 선택 바이어스 전압을 사용하여 적어도 제1 리프레시 기입 동작에 대해 선택되었는지 결정하는데 사용된다. 이러한 결정에 기초하여 후속 리프레시 기입 동작이 구현될 수 있다.

Description

메모리 디바이스에 대한 선택 실패를 완화하는 기술들{TECHNIQUES TO MITIGATE SELECTION FAILURE FOR A MEMORY DEVICE}
본 명세서에 설명되는 예들은 임계 전압 드리프트로 인해 메모리 디바이스에 포함되는 메모리 셀들에 대한 선택 실패를 완화하는 기술들에 일반적으로 관련된다.
비-휘발성 메모리와 같은 메모리의 타입들은, 이하 시간 경과에 따른 "Vt 드리프트(Vt drift)"라고 지칭되는, 별도의 임계 전압들을 갖는 비-휘발성 메모리 셀들의 경향에 의해 야기되는 신뢰성 이슈들을 가질 수 있다. "RESET" 상태(예를 들어, "0"의 값을 저장함)로 프로그래밍되는 메모리 셀들과 같은 더 높은 Vt들을 사용하는 상태들로 프로그래밍되는 메모리 셀들은 시간 경과에 따라 드리프트할 수 있어, 이러한 메모리 셀들에 신규 기입 또는 리프레시 기입이 행해질 때까지 각각의 시간 단위에 대해 기입 선택 실패의 위험성이 증가한다. 다시 말해서, 하나 이상의 시간 단위(예를 들어, 48 시간) 후의 드리프트 이후 Vt는 하나 이상의 시간 단위의 만료 전에 신규 기입 또는 리프레시 기입이 구현되지 않으면 최대 기입 선택 바이어스 전압보다 더 높은 Vt를 초래할 수 있다. 최대 기입 선택 바이어스 전압보다 더 높은 Vt는 메모리 셀로 하여금 프로그래밍이 불가능하게 또는 데이터를 신뢰성있게 저장할 수 없게 되도록 할 수 있다.
도 1은 예시적인 시스템을 도시한다.
도 2는 예시적인 어레이 부분을 도시한다.
도 3은 예시적인 분포들을 도시한다.
도 4는 예시적인 그래프를 도시한다.
도 5는 메모리 셀 전압 바이어스의 예시적인 비교를 도시한다.
도 6은 예시적인 제1 스킴을 도시한다.
도 7은 예시적인 제2 스킴을 도시한다.
도 8은 장치에 대한 예시적인 블록도를 도시한다.
도 9는 로직 흐름의 예를 도시한다.
도 10은 스토리지 매체의 예를 도시한다.
도 11은 예시적인 컴퓨팅 플랫폼을 도시한다.
본 개시내용에서 고려되는 바와 같이, 하나 이상의 시간 단위 경과에 따른 Vt 드리프트는 비-휘발성 메모리 셀에 대한 기입 선택 실패를 초래할 수 있다. 특히, RESET 상태로 프로그래밍되는 비-휘발성 메모리 셀에 대한 것이다. PCM(phase change memory)과 같은 저항성 타입들의 메모리 셀들을 포함할 수 있는 비-휘발성 메모리 아키텍처의 타입은 이러한 타입의 Vt 드리프트에 민감할 수 있다. 일부 예들에서, PCM은 칼코게나이드 상 변화 재료(예를 들어, 칼코게나이드 유리)로 조성되는 메모리 셀들을 포함할 수 있다. 칼코게나이드 기반 메모리 셀들은 시간 경과에 따른 Vt 드리프트로 인해 가능한 신뢰성 이슈들에 직면하는 저항성 타입들의 메모리 셀들로서 특징화될 수 있다. 예를 들어, 칼코게나이드 기반 메모리 셀의 임계 전압은 주어진 양의 시간 내에 신규 기입 또는 리프레시 기입이 구현되지 않으면 하나 이상의 시간 단위 경과에 따라 계속 증가할 수 있다. 결국, 칼코게나이드 기반 메모리 셀의 임계 전압은 최대 선택 바이어스 전압 위로 드리프트할 수 있다. 이러한 Vt 드리프트를 완화하는 한 기술은, 칼코게나이드 기반 메모리 셀들에 대한 Vt가 최대 기입 선택 바이어스 전압 미만이 되게 시프트될 수 있도록 Vt 드리프트를 리셋하는 고정 간격으로 칼코게나이드 기반 메모리 셀들의 단일 리프레시 기입을 구현하는 것이다.
고정 간격 상의 단일 리프레시 기입에 기초하는 Vt 드리프트를 완화하는 기술은 2개의 단점들을 가질 수 있다. 첫번째 단점은 단일 리프레시 기입이 칼코게나이드 기반 메모리 셀들에 대한 Vt가 최대 선택 바이어스 전압 미만이도록 Vt 드리프트를 리셋하는 데에 성공적이었다는 검증이 존재하지 않는다는 점이다. 예를 들어, 드리프트 이후 Vt가 최대 선택 바이어스보다 이미 더 높다면, 그러면 리프레시 기입을 위해 타겟화된 메모리 셀은 리프레시 기입에 대해 선택되지 않을 수 있고 따라서 Vt 드리프트는 성공적으로 리셋되지 않을 것이다. 이러한 것은 메모리 셀을 포함하는 메모리 디바이스에 대한 수용불가능한 높은 비트 에러 레이트들로 이어질 수 있다. 두번째 단점은 Vt 드리프트가 칼코게나이드 기반 메모리 셀들과 같은 저항성 타입들의 메모리 셀들에 대한 재료들, 제조 프로세스들 또는 프로그래밍 알고리즘들에 강한 상관을 갖는다는 점이다. 따라서, 고정 간격은 재료들, 제조 프로세스들 또는 프로그래밍 알고리즘들에서의 가능한 변동성들을 고려하지 않을 수 있다. 가능한 변동성들은 추가적 선택 실패들을 야기하거나 또는 이로 이어질 수 있다. 본 명세서에 설명되는 예들은 위에 언급된 단점들뿐만 아니라 Vt 드리프트와 연관된 다른 도전들에 대처할 수 있다.
도 1은 예시적인 시스템(100)을 도시한다. 일부 예들에서, 도 1에 도시되는 바와 같이, 시스템(100)은, 어레이로 구성될 수 있는, 메모리 셀들(102)을 포함한다. 메모리 셀들(102)은, 예를 들어, 이에 제한되는 것은 아니지만, 전류에 의해 생성되는 열의 인가로 결정질과 비정질 상태들 사이에 스위칭될 수 있는 칼코게나이드 유리와 같은 상 변화 재료를 포함할 수 있다. 상 변화 재료의 상태(예를 들어, 결정질/비정질)는 하나 이상의 메모리 셀(102)의 로직 값(예를 들어, 1 또는 0)과 대응할 수 있다. 본 개시내용의 주제는 이와 관련하여 제한되지 않고, 예들은 메모리 디바이스들에 대한 메모리 셀들에 포함되는 다른 타입들의 아키텍처들 및/또는 다른 타입들의 저항성 재료들을 포함할 수 있다.
일부 예들에 따르면, 시스템(100)은, 도 1에 도시되는 바와 같이, 메모리 셀들(102)에 연결되는 비트-라인들(104) 및 워드-라인들(106)을 또한 포함할 수 있다. 비트-라인들(104) 및 워드-라인들(106)은 메모리 셀들(102)에 포함되는 각각의 메모리 셀이 각각의 개별 비트-라인 및 워드-라인의 교차점에 배치될 수 있도록 구성될 수 있다. 기입 동작에 대해 타겟 메모리 셀을 프로그래밍하는데 워드-라인들(106)로부터의 워드-라인 및 비트-라인들(104) 중에서의 비트-라인을 사용하는 메모리 셀들(102)의 타겟 메모리 셀에 전압 바이어스들이 인가될 수 있다. 도 1에 도시되는 바와 같이, 메모리 셀들(102)의 디코딩/선택을 용이하게 하기 위해 각각의 비트-라인 드라이버들(128)이 각각의 비트-라인들(104)에 연결될 수 있고 각각의 워드-라인 드라이버들(126)이 각각의 워드-라인들(106)에 연결될 수 있다. 또한, 도 1에 도시되는 바와 같이, 각각의 커패시터들(130)이 각각의 비트-라인들(104) 및 각각의 워드-라인들(106)에 연결될 수 있다.
일부 예들에서, 시스템(100)은 하나 이상의 타일(124)을 포함하는 메모리 디바이스일 수 있다. 이러한 예들에 대해, 하나 이상의 타일(124)은 타겟 메모리 셀의 선택 동작 동안 별개의 단위로서 취급될 수 있는 워드-라인들(106), 비트-라인들(104), 및 메모리 셀들(102)을 포함하는 메모리 어레이의 일부분으로서 배열될 수 있다. 즉, 일부 예들에서, 하나 이상의 타일(124) 각각은 어레이에서 하나 이상의 타겟 메모리 셀(예를 들어, 비트 또는 비트들)을 선택하도록 바이어싱되는 메모리 어레이의 단위이다. 도 1에 도시되는 하나 이상의 타일(124)은 4개의 워드-라인들 및 4개의 비트-라인들(4WL x 4BL)의 어레이를 포함할 수 있지만; 그러나, 워드-라인들 및 비트-라인들의 동일 비율들 또는 동일하지 않은 비율들(예를 들어, 매 1 BL마다 2 WL 또는 매 1 WL마다 2 BL)을 갖는 다른 예들에서는 다른 타일 크기들이 사용될 수 있다. 하나 이상의 타일(124)은 스택형 메모리 구성의 임의의 메모리 층의 부분일 수 있다. 예를 들어, 하나 이상의 타일(124)은 다른 메모리 층 상에 형성되는 메모리 층의 부분일 수 있다. 추가적 워드-라인 드라이버들 및/또는 비트-라인 드라이버들이 각각의 메모리 층에 제공될 수 있다.
일부 예들에 따르면, 비트-라인들(104)은 비트-라인 전극 또는 경로(108)와 연결될 수 있으며, 이는 비트-라인들(104)에 대한 전기 공급을 제공하도록 구성되는 비트-라인 공급(132)과 추가로 연결될 수 있다. 또한, 워드-라인들(106)은 워드-라인 전극 또는 경로(110)에 연결될 수 있으며, 이는 워드-라인들(106)에 대한 전기 공급을 제공하도록 구성되는 워드-라인 공급(134)과 추가로 연결될 수 있다. 비트-라인 전극(108) 및 워드-라인 전극(110)은 각각 메모리 셀들(102)로의 전류 경로일 수 있다. 워드-라인 드라이버들(126) 및 비트-라인 드라이버들(128)은 다양한 예들에 따라 전극 당 단일의 또는 다수의 트랜지스터를 각각 포함할 수 있다. 워드-라인 드라이버들(126) 및 비트-라인 드라이버들(128)에 대해 다수의 트랜지스터들이 사용되는 예들에 대해, 이러한 다수의 트랜지스터들은 본 명세서에 설명되는 예들과 유사하게 부합할 수 있는 추가적 워드-라인 및/또는 비트-라인 전극들을 사용하는 추가적 전압 서플라이들에 연결될 수 있다. 예를 들어, 제1 워드-라인 전극은 제1 전압 공급을 하나 이상의 선택된 메모리 셀에 제공할 수 있고 제2 워드-라인 전극은 제2 전압 공급을 하나 이상의 선택-해제된 메모리 셀에 제공할 수 있다.
일부 예들에서, 시스템(100)은 워드-라인 전극(110)에 연결되는 감지 회로(112)를 포함한다. 이러한 예들에 대해, 감지 회로(112)는 워드-라인 전극(110)을, 메모리 셀들(102)에 포함되는 하나 이상의 메모리 셀의, 감지 동작과 같은, 판독 동작을 수행하기 위한 전기 노드로서 사용할 수 있다. 감지 회로(112)는 전압 비교기(114)를 포함할 수 있다. 예를 들어, 감지 회로(112)는 워드-라인 전극(110) 상의 전류를 전압 비교기(114)로의 제1 입력인 전압으로 변환하기 위해 워드-라인 전극(110)에 접속되는 워드-라인 부하를 포함할 수 있다. 전압 비교기(114)로의 제2 입력인 전압을 제공하기 위해 등가의 워드-라인 부하가 참조 전류(도시되지 않음)에 접속될 수 있다. 특정 워드-라인 및 비트-라인이 시스템(100)에서 선택될 때, 워드-라인 전극(110) 상의 워드-라인 부하는 선택된 워드-라인 상의 전류를 전압으로 변환할 수 있다. 누설을 감소시키거나 또는 최소화할 수 있는 메모리 셀들(102)의 선택-해제된 메모리 셀들에 대해 모든 다른 선택되지 않은 워드-라인들 및 비트-라인들에 대한 바이어스 전압을 각각 선택하는 것에 의해 전류의 누설 컴포넌트들이 완화될 수 있다. 전류의 용량성 컴포넌트들은 용량성 컴포넌트들이 방산하기에 충분한 시간을 허용하는 것에 의해 완화될 수 있다. 전압 비교기(114)로의 제1 입력으로 변환되는 전류는 선택된 또는 타겟 메모리 셀의 전류와 대응할 수 있다. 참조 전류는, 타겟 또는 선택된 메모리 셀의 전류가 타겟 또는 선택된 메모리 셀의 스냅-백(snap-back) 전에는 참조 전류보다 더 낮고 타겟 메모리 셀의 스냅-백 후에는 참조 전류보다 더 높도록 선택될 수 있다. 이러한 방식으로, 전압 비교기(114)의 출력은 타겟화된 또는 선택된 메모리 셀의 상태를 타겟화된 또는 선택된 메모리 셀의 스냅-검출 판독의 부분으로서 표시할 수 있다. 스냅-검출 판독 동작과 연관된 정보를 저장하기 위해 전압 비교기(114)에 래치(도시되지 않음)가 연결될 수 있다. 아래에 더 설명되는 바와 같이, 리프레시 기입이 하나 이상의 타겟화된 메모리 셀에 대한 Vt 드리프트를 성공적으로 리셋하였는지 검증하기 위해 스냅-검출 판독 동작들에 대한 다양한 선택 바이어스 레벨들을 사용하는 하나 이상의 완화 스킴이 구현될 수 있다. 감지 동작을 수행하는데 워드-라인 전극(110)과 같은 워드-라인 전극을 사용하는 감지 회로(112)를 갖는 것으로 예들이 제한되는 것은 아니다. 다른 예들에서 감지 회로는 감지 동작을 수행하는데 비트-라인 전극(108)과 같은 비트-라인 전극을 사용할 수 있다.
일부 예들에 따르면, 시스템(100)은 워드-라인 전극(110)에 연결되는 기입 회로(116)를 또한 포함할 수 있다. 기입 회로(116)는 메모리 셀들(102) 중에서의 하나 이상의 메모리 셀의, SET 또는 RESET 동작과 같은, 기입 동작을 수행하기 위한 전기 노드로서 워드-라인 전극(110)을 사용할 수 있다. 기입 회로(116)는 기입 동작을 수행하기 위한 전류 프로파일을 생성하는 전류 프로파일 생성기(118)를 포함할 수 있다. 기입 동작을 수행하는데 워드-라인 전극(110)과 같은 워드-라인 전극을 사용하는 기입 회로(116)를 갖는 것으로 예들이 제한되는 것은 아니다. 다른 예들에서 기입 회로는 감지 동작을 수행하는데 비트-라인 전극(108)과 같은 비트-라인 전극을 사용할 수 있다.
일부 예들에서, 메모리 디바이스(100)는 워드-라인 전극(110)에 연결되는 선택 모듈(120)의 컴포넌트들을 또한 포함할 수 있다. 워드-라인 전극(110)을 사용하는 메모리 셀들(102)의 하나 이상의 메모리 셀의 선택 동작을 용이하게 하도록 선택 모듈(120)의 전류-제한 회로(122)가 워드-라인 전극(110)에 연결될 수 있다. 이러한 선택 동작은 판독/기입 동작에 선행할 수 있고 타겟화된 메모리 셀을 판독/기입 동작을 수신하는 상태로 배치할 수 있다. 선택 동안, 타겟화된 메모리 셀은 타겟화된 메모리 셀에 걸쳐 선택 전압 바이어스를 인가하는 것에 의해 동작의 서브-임계 영역으로부터 동작의 임계 영역 위의 동작의 영역으로 이동될 수 있다. 전류-제한 회로(122)와 함께 타겟화된 메모리 셀에 대한 각각의 워드-라인 및 비트-라인의 (예를 들어, 선택 모듈(120)의) 워드-라인 및 비트-라인 드라이버 회로에 의해, 타겟화된 메모리 셀의 선택을 달성하는 전압 바이어스가 제공될 수 있다. 각각의 워드-라인 및 비트-라인에 대한 워드-라인 및 비트-라인 바이어스는, 조합하여, 타겟화된 메모리 셀을 임계 전압(Vt) 위로 하기에 충분한 타겟화된 메모리 셀에 걸쳐 전체 전압 바이어스가 인가되도록 선택될 수 있다. 본 예에서, "Vt 위(above Vt)"는, 더 작은 전류가 타겟화된 메모리 셀을 동작의 영역에서 유지할 수 있더라도, 기입 동작에 충분한 전류를 전도할 수 있는 타겟화된 메모리 셀의 동작의 영역을 지칭할 수 있다. 서브-임계로부터 Vt 또는 Vt 위 영역으로의 천이는 셀을 통해 주어진 전류에 대해 선택된 셀에 의해 지속되는 전압이 갑자기 감소되는 '스냅-백(snap-back)' 이벤트를 수반할 수 있다. 아래에 더 설명되는 바와 같이, 리프레시 기입 동작이 타겟화된 메모리 셀에 대한 Vt 드리프트를 성공적으로 리셋하는지의 검증을 용이하게 하기 위해 리프레시 기입 동작 전에 타겟화된 메모리 셀의 상태를 판독하는데 '스냅-백(snap-back)' 이벤트 또는 스냅-검출이 이용될 수 있다. 전류 제한 회로(122)는 선택된 메모리 셀을 과도한 전류로 손상시키는 것을 방지하기 위해 워드-라인 전극(110)의 전류를 제한할 수 있다. 즉, 워드-라인 전극(110)의 최대 전류를 제한하는 것은 메모리 셀들(102)을 통해 최대 전류를 또한 제한할 수 있다. 이러한 제한 기능은 워드-라인 전극(110) 및 타겟 워드-라인의 워드-라인 디코딩 경로가 정상 상태(steady state)로 바뀌는 시간 동안은 효과적이지 않을 수 있다. 과도한 전류로부터 메모리 셀들을 보호하기 위해 워드-라인 전극(110)과 같은 워드-라인 전극을 사용하는 전류 제한 회로(122)를 갖는 것으로 예들이 제한되는 것은 아니다. 다른 예들에서 전류적 제한 회로(122)는 과도한 전류로부터 메모리 셀들을 보호하는데 비트-라인 전극(108)과 같은 비트-라인 전극을 사용할 수 있다.
일부 예들에 따르면, 하나 이상의 메모리 셀(102)의 스냅-백 후의 과도 전류를 메모리 셀들(102)의 손상 또는 교란을 감소시키는 레벨로 감소시키거나 또는 최소화하기 위해, 더 낮은 커패시턴스를 갖는 워드-라인 전극(110) 또는 비트-라인 전극(108) 중 어느 하나 상에 전류-제한 회로(122)가 배치될 수 있다. 도 1에 도시되는 예에서는, 워드-라인 전극(110) 상에 전류-제한 회로(122)가 배치된다.
일부 예들에서, 전류-제한 회로(122)는 전류 미러 회로를 포함할 수 있다. 전류-제한 회로(122)는 워드-라인 전극(110)의 전류를 최대 전류 레벨로 제한하도록 구성되는 트랜지스터 게이트를 포함할 수 있다. 예를 들어, 이러한 트랜지스터는 트랜지스터가 최대 요망 전류까지 전달하도록 아날로그 레벨로 제어되는 게이트를 갖는 n-타입 트랜지스터일 수 있다. 전류-제한 회로(122)는 게이트 전압을 이러한 트랜지스터에 인가하는 것에 의해 인에이블될 수 있다. 선택 모듈(120)은 타겟화된 메모리 셀이 동작의 서브임계 영역으로부터 Vt 위의 동작의 영역으로 이동되도록 하나 이상의 메모리 셀(102)의 타겟 메모리 셀의 디코딩을 용이하게 하는 추가적 제어 회로를 포함할 수 있으며, 여기서 Vt는 전류의 함수이다.
시스템(100)에 포함되는 메모리의 예시적인 타입들이 PCM과 같은 비-휘발성 타입들의 메모리를 포함하는 것으로서 설명되었더라도, 본 개시내용이 PCM으로 제한되는 것은 아니다. 일부 예들에서, 블록 또는 바이트 어드레싱가능할 수 있는 3-D 크로스-포인트 메모리 아키텍처에 포함되는 다른 타입들의 저항성 비-휘발성 메모리가 본 개시내용에 의해 고려된다. 이러한 블록 또는 바이트 어드레싱가능한 저항성 비-휘발성 타입들의 메모리는, 이에 제한되는 것은 아니지만, 단일 또는 멀티 레벨 PCM(phase change memory), 나노와이어 메모리, 폴리머 메모리, 강유전성 폴리머 메모리, FeTRAM(ferroelectric transistor random access memory), 오보닉 메모리, 멤리스터 기술을 포함하는 MRAM(magnetoresistive random access memory), 또는 STT-MRAM(spin transfer torque MRAM), 또는 위의 것 중 임의의 것의 조합, 또는 다른 저항성 비-휘발성 메모리 타입들을 포함할 수 있다.
도 2는 예시적인 어레이 부분(200)을 도시한다. 일부 예들에서, 도 2에 도시되는 바와 같은 어레이 부분(200)은, 메모리 셀들(202-1 내지 202-4), BL들(bit-lines)(204-1, 204-2) 및 WL들(word-lines)(206-1, 206-2)을 포함한다. 어레이 부분(200)은 이러한 메모리 셀들에 대한 액세스(기입 또는 판독 동작들)에 대해 사용되는 금속 라인들일 수 있는 WL들과 BL들 사이의 교차점들에 있도록 배열되는 메모리 셀들(202-1 내지 202-4)을 가질 수 있다. 시스템(100)에 대해 위에 설명된 바와 유사하게, 메모리 셀들(202-1 내지 202-4) 중 타겟화된 메모리 셀은, 타겟화된 메모리 셀에 걸쳐 총 차동 전압이 액세스 동안 타겟화된 메모리 셀을 선택하기 위해 Vt를 초과하도록, WL들(206-1 또는 206-2) 중 하나 및 BL들(204-1 또는 204-2) 중 하나에 걸쳐 관련 전압 바이어스를 인가하는 것에 의해 선택될 수 있다. 예를 들어, 기입 동작 동안, (예를 들어, WL 전극에 의해 제공되는) WL들(206-1 또는 206-2) 중 주어진 WL 또는 (예를 들어, BL 전극에 의해 제공되는) BL들(204-1 또는 204-2) 중 주어진 BL 상의 바이어스 전압들은 선택된 메모리 셀을 올바른 상태(예를 들어, SET 또는 RESET)로 프로그래밍하기 위해 충분한 전류가 선택된 메모리 셀을 통해 흐르는 것을 허용하도록 조정될 수 있다.
일부 예들에 따르면, 음영 메모리 셀(202-1)이 선택에 대해 타겟화된 메모리 셀일 수 있다. 타겟화된 메모리 셀로서, 메모리 셀(202-1)은 기입 동작 동안 메모리 셀(202-1)을 선택하고 다음으로 프로그래밍하기에 충분한 전류 및 전압을 전달하기 위한 총 바이어스 전압을 수신할 수 있다. 도 2에 도시되는 바와 같이, 총 바이어스 전압은 WL 전압 바이어스(211)를 제공하는 WL 전극(210)으로부터 WL(206-1)을 통해 그리고 BL 전압 바이어스(221)를 제공하는 BL 전극(220)로부터 BL(204-1)을 통해 전달되어, WL 전압 바이어스(211) 및 BL 전압 바이어스(221)의 조합으로부터 메모리 셀(202-1)에서 셀 전압 바이어스(212)를 생성할 수 있다. 일부 예들에서, WL 전압 바이어스(211)는, 도 2에 도시되는 바와 같이, 음의 전압 바이어스일 수 있고 BL 전압 바이어스(221)는 양의 전압 바이어스를 가질 수 있다. 비음영 메모리 셀들(202-2, 202-3 및 202-4)은 선택-해제된 메모리 셀들일 수 있다. 타겟화된 메모리 셀(202-1)과 동일한 WL 상의 선택-해제된 메모리 셀(202-2)은 A-셀이라고 지칭될 수 있다. 선택된 메모리 셀(202-1)과 동일한 BL 상의 선택-해제된 메모리 셀(202-3)은 B-셀이라고 지칭될 수 있다.
일부 예들에서, WL 전압 바이어스(211) 및 BL 전압 바이어스(221)는, 별도로 취해질 때, 양자 모두 서브-임계 전압 바이어스들(예를 들어, Vt 아래)에 있다. 이러한 서브-임계 전압 바이어스들은 선택된 메모리 셀 상에서 수행되는 동작에 의존하여 크기 및 지속기간이 변동될 수 있다. 통상적으로, 프로그래밍을 위해 선택되는 타겟화된 메모리 셀을 통해 비교적 더 많은 양의 전류가 요구될 수 있는 RESET 동작과 같은 기입 동작의 타입에 대해 가장 많은 양의 전압 바이어스가 요구될 수 있다. 비교적 더 많은 양의 전류에 대한 필요성으로 인해, RESET 동작은 SET 동작에 비해 Vt 드리프트 오버타임에 더 취약하다. 예를 들어, Vt 드리프트 오버타임은 최대 선택 전압 바이어스를 초과할 수 있다. 최대 선택 전압 바이어스는 메모리 셀을 손상시키지 않고 및/또는 (예를 들어, 커패시터 충전 시간들에 의해 지시되는) 프로그래밍 시간 제한들 내에 타겟화된 메모리 셀에 인가될 수 있는 전압 바이어스의 양에, 적어도 부분적으로, 기초할 수 있다. 아래에 더 설명되는 바와 같이, 하나 이상의 메모리 셀에 대한 Vt 드리프트가 하나 이상의 메모리 셀에 대한 적어도 최대 선택 전압 바이어스 아래의 레벨로 Vt를 리셋하기에 충분히 리셋되었는지 결정하기 위해 리프레시 기입들의 검증을 용이하게 하도록 다양한 완화 스킴이 구현될 수 있다.
도 3은 예시적인 분포들(300)을 도시한다. 일부 예들에서, 도 3에 도시되는 바와 같이, 분포들(300)은 제1 임계 전압 분포(310)(드리프트 이전) 및 제2 임계 전압 분포(320)(드리프트 이후)를 포함한다. 이러한 예들에 대해, 임계 전압 분포(320)에 비해 임계 전압 분포(310)는 기간을 통해(예를 들어, 48-시간 기간을 통해) 드리프트하는 (예를 들어, "0"의 값을 유지하도록) RESET 동작을 통해 프로그래밍된 메모리 셀들에 대한 Vt 드리프트를 도시할 수 있다.
일부 예들에서, 도 3에 도시되는 바와 같이, 선택 바이어스(312)는 최대 선택 바이어스(314)에 비해 더 낮은 선택 전압 바이어스일 수 있다. 이러한 예들에 대해, 드리프트 이전 임계 전압 분포(310)는 선택 전압 바이어스가 RESET 동작에 대해 메모리 셀들을 선택하는데 사용되는 것을 허용할 수 있다. 그러나, 임계 전압 분포(320)는 메모리 셀들에 대한 Vt 드리프트가 임계 전압 분포(320)로 하여금 메모리 셀들의 많은 부분에 대해 선택 바이어스(312)보다 크게 되고 메모리 셀들의 더 작은 부분에 대해 최대 선택 바이어스(314) 위가 되게 하였다는 점을 표시한다. 따라서, 메모리 셀들의 적어도 일부분은 Vt 드리프트로 인해 선택되지 않을 수 있다. 일부 예들에서, 메모리 셀들의 적어도 일부분이 선택되지 않을 수 있기 때문에 메모리 셀들 임계 전압 분포가 최대 선택 바이어스(314) 및/또는 선택 바이어스(312) 아래로 또는 그 좌측으로 떨어지도록 Vt 드리프트를 리셋하려고 시도하는 단순 리프레시 기입 동작이 성공적이지 않을 수 있다. 메모리 셀들의 적어도 일부분을 선택하는 능력의 이러한 결여는, 추가적 메모리 셀들이 이러한 추가적 메모리 셀들로 하여금 또한 프로그램불가능하게 되게 하는 유사한 Vt 드리프트 프로파일들을 가질 수 있는 바와 같이, 결국 수용불가능하게 높은 수의 메모리 셀들로 하여금 프로그램불가능하게 되게 하고 수용불가능한 높은 레벨의 비트 에러들로 이어질 수 있다.
도 4는 예시적인 그래프(400)를 도시한다. 일부 예들에서, 도 4에 도시되는 바와 같이, 그래프(400)는 RBER(residual bit error rate)이 48 시간 전에 발생한 그리고 그 48 시간 동안 섭씨 85도의 동작 온도를 가졌던 초기 기입 동작 후 제2 리프레시 기입 동작 다음에 어떻게 실질적으로 감소될 수 있는지 도시한다. 그래프(400)는 2개보다 많은 리프레시 기입 동작들이 RBER을 약간 감소시킬 수 있지만 리턴들이 감소한다는 점을 또한 묘사한다.
일부 예들에서, Vt 드리프트를 정정하고 RBER을 감소시키기 위해 2개의 연속 리프레시 기입 동작들을 수행하는 방법이 구현될 수 있다. 그러나, 2개의 연속 리프레시 기입 동작들을 수행하는 것은 단일 리프레시 기입의 에너지의 2배를 소비할 수 있고 또한 추가 리프레시 기입 동작을 완료하는데 추가적 메모리 대역폭을 소비할 수 있다. 아래에 더 설명되는 바와 같이, 메모리 셀이 Vt 드리프트를 리셋하도록 선택되었는지 먼저 검증하려고 시도하는, 그리고 다음으로 '스냅-백(snap-back)' 이벤트의 검출의 결여에 기초하여 메모리 셀이 선택되지 않았다고 결정되면 단지 제2 리프레시 기입을 시도하려고 하는 다양한 완화 스킴들이 구현될 수 있다.
도 5는 예시적인 비교(500)를 도시한다. 일부 예들에서, 도 5에 도시되는 바와 같이, 비교(500)는 리프레시 기입 동작에 대해 타겟 메모리 셀을 선택하기 위한 최대 선택 바이어스(514) 미만인 선택 바이어스(512)에 대해 V(volts)로 메모리 셀 바이어스를 비교한 것을 도시한다. 이러한 예들에 대해, 리프레시 기입 동작은 RESET 동작에 대한 것일 수 있고, 칼코게나이드 유리와 같은 PCM을 포함하는 3-D 크로스-포인트 메모리 아키텍처에 적용될 수 있다. 도 5에 도시되는 바와 같이, 선택 바이어스(512)는 약 4.0V의 셀 바이어스 전압을 인가할 수 있는 한편 최대 선택 바이어스(514)는 약 5.0V의 셀 바이어스 전압을 인가할 수 있다.
일부 예들에서, 도 5에 도시되는 바와 같이, 스냅-검출(510)은 선택 바이어스(512)가 타겟화된 메모리 셀에 대한 Vt에 도달하기에 충분한지 결정하는데 이용될 수 있다. 예를 들어, 타겟화된 메모리 셀을 RESET 기입 동작에 대해 충분한 전류를 전도하는 레벨로 되게 하기에 충분한 셀 바이어스 전압. 낮은 전력 요구들 또는 타이트한 타이밍 요건들을 충족시키기 위해 낮은 전력 필요성들 또는 낮은 레이턴시 프로그래밍이 필요하면 선택 바이어스(512)가 사용될 수 있다. 그러나, 최대 선택 바이어스(514)에 비해 선택 바이어스(512)에 대해 단지 더 낮은 셀 바이어스를 사용하는 것은 최대 선택 바이어스(514)를 사용하는 것에 비해 Vt 드리프트를 리셋하려는 시도들에 대해 더 많은 선택 실패들을 초래할 수 있다. 이러한 선택 실패들은 메모리 디바이스에 대해 RBER을 증가시킬 수 있다.
일부 예들에 따르면, 도 5에 도시되는 바와 같이, 스냅-검출(520)은 최대 선택 바이어스(514)가 타겟화된 메모리 셀에 대한 Vt에 도달하기에 충분하였는지 결정하는데 이용될 수 있다. Vt 드리프트를 리셋하려는 시도들에 대한 선택 실패들을 최소화하는 것이 목표이면 최대 선택 바이어스(514)가 사용될 수 있다. 그러나, 최대 선택 바이어스(514)는 RESET 기입 동작들을 완료하기 위해 시간들을 증가시키고 선택 바이어스(512)에 비해 더 많은 전력을 사용할 수 있다. 그러므로 전력 및 레이턴시들을 감소시키는 것과 선택 실패들을 감소시키는 것 사이에 트레이드오프가 존재한다.
도 6은 예시적인 스킴(600)을 도시한다. 일부 예들에서, 스킴(600)은 제1 리프레시 기입 동작(기입 #1)에 대한 선택 바이어스(512) 및 최대 선택 바이어스(514)의 사용을 포함할 수 있다. 이러한 예들에 대해, 임계 전압 분포(605)는, 드리프트 이후, 저항성 타입의 메모리 셀들의 임계 전압 분포를 표현할 수 있다. 다시 말해서, 임계 전압 분포(605)는 시간 기간 후에 RESET 값으로 프로그래밍되는 메모리 셀에 대한 임계 전압 분포를 묘사한다. 도 6에 도시되는 바와 같이, 임계 전압 분포(605)는 메모리 셀의 Vt 전부로 하여금 선택 바이어스(512)보다 큰 레벨로 드리프트하게 한 그리고 메모리 셀의 Vt의 많은 부분으로 하여금 최대 선택 바이어스(514)보다 큰 레벨로 심지어 드리프트하게 한 Vt 드리프트를 가질 수 있다. 예들이 임계 전압 분포(605)에 대한 임의의 특정 시간 기간으로 제한되지 않더라도, 드리프트 이후 시간 기간은 48 시간일 수 있고, 그 시작은 48-시간 드리프트 클록을 시작하거나 또는 설정할 수 있다. 일부 예들에서, 드리프트 이후 시간 기간은, 메모리 셀들에 대한 Vt들이 시간 경과에 따라 얼마나 멀리 드리프트할 수 있는지에, 적어도 부분적으로, 기초하여 48 시간 초과 또는 미만일 수 있다. 임계 전압 분포로 하여금 선택 바이어스(512) 및 최대 선택 바이어스(514) 상당히 위로 드리프트하게 할 수 있는 Vt 드리프트의 높은 레이트들은 더 짧은 시간 기간들(예를 들어, 24 시간)을 요구할 수 있다. 또한, 48 시간 후 여전히 최대 선택 바이어스(514) 아래에 있을 수 있도록 임계 전압 분포로 하여금 드리프트하게 할 수 있는 낮은 레이트들의 Vt 드리프트는 더 긴 시간 기간(예를 들어, 72 시간)을 사용할 수 있다.
일부 예들에 따르면, 스킴(600)은 제1 리프레시 기입 동작에 대해 메모리 셀들을 선택하려고 시도하는데 더 낮은 선택 바이어스(512)를 먼저 사용할 수 있다. 이러한 예들에 대해, 임계 전압 분포(605)에 대한 메모리 셀의 Vt가 선택 바이어스(512)보다 크기 때문에, 스냅-검출(612)은 어떠한 메모리 셀들도 스냅-백 이벤트를 갖지 않고 따라서 메모리 셀들이 선택되지 않았음을 표시할 것이다. 검출된 스냅-백 이벤트의 결여에 기초하여, 최대 선택 바이어스(514)가 다음으로 메모리 셀들에 인가될 수 있고 제2 스냅-검출(616)은 메모리 셀들의 적어도 일부분이 스냅-백 이벤트를 가졌지만 많은 부분이 스냅-백 이벤트를 갖지 않았다는 것을 표시할 수 있다.
일부 예들에서, 스킴(600)은 제2 리프레시 기입 동작의 사용을 포함할 수 있다. 이러한 예들에 대해, 임계 전압 분포(615)는 임계 전압 분포가 제1 리프레시 기입 동작으로 인해 좌측으로 시프트되었지만, 임계 전압 분포(615)를 선택 바이어스(512) 아래로 떨어뜨리기에 충분히 시프트되지는 않았다는 점을 묘사한다. 선택 바이어스(512)가 제2 리프레시 기입 동작에 대해 사용되면, 다음으로 메모리 셀들의 적어도 일부분은 스냅-검출(618)에 의해 검출되는 바와 같이 선택 실패를 가질 것이다. 메모리 셀들의 적어도 일부분에 대해 검출된 스냅-백 이벤트의 결여에 기초하여, 최대 선택 바이어스(514)가 다음으로 메모리 셀들에 인가될 수 있고, 제2 스냅-검출(620)은 메모리 셀들의 실질적으로 더 많은 부분(예를 들어, 리프레시 기입 동작을 수신하는 모든 메모리 셀들 중 99% 초과)이 스냅-백 이벤트를 가졌다는 것을 표시할 수 있다. 스냅-검출(620)에서 메모리 셀들의 실질적으로 더 많은 부분에 대한 '스냅-백(snap-back)'을 검출하는 것은 수용가능한 수의 메모리 셀들에 대해 선택이 성공적이었다는 검증으로서 역할을 한다.
일부 예들에 따르면, 도 6에 도시되는 바와 같이, 임계 전압 분포(625)는 기입 #2 이후의 메모리 셀의 임계 전압 분포를 묘사할 수 있다. 다시 말해서, 제2 리프레시 기입 동작 후. 이러한 예들에 대해, 임계 전압 분포(625)는 이제 선택 바이어스(512) 또는 최대 선택 바이어스(514)로 하여금 리프레시 기입 동작에 대해 메모리 셀들을 선택하는데 사용될 수 있게 하도록 시프트되었다. 일부 예들에서, 48-시간 드리프트 클록은 신규 시간 기간을 시작하도록 리셋 또는 재시작될 수 있다.
일부 예들에서, 제1 리프레시 기입 동작에 대한 선택 바이어스(512)의 사용을 통해 임계 수의 메모리 셀들이 선택되지 않았다면 복수의 메모리 셀들에 대해 제2 RESET 기입 동작을 구현할지에 대한 결정이 이루어질 수 있다. 이러한 임계 수는 그 수의 메모리 셀들이 선택 바이어스(512)로 성공적으로 선택되지 않고 성공적 선택을 위해 최대 선택 바이어스(514)를 필요로 할 경우 예상된 RBER에 기초할 수 있다. 따라서, 제2 리프레시 기입 동작은 임계 수에 기초하여 트리거링될 수만 있다.
도 7은 예시적인 스킴(700)을 도시한다. 일부 예들에서, 스킴(700)은 제1 리프레시 기입 동작에 대한 선택 바이어스(512) 및 최대 선택 바이어스(514)의 사용을 포함할 수 있다. 이러한 예들에 대해, 임계 전압 분포(705)는, 드리프트 이후, 저항성 타입의 메모리 셀들의 임계 전압 분포를 표현할 수 있다. 도 7에 도시되는 바와 같이, 임계 전압 분포(705)는 메모리 셀의 Vt 전부로 하여금 선택 바이어스(512)보다 큰 레벨로 드리프트하게 한 그리고 메모리 셀의 Vt의 많은 부분으로 하여금 최대 선택 바이어스(514)보다 큰 레벨로 심지어 드리프트하게 한 Vt 드리프트를 가질 수 있다. 예들이 임계 전압 분포(705)에 대한 임의의 특정 시간 기간으로 제한되지 않더라도, 드리프트 이후 시간 기간은 48 시간일 수 있고, 그 시작은 48-시간 드리프트 클록을 시작하거나 또는 설정할 수 있다. 일부 예들에서, 드리프트 이후 시간 기간은, 메모리 셀들에 대한 Vt들이 시간 경과에 따라 얼마나 멀리 드리프트할 수 있는지에, 적어도 부분적으로, 기초하여 48 시간 초과 또는 미만일 수 있다. 임계 전압 분포로 하여금 선택 바이어스(512) 및 최대 선택 바이어스(514) 상당히 위로 드리프트하게 할 수 있는 Vt 드리프트의 높은 레이트들은 더 짧은 시간 기간들을 요구할 수 있다. 또한, 48 시간 후 여전히 최대 선택 바이어스(512) 및 최대 선택 바이어스(514) 아래에 있을 수 있도록 임계 전압 분포로 하여금 드리프트하게 할 수 있는 낮은 레이트들의 Vt 드리프트는 더 긴 시간 기간을 사용할 수 있다.
일부 예들에 따르면, 스킴(700)은 제1 리프레시 기입 동작에 대해 메모리 셀들을 선택하려고 시도하는데 더 낮은 선택 바이어스(512)를 먼저 사용할 수 있다. 이러한 예들에 대해, 임계 전압 분포(705)에 대한 메모리 셀의 Vt가 최대 선택 바이어스(512)보다 크기 때문에, 스냅-검출(712)은 어떠한 메모리 셀들도 스냅-백 이벤트를 갖지 않고 따라서 메모리 셀들이 선택되지 않았다는 점을 표시할 것이다. 검출된 스냅-백 이벤트의 결여에 기초하여, 다음으로 최대 선택 바이어스(514)가 메모리 셀들에 인가될 수 있다. 그러나, 스킴(700)은 제2 스냅-검출이 구현되지 않는다는 점에서 스킴(600)과 상이하다. 제2 스냅-검출을 제거하는 것은 전력을 절약하고(예를 들어, 스냅 검출 결과를 래치하기 위한 전력 회로를 필요로 하지 않음) 제2 리프레시 기입 동작을 더 빠르게 완료하려는 노력일 수 있다. 그러나, 제2 스냅-검출을 제거하는 것은 최대 선택 바이어스(514)를 사용할 때 메모리 셀들이 선택되었는지에 관한 일부 불확실성을 갖는 트레이드오프를 야기할 수 있다.
일부 예들에서, 스킴(700)은 제2 리프레시 기입 동작의 사용을 포함할 수 있다. 이러한 예들에 대해, 임계 전압 분포(715)는 임계 전압 분포가 제1 리프레시 기입 동작으로 인해 좌측으로 시프트되었지만, 여전히 임계 전압 분포(715)를 선택 바이어스(512) 아래로 떨어뜨리기에 충분히 시프트되지는 않았다는 점을 묘사한다. 선택 바이어스(512)가 제2 리프레시 기입 동작에 대해 사용되면, 다음으로 메모리 셀들의 적어도 일부분은 스냅-검출(718)에 의해 검출되는 바와 같이 선택 실패를 가질 것이다. 메모리 셀들의 적어도 일부분에 대해 검출된 스냅-백 이벤트의 결여에 기초하여, 메모리 셀들이 선택되었다는 것을 검증하기 위해 제2 스냅-검출 없이 메모리 셀들에 최대 선택 바이어스(514)가 다음으로 인가될 수 있다.
일부 예들에 따르면, 도 7에 도시되는 바와 같이, 임계 전압 분포(725)는 기입 #2 이후의 메모리 셀의 임계 전압 분포를 묘사할 수 있다. 다시 말해서, 제2 리프레시 기입 동작 후. 이러한 예들에 대해, 임계 전압 분포(725)는 이제 선택 바이어스(512) 또는 최대 선택 바이어스(514)로 하여금 리프레시 기입 동작에 대해 메모리 셀들을 선택하는데 사용될 수 있게 하기에 충분히 시프트되었다. 일부 예들에서, 48-시간 드리프트 클록은 신규 시간 기간을 시작하도록 리셋 또는 재시작될 수 있다.
일부 예들에서, 제1 리프레시 기입 동작에 대한 선택 바이어스(512)의 사용을 통해 임계 수의 메모리 셀들이 선택되지 않았다면 복수의 메모리 셀들에 대해 제2 RESET 기입 동작을 구현할지에 대한 결정이 이루어질 수 있다. 이러한 임계 수는 그 수의 메모리 셀들이 선택 바이어스(512)로 성공적으로 선택되지 않을 경우 예상된 RBER에 기초할 수 있다. 따라서, 제2 리프레시 기입 동작은 임계 수에 기초하여 트리거링될 수만 있다.
도 8은 장치(800)에 대한 예시적인 블록도를 도시한다. 도 8에 도시되는 장치(800)가 특정 토폴로지에서 제한된 수의 엘리먼트들을 갖더라도, 장치(800)가 주어진 구현에 대해 요망되는 바와 같이 대안적인 토폴로지들에 더 많은 또는 더 적은 엘리먼트들을 포함할 수 있다는 점이 인식될 수 있다.
장치(800)는 회로(820)에 의해 지원될 수 있고, 장치(800)는 (예를 들어, 판독 또는 기입 동작들을 통해) 메모리 셀들을 액세스하는데 또한 사용될 수 있는 인터페이스를 통해 이러한 메모리 디바이스의 메모리 셀들과 연결되는 메모리 시스템으로 또는 메모리 디바이스에 유지되는 제어기일 수 있다. 메모리 디바이스는 호스트 컴퓨팅 플랫폼과 연결되거나 또는 이에 포함될 수 있다. 회로(820)는 하나 이상의 소프트웨어 또는 펌웨어 구현 로직, 컴포넌트들 또는 모듈들(822-a)(예를 들어, 메모리 디바이스의 제어기에 의해, 적어도 부분적으로, 구현됨)을 실행하도록 배열될 수 있다. 본 명세서에 사용되는 바와 같이 "a" 및 "b" 및 "c" 및 유사한 지정자들은 임의의 양의 정수를 표현하는 변수들이도록 의도된다는 점에 주목할 가치가 있다. 따라서, 예를 들어, 구현이 a = 4에 대한 값을 설정하면, 다음으로 로직에 대한 소프트웨어 또는 펌웨어, 컴포넌트들 또는 모듈들(822-a)의 완전한 세트는 로직(822-1, 822-2, 822-3 또는 822-4)을 포함할 수 있다. 또한, "로직(logic)"의 적어도 일부분은 컴퓨터-판독가능 매체에 저장되는 소프트웨어/펌웨어일 수 있거나, 또는 적어도 부분적으로 하드웨어로 구현될 수 있고, 로직이 도 8에서 별개의 박스들로서 도시되더라도, 이러한 것은 별개의 컴퓨터-판독가능 매체 컴포넌트들(예를 들어, 별도의 메모리 등)에서의 스토리지 또는 별개의 하드웨어 컴포넌트들(예를 들어, 별도의 ASIC들(application-specific integrated circuits) 또는 FPGA들(field programmable gate arrays))에 의한 구현으로 로직을 제한하는 것은 아니다.
일부 예들에 따르면, 회로(820)는 프로세서 또는 프로세서 회로를 포함할 수 있다. 이러한 프로세서 또는 프로세서 회로는, AMD® Athlon®, Duron® 및 Opteron® 프로세서들; ARM® 애플리케이션, 내장 및 보안 프로세서들; IBM® 및 Motorola® DragonBall® 및 PowerPC® 프로세서들; IBM 및 Sony® Cell 프로세서들; Intel® Atom®, Celeron®, Core (2) Duo®, Core i3, Core i5, Core i7, Itanium®, Pentium®, Xeon®, Xeon Phi® 및 XScale® 프로세서들; 및 유사한 프로세서들을 제한없이 포함하는 다양한 상업적으로 이용가능한 프로세서들 중 임의의 것일 수 있다. 일부 예들에 따르면 회로(820)는 하나 이상의 ASIC 또는 FPGA들을 또한 포함할 수 있고, 일부 예들에서, 적어도 일부 로직(822-a)은 이러한 ASIC들 또는 FPGA들의 하드웨어 엘리먼트들로서 구현될 수 있다.
일부 예들에 따르면, 장치(800)는 선택 로직(822-1)을 포함할 수 있다. 선택 로직(822-1)은 메모리 셀로의 하나 이상의 선택 바이어스 전압의 인가를 통해 제1 리프레시 기입 동작에 대해 메모리 셀을 메모리 디바이스의 메모리 셀들 중에서 선택하도록 회로(820)에 의해 실행되는 로직 및/또는 피처일 수 있다. 이러한 예들에 대해, 메모리 셀의 선택은 드리프트 클록 만료(810)를 통해 수신되는 시간 기간의 만료의 표시를 수신하는 것에 응답하는 것일 수 있다. 하나 이상의 선택 바이어스 전압이 선택 바이어스 전압(830)을 통해 메모리 셀에 인가될 수 있다.
일부 예들에서, 장치(800)는 스냅-검출 로직(822-2)을 또한 포함할 수 있다. 스냅-검출 로직(822-2)은, 하나 이상의 선택 바이어스 전압이 인가되었던 동안 스냅-백 이벤트가 메모리 셀에 대해 검출되었는지에 기초하여 메모리 셀이 제1 리프레시 기입 동작에 대해 선택되었는지 결정하도록 회로(820)에 의해 실행되는 로직 및/또는 피처일 수 있다. 이러한 예들에 대해, 스냅-검출(840)은 '스냅-백(snap-back)' 이벤트가 검출되었는지 여부의 표시를 포함할 수 있다.
일부 예들에 따르면, 장치(800)는 기입 펄스 로직(822-3)을 또한 포함할 수 있다. 기입 펄스 로직(822-3)은 제1 리프레시 기입 동작에 대해 기입 펄스로 하여금 메모리 셀에 인가되게 하도록 회로(820)에 의해 실행되는 로직 및/또는 피처일 수 있다. 이러한 예들에 대해, 기입 바이어스(845)는 기입 펄스를 야기하기에 충분한 기입 바이어스 전압을 포함할 수 있다. 제1 리프레시 기입 동작이 RESET 기입 동작이면, 예를 들어, 기입 바이어스(845)는 RESET 기입 펄스를 야기하도록 약 4.0V 내지 5.0V의 RESET 바이어스 전압을 포함할 수 있다.
일부 예들에서, 선택 로직(822-1)은 제1 리프레시 기입 동작 동안 스냅-검출 로직(822-2)에 의한 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 하나 이상의 선택 바이어스 전압의 재-인가를 통해 제2 리프레시 기입 동작에 대해 메모리 셀을 선택할 수 있다. 이러한 제2 리프레시 기입 동작에 대해, 하나 이상의 선택 바이어스 전압은 선택 바이어스 전압(835)을 통해 재-인가될 수 있다. 또한, 기입 펄스 로직(822-3)은 제2 기입 펄스로 하여금 제2 리프레시 기입 동작에 대해 메모리 셀에 인가되게 할 수 있다.
일부 예들에 따르면, 스냅-검출 로직(822-2)은 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 스냅-백 이벤트가 메모리 셀에 대해 검출되었는지에 기초하여 메모리 셀이 제2 리프레시 기입 동작에 대해 선택되었는지 결정할 수 있다. 일부 예들에서, 장치(800)는 식별 로직(822-4)을 또한 포함할 수 있다. 식별 로직(822-4)은 메모리 셀이 제2 리프레시 기입 동작 다음의 검출된 스냅-백 이벤트를 갖지 않았다는 표시를 스냅-검출 로직(822-2)으로부터 수신하도록 회로(820)에 의해 실행되는 로직 및/또는 피처일 수 있다. 식별 로직(822-4)은 다음으로 메모리 셀을 선택 실패를 야기하는 시간 기간 경과에 따른(예를 들어, 48 시간 경과에 따른) Vt 드리프트를 갖는 것으로서 식별할 수 있다. 이러한 예에 대해, 선택 실패는 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 스냅-검출 로직(822-2)에 의한 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음 또는 이러한 검출의 결여에 기초한다.
일부 예들에서, 스냅-검출 로직(822-2)이 제1 또는 제2 리프레시 기입 동작들에 대한 스냅-백 이벤트를 검출하면 선택 로직(822-1)은 리셋 드리프트 클록(815)을 통해 드리프트 클록의 리셋을 야기할 수 있다. 예를 들어, 스냅-백 이벤트가 제1 리프레시 기입 동작에 대해 검출되면, 제2 리프레시 기입 동작은 필요하지 않을 수 있고 드리프트 클록은 제1 리프레시 기입 동작 후에 리셋될 수 있다. 스냅-백 이벤트가 제2 리프레시 기입 동작에 대해 검출되면, 메모리 셀은 드리프트 클록에 의해 유지되는 시간 기간 경과에 따라 과도한 Vt 드리프트를 갖는 것으로서 식별 로직(822-4)에 의해 식별되지 않으며, 따라서 드리프트 클록은 제2 리프레시 기입 동작 후에 리셋될 수 있다.
개시되는 아키텍처의 새로운 양태들을 수행하기 위한 예시적인 방법론들을 대표하는 로직 흐름들의 세트가 본 명세서에 포함된다. 설명의 단순화의 목적들로, 본 명세서에 도시되는 하나 이상의 방법론이 일련의 행위들로서 도시되고 설명되지만, 해당 분야에서의 기술자들은 이러한 방법론들이 행위들의 순서에 의해 제한되는 것은 아니라는 점을 이해하고 인식할 것이다. 일부 행위들은, 이에 따라, 본 명세서에 도시되고 설명되는 것과 상이한 순서로 및/또는 다른 행위들과 동시에 발생할 수 있다. 예를 들어, 해당 분야에서의 기술자들은 방법론이, 상태도에서와 같은, 일련의 상호 관련된 상태들 또는 이벤트들로서 대안적으로 표현될 수 있다는 점을 이해하고 인식할 것이다. 또한, 방법론에 예시되는 모든 행위들이 새로운 구현을 위해 요구되지는 않을 수 있다.
로직 흐름은 소프트웨어, 펌웨어, 및/또는 하드웨어로 구현될 수 있다. 소프트웨어 및 펌웨어 실시예들에서, 로직 흐름은, 광, 자기 또는 반도체 스토리지와 같은, 적어도 하나의 비-일시적 컴퓨터-판독가능 매체 또는 머신 판독가능 매체 상에 저장되는 컴퓨터 실행가능 명령어들에 의해 구현될 수 있다. 이러한 맥락에서 실시예들이 제한되는 것은 아니다.
도 9는 로직 흐름(900)의 예를 도시한다. 로직 흐름(900)은, 장치(800)와 같은, 본 명세서에 설명되는 하나 이상의 로직, 피처 또는 디바이스에 의해 실행되는 동작들의 일부 또는 전부를 대표할 수 있다. 보다 특히, 로직 흐름(900)은 선택 로직(822-1), 스냅-검출 로직(822-2), 기입 펄스 로직(822-3), 또는 식별 로직(822-4) 중 하나 이상에 의해 구현될 수 있다.
일부 예들에 따르면, 블록(902)에서의 로직 흐름(900)은 메모리 셀에 하나 이상의 선택 바이어스 전압을 인가하는 것을 통해 제1 리프레시 기입 동작에 대해 메모리 디바이스의 메모리 셀을 선택할 수 있다. 이러한 예들에 대해, 선택 로직(822-1)이 메모리 셀을 선택할 수 있다.
일부 예들에서, 블록(904)에서의 로직 흐름(900)은 하나 이상의 선택 바이어스 전압이 인가되었던 동안 스냅-백 이벤트가 메모리 셀에 대해 검출되었는지에 기초하여 메모리 셀이 제1 리프레시 기입 동작에 대해 선택되었는지 결정할 수 있다. 이러한 예들에 대해, 스냅-검출 로직(822-2)은 스냅-백 이벤트가 검출되었는지에 기초하여 메모리 셀이 선택되었는지 결정할 수 있다.
일부 예들에 따르면, 블록(906)에서의 로직 흐름(900)은 하나 이상의 선택 바이어스 전압이 인가되었던 동안 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 하나 이상의 선택 바이어스 전압을 재-인가하는 것을 통해 제2 리프레시 기입 동작에 대해 메모리 셀을 선택할 수 있다. 이러한 예들에 대해, 선택 로직(822-1)은 어떠한 스냅-백 이벤트도 검출되지 않았다는 스냅-검출 로직(822-2)으로부터의 표시에 기초하여 하나 이상의 선택 바이어스 전압으로 하여금 재-인가되게 할 수 있다.
도 10은 제1 스토리지 매체의 예를 도시한다. 도 10에 도시되는 바와 같이, 제1 스토리지 매체는 스토리지 매체(1000)를 포함한다. 스토리지 매체(1000)는 제조 물품을 포함할 수 있다. 일부 예들에서, 스토리지 매체(1000)는, 광, 자기 또는 반도체 스토리지와 같은, 임의의 비-일시적 컴퓨터-판독가능 매체 또는 머신 판독가능 매체를 포함할 수 있다. 스토리지 매체(1000)는, 로직 흐름(900)을 구현하는 명령어들과 같은, 다양한 타입들의 컴퓨터 실행가능한 명령어들을 저장할 수 있다. 컴퓨터 판독가능 또는 머신 판독가능 스토리지 매체의 예들은, 휘발성 메모리 또는 비-휘발성 메모리, 이동식 또는 비-이동식 메모리, 소거가능 또는 비-소거가능 메모리, 기입가능 또는 재-기입가능 메모리 등을 포함하는, 전자 데이터를 저장할 수 있는 임의의 유형의 매체(tangible media)를 포함할 수 있다. 컴퓨터 실행가능 명령어들의 예들은, 소스 코드, 컴파일된 코드, 해석된 코드, 실행가능 코드, 정적 코드, 동적 코드, 객체-지향 코드, 비주얼 코드 등과 같은 임의의 적합한 타입의 코드를 포함할 수 있다. 이러한 맥락에서 예들이 제한되는 것은 아니다.
도 11은 예시적인 컴퓨팅 플랫폼(1100)을 도시한다. 일부 예들에서, 도 11에 도시되는 바와 같이, 컴퓨팅 플랫폼(1100)은 메모리 시스템(1130), 처리 컴포넌트(1140), 다른 플랫폼 컴포넌트들(1150) 또는 통신 인터페이스(1160)를 포함할 수 있다. 일부 예들에 따르면, 컴퓨팅 플랫폼(1100)은 컴퓨팅 디바이스에서 구현될 수 있다.
일부 예들에 따르면, 메모리 시스템(1130)은 제어기(1132) 및 메모리 디바이스들(들)(1134)을 포함할 수 있다. 이러한 예들에 대해, 제어기(1132)에 상주하거나 또는 이에 위치되는 로직 및/또는 피처들은 장치(800)에 대한 적어도 일부 처리 동작들 또는 로직을 실행할 수 있고 스토리지 매체(1000)를 포함하는 스토리지 매체들을 포함할 수 있다. 또한, 메모리 디바이스(들)(1134)는, 도 1 및 도 2에 도시되는 시스템(100) 또는 어레이 부분(200)에 대해 위에 설명된 유사한 타입들의 비-휘발성 메모리(도시되지 않음)를 포함할 수 있다. 일부 예들에서, 제어기(1132)는 메모리 디바이스(들)(1134)와 동일한 다이의 부분일 수 있다. 다른 예들에서, 제어기(1132) 및 메모리 디바이스(들)(1134)는 (예를 들어, 처리 컴포넌트(1140)에 포함되는) 프로세서와 동일한 다이 또는 집적 회로 상에 위치될 수 있다. 또 다른 예들에서, 제어기(1132)는 메모리 디바이스(들)(1134)와 연결되는 별도의 다이 또는 집적 회로에 있을 수 있다.
일부 예들에 따르면, 처리 컴포넌트(1140)는 다양한 하드웨어 엘리먼트들, 소프트웨어 엘리먼트들, 또는 양자 모두의 조합을 포함할 수 있다. 하드웨어 엘리먼트들의 예들은 디바이스들, 로직 디바이스들, 컴포넌트들, 프로세서들, 마이크로프로세서들, 회로들, 프로세서 회로들, 회로 엘리먼트들(예를 들어, 트랜지스터들, 저항기들, 커패시터들, 인덕터들 등), 집적 회로들, ASIC, PLD(programmable logic devices), DSP(digital signal processors), FPGA/프로그래머블 로직, 메모리 유닛들, 로직 게이트들, 레지스터들, 반도체 디바이스, 칩들, 마이크로칩들, 칩 세트들 등을 포함할 수 있다. 소프트웨어 엘리먼트들의 예들은 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션들, 컴퓨터 프로그램들, 애플리케이션 프로그램들, 시스템 프로그램들, 소프트웨어 개발 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 방법들, 프로시저들, 소프트웨어 인터페이스들, API들, 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합을 포함할 수 있다. 예가 하드웨어 엘리먼트들 및/또는 소프트웨어 엘리먼트들을 사용하여 구현되는지 결정하는 것은, 주어진 예에 대해 요망되는 바와 같이, 요망되는 계산 레이트, 전력 레벨들, 열 공차들, 처리 사이클 예산(processing cycle budget), 입력 데이터 레이트들, 출력 데이터 레이트들, 메모리 리소스들, 데이터 버스 속도 및 다른 설계 또는 성능 제약들과 같은, 임의의 수의 인자들에 따라 변동될 수 있다.
일부 예들에서, 다른 플랫폼 컴포넌트들(1150)은, 하나 이상의 프로세서, 멀티-코어 프로세서, 코-프로세서, 메모리 유닛, 칩셋, 제어기, 주변기기, 인터페이스, 발진기, 타이밍 디바이스, 비디오 카드, 오디오 카드, 멀티미디어 I/O 컴포넌트(예를 들어, 디지털 디스플레이), 전원 등과 같은, 통상의 컴퓨팅 엘리먼트들을 포함할 수 있다. 다른 플랫폼 컴포넌트들(1150) 또는 스토리지 시스템(1130)과 연관된 메모리 유닛들의 예들은, ROM(read-only memory), RAM, DRAM, DDR DRAM, SDRAM(synchronous DRAM), DDR SDRAM, SRAM, PROM(programmable ROM), EPROM, EEPROM, 플래시 메모리, 강유전성 메모리, SONOS 메모리, 강유전성 폴리머 메모리, 나노와이어, FeTRAM 또는 FeRAM과 같은 폴리머 메모리, 오보닉 메모리, 상 변화 메모리, 멤리스터들, STT-MRAM, 자기 또는 광 카드, 및 정보를 저장하기에 적합한 임의의 다른 타입의 스토리지 매체와 같은, 하나 이상의 더 고속의 메모리 유닛 형태의 다양한 타입들의 컴퓨터-판독가능 및 머신 판독가능 스토리지 매체를 제한없이 포함할 수 있다.
일부 예들에서, 통신 인터페이스(1160)는 통신 인터페이스를 지원하는 로직 및/또는 피처들을 포함할 수 있다. 이러한 예들에 대해, 통신 인터페이스(1160)는 다양한 통신 프로토콜들 또는 표준들에 따라 직접 또는 네트워크 통신 링크들을 통해 통신하도록 동작하는 하나 이상의 통신 인터페이스를 포함할 수 있다. 직접 통신은 SMBus 사양, PCIe 사양, NVMe 사양, SATA 사양, SAS 사양 또는 USB 사양과 연관된 것들과 같은 하나 이상의 산업 표준(후대 및 변이를 포함함)에서 설명되는 통신 프로토콜들 또는 표준들의 사용을 통해 직접 인터페이스를 통해 발생할 수 있다. 네트워크 통신은 IEEE에 의해 공표되는 하나 이상의 이더넷 표준에서 설명되는 것들과 같은 통신 프로토콜들 또는 표준들의 사용을 통해 네트워크 인터페이스를 통해 발생할 수 있다. 예를 들어, 하나의 이러한 이더넷 표준은 2011년 12월에 공표된 IEEE 802.3-2012, Carrier sense Multiple access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications(이하, "IEEE 802.3")을 포함할 수 있다.
컴퓨팅 플랫폼(1100)은, 예를 들어, 사용자 장비, 컴퓨터, PC(personal computer), 데스크톱 컴퓨터, 랩톱 컴퓨터, 노트북 컴퓨터, 넷북 컴퓨터, 태블릿, 스마트 폰, 내장 전자기기, 게이밍 콘솔, 서버, 서버 어레이 또는 서버 팜, 웹 서버, 네트워크 서버, 인터넷 서버, 워크 스테이션, 미니-컴퓨터, 메인 프레임 컴퓨터, 수퍼컴퓨터, 네트워크 어플라이언스, 웹 어플라이언스, 분산 컴퓨팅 시스템, 멀티프로세서 시스템들, 프로세서-기반 시스템들, 또는 이들의 조합일 수 있는 컴퓨팅 디바이스의 부분일 수 있다. 따라서, 본 명세서에 설명되는 컴퓨팅 플랫폼(1100)의 기능들 및/또는 구체적 구성들이, 적합하게 요망되는 바와 같이, 컴퓨팅 플랫폼(1100)의 다양한 실시예들에서 포함되거나 또는 생략될 수 있다.
컴퓨팅 플랫폼(1100)의 컴포넌트들 또는 피처들은 별개의 회로, ASIC들, 로직 게이트들 및/또는 단일 칩 아키텍처들의 임의의 조합을 사용하여 구현될 수 있다. 추가로, 컴퓨팅 플랫폼(1100)의 피처들은 마이크로제어기들, 프로그램가능 로직 어레이들 및/또는 마이크로프로세서들, 또는 적합하게 적절한 경우 전술한 것의 임의의 조합을 사용하여 구현될 수 있다. 하드웨어, 펌웨어 및/또는 소프트웨어 엘리먼트들은 집합적으로 또는 개별적으로 본 명세서에서 "로직(logic)", "회로(circuit)" 또는 "회로(circuitry)"라고 지칭될 수 있다는 점이 주목된다.
묘사되지 않더라도, 임의의 시스템이 이에 제한되는 것은 아니지만 배터리, 적어도 교류를 수신하고 직류를 공급하는 AC-DC 변환기, 갱신가능 에너지 소스(예를 들어, 태양열 전력 또는 모션 기반 전력) 등과 같은 전원을 포함하고 이를 사용할 수 있다.
적어도 하나의 예의 하나 이상의 양태는, 머신에 의해 판독될 때, 컴퓨팅 디바이스 또는 시스템이, 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금 본 명세서에 설명되는 기술들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 표현하는 적어도 하나의 머신-판독가능 매체 상에 저장되는 대표적인 명령어들에 의해 구현될 수 있다. 이러한 표현들은 유형의, 머신 판독가능 매체 상에 저장될 수 있고, 로직 또는 프로세서를 실제로 제조하는 제조 머신들에 로딩하도록 다양한 고객들 또는 제조 설비들에 공급될 수 있다.
하드웨어 엘리먼트들, 소프트웨어 엘리먼트들 또는 양자 모두의 조합을 사용하여 다양한 예들이 구현될 수 있다. 일부 예들에서, 하드웨어 엘리먼트들은 디바이스들, 컴포넌트들, 프로세서들, 마이크로프로세서들, 회로들, 회로 엘리먼트들(예를 들어, 트랜지스터들, 저항기들, 커패시터들, 인덕터들 등), 집적 회로들, ASIC들, PLD들, DSP들, FPGA들, 메모리 유닛들, 로직 게이트들, 레지스터들, 반도체 디바이스, 칩들, 마이크로칩들, 칩 세트들 등을 포함할 수 있다. 일부 예들에서, 소프트웨어 엘리먼트들은 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션들, 컴퓨터 프로그램들, 애플리케이션 프로그램들, 시스템 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 방법들, 프로시저들, 소프트웨어 인터페이스들, API들, 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합을 포함할 수 있다. 예가 하드웨어 엘리먼트들 및/또는 소프트웨어 엘리먼트들을 사용하여 구현되는지 결정하는 것은, 주어진 구현에 대해 요망되는 바와 같이, 요망되는 계산 레이트, 전력 레벨들, 열 공차들, 처리 사이클 예산(processing cycle budget), 입력 데이터 레이트들, 출력 데이터 레이트들, 메모리 리소스들, 데이터 버스 속도 및 다른 설계 또는 성능 제약들과 같은, 임의의 수의 인자들에 따라 변동될 수 있다.
일부 예들은 제조 물품 또는 적어도 하나의 컴퓨터-판독가능 매체를 포함할 수 있다. 컴퓨터-판독가능 매체는 로직을 저장하는 비-일시적 스토리지 매체를 포함할 수 있다. 일부 예들에서, 비-일시적 스토리지 매체는, 휘발성 메모리 또는 비-휘발성 메모리, 이동식 또는 비-이동식 메모리, 소거가능 또는 비-소거가능 메모리, 기입가능 또는 재-기입가능 메모리 등을 포함하는, 전자 데이터를 저장할 수 있는 하나 이상의 타입의 컴퓨터-판독가능 스토리지 매체를 포함할 수 있다. 일부 예들에서, 로직은, 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션들, 컴퓨터 프로그램들, 애플리케이션 프로그램들, 시스템 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 방법들, 프로시저들, 소프트웨어 인터페이스들, API, 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합과 같은, 다양한 소프트웨어 엘리먼트들을 포함할 수 있다.
일부 예들에 따르면, 컴퓨터-판독가능 매체는, 머신, 컴퓨팅 디바이스 또는 시스템에 의해 실행될 때, 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금 설명된 예들에 따라 방법들 및/또는 동작들을 수행하게 하는 명령어들을 저장하거나 또는 유지하는 비-일시적 스토리지 매체를 포함할 수 있다. 이러한 명령어들은, 소스 코드, 컴파일된 코드, 해석된 코드, 실행가능 코드, 정적 코드, 동적 코드 등과 같은, 임의의 적합한 타입의 코드를 포함할 수 있다. 이러한 명령어들은, 특정 기능을 수행하라고 머신, 컴퓨팅 디바이스 또는 시스템에 명령하기 위해, 미리 정의된 컴퓨터 언어, 방식 또는 신택스에 따라 구현될 수 있다. 이러한 명령어들은 임의의 적합한 하이-레벨, 로우-레벨, 객체-지향, 비주얼, 컴파일된 및/또는 해석된 프로그래밍 언어를 사용하여 구현될 수 있다.
일부 예들은 "하나의 예에서(in one example)" 또는 "예(an example)"라는 표현을 그들의 파생어들과 함께 사용하여 설명될 수 있다. 이러한 용어들은, 해당 예와 관련하여 설명되는 특정 피처, 구조, 또는 특성이 적어도 하나의 예에 포함된다는 점을 의미한다. 명세서에서의 다양한 위치들에 있는 "하나의 예에서(in one example)"라는 구문의 출현들이 반드시 모두 동일한 예를 지칭하는 것은 아니다.
일부 예들은 "연결되는(coupled)" 및 "접속되는(connected)"이라는 표현을 그들의 파생어들과 함께 사용하여 설명될 수 있다. 이러한 용어들이 반드시 서로에 대해 유의어들로서 의도되는 것은 아니다. 예를 들어, "접속되는(connected)" 및/또는 "연결되는(coupled)"이라는 용어들을 사용하는 설명들은 2개 이상의 엘리먼트들이 서로 직접 물리적으로 또는 전기적으로 접촉한다는 점을 표시할 수 있다. 그러나, "연결되는(coupled)"이라는 용어는 2개 이상의 엘리먼트들이 서로 직접 접촉하지 않지만, 서로 여전히 협력하거나 또는 상호작용하는 점을 또한 의미할 수 있다.
다음의 예들은 본 명세서에서 개시되는 기술들의 추가적 예들에 관련된다.
예 1. 예시적인 장치는 메모리 디바이스의 메모리 셀들을 액세스하는 인터페이스를 포함할 수 있다. 이러한 장치는 메모리 디바이스에 대한 제어기를 또한 포함할 수 있다. 이러한 예들에 대해, 제어기는, 적어도 일부분이 하드웨어로서 구현되는 로직을 포함할 수 있고, 이러한 로직은 메모리 셀로의 하나 이상의 선택 바이어스 전압의 인가를 통해 제1 리프레시 기입 동작에 대해 메모리 셀을 메모리 셀들 중에서 선택한다. 이러한 로직은 하나 이상의 선택 바이어스 전압이 인가되었던 동안 스냅-백 이벤트가 메모리 셀에 대해 검출되었는지에 기초하여 메모리 셀이 제1 리프레시 기입 동작에 대해 선택되었는지 또한 결정할 수 있다. 이러한 로직은 하나 이상의 선택 바이어스 전압이 인가되었던 동안 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 하나 이상의 선택 바이어스 전압의 재-인가를 통해 제2 리프레시 기입 동작에 대해 메모리 셀을 또한 선택할 수 있다.
예 2. 예 1의 장치는 시간 기간의 만료에 응답하여 제1 리프레시 기입 동작에 대해 메모리 셀을 선택하는 로직을 또한 포함할 수 있다.
예 3. 예 2의 장치에서, 이러한 시간 기간은 48 시간일 수 있다.
예 4. 예 2의 장치는, 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 스냅-백 이벤트가 메모리 셀에 대해 검출되었는지에 기초하여 메모리 셀이 제2 리프레시 기입 동작에 대해 선택되었는지 결정하는 로직을 또한 포함할 수 있다. 이러한 로직은 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 선택 실패를 야기하는 시간 기간 경과에 따른 전압 임계 드리프트를 갖는 것으로서 메모리 셀을 또한 식별할 수 있다.
예 5. 예 1의 장치에서, 제1 및 제2 리프레시 기입 동작들은 RESET 기입 동작들일 수 있다.
예 6. 예 1의 장치에서, 하나 이상의 선택 바이어스 전압은 프로그래밍 시간 제한 내의 리프레시 기입 동작에 대해 메모리 셀을 선택하기 위한 최고 선택 바이어스 전압인 제1 선택 바이어스 전압 및 최고 선택 바이어스 전압 미만인 제2 선택 바이어스 전압을 포함할 수 있다.
예 7. 예 1의 장치에서, 메모리 셀은 비-휘발성 메모리 셀일 수 있고, 비-휘발성 메모리 셀은 칼코게나이드 상 변화 재료를 사용하는 상 변화 메모리, 강유전성 메모리, 메모리, 폴리머 메모리, 강유전성 폴리머 메모리, FeTRAM, FeRAM, 오보닉 메모리, 나노와이어 메모리, MRAM 또는 STT-MRAM을 포함한다.
예 8. 예 1의 장치는, 제어기에 통신가능하게 연결되는 하나 이상의 프로세서; 장치에 통신가능하게 연결되는 네트워크 인터페이스; 장치에 연결되는 배터리; 또는 장치에 통신가능하게 연결되는 디스플레이 중 하나 이상을 또한 포함할 수 있다.
예 9. 예시적인 방법은 메모리 디바이스의 메모리 셀에 하나 이상의 선택 바이어스 전압을 인가하는 것을 통해 제1 리프레시 기입 동작에 대해 메모리 셀을 선택하는 단계를 포함할 수 있다. 이러한 방법은 하나 이상의 선택 바이어스 전압이 인가되었던 동안 스냅-백 이벤트가 메모리 셀에 대해 검출되었는지에 기초하여 메모리 셀이 제1 리프레시 기입 동작에 대해 선택되었는지 결정하는 단계를 또한 포함할 수 있다. 이러한 방법은 하나 이상의 선택 바이어스 전압이 인가되었던 동안 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 하나 이상의 선택 바이어스 전압을 재-인가하는 것을 통해 제2 리프레시 기입 동작에 대해 메모리 셀을 선택하는 단계를 또한 포함할 수 있다.
예 10. 예 9의 방법에서, 제1 리프레시 기입 동작에 대해 메모리 셀을 선택하는 단계는 시간 기간의 만료에 응답하는 것일 수 있다.
예 11. 예 10의 방법에서, 시간 기간은 48 시간일 수 있다.
예 12. 예 10의 방법은 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 스냅-백 이벤트가 메모리 셀에 대해 검출되었는지에 기초하여 메모리 셀이 제2 리프레시 기입 동작에 대해 선택되었는지 결정하는 단계를 또한 포함할 수 있다. 이러한 방법은 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 선택 실패를 야기하는 시간 기간 경과에 따른 전압 임계 드리프트를 갖는 것으로서 메모리 셀을 식별하는 단계를 또한 포함할 수 있다.
예 13. 예 9의 방법에서, 제1 및 제2 리프레시 기입 동작들은 RESET 기입 동작들일 수 있다.
예 14. 예 9의 방법에서, 하나 이상의 선택 바이어스 전압은 프로그래밍 시간 제한 내의 리프레시 기입 동작에 대해 메모리 셀을 선택하기 위한 최고 선택 바이어스 전압인 제1 선택 바이어스 전압 및 최고 선택 바이어스 전압 미만인 제2 선택 바이어스 전압을 포함할 수 있다.
예 15. 예 9의 방법에서, 메모리 셀은 비-휘발성 메모리 셀일 수 있고, 비-휘발성 메모리 셀은 칼코게나이드 상 변화 재료를 사용하는 상 변화 메모리, 강유전성 메모리, 메모리, 폴리머 메모리, 강유전성 폴리머 메모리, FeTRAM, FeRAM, 오보닉 메모리, 나노와이어 메모리, MRAM 또는 STT-MRAM을 포함한다.
예 16. 예시적인 적어도 하나의 머신 판독가능 매체는 시스템에 의해 실행되는 것에 응답하여 시스템으로 하여금 예 9 내지 예 15 중 어느 하나에 따른 방법을 수행하게 할 수 있는 복수의 명령어들을 포함할 수 있다.
예 17. 예시적인 장치는 예 9 내지 예 15 중 어느 하나의 방법들을 수행하기 위한 수단을 포함할 수 있다.
예 18. 예시적인 시스템은 메모리 디바이스에 대한 복수의 메모리 셀들을 포함할 수 있다. 이러한 시스템은 복수의 메모리 셀들을 액세스하는 인터페이스를 또한 포함할 수 있다. 이러한 시스템은 인터페이스와 연결되는 제어기를 또한 포함할 수 있다. 이러한 예들에 대해, 제어기는 적어도 일부분이 하드웨어로서 구현되는 로직을 포함할 수 있고, 이러한 로직은 메모리 셀들로의 하나 이상의 선택 바이어스 전압의 인가를 통해 제1 리프레시 기입 동작에 대해 메모리 셀들을 복수의 메모리 셀들 중에서 선택할 수 있다. 이러한 로직은 하나 이상의 선택 바이어스 전압이 인가되었던 동안 각각의 스냅-백 이벤트들이 메모리 셀들에 대해 검출되었는지에 기초하여 메모리 셀들이 제1 리프레시 기입 동작에 대해 선택되었는지 또한 결정할 수 있다. 이러한 로직은 하나 이상의 선택 바이어스 전압이 인가되었던 동안 메모리 셀들의 적어도 일부분에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 하나 이상의 선택 바이어스 전압의 재-인가를 통해 제2 리프레시 기입 동작에 대해 메모리 셀들을 또한 선택할 수 있다.
예 19. 예 18의 시스템에서, 메모리 셀들의 적어도 일부분은 메모리 셀들의 적어도 일부분의 선택 실패에 의해 야기되는 메모리 디바이스에 대한 RBER에 대한 예상된 값에 기초할 수 있다.
예 20. 예 19의 시스템에서, 이러한 로직은 시간 기간의 만료에 응답하여 제1 리프레시 기입 동작에 대해 메모리 셀들을 또한 선택할 수 있다.
예 21. 예 20의 시스템에서, 이러한 시간 기간은 48 시간일 수 있다.
예 22. 예 20의 시스템에서, 이러한 로직은 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 메모리 셀들의 적어도 일부분에 대해 스냅-백 이벤트가 검출되었는지에 기초하여 메모리 셀들이 제2 리프레시 기입 동작에 대해 선택되었는지 또한 결정할 수 있다. 이러한 로직은 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 스냅-백 이벤트의 검출이 없음에 기초하여 선택 실패를 야기하는 시간 기간 경과에 따른 전압 임계 드리프트를 갖는 것으로서 메모리 셀들의 적어도 일부분 중에서 각각의 메모리 셀을 또한 식별할 수 있다.
예 23. 예 18의 시스템에서, 제1 및 제2 리프레시 기입 동작들은 RESET 기입 동작들일 수 있다.
예 24. 예 18의 시스템으로서, 하나 이상의 선택 바이어스 전압은 프로그래밍 시간 제한 내의 리프레시 기입 동작에 대해 메모리 셀들을 선택하기 위한 최고 선택 바이어스 전압인 제1 선택 바이어스 전압 및 최고 선택 바이어스 전압 미만인 제2 선택 바이어스 전압을 포함할 수 있다.
예 25. 예 18의 시스템에서, 메모리 셀은 비-휘발성 메모리 셀일 수 있고, 비-휘발성 메모리 셀은 칼코게나이드 상 변화 재료를 사용하는 상 변화 메모리, 강유전성 메모리, 메모리, 폴리머 메모리, 강유전성 폴리머 메모리, FeTRAM, FeRAM, 오보닉 메모리, 나노와이어 메모리, MRAM 또는 STT-MRAM을 포함한다.
본 개시내용의 요약서는, 독자가 기술적 개시내용의 본질을 빠르게 확인하는 것을 허용하는 요약서를 요구하는, 37 C.F.R. Section 1.72(b)를 준수하도록 제공된다는 점이 강조된다. 이러한 요약서는, 청구항들의 범위 또는 의미를 해석하는데 또는 제한하는데 사용되지 않을 것이라는 이해로 제출된다. 또한, 전술한 상세한 설명에서, 본 개시내용을 간소화할 목적으로 다양한 피처들이 단일 예에서 함께 그룹화된다는 점을 알 수 있다. 본 개시내용의 이러한 방법은 청구되는 예들이 각각의 청구항에서 명백하게 나열되는 것보다 더 많은 피처들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 발명 주제는 단일의 개시되는 예의 모든 피처들 미만에 놓인다. 따라서 다음의 청구항들은, 각각의 청구항이 별도의 예로서 그 자신을 주장하는, 상세한 설명에 포함된다. 첨부된 청구항들에서, "including" 및 "in which"라는 용어들은 각각 "comprising" 및 "wherein"라는 각각의 용어들의 평이한 영문 균등물들로서 사용된다. 또한, "제1(first)", "제2(second)", "제3(third)" 등이라는 용어들은 단지 라벨들로서 사용되며, 이들의 객체들에 대한 수치적 요건들을 부과하도록 의도되는 것은 아니다.
구조적 피처들 및/또는 방법론적 행위들에 구체적인 언어로 주제가 설명되었더라도, 첨부된 청구항들에서 정의되는 주제가 위에 설명된 구체적 피처들 또는 행위들에 반드시 제한되는 것은 아니라는 점이 이해되어야 한다. 오히려, 위에 설명된 구체적 피처들 및 행위들은 청구항들을 구현하는 예시적인 형태들로서 개시된다.

Claims (22)

  1. 장치로서,
    메모리 디바이스의 메모리 셀들을 액세스하는 인터페이스; 및
    상기 메모리 디바이스에 대한 제어기- 상기 제어기는 적어도 일부분이 하드웨어로서 구현되는 로직을 포함함 -를 포함하고, 상기 로직은,
    메모리 셀로의 하나 이상의 선택 바이어스 전압의 인가를 통해 제1 리프레시 기입 동작에 대해 상기 메모리 셀을 상기 메모리 셀들 중에서 선택하고;
    상기 하나 이상의 선택 바이어스 전압이 인가되었던 동안 스냅-백 이벤트가 상기 메모리 셀에 대해 검출되었는지에 기초하여 상기 메모리 셀이 상기 제1 리프레시 기입 동작에 대해 선택되었는지 결정하고;
    상기 하나 이상의 선택 바이어스 전압이 인가되었던 동안 상기 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 상기 하나 이상의 선택 바이어스 전압의 재-인가를 통해 제2 리프레시 기입 동작에 대해 상기 메모리 셀을 선택하도록 구성되는 장치.
  2. 제1항에 있어서, 시간 기간의 만료에 응답하여 상기 제1 리프레시 기입 동작에 대해 상기 메모리 셀을 선택하는 로직을 포함하는 장치.
  3. 제2항에 있어서, 상기 시간 기간은 48 시간을 포함하는 장치.
  4. 제2항에 있어서,
    상기 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 스냅-백 이벤트가 상기 메모리 셀에 대해 검출되었는지에 기초하여 상기 메모리 셀이 상기 제2 리프레시 기입 동작에 대해 선택되었는지 결정하고;
    상기 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 상기 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 선택 실패를 야기하는 시간 기간 경과에 따른 전압 임계 드리프트를 갖는 것으로서 상기 메모리 셀을 식별하는 로직을 추가로 포함하는 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 리프레시 기입 동작들은 RESET 기입 동작들을 포함하는 장치.
  6. 제1항에 있어서, 상기 하나 이상의 선택 바이어스 전압은 프로그래밍 시간 제한 내의 리프레시 기입 동작에 대해 상기 메모리 셀을 선택하기 위한 최고 선택 바이어스 전압인 제1 선택 바이어스 전압 및 상기 최고 선택 바이어스 전압 미만인 제2 선택 바이어스 전압을 포함하는 장치.
  7. 제1항에 있어서, 상기 메모리 셀은 비-휘발성 메모리 셀이고, 상기 비-휘발성 메모리 셀은 칼코게나이드 상 변화 재료를 사용하는 상 변화 메모리, 강유전성 메모리, 메모리, 폴리머 메모리, 강유전성 폴리머 메모리, FeTRAM 또는 FeRAM(ferroelectric transistor random access memory), 오보닉 메모리, 나노와이어 메모리, MRAM(magnetoresistive random access memory) 또는 STT-MRAM(spin transfer torque MRAM)을 포함하는 장치.
  8. 제1항에 있어서,
    상기 제어기에 통신가능하게 연결되는 하나 이상의 프로세서;
    상기 장치에 통신가능하게 연결되는 네트워크 인터페이스;
    상기 장치에 연결되는 배터리; 또는
    상기 장치에 통신가능하게 연결되는 디스플레이 중 하나 이상을 포함하는 장치.
  9. 방법으로서,
    메모리 디바이스의 메모리 셀에 하나 이상의 선택 바이어스 전압을 인가하는 것을 통해 제1 리프레시 기입 동작에 대해 상기 메모리 셀을 선택하는 단계;
    상기 하나 이상의 선택 바이어스 전압이 인가되었던 동안 스냅-백 이벤트가 상기 메모리 셀에 대해 검출되었는지에 기초하여 상기 메모리 셀이 상기 제1 리프레시 기입 동작에 대해 선택되었는지 결정하는 단계; 및
    상기 하나 이상의 선택 바이어스 전압이 인가되었던 동안 상기 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 상기 하나 이상의 선택 바이어스 전압을 재-인가하는 것을 통해 제2 리프레시 기입 동작에 대해 상기 메모리 셀을 선택하는 단계를 포함하는 방법.
  10. 제9항에 있어서, 시간 기간의 만료에 응답하여 상기 제1 리프레시 기입 동작에 대해 상기 메모리 셀을 선택하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    상기 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 스냅-백 이벤트가 상기 메모리 셀에 대해 검출되었는지에 기초하여 상기 메모리 셀이 상기 제2 리프레시 기입 동작에 대해 선택되었는지 결정하는 단계; 및
    상기 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 상기 메모리 셀에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 선택 실패를 야기하는 시간 기간 경과에 따른 전압 임계 드리프트를 갖는 것으로서 상기 메모리 셀을 식별하는 단계를 추가로 포함하는 방법.
  12. 제9항에 있어서, 상기 제1 및 제2 리프레시 기입 동작들은 RESET 기입 동작들을 포함하는 방법.
  13. 제9항에 있어서, 상기 하나 이상의 선택 바이어스 전압은 프로그래밍 시간 제한 내의 리프레시 기입 동작에 대해 상기 메모리 셀을 선택하기 위한 최고 선택 바이어스 전압인 제1 선택 바이어스 전압 및 상기 최고 선택 바이어스 전압 미만인 제2 선택 바이어스 전압을 포함하는 방법.
  14. 적어도 하나의 머신 판독가능 매체로서, 시스템에 의해 실행되는 것에 응답하여 상기 시스템으로 하여금 제9항 내지 제13항 중 어느 한 항에 따른 방법을 수행하게 하는 복수의 명령어들을 포함하는 적어도 하나의 머신 판독가능 매체.
  15. 장치로서, 제9항 내지 제13항 중 어느 한 항의 방법들을 수행하기 위한 수단을 포함하는 장치.
  16. 시스템으로서,
    메모리 디바이스에 대한 복수의 메모리 셀들;
    상기 복수의 메모리 셀들을 액세스하는 인터페이스; 및
    상기 인터페이스와 연결되는 제어기- 상기 제어기는 적어도 일부분이 하드웨어로서 구현되는 로직을 포함함 -를 포함하고, 상기 로직은,
    메모리 셀들로의 하나 이상의 선택 바이어스 전압의 인가를 통해 제1 리프레시 기입 동작에 대해 상기 메모리 셀들을 상기 복수의 메모리 셀들 중에서 선택하고;
    상기 하나 이상의 선택 바이어스 전압이 인가되었던 동안 각각의 스냅-백 이벤트들이 상기 메모리 셀들에 대해 검출되었는지에 기초하여 상기 메모리 셀들이 상기 제1 리프레시 기입 동작에 대해 선택되었는지 결정하고;
    상기 하나 이상의 선택 바이어스 전압이 인가되었던 동안 상기 메모리 셀들의 적어도 일부분에 대한 스냅-백 이벤트의 검출이 없음에 기초하여 상기 하나 이상의 선택 바이어스 전압의 재-인가를 통해 제2 리프레시 기입 동작에 대해 상기 메모리 셀들을 선택하는 시스템.
  17. 제16항에 있어서, 상기 메모리 셀들의 적어도 일부분의 선택 실패에 의해 야기되는 상기 메모리 디바이스에 대한 RBER(residual bit error rate)에 대한 예상된 값에 기초하는 상기 메모리 셀들의 적어도 일부분을 포함하는 시스템.
  18. 제17항에 있어서, 시간 기간의 만료에 응답하여 상기 제1 리프레시 기입 동작에 대해 메모리 셀들을 선택하는 로직을 포함하는 시스템.
  19. 제18항에 있어서, 상기 시간 기간은 48 시간을 포함하는 시스템.
  20. 제18항에 있어서,
    상기 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 상기 메모리 셀들의 적어도 일부분에 대해 스냅-백 이벤트가 검출되었는지에 기초하여 상기 메모리 셀들이 상기 제2 리프레시 기입 동작에 대해 선택되었는지 결정하고;
    상기 하나 이상의 선택 바이어스 전압이 재-인가되었던 동안 스냅-백 이벤트의 검출이 없음에 기초하여 선택 실패를 야기하는 시간 기간 경과에 따른 전압 임계 드리프트를 갖는 것으로서 상기 메모리 셀들의 적어도 일부분 중에서 각각의 메모리 셀을 식별하는 로직을 추가로 포함하는 시스템.
  21. 제16항에 있어서, 상기 하나 이상의 선택 바이어스 전압은 프로그래밍 시간 제한 내의 리프레시 기입 동작에 대해 상기 메모리 셀들을 선택하기 위한 최고 선택 바이어스 전압인 제1 선택 바이어스 전압 및 상기 최고 선택 바이어스 전압 미만인 제2 선택 바이어스 전압을 포함하는 시스템.
  22. 제16항에 있어서, 상기 메모리 셀들은 비-휘발성 메모리 셀들이고, 상기 비-휘발성 메모리 셀들은 칼코게나이드 상 변화 재료를 사용하는 상 변화 메모리, 강유전성 메모리, 메모리, 폴리머 메모리, 강유전성 폴리머 메모리, FeTRAM 또는 FeRAM(ferroelectric transistor random access memory), 오보닉 메모리, 나노와이어 메모리, MRAM(magnetoresistive random access memory) 또는 STT-MRAM(spin transfer torque MRAM)을 포함하는 시스템.
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