KR20200101919A - 박막 제조 장치, 및 신경망을 사용한 박막 제조 장치 - Google Patents

박막 제조 장치, 및 신경망을 사용한 박막 제조 장치 Download PDF

Info

Publication number
KR20200101919A
KR20200101919A KR1020207017382A KR20207017382A KR20200101919A KR 20200101919 A KR20200101919 A KR 20200101919A KR 1020207017382 A KR1020207017382 A KR 1020207017382A KR 20207017382 A KR20207017382 A KR 20207017382A KR 20200101919 A KR20200101919 A KR 20200101919A
Authority
KR
South Korea
Prior art keywords
thin film
processing chamber
transistor
film formation
function
Prior art date
Application number
KR1020207017382A
Other languages
English (en)
Inventor
카즈타카 쿠리키
사치아키 테즈카
코헤이 토요타카
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20200101919A publication Critical patent/KR20200101919A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/54—Controlling or regulating the coating process
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/52—Controlling or regulating the coating process
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N5/00—Computing arrangements using knowledge-based models
    • G06N5/04—Inference or reasoning models
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32917—Plasma diagnostics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32917—Plasma diagnostics
    • H01J37/32926—Software, data control or modelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32917—Plasma diagnostics
    • H01J37/32935—Monitoring and controlling tubes by information coming from the object and/or discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32917—Plasma diagnostics
    • H01J37/3299—Feedback systems
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/048—Activation functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67184—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the presence of more than one transfer chamber

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Theoretical Computer Science (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Evolutionary Computation (AREA)
  • Computing Systems (AREA)
  • Software Systems (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Health & Medical Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Plasma Technology (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

균질성이 높은 박막을 형성할 수 있는 박막 제조 장치를 제공한다. 박막 형성 중의 각종 설정 조건을 제어할 수 있는 박막 제조 장치를 제공한다. 처리실과, 가스 공급 수단과, 배기 수단과, 전력 공급 수단과, 연산부와, 제어 장치를 가지는 박막 제조 장치이고, 가스 공급 수단은 처리실 내에 가스를 공급하고, 배기 수단은 처리실 내의 압력을 조정하고, 전력 공급 수단은 처리실 내에 제공되어 있는 전극 간에 전압을 인가하고, 연산부는 박막 형성 중에 신경망을 사용하여 이상 상태의 검지와 추론을 수행하는 기능을 가지고, 제어 장치는 박막 형성 중에 검지와 추론의 결과에 따라 각종 설정 조건을 제어한다.

Description

박막 제조 장치, 및 신경망을 사용한 박막 제조 장치
본 발명의 일 형태는 박막 형성 및 소자 제작에 사용하는 박막 제조 장치에 관한 것이다. 또한, 본 발명의 일 형태는 플라스마를 이용한 박막 형성 및 소자 제작에 사용하는 박막 제조 장치에 관한 것이다. 또한, 본 발명의 일 형태는 신경망을 사용한, 플라스마를 이용한 박막 형성 및 소자 제작에 사용하는 박막 제조 장치에 관한 것이다. 또한, 본 발명의 일 형태는 신경망을 사용한 제어 시스템에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 기억 장치, 전기 광학 장치, 축전 장치, 반도체 회로, 및 전자 기기는, 반도체 장치를 가지는 경우가 있다.
또한, 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
근년, 인공 신경망(이하, 신경망이라고 부름) 등의 기계 학습 기술의 개발이 활발히 진행되고 있다. 특허문헌 1에는 박막 제조 장치에 신경망을 제공하는 일례가 나타나 있다.
또한, 근년, 채널 형성 영역에 산화물 반도체 또는 금속 산화물을 사용한 트랜지스터(이하, OS 트랜지스터라고 부름)가 주목되고 있다. OS 트랜지스터는 오프 전류가 매우 작다. 이를 이용하여, OS 트랜지스터를 사용한 애플리케이션이 제안되어 있다. 예를 들어, 특허문헌 2에서는 뉴럴 네트워크의 학습에 OS 트랜지스터를 사용한 예가 개시되어 있다.
일본 공개특허공보 특개평5-190457 일본 공개특허공보 특개2016-219011호
박막 제조 장치를 사용하여 박막을 형성하는 경우, 형성한 박막의 막질 및 막 두께를 제어하는 것이 중요하다. 그러나, 박막을 형성할 때의 하나 또는 복수의 설정 조건(본 명세서에서는, 각종 설정 조건 또는 각종 성막 조건이라고 부르는 경우가 있음)을 일정하게 유지하여 박막을 형성한 경우에도, 형성한 박막의 막질 및 막 두께가 상기 각종 설정 조건으로 상정되는 막질 및 막 두께와 상이한 경우가 있다.
그러므로, 본 발명의 일 형태는 균질성이 높은 박막을 형성할 수 있는 박막 제조 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 생산성이 높은 박막 제조 장치를 제공하는 것을 과제의 하나로 한다. 또한, 본 발명의 일 형태는 박막 형성 중의 각종 설정 조건을 제어할 수 있는, 신경망을 사용한 박막 제조 장치를 제공하는 것을 과제의 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 처리실과, 가스 공급 수단과, 배기 수단과, 전력 공급 수단과, 연산부와, 제어 장치를 가지고, 가스 공급 수단은 처리실 내에 가스를 공급하고, 배기 수단은 처리실 내의 압력을 조정하고, 전력 공급 수단은 처리실 내에 제공되어 있는 전극 간에 전압을 인가하고, 연산부는 박막 형성 중에 신경망을 사용하여 이상 상태의 검지와 추론을 수행하는 기능을 가지고, 제어 장치는 박막 형성 중에 검지와 추론의 결과에 따라 각종 설정 조건을 제어하는 박막 제조 장치이다.
또한, 본 발명의 일 형태는 처리실과, 가스 공급 수단과, 배기 수단과, 전력 공급 수단과, 매칭 박스와, 연산부와, 제어 장치를 가지고, 가스 공급 수단은 처리실 내에 가스를 공급하고, 배기 수단은 처리실 내의 압력을 조정하고, 전력 공급 수단은 고주파 전원에 의하여 처리실 내에 제공되어 있는 전극 간에 전압을 인가하고, 매칭 박스는 교류 전력을 효과적으로 유도하는 기능과 박막 형성 중에 데이터를 취득하는 기능을 가지고, 연산부는 박막 형성 중에 신경망을 사용하여 이상 상태의 검지와 추론을 수행하는 기능을 가지고, 제어 장치는 박막 형성 중에 검지와 추론의 결과에 따라 각종 설정 조건을 제어하는 박막 제조 장치이다.
또한, 본 발명의 일 형태는 처리실과, 가스 공급 수단과, 배기 수단과, 전력 공급 수단과, 매칭 박스와, 전극 간격 조정 수단과, 온도 조정 수단과, 연산부와, 제어 장치를 가지고, 가스 공급 수단은 처리실 내에 가스를 공급하고, 배기 수단은 처리실 내의 압력을 조정하고, 전력 공급 수단은 고주파 전원에 의하여 처리실 내에 제공되어 있는 2개의 전극 간에 전압을 인가하고, 매칭 박스는 교류 전력을 효과적으로 유도하는 기능과 박막 형성 중에 데이터를 취득하는 기능을 가지고, 전극 간격 조정 수단은 처리실 내에 제공되어 있는 2개의 전극 간의 간격을 조정하고, 온도 조정 수단은 처리실 내의 온도를 조정하고, 연산부는 박막 형성 중에 신경망을 사용하여 이상 상태의 검지와 추론을 수행하는 기능을 가지고, 제어 장치는 박막 형성 중에 검지와 추론의 결과에 따라 각종 설정 조건을 제어하는 박막 제조 장치이다.
상기에서, 신경망은 어떤 기간에 축적된 각종 설정 조건과 각종 설정 조건으로 박막을 형성하는 중에 취득된 데이터를 바탕으로, 검지를 수행하기 위한 학습과, 추론을 수행하기 위한 학습을 미리 종료한 것이 바람직하다.
또한, 상기에서, 연산부는 메모리를 가지고, 상기 메모리는 트랜지스터와 용량 소자를 가지고, 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 것이 바람직하다.
또한, 상기에서, 연산부는 반도체 장치를 가지고, 반도체 장치는 신경망의 연산을 수행하는 기능을 가지고, 반도체 장치는 메모리 셀을 가지고, 메모리 셀에는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터가 사용되는 것이 바람직하다.
또한, 상기에서, 각종 설정 조건은, 가스의 종류 및 유량 또는 유량비, 처리실 내의 압력, 전극 간의 인가 전압, 전극 간 거리, 그리고 기판의 온도 중에서 선택된 어느 하나 또는 복수이고, 데이터는 교류 전압의 최대 전압과 최소 전압의 차(Vpp) 및 코일과 어스 사이의 전위차(Vdc) 중 어느 한쪽 또는 양쪽인 것이 바람직하다.
또한, 상기에서, 처리실에서는 플라스마 CVD법을 사용한 성막 처리를 수행할 수 있는 것이 바람직하다.
본 발명의 일 형태에 의하여 균질성이 높은 박막을 형성할 수 있는 박막 제조 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 생산성이 높은 박막 제조 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 박막 형성 중의 각종 설정 조건을 제어할 수 있는 신경망을 사용한 박막 제조 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 반드시 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태의 플라스마 CVD 장치에서의 데이터 송수신의 일례를 나타낸 도면.
도 2는 본 발명의 일 형태의 플라스마 CVD 장치에서의 각종 설정 조건의 제어 방법을 나타낸 흐름도.
도 3은 본 발명의 일 형태의 플라스마 CVD 장치의 구성예를 나타낸 블록도.
도 4는 시료의 스핀 밀도를 나타낸 도면.
도 5는 각종 설정 조건에 대한 Vpp 및 Vdc의 값을 나타낸 도면.
도 6은 Vpp 및 Vdc의 함수에 대한 시료의 스핀 밀도를 나타낸 도면.
도 7은 본 발명의 일 형태의 반도체 장치를 제작하기 위한 장치를 설명하는 상면도.
도 8은 신경망의 구성예를 나타낸 도면.
도 9는 반도체 장치의 구성예를 나타낸 도면.
도 10은 메모리 셀의 구성예를 나타낸 도면.
도 11은 오프셋 회로의 구성예를 나타낸 도면.
도 12는 타이밍 차트.
도 13은 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도.
도 14는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 회로도.
도 15는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도.
도 16은 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도 및 회로도.
도 17은 트랜지스터의 구성예를 나타낸 상면도 및 단면도.
이하에서, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이며, 도면에 도시된 형상, 값 등에 한정되지 않는다.
또한, 본 명세서 등에서 박막 제조 장치란, 박막을 제조하기 위하여 필요한 가공 장치 전반을 가리킨다. 진공 성막 장치(대표적으로는, 스퍼터링 장치, CVD 장치 등), 플라스마 장치, 에칭 장치, 애싱 장치, 세정 장치, 및 이들을 조합한 장치는 박막 제조 장치의 일 형태라고 할 수 있다.
또한, 본 명세서에서 신경망이란, 생물의 신경 회로망을 모방하여, 학습에 의하여 뉴런끼리의 결합 강도를 결정하고, 문제 해결 능력을 가지게 하는 모델 전반을 가리킨다. 신경망은 입력층, 중간층(은닉층이라고도 함), 출력층을 가진다.
또한, 본 명세서에서, 신경망에 대하여 서술할 때, 이미 있는 정보로부터 뉴런과 뉴런의 결합 강도(가중 계수라고도 함)를 결정하는 것을 '학습'이라고 부르는 경우가 있다.
또한 본 명세서에서 학습에 의하여 얻어진 결합 강도를 사용하여 뉴럴 네트워크를 구성하고, 여기서 새로운 결론을 도출하는 것을 '추론'이라고 부르는 경우가 있다.
또한, 본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은, 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 채널 형성 영역에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS 트랜지스터라고 기재하는 경우에는, 금속 산화물 또는 산화물 반도체를 가지는 트랜지스터로 환언할 수 있다.
또한, 본 명세서 등에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
(실시형태 1)
본 실시형태에서는, 박막 형성 중에 이상 상태를 검지한 경우, 신경망에 의한 추론을 수행함으로써, 각종 설정 조건을 조정하는 기능을 가지는 박막 제조 장치에 대하여 설명한다.
반도체 소자의 제조 등에서는, 박막 형성 기술 및 소자 제작 기술이 사용되고 있다. 박막의 형성 방법으로서, 예를 들어 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 들 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 박막 원료가 되는 가스(원료 가스라고도 함)에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 나눌 수 있다.
박막 제조 장치는 처리실(반응실이라고도 함), 가스 공급 수단, 배기 수단, 전력 공급 수단 등을 가진다. 가스 공급 수단은 상기 처리실에 가스를 공급한다. 또한, 배기 수단은 처리실 내의 압력을 조정한다. 또한, 전력 공급 수단은 상기 처리실 내에 제공되어 있는 전극 간에 전압을 인가한다. 박막의 형성은 공급하는 가스의 종류 및 유량 또는 유량비, 처리실 내의 압력, 전극 간의 인가 전압 등, 박막을 형성할 때의 하나 또는 복수의 설정 조건(단순히 각종 설정 조건 또는 각종 성막 조건이라고도 함)을 조정함으로써 수행된다.
상기 각종 설정 조건을 일정하게 유지하여 박막을 형성한 경우에도, 형성한 박막의 막질 및 막 두께가 상기 각종 설정 조건으로 상정되는 막질 및 막 두께와 상이한 경우가 있다. 이는, 박막의 막질 및 성막 속도에 기여하는 조건이 박막 형성 중에 예기치 않게 변화되기 때문이라고 추측된다. 또한, 각종 설정 조건이 같아도, 박막 제조 장치의 유지 보수의 전후 또는 박막 제조 장치가 가지는 처리실의 클리닝의 전후에서, 박막의 막질 및 막 두께가 상이한 경우가 있다.
그러므로, 본 발명의 일 형태의 박막 제조 장치는, 처리실, 가스 공급 수단, 배기 수단, 전력 공급 수단 등에 더하여, 연산부 및 제어 장치를 가진다. 또한, 상기 연산부는 신경망을 사용하여 추론을 수행하는 기능을 가진다. 이와 같이 함으로써, 본 발명의 일 형태의 박막 제조 장치는, 박막 형성 중의 각종 설정 조건 이외의 데이터를 계속적으로 측정하고, 상기 데이터에 이상 상태가 발생되어 있는지 여부를 감시하는 기능을 가진다. 또한, 이상 상태가 검지된 경우, 신경망에 의한 추론을 수행함으로써, 각종 설정 조건을 조정하는 기능을 가진다.
본 발명의 일 형태의 박막 제조 장치를 사용함으로써, 박막의 막질 및 막 두께를 균질하게 할 수 있다. 또한, 박막 형성 중에 각종 설정 조건을 조정함으로써, 박막 형성의 과정을 일시적으로 정지하지 않고, 박막 형성을 수행할 수 있다. 또한, 박막 형성의 과정을 일시적으로 정지하지 않고, 박막 형성을 수행할 수 있기 때문에, 생산성을 높일 수 있다.
<플라스마 CVD 장치>
이하에서는, 본 발명의 일 형태의 박막 제조 장치에 대하여, 플라스마 CVD법을 사용한 박막 제조 장치(플라스마 CVD 장치라고 부름)를 예로 들어, 도 1 내지 도 5를 사용하여 설명한다.
CVD법을 사용한 성막은 성막 속도가 빠르고, 처리 면적도 크기 때문에, 대형 기판에 대한 성막에 적합하다. 특히, 플라스마 CVD법은 열 CVD법에 비하여 저온에서 박막을 형성할 수 있다. 또한, 플라스마 CVD법을 사용하여 성막함으로써, 열로 인한 박막에 대한 대미지나 층 간에서의 원자의 확산을 억제할 수 있다.
플라스마 CVD 장치를 사용하여, 각종 성막 조건을 일정하게 유지하여 박막을 형성하였을 때, 형성한 박막의 막질 및 막 두께가 상기 각종 성막 조건으로 상정되는 막질 및 막 두께와 상이한 경우가 있다. 이는, 박막의 막질 및 성막 속도에 기여하는 조건이 성막 중에 예기치 않게 변화되기 때문이라고 추측된다. 또한, 각종 성막 조건이 같아도, 플라스마 CVD 장치의 유지 보수의 전후 또는 플라스마 CVD 장치가 가지는 처리실의 클리닝의 전후에서, 형성한 박막의 막질 및 막 두께가 상기 각종 성막 조건으로 상정되는 막질 및 막 두께와 상이한 경우가 있다.
이상으로부터, 박막의 막질 및 막 두께를 균질하게 하기 위해서는, 플라스마 CVD법에서의 박막 형성의 원리를 이해하고, 각종 성막 조건을 제어하는 것이 중요하다.
그러나, 플라스마 CVD법에서의 박막 형성의 원리는 충분히 해명되지 않았다. 또한, 성막 조건으로서는, 처리실에 공급하는 가스의 종류 및 유량 또는 유량비, 처리실 내의 압력, 전극 간의 인가 전압(플라스마 CVD 장치의 경우, 성막 전력이라고 부르는 경우가 있음), 전극 간 거리, 기판의 온도 등 복수가 존재한다. 따라서, 각종 성막 조건과 박막의 막질 및 막 두께의 상관관계를 알아내는 것은 용이하지 않다. 또한, 각종 성막 조건을 일정하게 유지하고 있음에도 불구하고, 박막의 막질 및 성막 속도에 기여하는 조건이 변화하기 때문에, 각종 성막 조건 이외의 데이터를 취득할 필요가 있다.
예를 들어, 박막 형성의 과정을 감시하기 위하여 성막 중에 각종 성막 조건 이외의 데이터를 측정하는 경우가 있다. 상기 데이터로서, 예를 들어 Vpp, Vdc 등이 있다. Vpp는 교류 전압의 최대 전압과 최소 전압의 차를 가리킨다. 또한, Vdc는 본 명세서에서 코일과 어스 사이의 전위차를 가리킨다. Vpp 및 Vdc를 측정하는 센서는 고주파 전원을 가지는 전력 공급 수단용 매칭 박스에 탑재되어 있다. 또한, 매칭 박스는 고주파 전력을 효과적으로 처리실 내에 유도하는 기능을 가진다.
상기 Vpp 및 Vdc는 박막의 막질이나 성막 속도에 기여하는 것이 알려져 있다. 또한, Vpp 및 Vdc에는 각종 성막 조건이 관여하는 것도 알려져 있다. 따라서, 성막 중에 Vpp 또는 Vdc 중 어느 한쪽 또는 양쪽이 변동됨으로써, 막질이나 막 두께의 변동이 생기는 것으로 추정된다. 또한, 막질과 Vpp 및 Vdc의 상관성, 그리고 각종 성막 조건과 Vpp 및 Vdc의 상관성에 대해서는 후술한다.
그러므로, 본 발명의 일 형태의 플라스마 CVD 장치는, 성막 중의 Vpp 및 Vdc를 계속적으로 측정하고, Vpp 또는 Vdc 중 어느 한쪽 또는 양쪽에 이상 상태가 발생되어 있는지 여부를 감시하는 기능을 가진다. 또한, 이상 상태가 검지된 경우, 신경망에 의하여 각종 성막 조건의 추론을 수행하고, 추론 결과를 바탕으로, 각종 성막 조건을 조정하는 기능을 가진다.
본 발명의 일 형태의 플라스마 CVD 장치를 사용함으로써, 박막의 막질 및 막 두께를 균질하게 할 수 있다. 또한, 성막 중에 각종 성막 조건을 조정함으로써, 박막 형성의 과정을 일시적으로 정지하지 않고, 박막 형성을 수행할 수 있다. 또한, 박막 형성의 과정을 일시적으로 정지하지 않고, 박막 형성을 수행할 수 있기 때문에, 생산성을 높일 수 있다.
본 발명의 일 형태의 플라스마 CVD 장치를 사용하여 형성할 수 있는 박막으로서, 예를 들어 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막 등으로 대표되는 절연막, 미결정 실리콘막, 비정질 실리콘막 등으로 대표되는 반도체막, 생체 적합성, 내마모성 등이 우수한 DLC(Diamond-Like Carbon), 그 외 반도체 장치, 광전 변환 장치 등으로 사용되는 각종 박막 등을 들 수 있다. 여기서, DLC는 단거리 질서적으로는 탄소 간의 결합으로서 SP3 결합을 가지지만, 거시적으로는 비정질상의 구조를 가지는 막이다.
[데이터의 송수신의 예]
본 발명의 일 형태의 플라스마 CVD 장치에서의 데이터의 송수신의 일례에 대하여 도 1을 사용하여 설명한다. 도 1은 플라스마 CVD 장치(600)가 가지는 각 장치 사이에서 송수신되는 데이터의 흐름을 나타내는 도면이다. 플라스마 CVD 장치(600)는 제어 장치(611)와, 처리실(612)과, 연산부(613)와, 컨트롤러 IC(614)를 가진다. 또한, 송수신되는 데이터로서 초기의 각종 성막 조건(601), 각종 성막 조건(602), 측정값(603), 및 각종 성막 조건(604)이 있다.
우선, 초기의 각종 성막 조건(601)이 제어 장치(611) 및 연산부(613)로 송신된다.
제어 장치(611)가 초기의 각종 성막 조건(601)을 수신함으로써, 각종 성막 조건(602)이 생성된다. 성막 조건으로서는, 처리실에 공급하는 가스의 종류 및 유량 또는 유량비, 처리실 내의 압력, 성막 전력, 전극 간 거리, 기판의 온도 등 복수가 존재한다. 본 실시형태에서는, 각종 성막 조건(602)이, 가스(602A), 처리실 내의 압력(602B), 성막 전력(602C), 전극 간 거리(602D), 기판의 온도(602E)인 예를 나타내었다. 또한, 가스(602A)는 처리실에 공급하는 가스의 종류 및 유량 또는 유량비이다. 생성된 각종 성막 조건(602)은 처리실(612) 또는 처리실(612) 내에 제공된 전극 등에 연결된 각 수단으로 송신된다. 각 수단이 각종 성막 조건(602)을 수신하고, 처리실(612) 내에서, 각종 성막 조건(602)에 따라서 박막의 형성이 시작된다. 또한, 각 수단에 대해서는 후술한다.
처리실(612) 내에서 박막의 형성이 시작된 후, 측정값(603)이 일정한 시간 간격으로 취득된다. 측정값(603)으로서, 예를 들어 Vpp, Vdc 등을 들 수 있다. 또한, 측정값(603)이 Vpp 및 Vdc인 경우, 측정값(603)은 매칭 박스에 탑재된 센서에 의하여 취득된다. 또한, 상기 매칭 박스는 처리실(612) 내에 제공된 전극과 전기적으로 접속되어 있다. 취득된 측정값(603)은 연산부(613)로 송신된다.
연산부(613)는, 메모리(도시하지 않았음)를 가지고, 상기 메모리에는 제 1 데이터용 영역과 제 2 데이터용 영역이 확보되어 있다. 연산부(613)가 수신한 초기의 각종 성막 조건(601)은 상기 제 1 데이터용 영역에 저장된다. 또한, 연산부(613)가 수신한 측정값(603)은 상기 제 2 데이터용 영역에 저장된다.
연산부(613)는 상기 메모리에 저장된 데이터를 사용하여, 신경망에 의한 학습 및 추론을 수행할 수 있다. 신경망에 의한 학습 및 추론에 대해서는 후술한다. 또한, 연산부(613)의 신경망에 사용하는 가중 계수는 외부 기기(도시하지 않았음)에 의하여 결정된 가중 계수를 사용하여도 좋다. 예를 들어, 외부 기기의 신경망에 의하여 결정된 가중 계수를 연산부(613)의 신경망에 저장함으로써, 학습을 끝낸 신경망과 같은 동작을 연산부(613)의 신경망으로 수행할 수 있다.
컨트롤러 IC(614)는 연산부(613)가 추론을 수행하는 타이밍을 제어하는 기능 및 제어 장치(611)를 제어하는 기능을 가진다. 컨트롤러 IC(614)가 추론을 수행하는 명령을 연산부(613)로 송신한다. 연산부(613)가 상기 명령을 수신하면, 연산부(613)의 신경망을 사용하여 추론이 수행된다. 예를 들어, 상기 제 1 데이터용 영역에 저장된 데이터(초기의 각종 성막 조건(601))를 사용하여 추론을 수행함으로써, 측정값의 추론의 결과(출력값(603B))가 생성된다.
출력값(603B)이 생성된 후, 연산부(613)에서 상기 제 2 데이터용 영역에 저장된 데이터(측정값(603))와 출력값(603B)이 비교된다. 비교한 결과를 바탕으로, 이상 상태가 발생되어 있는지 여부를 판단된다. 이상 상태란, 측정값(603)이 일정한 상태(정상 상태)로부터 다른 상태로 변화되고, 또한, 정상 상태로부터 다른 상태로의 변화도가 큰 경우를 가리킨다. 예를 들어, 이상 상태란, 측정값(603)과 출력값(603B)의 차이가 큰 상태가 계속되어 있는 경우를 가리킨다. 또한, 이상 상태가 발생되어 있는지 여부의 판단은 연산부(613)의 신경망이 수행하여도 좋고, 컨트롤러 IC(614)가 수행하여도 좋다.
또한, 본 실시형태에서는, 제 1 데이터용 영역에 저장된 데이터(초기의 각종 성막 조건(601))를 사용하여 추론을 수행하고, 측정값의 추론의 결과를 생성하였지만, 이에 한정되지 않는다. 예를 들어, 제 2 데이터용 영역에 저장된 데이터(측정값(603))로부터 신경망을 사용하여 추론을 수행하고, 각종 성막 조건의 추론의 결과를 생성한다. 그리고, 추론에 의하여 생성된 각종 성막 조건과 제 1 데이터용 영역에 저장된 데이터(초기의 각종 성막 조건(601))를 비교함으로써, 이상 상태가 발생되어 있는지 여부를 판단하여도 좋다.
이상 상태가 발생되지 않았다고 판단된 경우, 각종 성막 조건을 변경하라는 명령은 컨트롤러 IC(614)로부터 제어 장치(611)로 송신되지 않는다. 따라서, 각종 성막 조건(602)은 변경되지 않은 채, 박막의 형성이 계속된다.
한편, 이상 상태가 발생되어 있다고 판단된 경우, 출력값(603B)이 제 2 데이터용 영역에 저장된 데이터(측정값(603))과 일치하도록 신경망의 학습이 수행된다. 학습이 수행된 신경망을 사용하여 추론을 수행함으로써, 새로운 각종 성막 조건(604)이 생성된다.
그 후, 각종 성막 조건을 변경하라는 명령이 컨트롤러 IC(614)로부터 제어 장치(611)로 송신된다. 그리고, 각종 성막 조건(604)은 컨트롤러 IC(614)를 통하여 연산부(613)로부터 제어 장치(611)로 송신된다. 또한, 각종 성막 조건(604)은 컨트롤러 IC(614)를 통하지 않고 연산부(613)로부터 제어 장치(611)로 송신되어도 좋다. 또한, 각종 성막 조건(604)은 연산부(613)가 가지는 메모리의 제 1 데이터용 영역에 저장된다. 제어 장치(611)가 상기 명령 및 각종 성막 조건(604)을 수신하면, 각종 성막 조건(604)을 바탕으로 각종 성막 조건(602)이 재생성된다. 재생성된 각종 성막 조건(602)을 바탕으로, 박막의 형성이 계속된다.
이상에 의하여, 측정값(603)이 일정하게 유지됨으로써, 박막의 막질 및 막 두께를 균질하게 할 수 있다. 또한, 각종 성막 조건의 조정을 성막 중에 수행함으로써, 박막 형성의 과정을 일시적으로 정지하지 않고, 박막 형성을 수행할 수 있다. 또한, 박막 형성의 과정을 일시적으로 정지하지 않고, 박막 형성을 수행할 수 있기 때문에, 생산성을 높일 수 있다.
[각종 성막 조건의 제어 방법을 나타내는 흐름도]
이하에서는, 각종 성막 조건의 제어 방법에 대하여 도 2를 사용하여 설명한다. 도 2는 각종 성막 조건의 조정을 나타내는 흐름도이다.
우선, 초기의 각종 성막 조건이 제어 장치에 입력된다(단계 S1). 그리고, 제어 장치에 입력된 각종 성막 조건을 바탕으로, 박막의 형성이 시작된다(단계 S2).
박막의 형성이 시작된 후, 데이터(Vpp, Vdc 등)가 측정된다(단계 S3). 그리고, 측정된 데이터의 하나 또는 복수에 이상 상태가 발생되어 있는지 여부를 판단한다(단계 S4).
이상 상태가 발생되지 않았다고 판단된 경우, 각종 성막 조건은 변경되지 않는다. 한편, 이상 상태가 발생되어 있다고 판단된 경우, 신경망을 사용한 추론을 수행함으로써, 새로운 각종 성막 조건이 생성된다(단계 S5). 생성된 각종 성막 조건은 제어 장치에 입력되고, 각종 성막 조건이 변경된다(단계 S6). 이후에서는, 변경된 각종 성막 조건을 바탕으로, 박막의 형성이 계속된다.
상기 단계 S3으로부터 단계 S6까지의 과정이, 박막을 형성하는 동안 일정한 시간 간격으로 수행된다. 박막이 원하는 막 두께가 된 것이 확인되었을 때, 박막의 형성을 종료한다(단계 S7). 박막의 형성을 종료하는 타이밍은 성막 속도를 미리 산출하고, 상기 성막 속도로부터 원하는 막 두께가 되는 성막 시간을 예상함으로써, 상기 성막 시간이 되었을 때로 하여도 좋다.
이상의 단계에 의하여, 박막의 막질 및 막 두께를 균질하게 할 수 있다. 또한, 각종 성막 조건의 조정을 성막 중에 수행함으로써, 박막 형성의 과정을 일시적으로 정지하지 않고, 박막 형성을 수행할 수 있다. 또한, 박막 형성의 과정을 일시적으로 정지하지 않고, 박막 형성을 수행할 수 있기 때문에, 생산성을 높일 수 있다.
[구성예]
이하에서는, 본 발명의 일 형태의 플라스마 CVD 장치(600)의 구성예에 대하여 설명한다. 도 3은 플라스마 CVD 장치(600)의 구성을 나타낸 블록도이다.
도 3에 도시된 플라스마 CVD 장치(600)는 제어 장치(611)와, 처리실(612)과, 연산부(613)와, 컨트롤러 IC(614)와, 성막 조건 입력 수단(615)과, 가스 공급 수단(616)과, 배기 수단(617)과, 전력 공급 수단(618)과, 전극 간격 조정 수단(619)과, 온도 조정 수단(620)과, 매칭 박스(621)를 가진다. 또한, 가스 공급 수단(616), 배기 수단(617), 전극 간격 조정 수단(619), 및 온도 조정 수단(620)은 모두 처리실(612) 또는 전극 등의 처리실(612) 내에 구비된 구성 요소와 연결되어 있다. 또한, 전력 공급 수단(618)은 매칭 박스(621)를 통하여 처리실(612) 내에 구비된 전극과 연결되어 있다. 그러므로, 가스 공급 수단(616), 배기 수단(617), 전력 공급 수단(618), 전극 간격 조정 수단(619), 및 온도 조정 수단(620)을 통틀어 각 수단이라고 부르는 경우가 있다.
처리실(612)은, 알루미늄, 스테인리스 등 강성이 있는 소재로 형성되고, 내부를 진공 배기할 수 있도록 구성되어 있다. 여기서는 도시하지 않았지만, 처리실(612)에는 제 1 전극 및 제 2 전극이 구비되어 있다. 제 1 전극과 제 2 전극은 대향하도록 배치되어 있다. 또한, 제 1 전극과 제 2 전극에 대해서는 용량 결합형(평행 평판형)의 구성에 한정되지 않는다. 상이한 두 개 이상의 고주파 전력을 공급하여 처리실의 내부에 글로 방전 플라스마를 생성할 수 있으면, 유도 결합형 등 다른 구성을 적용할 수도 있다.
성막 조건 입력 수단(615)은 제어 장치(611) 및 연산부(613)와 전기적으로 접속되어 있다. 성막 조건 입력 수단(615)은 초기의 각종 성막 조건(601)(도 1 참조)을 입력할 수 있는 기기이고, 입력된 초기의 각종 성막 조건(601)을 제어 장치(611) 및 연산부(613)로 송신하는 기능을 가진다. 성막 조건 입력 수단(615)으로서, 예를 들어 키보드, 마우스, 표시부에 터치 패널의 기능을 가지는 전자 기기 등이 있다. 또한, 성막 조건 입력 수단(615)으로서는, 각종 성막 조건을 표시하기 위한 전자 기기가 구비되어 있어도 좋다.
제어 장치(611)는 컨트롤러 IC(614), 성막 조건 입력 수단(615), 및 각 수단(가스 공급 수단(616), 배기 수단(617), 전력 공급 수단(618), 전극 간격 조정 수단(619), 및 온도 조정 수단(620))과 전기적으로 접속되어 있다. 제어 장치(611)는 컨트롤러 IC(614) 또는 성막 조건 입력 수단(615)으로부터 송신된 각종 성막 조건을 수신하고, 처리실(612)에 접속된 각 수단을 제어하는 기능을 가진다.
가스 공급 수단(616)은 처리실(612) 내의 제 1 전극에 연결되어 있다. 가스 공급 수단(616)은 가스(플라스마 CVD 장치의 경우, 원료 가스 또는 원료 가스 및 캐리어 가스)가 충전되는 실린더, 압력 조정변, 스톱 밸브, 질량 유량 제어기 등으로 구성되어 있다. 처리실(612) 내에서 제 1 전극은 기판과 대향하는 면이 샤워판 형상으로 가공되고, 복수의 구멍이 제공되어 있다. 제 1 전극에 공급되는 가스는 제어 장치(611)로부터 송신된 성막 조건(도 1에 도시된 가스(602A))을 만족시키도록 제 1 전극의 내부의 중공 구조로부터 처리실(612) 내에 공급된다.
배기 수단(617)은 처리실(612)에 접속되어 있고, 가스를 흘리는 경우에 처리실(612) 내가 제어 장치(611)로부터 송신된 성막 조건(도 1에 도시된 처리실 내의 압력(602B))을 만족시키는 압력으로 유지되도록 조정하는 기능을 가진다. 배기 수단(617)의 구성으로서는, 버터플라이 밸브, 컨덕턴스 밸브, 드라이 펌프, 메커니컬 부스터 펌프, 터보 분자 펌프 등이 포함된다. 버터플라이 밸브와 컨덕턴스 밸브를 병렬로 배치하는 경우에는, 버터플라이 밸브를 잠그고 컨덕턴스 밸브를 동작시킴으로써, 가스의 배기 속도를 제어하여 처리실(612)의 압력을 소정의 범위로 유지할 수 있다. 또한, 컨덕턴스가 큰 버터플라이 밸브를 동작시킴으로써 고진공 배기가 가능하게 된다.
전력 공급 수단(618)은 매칭 박스(621)를 통하여 처리실(612) 내의 제 1 전극과 연결되어 있다. 또한, 제 2 전극에는 접지 전위가 인가되고, 기판을 둘 수 있는 형상이 되어 있다. 처리실(612) 내의 전극 간에 공급되는 교류 전력은 제어 장치(611)로부터 송신된 성막 조건(도 1에 도시된 성막 전력(602C))을 만족시키도록 전력 공급 수단(618)이 가지는 고주파 전원에 의하여 공급된다.
전극 간격 조정 수단(619)은 처리실(612) 내의 제 1 전극과 제 2 전극의 간격을 조정하는 기능을 가진다. 제 1 전극과 제 2 전극의 간격은 적절히 변경할 수 있도록 되어 있다. 상기 간격의 조절은 처리실(612) 내에서 제 2 전극의 높이를 변경할 수 있도록 벨로우즈를 사용하여 수행된다. 상기 간격은 제어 장치(611)로부터 송신된 성막 조건(도 1에 도시된 전극 간 거리(602D))를 만족시키도록 조정되어 있다.
온도 조정 수단(620)은 기판의 온도를 조정하는 기능을 가진다. 온도 조정 수단(620)은 기판 가열 히터와 연결되어 있다. 기판 가열 히터는 제 2 전극에 제공되어 있고, 히터 컨트롤러에 의하여 온도 제어된다. 기판 가열 히터가 제 2 전극에 제공되는 경우, 열전도 가열 방식이 채용된다. 예를 들어, 기판 가열 히터는 시즈 히터로 구성된다. 기판의 온도는 제어 장치(611)로부터 송신된 성막 조건(도 1에 도시된 기판의 온도(602E))을 만족시키도록 기판 가열 히터에 의하여 조정된다.
매칭 박스(621)는 전력 공급 수단(618) 및 연산부(613)와 전기적으로 접속되어 있다. 매칭 박스(621)는 전력 공급 수단(618)으로부터 공급되는 교류 전력을 효과적으로 유도하는 기능을 가진다. 또한, 매칭 박스(621)는, 성막 중의 데이터(Vpp, Vdc 등)를 측정하고, 측정한 데이터(도 1에 도시된 측정값(603))를 연산부(613)로 송신하는 기능을 가진다.
연산부(613)는 컨트롤러 IC(614), 성막 조건 입력 수단(615), 및 매칭 박스(621)와 전기적으로 접속되어 있다. 연산부(613)는 이상 상태가 발생되어 있는지 여부의 판단 및 각종 성막 조건의 추론을 수행하는 기능을 가진다. 연산부(613)로서 신경망에 사용할 수 있는 반도체 장치를 사용할 수 있다. 신경망에 사용할 수 있는 반도체 장치에 대해서는, 실시형태 3 이후에서 자세히 설명한다.
또한, 연산부(613)는 메모리를 가진다. 상기 메모리로서, OS 트랜지스터를 가지는 메모리를 사용할 수 있다. OS 트랜지스터를 가지는 메모리에 대해서는 실시형태 4 이후에서 자세히 설명한다.
컨트롤러 IC(614)는 연산부(613) 및 제어 장치(611)와 전기적으로 접속되어 있다. 컨트롤러 IC(614)는 연산부(613)가 추론을 수행하는 타이밍을 제어하는 기능 및 제어 장치(611)를 제어하는 기능을 가진다.
[학습 및 추론]
본 발명의 일 형태에 따른 신경망은 이상 상태가 발생되어 있는지 여부의 판단을 수행하기 위한 학습을 수행하는 것이 바람직하다. 상기 학습을 수행함으로써, 이상 상태가 발생되어 있는지 여부를 판단할 수 있다. 또한, 신경망은 성막 중에 측정한 데이터를 바탕으로, 각종 성막 조건의 추론을 수행하기 위한 학습을 수행하는 것이 바람직하다. 상기 학습을 수행함으로써, 이상 상태가 발생되어 있다고 판단한 경우, 각종 성막 조건의 추론을 수행할 수 있다.
본 발명의 일 형태에서, 신경망에 입력되는 파라미터는, 예를 들어 어떤 기간에 축적된 측정 데이터이다. 예를 들어, 측정한 시간, 그리고 각 시간에서의 각종 성막 조건 및 측정 데이터를 하나의 세트로 하고, 복수의 세트의 데이터가 신경망에 입력된다. 예를 들어, 각종 성막 조건은 가스의 종류 및 유량 또는 유량비, 처리실 내의 압력, 성막 전력, 전극 간 거리, 그리고 기판의 온도이고, 측정 데이터는 Vpp 및 Vdc이다. 또한, 본 발명의 일 형태에 따른 신경망에서, 어떤 기간에서의 측정 데이터의 시간에 따른 추이(推移)가 해석되는 것이 바람직하다.
우선, 이상 상태가 발생되어 있는지 여부의 판단을 수행하기 위한 학습의 일례를 설명한다. 이상 상태가 발생되어 있는지 여부의 판단은 성막 시작 시와 상이한 측정 데이터가 계속되어 있다는 것을 검지함으로써 수행된다. 상기 학습에서, 입력 데이터는 측정한 시간 및 각 시간에서의 각종 성막 조건으로 하고, 교사 신호는 각 시간에서의 측정 데이터로 한다. 또한, 출력값은 각종 성막 조건 및 가중 계수로부터 산출한 측정 데이터로 한다.
예를 들어, 측정한 시간, 그리고 각 시간에서의 각종 성막 조건 및 측정 데이터를 신경망에 입력한다. 신경망은 입력 데이터 및 가중 계수로부터 출력값을 산출한다. 출력값이 교사 신호와 상이한 경우, 가중 계수를 갱신하고, 갱신한 가중 계수로부터 출력값을 재산출한다. 신경망은 출력값과 교사 신호가 동일하게 될 때까지 가중 계수의 갱신을 반복한다. 이상에 의하여, 가중 계수를 결정한다.
또한, 결정한 가중 계수가 저장된 신경망에 측정 데이터의 변화량의 문턱값을 공급한다. 이상으로, 이상 상태가 발생되어 있는지 여부의 판단을 수행하기 위한 학습을 종료한다.
다음으로, 이상 상태가 발생되어 있는지 여부의 판단에 대하여 설명한다. 우선, 성막 중의 입력 데이터 및 결정한 가중 계수로부터 산출한 출력값과 성막 중에 측정한 데이터의 차를 산출한다. 상기 차가 상기 문턱값 이상이 되는 기간이 일정 기간을 넘은 경우, 이상 상태가 발생되어 있다고 판단한다. 한편, 상기 차가 상기 문턱값보다 작은 경우, 또는 상기 차가 상기 문턱값 이상이 되는 기간이 일정 기간을 넘지 않은 경우, 이상 상태는 발생되지 않았다고 판단한다.
또한, 본 실시형태에서는, 상기 학습에서 입력 데이터는 측정한 시간 및 각 시간에서의 각종 성막 조건으로 하고, 교사 신호는 각 시간에서의 측정 데이터로 하였지만, 이에 한정되지 않는다. 입력 데이터는 각 시간에서의 측정 데이터로 하고, 교사 신호는 측정한 시간 및 각 시간에서의 각종 성막 조건으로 하여도 좋다. 이때, 이상 상태가 발생되어 있는지 여부는 성막 중에 측정한 데이터 및 결정한 가중 계수로부터 산출한 출력값과 성막 중의 입력 데이터의 차를 바탕으로 판단된다. 이와 같이 함으로써, 이상 상태가 발생되어 있는지 여부의 판단을 수행하기 위한 학습에 사용되는 가중 계수와 각종 성막 조건의 추론에 사용되는 가중 계수를 공통으로 할 수 있다.
또한, 본 실시형태에서는, 이상 상태가 발생되어 있는지 여부의 판단을, 신경망을 사용하여 수행하는 예를 나타내었지만, 이에 한정되지 않는다. 누적합법, 근방법, 특이 스펙트럼 변환법 등을 사용하여 상기 판단을 수행하여도 좋다.
다음으로, 각종 성막 조건의 추론을 수행하기 위한 학습의 일례를 설명한다. 상기 학습으로서, 입력 데이터는 측정한 시간 및 각 시간에서의 측정 데이터로 하고, 교사 신호는 각 시간에서의 각종 성막 조건으로 한다. 예를 들어, 측정 데이터는 Vpp 및 Vdc이고, 각종 성막 조건은 가스의 종류 및 유량 또는 유량비, 처리실 내의 압력, 성막 전력, 전극 간 거리, 그리고 기판의 온도이다. 또한, 출력값은 측정 데이터 및 가중 계수로부터 산출한 각종 성막 조건으로 한다.
각종 성막 조건의 추론을 수행하기 위한 학습으로서, 예를 들어 측정한 시간, 각 시간에서의 각종 성막 조건 및 측정 데이터를 신경망에 입력한다. 신경망은 입력 데이터 및 가중 계수로부터 출력값을 산출한다. 출력값이 교사 신호와 상이한 경우, 가중 계수를 갱신하고, 갱신한 가중 계수로부터 출력값을 재산출한다. 신경망은 출력값과 교사 신호가 동일하게 될 때까지 가중 계수의 갱신을 반복한다. 이상으로 각종 성막 조건의 추론을 수행하기 위한 학습을 종료한다.
이상 상태가 발생되어 있다고 판단된 경우, 이상 상태가 발생한 후의 측정 데이터와, 이상 상태가 발생하기 전의 측정 데이터가 동일하게 될 때까지 가중 계수의 갱신을 반복한다. 신경망은 갱신된 가중 계수를 사용하여 각종 성막 조건의 추론을 수행한다. 추론에 의하여 산출된 각종 성막 조건을 제어 장치에 입력한다. 이상에 의하여 각종 성막 조건을 변경할 수 있다.
[박막의 막질과 Vpp 및 Vdc의 상관성]
이하에서는, 플라스마 CVD 장치를 사용하여 성막한 박막의 막질과, 성막 중에 측정한 Vpp 및 Vdc의 상관성에 대하여 설명한다. 구체적으로는, 플라스마 CVD 장치를 사용하여 성막한 박막은 산화질화 실리콘막이고, 상기 산화질화 실리콘막의 막질은 상기 산화질화 실리콘막에 포함되는 질소 산화물(NOx, x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)의 양으로 평가하였다. 평가를 수행하기 위하여 산화질화 실리콘막이 성막된 시료 1A 내지 시료 1F를 준비하고, 시료 1A 내지 시료 1F에 대하여 전자 스핀 공명(ESR: Electron Spin Resonance) 측정을 수행하였다. 또한, 시료 1A 내지 시료 1F의 제작 중의 Vpp 및 Vdc를 측정하였다.
시료 1A 내지 시료 1F의 제작 방법에 대하여 설명한다. 시료 1A 내지 시료 1F는 플라스마 CVD 장치를 사용하여 유리 위에 산화질화 실리콘막을 100nm의 두께로 성막한 시료이다. 산화질화 실리콘막을 성막할 때의 공통 조건으로서, 실레인 가스(SiH4)의 유량은 1sccm, 일산화이질소(N2O) 가스의 유량은 800sccm, 기판 온도는 350℃로 하였다.
산화질화 실리콘막을 성막할 때의 처리실 내의 압력은 시료 1A 내지 시료 1C에서는 100Pa, 시료 1D 내지 시료 1F에서는 200Pa로 하였다. 또한, 산화질화 실리콘막을 성막할 때의 성막 전력은 시료 1A 및 시료 1D에서는 50W, 시료 1B 및 시료 1E에서는 90W, 시료 1C 및 시료 1F에서는 150W로 하였다.
상기 방법으로 제작한 시료 1A 내지 시료 1F에 대하여, 하기의 조건으로 ESR 측정을 수행하였다. 측정 온도를 100K로 하고, 8.92GHz의 고주파 전력(마이크로파 파워)을 1mW로 하고, 자기장의 방향은 제작한 시료의 막 표면과 평행으로 하였다. 스핀 밀도가 작을수록 막 내 결손이 적다고 할 수 있다.
또한, 100K 이하의 ESR 스펙트럼에서, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계는 질소 산화물 기인의 시그널의 스핀 밀도의 합계에 상당한다. 질소 산화물의 대표적인 예로서는, 일산화질소, 이산화질소 등이 있다. 즉, g값이 2.037 이상 2.039 이하인 제 1 시그널, g값이 2.001 이상 2.003 이하인 제 2 시그널, 및 g값이 1.964 이상 1.966 이하인 제 3 시그널의 스핀 밀도의 합계가 적을수록, 산화질화 실리콘막에 포함되는 질소 산화물의 양이 적다고 할 수 있다.
도 4는 시료 1A 내지 시료 1F에서의 질소 산화물 기인의 시그널의 스핀 밀도이다. 여기서는, 스핀 밀도를 측정된 스핀 수를 단위 체적당으로 환산한 값으로 한다. 도 4에 도시된 일점쇄선은 스핀 밀도의 검출 하한이다. 도 4로부터, 성막 전력이 높을수록 스핀 밀도는 높아지고, 처리실 내의 압력이 높을수록 스핀 밀도는 높아지는 경향이 있다는 것을 알 수 있었다.
다음으로, 시료 1A 내지 시료 1F의 제작 중에 측정한 Vpp 및 Vdc의 결과를 도 5에 나타내었다.
도 5의 (A)는, 시료 1A 내지 시료 1F의 제작 중에 측정한 Vpp이다. 도 5의 (A)로부터, 성막 전력이 높을수록 Vpp는 커지고, 처리실 내의 압력이 높을수록 Vpp는 커지는 경향이 있다는 것을 알 수 있었다.
도 5의 (B)는 시료 1A 내지 시료 1F의 제작 중에 측정한 Vdc이다. 도 5의 (B)로부터, 성막 전력이 높을수록 Vdc는 작아지고, 처리실 내의 압력이 높을수록 Vdc는 커지는 경향이 있다는 것을 알 수 있었다. 이상으로부터, 각종 성막 조건과 Vpp 및 Vdc에는 상관이 있다는 것을 알 수 있다.
도 6은, 시료 1A 내지 시료 1F의 제작 중에 측정한 Vpp 및 Vdc의 함수에 대한 시료 1A 내지 시료 1F의 질소 산화물 기인의 시그널의 스핀 밀도를 나타낸 도면이다. 도 6에서는, Vpp 및 Vdc의 함수 f(Vpp, Vdc)의 값을 가로축으로, 스핀 밀도[spins/cm3]의 대수를 세로축으로 한다. 도 6으로부터, 함수 f(Vpp, Vdc)의 값이 커질수록, 질소 산화물 기인의 시그널의 스핀 밀도는 높아지는 경향이 있다는 것을 알 수 있었다. 즉, 함수 f(Vpp, Vdc)의 값과 산화질화 실리콘막에 포함되는 질소 산화물의 양에는 상관이 있다는 것을 알 수 있다. 이상으로부터, 산화질화 실리콘막의 막질과 Vpp 및 Vdc에는 상관이 있다는 것을 알 수 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 앞의 실시형태에서 설명한 박막 제조 장치의 일례에 대하여, 도 7을 참조하여 설명한다.
후술하는 실시형태에서 예시하는 반도체 장치를 제작할 때, 상이한 막 종류를 연속적으로 성막할 수 있는 복수의 처리실을 가지는, 소위 멀티 체임버 장치를 사용하는 것이 바람직하다. 각 처리실에서는, 각각 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등으로 성막 처리를 수행할 수 있다. 예를 들어, 하나의 처리실을 플라스마 CVD법으로 성막 처리를 수행하는 처리실로 한 경우, 상기 처리실에는, 가스 공급 수단, 고주파 전원을 가지는 전력 공급 수단, 배기 수단 등을 접속할 수 있다. 상기 처리실을 가지는 장치를 앞의 실시형태에서 나타낸 장치와 같은 구성으로 함으로써, 신경망을 사용한 플라스마 CVD 장치로 할 수 있다.
또한, 처리실에서 고주파 전원을 사용하여 스퍼터링법으로 성막 처리를 수행하는 경우, 상기 처리를 수행하는 중에 Vpp 및 Vdc를 취득할 수 있다. 그러므로, 상기 처리실을 가지는 장치를 앞의 실시형태에서 나타낸 장치와 같은 구성으로 함으로써, 신경망을 사용한 스퍼터링 장치로 할 수 있다. 상기 스퍼터링 장치는 스퍼터링법으로의 성막 처리 중의 각종 성막 조건 이외의 데이터(예를 들어, Vpp, Vdc)를 계속적으로 측정하고, 상기 데이터에 이상 상태가 발생되어 있는지 여부를 감시하는 기능을 가진다. 또한, 이상 상태가 검지된 경우, 신경망에 의한 추론을 수행함으로써, 각종 성막 조건을 조정하는 기능을 가진다. 즉, 신경망에 의하여 스퍼터링법으로의 성막 처리를 제어할 수 있게 된다.
또한, 각 처리실에서는, 기판의 클리닝 처리, 플라스마 처리, 역 스퍼터링 처리, 에칭 처리, 애싱 처리, 가열 처리 등을 수행하여도 좋다. 각 처리실에서 상이한 처리를 적절히 수행함으로써, 절연체막, 도전체막, 및 반도체막을 대기 개방을 하지 않고 형성할 수 있다.
또한, 처리실에서 드라이 에칭 처리를 수행하는 경우, 상기 처리를 수행하는 중에 Vpp 및 Vdc를 취득할 수 있다. 그러므로, 상기 처리실을 가지는 장치를, 앞의 실시형태에서 나타낸 장치와 같은 구성으로 함으로써, 신경망을 사용한 드라이 에칭 장치로 할 수 있다. 상기 드라이 에칭 장치는 드라이 에칭 중의 에칭 조건 이외의 데이터(예를 들어, Vpp, Vdc)를 계속적으로 측정하고, 상기 데이터에 이상 상태가 발생되어 있는지 여부를 감시하는 기능을 가진다. 또한, 이상 상태가 검지된 경우, 신경망에 의한 추론을 수행함으로써, 에칭 조건을 조정하는 기능을 가진다. 즉, 신경망에 의하여 드라이 에칭 처리를 제어할 수 있게 된다.
또한, 플라스마 CVD법 또는 스퍼터링법으로의 성막 처리 및 드라이 에칭 처리에 한정되지 않고, 각종 설정 조건 이외에 처리 중에 계속적으로 측정할 수 있는 데이터가 있으면, 상기 각종 설정 조건 및 상기 데이터를 바탕으로 신경망에 의하여 상기 처리를 제어하여도 좋다.
후술하는 실시형태에서 예시하는 반도체 장치의 채널 형성 영역으로서 기능하는 반도체로서는, 대표적으로는 산화물 반도체를 들 수 있다. 특히, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손의 적은) 산화물 반도체를 상기 반도체 장치의 채널 형성 영역에 사용함으로써, 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있다. 여기서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다.
여기서, 산화물 반도체와, 산화물 반도체의 아래 층에 위치하는 절연체 또는 도전체와, 산화물 반도체의 위층에 위치하는 절연체 또는 도전체를 대기 개방을 하지 않고 상이한 종류의 박막을 연속 형성함으로써, 불순물(특히 물, 수소)의 농도가 저감된, 실질적으로 고순도 진성인 산화물 반도체를 형성할 수 있다.
우선, 앞의 실시형태에서 설명한 박막 제조 장치의 구성예에 대하여 도 7을 사용하여 설명한다. 도 7에 도시된 장치를 사용함으로써, 반도체와, 반도체의 아래 층에 위치하는 절연체 또는 도전체와, 반도체의 위층에 위치하는 절연체 또는 도전체를 연속 형성할 수 있다. 따라서, 불순물(특히 물, 수소)이 반도체로 혼입되는 것을 억제할 수 있다.
도 7은 매엽식의 멀티 체임버의 장치(4000)의 모식적인 상면도이다.
장치(4000)는 대기측 기판 공급실(4010)과, 대기측 기판 공급실(4010)로부터 기판을 반송하는 대기측 기판 반송실(4012)과, 기판의 반입을 수행하고, 또한 실내의 압력을 대기압으로부터 감압으로, 또는 감압으로부터 대기압으로 전환하는 로드록실(4020a)과, 기판의 반출을 수행하고, 또한 실내의 압력을 감압으로부터 대기압으로, 또는 대기압으로부터 감압으로 전환하는 언로드록실(4020b)과, 진공 중의 기판의 반송을 수행하는 반송실(4029) 및 반송실(4039)과, 반송실(4029)과 반송실(4039)을 접속하는 이송실(4030a) 및 이송실(4030b)과, 성막 또는 가열을 수행하는 처리실(4024a), 처리실(4024b), 처리실(4034a), 처리실(4034b), 처리실(4034c), 처리실(4034d), 및 처리실(4034e)을 가진다.
또한, 복수의 처리실은 각각, 상이한 처리를 병렬로 수행할 수 있다. 따라서, 상이한 막 종류의 적층 구조를 용이하게 제작할 수 있다. 또한, 병렬 처리는 최대 처리실 수만큼 수행할 수 있다. 예를 들어, 도 7에 도시된 장치(4000)는 7개의 처리실을 가지는 장치이다. 따라서, 하나의 장치를 사용하여(본 명세서에서는 in-situ라고도 함) 7개의 성막 처리를 동시에 수행할 수 있다.
한편, 적층 구조에 있어서, 대기 개방하지 않고 제작할 수 있는 적층 수는 반드시 처리실의 개수와 동일하게 되는 것은 아니다. 예를 들어, 요구되는 적층 구조에서, 같은 재료의 층을 복수로 가지는 경우, 상기 층은 하나의 처리실로 제공할 수 있기 때문에, 설치된 처리실의 개수보다 적층 수가 많은 적층 구조를 제작할 수 있다.
또한, 대기측 기판 공급실(4010)은 기판을 수용하는 카세트 포트(4014)와, 기판의 얼라인먼트를 수행하는 얼라인먼트 포트(4016)를 구비한다. 또한, 카세트 포트(4014)는 복수(예를 들어, 도 7에서는 3개) 가지는 구성으로 하여도 좋다.
또한, 대기측 기판 반송실(4012)은 로드록실(4020a) 및 언로드록실(4020b)과 접속된다. 반송실(4029)은 로드록실(4020a), 언로드록실(4020b), 이송실(4030a), 이송실(4030b), 처리실(4024a), 및 처리실(4024b)과 접속된다. 이송실(4030a) 및 이송실(4030b)은 반송실(4029) 및 반송실(4039)과 접속된다. 또한, 반송실(4039)은 이송실(4030a), 이송실(4030b), 처리실(4034a), 처리실(4034b), 처리실(4034c), 처리실(4034d), 및 처리실(4034e)과 접속된다.
또한, 각 실의 접속부에는 게이트 밸브(4028) 또는 게이트 밸브(4038)가 제공되어 있고, 대기측 기판 공급실(4010)과 대기측 기판 반송실(4012)을 제외하고, 각 실을 독립적으로 진공 상태로 유지할 수 있다. 또한, 대기측 기판 반송실(4012)은 반송 로봇(4018)을 가진다. 반송실(4029)은 반송 로봇(4026)을 가지고, 반송실(4039)은 반송 로봇(4036)을 가진다. 반송 로봇(4018), 반송 로봇(4026), 및 반송 로봇(4036)은 복수의 가동부와 기판을 유지하는 암을 가지고, 각 실로 기판을 반송할 수 있다.
또한, 반송실, 처리실, 로드록실, 언로드록실 및 이송실은 상술한 개수에 한정되지 않고, 설치 공간이나 프로세스 조건에 맞추어 적절히 최적의 개수로 할 수 있다.
특히, 반송실을 복수로 가지는 경우, 하나의 반송실과, 다른 반송실 사이에는, 2 이상의 이송실을 가지는 것이 바람직하다. 예를 들어, 도 7에 도시된 바와 같이, 반송실(4029) 및 반송실(4039)을 가지는 경우, 반송실(4029)과 반송실(4039) 사이에 이송실(4030a) 및 이송실(4030b)이 병렬로 배치되는 것이 바람직하다.
이송실(4030a) 및 이송실(4030b)을 병렬로 배치함으로써, 예를 들어 반송 로봇(4026)이 이송실(4030a)에 기판을 반입하는 공정과, 반송 로봇(4036)이 이송실(4030b)에 기판을 반입하는 공정을 동시에 수행할 수 있다. 또한, 반송 로봇(4026)이 이송실(4030b)로부터 기판을 반출하는 공정과, 반송 로봇(4036)이 이송실(4030a)로부터 기판을 반출하는 공정을 동시에 수행할 수 있다. 즉, 복수의 반송 로봇을 동시에 구동함으로써, 생산 효율이 향상된다.
또한, 도 7에서는, 하나의 반송실이 하나의 반송 로봇을 가지고, 또한 복수의 처리실과 접속되는 예를 도시하였지만, 본 구조에 한정되지 않는다. 하나의 반송실당 복수의 반송 로봇을 가져도 좋다.
또한, 반송실(4029) 및 반송실(4039) 중 한쪽 또는 양쪽은 밸브를 통하여 진공 펌프와 크라이오펌프(cryopump)에 접속되어 있다. 따라서, 반송실(4029) 및 반송실(4039)은 진공 펌프를 사용하여 대기압으로부터 저진공으로, 또는 중진공(수백Pa로부터 0.1Pa 정도)까지 배기한 후, 밸브를 전환하고, 크라이오펌프를 사용하여 중진공으로부터 고진공 또는 초고진공(0.1Pa로부터 1×10-7Pa 정도)까지 배기할 수 있다.
또한, 예를 들어 크라이오펌프는 하나의 반송실에 대하여 2대 이상 병렬로 접속되어도 좋다. 복수의 크라이오펌프를 가짐으로써, 1대의 크라이오펌프가 리제너레이션 중이어도, 다른 크라이오펌프를 사용하여 배기할 수 있게 된다. 또한, 리제너레이션이란, 크라이오펌프 내에 모아진 분자(또는 원자)를 방출하는 처리로 한다. 크라이오펌프는 분자(또는 원자)를 지나치게 많이 모으면 배기 능력이 저하되기 때문에, 정기적으로 리제너레이션을 수행하면 좋다.
처리실(4024a), 처리실(4024b), 처리실(4034a), 처리실(4034b), 처리실(4034c), 처리실(4034d), 및 처리실(4034e)은, 각각 상이한 처리를 병렬로 수행할 수 있다. 즉, 처리실마다 독립적으로 설치된 기판에 대하여 스퍼터링법, CVD법, MBE법, PLD법, ALD법 등으로 성막 처리, 가열 처리, 및 플라스마 처리 중 어느 하나 또는 복수의 처리를 수행할 수 있다. 또한, 처리실에서는 가열 처리 또는 플라스마 처리를 수행한 후, 성막 처리를 수행하여도 좋다.
장치(4000)는 복수의 처리실을 가짐으로써, 처리와 처리 사이에 기판을 대기에 노출시키지 않고 반송할 수 있기 때문에, 기판에 불순물이 흡착되는 것을 억제할 수 있다. 또한, 다양한 막 종류의 성막 처리, 가열 처리, 및, 플라스마 처리 중 어느 하나 또는 복수의 처리를 처리실마다 독립적으로 수행할 수 있기 때문에, 성막이나 가열 처리 등의 순서를 자유로이 구축할 수 있다.
로드록실(4020a)은 기판 수수(授受) 스테이지나, 기판을 뒷면으로부터 가열하는 뒷면 히터 등을 구비하여도 좋다. 로드록실(4020a)은 감압 상태로부터 대기압까지 압력을 상승시키고, 로드록실(4020a)의 압력이 대기압이 되었을 때, 대기측 기판 반송실(4012)에 제공되어 있는 반송 로봇(4018)으로부터 기판 수수 스테이지가 기판을 받는다. 그 후, 로드록실(4020a)을 진공 배기하여 감압 상태로 한 후, 반송실(4029)에 제공되어 있는 반송 로봇(4026)이 기판 수수 스테이지로부터 기판을 받는다.
또한, 로드록실(4020a)은 밸브를 통하여 진공 펌프 및 크라이오펌프와 접속되어 있다. 또한, 언로드록실(4020b)은 로드록실(4020a)과 같은 구성으로 하면 좋다.
대기측 기판 반송실(4012)은 반송 로봇(4018)을 가지기 때문에, 반송 로봇(4018)에 의하여 카세트 포트(4014)와 로드록실(4020a)의 기판의 수수를 수행할 수 있다. 또한, 대기측 기판 반송실(4012) 및 대기측 기판 공급실(4010)의 위쪽에 HEPA 필터(High Efficiency Particulate Air Filter) 등의 먼지 또는 파티클의 혼입을 억제하기 위한 기구를 제공하여도 좋다. 또한, 카세트 포트(4014)는 복수의 기판을 수용할 수 있다.
상기 장치(4000)를 사용하여, 절연막, 반도체막, 및 도전막을, 대기 개방하지 않고 연속적으로 성막함으로써, 반도체막으로 불순물이 들어가는 것을 적합하게 억제할 수 있다.
이상과 같이, 본 발명의 일 형태의 장치를 사용함으로써, 반도체막을 가지는 적층 구조를 연속 성막에 의하여 제작할 수 있다. 따라서, 반도체막 내에 들어가는 수소, 물 등의 불순물을 억제하고, 또한 결함 준위 밀도가 낮은 반도체막을 제작할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 설명한 신경망에 사용할 수 있는 반도체 장치의 구성예에 대하여 설명한다.
도 8의 (A)에 나타낸 바와 같이, 뉴럴 네트워크(NN)는 입력층(IL), 출력층(OL), 중간층(은닉층)(HL)으로 구성할 수 있다. 입력층(IL), 출력층(OL), 중간층(HL)은 각각 하나 또는 복수의 뉴런(유닛)을 가진다. 또한 중간층(HL)은 1층이어도 좋고 2층 이상이어도 좋다. 2층 이상의 중간층(HL)을 가지는 뉴럴 네트워크는 DNN(딥 뉴럴 네트워크)이라고 부를 수도 있고, 딥 뉴럴 네트워크를 사용한 학습은 심층 학습이라고 부를 수도 있다.
입력층(IL)의 각 뉴런에는 입력 데이터가 입력되고, 중간층(HL)의 각 뉴런에는 앞의 층 또는 뒤의 층의 뉴런의 출력 신호가 입력되고, 출력층(OL)의 각 뉴런에는 앞의 층의 뉴런의 출력 신호가 입력된다. 또한 각 뉴런은 앞뒤의 층의 모든 뉴런과 결합되어도 좋고(전(全)결합), 일부의 뉴런과 결합되어도 좋다.
도 8의 (B)에 뉴런에 의한 연산의 예를 나타내었다. 여기서는, 뉴런(N)과, 뉴런(N)에 신호를 출력하는 앞의 층의 2개의 뉴런을 나타내었다. 뉴런(N)에는 앞의 층의 뉴런의 출력(x1)과, 앞의 층의 뉴런의 출력(x2)이 입력된다. 그리고, 뉴런(N)에서, 출력(x1)과 가중치(w1)의 승산 결과(x1w1)와, 출력(x2)과 가중치(w2)의 승산 결과(x2w2)의 합(x1w1+x2w2)이 계산된 후, 필요에 따라 바이어스(b)가 가산되어, 값(a=x1w1+x2w2+b)이 얻어진다. 그리고, 값 a는 활성화 함수 h를 사용하여 변환되고, 뉴런(N)으로부터 출력 신호 y=h(a)가 출력된다.
이와 같이, 뉴런에 의한 연산에는, 앞의 층의 뉴런의 출력과 가중치의 곱을 더하는 연산, 즉 적화 연산이 포함된다(상기 x1w1+x2w2). 이 적화 연산은 프로그램을 사용하여 소프트웨어상에서 수행되어도 좋고, 하드웨어에 의하여 수행되어도 좋다. 하드웨어에 의하여 적화 연산을 수행하는 경우에는 적화 연산 회로를 사용할 수 있다. 이 적화 연산 회로로서는 디지털 회로를 사용하여도 좋고, 아날로그 회로를 사용하여도 좋다. 적화 연산 회로에 아날로그 회로를 사용하는 경우, 적화 연산 회로의 회로 규모의 축소, 또는 메모리에 대한 액세스 횟수의 감소로 인한 처리 속도의 향상 및 소비전력의 저감을 도모할 수 있다.
적화 연산 회로는, 채널 형성 영역에 실리콘(단결정 실리콘 등)을 포함하는 트랜지스터(이하, Si 트랜지스터라고도 함)에 의하여 구성하여도 좋고, OS 트랜지스터에 의하여 구성하여도 좋다. 특히 OS 트랜지스터는 오프 전류가 매우 작기 때문에, 적화 연산 회로의 아날로그 메모리를 구성하는 트랜지스터로서 적합하다. 또한 Si 트랜지스터와 OS 트랜지스터의 양쪽을 사용하여 적화 연산 회로를 구성하여도 좋다. 아래에서 적화 연산 회로의 기능을 가지는 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치의 구성예>
도 9에 신경망의 연산을 수행하는 기능을 가지는 반도체 장치(MAC)의 구성예를 도시하였다. 반도체 장치(MAC)는 뉴런 간의 결합 강도(가중치)에 대응하는 제 1 데이터와, 입력 데이터에 대응하는 제 2 데이터의 적화 연산을 수행하는 기능을 가진다. 또한 제 1 데이터 및 제 2 데이터를 각각 아날로그 데이터 또는 멀티레벨 데이터(이산적 데이터)로 할 수 있다. 또한 반도체 장치(MAC)는 적화 연산에 의하여 얻어진 데이터를 활성화 함수를 사용하여 변환하는 기능을 가진다.
반도체 장치(MAC)는 셀 어레이(CA), 전류원 회로(CS), 커런트 미러 회로(CM), 회로(WDD), 회로(WLD), 회로(CLD), 오프셋 회로(OFST), 및 활성화 함수 회로(ACTV)를 가진다.
셀 어레이(CA)는 복수의 메모리 셀(MC) 및 복수의 메모리 셀(MCref)을 가진다. 도 9에는 셀 어레이(CA)가 m행 n열(m, n은 1 이상의 정수임)의 메모리 셀(MC)(MC[1, 1] 내지 MC[m, n])과, m개의 메모리 셀(MCref)(MCref[1] 내지 MCref[m])을 가지는 구성예를 도시하였다. 메모리 셀(MC)은 제 1 데이터를 저장하는 기능을 가진다. 또한 메모리 셀(MCref)은 적화 연산에 사용되는 참조 데이터를 저장하는 기능을 가진다. 또한 참조 데이터를 아날로그 데이터 또는 멀티레벨 데이터로 할 수 있다.
메모리 셀(MC[i, j])(i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수임)은 배선(WL[i]), 배선(RW[i]), 배선(WD[j]), 및 배선(BL[j])과 접속된다. 또한 메모리 셀(MCref[i])은 배선(WL[i]), 배선(RW[i]), 배선(WDref), 배선(BLref)과 접속된다. 여기서 메모리 셀(MC[i, j])과 배선(BL[j]) 간을 흐르는 전류를 IMC[i, j]로 표기하고, 메모리 셀(MCref[i])과 배선(BLref) 간을 흐르는 전류를 IMCref[i]로 표기한다.
메모리 셀(MC) 및 메모리 셀(MCref)의 구체적인 구성예를 도 10에 도시하였다. 도 10에는 대표적인 예로서 메모리 셀(MC[1, 1], MC[2, 1]) 및 메모리 셀(MCref[1], MCref[2])을 도시하였지만, 다른 메모리 셀(MC) 및 메모리 셀(MCref)에도 같은 구성을 사용할 수 있다. 메모리 셀(MC) 및 메모리 셀(MCref)은 각각 트랜지스터(Tr11,) 트랜지스터(Tr12), 용량 소자(C11)를 가진다. 여기서는, 트랜지스터(Tr11) 및 트랜지스터(Tr12)가 n채널형 트랜지스터인 경우에 대하여 설명한다.
메모리 셀(MC)에 있어서, 트랜지스터(Tr11)의 게이트는 배선(WL)과 접속되고, 트랜지스터(Tr11)의 소스 및 드레인 중 한쪽은 트랜지스터(Tr12)의 게이트 및 용량 소자(C11)의 제 1 전극과 접속되고, 트랜지스터(Tr11)의 소스 및 드레인 중 다른 쪽은 배선(WD)과 접속되어 있다. 트랜지스터(Tr12)의 소스 및 드레인 중 한쪽은 배선(BL)과 접속되고, 트랜지스터(Tr12)의 소스 및 드레인 중 다른 쪽은 배선(VR)과 접속되어 있다. 용량 소자(C11)의 제 2 전극은 배선(RW)과 접속된다. 배선(VR)은 소정의 전위를 공급하는 기능을 가지는 배선이다. 여기서는 일례로서 배선(VR)으로부터 저전원 전위(접지 전위 등)가 공급되는 경우에 대하여 설명한다.
트랜지스터(Tr11)의 소스 및 드레인 중 한쪽, 트랜지스터(Tr12)의 게이트, 및 용량 소자(C11)의 제 1 전극과 접속된 노드를 노드(NM)로 한다. 또한 메모리 셀(MC[1, 1], MC[2, 1])의 노드(NM)를 각각 노드(NM[1, 1], NM[2, 1])로 표기한다.
메모리 셀(MCref)도 메모리 셀(MC)과 같은 구성을 가진다. 다만 메모리 셀(MCref)은 배선(WD) 대신에 배선(WDref)과 접속되고, 배선(BL) 대신에 배선(BLref)과 접속된다. 또한, 메모리 셀(MCref[1], MCref[2])에서, 트랜지스터(Tr11)의 소스 및 드레인 중 한쪽, 트랜지스터(Tr12)의 게이트, 및 용량 소자(C11)의 제 1 전극과 접속된 노드를 각각 노드(NMref[1], NMref[2])로 표기한다.
노드(NM) 및 노드(NMref)는 각각 메모리 셀(MC) 및 메모리 셀(MCref)의 유지 노드로서 기능한다. 노드(NM)에는 제 1 데이터가 유지되고, 노드(NMref)에는 참조 데이터가 유지된다. 또한 배선(BL[1])으로부터 메모리 셀(MC[1, 1], MC[2, 1])의 트랜지스터(Tr12)로 각각 전류(IMC[1, 1], IMC[2, 1])가 흐른다. 또한 배선(BLref)으로부터 메모리 셀(MCref[1], MCref[2])의 트랜지스터(Tr12)로 각각 전류(IMCref[1], IMCref[2])가 흐른다.
트랜지스터(Tr11)는 노드(NM) 또는 노드(NMref)의 전위를 유지하는 기능을 가지기 때문에, 트랜지스터(Tr11)의 오프 전류는 작은 것이 바람직하다. 그래서 트랜지스터(Tr11)로서 오프 전류가 매우 작은 OS 트랜지스터를 사용하는 것이 바람직하다. 이로써, 노드(NM) 또는 노드(NMref)의 전위 변동을 억제할 수 있어, 연산 정밀도의 향상을 도모할 수 있다. 또한 노드(NM) 또는 노드(NMref)의 전위를 리프레시하는 동작의 빈도를 낮출 수 있어, 소비전력을 삭감할 수 있다.
트랜지스터(Tr12)는 특별히 한정되지 않고, 예를 들어 Si 트랜지스터, OS 트랜지스터 등을 사용할 수 있다. 트랜지스터(Tr12)에 OS 트랜지스터를 사용하는 경우, 트랜지스터(Tr11)와 같은 제조 장치를 사용하여 트랜지스터(Tr12)를 제작할 수 있어 제조 비용을 낮출 수 있다. 또한 트랜지스터(Tr12)는 n채널형이어도 좋고 p채널형이어도 좋다.
전류원 회로(CS)는 배선(BL[1] 내지 BL[n]) 및 배선(BLref)과 접속되어 있다. 전류원 회로(CS)는 배선(BL[1] 내지 BL[n]) 및 배선(BLref)에 전류를 공급하는 기능을 가진다. 또한 배선(BL[1] 내지 BL[n])에 공급되는 전류값과 배선(BLref)에 공급되는 전류값은 상이하여도 좋다. 여기서는, 전류원 회로(CS)로부터 배선(BL[1] 내지 BL[n])에 공급되는 전류를 IC로, 전류원 회로(CS)로부터 배선(BLref)에 공급되는 전류를 ICref로 표기한다.
커런트 미러 회로(CM)는 배선(IL[1] 내지 IL[n]) 및 배선(ILref)을 가진다. 배선(IL[1] 내지 IL[n])은 각각 배선(BL[1] 내지 BL[n])과 접속되고, 배선(ILref)은 배선(BLref)과 접속되어 있다. 여기서는, 배선(IL[1] 내지 IL[n])과 배선(BL[1] 내지 BL[n])의 접속 부분을 노드(NP[1] 내지 NP[n])로 표기한다. 또한 배선(ILref)과 배선(BLref)의 접속 부분을 노드(NPref)로 표기한다.
커런트 미러 회로(CM)는 노드(NPref)의 전위에 따른 전류(ICM)를 배선(ILref)에 흘리는 기능과 이 전류(ICM)를 배선(IL[1] 내지 IL[n])에도 흘리는 기능을 가진다. 도 9에는 배선(BLref)으로부터 배선(ILref)으로 전류(ICM)가 배출되고, 배선(BL[1] 내지 BL[n])으로부터 배선(IL[1] 내지 IL[n])으로 전류(ICM)가 배출되는 예를 도시하였다. 또한 커런트 미러 회로(CM)로부터 배선(BL[1] 내지 BL[n])을 통하여 셀 어레이(CA)로 흐르는 전류를 IB[1] 내지 IB[n]으로 표기한다. 또한 커런트 미러 회로(CM)로부터 배선(BLref)을 통하여 셀 어레이(CA)로 흐르는 전류를 IBref로 표기한다.
회로(WDD)는 배선(WD[1] 내지 WD[n]) 및 배선(WDref)과 접속되어 있다. 회로(WDD)는 메모리 셀(MC)에 저장되는 제 1 데이터에 대응하는 전위를 배선(WD[1] 내지 WD[n])에 공급하는 기능을 가진다. 또한 회로(WDD)는 메모리 셀(MCref)에 저장되는 참조 데이터에 대응하는 전위를 배선(WDref)에 공급하는 기능을 가진다. 회로(WLD)는 배선(WL[1] 내지 WL[m])과 접속되어 있다. 회로(WLD)는 데이터의 기록을 수행하는 메모리 셀(MC) 또는 메모리 셀(MCref)을 선택하기 위한 신호를 배선(WL[1] 내지 WL[m])에 공급하는 기능을 가진다. 회로(CLD)는 배선(RW[1] 내지 RW[m])과 접속되어 있다. 회로(CLD)는 제 2 데이터에 대응하는 전위를 배선(RW[1] 내지 RW[m])에 공급하는 기능을 가진다.
오프셋 회로(OFST)는 배선(BL[1] 내지 BL[n]) 및 배선(OL[1] 내지 OL[n])과 접속되어 있다. 오프셋 회로(OFST)는 배선(BL[1] 내지 BL[n])으로부터 오프셋 회로(OFST)로 흐르는 전류량 및/또는 배선(BL[1] 내지 BL[n])으로부터 오프셋 회로(OFST)로 흐르는 전류의 변화량을 검출하는 기능을 가진다. 또한 오프셋 회로(OFST)는 검출 결과를 배선(OL[1] 내지 OL[n])에 출력하는 기능을 가진다. 또한 오프셋 회로(OFST)는 검출 결과에 대응하는 전류를 배선(OL)에 출력하여도 좋고, 검출 결과에 대응하는 전류를 전압으로 변환하여 배선(OL)에 출력하여도 좋다. 셀 어레이(CA)와 오프셋 회로(OFST) 사이를 흐르는 전류를 Iα[1] 내지 Iα[n]으로 표기한다.
오프셋 회로(OFST)의 구성예를 도 11에 도시하였다. 도 11에 도시된 오프셋 회로(OFST)는 회로(OC[1] 내지 OC[n])를 가진다. 또한, 회로(OC[1] 내지 OC[n])는 각각, 트랜지스터(Tr21), 트랜지스터(Tr22), 트랜지스터(Tr23), 용량 소자(C21), 및 저항 소자(R1)를 가진다. 각 소자의 접속 관계는 도 11에 도시된 바와 같다. 또한 용량 소자(C21)의 제 1 전극 및 저항 소자(R1)의 제 1 단자와 접속된 노드를 노드(Na)로 한다. 또한 용량 소자(C21)의 제 2 전극, 트랜지스터(Tr21)의 소스 및 드레인 중 한쪽, 및 트랜지스터(Tr22)의 게이트와 접속된 노드를 노드(Nb)로 한다.
배선(VrefL)은 전위(Vref)를 공급하는 기능을 가지고, 배선(VaL)은 전위(Va)를 공급하는 기능을 가지고, 배선(VbL)은 전위(Vb)를 공급하는 기능을 가진다. 또한 배선(VDDL)은 전위(VDD)를 공급하는 기능을 가지고, 배선(VSSL)은 전위(VSS)를 공급하는 기능을 가진다. 여기서는 전위(VDD)가 고전원 전위이고, 전위(VSS)가 저전원 전위인 경우에 대하여 설명한다. 또한 배선(RST)은 트랜지스터(Tr21)의 도통 상태를 제어하기 위한 전위를 공급하는 기능을 가진다. 트랜지스터(Tr22), 트랜지스터(Tr23), 배선(VDDL), 배선(VSSL), 및 배선(VbL)으로 소스 폴로어 회로가 구성된다.
다음으로 회로(OC[1] 내지 OC[n])의 동작예에 대하여 설명한다. 또한 여기서는 대표적인 예로서 회로(OC[1])의 동작예에 대하여 설명하지만, 회로(OC[2] 내지 OC[n])도 마찬가지로 동작시킬 수 있다. 우선, 배선(BL[1])을 제 1 전류가 흐르면 노드(Na)의 전위는 제 1 전류와 저항 소자(R1)의 저항값에 대응하는 전위가 된다. 또한 이때 트랜지스터(Tr21)는 온 상태이므로 노드(Nb)에 전위(Va)가 공급된다. 그 후, 트랜지스터(Tr21)는 오프 상태가 된다.
다음으로 배선(BL[1])을 제 2 전류가 흐르면 노드(Na)의 전위는 제 2 전류와 저항 소자(R1)의 저항값에 대응하는 전위로 변화한다. 이때 트랜지스터(Tr21)는 오프 상태이고 노드(Nb)는 부유 상태이므로, 노드(Na)의 전위 변화에 따라 노드(Nb)의 전위는 용량 결합에 의하여 변화한다. 여기서 노드(Na)의 전위의 변화량을 ΔVNa로 하고, 용량 결합 계수를 1로 하면, 노드(Nb)의 전위는 Va+ΔVNa가 된다. 그리고 트랜지스터(Tr22)의 문턱 전압을 Vth로 하면, 배선(OL[1])으로부터 전위(Va+ΔVNa-Vth)가 출력된다. 여기서, Va=Vth로 함으로써 배선(OL[1])으로부터 전위(ΔVNa)를 출력할 수 있다.
전위(ΔVNa)는 제 1 전류로부터 제 2 전류로의 변화량, 저항 소자(R1)의 저항값, 및 전위(Vref)에 따라 결정된다. 여기서, 저항 소자(R1)의 저항값 및 전위(Vref)는 이미 알려져 있기 때문에 배선(BL)을 흐르는 전류의 변화량을 전위(ΔVNa)로부터 얻을 수 있다.
상술한 바와 같이 오프셋 회로(OFST)에 의하여 검출된 전류량 및/또는 전류의 변화량에 대응하는 신호는 배선(OL[1] 내지 OL[n])을 통하여 활성화 함수 회로(ACTV)에 입력된다.
활성화 함수 회로(ACTV)는 배선(OL[1] 내지 OL[n]) 및 배선(NIL[1] 내지 NIL[n])과 접속되어 있다. 활성화 함수 회로(ACTV)는 오프셋 회로(OFST)로부터 입력된 신호를 미리 정의된 활성화 함수에 따라 변환하기 위한 연산을 수행하는 기능을 가진다. 활성화 함수로서는, 예를 들어 시그모이드 함수, tanh 함수, softmax 함수, ReLU 함수, 문턱값 함수 등을 사용할 수 있다. 활성화 함수 회로(ACTV)에 의하여 변환된 신호는 출력 데이터로서 배선(NIL[1] 내지 NIL[n])에 출력된다.
<반도체 장치의 동작예>
상기 반도체 장치(MAC)를 사용하여 제 1 데이터와 제 2 데이터의 적화 연산을 수행할 수 있다. 이하에서 적화 연산을 수행할 때의 반도체 장치(MAC)의 동작예를 설명한다.
도 12에 반도체 장치(MAC)의 동작예의 타이밍 차트를 나타내었다. 도 12에는, 도 10에서의 배선(WL[1]), 배선(WL[2]), 배선(WD[1]), 배선(WDref), 노드(NM[1, 1]), 노드(NM[2, 1]), 노드(NMref[1]), 노드(NMref[2]), 배선(RW[1]), 및 배선(RW[2])의 전위의 추이와, 전류(IB[1]-Iα[1]) 및 전류(IBref)의 값의 추이를 나타내었다. 전류(IB[1]-Iα[1])는 배선(BL[1])으로부터 메모리 셀(MC[1, 1], MC[2, 1])로 흐르는 전류의 합계에 상당한다.
또한, 여기서는 대표적인 예로서 도 10에 도시된 메모리 셀(MC[1, 1], MC[2, 1]) 및 메모리 셀(MCref[1], MCref[2])에 주목하여 동작을 설명하지만, 다른 메모리 셀(MC) 및 메모리 셀(MCref)도 마찬가지로 동작시킬 수 있다.
[제 1 데이터의 저장]
우선, 시각 T01 내지 T02의 기간에서, 배선(WL[1])의 전위가 하이 레벨(High)이 되고, 배선(WD[1])의 전위가 접지 전위(GND)보다 VPR-VW[1, 1]만큼 큰 전위가 되고, 배선(WDref)의 전위가 접지 전위보다 VPR만큼 큰 전위가 된다. 또한 배선(RW[1]) 및 배선(RW[2])의 전위가 기준 전위(REFP)가 된다. 또한 전위(VW[1, 1])는 메모리 셀(MC[1, 1])에 저장되는 제 1 데이터에 대응하는 전위이다. 또한 전위(VPR)는 참조 데이터에 대응하는 전위이다. 이로써, 메모리 셀(MC[1, 1]) 및 메모리 셀(MCref[1])이 가지는 트랜지스터(Tr11)가 온 상태가 되고, 노드(NM[1, 1])의 전위가 VPR-VW[1, 1]가 되고, 노드(NMref[1])의 전위가 VPR가 된다.
이때 배선(BL[1])으로부터 메모리 셀(MC[1, 1])의 트랜지스터(Tr12)로 흐르는 전류(IMC[1, 1], 0)는 다음 식으로 나타낼 수 있다. 여기서, k는 트랜지스터(Tr12)의 채널 길이, 채널 폭, 이동도, 게이트 절연체의 용량 등으로 결정되는 정수(定數)이다. 또한 Vth는 트랜지스터(Tr12)의 문턱 전압이다.
IMC[1, 1], 0=k(VPR-VW[1, 1]-Vth)2 (E1)
또한 배선(BLref)으로부터 메모리 셀(MCref[1])의 트랜지스터(Tr12)로 흐르는 전류(IMCref[1], 0)는 다음 식으로 나타낼 수 있다.
IMCref[1], 0=k(VPR-Vth)2 (E2)
다음으로, 시각 T02 내지 T03의 기간에서, 배선(WL[1])의 전위가 로 레벨(Low)이 된다. 이로써, 메모리 셀(MC[1, 1]) 및 메모리 셀(MCref[1])이 가지는 트랜지스터(Tr11)가 오프 상태가 되고, 노드(NM[1, 1]) 및 노드(NMref[1])의 전위가 유지된다.
또한, 상술한 바와 같이 트랜지스터(Tr11)로서 OS 트랜지스터를 사용하는 것이 바람직하다. 이로써, 트랜지스터(Tr11)의 누설 전류를 억제할 수 있어, 노드(NM[1, 1]) 및 노드(NMref[1])의 전위를 정확히 유지할 수 있다.
다음으로, 시각 T03 내지 T04의 기간에 배선(WL[2])의 전위가 하이 레벨이 되고, 배선(WD[1])의 전위가 접지 전위보다 VPR-VW[2, 1]만큼 큰 전위가 되고, 배선(WDref)의 전위가 접지 전위보다 VPR만큼 큰 전위가 된다. 또한, 전위(VW[2, 1])는 메모리 셀(MC[2, 1])에 저장되는 제 1 데이터에 대응하는 전위이다. 이로써, 메모리 셀(MC[2, 1]) 및 메모리 셀(MCref[2])이 가지는 트랜지스터(Tr11)가 온 상태가 되고, 노드(NM[2, 1])의 전위가 VPR-VW[2, 1]이 되고, 노드(NMref[2])의 전위가 VPR가 된다.
이때 배선(BL[1])으로부터 메모리 셀(MC[2, 1])의 트랜지스터(Tr12)로 흐르는 전류(IMC[2, 1], 0)는 다음 식으로 나타낼 수 있다.
IMC[2, 1], 0=k(VPR-VW[2, 1]-Vth)2 (E3)
또한 배선(BLref)으로부터 메모리 셀(MCref[2])의 트랜지스터(Tr12)로 흐르는 전류(IMCref[2], 0)는 다음 식으로 나타낼 수 있다.
IMCref[2], 0=k(VPR-Vth)2 (E4)
다음으로, 시각 T04 내지 T05의 기간에 배선(WL[2])의 전위가 로 레벨이 된다. 이로써, 메모리 셀(MC[2, 1]) 및 메모리 셀(MCref[2])이 가지는 트랜지스터(Tr11)가 오프 상태가 되고, 노드(NM[2, 1]) 및 노드(NMref[2])의 전위가 유지된다.
이상의 동작에 의하여 메모리 셀(MC[1, 1], MC[2, 1])에 제 1 데이터가 저장되고, 메모리 셀(MCref[1], MCref[2])에 참조 데이터가 저장된다.
여기서, 시각 T04 내지 T05의 기간에서, 배선(BL[1]) 및 배선(BLref)을 흐르는 전류에 대하여 생각한다. 배선(BLref)에는 전류원 회로(CS)로부터 전류가 공급된다. 또한 배선(BLref)을 흐르는 전류는 커런트 미러 회로(CM), 메모리 셀(MCref[1], MCref[2])에 배출된다. 전류원 회로(CS)로부터 배선(BLref)에 공급되는 전류를 ICref로 하고, 배선(BLref)으로부터 커런트 미러 회로(CM)에 의하여 배선(ILref)에 배출되는 전류를 ICM, 0으로 하면, 다음 식이 성립된다.
ICref-ICM, 0=IMCref[1], 0+IMCref[2], 0 (E5)
배선(BL[1])에는 전류원 회로(CS)로부터의 전류가 공급된다. 또한 배선(BL[1])을 흐르는 전류는 커런트 미러 회로(CM), 메모리 셀(MC[1, 1], MC[2, 1])에 배출된다. 또한 배선(BL[1])으로부터 오프셋 회로(OFST)로 전류가 흐른다. 전류원 회로(CS)로부터 배선(BL[1])에 공급되는 전류를 IC, 배선(BL[1])으로부터 오프셋 회로(OFST)로 흐르는 전류를 Iα, 0으로 하면, 다음 식이 성립된다.
IC-ICM, 0=IMC[1, 1], 0+IMC[2, 1], 0+Iα, 0 (E6)
[제 1 데이터와 제 2 데이터의 적화 연산]
다음으로, 시각 T05 내지 T06의 기간에 배선(RW[1])의 전위가 기준 전위보다 VX[1]만큼 큰 전위가 된다. 이때, 메모리 셀(MC[1, 1]) 및 메모리 셀(MCref[1]) 각각의 용량 소자(C11)에는 전위(VX[1])가 공급되어, 용량 결합에 의하여 트랜지스터(Tr12)의 게이트의 전위가 상승된다. 또한, 전위(VX[1])는 메모리 셀(MC[1, 1]) 및 메모리 셀(MCref[1])에 공급되는 제 2 데이터에 대응하는 전위이다.
트랜지스터(Tr12)의 게이트 전위의 변화량은 배선(RW)의 전위의 변화량과, 메모리 셀의 구성에 따라 결정되는 용량 결합 계수를 곱한 값이다. 용량 결합 계수는, 용량 소자(C11)의 용량, 트랜지스터(Tr12)의 게이트 용량, 기생 용량 등에 의하여 산출된다. 이하에서는 편의상 배선(RW)의 전위의 변화량과 트랜지스터(Tr12)의 게이트 전위의 변화량이 같은 것으로, 즉 용량 결합 계수가 1인 것으로 하여 설명한다. 실제로는 용량 결합 계수를 고려하여 전위(VX)를 결정하면 좋다.
메모리 셀(MC[1, 1]) 및 메모리 셀(MCref[1])의 용량 소자(C11)에 전위(VX[1])가 공급되면, 노드(NM[1, 1]) 및 노드(NMref[1])의 전위가 각각 VX[1]만큼 상승된다.
여기서, 시각 T05 내지 T06의 기간에 배선(BL[1])으로부터 메모리 셀(MC[1, 1])의 트랜지스터(Tr12)로 흐르는 전류(IMC[1, 1], 1)는 다음의 식으로 나타낼 수 있다.
IMC[1, 1], 1=k(VPR-VW[1, 1]+VX[1]-Vth)2 (E7)
즉 배선(RW[1])에 전위(VX[1])를 공급함으로써 배선(BL[1])으로부터 메모리 셀(MC[1, 1])의 트랜지스터(Tr12)로 흐르는 전류는 ΔIMC[1, 1]=IMC[1, 1], 1-IMC[1, 1], 0만큼 증가한다.
또한 시각 T05 내지 T06의 기간에 배선(BLref)으로부터 메모리 셀(MCref[1])의 트랜지스터(Tr12)로 흐르는 전류(IMCref[1], 1)는 다음의 식으로 나타낼 수 있다.
IMCref[1], 1=k(VPR+VX[1]-Vth)2 (E8)
즉 배선(RW[1])에 전위(VX[1])를 공급함으로써 배선(BLref)으로부터 메모리 셀(MCref[1])의 트랜지스터(Tr12)로 흐르는 전류는 ΔIMCref[1]=IMCref[1], 1-IMCref[1], 0만큼 증가한다.
또한 배선(BL[1]) 및 배선(BLref)을 흐르는 전류에 대하여 생각한다. 배선(BLref)에는 전류원 회로(CS)로부터 전류(ICref)가 공급된다. 또한 배선(BLref)을 흐르는 전류는 커런트 미러 회로(CM), 메모리 셀(MCref[1], MCref[2])에 배출된다. 배선(BLref)으로부터 커런트 미러 회로(CM)에 배출되는 전류를 ICM, 1로 하면 다음 식이 성립된다.
ICref-ICM, 1=IMCref[1], 1+IMCref[2], 0 (E9)
배선(BL[1])에는 전류원 회로(CS)로부터 전류(IC)가 공급된다. 또한 배선(BL[1])을 흐르는 전류는 커런트 미러 회로(CM), 메모리 셀(MC[1, 1], MC[2, 1])에 배출된다. 또한 배선(BL[1])으로부터 오프셋 회로(OFST)로 전류가 흐른다. 배선(BL[1])으로부터 오프셋 회로(OFST)로 흐르는 전류를 Iα, 1로 하면 다음 식이 성립된다.
IC-ICM, 1=IMC[1, 1], 1+IMC[2, 1], 0+Iα, 1 (E10)
그리고, 식(E1) 내지 식(E10)에 의거하여, 전류(Iα, 0)와 전류(Iα, 1)의 차(차분 전류(ΔIα))는 다음 식으로 나타낼 수 있다.
ΔIα=Iα, 1-Iα, 0=2kVW[1, 1]VX[1] (E11)
이와 같이, 차분 전류(ΔIα)는 전위(VW[1, 1])와 전위(VX[1])의 곱에 대응하는 값이다.
그 후, 시각 T06 내지 T07의 기간에서, 배선(RW[1])의 전위는 기준 전위가 되고, 노드(NM[1, 1]) 및 노드(NMref[1])의 전위는 시각 T04 내지 T05의 기간에서의 전위와 동일하게 된다.
다음으로, 시각 T07 내지 T08의 기간에 배선(RW[1])의 전위가 기준 전위보다 VX[1]만큼 큰 전위가 되고, 배선(RW[2])의 전위가 기준 전위보다 VX[2]만큼 큰 전위가 된다. 이로써, 메모리 셀(MC[1, 1]) 및 메모리 셀(MCref[1]) 각각의 용량 소자(C11)에 전위(VX[1])가 공급되고, 용량 결합에 의하여 노드(NM[1, 1]) 및 노드(NMref[1])의 전위가 각각 VX[1]만큼 상승된다. 또한 메모리 셀(MC[2, 1]) 및 메모리 셀(MCref[2]) 각각의 용량 소자(C11)에 전위(VX[2])가 공급되고, 용량 결합에 의하여 노드(NM[2, 1]) 및 노드(NMref[2])의 전위가 각각 VX[2]만큼 상승된다.
여기서, 시각 T07 내지 T08의 기간에 배선(BL[1])으로부터 메모리 셀(MC[2, 1])의 트랜지스터(Tr12)로 흐르는 전류(IMC[2, 1], 1)는 다음의 식으로 나타낼 수 있다.
IMC[2, 1], 1=k(VPR-VW[2, 1]+VX[2]-Vth)2 (E12)
즉 배선(RW[2])에 전위(VX[2])를 공급함으로써 배선(BL[1])으로부터 메모리 셀(MC[2, 1])의 트랜지스터(Tr12)로 흐르는 전류는 ΔIMC[2, 1]=IMC[2, 1], 1-IMC[2, 1], 0만큼 증가한다.
또한 시각 T07 내지 T08의 기간에 배선(BLref)으로부터 메모리 셀(MCref[2])의 트랜지스터(Tr12)로 흐르는 전류(IMCref[2], 1)는 다음의 식으로 나타낼 수 있다.
IMCref[2], 1=k(VPR+VX[2]-Vth)2 (E13)
즉 배선(RW[2])에 전위(VX[2])를 공급함으로써 배선(BLref)으로부터 메모리 셀(MCref[2])의 트랜지스터(Tr12)로 흐르는 전류는 ΔIMCref[2]=IMCref[2], 1-IMCref[2], 0만큼 증가한다.
또한 배선(BL[1]) 및 배선(BLref)을 흐르는 전류에 대하여 생각한다. 배선(BLref)에는 전류원 회로(CS)로부터 전류(ICref)가 공급된다. 또한 배선(BLref)을 흐르는 전류는 커런트 미러 회로(CM), 메모리 셀(MCref[1], MCref[2])에 배출된다. 배선(BLref)으로부터 커런트 미러 회로(CM)에 배출되는 전류를 ICM, 2로 하면 다음 식이 성립된다.
ICref-ICM, 2=IMCref[1], 1+IMCref[2], 1 (E14)
배선(BL[1])에는 전류원 회로(CS)로부터 전류(IC)가 공급된다. 또한 배선(BL[1])을 흐르는 전류는 커런트 미러 회로(CM), 메모리 셀(MC[1, 1], MC[2, 1])에 배출된다. 또한 배선(BL[1])으로부터 오프셋 회로(OFST)로 전류가 흐른다. 배선(BL[1])으로부터 오프셋 회로(OFST)로 흐르는 전류를 Iα, 2로 하면 다음 식이 성립된다.
IC-ICM, 2=IMC[1, 1], 1+IMC[2, 1], 1+Iα, 2 (E15)
그리고, 식(E1) 내지 식(E8) 및 식(E12) 내지 식(E15)에 의거하여, 전류(Iα, 0)와 전류(Iα, 2)의 차이(차분 전류(ΔIα))를 다음 식으로 나타낼 수 있다.
ΔIα=Iα, 2-Iα, 0=2k(VW[1, 1]VX[1]+VW[2, 1]VX[2]) (E16)
상술한 바와 같이, 차분 전류(ΔIα)는 전위(VW[1, 1])와 전위(VX[1])의 곱과 전위(VW[2, 1])와 전위(VX[2])의 곱의 합에 대응하는 값이 된다.
그 후, 시각 T08 내지 T09의 기간에서, 배선(RW[1], RW[2])의 전위는 기준 전위가 되고, 노드(NM[1, 1], NM[2, 1]) 및 노드(NMref[1], NMref[2])의 전위는 시각 T04 내지 T05의 기간에서의 전위와 동일하게 된다.
식(E11) 및 식(E16)에 나타낸 바와 같이, 오프셋 회로(OFST)에 입력되는 차분 전류(ΔIα)는 제 1 데이터(가중치)에 대응하는 전위(VW)와 제 2 데이터(입력 데이터)에 대응하는 전위(VX)의 곱의 항을 가지는 식으로부터 산출할 수 있다. 즉, 차분 전류(ΔIα)를 오프셋 회로(OFST)에 의하여 계측함으로써 제 1 데이터와 제 2 데이터의 적화 연산의 결과를 얻을 수 있다.
또한, 상기에서는 특히 메모리 셀(MC[1, 1], MC[2, 1]) 및 메모리 셀(MCref[1], MCref[2])에 주목하였지만, 메모리 셀(MC) 및 메모리 셀(MCref)의 개수는 임의로 설정할 수 있다. 메모리 셀(MC) 및 메모리 셀(MCref)의 행의 개수 m을 임의의 개수 i로 한 경우의 차분 전류(ΔIα)는 다음의 식으로 나타낼 수 있다.
ΔIα=2kΣiVW[i, 1]VX[i] (E17)
또한 메모리 셀(MC) 및 메모리 셀(MCref)의 열의 개수 n을 늘림으로써, 병렬로 실행되는 적화 연산의 개수를 늘릴 수 있다.
상술한 바와 같이, 반도체 장치(MAC)를 사용함으로써 제 1 데이터와 제 2 데이터의 적화 연산을 수행할 수 있다. 또한, 메모리 셀(MC) 및 메모리 셀(MCref)로서 도 10에 도시된 구성을 사용함으로써, 적은 트랜지스터 개수로 적화 연산 회로를 구성할 수 있다. 그러므로, 반도체 장치(MAC)의 회로 규모의 축소를 도모할 수 있다.
반도체 장치(MAC)를 뉴럴 네트워크에서의 연산에 사용하는 경우, 메모리 셀(MC)의 행의 개수 m을 하나의 뉴런에 공급되는 입력 데이터의 개수에 대응시키고, 메모리 셀(MC)의 열의 개수 n을 뉴런의 개수에 대응시킬 수 있다. 예를 들어, 도 8의 (A)에 나타낸 중간층(HL)에서 반도체 장치(MAC)를 사용한 적화 연산을 수행하는 경우에 대하여 생각한다. 이때 메모리 셀(MC)의 행의 개수 m을 입력층(IL)으로부터 공급되는 입력 데이터의 개수(입력층(IL)의 뉴런의 개수)로 설정하고, 메모리 셀(MC)의 열의 개수 n을 중간층(HL)의 뉴런의 개수로 설정할 수 있다.
또한 반도체 장치(MAC)를 적용하는 뉴럴 네트워크의 구조는 특별히 한정되지 않는다. 예를 들어 반도체 장치(MAC)는 컨볼루셔널 뉴럴 네트워크(CNN), 순환 뉴럴 네트워크(RNN), 자기 부호화기, 볼츠만 머신(제한 볼츠만 머신을 포함함) 등에 사용할 수도 있다.
상술한 바와 같이, 반도체 장치(MAC)를 사용함으로써 뉴럴 네트워크의 적화 연산을 수행할 수 있다. 또한, 셀 어레이(CA)에 도 10에 도시된 메모리 셀(MC) 및 메모리 셀(MCref)을 사용함으로써, 연산 정밀도의 향상, 소비전력의 삭감, 또는 회로 규모의 축소를 도모할 수 있는 집적 회로를 제공할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 13 및 도 14를 사용하여 본 발명의 일 형태에 따른 OS 트랜지스터 및 용량 소자가 적용되어 있는 기억 장치의 일례로서, NOSRAM에 대하여 설명한다. NOSRAM(등록 상표)이란 'Nonvolatile Oxide Semiconductor Random Access Memory'의 약칭이고, 게인 셀형(2T형, 3T형)의 메모리 셀을 가지는 RAM을 가리킨다. 또한, 이하에서 NOSRAM과 같이 OS 트랜지스터를 사용한 메모리 장치를 OS 메모리라고 부르는 경우가 있다.
NOSRAM에서는, 메모리 셀에 OS 트랜지스터가 사용되는 메모리 장치(이하, 'OS 메모리'라고 부름)가 적용되어 있다. OS 메모리는 적어도 용량 소자와 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 메모리이다. OS 트랜지스터는 오프 전류가 매우 작은 트랜지스터이기 때문에, OS 메모리는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
<NOSRAM(1600)>
도 13에 NOSRAM의 구성예를 도시하였다. 도 13에 도시된 NOSRAM(1600)은 메모리 셀 어레이(1610), 컨트롤러(1640), 행 드라이버(1650), 열 드라이버(1660), 출력 드라이버(1670)를 가진다. 또한, NOSRAM(1600)은 하나의 메모리 셀로 멀티레벨 데이터를 기억하는 멀티레벨 NOSRAM이다.
메모리 셀 어레이(1610)는 복수의 메모리 셀(1611), 복수의 워드선(WWL), 복수의 워드선(RWL), 복수의 비트선(BL), 복수의 소스선(SL)을 가진다. 워드선(WWL)은 기록 워드선이고, 워드선(RWL)은 판독 워드선이다. NOSRAM(1600)에서는 하나의 메모리 셀(1611)로 3비트(8레벨)의 데이터를 기억한다.
컨트롤러(1640)는, NOSRAM(1600) 전체를 통괄적으로 제어하여, 데이터(WDA[31:0])의 기록, 데이터(RDA[31:0])의 판독을 수행한다. 컨트롤러(1640)는 외부로부터의 명령 신호(예를 들어 칩 인에이블 신호, 기록 인에이블 신호 등)를 처리하여, 행 드라이버(1650), 열 드라이버(1660), 및 출력 드라이버(1670)의 제어 신호를 생성한다.
행 드라이버(1650)는 액세스하는 행을 선택하는 기능을 가진다. 행 드라이버(1650)는 행 디코더(1651) 및 워드선 드라이버(1652)를 가진다.
열 드라이버(1660)는 소스선(SL) 및 비트선(BL)을 구동한다. 열 드라이버(1660)는 열 디코더(1661), 기록 드라이버(1662), DAC(디지털-아날로그 변환 회로)(1663)를 가진다.
DAC(1663)는 3비트의 디지털 데이터를 아날로그 전압으로 변환한다. DAC(1663)는 32비트의 데이터(WDA[31:0])를 3비트마다 아날로그 전압으로 변환한다.
기록 드라이버(1662)는 소스선(SL)을 프리차지하는 기능, 소스선(SL)을 전기적으로 플로팅 상태로 하는 기능, 소스선(SL)을 선택하는 기능, 선택된 소스선(SL)에 DAC(1663)에서 생성한 기록 전압을 입력하는 기능, 비트선(BL)을 프리차지하는 기능, 비트선(BL)을 전기적으로 플로팅 상태로 하는 기능 등을 가진다.
출력 드라이버(1670)는 실렉터(1671), ADC(아날로그-디지털 변환 회로)(1672), 출력 버퍼(1673)를 가진다. 실렉터(1671)는 액세스하는 소스선(SL)을 선택하고, 선택된 소스선(SL)의 전위를 ADC(1672)로 송신한다. ADC(1672)는 아날로그 전압을 3비트의 디지털 데이터로 변환하는 기능을 가진다. 소스선(SL)의 전위는 ADC(1672)에서 3비트의 데이터로 변환되고, 출력 버퍼(1673)는 ADC(1672)로부터 출력되는 데이터를 유지한다.
[메모리 셀]
도 14의 (A)는 메모리 셀(1611)의 구성예를 나타낸 회로도이다. 메모리 셀(1611)은 2T형 게인 셀이고, 메모리 셀(1611)은 워드선(WWL), 워드선(RWL), 비트선(BL), 소스선(SL), 배선(BGL)에 전기적으로 접속된다. 메모리 셀(1611)은 노드(SN), OS 트랜지스터(MO61), 트랜지스터(MP61), 용량 소자(C61)를 가진다. OS 트랜지스터(MO61)는 기록 트랜지스터이다. 트랜지스터(MP61)는 판독 트랜지스터이고, 예를 들어 p채널형 Si 트랜지스터로 구성된다. 용량 소자(C61)는 노드(SN)의 전위를 유지하기 위한 유지 용량(storage capacitor)이다. 노드(SN)는 데이터의 유지 노드이고, 여기서는 트랜지스터(MP61)의 게이트에 상당한다.
메모리 셀(1611)의 기록 트랜지스터가 OS 트랜지스터(MO61)로 구성되어 있기 때문에, NOSRAM(1600)은 장시간 데이터를 유지할 수 있다.
도 14의 (A)의 예에서, 비트선은 기록과 판독에서 공통되는 비트선이지만, 도 14의 (B)에 도시된 바와 같이, 기록 비트선으로서 기능하는 비트선(WBL)과 판독 비트선으로서 기능하는 비트선(RBL)을 제공하여도 좋다.
도 14의 (C) 내지 (E)에 메모리 셀의 다른 구성예를 도시하였다. 도 14의 (C) 내지 (E)에는 기록용 비트선과 판독용 비트선을 제공한 예를 도시하였지만, 도 14의 (A)와 같이 기록과 판독에서 공유되는 비트선을 제공하여도 좋다.
도 14의 (C)에 도시된 메모리 셀(1612)은 메모리 셀(1611)의 변형예이고, 판독 트랜지스터를 n채널형 트랜지스터(MN61)로 변경한 것이다. 트랜지스터(MN61)는 OS 트랜지스터이어도 좋고, Si 트랜지스터이어도 좋다.
메모리 셀(1611), 메모리 셀(1612)에서, OS 트랜지스터(MO61)는 제 2 게이트가 없는 OS 트랜지스터이어도 좋다.
도 14의 (D)에 도시된 메모리 셀(1613)은 3T형 게인 셀이고, 워드선(WWL), 워드선(RWL), 비트선(WBL), 비트선(RBL), 소스선(SL), 배선(BGL), 배선(PCL)에 전기적으로 접속되어 있다. 메모리 셀(1613)은 노드(SN), OS 트랜지스터(MO62), 트랜지스터(MP62), 트랜지스터(MP63), 용량 소자(C62)를 가진다. OS 트랜지스터(MO62)는 기록 트랜지스터이다. 트랜지스터(MP62)는 판독 트랜지스터이고, 트랜지스터(MP63)는 선택 트랜지스터이다.
도 14의 (E)에 도시된 메모리 셀(1614)은 메모리 셀(1613)의 변형예이고, 판독 트랜지스터 및 선택 트랜지스터를 n채널형 트랜지스터(트랜지스터(MN62), 트랜지스터(MN63))로 변경한 것이다. 트랜지스터(MN62), 트랜지스터(MN63)는 OS 트랜지스터이어도 좋고, Si 트랜지스터이어도 좋다.
메모리 셀(1611) 내지 메모리 셀(1614)에 제공되는 OS 트랜지스터는 제 2 게이트가 없는 트랜지스터이어도 좋고, 제 2 게이트가 있는 트랜지스터이어도 좋다.
용량 소자(C61) 또는 용량 소자(C62)의 충방전에 의하여 데이터를 재기록하기 때문에, NOSRAM(1600)은 원리적으로는 재기록 횟수에 제약은 없고, 또한 낮은 에너지로 데이터의 기록 및 판독을 할 수 있다. 또한, 장시간 데이터를 유지할 수 있기 때문에 리프레시 빈도를 저감할 수 있다.
이하의 실시형태에 나타내는 반도체 장치를 메모리 셀(1611), 메모리 셀(1612), 메모리 셀(1613), 메모리 셀(1614)에 사용하는 경우, OS 트랜지스터(MO61), OS 트랜지스터(MO62)로서 트랜지스터(200)를 사용할 수 있다. 이로써, 상면에서 보았을 때의 트랜지스터와 용량 소자 한 쌍당 점유 면적을 저감할 수 있기 때문에, 본 실시형태에 따른 기억 장치를 더 고집적화시킬 수 있다. 따라서, 본 실시형태에 따른 기억 장치의 단위 면적당 기억 용량을 증가시킬 수 있다.
본 실시형태에 나타내는 구성은 다른 실시형태 및 실시예 등에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 15 및 도 16을 사용하여 본 발명의 일 형태에 따른 OS 트랜지스터 및 용량 소자가 적용되어 있는 기억 장치의 일례로서, DOSRAM에 대하여 설명한다. DOSRAM(등록 상표)이란, 'Dynamic Oxide Semiconductor Random Access Memory'의 약칭이고, 1T(트랜지스터) 1C(용량 소자)형의 메모리 셀을 가지는 RAM을 가리킨다. DOSRAM에도 NOSRAM과 마찬가지로 OS 메모리가 적용되어 있다.
<DOSRAM(1400)>
도 15에 DOSRAM의 구성예를 도시하였다. 도 15에 도시된 바와 같이, DOSRAM(1400)은 컨트롤러(1405), 행 회로(1410), 열 회로(1415), 메모리 셀 및 감지 증폭기 어레이(1420)(이하, 'MC-SA 어레이(1420)'라고 부름)를 가진다.
행 회로(1410)는 디코더(1411), 워드선 드라이버 회로(1412), 열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)를 가진다. 열 회로(1415)는 글로벌 감지 증폭기 어레이(1416), 입출력 회로(1417)를 가진다. 글로벌 감지 증폭기 어레이(1416)는 복수의 글로벌 감지 증폭기(1447)를 가진다. MC-SA 어레이(1420)는 메모리 셀 어레이(1422), 감지 증폭기 어레이(1423), 글로벌 비트선(GBLL), 글로벌 비트선(GBLR)을 가진다.
[MC-SA 어레이(1420)]
MC-SA 어레이(1420)는 메모리 셀 어레이(1422)를 감지 증폭기 어레이(1423) 위에 적층한 적층 구조를 가진다. 글로벌 비트선(GBLL), 글로벌 비트선(GBLR)은 메모리 셀 어레이(1422) 위에 적층된다. DOSRAM(1400)에서는 비트선의 구조에 로컬 비트선과 글로벌 비트선으로 계층화된 계층 비트선 구조가 채용되어 있다.
메모리 셀 어레이(1422)는 N개(N은 2 이상의 정수(整數)임)의 로컬 메모리 셀 어레이(1425<0>) 내지 로컬 메모리 셀 어레이(1425<N-1>)를 가진다. 도 16의 (A)에 로컬 메모리 셀 어레이(1425)의 구성예를 도시하였다. 로컬 메모리 셀 어레이(1425)는 복수의 메모리 셀(1445), 복수의 워드선(WL), 복수의 비트선(BLL), 복수의 비트선(BLR)을 가진다. 도 16의 (A)의 예에서는, 로컬 메모리 셀 어레이(1425)의 구조는 오픈 비트선형이지만, 폴디드 비트선형이어도 좋다.
도 16의 (B)에 메모리 셀(1445)의 회로 구성예를 도시하였다. 메모리 셀(1445)은 트랜지스터(MW1), 용량 소자(CS1), 단자(B1), 단자(B2)를 가진다. 트랜지스터(MW1)는 용량 소자 CS1의 충방전을 제어하는 기능을 가진다. 트랜지스터(MW1)의 게이트는 워드선(WL)에 전기적으로 접속되고, 제 1 단자는 비트선(BLL/BLR)에 전기적으로 접속되고, 제 2 단자는 용량 소자의 제 1 단자에 전기적으로 접속되어 있다. 용량 소자(CS1)의 제 2 단자는 단자(B2)에 전기적으로 접속되어 있다. 단자(B2)에는 정전위(예를 들어 저전원 전위)가 입력된다.
이하의 실시형태에 나타내는 반도체 장치를 메모리 셀(1445)에 사용하는 경우, 트랜지스터(MW1)로서 트랜지스터(200)를 사용할 수 있다. 이로써, 상면에서 보았을 때의 트랜지스터와 용량 소자 한 쌍당 점유 면적을 저감할 수 있기 때문에, 본 실시형태에 따른 기억 장치를 고집적화시킬 수 있다. 따라서, 본 실시형태에 따른 기억 장치의 단위 면적당 기억 용량을 증가시킬 수 있다.
트랜지스터(MW1)는 제 2 게이트를 구비하고, 제 2 게이트는 단자(B1)에 전기적으로 접속되어 있다. 그러므로, 단자(B1)의 전위에 의하여, 트랜지스터(MW1)의 Vth를 변경할 수 있다. 예를 들어, 단자(B1)의 전위는 고정 전위(예를 들어 음의 정전위)이어도 좋고, DOSRAM(1400)의 동작에 따라 단자(B1)의 전위를 변화시켜도 좋다.
트랜지스터(MW1)의 제 2 게이트를 트랜지스터(MW1)의 게이트, 소스, 또는 드레인에 전기적으로 접속시켜도 좋다. 또는, 트랜지스터(MW1)에 제 2 게이트를 제공하지 않아도 된다.
감지 증폭기 어레이(1423)는 N개의 로컬 감지 증폭기 어레이(1426<0>) 내지 로컬 감지 증폭기 어레이(1426<N-1>)를 가진다. 로컬 감지 증폭기 어레이(1426)는 하나의 스위치 어레이(1444), 복수의 감지 증폭기(1446)를 가진다. 감지 증폭기(1446)에는 비트선쌍이 전기적으로 접속되어 있다. 감지 증폭기(1446)는 비트선쌍을 프리차지하는 기능, 비트선쌍의 전위차를 증폭하는 기능, 이 전위차를 유지하는 기능을 가진다. 스위치 어레이(1444)는, 비트선쌍을 선택하여, 선택한 비트선쌍과 글로벌 비트선쌍 사이를 도통 상태로 하는 기능을 가진다.
여기서, 비트선쌍이란 감지 증폭기에 의하여 동시에 비교되는 2개의 비트선을 가리킨다. 글로벌 비트선쌍이란, 글로벌 감지 증폭기에 의하여 동시에 비교되는 2개의 글로벌 비트선을 가리킨다. 비트선쌍을 한 쌍의 비트선이라고 부를 수 있고, 글로벌 비트선쌍을 한 쌍의 글로벌 비트선이라고 부를 수 있다. 여기서는, 비트선(BLL)과 비트선(BLR)이 한 쌍의 비트선쌍을 이룬다. 글로벌 비트선(GBLL)과 글로벌 비트선(GBLR)이 한 쌍의 글로벌 비트선쌍을 이룬다. 이하, 비트선쌍(BLL, BLR), 글로벌 비트선쌍(GBLL, GBLR)이라고도 나타낸다.
[컨트롤러(1405)]
컨트롤러(1405)는 DOSRAM(1400)의 동작 전반을 제어하는 기능을 가진다. 컨트롤러(1405)는 외부로부터 입력되는 명령 신호를 논리 연산하여 동작 모드를 결정하는 기능, 결정한 동작 모드가 실행되도록 행 회로(1410), 열 회로(1415)의 제어 신호를 생성하는 기능, 외부로부터 입력되는 어드레스 신호를 유지하는 기능, 내부 어드레스 신호를 생성하는 기능을 가진다.
[행 회로(1410)]
행 회로(1410)는 MC-SA 어레이(1420)를 구동하는 기능을 가진다. 디코더(1411)는 어드레스 신호를 디코드하는 기능을 가진다. 워드선 드라이버 회로(1412)는 액세스 대상 행의 워드선(WL)을 선택하는 선택 신호를 생성한다.
열 실렉터(1413), 감지 증폭기 드라이버 회로(1414)는 감지 증폭기 어레이(1423)를 구동하기 위한 회로이다. 열 실렉터(1413)는 액세스 대상 열의 비트선을 선택하기 위한 선택 신호를 생성하는 기능을 가진다. 열 실렉터(1413)의 선택 신호에 의하여, 각 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)가 제어된다. 감지 증폭기 드라이버 회로(1414)의 제어 신호에 의하여, 복수의 로컬 감지 증폭기 어레이(1426)는 독립적으로 구동된다.
[열 회로(1415)]
열 회로(1415)는 데이터 신호(WDA[31:0])의 입력을 제어하는 기능, 데이터 신호(RDA[31:0])의 출력을 제어하는 기능을 가진다. 데이터 신호(WDA[31:0])는 기록 데이터 신호이고, 데이터 신호(RDA[31:0])는 판독 데이터 신호이다.
글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR)에 전기적으로 접속되어 있다. 글로벌 감지 증폭기(1447)는 글로벌 비트선쌍(GBLL, GBLR) 사이의 전위차를 증폭하는 기능, 이 전위차를 유지하는 기능을 가진다. 글로벌 비트선쌍(GBLL, GBLR)으로의 데이터의 기록 및 판독은 입출력 회로(1417)에 의하여 수행된다.
DOSRAM(1400)의 기록 동작의 개요를 설명한다. 입출력 회로(1417)에 의하여, 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 비트선쌍의 데이터는 글로벌 감지 증폭기 어레이(1416)에 의하여 유지된다. 어드레스 신호가 지정하는 로컬 감지 증폭기 어레이(1426)의 스위치 어레이(1444)에 의하여, 글로벌 비트선쌍의 데이터가 대상 열의 비트선쌍에 기록된다. 로컬 감지 증폭기 어레이(1426)는 기록된 데이터를 증폭하고 유지한다. 지정된 로컬 메모리 셀 어레이(1425)에서 행 회로(1410)에 의하여 대상 행의 워드선(WL)이 선택되고, 선택 행의 메모리 셀(1445)에 로컬 감지 증폭기 어레이(1426)의 유지 데이터가 기록된다.
DOSRAM(1400)의 판독 동작의 개요를 설명한다. 어드레스 신호에 의하여, 로컬 메모리 셀 어레이(1425)의 1행이 지정된다. 지정된 로컬 메모리 셀 어레이(1425)에서 대상 행의 워드선(WL)이 선택 상태가 되고, 메모리 셀(1445)의 데이터가 비트선에 기록된다. 로컬 감지 증폭기 어레이(1426)에 의하여 각 열의 비트선쌍의 전위차가 데이터로서 검출되며 유지된다. 스위치 어레이(1444)에 의하여, 로컬 감지 증폭기 어레이(1426)의 유지 데이터 중 어드레스 신호가 지정하는 열의 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 감지 증폭기 어레이(1416)는 글로벌 비트선쌍의 데이터를 검출하고 유지한다. 글로벌 감지 증폭기 어레이(1416)의 유지 데이터는 입출력 회로(1417)에 출력된다. 이상으로 판독 동작이 완료된다.
용량 소자(CS1)의 충방전에 의하여 데이터를 재기록하기 때문에, DOSRAM(1400)에는 원리적으로는 재기록 횟수에 제약은 없으며 낮은 에너지로 데이터의 기록 및 판독을 할 수 있다. 또한, 메모리 셀(1445)의 회로 구성이 단순하기 때문에 대용량화가 용이하다.
트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터는 오프 전류가 매우 작기 때문에, 용량 소자(CS1)로부터 전하가 누설되는 것을 억제할 수 있다. 따라서, DOSRAM(1400)의 유지 시간은 Si 트랜지스터를 사용한 DRAM에 비하여 매우 길다. 따라서 리프레시의 빈도를 저감할 수 있기 때문에, 리프레시 동작에 필요한 전력을 삭감할 수 있다. 따라서, DOSRAM(1400)은 대용량의 데이터를 고빈도로 재기록하는 메모리 장치, 예를 들어 화상 처리에 이용되는 프레임 메모리에 적합하다.
MC-SA 어레이(1420)가 적층 구조임으로써, 로컬 감지 증폭기 어레이(1426)의 길이와 같은 정도의 길이로 비트선을 짧게 할 수 있다. 비트선을 짧게 함으로써, 비트선 용량이 작아지므로 메모리 셀(1445)의 유지 용량을 저감할 수 있다. 또한, 로컬 감지 증폭기 어레이(1426)에 스위치 어레이(1444)를 제공함으로써, 긴 비트선의 개수를 줄일 수 있다. 이상의 이유로, DOSRAM(1400)의 액세스 시에 구동하는 부하가 저감되고, 소비전력을 저감할 수 있다.
본 실시형태에 나타낸 구성은 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 여기까지의 실시형태에 나타낸 OS 트랜지스터의 구성예에 대하여 도 17을 사용하여 설명을 한다.
<반도체 장치의 구조>
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다. 도 17의 (A), (B), 및 (C)는 본 발명의 일 형태에 따른 트랜지스터(200), 및 트랜지스터(200) 주변의 상면도 및 단면도이다. 도 17의 (A)는 상면도이고, 도 17의 (B)는 도 17의 (A)에 나타낸 일점쇄선 L1-L2에 대응하는 단면도이고, 도 17의 (C)는 도 17의 (A)에 나타낸 일점쇄선 W1-W2에 대응하는 단면도이다. 또한, 도 17의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다.
본 발명의 일 형태의 반도체 장치는 트랜지스터(200)와, 층간막으로서 기능하는 절연체(210), 절연체(212), 절연체(214), 절연체(216), 절연체(280), 절연체(282), 및 절연체(284)를 가진다.
또한, 트랜지스터(200)와 전기적으로 접속되고, 플러그로서 기능하는 도전체(246a) 및 도전체(246b)를 가진다. 또한, 트랜지스터(200)와 전기적으로 접속되고, 배선으로서 기능하는 도전체(203)를 가진다.
트랜지스터(200)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 도전체(260)(도전체(260a) 및 도전체(260b))와, 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 도전체(205)(도전체(205a) 및 도전체(205b))와, 제 1 게이트 절연체로서 기능하는 절연체(250)와, 제 2 게이트 절연체로서 기능하는 절연체(220), 절연체(222), 및 절연체(224)와, 채널이 형성되는 영역을 가지는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(240a)와, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(240b)와, 절연체(274)를 가진다.
트랜지스터(200)에서, 산화물(230)은 후술하는 금속 산화물을 사용할 수 있다. 상기 금속 산화물을 산화물(230)에 사용함으로써, 산화물(230)에서의 산소 결손의 생성을 억제할 수 있다. 따라서, 신뢰성이 높은 트랜지스터를 제공할 수 있다. 또한, 트랜지스터의 캐리어 농도를 조절할 수 있기 때문에, 설계 자유도가 향상된다. 또한, 금속 산화물은 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터에 사용할 수 있다.
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 자세한 구성에 대하여 설명한다.
절연체(210) 및 절연체(212)는 층간막으로서 기능한다.
층간막으로서는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
예를 들어, 절연체(210)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 따라서, 절연체(210)는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한, 예를 들어 절연체(210)로서 산화 알루미늄이나 질화 실리콘 등을 사용하여도 좋다. 상기 구성에 의하여, 물, 수소 등의 불순물이 절연체(210)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다.
예를 들어, 절연체(212)는 절연체(210)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
도전체(203)는 절연체(212)에 매립되도록 형성된다. 여기서, 도전체(203)의 상면의 높이와 절연체(212)의 상면의 높이는 같은 정도로 할 수 있다. 또한, 도전체(203)를 단층으로 하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(203)를 2층 이상의 다층막 구조로 하여도 좋다. 또한, 구조체가 적층 구조를 가지는 경우, 형성 순으로 서수를 붙여 구별하는 경우가 있다. 또한, 도전체(203)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다.
트랜지스터(200)에서, 도전체(260)는 제 1 게이트 전극으로서 기능하는 경우가 있다. 또한, 도전체(205)는 제 2 게이트 전극으로서 기능하는 경우가 있다. 그 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 문턱 전압을 보다 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서, 도전체(205)에 음의 전위를 인가하는 경우에는 인가하지 않는 경우보다 도전체(260)에 인가되는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
또한, 예를 들어 도전체(205)와 도전체(260)를 중첩시켜 제공함으로써, 도전체(260) 및 도전체(205)에 전위를 인가한 경우, 도전체(260)로부터 발생되는 전계와 도전체(205)로부터 발생되는 전계가 연결되고, 산화물(230)에 형성되는 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서의 기능을 가지는 도전체(260)의 전계와, 제 2 게이트 전극으로서의 기능을 가지는 도전체(205)의 전계에 의하여, 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
절연체(214) 및 절연체(216)는 절연체(210) 또는 절연체(212)와 마찬가지로, 층간막으로서 기능한다. 예를 들어, 절연체(214)는 물, 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)로 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 상기 구성에 의하여 물, 수소 등의 불순물이 절연체(214)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또한, 예를 들어 절연체(216)는 절연체(214)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
제 2 게이트 전극으로서 기능하는 도전체(205)는 절연체(214) 및 절연체(216)의 개구의 내벽에 접하여 도전체(205a)가 형성되고, 더 내측에 도전체(205b)가 형성되어 있다. 여기서, 도전체(205a) 및 도전체(205b)의 상면의 높이와 절연체(216)의 상면의 높이는 같은 정도로 할 수 있다. 또한, 트랜지스터(200)에서 도전체(205a) 및 도전체(205b)를 적층하는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 도전체(205)는 단층, 또는 3층 이상의 적층 구조로서 제공되는 구성으로 하여도 좋다.
여기서, 도전체(205a)는, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 도전성 재료를 사용하는 것이 바람직하다. 또한, 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 또는 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
예를 들어, 도전체(205a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(205b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다.
또한, 도전체(205)가 배선의 기능을 겸하는 경우, 도전체(205b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다. 그 경우, 도전체(203)는 반드시 제공할 필요는 없다. 또한, 도전체(205b)를 단층으로 도시하였지만, 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(220), 절연체(222), 및 절연체(224)는 제 2 게이트 절연체로서의 기능을 가진다.
또한, 절연체(222)는 배리어성을 가지는 것이 바람직하다. 절연체(222)가 배리어성을 가짐으로써, 트랜지스터(200)의 주변부로부터 트랜지스터(200)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
절연체(222)는, 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
예를 들어, 절연체(220)는 열적으로 안정적인 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한 high-k 재료의 절연체와, 산화 실리콘 또는 산화질화 실리콘을 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 절연체(220)를 얻을 수 있다.
또한, 도 17에는 제 2 게이트 절연체로서 3층의 적층 구조를 나타내었지만, 단층, 또는 2층 이상의 적층 구조로 하여도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
채널 형성 영역으로서 기능하는 영역을 가지는 산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한, 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한, 도 17에 도시된 반도체 장치는 도전체(240a) 또는 도전체(240b)와, 산화물(230c), 절연체(250), 및 도전체(260)가 중첩되는 영역을 가진다. 상기 구조로 함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또한, 제어성이 높은 트랜지스터를 제공할 수 있다.
도전체(240a)와 도전체(240b)는 한쪽이 소스 전극으로서 기능하고, 다른 쪽이 드레인 전극으로서 기능한다.
도전체(240a)와 도전체(240b)는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 사용할 수 있다. 특히, 질화 탄탈럼막 등의 금속 질화물막은, 수소 또는 산소에 대한 배리어성이 있고, 또한 내산화성이 높기 때문에 바람직하다.
또한, 도 17에서는 도전체(240a) 및 도전체(240b)를 각각 단층 구조로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한, 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한, 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한, 도전체(240a) 및 도전체(240b) 위에 배리어층을 제공하여도 좋다. 배리어층에는 산소 또는 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여, 절연체(274)를 성막할 때 도전체(240a) 및 도전체(240b)가 산화되는 것을 억제할 수 있다.
배리어층에는, 예를 들어 금속 산화물을 사용할 수 있다. 특히, 산화 알루미늄막, 산화 하프늄막, 산화 갈륨막 등, 산소나 수소에 대하여 배리어성이 있는 절연막을 사용하는 것이 바람직하다. 또한, CVD법으로 형성한 질화 실리콘을 사용하여도 좋다.
배리어층을 가짐으로써, 도전체(240a) 및 도전체(240b)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전체(240a) 및 도전체(240b)에 텅스텐이나 알루미늄 등 내산화성이 낮은 반면 도전성이 높은 재료를 사용할 수 있다. 또한, 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
절연체(250)는 제 1 게이트 절연체로서 기능한다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 그 경우, 절연체(250)는 제 2 게이트 절연체와 마찬가지로, 적층 구조로 하여도 좋다. 게이트 절연체로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다. 또한, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
제 1 게이트 전극으로서 기능하는 도전체(260)는 도전체(260a) 및 도전체(260a) 위의 도전체(260b)를 가진다. 도전체(260a)는, 도전체(205a)와 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(260b)의 재료 선택성을 향상시킬 수 있다. 즉, 도전체(260a)를 가짐으로써, 도전체(260b)의 산화가 억제되어, 도전율이 저하하는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 도전체(260a)로서, 산화물(230)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 이 경우, 도전체(260b)를 스퍼터링법으로 성막함으로써, 도전체(260a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한, 도전체(260)는 배선으로서 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 도전체(260b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(260b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
또한, 도전체(260)의 상면 및 측면, 절연체(250)의 측면, 및 산화물(230c)의 측면을 덮도록 절연체(274)를 제공하는 것이 바람직하다. 또한, 절연체(274)는 물, 수소 등의 불순물, 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄, 산화 하프늄 등을 사용하는 것이 바람직하다. 또한, 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 질화 실리콘 등을 사용할 수 있다.
절연체(274)를 제공함으로써, 도전체(260)의 산화를 억제할 수 있다. 또한, 절연체(274)를 가짐으로써, 절연체(280)가 가지는 물, 수소 등의 불순물이 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
절연체(280), 절연체(282), 및 절연체(284)는 층간막으로서 기능한다.
절연체(282)는 절연체(214) 및 절연체(274)와 마찬가지로, 물, 수소 등의 불순물이 외부로부터 트랜지스터(200)로 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
또한, 절연체(280) 및 절연체(284)는 절연체(216)와 마찬가지로, 절연체(282)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한, 트랜지스터(200)는 절연체(280), 절연체(282), 및 절연체(284)에 매립된 도전체(246a) 및 도전체(246b) 등의 플러그나 배선을 통하여, 다른 구조와 전기적으로 접속되어도 좋다.
또한, 도전체(246a) 및 도전체(246b)의 재료로서는 도전체(205)와 마찬가지로, 금속 재료, 합금 재료, 금속 질화물 재료, 금속 산화물 재료 등의 도전성 재료를 단층으로 또는 적층하여 사용할 수 있다. 예를 들어, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
예를 들어, 도전체(246a) 및 도전체(246b)로서는, 예를 들어 수소 및 산소에 대하여 배리어성을 가지는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
또한, 도전체(246a) 및 도전체(246b)와 절연체(280) 사이에 배리어성을 가지는 절연체(276a) 및 절연체(276b)를 배치하여도 좋다. 절연체(276a) 및 절연체(276b)를 제공함으로써, 절연체(280)의 산소가 도전체(246a) 및 도전체(246b)와 반응하여 도전체(246a) 및 도전체(246b)가 산화되는 것을 억제할 수 있다.
또한, 배리어성을 가지는 절연체(276a) 및 절연체(276b)를 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전체(246a) 및 도전체(246b)에 산소를 흡수하는 성질을 가지는 반면, 도전성이 높은 금속 재료를 사용함으로써, 저소비전력의 반도체 장치를 제공할 수 있다. 구체적으로는, 텅스텐이나 알루미늄 등 내산화성이 낮은 반면 도전성이 높은 재료를 사용할 수 있다. 또한, 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 변동을 억제하고, 안정된 전기 특성을 가지면서 신뢰성을 향상시킨 반도체 장치를 제공할 수 있다.
<금속 산화물>
산화물(230)로서는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은, 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 알루미늄, 갈륨, 이트륨, 주석 등이 포함되어 있는 것이 바람직하다. 또한, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어 있어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 주석 등으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서, 상술한 원소를 복수 조합하여도 되는 경우가 있다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는, 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한, 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
나노 결정은 기본적으로 육각형이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한, 변형에 있어서, 오각형, 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한, CAAC-OS에서, 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있다는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다.
또한, CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한, 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에 CAAC-OS는 불순물이나 결함(산소 결손(VO: oxygen vacancy라고도 함) 등)이 적은 금속 산화물이라고도 할 수 있다. 따라서, CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정된다. 그러므로, CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한, nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
또한, 인듐과, 갈륨과, 아연을 가지는 금속 산화물의 1종류인 인듐-갈륨-아연 산화물(이하, IGZO)은 상술한 나노 결정으로 함으로써 안정적인 구조를 취하는 경우가 있다. 특히, IGZO는 대기 중에서는 결정 성장이 어려운 경향이 있기 때문에 큰 결정(여기서는, 수mm의 결정 또는 수cm의 결정)보다 작은 결정(예를 들어 상술한 나노 결정)으로 하는 것이 구조적으로 더 안정되는 경우가 있다.
a-like OS는, nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는, 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 취하며, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[불순물]
여기서, 금속 산화물 내에서의 각 불순물의 영향에 대하여 설명한다.
또한, 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되어 있는 금속 산화물을 채널 형성 영역에 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 금속 산화물에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함된 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
그러므로, 금속 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
200: 트랜지스터, 203: 도전체, 205: 도전체, 205a: 도전체, 205b: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 220: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 240a: 도전체, 240b: 도전체, 246a: 도전체, 246b: 도전체, 250: 절연체, 260: 도전체, 260a: 도전체, 260b: 도전체, 274: 절연체, 276a: 절연체, 276b: 절연체, 280: 절연체, 282: 절연체, 284: 절연체, 600: 플라스마 CVD 장치, 601: 각종 성막 조건, 602: 각종 성막 조건, 602A: 가스, 602B: 압력, 602C: 성막 전력, 602D: 전극 간 거리, 602E: 온도, 603: 측정값, 603B: 출력값, 604: 각종 성막 조건, 611: 제어 장치, 612: 처리실, 613: 연산부, 614: 컨트롤러 IC, 615: 성막 조건 입력 수단, 616: 가스 공급 수단, 617: 배기 수단, 618: 전력 공급 수단, 619: 전극 간격 조정 수단, 620: 온도 조정 수단, 621: 매칭 박스, 1400: DOSRAM, 1405: 컨트롤러, 1410: 행 회로, 1411: 디코더, 1412: 워드선 드라이버 회로, 1413: 열 실렉터, 1414: 감지 증폭기 드라이버 회로, 1415: 열 회로, 1416: 글로벌 감지 증폭기 어레이, 1417: 입출력 회로, 1420: MC-SA 어레이, 1422: 메모리 셀 어레이, 1423: 감지 증폭기 어레이, 1425: 로컬 메모리 셀 어레이, 1426: 로컬 감지 증폭기 어레이, 1444: 스위치 어레이, 1445: 메모리 셀, 1446: 감지 증폭기, 1447: 글로벌 감지 증폭기, 1600: NOSRAM, 1610: 메모리 셀 어레이, 1611: 메모리 셀, 1612: 메모리 셀, 1613: 메모리 셀, 1614: 메모리 셀, 1640: 컨트롤러, 1650: 행 드라이버, 1651: 행 디코더, 1652: 워드선 드라이버, 1660: 열 드라이버, 1661: 열 디코더, 1662: 드라이버, 1663: DAC, 1670: 출력 드라이버, 1671: 실렉터, 1672: ADC, 1673: 출력 버퍼, 4000: 장치, 4010: 대기측 기판 공급실, 4012: 대기측 기판 반송실, 4014: 카세트 포트, 4016: 얼라인먼트 포트, 4018: 반송 로봇, 4020a: 로드록실, 4020b: 언로드록실, 4024a: 처리실, 4024b: 처리실, 4026: 반송 로봇, 4028: 게이트 밸브, 4029: 반송실, 4030a: 이송실, 4030b: 이송실, 4034a: 처리실, 4034b: 처리실, 4034c: 처리실, 4034d: 처리실, 4034e: 처리실, 4036: 반송 로봇, 4038: 게이트 밸브, 4039: 반송실

Claims (8)

  1. 박막 제조 장치로서,
    처리실과, 가스 공급 수단과, 배기 수단과, 전력 공급 수단과, 연산부와, 제어 장치를 가지고,
    상기 가스 공급 수단은 상기 처리실 내에 가스를 공급하고,
    상기 배기 수단은 상기 처리실 내의 압력을 조정하고,
    상기 전력 공급 수단은 상기 처리실 내에 제공되어 있는 전극 간에 전압을 인가하고,
    상기 연산부는 박막 형성 중에 신경망을 사용하여 이상 상태의 검지와 추론을 수행하는 기능을 가지고,
    상기 제어 장치는 박막 형성 중에 상기 검지와 상기 추론의 결과에 따라 하나 이상의 설정 조건을 제어하는, 박막 제조 장치.
  2. 박막 제조 장치로서,
    처리실과, 가스 공급 수단과, 배기 수단과, 전력 공급 수단과, 매칭 박스와, 연산부와, 제어 장치를 가지고,
    상기 가스 공급 수단은 상기 처리실 내에 가스를 공급하고,
    상기 배기 수단은 상기 처리실 내의 압력을 조정하고,
    상기 전력 공급 수단은 고주파 전원에 의하여 상기 처리실 내에 제공되어 있는 전극 간에 전압을 인가하고,
    상기 매칭 박스는,
    교류 전력을 효과적으로 유도하는 기능과,
    박막 형성 중에 데이터를 취득하는 기능을 가지고,
    상기 연산부는 박막 형성 중에 신경망을 사용하여 이상 상태의 검지와 추론을 수행하는 기능을 가지고,
    상기 제어 장치는 박막 형성 중에 상기 검지와 상기 추론의 결과에 따라 하나 이상의 설정 조건을 제어하는, 박막 제조 장치.
  3. 박막 제조 장치로서,
    처리실과, 가스 공급 수단과, 배기 수단과, 전력 공급 수단과, 매칭 박스와, 전극 간격 조정 수단과, 온도 조정 수단과, 연산부와, 제어 장치를 가지고,
    상기 가스 공급 수단은 상기 처리실 내에 가스를 공급하고,
    상기 배기 수단은 상기 처리실 내의 압력을 조정하고,
    상기 전력 공급 수단은 고주파 전원에 의하여 상기 처리실 내에 제공되어 있는 2개의 전극 간에 전압을 인가하고,
    상기 매칭 박스는,
    교류 전력을 효과적으로 유도하는 기능과,
    박막 형성 중에 데이터를 취득하는 기능을 가지고,
    상기 전극 간격 조정 수단은 상기 처리실 내에 제공되어 있는 상기 2개의 전극 간의 간격을 조정하고,
    상기 온도 조정 수단은 상기 처리실 내의 온도를 조정하고,
    상기 연산부는 박막 형성 중에 신경망을 사용하여 이상 상태의 검지와 추론을 수행하는 기능을 가지고,
    상기 제어 장치는 박막 형성 중에 상기 검지와 상기 추론의 결과에 따라 하나 이상의 설정 조건을 제어하는, 박막 제조 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 신경망은 어떤 기간에 축적된 상기 하나 이상의 설정 조건과 상기 하나 이상의 설정 조건으로 박막을 형성하는 중에 취득된 데이터를 바탕으로, 상기 검지를 수행하기 위한 학습과 상기 추론을 수행하기 위한 학습을 미리 종료한, 박막 제조 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 연산부는 메모리를 가지고,
    상기 메모리는 트랜지스터와 용량 소자를 가지고,
    상기 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는, 박막 제조 장치.
  6. 제 5 항에 있어서,
    상기 연산부는 반도체 장치를 가지고,
    상기 반도체 장치는 상기 신경망의 연산을 수행하는 기능을 가지고,
    상기 반도체 장치는 메모리 셀을 가지고,
    상기 메모리 셀에는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터가 사용되는, 박막 제조 장치.
  7. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 하나 이상의 설정 조건은 가스의 종류 및 유량 또는 유량비, 처리실 내의 압력, 전극 간의 인가 전압, 전극 간 거리, 그리고 기판의 온도 중에서 선택되고,
    상기 데이터는 교류 전압의 최대 전압과 최소 전압의 차 및 코일과 어스 사이의 전위차 중 어느 하나 또는 양쪽인, 박막 제조 장치.
  8. 제 2 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 처리실에서는, 플라스마 CVD법을 사용한 성막 처리를 수행할 수 있는, 박막 제조 장치.
KR1020207017382A 2017-12-27 2018-12-18 박막 제조 장치, 및 신경망을 사용한 박막 제조 장치 KR20200101919A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2017-251057 2017-12-27
JP2017251057 2017-12-27
PCT/IB2018/060211 WO2019130159A1 (ja) 2017-12-27 2018-12-18 薄膜製造装置、およびニューラルネットワークを用いた薄膜製造装置

Publications (1)

Publication Number Publication Date
KR20200101919A true KR20200101919A (ko) 2020-08-28

Family

ID=67066715

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207017382A KR20200101919A (ko) 2017-12-27 2018-12-18 박막 제조 장치, 및 신경망을 사용한 박막 제조 장치

Country Status (5)

Country Link
US (1) US20210073610A1 (ko)
JP (1) JP7305555B2 (ko)
KR (1) KR20200101919A (ko)
CN (1) CN111479952A (ko)
WO (1) WO2019130159A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114457324A (zh) * 2021-01-15 2022-05-10 台湾积体电路制造股份有限公司 动态调节薄膜沉积参数的系统和方法
KR20220109598A (ko) * 2021-01-29 2022-08-05 인하대학교 산학협력단 Cvd 조건과 그래핀 사양 결과 사이의 상관관계 모델링 시스템 구축 방법 및 머신러닝 모델을 이용한 cvd 조건에 따른 그래핀 사양 예측 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11840757B2 (en) * 2020-07-08 2023-12-12 Tdk Corporation Film deposition system, factory system, and method of depositing film on wafer
US20230260770A1 (en) * 2022-02-16 2023-08-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor tool for copper deposition

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05190457A (ja) 1992-01-17 1993-07-30 Fuji Electric Co Ltd 学習指示機能付半導体製造装置
JP2016219011A (ja) 2015-05-21 2016-12-22 株式会社半導体エネルギー研究所 電子装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05190458A (ja) * 1991-11-15 1993-07-30 Fuji Electric Co Ltd 学習予測・指示機能付半導体製造装置
JPH0637021A (ja) * 1992-07-17 1994-02-10 Fuji Electric Co Ltd 学習予測・指示機能付半導体製造装置
KR100560886B1 (ko) * 1997-09-17 2006-03-13 동경 엘렉트론 주식회사 가스 플라즈마 프로세스를 감시 및 제어하기 위한 시스템및 방법
JP4696373B2 (ja) * 2001-02-20 2011-06-08 東京エレクトロン株式会社 処理システム及び被処理体の搬送方法
TWI264043B (en) * 2002-10-01 2006-10-11 Tokyo Electron Ltd Method and system for analyzing data from a plasma process
US7313262B2 (en) * 2003-08-06 2007-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus for visualization of process chamber conditions
ATE542176T1 (de) * 2003-10-16 2012-02-15 Canon Kk Betriebsschaltung und betriebssteuerverfahren dafür
US7740704B2 (en) * 2004-06-25 2010-06-22 Tokyo Electron Limited High rate atomic layer deposition apparatus and method of using
JP4646609B2 (ja) * 2004-12-01 2011-03-09 シャープ株式会社 プラズマｃｖｄ装置
US7341954B2 (en) * 2005-08-24 2008-03-11 Tokyo Electron Limited Method and apparatus for determining an operation status of a plasma processing apparatus, program and storage medium storing same
US8466697B2 (en) * 2009-04-28 2013-06-18 Lam Research Corporation Arrangements for detecting discontinuity of flexible connections for current flow and methods thereof
US9972478B2 (en) * 2016-09-16 2018-05-15 Lam Research Corporation Method and process of implementing machine learning in complex multivariate wafer processing equipment

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05190457A (ja) 1992-01-17 1993-07-30 Fuji Electric Co Ltd 学習指示機能付半導体製造装置
JP2016219011A (ja) 2015-05-21 2016-12-22 株式会社半導体エネルギー研究所 電子装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114457324A (zh) * 2021-01-15 2022-05-10 台湾积体电路制造股份有限公司 动态调节薄膜沉积参数的系统和方法
KR20220109598A (ko) * 2021-01-29 2022-08-05 인하대학교 산학협력단 Cvd 조건과 그래핀 사양 결과 사이의 상관관계 모델링 시스템 구축 방법 및 머신러닝 모델을 이용한 cvd 조건에 따른 그래핀 사양 예측 방법

Also Published As

Publication number Publication date
US20210073610A1 (en) 2021-03-11
CN111479952A (zh) 2020-07-31
WO2019130159A1 (ja) 2019-07-04
JPWO2019130159A1 (ja) 2021-01-21
JP7305555B2 (ja) 2023-07-10

Similar Documents

Publication Publication Date Title
JP7305555B2 (ja) 薄膜製造装置
JP7018490B2 (ja) 半導体装置
JP6968303B2 (ja) 半導体装置
JP6229026B2 (ja) 半導体装置
TWI545587B (zh) 半導體裝置及驅動半導體裝置的方法
TWI540445B (zh) 信號處理電路
KR102682982B1 (ko) 반도체 장치
TWI556236B (zh) 半導體裝置
TWI627629B (zh) 儲存裝置
TWI521675B (zh) 可程式大型積體電路
EP2416326B1 (en) Semiconductor device and driving method thereof
JP7232764B2 (ja) 半導体装置
WO2012057296A1 (en) Storage device
US20200135445A1 (en) Semiconductor device and method for fabricating semiconductor device
TW201314701A (zh) 半導體記憶體裝置及半導體記憶體裝置的驅動方法
JP5960493B2 (ja) 半導体装置
JP2018206841A (ja) 半導体装置、および半導体装置の作製方法
WO2018215878A1 (ja) 半導体装置、および半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application