KR20200097659A - 플립 칩 볼 그리드 어레이용 히트 싱크 설계 - Google Patents

플립 칩 볼 그리드 어레이용 히트 싱크 설계 Download PDF

Info

Publication number
KR20200097659A
KR20200097659A KR1020200015064A KR20200015064A KR20200097659A KR 20200097659 A KR20200097659 A KR 20200097659A KR 1020200015064 A KR1020200015064 A KR 1020200015064A KR 20200015064 A KR20200015064 A KR 20200015064A KR 20200097659 A KR20200097659 A KR 20200097659A
Authority
KR
South Korea
Prior art keywords
segment
forming ring
silicon chip
substrate
heat sink
Prior art date
Application number
KR1020200015064A
Other languages
English (en)
Inventor
후아훙 카오
쳉린 리우
Original Assignee
마벨 아시아 피티이 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마벨 아시아 피티이 엘티디. filed Critical 마벨 아시아 피티이 엘티디.
Publication of KR20200097659A publication Critical patent/KR20200097659A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

플립 칩 볼 그리드 어레이(FCBGA)는 기판, 공동 형성 링 보강재, 외부 히트 싱크 및 열 인터페이스 재료를 포함한다. 공동 형성 링 보강재는 기판 상에 배치된다. 공동 형성 링 보강재는 기판과 공동을 형성하고 실리콘 칩의 상부를 노출시키는 세그먼트를 갖는다. 외부 히트 싱크는 실리콘 칩 및 공동 형성 링 보강재의 세그먼트 상에 배치된다. 열 계면 재료는 공동 형성 링 보강재의 세그먼트와 실리콘 칩의 상부를 외부 히트 싱크로부터 분리하고 실리콘 칩으로부터 외부 히트 싱크로 열을 전도시킨다.

Description

플립 칩 볼 그리드 어레이용 히트 싱크 설계{HEAT SINK DESIGN FOR FLIP CHIP BALL GRID ARRAY}
관련 출원에 대한 상호 참조
본 발명은 "노출된 다이 히트 싱크 설계"라는 제목의 2019년 2월 8일자로 출원된 미국 가출원 일련 번호 62/803,204의 우선권의 이익을 청구하며, 그 내용은 그 전체가 참조로 본 명세서에 포함된다.
사용 분야
본 발명은 플립 칩 볼 그리드 어레이(FCBGA)를 위한 히트 싱크 설계, 즉, FCBGA의 기판과 공동(cavity)을 형성하는 공동 형성 링 보강재 상에 배치된 외부 히트 싱크에 관한 것이다. 공동 형성 링 보강재는 외부 히트 싱크를 지지하고, FCBGA 상에 실리콘 칩 상부를 노출 시키며 FCBGA에 기계적 강성을 추가한다.
여기에 제공된 배경 기술 설명은 본 발명의 맥락을 일반적으로 제시하기 위한 것이다. 본 배경 섹션에서 작업이 서술된 범위 내에서, 현재 명명된 발명자들의 작업물, 그리고 출원 당시에 종래 기술로서 자격이 될 수 없는 설명의 양상들은, 본 발명에 대한 종래 기술로서 명시적으로 또는 암시적으로 인정되지 않는다.
플립 칩 볼 그리드 어레이(FCBGA)는 기판의 일면에 배치된 실리콘 칩 및 기판의 다른 면에 배치된 볼 그리드 어레이를 갖는 반도체 패키징이다. 볼 그리드 어레이를 사용하면 인쇄 회로 기판에 FCBGA를 장착할 수 있다. 실리콘 칩은 작동 중에 열을 발생시킨다. 실리콘 칩이 최적의 온도에서 작동하도록 열은 실리콘 칩으로부터 공기와 같은 유체 매체로 소산될 필요가 있다.
본 발명은 플립 칩 볼 그리드 어레이(FCBGA)를 위한 히트 싱크 설계, 즉, FCBGA의 기판과 공동을 형성하는 공동 형성 링 보강재 상에 배치된 외부 히트 싱크에 관한 것이다. 공동 형성 링 보강재는 외부 히트 싱크를 지지하고, FCBGA의 기판상에 실리콘 칩의 상부를 노출시키고, 그리고 FCBGA의 기판에 기계적 강성을 추가한다. 열은 실리콘 칩과 공동 링 보강재를 외부 열 싱크로부터 분리하는 열 계면 재료의 층을 통해 공기와 같은 유체 매체로 소산하기 위해 실리콘 칩에서 외부 열 싱크로 전달된다.
본 발명의 양태는 플립 칩 볼 그리드 어레이(FCBGA)를 제공하고, 상기 플립 칩 볼 그리드 어레이(FCBGA)는: 실리콘 칩을 갖는 기판과; 상기 기판상에 배치되며, 상기 기판과 공동(cavity)을 형성하고 그리고 상기 실리콘 칩의 상부를 노출시키는 세그먼트를 갖는, 공동 형성 링 보강재(cavity forming ring stiffener)와; 상기 공동 형성 링 보강재 및 상기 실리콘 칩의 세그먼트상에 배치된 열 계면 재료(thermal inferface material)과; 그리고 상기 열 계면 재료상에 배치된 외부 히트 싱크(external heat sink)를 포함한다.
일 예에서, 세그먼트는 상기 실리콘 칩의 상부의 일부를 노출시킨다. 다른 예에서, 상기 공동 형성 링 보강재의 세그먼트의 높이는 상기 실리콘 칩의 높이보다 낮거나 높다. 또 다른 예에서, 상기 세그먼트는 제1 세그먼트이고, 상기 공동 형성 링 보강재는 상기 기판의 주변을 따라 배치된 제2 세그먼트를 포함하고, 상기 제2 세그먼트는 스텝 천이(step transition)에 의해 상기 제1 세그먼트로 천이된다. 다른 예에서, 상기 공동 형성 링 보강재는 상기 기판의 주변부로부터 상기 기판의 중심을 향하여 균일한 높이를 갖는다. 또 다른 예에서, 상기 세그먼트는 제1 세그먼트이고, 상기 공동 형성 링 보강재는 상기 제1 세그먼트에 부착된 제 2 세그먼트를 포함한다. 다른 예에서, 상기 제2 세그먼트는 상기 기판의 주변을 따라 배치된다. 또 다른 예에서, 상기 열 계면 재료는 열 그리스(thermal grease) 또는 열 전도성 패드이다. 다른 예에서, 상기 공동 형성 링 보강재의 세그먼트의 높이는 상기 실리콘 칩의 높이와 동일하다. 또 다른 예에서, 상기 세그먼트는 집적 회로 또는 프로브 패드(probe pad)를 갖는 상기 기판상의 영역을 노출시키는 길이를 갖는다. 다른 예에서, 상기 외부 히트 싱크는 상기 공동 형성 링 보강재의 세그먼트에 수직인 하나 이상의 핀을 포함한다. 또 다른 예에서, 상기 외부 히트 싱크는 상기 외부 히트 싱크의 바닥에 리세스(recess) 또는 돌출부를 포함하고, 상기 리세스 또는 상기 돌출부는 상기 실리콘 칩 위에 있다.
본 발명의 양상은, 플립 칩 볼 그리드 어레이(FCBGA)의 기판상에 공동 형성 링 보강재를 배치하는 단계 - 상기 공동 형성 링 보강재는 상기 기판과 공동을 형성하고 상기 기판상에 실리콘 칩의 상부를 노출시키는 세그먼트를 가지며 - 와; 상기 공동 형성 링 보강재의 세그먼트 및 상기 실리콘 칩의 상부에 열 계면 재료를 배치하는 단계와; 그리고 상기 열 계면 재료에 외부 히트 싱크를 배치하는 단계를 포함하는 방법을 제공한다.
일 예에서, 세그먼트는 상기 실리콘 칩의 상부의 일부를 노출시킨다. 다른 예에서, 상기 기판상에 공동 형성 링 보강재를 배치하는 단계는, 상기 공동 형성 링 보강재의 세그먼트를 상기 실리콘 칩보다 낮거나 높은 높이에 배치하는 단계를 포함한다. 또 다른 예에서, 상기 열 계면 재료의 두께가 균일하다. 또 다른 예에서, 상기 외부 히트 싱크는 상기 외부 히트 싱크의 바닥에 리세스 또는 돌출부를 포함하고, 상기 리세스 또는 상기 돌출부는 상기 실리콘 칩 위에 있다. 또 다른 예에서, 상기 세그먼트는 제1 세그먼트이며, 상기 방법은 상기 기판의 주변을 따라 배치된 제2 세그먼트에 상기 제1 세그먼트를 부착하는 단계를 더 포함한다. 다른 예에서, 상기 세그먼트는 제1 세그먼트이고, 상기 공동 형성 링 보강재는 상기 기판의 주변을 따라 배치된 제2 세그먼트를 포함하고, 상기 제2 세그먼트는 스텝 천이에 의해 상기 제 1 세그먼트로 천이된다. 또 다른 예에서, 상기 FCBGA를 인쇄 회로 기판상에 장착하는 단계를 더 포함한다.
도 1a 내지 도 1c는 예시적인 히트 싱크 설계를 갖는 예시적인 플립 칩 볼 그리드 어레이(FCBGA)의 다양한 예시적인 도면을 도시한다.
도 2a 및 도 2b는 예시적인 FCBGA의 기판상의 영역을 덮지 않는 예시적인 공동 형성 링 보강재를 갖는 예시적인 FCBGA의 예시적인 평면도 및 측면도를 도시한다.
도 3a 및 도 3b는 상이한 높이를 갖는 예시적인 공동 형성 링 보강재의 측면도를 도시한다.
도 4는 예시적인 공동 형성 링 보강재가 실리콘 칩보다 높은 예시적인 공동 형성 링 보강재 상에 배치된 예시적인 외부 히트 싱크의 예시적인 측면도를 도시한다.
도 5a 및 5b는 균일한 높이를 갖는 예시적인 공동 형성 링 보강재의 다양한 예를 도시한다.
도 6은 균일한 높이를 갖는 다른 예시적인 공동 형성 링 보강재의 예시적인 측면도를 도시한다.
도 7은 FCGBA의 기판상의 예시적인 공동 형성 링 보강재 및 예시적인 외부 히트 싱크의 어셈블리와 관련된 예시적인 기능의 흐름도이다.
도면은 예시적인 실시예를 설명하기 위한 것이지만, 실시예들은 도면들에 도시된 배열들 및 수단으로 제한되지 않는 것으로 이해된다.
다음의 설명은 본 발명의 양태들을 구현하는 예시적인 시스템들, 방법들, 기술들 및 프로그램 흐름들을 포함한다. 그러나, 본 발명은 이러한 특정 세부 사항들 없이도 실시될 수 있는 것으로 이해된다. 예를 들어, 본 발명은 플립 칩 볼 그리드 어레이(FCBGA)를 위한 예시적인 히트 싱크 설계, 즉, 외부 히트 싱크 및 FCBGA의 기판과 공동을 형성하는 공동 형성 링 보강재에 관한 것이다. 본 발명의 양태들은, FBGA 이외의 반도체 패키징에 적용될 수 있고, 다른 경우들에서, 잘 알려진 예들, 구조들 및 기술들은 설명을 모호하게하지 않기 위해 상세히 도시되지 않았다.
개요
열 확산기와 외부 히트 싱크가 배치된 FCBGA는 FCBGA의 실리콘 칩에서 공기와 같은 유체 매체로 열을 방출하여 실리콘 칩이 최적의 온도에서 작동한다. 열 확산기는 FCBGA의 기판에 연결된 열 확산기의 지지 단부들로 실리콘 칩의 상부를 완전히 덮도록 FCBGA의 실리콘 칩 위에 배열된다. 또한, 열 그리스와 같은 열 계면 재료의 제1 층이 실리콘 칩과 열 확산기 사이에 배치되어 실리콘 칩으로부터 열 확산기로 열을 전달한다. 열을 공기 중으로 소산시키기 위해, 외부 히트 싱크는 열 확산기로부터 외부 히트 싱크로 열을 전달하기 위해 열 전도성 패드와 같은 열 계면 재료의 제2 층을 통해 열 확산기와 접촉한다. 외부 히트 싱크는 열 확산기에 수직으로 배향된 핀들과 같은 하나 이상의 플레이트를 포함하여 열이 공기로 소산되도록 핀들로 흐르게 한다.
열 계면 재료의 제1 층을 통해 실리콘 칩으로부터 열 확산기로 흐르는 열은 실리콘 칩으로부터 외부 히트 싱크로 열을 전달하기 위한 병목이다. 이 병목 현상을 줄이기 위해 FCBGA에 대한 히트 싱크 설계가 개시된다. 히트 싱크 설계는, 외부 히트 싱크과 FCBGA의 기판과 함께 공동을 형성하는 공동 형성 링 보강재를 갖는다. 공동 형성 링 보강재는 외부 히트 싱크를 지지하고, FCBGA의 기판상에 실리콘 칩을 노출시키고, 그리고 FCBGA의 기판에 기계적 강성을 추가한다. 외부 히트 싱크는 공동 형성 링 보강재 및 FCBGA의 실리콘 칩 상에 배치될 수 있으며, 외부 히트 싱크로부터 공동 링 보강재 및 실리콘 칩을 분리하는 열 계면 재료 층이있다. 열은 열 계면 재료 층을 통해 실리콘 칩에서 외부 히트 싱크로 전달되어 공기와 같은 유체 매체로 소산된다.
개시된 히트 싱크 구조는 FCBGA의 열을 관리하는데 필요한 열 확산기 및 실리콘 칩 사이의 열 계면 재료 층을 제거하고 그리고 케이스(예를 들어, 실리콘 칩 대 외부 히트 싱크) 열 저항에 대한 접합을 감소시킨다. 실리콘 칩으로부터의 열은 열 계면 재료의 제1 층을 통해 실리콘 칩으로부터 열 확산기로 전달되지 않고, 이후, 열 계면 재료의 제2 층을 통해 열 확산기에서 외부 히트 싱크로 전달되지 않는다. 대신, 열은 단일의 열 계면 재료 층을 통해 실리콘 칩에서 외부 히트 싱크로 전달된다. FCBGA에 대해 개시된 외부 히트 싱크는 다른 장점도 제공한다.
예시적인 설명
도 1a 내지 도 1c는 예시적인 히트 싱크 설계를 갖는 예시적인 플립 칩 볼 그리드 어레이(FCBGA)의 다양한 예시적인 보기들을 나타낸다. 도 1a 및 도 1b는 FCBGA의 공동 형성 링 보강재(128)의 측면도(100) 및 평면도(150)를 각각 도시한다. 또한, 도 1c는 공동 형성 링 보강재(128) 상에 배치된 FCBGA의 외부 히트 싱크(130)를 도시한다. 도 1a 및 도 1c의 관련된 보기들은 FCBGA의 대칭을 가정하는 것과 동일할 수 있는 x 또는 y 치수와 연관될 수 있지만, 다른 예들에서는, 보기들이 치수에 따라 다를 수 있다. 보기들에서 다양한 컴포넌트들은 유사한 참조 번호들이 표시된다.
FCBGA는 기판(120)의 일 측에 배치된 실리콘 칩(110) 및 기판(120)의 다른 측에 배치된 볼 그리드 어레이(122)를 갖는다. 실리콘 칩(110)은 제어된 붕괴 칩 연결을 사용하여 기판(120)상에 배치된 집적 회로일 수 있다. 제어된 붕괴 칩 연결 또는 그 약어 C4는 실리콘 칩(110)과 같은 반도체 디바이스들을 칩 패드들 상에 증착된 솔더 범프들을 갖는 기판(120)과 같은 회로에 상호 연결하는 방법이다. 기판 (120)의 다른 측면 상에 배치된 볼 그리드 어레이(122)는 집적 회로들에 사용되는 일종의 표면 실장 패키징이다. 볼 그리드 어레이(122)는 FCBGA를 인쇄 회로 기판 (도시되지 않음)에 표면 실장할 수 있게 한다.
실리콘 칩(110)은 동작 중에 열을 발생시킬 수 있다. 실리콘 칩이 최적의 온도에서 동작하도록, 외부 히트 싱크(130)는 공동 형성 링 보강재(128) 및 실리콘 칩 (110) 상에 배치될 수 있다. 외부 히트 싱크(130)는 동작 중에 실리콘 칩(110)에 의해 발생된 열을 실리콘 칩(110)으로부터 멀어지게 하기 위해 공기와 같은 유체 매체로 전달할 수 있다.
공동 형성 링 보강재(128)는 니켈 도금 또는 알루미늄을 갖는 구리와 같은 금속으로 만들어진 견고한 일체형 구조일 수 있다. 공동 형성 링 보강재(128)는 제1 세그먼트(102), 스텝 천이(104) 또는 다운 스텝(downstep) 및 제2 세그먼트(106)에 의해 정의될 수 있으며, 이들 각각은 점선으로 분리되어 있다. 또한, 제1 세그먼트(102), 스텝 천이(104) 또는 다운 스텝 및 제2 세그먼트(106)는 설명의 편의를 위해 공동 형성 링 보강재(128)의 일 측에 도시되어 있지만, 공동 형성 링 보강재 (128)의 양측은 유사하게 구성될 수 있다. 제1 세그먼트(102), 스텝 천이(104) 또는 다운 스텝 및 제2 세그먼트(106)는 예시들에서 0.3 내지 4 mm 범위의 두께를 각각 가질 수 있다. 적어도 제2 세그먼트(106) 및 기판(120)은 공동(112)을 형성할 수 있고, 예시들에서 제1 세그먼트(102)는 제2 세그먼트(106)보다 낮을 수 있다. 제1 세그먼트(102)는 공동 형성 링 보강재를 지지하기 위해 기판(120)의 주변을 따라 배치될 수 있고, 그리고 제2 세그먼트(106)는 높이(H)로 기판(120)에 실질적으로 평행하게 배향될 수 있다. 스텝 천이(104)는 상이한 높이들에 있는 제1 세그먼트(102)로부터 제 2 세그먼트(106)로의 천이를 용이하게 할 수 있다. 길이 L을 갖는 제2 세그먼트(106)는 평면도(150)에 도시된 바와 같이 실리콘 칩(110)의 상단(134)을 노출시킬 수 있다. 노출은 세그먼트(106)가 상단(134)의 일부를 덮거나 상단(134)을 전혀 덮지 않을 수 있다. 예시들에서, 제2 세그먼트(106)의 길이(L)는 평면도(150)에서 실리콘 칩(110)과 제2 세그먼트(106) 사이에 슬롯(108)을 정의할 수 있다.
공동 형성 링 보강재(128)는 외부 히트 싱크(130)를 추가로 지지하고 기판 (120)의 휨을 방지하기 위해 기계적 강성을 추가한다. 공동(112)을 형성하지 않는 링 구조에 비해 강성이 증가된다. 도 1c에 도시된 외부 히트 싱크(130)는 공동 형성 링 보강재(128)와 함께, 니켈 도금 또는 알루미늄을 갖는 구리와 같은 다양한 금속들로 제조될 수도 있다. 외부 히트 싱크(130)는 공동 형성 링 보강재(128)의 제2 세그먼트(106) 및 실리콘 칩(110)의 상부(134) 상에 배치될 수 있고 열 계면 재료 (132)의 층에 의해 분리될 수 있다. 예를 들어, 열 계면 재료(132)의 층은 균일한 두께를 가질 수 있다. 열 계면 재료(132)는 실리콘계 필러를 갖는 열 그리스 또는 수십 미크론 범위의 두께를 갖는 흑연 패드와 같은 열 전도성 패드와 같은 열 전도를 용이하게 하는 열 저항을 갖는 재료일 수 있다. 열 그리스(열 페이스트, 히트 싱크 화합물, 히트 싱크 페이스트, 열 화합물, 열 젤, 열 계면 재료 또는 열 페이스트라고도 함)는 열 전도성(일반적으로 전기 절연) 화합물이다. 열 그리스의 역할은 열 전달 및 소산을 최대화하기 위해 인터페이스 영역에서 에어 갭들 또는 공간들(단열 역할을 하는 공간)을 제거하는 것이다. 열 계면 재료(132)는 공동 형성 링 보강재 (128)에 의해 노출된 실리콘 칩(110)으로부터 외부 히트 싱크(130)로 열을 전도할 수 있다. 공기로 열을 소산시키기 위해, 히트 싱크는 핀들과 같은 외부 히트 싱크(130)의 상부에 하나 이상의 플레이트(124)를 포함할 수 있다. 일부 예들에서, 핀들은 공동 형성 링 보강재(128)의 제2 세그먼트(106)에 직각으로 배향될 수 있다. 열은 실리콘 칩(110)으로부터 열 계면 재료(132) 및 외부 히트 싱크(130)의 플레이트들(124)을 통해 공기로 소산된다.
공동 형성 링 보강재(128)의 제2 세그먼트(106)는 실리콘 칩(110)의 상부 (134)를 상이한 양으로 노출시키는 길이(L)를 가질 수 있다. 일부 예들에서, 공동 형성 링 보강재(128)의 제2 세그먼트(106)의 길이 (L)는, 제2 세그먼트(106)가 실리콘 칩(110)의 상부(134)를 덮지 않고 실리콘 칩(110)에 인접한 기판(120)의 영역을 덮지 않도록 크기가 정해질 수 있다. 외부 히트 싱크(130) 및 열 계면 재료 (132)가 공동 형성 링 보강재(128) 상에 배치되지 않는 한, 영역이 덮이지 않고 위에서 영역으로의 접근을 허용한다.
도 2a 및 2b는, 예시적인 FCBGA의 기판 (120)상의 영역(202)을 덮지 않는 제2 세그먼트(106)를 갖는 예시적인 공동 형성 링 보강재(128)를 갖는 예시적인 FCBGA의 예시적인 측면도(200) 및 예시적인 평면도(250)를 도시한다. 예시들에서, 영역(202)은 실리콘 칩(110) 및/또는 집적 회로를 프로브하기 위해 실리콘 칩(110)에 결합된 프로브 패드를 가질 수 있다. 공동 형성 링 보강재(128)의 제2 세그먼트(106)는 영역(202)을 덮기 위해 영역(202) 위로 연장되지 않도록 길이(L)를 가질 수 있다. 또한, 제2 세그먼트(106)는 실리콘 칩(110)의 상부를 덮지 않을 수 있다. 실리콘 칩(110)과 제2 세그먼트(106) 사이의 슬롯(108)은 상이한 형상을 가질 수 있다. 평면도(250)에 도시된 형상은 길이(L)가 실리콘 칩(110) 주위의 x 또는 y 치수를 따라 변할 수 있음을 나타내는 원이지만, 형상은 직사각형 또는 타원형을 포함하는 다른 형태를 취할 수 있다. 슬롯(108)은 외부 히트 싱크(130)(도시되지 않음)가 공동 형성 링 보강재(128) 상에 배치되지 않을 때 위에서부터 영역(202)으로의 액세스를 허용할 수 있다.
상기 예들에서, 공동 형성 링 보강재(128)의 높이와 실리콘 칩(110)의 상부의 높이는 동일할 수 있으며, 예를 들어, 제2 세그먼트(106) 및 실리콘 칩(110)의 상부는 동일한 평면에 있다. 다른 예들에서, 공동 형성 링 보강재(128)의 제2 세그먼트(106)는 실리콘 칩(110)의 상부 또는 하부에 있을 수 있다.
도 3a 및 도 3b는 상이한 높이를 갖는 예시적인 공동 형성 링 보강재(128)의 예시적인 측면도를 도시한다. 도 3a에서, 공동 형성 링 보강재(128)의 제2 세그먼트(106)는 실리콘 칩(110)의 높이보다 높을 수 있다. 도 3b에서, 공동 형성 링 보강재(128)의 제 2 세그먼트(106)는 실리콘 칩(110)의 높이보다 낮을 수있다. 외부 히트 싱크(130)는 실리콘 칩(110)의 상부와 공동 형성 링 보강재(128)의 제2 세그먼트(106)의 높이의 차이를 고려하여 수정될 수 있다.
도 4는 예시적인 공동 형성 링 보강재(128)의 제2 세그먼트(106)가 실리콘 칩(110)의 높이보다 높은 예시적인 공동 형성 링 보강재(128)상에 배치된 예시적인 외부 히트 싱크(130)의 예시적인 측면도를 도시한다. 외부 히트 싱크(130)의 바닥(308)의 일부에는 실리콘 칩(110) 위에 돌출부(302)가 형성될 수 있다. 돌출부(302)는 외부 히트 싱크(130)와 동일한 재료 또는 상이한 재료로 제조될 수 있다. 외부 히트 싱크(130)와 실리콘 칩(110) 사이 및 외부 히트 싱크(130)와 제2 세그먼트(106) 사이에 열 계면 재료(306)가 배치될 수 있다. 돌출부(302)는 돌출부(302)가 없는 외부 히트 싱크(130)에 비해 실리콘 칩(110)과 외부 히트 싱크(130) 사이에 필요한 열 계면 재료(306)의 두께를 감소시킬 수 있다. 예를 들어, 실리콘 칩(110) 사이의 열 계면 재료(306)의 두께와 지지체(106)와 외부 히트 싱크(130) 사이의 열 재료의 두께는, 외부 히트 싱크가 제2 세그먼트(106)와 실리콘 칩(110) 상에 배치될 때 실질적으로 동일하거나 균일할 수 있다. 실리콘 칩(110)의 상부보다 높은 제2 세그먼트(106)는 또한 FCBGA의 취급 동안 실리콘 칩(110)의 보호를 가능하게 할 수 있다. FCBGA에 대한 임의의 충격들은 실리콘 칩(110)이 아닌 예시적인 공동 형성 링 보강재(128)에 의해 흡수될 것이다. 예시적인 공동 형성 링 보강재(128)의 제2 세그먼트(106)가 실리콘 칩 (110)의 높이보다 낮은 경우, 외부 히트 싱크(130)의 바닥(308)의 일부는 실리콘 칩(110)(도시되지 않음) 위에 리세스로 형성될 수 있다. 외부 히트 싱크(130)와 실리콘 칩(110) 사이 그리고 외부 히트 싱크(130)와 제2 세그먼트(106) 사이에 열 계면 재료(306)가 배치될 수 있다. 외부 히트 싱크(130)의 바닥에 있는 리세스는 리세스가 없는 외부 히트 싱크(130)와 비교하여 실리콘 칩(110)과 외부 히트 싱크(130) 사이의 열 계면 재료의 두께를 증가시키기 위한 공간을 제공할 수 있다. 예를 들어, 실리콘 칩 (110) 사이의 열 계면 재료(306)의 두께 및 지지체(106)와 외부 히트 싱크(130) 사이의 열 재료의 두께는, 외부 히트 싱크가 제2 세그먼트(106) 및 실리콘 칩(110) 상에 배치될 때 실질적으로 동일하거나 균일할 수 있다. 다른 변형들도 또한 가능하다.
도 5a 및 5b는 FCBGA의 기판(120) 상에 배치된 균일한 높이를 갖는 예시적인 공동 형성 링 보강재(128)의 예시적인 측면도(500) 및 예시적인 평면도(550)를 도시한다. 보기들은 FCBGA의 대칭을 가정할 때와 동일할 수 있는 x 또는 y 치수와 연관될 수 있지만, 다른 예들에서, 뷰는 치수에 따라 다를 수 있다. 예시적인 공동 형성 링 보강재(128)는 제1 세그먼트(502) 및 제2 세그먼트(504)에 의해 정의된 리지드 일체형 구조일 수 있다. 제1 세그먼트(502)는 기판(120)의 주변부(506)를 따라 위치될 수 있다. 제2 세그먼트(504)는 실리콘 칩(110)의 상부와 동일한 높이에 있는 것으로 도시되어 있지만, 다른 예시들에서 실리콘 칩(110)의 상단보다 낮거나 높을 수 있다. 제2 세그먼트(504)는 캐비티(112)를 형성하기 위해 길이(L) 동안 뷰의 길이 방향으로 기판(120)에 실질적으로 평행하게 배향될 수 있다. 부가적으로, 제2 세그먼트(504)는 실리콘 칩(110)과 제2 세그먼트(504) 사이에 슬롯(510)을 갖는 기판(120)의 주변부(506)로부터 기판(120)의 중심(508)을 향해 기판(120) 위에서 균일한 높이에 있을 수 있다. 예를 들어, 외부 히트 싱크(130)(도시되지 않음)는 공동 형성 링 보강재(128)의 제2 세그먼트(504) 상에 배치될 수 있고, 상기 공동 형성 링 보강재(128)는, 공동 형성 링 보강재(128)의 제2 세그먼트(504)와 실리콘 칩(110)의 상부를 외부 히트 싱크(130)로부터 분리하는 열 계면 재료를 포함한다. 외부 히트 싱크(130)를 지지하기 위한 제2 세그먼트(504)의 면적은 제2 세그먼트(106)의 면적보다 클 수 있는데, 이 예에서 공동 형성 링 보강재(128)의 스텝 천이(104)가 없기 때문이다. 또한, 일부 예들에서, 제1 세그먼트(502)는 외부 히트 싱크(130)를 지지할 때 공동 형성 링 보강재(128)의 안정성을 증가시키기 위해 제2 세그먼트(504)보다 큰 두께를 가질 수 있다.
일부 예들에서, 공동 형성 링 보강재(128)는 일체형 구조가 아니라 함께 결합된 복수의 세그먼트들로 이루어질 수 있다.
도 6은 균일한 높이를 갖는 다른 예시적인 공동 형성 링 보강재(128)의 예시적인 측면도를 도시한다. 예시적인 공동 형성 링 보강재(128)는 인터페이스(606)에 부착된 제1 세그먼트(602) 및 제2 세그먼트(604)에 의해 정의된 리지드 2 피스 구조일 수 있다. 2개의 세그먼트들(602, 604)은 예를 들어 인터페이스(606)에서 접착제 연결 또는 기계적 연결에 의해 부착될 수 있다. 세그먼트(602)는 캐비티 형성 링 보강재(128)를 형성하기 위해 세그먼트(604)가 그 위에 배치된 기판(120)의 주변부(608)를 따른 종래의 링 보강재일 수 있다. 세그먼트(604)는 길이(L)에 대한 뷰의 길이 방향으로 기판(120)에 실질적으로 평행하게 배향될 수 있다. 또한, 세그먼트(604)는 기판(120)의 주변부(608)로부터 기판(120)의 중심(610)을 향해 기판 (120) 위에서 균일한 높이에 있을 수 있다. 예시들에서, 외부 히트 싱크(130)(도시되지 않음)는 실리콘 칩(110)과 세그먼트(604)를 외부 히트 싱크(130)로부터 분리하는 열 계면 물질과 함께 공동 형성 링 보강재(128)의 세그먼트(604) 상에 배치될 수 있다. 세그먼트(604)는 외부 히트 싱크(130)를 위한 지지대일 수 있다.
상기 예들에서, 예시적인 공동 형성 링 보강재(128)는 실리콘 칩(110)의 상부(134)를 노출시키는 것으로 서술된다. 다른 예들에서, 예시적인 공동 형성 링 보강재(128)는 실리콘 칩(110)과 더 접촉할 수 있으며, 예를 들어, 예시적인 공동 형성 링 보강재(128)의 세그먼트들(106, 504 또는 604)은 실리콘 칩(110)과 접촉할 수 있다. 실리콘 칩(110)과의 접촉은 열 계면 재료(132)를 통해 실리콘 칩(110)으로부터 FCBGA의 기판(120)으로 그리고 실리콘 칩(110)으로부터 외부 히트 싱크(130)로 열을 전도하는 예시적인 공동 형성 링 보강재(128)를 야기할 수 있다.
예시적인 기능들
도 7은 FCGBA 상의 예시적인 공동 형성 링 보강재(128) 및 예시적인 외부 히트 싱크(130)의 어셈블리와 관련된 예시적인 기능들의 흐름도(700)이다.
702에서, 예시적인 공동 형성 링 보강재(128)가 FCBGA의 기판(120) 상에 배치된다. 예시적인 공동 형성 링 보강재(128)는 FCBGA의 실리콘 칩(110)의 상부를 노출시킬 수 있다. 예시적인 공동 형성 링 보강재(128)는 또한 기판(120)에 대하여 공동을 정의할 수 있다. 예시적인 공동 형성 링 보강재(128)는 니켈 또는 알루미늄으로 도금된 구리와 같은 금속으로 제조될 수 있다.
704에서, 열 계면 재료가 (i) 외부 히트 싱크(130)를 지지하도록 기능하는 예시적인 공동 형성 링 보강재(128)의 세그먼트 상에 및 (ii) FCBGA의 실리콘 칩(110)의 상부 상에 배치된다. 예시적인 공동 형성 링 보강재의 이 세그먼트의 예들은 상기에 도시되고 서술된다. 열 계면 재료(132)는, 열 전도성을 향상시키기 위한 실리콘 필러 또는 일부 예들에서 수십 마이크론들의 두께를 갖는 열 도전성 패드와 같은 다른 재료를 갖는 열 그리스일 수 있다.
706에서, 외부 히트 싱크(130)는 열 계면 재료(132) 상에 배치되어 열 계면 재료(132)를 통해 실리콘 칩(110)으로부터 외부 히트 싱크(130)로 열을 전달한다. 외부 히트 싱크(130)는 또한 실리콘 칩(110)으로부터 공기로 열을 전도하기 위해 핀들과 같은 플레이트들(124)을 가질 수 있다.
708에서, FCBGA는 인쇄 회로 기판상에 표면 실장된다. 예를 들어, 기판(120)의 볼 그리드 어레이(122)는 FCBGA를 인쇄 회로 기판에 장착하는 것을 용이하게 할 수 있다.
"및"과 함께 목록 앞에 나오는 "적어도 하나"라는 문구를 사용하는 것은 배타적 목록으로 취급되어서는 안되며, 특별히 언급하지 않는 한, 각 카테고리에서 하나의 항목이 있는 카테고리들의 목록으로 해석되어서는 안된다. "A, B 및 C 중 하나 이상"을 언급하는 조항은, 목록에 있는 항목들 중 하나, 목록에 있는 항목들 중 여러 개 및 목록에 있는 항목들 중 하나 이상 및 나열되지 않은 다른 항목으로 제한될 수 있다.
본 발명의 양태들이 예들로서 제안된 그의 특정 실시예들과 관련하여 서술되었지만, 그 실시예들에 대한 대안들, 수정들 및 변형들이 이루어질 수 있다. 따라서, 본 명세서에 제시된 실시예들은 예시적인 것이며 제한적인 것이 아니다. 이하에 기재된 청구 범위의 범주를 벗어나지 않고 변경될 수 있다.

Claims (20)

  1. 플립 칩 볼 그리드 어레이(FCBGA)로서,
    실리콘 칩을 갖는 기판과;
    상기 기판상에 배치되며, 상기 기판과 공동(cavity)을 형성하고 그리고 상기 실리콘 칩의 상부를 노출시키는 세그먼트를 갖는, 공동 형성 링 보강재(cavity forming ring stiffener)와;
    상기 공동 형성 링 보강재 및 상기 실리콘 칩의 세그먼트상에 배치된 열 계면 재료(thermal inferface material)과; 그리고
    상기 열 계면 재료상에 배치된 외부 히트 싱크(external heat sink)를 포함하는 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  2. 제1항에 있어서,
    세그먼트는 상기 실리콘 칩의 상부의 일부를 노출시키는 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  3. 제1항에 있어서,
    상기 공동 형성 링 보강재의 세그먼트의 높이는 상기 실리콘 칩의 높이보다 낮거나 높은 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  4. 제1항에 있어서,
    상기 세그먼트는 제1 세그먼트이고, 상기 공동 형성 링 보강재는 상기 기판의 주변을 따라 배치된 제2 세그먼트를 포함하고, 상기 제2 세그먼트는 스텝 천이(step transition)에 의해 상기 제1 세그먼트로 천이되는 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  5. 제1항에 있어서,
    상기 공동 형성 링 보강재는 상기 기판의 주변부로부터 상기 기판의 중심을 향하여 균일한 높이를 갖는 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  6. 제5항에 있어서,
    상기 세그먼트는 제1 세그먼트이고, 상기 공동 형성 링 보강재는 상기 제1 세그먼트에 부착된 제 2 세그먼트를 포함하는 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  7. 제6항에 있어서,
    상기 제2 세그먼트는 상기 기판의 주변을 따라 배치되는 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  8. 제1항에 있어서,
    상기 열 계면 재료는 열 그리스(thermal grease) 또는 열 전도성 패드인 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  9. 제1항에 있어서,
    상기 공동 형성 링 보강재의 세그먼트의 높이는 상기 실리콘 칩의 높이와 동일한 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  10. 제1항에 있어서,
    상기 세그먼트는 집적 회로 또는 프로브 패드(probe pad)를 갖는 상기 기판상의 영역을 노출시키는 길이를 갖는 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  11. 제1항에 있어서,
    상기 외부 히트 싱크는 상기 공동 형성 링 보강재의 세그먼트에 수직인 하나 이상의 핀을 포함하는 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  12. 제1항에 있어서,
    상기 외부 히트 싱크는 상기 외부 히트 싱크의 바닥에 리세스(recess) 또는 돌출부를 포함하고, 상기 리세스 또는 상기 돌출부는 상기 실리콘 칩 위에 있는 것을 특징으로 하는
    플립 칩 볼 그리드 어레이.
  13. 방법으로서,
    플립 칩 볼 그리드 어레이(FCBGA)의 기판상에 공동 형성 링 보강재를 배치하는 단계 - 상기 공동 형성 링 보강재는 상기 기판과 공동을 형성하고 상기 기판상에 실리콘 칩의 상부를 노출시키는 세그먼트를 가지며 - 와;
    상기 공동 형성 링 보강재의 세그먼트 및 상기 실리콘 칩의 상부에 열 계면 재료를 배치하는 단계와; 그리고
    상기 열 계면 재료에 외부 히트 싱크를 배치하는 단계를 포함하는 것을 특징으로 하는
    방법.
  14. 제13항에 있어서,
    세그먼트는 상기 실리콘 칩의 상부의 일부를 노출시키는 것을 특징으로 하는
    방법.
  15. 제13항에 있어서,
    상기 기판상에 공동 형성 링 보강재를 배치하는 단계는, 상기 공동 형성 링 보강재의 세그먼트를 상기 실리콘 칩보다 낮거나 높은 높이에 배치하는 단계를 포함하는 것을 특징으로 하는
    방법.
  16. 제13항에 있어서,
    상기 열 계면 재료의 두께가 균일한 것을 특징으로 하는
    방법.
  17. 제13항에 있어서,
    상기 외부 히트 싱크는 상기 외부 히트 싱크의 바닥에 리세스 또는 돌출부를 포함하고, 상기 리세스 또는 상기 돌출부는 상기 실리콘 칩 위에 있는 것을 특징으로 하는
    방법.
  18. 제13항에 있어서,
    상기 세그먼트는 제1 세그먼트이며, 상기 방법은 상기 기판의 주변을 따라 배치된 제2 세그먼트에 상기 제1 세그먼트를 부착하는 단계를 더 포함하는 것을 특징으로 하는
    방법.
  19. 제13항에 있어서,
    상기 세그먼트는 제1 세그먼트이고, 상기 공동 형성 링 보강재는 상기 기판의 주변을 따라 배치된 제2 세그먼트를 포함하고, 상기 제2 세그먼트는 스텝 천이에 의해 상기 제 1 세그먼트로 천이되는 것을 특징으로 하는
    방법.
  20. 제13항에 있어서,
    상기 FCBGA를 인쇄 회로 기판상에 장착하는 단계를 더 포함하는 것을 특징으로 하는
    방법.
KR1020200015064A 2019-02-08 2020-02-07 플립 칩 볼 그리드 어레이용 히트 싱크 설계 KR20200097659A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962803204P 2019-02-08 2019-02-08
US62/803,204 2019-02-08
US16/784,869 2020-02-07
US16/784,869 US11282762B2 (en) 2019-02-08 2020-02-07 Heat sink design for flip chip ball grid array

Publications (1)

Publication Number Publication Date
KR20200097659A true KR20200097659A (ko) 2020-08-19

Family

ID=69570514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200015064A KR20200097659A (ko) 2019-02-08 2020-02-07 플립 칩 볼 그리드 어레이용 히트 싱크 설계

Country Status (4)

Country Link
US (1) US11282762B2 (ko)
EP (1) EP3693991B1 (ko)
KR (1) KR20200097659A (ko)
CN (1) CN111554643A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830785B2 (en) * 2021-10-06 2023-11-28 STATS ChipPAC Pte. Ltd. Package with windowed heat spreader

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6724080B1 (en) * 2002-12-20 2004-04-20 Altera Corporation Heat sink with elevated heat spreader lid
TWI249232B (en) * 2004-10-20 2006-02-11 Siliconware Precision Industries Co Ltd Heat dissipating package structure and method for fabricating the same
TWI246759B (en) * 2004-11-16 2006-01-01 Siliconware Precision Industries Co Ltd Heat dissipating package structure and fabrication method thereof
TW200802629A (en) * 2006-06-12 2008-01-01 Siliconware Precision Industries Co Ltd Heat sink package structure and method for fabricating the same
TWI343103B (en) * 2007-06-13 2011-06-01 Siliconware Precision Industries Co Ltd Heat dissipation type package structure and fabrication method thereof
US8115303B2 (en) 2008-05-13 2012-02-14 International Business Machines Corporation Semiconductor package structures having liquid coolers integrated with first level chip package modules
US8216887B2 (en) * 2009-05-04 2012-07-10 Advanced Micro Devices, Inc. Semiconductor chip package with stiffener frame and configured lid
WO2013089780A1 (en) 2011-12-16 2013-06-20 Intel Corporation Package for a microelectronic die, microelectronic assembly containing same, microelectronic system, and method of reducing die stress in a microelectronic package
US9257364B2 (en) 2012-06-27 2016-02-09 Intel Corporation Integrated heat spreader that maximizes heat transfer from a multi-chip package
US10573579B2 (en) 2017-03-08 2020-02-25 Mediatek Inc. Semiconductor package with improved heat dissipation

Also Published As

Publication number Publication date
CN111554643A (zh) 2020-08-18
EP3693991B1 (en) 2024-04-03
US11282762B2 (en) 2022-03-22
EP3693991A1 (en) 2020-08-12
US20200258807A1 (en) 2020-08-13

Similar Documents

Publication Publication Date Title
US6650006B2 (en) Semiconductor package with stacked chips
US7561425B2 (en) Encapsulated multi-phase electronics heat-sink
KR102005313B1 (ko) 반도체 장치
US6188578B1 (en) Integrated circuit package with multiple heat dissipation paths
US7671466B2 (en) Semiconductor package having heat dissipating device with cooling fluid
US9922902B2 (en) Semiconductor device and semiconductor package
US8304922B2 (en) Semiconductor package system with thermal die bonding
US6657864B1 (en) High density thermal solution for direct attach modules
JP2012060132A (ja) 熱移送のための電気構成要素組立体
CN213752684U (zh) 具有竖直热管理的堆叠式硅封装组件
EP3792969B1 (en) Semiconductor package having liquid-cooling lid
JP2007305761A (ja) 半導体装置
US20080006915A1 (en) Semiconductor package, method of production of same, printed circuit board, and electronic apparatus
KR20200097659A (ko) 플립 칩 볼 그리드 어레이용 히트 싱크 설계
US7327028B2 (en) Embedded heat spreader for folded stacked chip-scale package
JP2010251427A (ja) 半導体モジュール
US11139226B2 (en) Semiconductor package structure and assembly structure
JPH04291750A (ja) 放熱フィンおよび半導体集積回路装置
JPS59202657A (ja) １体構造ヒ−トシンク
JP2001168255A (ja) 冷却器付半導体集積回路装置及びその製造方法
JP2016219535A (ja) 電子回路装置
JPH08222668A (ja) Ｉｃパッケージ
TWI625833B (zh) 封裝結構
JPH04299849A (ja) 半導体装置
JPH0573061B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal