KR20200096358A - 표시 장치 - Google Patents

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Abstract

표시 장치는 화소 전극, 상기 화소 전극에 전기적으로 연결되는 자기 데이터선, 상기 화소 전극에 전기적으로 연결되지 않고 상기 화소 전극에 인접한 이웃 데이터선, 상기 화소 전극과 동일한 층에 위치하는 제1 센싱 전극, 상기 제1 센싱 전극과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일정 거리 이격되어 있는 제2 센싱 전극, 및 상기 자기 데이터선 및 상기 이웃 데이터선과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일부 중첩하여 제1 센싱 커패시터를 형성하고, 상기 제2 센싱 전극과 일부 중첩하여 제2 센싱 커패시터를 형성하는 제3 센싱 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 기생 용량에 의한 화질 저하 현상을 개선할 수 있는 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 표시 장치 중 하나이다. 액정 표시 장치는 전극이 형성된 표시판 및 액정층을 포함하고, 전극에 전압을 인가하여 전계를 형성함으로써 액정층의 액정 분자들을 재배열시키고, 이를 통해 빛의 투과율을 조절하여 영상을 표시하는 장치이다.
액정 표시 장치에 포함되는 복수의 화소 각각은 화소 전극, 공통 전극 및 화소 전극에 연결되어 있는 스위칭 트랜지스터를 포함한다. 스위칭 트랜지스터는 게이트 구동부에 의해 생성된 게이트 신호를 전달하는 게이트선 및 데이터 구동부에 의해 생성된 데이터 전압을 전달하는 데이터선에 연결되며, 게이트 신호에 따라 데이터 신호를 화소 전극에 전달한다.
액정 표시 장치는 화소 전극에 데이터 전압을 인가하고 공통 전극에 공통 전압을 인가하여 액정층에 데이터 전압과 공통 전압의 차이에 대응하는 전계를 생성한다. 액정 표시 장치는 액정층에 한 방향의 전계가 오랫동안 인가됨에 따라 발생하는 액정의 열화를 방지하기 위해 프레임 별로, 화소행 별로, 화소열 별로, 또는 화소 별로 공통 전압에 대한 데이터 전압의 극성을 반전시킨다.
화소 전극의 양측에는 데이터선이 인접하여 배열되고, 화소 전극은 양측의 인접한 데이터선 중 하나와 연결될 수 있다. 화소 전극 및 이에 인접한 데이터선 사이에 기생 커패시터가 형성될 수 있고, 기생 커패시터에 의해 화소 전압에 정극성 또는 부극성의 전압 편차가 발생할 수 있다. 특히, 화소열 별로 데이터 전압의 극성을 반전시키는 방식에서 데이터선은 한 프레임 동안 동일한 극성을 유지함에 따라 그 기생 커패시터에 의한 전압 편차가 한 프레임 동안 유지되어 수직 크로스토크와 같은 화질 저하 현상을 발생시킬 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 화소 전극 및 이에 인접한 데이터선 사이의 기생 커패시터에 의해 발생할 수 있는 화질 저하 현상을 개선할 수 있는 표시 장치를 제공함에 있다.
본 발명의 일 실시예에 따른 표시 장치는 화소 전극, 상기 화소 전극에 전기적으로 연결되는 자기 데이터선, 상기 화소 전극에 전기적으로 연결되지 않고 상기 화소 전극에 인접한 이웃 데이터선, 상기 화소 전극과 동일한 층에 위치하는 제1 센싱 전극, 상기 제1 센싱 전극과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일정 거리 이격되어 있는 제2 센싱 전극, 및 상기 자기 데이터선 및 상기 이웃 데이터선과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일부 중첩하여 제1 센싱 커패시터를 형성하고, 상기 제2 센싱 전극과 일부 중첩하여 제2 센싱 커패시터를 형성하는 제3 센싱 전극을 포함한다.
제1 센싱 전극은 제1 방향으로 연장되는 제1 연결부 및 상기 제1 연결부로부터 제2 방향으로 연장되는 제1 연장부를 포함하고, 상기 제2 센싱 전극은 상기 제1 방향으로 연장되는 제2 연결부 및 상기 제2 연결부로부터 상기 제2 방향으로 연장되는 제2 연장부를 포함하고, 상기 제3 센싱 전극은 상기 제1 방향으로 연장되는 제3 연결부 및 상기 제3 연결부로부터 상기 제2 방향으로 연장되는 제3 연장부를 포함하고, 상기 제3 연장부가 상기 제1 연장부와 일부 중첩하고 상기 제2 연장부와 일부 중첩할 수 있다.
상기 제2 센싱 커패시터의 용량은 상기 화소 전극과 상기 자기 데이터선 사이에 형성되는 제1 기생 커패시터의 용량에 대응하고, 상기 제1 센싱 커패시터의 용량은 상기 화소 전극과 상기 이웃 데이터선 사이에 형성되는 제2 기생 커패시터의 용량에 대응할 수 있다.
상기 제1 센싱 전극에 제1 기준 전압이 인가되고, 상기 제2 센싱 전극에 제2 기준 전압이 인가될 때, 상기 제3 센싱 전극에는 상기 제1 기준 전압과 상기 제2 기준 전압 사이의 전압이 형성될 수 있다.
상기 제3 센싱 전극에 형성되는 전압을 측정 전압으로서 피드백 받고, 상기 측정 전압으로부터 상기 화소 전극과 상기 자기 데이터선 사이에 형성되는 제1 기생 커패시터의 용량 및 상기 화소 전극과 상기 이웃 데이터선 사이에 형성되는 제2 기생 커패시터의 용량을 측정하는 전원 공급부를 더 포함할 수 있다.
상기 제1 기생 커패시터와 상기 제2 기생 커패시터의 용량을 저장하는 메모리를 더 포함할 수 있다.
상기 제1 기생 커패시터의 용량이 상기 제2 기생 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함할 수 있다.
상기 제2 기생 커패시터의 용량이 상기 제1 기생 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함할 수 있다.
상기 제2 센싱 커패시터의 용량이 상기 제1 센싱 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함할 수 있다.
상기 제1 센싱 커패시터의 용량이 상기 제2 센싱 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 화소 전극, 상기 화소 전극에 전기적으로 연결되는 자기 데이터선, 상기 화소 전극에 전기적으로 연결되지 않고 상기 화소 전극에 인접한 이웃 데이터선, 상기 자기 데이터선 및 상기 이웃 데이터선과 동일한 층에 위치하는 제1 센싱 전극, 상기 제1 센싱 전극과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일정 거리 이격되어 있는 제2 센싱 전극, 및 상기 화소 전극과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일부 중첩하여 제1 센싱 커패시터를 형성하고, 상기 제2 센싱 전극과 일부 중첩하여 제2 센싱 커패시터를 형성하는 제3 센싱 전극을 포함한다.
상기 제1 센싱 커패시터의 용량은 상기 화소 전극과 상기 자기 데이터선 사이에 형성되는 제1 기생 커패시터의 용량에 대응하고, 상기 제2 센싱 커패시터의 용량은 상기 화소 전극과 상기 이웃 데이터선 사이에 형성되는 제2 기생 커패시터의 용량에 대응할 수 있다.
상기 제1 기생 커패시터의 용량이 상기 제2 기생 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함할 수 있다.
상기 제2 기생 커패시터의 용량이 상기 제1 기생 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함할 수 있다.
상기 제1 센싱 커패시터의 용량이 상기 제2 센싱 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함할 수 있다.
상기 제2 센싱 커패시터의 용량이 상기 제1 센싱 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치는, 복수의 화소 전극 및 복수의 데이터선을 포함하는 제1 표시 영역, 복수의 화소 전극 및 복수의 데이터선을 포함하는 제2 표시 영역, 상기 제1 표시 영역에 포함되는 화소 전극과 데이터선의 정렬 오차에 따른 제1 기생 용량을 측정하기 위한 제1 패널 센서, 상기 제2 표시 영역에 포함되는 화소 전극과 데이터선의 정렬 오차에 따른 제2 기생 용량을 측정하기 위한 제2 패널 센서, 상기 제1 및 제2 기생 용량을 저장하는 메모리, 및 상기 제1 및 제2 기생 용량을 보상하는 영상 데이터 신호를 생성하는 신호 제어부를 포함한다.
상기 제1 패널 센서 및 상기 제2 패널 센서 각각은, 상기 복수의 화소 전극과 동일한 층에 위치하는 제1 센싱 전극, 상기 제1 센싱 전극과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일정 거리 이격되어 있는 제2 센싱 전극, 및 상기 복수의 데이터선과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일부 중첩하여 제1 센싱 커패시터를 형성하고, 상기 제2 센싱 전극과 일부 중첩하여 제2 센싱 커패시터를 형성하는 제3 센싱 전극을 포함할 수 있다.
화소 전극에 전기적으로 연결되는 자기 데이터선과 상기 화소 전극 간의 제1 이격 거리가 상기 화소 전극에 전기적으로 연결되지 않고 인접한 이웃 데이터선과 상기 화소 전극 간의 제2 이격 거리보다 작은 경우, 상기 신호 제어부는 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 상기 영상 데이터 신호를 생성할 수 있다.
화소 전극에 전기적으로 연결되는 자기 데이터선과 화소 전극 간의 제1 이격 거리가 상기 화소 전극에 전기적으로 연결되지 않고 인접한 이웃 데이터선과 화소 전극 간의 제2 이격 거리보다 큰 경우, 상기 신호 제어부는 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 상기 영상 데이터 신호를 생성할 수 있다.
화소 전극 및 이에 인접한 데이터선 사이의 기생 용량을 측정할 수 있고, 기생 용량에 대응하여 데이터 전압을 보상함으로써 수직 크로스토크와 같은 화질 저하 현상을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 간략히 도시한 블록도이다.
도 2는 일 실시예에 따른 화소를 간략히 도시한 배치도이다.
도 3은 본 발명의 일 실시예에 따른 패널 센서를 나타내는 배치도이다.
도 4는 도 2의 IVa-IVb 선을 따라 절단한 단면 및 도 3의 IVc-IVd 선을 따라 절단한 단면을 나타내는 단면도이다.
도 5는 화소 전극과 데이터선의 정렬 오차의 일 예 및 이에 대응한 도 3의 패널 센서의 구조 변경을 나타내는 예시도이다.
도 6은 도 5의 화소 전극과 데이터선의 정렬 오차를 보상하는 방법을 나타낸다.
도 7은 화소 전극과 데이터선의 정렬 오차의 다른 예 및 및 이에 대응한 도 3의 패널 센서의 구조 변경을 나타내는 예시도이다.
도 8은 도 7의 화소 전극과 데이터선의 정렬 오차를 보상하는 방법을 나타낸다.
도 9는 본 발명의 다른 실시예에 따른 패널 센서를 나타내는 배치도이다.
도 10은 도 2의 IVa-IVb 선을 따라 절단한 단면 및 도 9의 Xc-Xd 선을 따라 절단한 단면을 나타내는 단면도이다.
도 11은 화소 전극과 데이터선의 정렬 오차의 일 예 및 이에 대응한 도 9의 패널 센서의 구조 변경을 나타내는 예시도이다.
도 12는 화소 전극과 데이터선의 정렬 오차의 일 예 및 이에 대응한 도 9의 패널 센서의 구조 변경을 나타내는 예시도이다.
도 13은 본 발명의 일 실시예에 따른 표시 영역을 나타내는 배치도이다.
도 14는 본 발명의 다른 실시예에 따른 표시 영역을 나타내는 배치도이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 영역을 나타내는 배치도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 17은 도 16의 A-A' 선을 따라 자른 단면도이다.
도 18은 본 발명의 다른 실시예에 따른 표시 장치를 간략히 도시한 블록도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "중첩된다"고 할 때, 이는 단면상에서 상하 중첩되거나, 또는 평면상에서 전부 또는 일부가 동일한 영역에 위치하는 것을 의미한다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 표시 장치에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 간략히 도시한 블록도이다.
도 1을 참조하면, 표시 장치는 표시 기판(100), 제1 연성회로기판(Flexible Printed Circuit Board, FPCB)(150), 제2 연성회로기판(160), 제1 인쇄회로기판(200), 연결 부재(250) 및 제2 인쇄회로기판(300)을 포함할 수 있다.
표시 기판(100)은 표시 영역(DA) 및 주변 영역(PA)을 포함한다. 표시 영역(DA)은 복수의 화소(PX), 복수의 화소(PX)에 연결되는 복수의 게이트선 및 복수의 데이터선을 포함할 수 있다. 복수의 화소(PX) 각각은 데이터 전압 또는 데이터 전압에 대응하는 전압이 인가되는 화소 전극(도 2의 PE 참조)을 포함한다. 주변 영역(PA)은 표시 영역(DA)의 주변에 위치하여 표시 영역(DA)을 둘러쌀 수 있다. 주변 영역(PA)은 패널 센서(110)를 포함할 수 있다.
제1 연성회로기판(150)은 복수 개로 마련될 수 있고, 복수의 제1 연성회로기판(150)은 표시 기판(100)의 일 가장자리에서 표시 기판(100) 상에 연결될 수 있다. 복수의 제1 연성회로기판(150) 각각은 제1 구동 회로부(151)를 포함할 수 있다. 제1 구동 회로부(151)는 복수의 화소(PX)에 데이터 전압을 인가하는 데이터 구동부일 수 있다. 제1 연성회로기판(150)은 주변 영역(PA)에서 이방성 도전 필름(Anisotropic Conductive Film, ACF)에 의해 표시 기판(100) 상에 전기적으로 연결될 수 있다. 제1 연성회로기판(150)은 유연한 회로 필름을 포함할 수 있고, 제1 구동 회로부(151)는 칩 온 필름(Chip On Film, COF) 방식으로 제1 연성회로기판(150)에 장착될 수 있다.
제2 연성회로기판(160)은 복수 개로 마련될 수 있고, 복수의 제2 연성회로기판(160)은 표시 기판(100)의 다른 일 가장자리에서 표시 기판(100) 상에 연결될 수 있다. 복수의 제2 연성회로기판(160) 각각은 제2 구동 회로부(161)를 포함할 수 있다. 제2 구동 회로부(161)는 복수의 화소(PX)에 게이트 신호를 인가하는 게이트 구동부일 수 있다. 제2 연성회로기판(160)은 주변 영역(PA)에서 이방성 도전 필름(ACF)에 의해 표시 기판(100) 상에 전기적으로 연결될 수 있다. 제2 연성회로기판(160)은 유연한 회로 필름을 포함할 수 있고, 제2 구동 회로부(161)는 칩 온 필름(COF) 방식으로 제2 연성회로기판(160)에 장착될 수 있다.
제1 인쇄회로기판(200)은 복수의 화소(PX)를 구동하기 위한 정보를 저장하는 메모리(210)를 포함할 수 있다. 메모리(210)는 칩 온 보드(Chip On Board, COB) 방식으로 제1 인쇄회로기판(200)에 장착될 수 있다. 제1 인쇄회로기판(200)은 제1 연성회로기판(150)을 통해 표시 기판(100)의 일 가장자리에 전기적으로 연결될 수 있다. 제1 인쇄회로기판(200)은 이방성 도전 필름(ACF)에 의해 제1 연성회로기판(150)과 전기적으로 연결될 수 있다. 한편, 도 1에서는 제1 인쇄회로기판(200)이 하나의 기판으로 이루어진 것으로 예시하였으나, 실시예에 따라 제1 인쇄회로기판(200)은 복수로 마련될 수 있고, 복수의 제1 인쇄회로기판(200)은 서로 다른 제1 연성회로기판(150)을 통해 표시 기판(100)에 전기적으로 연결될 수 있다.
제2 인쇄회로기판(300)은 복수의 화소(PX)의 발광을 제어하기 위한 신호 제어부(310) 및 복수의 화소(PX)의 구동에 필요한 전원 전압을 제공하는 전원 공급부(320)를 포함할 수 있다. 신호 제어부(310)는 외부 장치로부터 입력되는 영상 신호 및 동기 신호를 기반으로 제1 구동 회로부(151)의 데이터 전압의 출력 및 제2 구동 회로부(161)의 게이트 신호의 출력을 제어할 수 있다. 신호 제어부(310) 및 전원 공급부(320)는 칩 온 보드(COB) 방식으로 제2 인쇄회로기판(300)에 장착될 수 있다. 도 1에서는 신호 제어부(310)와 전원 공급부(320)를 분리하여 도시하였으나, 실시예에 따라 신호 제어부(310)가 전원 공급부(320)를 포함할 수 있다.
연결 부재(250)는 제1 인쇄회로기판(200)과 제2 인쇄회로기판(300) 사이에 위치하고, 제1 인쇄회로기판(200)과 제2 인쇄회로기판(300)을 전기적으로 연결시킨다. 연결 부재(250)는 이방성 도전 필름(ACF)에 의해 제1 인쇄회로기판(200) 및 제2 인쇄회로기판(300)에 전기적으로 연결될 수 있다. 연결 부재(250)는 유연한 회로 필름 또는 배선 케이블을 포함할 수 있다.
주변 영역(PA)에 위치하는 패널 센서(110)는 신호 배선(SL)을 통해 전원 공급부(320)에 연결될 수 있다. 신호 배선(SL)은 주변 영역(PA), 제1 연성회로기판(150), 제1 인쇄회로기판(200), 연결 부재(250) 및 제2 인쇄회로기판(300)을 통해 패널 센서(110)와 전원 공급부(320)를 전기적으로 연결시킬 수 있다. 도 1에서는 하나의 신호 배선(SL)을 도시하였으나, 실질적으로 신호 배선(SL)은 복수의 배선을 포함할 수 있다.
전원 공급부(320)는 신호 배선(SL)을 통해 패널 센서(110)에 기준 전압을 인가하고, 신호 배선(SL)을 통해 패널 센서(110)로부터 피드백되는 측정 전압을 수신하여 화소 전극(PE) 및 이에 인접한 데이터선 사이의 기생 용량을 측정할 수 있다. 전원 공급부(320)는 측정된 기생 용량을 메모리(210)에 저장할 수 있다. 신호 제어부(310)는 메모리(210)에 저장된 기생 용량의 값을 읽고, 기생 용량을 보상하도록 영상 신호를 보정하여 영상 데이터 신호를 생성하고, 영상 데이터 신호를 제1 구동 회로부(151)에 전달한다. 제1 구동 회로부(151)는 영상 데이터 신호에 따라 기생 용량을 보상하는 데이터 전압을 복수의 데이터선에 출력함으로써, 화소 전극 및 이에 인접한 데이터선 사이의 기생 용량에 의해 발생할 수 있는 수직 크로스토크와 같은 화질 저하 현상을 개선할 수 있다.
이하, 도 2 내지 도 4를 참조하여 표시 영역(DA)에 위치하는 하나의 화소(PX)를 예를 들어 설명하고, 주변 영역(PA)에 위치하는 패널 센서(110)에 대하여 더욱 상세하게 설명한다.
도 2는 일 실시예에 따른 화소를 간략히 도시한 배치도이다. 도 3은 본 발명의 일 실시예에 따른 패널 센서를 나타내는 배치도이다. 도 4는 도 2의 IVa-IVb 선을 따라 절단한 단면 및 도 3의 IVc-IVd 선을 따라 절단한 단면을 나타내는 단면도이다.
도 2를 참조하면, 복수의 화소(PX) 각각은 화소 전극(PE) 및 스위칭 트랜지스터(T1)를 포함한다. 표시 영역(DA)에서 복수의 게이트선은 제1 방향(X)으로 연장되고, 복수의 데이터선은 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 제2 방향(Y)은 제1 방향(X)에 수직일 수 있다. 제1 방향(X)은 평면상에서 행 방향, 가로 방향, 오른쪽 방향, 왼쪽 방향 등을 포함할 수 있고, 제2 방향(Y)은 평면상에서 열 방향, 세로 방향, 위쪽 방향, 아래쪽 방향 등을 포함할 수 있다.
도 2에서는 한 화소(PX)의 화소 전극(PE)에 인접한 하나의 게이트선(Gi) 및 2개의 데이터선(Dj, Dj+1)을 예시하고 있다. 게이트선(Gi)은 제1 방향(X)으로 연장되고, 데이터선(Dj, Dj+1)은 제2 방향(Y)으로 연장된다.
스위칭 트랜지스터(T1)는 게이트선(Gi)에 연결된 게이트 전극, 자기(self) 데이터선(Dj)에 연결된 제1 전극 및 화소 전극(PE)에 연결된 제2 전극을 포함할 수 있다. 스위칭 트랜지스터(T1)는 게이트선(Gi)에 인가된 게이트 신호에 따라 턴 온되어 자기 데이터선(Dj)에 인가된 데이터 전압을 화소 전극(PE)에 전달할 수 있다.
도 2에서 화소 전극(PE)의 왼쪽에 위치한 자기 데이터선(Dj)은 스위칭 트랜지스터(T1)를 통해 화소 전극(PE)에 전기적으로 연결되고, 화소 전극(PE)의 오른쪽에 위치한 이웃 데이터선(Dj+1)은 화소 전극(PE)에 전기적으로 연결되지 않고 화소 전극(PE)에 이웃한 다른 하나의 화소 전극에 전기적으로 연결된다.
도 2의 실시예와 달리, 화소 전극(PE)의 오른쪽에 자기 데이터선이 위치하고 화소 전극(PE)의 왼쪽에 이웃 데이터선이 위치할 수도 있고, 이에 따라 스위칭 트랜지스터(T1)가 오른쪽의 자기 데이터선을 화소 전극(PE)에 연결하도록 구성될 수 있다.
화소 전극(PE)은 자기 데이터선(Dj)으로부터 제1 방향(X)으로 제1 이격 거리(d1)만큼 이격되어 있을 수 있다. 화소 전극(PE)은 이웃 데이터선(Dj+1)으로부터 제1 방향(X)으로 제2 이격 거리(d2)만큼 이격되어 있을 수 있다.
도 4에 예시한 바와 같이, 화소 전극(PE)은 데이터선(Dj, Dj+1)과 서로 다른 층에 위치할 수 있다. 예를 들어, 표시 기판(100) 상에 제1 절연층(101)이 위치하고, 제1 절연층(101) 위에 데이터선(Dj, Dj+1)이 위치하고, 데이터선(Dj, Dj+1) 위에 제2 절연층(102)이 위치하며, 제2 절연층(102) 위에 화소 전극(PE)이 위치할 수 있다. 데이터선(Dj, Dj+1)은 도전성 금속 또는 이에 준하는 도전 특성을 가지는 반도체 물질을 포함할 수 있다. 제1 절연층(101) 및 제2 절연층(102)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다.
도 4에서는 도시하지 않았으나, 화소 전극(PE) 위에 액정층이 위치하고, 액정층 위에 상부 기판이 위치하여 액정 표시 패널을 이룰 수 있다. 상부 기판 또는 화소 전극(PE)과 이격된 위치에 공통 전극이 위치할 수 있으며, 화소 전극과 공통 전극 사이의 전압 차이에 대응하여 액정층에 전계가 생성될 수 있다. 액정 표시 패널의 구조는 알려진 바와 같이 다양하게 구성될 수 있고, 이에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 패널 센서(110)는 제1 센싱 전극(111), 제2 센싱 전극(112) 및 제3 센싱 전극(113)을 포함한다.
제1 센싱 전극(111)은 제1 연결부(111a), 제1 연장부(111b) 및 제1 패드부(111c)를 포함할 수 있다. 제1 연장부(111b)는 제1 연결부(111a)로부터 제2 방향(Y)으로 연장되는 부분이다. 예시한 바와 같이, 복수의 제1 연장부(111b)가 제1 연결부(111a)로부터 아래쪽 방향으로 연장될 수 있다. 복수의 제1 연장부(111b)가 연결되는 제1 연결부(111a)는 전반적으로 제1 방향(X)으로 연장되고, 제1 연결부(111a)의 끝단에 제1 패드부(111c)가 연결될 수 있다. 필요에 따라 제1 연결부(111a)의 일부는 제2 방향(Y)으로 꺾여서 제1 패드부(111c)에 연결될 수 있다. 제1 패드부(111c)는 제1 연결부(111a)보다 넓게 확장되어 있는 부분이다.
제2 센싱 전극(112)은 제2 연결부(112a), 제2 연장부(112b) 및 제2 패드부(112c)를 포함할 수 있다. 제2 연장부(112b)는 제2 연결부(112a)로부터 제2 방향(Y)으로 연장되는 부분이다. 예시한 바와 같이, 복수의 제2 연장부(112b)가 제2 연결부(112a)로부터 위쪽 방향으로 연장될 수 있다. 이때, 복수의 제2 연장부(112b)는 복수의 제1 연장부(111b)와 중첩하지 않으며, 제1 연장부(111b)와 제2 연장부(112b)가 일정 거리 이격되어 교대로 배열될 수 있다. 복수의 제2 연장부(112b)가 연결되는 제2 연결부(112a)는 전반적으로 제1 방향(X)으로 연장되고, 제2 연결부(112a)의 끝단에 제2 패드부(112c)가 연결될 수 있다. 필요에 따라 제2 연결부(112a)의 일부는 제2 방향(Y)으로 꺾여서 제2 패드부(112c)에 연결될 수 있다. 제2 패드부(112c)는 제2 연결부(112a)보다 넓게 확장되어 있는 부분이다.
제3 센싱 전극(113)은 제3 연결부(113a), 제3 연장부(113b) 및 제3 패드부(113c)를 포함할 수 있다. 제3 연장부(113b)는 제3 연결부(113a)로부터 제2 방향(Y)으로 연장되는 부분이다. 예시한 바와 같이, 복수의 제3 연장부(113b)가 제3 연결부(113a)로부터 위쪽 방향과 아래쪽 방향으로 연장될 수 있다. 복수의 제3 연장부(113b)가 연결되는 제3 연결부(113a)는 전반적으로 제1 방향(X)으로 연장되고, 제3 연결부(113a)의 끝단에 제3 패드부(113c)가 연결될 수 있다. 필요에 따라 제3 연결부(113a)의 일부는 제2 방향(Y)으로 꺾여서 제3 패드부(113c)에 연결될 수 있다. 제3 패드부(113c)는 제3 연결부(113a)보다 넓게 확장되어 있는 부분이다.
패널 센서(110)에 연결되는 신호 배선(SL)은 제1 신호 배선(SL1), 제2 신호 배선(SL2) 및 제3 신호 배선(SL3)을 포함할 수 있다. 제1 신호 배선(SL1)의 일단은 제1 패드부(111c)에 연결되고, 제1 신호 배선(SL1)의 타단은 전원 공급부(320)에 연결될 수 있다. 제2 신호 배선(SL2)의 일단은 제2 패드부(112c)에 연결되고, 제2 신호 배선(SL2)의 타단은 전원 공급부(320)에 연결될 수 있다. 제3 신호 배선(SL3)의 일단은 제3 패드부(113c)에 연결되고, 제3 신호 배선(SL3)의 타단은 전원 공급부(320)에 연결될 수 있다.
제1 센싱 전극(111)과 제2 센싱 전극(112)은 동일한 층에 위치하고, 제3 센싱 전극(113)은 제1 센싱 전극(111) 및 제2 센싱 전극(112)과 서로 다른 층에 위치한다. 제3 센싱 전극(113)의 복수의 제3 연장부(113b) 각각은 제1 연장부(111b)와 제2 연장부(112b) 사이에 위치하고, 제1 연장부(111b)와 일부 중첩하고, 제2 연장부(112b)와 일부 중첩할 수 있다. 제2 방향(Y)으로 연장되는 제3 연장부(113b)의 중심선은 대략적으로 제1 연장부(111b)와 제2 연장부(112b) 사이에 위치할 수 있다. 제3 연장부(113b)의 중심선과 제1 연장부(111b)의 제2 방향(Y)의 중심선 사이는 제1 전극 거리(da)만큼 이격되고, 제3 연장부(113b)의 중심선과 제2 연장부(112b)의 제2 방향(Y)의 중심선 사이의 거리를 제2 전극 거리(db)만큼 이격될 수 있다.
도 4에 예시한 바와 같이, 제1 센싱 전극(111)의 제1 연장부(111b)와 제2 센싱 전극(112)의 제2 연장부(112b)는 제2 절연층(102) 위에 위치하고, 제3 센싱 전극(113)의 제3 연장부(113b)는 제1 절연층(101)과 제2 절연층(102) 사이에 위치할 수 있다. 제1 센싱 전극(111)과 제2 센싱 전극(112)은 화소 전극(PE)과 동일한 층에 위치하고, 제3 센싱 전극(113)은 데이터선(Dj, Dj+1)과 동일한 층에 위치할 수 있다. 표시 영역(DA)에 데이터선(Dj, Dj+1)을 형성할 때 주변 영역(PA)에 제3 센싱 전극(113)이 함께 형성된다. 그리고 표시 영역(DA)에 화소 전극(PE)을 형성할 때 주변 영역(PA)에 제1 센싱 전극(111) 및 제2 센싱 전극(112)이 함께 형성된다.
제1 센싱 전극(111)과 제2 센싱 전극(112)이 화소 전극(PE)과 함께 형성되고, 제3 센싱 전극(113)이 데이터선(Dj, Dj+1)과 함께 형성됨에 따라, 제1 전극 거리(da)와 제2 전극 거리(db)의 비율은 제2 이격 거리(d2)와 제1 이격 거리(d1)의 비율에 대응될 수 있다. 즉, 제1 전극 거리(da)는 제2 이격 거리(d2)에 대응하고, 제2 전극 거리(db)는 제1 이격 거리(d1)에 대응할 수 있다.
화소 전극(PE)과 자기 데이터선(Dj) 사이에 제1 기생 커패시터(Cdp1)가 형성되고, 화소 전극(PE)과 이웃 데이터선(Dj+1) 사이에 제2 기생 커패시터(Cdp2)가 형성될 수 있다. 그리고 패널 센서(110)에서 제1 센싱 전극(111)과 제3 센싱 전극(113) 사이에 제1 센싱 커패시터(Cdpa)가 형성되고, 제2 센싱 전극(112)과 제3 센싱 전극(113) 사이에 제2 센싱 커패시터(Cdpb)가 형성될 수 있다.
제1 센싱 전극(111)과 제2 센싱 전극(112)이 화소 전극(PE)과 함께 형성되고, 제3 센싱 전극(113)이 데이터선(Dj, Dj+1)과 함께 형성됨에 따라, 제1 센싱 커패시터(Cdpa)와 제2 센싱 커패시터(Cdpb)의 용량 비율은 제2 기생 커패시터(Cdp2)와 제1 기생 커패시터(Cdp1)의 용량 비율에 대응될 수 있다. 즉, 제1 센싱 커패시터(Cdpa)의 용량은 제2 기생 커패시터(Cdp2)의 용량에 대응하고, 제2 센싱 커패시터(Cdpb)의 용량은 제1 기생 커패시터(Cdp1)의 용량에 대응할 수 있다.
표시 장치의 제조 과정에서 동일한 층에 위치하는 데이터선(Dj, Dj+1)과 제3 센싱 전극(113)은 하나의 마스크를 이용하여 패터닝될 수 있다. 그리고 동일한 층에 위치하는 화소 전극(PE)과 제1 센싱 전극(111) 및 제2 센싱 전극(112)은 다른 하나의 마스크를 이용하여 패터닝될 수 있다. 화소 전극(PE)와 데이터선(Dj, Dj+1) 사이의 제1 이격 거리(d1) 및 제2 이격 거리(d2)가 동일하도록 마스크들을 정렬하여 표시 장치를 제조하지만, 실제적으로 공정 오차에 의해 제1 이격 거리(d1)와 제2 이격 거리(d2)가 동일하지 않은 정렬 오차가 생길 수 있으며, 이에 따라 수직 크로스토크가 발생할 수 있다. 하지만, 본 발명의 실시예에 따른 패널 센서(110)를 이용하여 화소 전극(PE) 및 이에 인접한 데이터선(Dj, Dj+1) 사이의 기생 용량(Cdp1, Cdp2)를 보상하는 데이터 전압을 복수의 화소(PX)에 인가함으로써 수직 크로스토크가 발생하지 않도록 할 수 있다. 이에 대하여 도 5 내지 도 8을 참조하여 설명한다.
도 5는 화소 전극과 데이터선의 정렬 오차의 일 예 및 이에 대응한 도 3의 패널 센서의 구조 변경을 나타내는 예시도이다. 도 6은 도 5의 화소 전극과 데이터선의 정렬 오차를 보상하는 방법을 나타낸다.
도 5는 화소 전극(PE)이 이웃 데이터선(Dj+1)보다 자기 데이터선(Dj)에 좀더 가까이 위치하는 정렬 오차의 일 예를 나타낸다. 즉, 표시 장치의 제조 과정에서 화소 전극(PE)이 왼쪽 방향으로 편중되어 형성된 경우이다. 도 4와 비교하여, 제1 이격 거리(d1)가 줄어들고 제2 이격 거리(d2)가 증가하였다. 즉, 제1 이격 거리(d1)가 제2 이격 거리(d2)보다 작다. 이에 따라, 제1 기생 커패시터(Cdp1)의 기생 용량이 제2 기생 커패시터(Cdp2)의 기생 용량보다 커지게 된다.
이러한 정렬 오차가 있는 상태에서, 도 6에 예시한 바와 같이 한 화소(PX)의 화소 전극(PE)에 저계조의 양의 데이터 전압(Vp')이 입력되고, 한 프레임 동안 자기 데이터선(Dj)에 인가되는 양의 데이터 전압(DATp')이 저계조에서 고계조로 변동되고, 이웃 데이터선(Dj+1)에 인가되는 음의 데이터 전압(DATn')이 저계조에서 고계조로 변동되는 경우가 발생할 수 있다. 자기 데이터선(Dj)과 이웃 데이터선(Dj+1)에 인가되는 데이터 전압(DATp', DATn')이 고계조의 전압으로 변동될 때, 화소 전극(PE)에 입력된 양의 데이터 전압(Vp')은 제1 기생 커패시터(Cdp1)와 제2 기생 커패시터(Cdp2)의 영향으로 변동될 수 있다. 제1 기생 커패시터(Cdp1)의 기생 용량이 제2 기생 커패시터(Cdp2)의 기생 용량보다 크기 때문에 화소 전극(PE)에 입력된 양의 데이터 전압(Vp')은 제1 기생 커패시터(Cdp1)에 의한 영향을 더욱 많이 받게 되고, 화소 전극(PE)에 입력된 양의 데이터 전압(Vp')은 더욱 높은 계조의 전압으로 변동될 수 있다. 이에 따라, 해당 화소(PX)가 표현하고자 하는 타겟 휘도(TLp)보다 높은 휘도(Lp')로 화소(PX)가 발광하게 되어 열 방향으로 휘도가 변동되는 수직 크로스토크가 발생할 수 있다.
마찬가지로, 한 화소(PX)의 화소 전극(PE)에 저계조의 음의 데이터 전압(Vn')이 입력되고, 한 프레임 동안 자기 데이터선(Dj)에 인가되는 음의 데이터 전압(DATn')이 저계조에서 고계조로 변동되고, 이웃 데이터선(Dj+1)에 인가되는 양의 데이터 전압(DATp')이 저계조에서 고계조로 변동되는 경우에도, 해당 화소(PX)가 표현하고자 하는 타겟 휘도(TLn)보다 높은 휘도(Ln')으로 화소(PX)가 발광하게 되어 열 방향으로 휘도가 변동되는 수직 크로스토크가 발생할 수 있다.
다시 도 5를 보면, 화소 전극(PE)과 함께 형성되는 제1 센싱 전극(111)과 제2 센싱 전극(112)도 화소 전극(PE)이 편중된 만큼 왼쪽 방향으로 편중되어 형성된다. 이에 따라, 제1 전극 거리(da)가 증가하고 제2 전극 거리(db)가 줄어들게 되고, 제1 센싱 전극(111)의 제1 연장부(111b)와 제3 센싱 전극(113)의 제3 연장부(113b)가 중첩되는 영역이 줄어들고, 제2 센싱 전극(112)의 제2 연장부(112b)와 제3 센싱 전극(113)의 제3 연장부(113b)가 중첩되는 영역이 증가하게 된다. 제2 센싱 커패시터(Cdpb)의 용량이 제1 센싱 커패시터(Cdpa)의 용량보다 커지게 된다.
전원 공급부(320)는 내부의 스위치 등을 이용하여 제3 센싱 전극(113)과의 전기적 연결을 차단하여 제3 센싱 전극(113)을 플로팅 상태로 만들 수 있다. 전원 공급부(320)는 제3 센싱 전극(113)이 플로팅 상태일 때 제1 신호 배선(SL1)을 통해 제1 센싱 전극(111)에 제1 기준 전압(V1)을 인가하고, 제2 신호 배선(SL2)을 통해 제2 센싱 전극(112)에 제2 기준 전압(V2)을 인가할 수 있다. 제2 기준 전압(V2)은 접지 전압이고, 제1 기준 전압(V1)은 제2 기준 전압(V2)보다 미리 정해진 크기만큼 높은 전압일 수 있다.
제1 센싱 커패시터(Cdpa)에 의한 커플링과 제2 센싱 커패시터(Cdpb)에 의한 커플링으로 제3 센싱 전극(113)에는 제1 기준 전압(V1)과 제2 기준 전압(V2) 사이의 전압이 형성될 수 있다. 제3 센싱 전극(113)에 형성되는 전압은 제1 센싱 커패시터(Cdpa)가 커질수록 제1 기준 전압(V1)에 가까운 전압이 되고, 제2 센싱 커패시터(Cdpb)가 커질수록 제2 기준 전압(V2)에 가까운 전압이 된다. 또한, 제3 센싱 전극(113)에 형성되는 전압은 제1 전극 거리(da)가 증가할수록 제2 기준 전압(V2)에 가까운 전압이 되고, 제2 전극 거리(db)가 증가할수록 제1 기준 전압(V1)에 가까운 전압이 된다.
도 5에서는 제2 센싱 커패시터(Cdpb)의 용량이 제1 센싱 커패시터(Cdpa)의 용량보다 크고, 제1 전극 거리(da)가 제2 전극 거리(db)보다 크므로, 제3 센싱 전극(113)에 형성되는 전압은 제2 기준 전압(V2)에 가까운 전압이 된다. 즉, 제3 센싱 전극(113)에 형성되는 전압은 제1 기준 전압(V1)과 제2 기준 전압(V2)의 중간 전압보다 낮고 제2 기준 전압(V2)보다 높은 전압일 수 있다.
전원 공급부(320)는 제3 신호 배선(SL3)을 통해 제3 센싱 전극(113)에 형성된 전압을 측정 전압으로서 피드백 받으며, 측정 전압의 전압값으로부터 제1 센싱 커패시터(Cdpa)와 제2 센싱 커패시터(Cdpb)의 용량을 유추 및 측정할 수 있다. 제1 센싱 커패시터(Cdpa)의 용량은 제2 기생 커패시터(Cdp2)의 용량에 대응하고, 제2 센싱 커패시터(Cdpb)의 용량은 제1 기생 커패시터(Cdp1)의 용량에 대응하므로, 전원 공급부(320)는 제1 기생 커패시터(Cdp1)와 제2 기생 커패시터(Cdp2)의 용량을 알 수 있다. 전원 공급부(320)는 측정된 제1 기생 커패시터(Cdp1)와 제2 기생 커패시터(Cdp2)의 용량을 메모리(210)에 저장한다. 전원 공급부(320)가 제1 기생 커패시터(Cdp1)와 제2 기생 커패시터(Cdp2)의 용량을 메모리(210)에 저장하는 과정은 표시 장치의 제조 과정 또는 표시 장치의 최초 동작시에 수행될 수 있다.
신호 제어부(310)는 메모리(210)에 저장된 제1 기생 커패시터(Cdp1)와 제2 기생 커패시터(Cdp2)의 용량의 값을 읽고, 기생 용량을 보상하도록 영상 신호를 보정하여 영상 데이터 신호를 생성한다.
도 6에 예시한 바와 같이, 제1 기생 커패시터(Cdp1)의 용량이 제2 기생 커패시터(Cdp2)의 용량보다 큰 경우(제2 센싱 커패시터(Cdpb)의 용량이 제1 센싱 커패시터(Cdpa)의 용량보다 큰 경우), 신호 제어부(310)는 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정할 수 있다. 즉, 자기 데이터선(Dj)에 인가되는 저계조의 양의 데이터 전압(DATp)이 보정 전의 저계조의 양의 데이터 전압(DATp')보다 낮은 계조의 전압으로 생성된다. 화소 전극(PE)에 입력되는 저계조의 양의 데이터 전압(Vp)이 보정 전의 저계조의 양의 데이터 전압(Vp')보다 낮아진다. 한 프레임 동안 자기 데이터선(Dj)에 인가되는 양의 데이터 전압(DATp)이 저계조에서 고계조로 변동되고, 이웃 데이터선(Dj+1)에 인가되는 음의 데이터 전압(DATn)이 저계조에서 고계조로 변동될 때, 화소 전극(PE)에 입력된 양의 데이터 전압(Vp)이 높아지게 되면 화소(PX)는 타겟 휘도(TLp)로 발광하게 되고, 수직 크로스토크가 발생하지 않게 된다.
마찬가지로, 자기 데이터선(Dj)에 인가되는 저계조의 음의 데이터 전압(DATn)이 보정 전의 저계조의 음의 데이터 전압(DATn')보다 낮은 계조의 전압으로 생성된다. 화소 전극(PE)에 입력되는 저계조의 음의 데이터 전압(Vn)이 보정 전의 저계조의 음의 데이터 전압(Vn')보다 높아진다. 이에 따라, 한 프레임 동안 자기 데이터선(Dj)에 인가되는 음의 데이터 전압(DATn)이 저계조에서 고계조로 변동되고, 이웃 데이터선(Dj+1)에 인가되는 양의 데이터 전압(DATp)이 저계조에서 고계조로 변동되는 경우, 저계조의 음의 데이터 전압(Vn)이 입력된 화소(PX)는 타겟 휘도(TLn)로 발광하게 되고, 수직 크로스토크가 발생하지 않게 된다.
이하, 도 7 및 도 8을 참조하여 화소 전극의 정렬 오차의 다른 예 및 이를 보상하는 방법에 대하여 설명한다. 도 5 및 도 6과 비교하여 차이점 위주로 설명한다.
도 7은 화소 전극과 데이터선의 정렬 오차의 다른 예 및 및 이에 대응한 도 3의 패널 센서의 구조 변경을 나타내는 예시도이다. 도 8은 도 7의 화소 전극과 데이터선의 정렬 오차를 보상하는 방법을 나타낸다.
도 7는 화소 전극(PE)이 자기 데이터선(Dj)보다 이웃 데이터선(Dj+1)에 좀더 가까이 위치하는 정렬 오차의 일 예를 나타낸다. 즉, 표시 장치의 제조 과정에서 화소 전극(PE)이 오른쪽 방향으로 편중되어 형성된 경우이다. 도 4와 비교하여, 제1 이격 거리(d1)가 증가하고 제2 이격 거리(d2)가 감소하였다. 즉, 제2 이격 거리(d2)가 제1 이격 거리(d1)보다 작다. 이에 따라, 제2 기생 커패시터(Cdp2)의 기생 용량이 제1 기생 커패시터(Cdp1)의 기생 용량보다 커지게 된다.
이러한 정렬 오차가 있는 상태에서, 도 8에 예시한 바와 같이 자기 데이터선(Dj)과 이웃 데이터선(Dj+1)에 인가되는 데이터 전압(DATp', DATn')이 고계조의 전압으로 변동될 때, 한 화소(PX)의 화소 전극(PE)에 입력된 저계조의 양의 데이터 전압(Vp')은 제2 기생 커패시터(Cdp2)에 의한 영향을 더욱 많이 받게 되어 더욱 낮은 계조의 전압으로 변동될 수 있다. 이에 따라, 해당 화소(PX)가 표현하고자 하는 타겟 휘도(TLp)보다 낮은 휘도(Lp')로 화소(PX)가 발광하게 되어 수직 크로스토크가 발생할 수 있다.
마찬가지로, 한 화소(PX)의 화소 전극(PE)에 저계조의 음의 데이터 전압(Vn')이 입력되고, 한 프레임 동안 자기 데이터선(Dj)에 인가되는 음의 데이터 전압(DATn')이 저계조에서 고계조로 변동되고, 이웃 데이터선(Dj+1)에 인가되는 양의 데이터 전압(DATp')이 저계조에서 고계조로 변동되는 경우에도, 해당 화소(PX)가 표현하고자 하는 타겟 휘도(TLn)보다 낮은 휘도(Ln')으로 화소(PX)가 발광하게 되어 수직 크로스토크가 발생할 수 있다.
도 7에 예시한 바와 같이, 화소 전극(PE)과 함께 형성되는 제1 센싱 전극(111)과 제2 센싱 전극(112)도 화소 전극(PE)이 편중된 만큼 오른쪽 방향으로 편중되어 형성된다. 이에 따라, 제1 전극 거리(da)가 감소하고 제2 전극 거리(db)가 증가하게 되고, 제1 센싱 전극(111)의 제1 연장부(111b)와 제3 센싱 전극(113)의 제3 연장부(113b)가 중첩되는 영역이 증가하고, 제2 센싱 전극(112)의 제2 연장부(112b)와 제3 센싱 전극(113)의 제3 연장부(113b)가 중첩되는 영역이 감소하게 된다. 제1 센싱 커패시터(Cdpa)의 용량이 제2 센싱 커패시터(Cdpb)의 용량보다 커지게 된다.
제1 센싱 커패시터(Cdpa)의 용량이 제2 센싱 커패시터(Cdpb)의 용량보다 크고, 제1 전극 거리(da)가 제2 전극 거리(db)보다 작으므로, 제3 센싱 전극(113)에 형성되는 전압은 제1 기준 전압(V1)에 가까운 전압이 된다. 즉, 제3 센싱 전극(113)에 형성되는 전압은 제1 기준 전압(V1)과 제2 기준 전압(V2)의 중간 전압보다 높고 제1 기준 전압(V1)보다 낮은 전압일 수 있다.
전원 공급부(320)는 제3 신호 배선(SL3)을 통해 제3 센싱 전극(113)에 형성된 전압을 측정 전압으로서 피드백 받고, 이를 기반으로 측정된 제1 기생 커패시터(Cdp1)와 제2 기생 커패시터(Cdp2)의 용량을 메모리(210)에 저장한다.
도 8에 예시한 바와 같이, 제2 기생 커패시터(Cdp2)의 용량이 제1 기생 커패시터(Cdp1)의 용량보다 큰 경우(제1 센싱 커패시터(Cdpa)의 용량이 제2 센싱 커패시터(Cdpb)의 용량보다 큰 경우), 신호 제어부(310)는 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정할 수 있다. 즉, 자기 데이터선(Dj)에 인가되는 저계조의 양의 데이터 전압(DATp)이 보정 전의 저계조의 양의 데이터 전압(DATp')보다 높은 계조의 전압으로 생성된다. 화소 전극(PE)에 입력되는 저계조의 양의 데이터 전압(Vp)이 보정 전의 저계조의 양의 데이터 전압(Vp')보다 높아진다. 한 프레임 동안 자기 데이터선(Dj)에 인가되는 양의 데이터 전압(DATp)이 저계조에서 고계조로 변동되고, 이웃 데이터선(Dj+1)에 인가되는 음의 데이터 전압(DATn)이 저계조에서 고계조로 변동될 때, 화소 전극(PE)에 입력된 양의 데이터 전압(Vp)이 낮아지게 되어 화소(PX)는 타겟 휘도(TLp)로 발광하게 되고, 수직 크로스토크가 발생하지 않게 된다.
마찬가지로, 자기 데이터선(Dj)에 인가되는 저계조의 음의 데이터 전압(DATn)이 보정 전의 저계조의 음의 데이터 전압(DATn')보다 낮은 계조의 전압으로 생성된다. 화소 전극(PE)에 입력되는 저계조의 음의 데이터 전압(Vn)이 보정 전의 저계조의 음의 데이터 전압(Vn')보다 낮아진다. 이에 따라, 한 프레임 동안 자기 데이터선(Dj)에 인가되는 음의 데이터 전압(DATn)이 저계조에서 고계조로 변동되고, 이웃 데이터선(Dj+1)에 인가되는 양의 데이터 전압(DATp)이 저계조에서 고계조로 변동되면, 저계조의 음의 데이터 전압(Vn)이 입력된 화소(PX)는 타겟 휘도(TLn)로 발광하게 되고, 수직 크로스토크가 발생하지 않게 된다.
이하, 도 9 및 도 10을 참조하여 다른 실시예에 따른 패널 센서에 대하여 설명한다. 도 3 및 도 4의 실시예와 비교하여 차이점 위주로 설명한다.
도 9는 본 발명의 다른 실시예에 따른 패널 센서를 나타내는 배치도이다. 도 10은 도 2의 IVa-IVb 선을 따라 절단한 단면 및 도 9의 Xc-Xd 선을 따라 절단한 단면을 나타내는 단면도이다.
도 9 및 도 10을 참조하면, 패널 센서(110')는 제1 센싱 전극(111), 제2 센싱 전극(112) 및 제3 센싱 전극(113)을 포함한다.
제1 센싱 전극(111)의 제1 연장부(111b)와 제2 센싱 전극(112)의 제2 연장부(112b)는 제1 절연층(101)과 제2 절연층(102) 사이에 위치하고, 제3 센싱 전극(113)의 제3 연장부(113b)는 제2 절연층(102) 위에 위치할 수 있다. 제1 센싱 전극(111)과 제2 센싱 전극(112)은 데이터선(Dj, Dj+1)과 동일한 층에 위치하고, 제3 센싱 전극(113)은 화소 전극(PE)과 동일한 층에 위치할 수 있다. 표시 영역(DA)에 데이터선(Dj, Dj+1)을 형성할 때 주변 영역(PA)에 제1 센싱 전극(111) 및 제2 센싱 전극(112)이 함께 형성된다. 그리고 표시 영역(DA)에 화소 전극(PE)을 형성할 때 주변 영역(PA)에 제3 센싱 전극(113)이 함께 형성된다.
제1 센싱 전극(111)과 제2 센싱 전극(112)이 데이터선(Dj, Dj+1)과 함께 형성되고, 제3 센싱 전극(113)이 화소 전극(PE)과 함께 형성됨에 따라, 제1 전극 거리(da)와 제2 전극 거리(db)의 비율은 제1 이격 거리(d1)와 제2 이격 거리(d2)의 비율에 대응될 수 있다. 즉, 제1 전극 거리(da)는 제1 이격 거리(d1)에 대응하고, 제2 전극 거리(db)는 제2 이격 거리(d2)에 대응할 수 있다.
제1 센싱 전극(111)과 제2 센싱 전극(112)이 화소 전극(PE)과 함께 형성되고, 제3 센싱 전극(113)이 데이터선(Dj, Dj+1)과 함께 형성됨에 따라, 제1 센싱 커패시터(Cdpa)와 제2 센싱 커패시터(Cdpb)의 용량 비율은 제1 기생 커패시터(Cdp1)와 제2 기생 커패시터(Cdp2)의 용량 비율에 대응될 수 있다. 즉, 제1 센싱 커패시터(Cdpa)의 용량은 제1 기생 커패시터(Cdp1)의 용량에 대응하고, 제2 센싱 커패시터(Cdpb)의 용량은 제2 기생 커패시터(Cdp2)의 용량에 대응할 수 있다.
이러한 차이점을 제외하고, 앞서 도 3 및 도 4를 참조하여 설명한 실시예의 특징은 도 9 및 도 10의 실시예에 모두 적용될 수 있으므로 실시예 간의 중복되는 설명은 생략한다.
이하, 도 11 및 도 12를 참조하여 도 9 및 도 10의 실시예의 패널 센서를 이용하여 화소 전극과 데이터선의 정렬 오차를 보상하는 방법에 대하여 설명한다.
도 11은 화소 전극과 데이터선의 정렬 오차의 일 예 및 이에 대응한 도 9의 패널 센서의 구조 변경을 나타내는 예시도이다.
도 11은 화소 전극(PE)이 이웃 데이터선(Dj+1)보다 자기 데이터선(Dj)에 좀더 가까이 위치하는 정렬 오차의 일 예를 나타낸 것으로, 도 5 및 도 6의 실시예와 비교하여 차이점 위주로 설명한다.
화소 전극(PE)과 함께 형성되는 제3 센싱 전극(113)도 화소 전극(PE)이 편중된 만큼 왼쪽 방향으로 편중되어 형성된다. 이에 따라, 제1 전극 거리(da)가 감소하고 제2 전극 거리(db)가 증가하게 되고, 제1 센싱 전극(111)의 제1 연장부(111b)와 제3 센싱 전극(113)의 제3 연장부(113b)가 중첩되는 영역이 증가하고, 제2 센싱 전극(112)의 제2 연장부(112b)와 제3 센싱 전극(113)의 제3 연장부(113b)가 중첩되는 영역이 감소하게 된다. 제1 센싱 커패시터(Cdpa)의 용량이 제2 센싱 커패시터(Cdpb)의 용량보다 커지게 된다.
제1 센싱 전극(111)에 제1 기준 전압(V1)이 인가되고, 제2 센싱 전극(112)에 제2 기준 전압(V2)이 인가되면, 제1 센싱 커패시터(Cdpa)의 용량이 제2 센싱 커패시터(Cdpb)의 용량보다 크고, 제2 전극 거리(db)가 제1 전극 거리(da)보다 크므로, 제3 센싱 전극(113)에는 제1 기준 전압(V1)에 가까운 전압이 형성된다. 즉, 제3 센싱 전극(113)에 형성되는 전압은 제1 기준 전압(V1)과 제2 기준 전압(V2)의 중간 전압보다 높고 제1 기준 전압(V1)보다 낮은 전압일 수 있다.
이러한 경우, 도 6에 예시한 바와 같이 신호 제어부(310)는 자기 데이터선(Dj)에 인가되는 저계조의 양의 데이터 전압(DATp)을 보정 전의 저계조의 양의 데이터 전압(DATp')보다 낮은 계조의 전압으로 생성하여 수직 크로스토크가 발생하지 않도록 할 수 있다. 또한, 신호 제어부(310)는 자기 데이터선(Dj)에 인가되는 저계조의 음의 데이터 전압(DATn)을 보정 전의 저계조의 음의 데이터 전압(DATn')보다 낮은 계조의 전압으로 생성하여 수직 크로스토크가 발생하지 않도록 할 수 있다.
이러한 차이점을 제외하고, 앞서 도 5 및 도 6을 참조하여 설명한 실시예의 특징은 도 11의 실시예에 모두 적용될 수 있으므로 실시예 간의 중복되는 설명은 생략한다.
도 12는 화소 전극과 데이터선의 정렬 오차의 일 예 및 이에 대응한 도 9의 패널 센서의 구조 변경을 나타내는 예시도이다.
도 12는 화소 전극(PE)이 자기 데이터선(Dj)보다 이웃 데이터선(Dj+1)에 좀더 가까이 위치하는 정렬 오차의 일 예를 나타낸 것으로, 도 7 및 도 8의 실시예와 비교하여 차이점 위주로 설명한다.
화소 전극(PE)과 함께 형성되는 제3 센싱 전극(113)도 화소 전극(PE)이 편중된 만큼 오른쪽 방향으로 편중되어 형성된다. 이에 따라, 제1 전극 거리(da)가 증가하고 제2 전극 거리(db)가 감소하게 되고, 제1 센싱 전극(111)의 제1 연장부(111b)와 제3 센싱 전극(113)의 제3 연장부(113b)가 중첩되는 영역이 감소하고, 제2 센싱 전극(112)의 제2 연장부(112b)와 제3 센싱 전극(113)의 제3 연장부(113b)가 중첩되는 영역이 증가하게 된다. 제2 센싱 커패시터(Cdpb)의 용량이 제1 센싱 커패시터(Cdpa)의 용량보다 커지게 된다.
제1 센싱 전극(111)에 제1 기준 전압(V1)이 인가되고, 제2 센싱 전극(112)에 제2 기준 전압(V2)이 인가되면, 제2 센싱 커패시터(Cdpb)의 용량이 제1 센싱 커패시터(Cdpa)의 용량보다 크고, 제1 전극 거리(da)가 제2 전극 거리(db)보다 크므로, 제3 센싱 전극(113)에는 제2 기준 전압(V2)에 가까운 전압이 형성된다. 즉, 제3 센싱 전극(113)에 형성되는 전압은 제1 기준 전압(V1)과 제2 기준 전압(V2)의 중간 전압보다 낮고 제2 기준 전압(V2)보다 높은 전압일 수 있다.
이러한 경우, 도 8에 예시한 바와 같이 신호 제어부(310)는 자기 데이터선(Dj)에 인가되는 저계조의 양의 데이터 전압(DATp)을 보정 전의 저계조의 양의 데이터 전압(DATp')보다 높은 계조의 전압으로 생성하여 수직 크로스토크가 발생하지 않도록 할 수 있다. 또한, 신호 제어부(310)는 자기 데이터선(Dj)에 인가되는 저계조의 음의 데이터 전압(DATn)을 보정 전의 저계조의 음의 데이터 전압(DATn')보다 높은 계조의 전압으로 생성하여 수직 크로스토크가 발생하지 않도록 할 수 있다.
이러한 차이점을 제외하고, 앞서 도 7 및 도 8을 참조하여 설명한 실시예의 특징은 도 12의 실시예에 모두 적용될 수 있으므로 실시예 간의 중복되는 설명은 생략한다.
이하, 도 13 및 도 14를 참조하여 표시 영역에 포함되는 복수의 화소, 복수의 게이트선 및 복수의 데이터선의 배치에 대하여 설명한다.
도 13은 본 발명의 일 실시예에 따른 표시 영역을 나타내는 배치도이다.
도 13을 참조하면, 표시 영역(DA)은 복수의 화소(PX), 복수의 화소(PX)에 연결되는 복수의 게이트선(G1, G2) 및 복수의 화소(PX)에 연결되는 복수의 데이터선(D1-D12)을 포함할 수 있다.
복수의 화소(PX)는 제1 방향(X) 및 제2 방향(Y)으로 배열될 수 있다. 복수의 화소(PX) 각각은 도 2에서 상술한 화소 전극(PE) 및 스위칭 트랜지스터(T1)을 포함할 수 있다.
복수의 게이트선(G1, G2)은 제1 방향(X)으로 연장되며, 2 화소행 당 하나씩 위치할 수 있다. 예를 들어, 제1 게이트선(G1)은 제1 화소행(PXR1)과 제2 화소행(PXR2) 사이에서 제1 방향(X)으로 연장되어 제1 화소행(PXR1)의 복수의 화소(PX)와 제2 화소행(PXR2)의 복수의 화소(PX)에 연결될 수 있다. 그리고 제2 게이트선(G2)은 제3 화소행(PXR3)과 제4 화소행(PXR4) 사이에서 제1 방향(X)으로 연장되어 제3 화소행(PXR3)의 복수의 화소(PX)와 제4 화소행(PXR4)의 복수의 화소(PX)에 연결될 수 있다. 복수의 게이트선(G1, G2)의 개수는 화소행(PXR1 내지 PXR4)의 개수의 1/2 배이다.
복수의 데이터선(D1-D12)은 제2 방향(Y)으로 연장되며, 1 화소열 당 2개씩 위치할 수 있다. 복수의 데이터선(D1-D12)의 개수는 화소열(PXC1-PXC6)의 개수의 2배이다. 인접한 화소열 사이에는 2개의 데이터선이 위치할 수 있으며, 인접한 화소열 사이에 위치하는 2개의 데이터선에는 동일한 극성의 데이터 전압이 인가될 수 있고, 각 화소열(PXC1-PXC6)의 양측의 데이터선에는 서로 다른 극성의 데이터 전압이 인가될 수 있다. 예를 들어, 제1 화소열(PXC1)의 좌측에 위치한 제1 데이터선(D1)에는 양(+)의 데이터 전압이 인가되고, 제1 화소열(PXC1)의 우측에 위치한 제2 데이터선(D2)에는 음(-)의 데이터 전압이 인가될 수 있다. 제1 화소열(PXC1)과 제2 화소열(PXC2) 사이에 위치하는 제2 데이터선(D2)과 제3 데이터선(D3)에는 음(-)의 데이터 전압이 인가되고, 제2 화소열(PXC2)과 제3 화소열(PXC3) 사이에 위치하는 제4 데이터선(D4)과 제5 데이터선(D5)에는 양(+)의 데이터 전압이 인가될 수 있다. 이와 같이, 제1 데이터선(D1)부터 제12 데이터선(D12)까지 인가되는 복수의 데이터 전압은 양(+)음(-)음(-)양(+) 순서로 반복하는 극성을 가질 수 있다.
복수의 데이터선(D1-D12)에 인가되는 데이터 전압의 극성은 프레임 단위로 반전될 수 있다. 예를 들어, 제1 프레임에서 도 13에 예시한 극성을 갖는 데이터 전압이 복수의 데이터선(D1-D12)에 인가된 경우, 연속하는 제2 프레임에서는 제1 데이터선(D1)부터 제12 데이터선(D12)까지 인가되는 복수의 데이터 전압은 음(-)양(+)양(+)음(-) 순서로 반복하는 극성을 가질 수 있다.
복수의 화소(PX) 각각은 인접한 양측의 데이터선 중 하나에 연결될 수 있다. 이때, 복수의 화소행(PXR1-PXR4) 각각에서, 복수의 화소(PX)와 복수의 데이터선(D1-D12) 간의 연결 방향은 소정의 화소열 간격으로 변경될 수 있다. 그리고 제2 방향(Y)으로 인접한 홀수의 화소행(PXR1, PXR3)에서 복수의 화소(PX)와 복수의 데이터선(D1-D12) 간의 연결 방향은 서로 반대이고, 제2 방향(Y)으로 인접한 짝수의 화소행(PXR2, PXR4)에서 복수의 화소(PX)와 복수의 데이터선(D1-D12) 간의 연결 방향은 서로 반대일 수 있다. 그리고 동일한 게이트선에 연결된 홀수의 화소행의 복수의 화소(PX)와 짝수의 화소행의 복수의 화소(PX)는 서로 다른 방향으로 복수의 데이터 라인(D1-D12)에 연결될 수 있다.
예를 들어, 제1 화소행(PXR1) 및 제4 화소행(PXR4)에 위치한 복수의 화소(PX)는 좌측에 인접한 데이터선(D1, D3, D5, D7, D9, D11)에 연결된다. 그리고 제2 화소행(PXR2) 및 제3 화소행(PXR3)에 위치한 복수의 화소(PX)는 우측에 인접한 데이터선(D2, D4, D6, D8, D10, D12)에 연결된다. 즉, 제1 화소행(PXR1) 및 제4 화소행(PXR4)에 위치한 복수의 화소(PX)의 자기 데이터선은 홀수 번째의 데이터선(D1, D3, D5, D7, D9, D11)이고, 이웃 데이터선은 짝수 번째의 데이터선(D2, D4, D6, D8, D10, D12)이 된다. 그리고 제2 화소행(PXR2) 및 제3 화소행(PXR3)에 위치한 복수의 화소(PX)의 자기 데이터선은 짝수 번째의 데이터선(D2, D4, D6, D8, D10, D12)이고, 이웃 데이터선은 홀수 번째의 데이터선(D1, D3, D5, D7, D9, D11)이 된다.
도 13에서는 표시 영역(DA)의 일부를 도시한 것으로, 표시 영역(DA)에 포함되는 화소, 게이트선 및 데이터선의 개수는 제한되지 않는다.
도 14는 본 발명의 다른 실시예에 따른 표시 영역을 나타내는 배치도이다.
도 14를 참조하면, 표시 영역(DA')은 복수의 화소(PX), 복수의 화소(PX)에 연결되는 복수의 게이트선(G1-G4) 및 복수의 화소(PX)에 연결되는 복수의 데이터선(D1-D7)을 포함할 수 있다.
복수의 화소(PX)는 제1 방향(X) 및 제2 방향(Y)으로 배열될 수 있다. 복수의 화소(PX) 각각은 도 2에서 상술한 화소 전극(PE) 및 스위칭 트랜지스터(T1)을 포함할 수 있다.
복수의 게이트선(G1-G4)은 제1 방향(X)으로 연장되며, 화소행 당 하나씩 위치할 수 있다. 복수의 데이터선(D1-D7)은 제2 방향(Y)으로 연장되며, 화소열 당 하나씩 위치할 수 있다. 홀수 번째의 데이터선(D1, D3, D5, D7)과 짝수 번째의 데이터선(D2, D4, D6)에는 서로 다른 극성의 데이터 전압이 인가될 수 있다. 예를 들어, 제1 프레임에서 홀수 번째의 데이터선(D1, D3, D5, D7)에는 양(+)의 데이터 전압이 인가되고 짝수 번째의 데이터선(D2, D4, D6)에는 음(-)의 데이터 전압이 인가될 수 있다. 그리고 연속하는 제2 프레임에서 홀수 번째의 데이터선(D1, D3, D5, D7)에는 음(-)의 데이터 전압이 인가되고 짝수 번째의 데이터선(D2, D4, D6)에는 양(+)의 데이터 전압이 인가될 수 있다.
도 14에 예시한 바와 같이, 복수의 화소(PX)는 좌측에 위치한 데이터선에 연결될 수 있고, 화소(PX)의 좌측에 인접한 데이터선이 자기 데이터선이 되고, 화소(PX)의 우측에 인접한 데이터선이 이웃 데이터선이 될 수 있다.
도 14에서는 표시 영역(DA')의 일부를 도시한 것으로, 표시 영역(DA')에 포함되는 화소, 게이트선 및 데이터선의 개수는 제한되지 않는다.
이하, 도 15 내지 도 17을 참조하여 복수의 화소, 복수의 게이트선 및 복수의 데이터선을 포함하는 표시 장치의 일 실시예에 대하여 설명한다. 도 15에서는 도 13의 실시예와 비교하여 차이점 위주로 설명한다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 영역을 나타내는 배치도이다.
도 15를 참조하면, 표시 영역(DA")은 복수의 화소(PX), 복수의 게이트선(G1, G2) 및 복수의 데이터선(D1-D12)을 포함한다.
복수의 게이트선(G1, G2) 각각은 전기적으로 서로 연결되어 있는 한 쌍의 게이트선(121, 122)을 포함할 수 있다. 한 쌍의 게이트선(121, 122)은 전체적으로 제1 방향(X)으로 길게 연장되어 있을 수 있다. 한 쌍의 게이트선(121, 122)은 표시 영역(DA)에서 서로 나란할 수 있다. 한 쌍의 게이트선(121, 122)은 서로 다른 화소행에 각각 위치하며, 각각이 대응하는 화소행(PXR1-PXR4)에 포함된 복수의 화소(PX)에 전기적으로 연결되어 있을 수 있다. 즉, 한 쌍의 게이트선(121, 122)이 1 화소행 당 하나씩 교대로 위치할 수 있다. 한 게이트선(G1, G2)에 포함된 한 쌍의 게이트선(121, 122)은 표시 영역(DA")의 좌우 가장자리 근처 또는 주변 영역(PA)에서 서로 물리적, 전기적으로 연결되어 동일한 게이트 신호를 전달할 수 있다.
복수의 데이터선(D1-D12)은 복수의 화소열(PXC1-PXC6) 중에서 대응하는 화소열에 포함된 화소(PX)와 중첩하는 한 쌍의 제1 데이터선(171a) 및 제2 데이터선(171b)을 포함할 수 있다. 한 쌍의 제1 데이터선(171a) 및 제2 데이터선(171b)은 한 화소열에 대응하고, 대응하는 화소열에 포함된 화소(PX)의 내부를 가로지르며 화소 전극과 중첩할 수 있다. 특히, 한 쌍의 제1 데이터선(171a) 및 제2 데이터선(171b)은 해당 화소열에서 각 화소(PX)에 빛이 투과되는 영역의 내부를 지날 수 있다. 한 화소열에 대응하는 한 쌍의 제1 데이터선(171a) 및 제2 데이터선(171b)은 서로 다른 데이터 전압을 전달할 수 있다. 한 화소열에 대응하는 한 쌍의 제1 데이터선(171a) 및 제2 데이터선(171b)은 서로 다른 극성의 데이터 전압을 전달할 수 있다.
복수의 화소(PX) 각각은 자신을 가로지르는 한 쌍의 제1 데이터선(171a) 및 제2 데이터선(171b) 중 하나에 연결될 수 있다. 예를 들어, 홀수의 화소행(PXR1, PXR3)에 위치한 복수의 화소(PX)는 제1 데이터선(171a)에 연결되고, 짝수의 화소행(PXR2, PXR4)에 위치한 복수의 화소(PX)는 제2 데이터선(171b)에 연결될 수 있다. 이때, 홀수의 화소행(PXR1, PXR3)에 위치한 복수의 화소(PX)의 자기 데이터선은 제1 데이터선(171a)이 되고, 이웃 데이터선은 제2 데이터선(171b)이 된다. 그리고 짝수의 화소행(PXR2, PXR4)에 위치한 복수의 화소(PX)의 자기 데이터선은 제2 데이터선(171b)이 되고, 이웃 데이터선은 제1 데이터선(171a)이 된다.
도 15에서는 표시 영역(DA")의 일부를 도시한 것으로, 표시 영역(DA")에 포함되는 화소, 게이트선 및 데이터선의 개수는 제한되지 않는다.
이러한 차이점을 제외하고, 앞서 도 13을 참조하여 설명한 실시예의 특징은 도 15의 실시예에 모두 적용될 수 있으므로 실시예 간의 중복되는 설명은 생략한다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 17은 도 16의 A-A' 선을 따라 자른 단면도이다. 도 16 및 도 17에서는 도 15의 한 게이트선(121)에 연결된 화소(PX)를 예로 들어 설명한다.
도 16 및 도 17을 참조하면, 표시 장치는 서로 마주보는 제1 기판(10)과 제2 기판(20), 제1 기판(10)과 제2 기판(20) 사이에 위치하는 액정층(3)을 포함한다.
먼저, 제1 기판(10)에 대해 먼저 살펴본다.
제1 기판(10) 위에는 게이트선(121), 게이트 전극(124) 및 유지 전극선(131)을 포함하는 게이트 도전층이 위치한다. 게이트 도전층은 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다.
게이트선(121)은 복수의 게이트선(121a, 121b)으로 이루어질 수 있으며, 게이트 전극(124)을 포함할 수 있다. 게이트선(121)은 제1 방향(X)을 따라 연장되며, 두 개의 게이트선(121a, 121b)을 포함할 수 있다. 두 개의 게이트선(121a, 121b)은 나란하게 제1 방향(X)으로 연장되며, 게이트 전극(124)을 둘러싸도록 서로 연결될 수 있다.
유지 전극선(131)은 게이트선(121) 및 게이트 전극(124)과 이격되어 있으며 공통 전압과 같은 일정한 전압을 전달할 수 있다. 유지 전극선(131)은 제1 기판(10) 위에 위치하며, 게이트선(121)과 동일한 층에 형성되고, 게이트선(121)과 동일한 물질로 형성될 수 있다.
유지 전극선(131)은 제1 방향(X)으로 연장된 하나의 가로부(131a), 가로부(131a)에 연결되어 있으며 제2 방향(Y)으로 연장된 복수의 세로부(131b, 131d), 및 가로부(131a)의 일부가 확장된 부분인 확장부(131c)를 포함할 수 있다.
복수의 세로부(131b, 131d)는 화소 전극(191)의 양 측에 위치하는 2 개의 세로부(131b) 및 확장부(131c)로부터 상측인 제2 방향(Y)으로 연장된 하나의 세로부(131d)를 포함할 수 있다.
또한, 유지 전극선(131)은 하나의 세로부(131d)의 제1 방향(X)으로 이격되어 배치되는 부유 유지 전극(131e)을 더 포함할 수 있다.
유지 전극선(131)은 게이트선(121)의 상측에 위치하며, 화소 전극(191)의 가장자리와 중첩할 수 있다. 이에 대해서는 화소 전극(191)이 설명된 이후에 상세하게 설명한다.
게이트 도전층 위에는 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 질화규소(SiNx), 질산화규소(SiON) 또는 산화규소(SiOx) 등의 무기 절연 물질을 포함할 수 있다.
게이트 절연막(140) 위에는 채널 반도체(154), 복수의 단차 방지용 반도체(156)를 포함하는 반도체층이 위치한다. 반도체층은 비정질 또는 다결정 규소 또는 산화물 반도체 물질 등을 포함할 수 있다. 채널 반도체(154)는 게이트 전극(124)과 서로 중첩할 수 있다.
게이트 절연막(140), 반도체층 위에는 소스 전극(173)을 포함하는 한 쌍의 데이터선(171a, 171b), 소스 전극(173), 드레인 전극(175)을 포함하는 데이터 도전층이 위치한다. 데이터 도전층은 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta), 이들의 합금 등 금속 중 적어도 하나를 포함할 수 있다.
데이터선(171)은 제1 데이터선(171a) 및 제2 데이터선(171b)을 포함하며, 게이트선(121)과 교차하는 제2 방향(Y)으로 연장된다. 제1 데이터선(171a)은 제2 방향(Y)으로 연장되며, 소스 전극(173)을 포함한다. 또한, 제2 데이터선(171b)도 제2 방향(Y)으로 연장되며, 소스 전극(173)을 포함할 수 있다.
소스 전극(173)은 데이터선(171)으로부터 제1 방향(X)으로 확장된 후 게이트 전극(124)을 향하여 대략 U 자 형태로 뻗는 형태로 형성될 수 있다. 다만, 소스 전극(173)의 형태는 이 모양에 한정되는 것은 아니다.
복수의 단차 방지용 반도체(156)는 게이트 도전층과 데이터선(171)이 교차하는 부분 사이에 위치하며, 게이트 도전층으로 인하여 발생하는 단차로 데이터선(171)이 단선되는 것을 방지할 수 있다.
드레인 전극(175)은 데이터선(171) 및 소스 전극(173)과 이격되어 있다. 드레인 전극(175)은 게이트 전극(124)과 중첩하는 영역에서 소스 전극(173)과 마주하는 부분 및 확장부(177)를 포함할 수 있다. 서로 마주보는 드레인 전극(175)과 소스 전극(173) 사이의 영역 대부분은 채널 반도체(154)와 중첩할 수 있다.
확장부(177)는 유지 전극선(131)의 확장부(131c)와 서로 중첩할 수 있다. 확장부(177)는 게이트 절연막(140)을 사이에 두고 유지 전극선(131)의 확장부(131c)와 중첩하여 유지 커패시터(Cst)를 형성할 수 있다. 유지 커패시터(Cst)는 데이터선(171a, 171b)으로부터 데이터 전압이 드레인 전극(175) 및 화소 전극(191)에 인가되지 않을 때에도 드레인 전극(175) 및 이에 연결된 화소 전극(191)에 인가된 전압을 유지하는 역할을 할 수 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 채널 반도체(154)와 함께 스위칭 소자인 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 채널 반도체(154)에 형성된다.
데이터 도전층 및 노출된 반도체층 위에는 보호막(180)이 위치한다. 보호막(180)은 질화규소(SiNx) 또는 산화규소(SiOx) 등의 무기 절연 물질을 포함할 수 있다.
보호막(180) 위에 색필터(230)가 위치할 수 있다. 색필터(230)는 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 색필터(230)는 기본색(primary color) 중 하나를 고유하게 표시할 수 있다.
보호막(180) 및 색필터(230)는 접촉 구멍(185)을 포함할 수 있다. 접촉 구멍(185)은 드레인 전극(175)의 확장부(177) 상에 위치하며, 접촉 구멍(185)을 통해 드레인 전극(175)과 화소 전극(191)이 연결될 수 있다.
보호막(180) 및 색필터(230) 위에는 화소 전극(191) 및 차폐 전극(shielding electrode)(199)을 포함하는 화소 전극층이 위치할 수 있다. 화소 전극층은 ITO(indium tin oxide), IZO(indium zinc oxide) 등의 투명한 도전 물질이나 알루미늄(Al), 은(Ag), 크롬(Cr) 또는 그 합금 등의 금속을 포함할 수 있다.
도 16에 예시한 바와 같이, 화소 전극(191)의 전체적인 모양은 대략적으로 사각형이며, 화소 전극(191)의 일부가 제거된 패턴을 포함할 수 있다. 제거된 패턴에 따라 화소 전극(191)은 가로 줄기부(192), 세로 줄기부(193), 복수의 미세 가지부(194), 연결부(196) 및 확장부(197)를 포함한다.
가로 줄기부(192)는 제1 방향(X)으로 연장되어 있고, 세로 줄기부(193)는 가로 줄기부(192)에 십(十)자 형태로 연결되어 제2 방향(Y)로 연장되어 있을 수 있다.
화소 전극(191)은 가로 줄기부(192) 및 세로 줄기부(193)에 의해, 4개의 부영역(R1, R2, R3, R4)으로 구분될 수 있다.
복수의 미세 가지부(194)는 4개의 부영역(R1, R2, R3, R4)에 위치하며, 가로 줄기부(192) 및 세로 줄기부(193)로부터 제1 방향(X) 및 제2 방향(Y)으로 비스듬한 대각선 방향으로 연장되어 있다. 세로 줄기부(193)를 사이에 두고 마주하는 두 부영역(R1과 R2)(R3와 R4)에 위치하는 미세 가지부(194)는 서로 다른 방향으로 연장되어 있다.
이웃하는 미세 가지부(194) 사이에는 전극이 제거되어 있고, 이를 미세 슬릿이라고도 한다.
미세 가지부(194)가 가로 줄기부(192) 또는 세로 줄기부(193)와 이루는 예각은 약 40° 내지 약 45° 일 수 있으나 이에 한정되지 않고 액정 표시 장치의 시인성 등의 표시 특성을 고려하여 적절히 조절될 수 있다.
연결부(196)는 R3 부영역의 미세 가지부(194)와 연결되어 있을 수 있다. 확장부(197)는 연결부(196)를 통해 R3 부영역의 미세 가지부(194)와 연결되어, 드레인 전극(175)의 확장부(177)와 중첩할 수 있다.
화소 전극(191)의 확장부(197)는 접촉 구멍(185)을 통해, 드레인 전극(175)과 전기적으로 연결되어 데이터 전압을 전달받을 수 있다.
화소 전극(191)의 좌우 가장자리의 끝 부분은 도 16에 예시한 바와 같이, 유지 전극선(131)의 세로부(131b)와 중첩할 수 있다. 실시예에 따라, 화소 전극(191)의 좌우 가장자리는 세로부(131b)와 중첩하지 않을 수도 있다.
차폐 전극(199)은 화소 전극(191)과 이격되어 있으며 대체로 제1 방향(X)으로 연장되어 있을 수 있고, 복수의 게이트선(121a, 121b) 중 일부와 중첩하는 영역에 위치할 수 있다. 차폐 전극(199)은 게이트선(121)과 중첩하며, 제2 데이터선(171b)의 일부와 중첩하도록 제2 방향(Y)으로 위치할 수도 있다.
차폐 전극(199)은 공통 전극(270)과 동일한 전압을 인가 받는다. 차폐 전극(199)과 공통 전극(270) 사이에는 전계가 발생하지 않고, 그 사이에 위치하는 액정 분자들(31)은 배열되지 않는다. 차폐 전극(199)과 공통 전극(270)의 사이의 액정은 블랙(black) 상태가 된다. 이와 같이 액정 분자들(31)이 블랙을 나타내는 경우, 액정 분자(31) 자체로 차광 부재의 기능을 할 수 있다.
다음에는, 하부의 제1 기판(10)과 서로 마주보며 상부에 위치하는 제2 기판(20)을 중심으로 설명한다.
제2 기판(20)의 아래에는 차광 부재(light blocking member)(220)가 위치할 수 있다. 차광 부재(220)는 이웃한 화소 전극(191)들 사이의 빛샘을 막을 수 있다. 특히, 차광 부재(220)는 이웃한 화소 전극(191)들 사이의 영역에 주로 위치할 수 있다. 차광 부재(220)은 빛이 투과되는 개구부(미도시)를 포함할 수도 있다.
공통 전극(270)은 제2 기판(20)과 차광 부재(220) 아래에 위치한다. 공통 전극(270)은 표시 영역(DA)에 대응하는 영역의 대부분에서 연속적으로 형성되어 있을 수 있다. 공통 전극(270)도 화소 전극층과 마찬가지로 ITO, IZO 등의 투명한 도전 물질이나 알루미늄(Al), 은(Ag), 크롬(Cr) 또는 그 합금 등의 금속을 포함할 수 있다. 공통 전극(270)은 슬릿 등을 포함하도록 패터닝되어 있지 않을 수 있으나 경우에 따라 일부에 형성된 슬릿이나 절개부 등을 포함할 수도 있다.
앞에서 제1 기판(10) 위에 위치하는 것으로 설명한 색필터(230)는 이와 달리 제2 기판(20)과 공통 전극(270) 사이에 위치할 수도 있다.
액정층(3)은 제1 기판(10)과 제2 기판(20) 사이에 위치한다.
액정층(3)은 음의 유전율 이방성을 가지는 액정 분자들(31)을 포함할 수 있다. 액정 분자(31)는 액정층(3)에 전기장이 없는 상태에서 대체로 그 장축이 제1 및 제2 기판(10, 20)의 면에 대하여 수직 또는 수직에서 일정한 각도만큼 기울어져 있도록 배향되어 있을 수 있다. 액정 분자(31)는 화소 전극(191)의 패터닝된 부분들(예를 들어, 미세 가지부(194))의 엣지와 공통 전극(270) 사이의 프린지 필드(fringe field) 또는 단차에 따라 프리 틸트(pre-tilt)되어 있을 수 있다.
제1 기판(10)에는 화소 전극(191)과 색필터(230)를 덮도록 제1 배향막(11)이 위치하고, 제2 기판(20)에는 공통 전극(270) 아래에 제2 배향막(21)이 위치할 수 있다. 두 배향막(11, 21)은 수직 배향막일 수 있다. 액정층(3)에 인접한 배향막(11, 21)의 면에는 반응성 모노머(reactive monomer, RM)가 자외선 등의 광과 반응하여 형성된 복수의 중합체 돌기들이 위치할 수 있고, 이러한 중합체 돌기는 액정층(3)의 액정 분자(31)의 프리 틸트를 유지할 수 있는 기능을 할 수 있다.
데이터 전압이 인가된 화소 전극(191)은 제2 기판(20)의 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(191, 270) 사이에 위치하는 액정층(3)의 액정 분자들(31)의 배열 방향을 결정한다. 이와 같이 결정된 액정 분자들(31)의 방향에 따라 액정층(3)을 통과하는 빛의 휘도를 제어한다.
도 15 내지 도 17에서 예시한 표시 장치에서와 같이 제1 데이터선(171a)(즉, 자기 데이터선) 및 제2 데이터선(171b)(즉, 이웃 데이터선)이 화소 전극(191)과 중첩할 수 있다. 이러한 경우에도 화소 전극(191)과 자기 데이터선 사이에 제1 기생 커패시터가 형성되고, 화소 전극(191)과 이웃 데이터선 사이에 제2 기생 커패시터가 형성될 수 있고, 제1 기생 커패시터와 제2 기생 커패시터에 의해 화소 전압의 편차가 발생할 수 있다.
이러한 경우에도, 도 1 내지 도 12에서 상술한 바와 같이 패널 센서(110)를 이용하여 화소 전극(191)과 이에 인접한 제1 및 제2 데이터선(171a, 171b) 사이의 기생 용량을 보상하는 데이터 전압을 복수 화소(PX)에 인가할 수 있고, 이에 따라 수직 크로스토크와 같은 화질 저하가 발생하지 않도록 할 수 있다.
이하, 도 18을 참조하여 본 발명의 다른 실시예에 따른 표시 장치에 대하여 설명한다. 도 1과 비교하여 차이점 위주로 설명한다.
도 18은 본 발명의 다른 실시예에 따른 표시 장치를 간략히 도시한 블록도이다.
도 18을 참조하면, 표시 영역(DA)은 복수의 표시 영역(DA1, DA2, DA3)으로 구분될 수 있다. 예를 들어, 표시 영역(DA)은 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 제3 표시 영역(DA3)을 포함할 수 있다. 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 제3 표시 영역(DA3) 각각은 복수의 화소(PX), 복수의 게이트선 및 복수의 데이터선을 포함할 수 있다.
표시 장치의 제조 과정에서, 제1 표시 영역(DA1)에 포함되는 복수의 데이터선, 제2 표시 영역(DA2)에 포함되는 복수의 데이터선 및 제3 표시 영역(DA3)에 포함되는 복수의 데이터선은 서로 다른 마스크를 이용하여 패터닝된다. 그리고 제1 표시 영역(DA1)에 포함되는 복수의 화소(PX)의 화소 전극, 제2 표시 영역(DA2)에 포함되는 복수의 화소의 화소 전극 및 제3 표시 영역(DA3)에 포함되는 복수의 화소의 화소 전극은 서로 다른 마스크를 이용하여 패터닝된다.
주변 영역(PA)에는 제1 표시 영역(DA1)에 대응하는 제1 패널 센서(110a), 제2 표시 영역(DA2)에 대응하는 제2 패널 센서(110b) 및 제3 표시 영역(DA3)에 대응하는 제3 패널 센서(110c)가 위치할 수 있다. 제1 표시 영역(DA1)에 포함되는 복수의 데이터선 및 화소 전극이 형성될 때 제1 패널 센서(110a)가 함께 형성될 수 있다. 제2 표시 영역(DA2)에 포함되는 복수의 데이터선 및 화소 전극이 형성될 때 제2 패널 센서(110b)가 함께 형성될 수 있다. 제3 표시 영역(DA3)에 포함되는 복수의 데이터선 및 화소 전극이 형성될 때 제3 패널 센서(110c)가 함께 형성될 수 있다.
제1 패널 센서(110a), 제2 패널 센서(110b) 및 제3 패널 센서(110c) 각각은 도 3 및 도 4에서 예시한 구조 또는 도 9 및 도 10에서 예시한 구조를 가질 수 있다. 전원 공급부(320)는 제1 패널 센서(110a)를 통해 제1 표시 영역(DA1)에 포함되는 화소 전극과 데이터선의 정렬 오차에 따른 제1 기생 용량을 메모리(210)에 저장하고, 제2 패널 센서(110b)를 통해 제2 표시 영역(DA2)에 포함되는 화소 전극과 데이터선의 정렬 오차에 따른 제2 기생 용량을 메모리(210)에 저장하고, 제3 패널 센서(110c)를 통해 제3 표시 영역(DA3)에 포함되는 화소 전극과 데이터선의 정렬 오차에 따른 제3 기생 용량을 메모리(210)에 저장할 수 있다.
신호 제어부(310)는 메모리(210)에 저장된 기생 용량의 값을 읽고, 제1 표시 영역(DA1), 제2 표시 영역(DA2) 및 제3 표시 영역(DA3) 각각에 대해 도 5 내지 도 8에서 상술한 방법 또는 도 11과 도 12에서 상술한 방법으로 기생 용량을 보상하여 수직 크로스토크가 발생하지 않도록 할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 표시 기판
110: 패널 센서
111: 제1 센싱 전극
112: 제2 센싱 전극
113: 제3 센싱 전극
200: 제1 인쇄회로기판
300: 제2 인쇄회로기판
310: 신호 제어부
320: 전원 공급부

Claims (20)

  1. 화소 전극;
    상기 화소 전극에 전기적으로 연결되는 자기 데이터선;
    상기 화소 전극에 전기적으로 연결되지 않고 상기 화소 전극에 인접한 이웃 데이터선;
    상기 화소 전극과 동일한 층에 위치하는 제1 센싱 전극;
    상기 제1 센싱 전극과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일정 거리 이격되어 있는 제2 센싱 전극; 및
    상기 자기 데이터선 및 상기 이웃 데이터선과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일부 중첩하여 제1 센싱 커패시터를 형성하고, 상기 제2 센싱 전극과 일부 중첩하여 제2 센싱 커패시터를 형성하는 제3 센싱 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    제1 센싱 전극은 제1 방향으로 연장되는 제1 연결부 및 상기 제1 연결부로부터 제2 방향으로 연장되는 제1 연장부를 포함하고,
    상기 제2 센싱 전극은 상기 제1 방향으로 연장되는 제2 연결부 및 상기 제2 연결부로부터 상기 제2 방향으로 연장되는 제2 연장부를 포함하고,
    상기 제3 센싱 전극은 상기 제1 방향으로 연장되는 제3 연결부 및 상기 제3 연결부로부터 상기 제2 방향으로 연장되는 제3 연장부를 포함하고,
    상기 제3 연장부가 상기 제1 연장부와 일부 중첩하고 상기 제2 연장부와 일부 중첩하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제2 센싱 커패시터의 용량은 상기 화소 전극과 상기 자기 데이터선 사이에 형성되는 제1 기생 커패시터의 용량에 대응하고,
    상기 제1 센싱 커패시터의 용량은 상기 화소 전극과 상기 이웃 데이터선 사이에 형성되는 제2 기생 커패시터의 용량에 대응하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 센싱 전극에 제1 기준 전압이 인가되고, 상기 제2 센싱 전극에 제2 기준 전압이 인가될 때, 상기 제3 센싱 전극에는 상기 제1 기준 전압과 상기 제2 기준 전압 사이의 전압이 형성되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 센싱 전극에 형성되는 전압을 측정 전압으로서 피드백 받고, 상기 측정 전압으로부터 상기 화소 전극과 상기 자기 데이터선 사이에 형성되는 제1 기생 커패시터의 용량 및 상기 화소 전극과 상기 이웃 데이터선 사이에 형성되는 제2 기생 커패시터의 용량을 측정하는 전원 공급부를 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 기생 커패시터와 상기 제2 기생 커패시터의 용량을 저장하는 메모리를 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 기생 커패시터의 용량이 상기 제2 기생 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함하는 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 기생 커패시터의 용량이 상기 제1 기생 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 센싱 커패시터의 용량이 상기 제1 센싱 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 센싱 커패시터의 용량이 상기 제2 센싱 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함하는 표시 장치.
  11. 화소 전극;
    상기 화소 전극에 전기적으로 연결되는 자기 데이터선;
    상기 화소 전극에 전기적으로 연결되지 않고 상기 화소 전극에 인접한 이웃 데이터선;
    상기 자기 데이터선 및 상기 이웃 데이터선과 동일한 층에 위치하는 제1 센싱 전극;
    상기 제1 센싱 전극과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일정 거리 이격되어 있는 제2 센싱 전극; 및
    상기 화소 전극과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일부 중첩하여 제1 센싱 커패시터를 형성하고, 상기 제2 센싱 전극과 일부 중첩하여 제2 센싱 커패시터를 형성하는 제3 센싱 전극을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 센싱 커패시터의 용량은 상기 화소 전극과 상기 자기 데이터선 사이에 형성되는 제1 기생 커패시터의 용량에 대응하고,
    상기 제2 센싱 커패시터의 용량은 상기 화소 전극과 상기 이웃 데이터선 사이에 형성되는 제2 기생 커패시터의 용량에 대응하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 기생 커패시터의 용량이 상기 제2 기생 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함하는 표시 장치.
  14. 제12 항에 있어서,
    상기 제2 기생 커패시터의 용량이 상기 제1 기생 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함하는 표시 장치.
  15. 제11 항에 있어서,
    상기 제1 센싱 커패시터의 용량이 상기 제2 센싱 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함하는 표시 장치.
  16. 제11 항에 있어서,
    상기 제2 센싱 커패시터의 용량이 상기 제1 센싱 커패시터의 용량보다 큰 경우, 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 영상 데이터 신호를 생성하는 신호 제어부를 더 포함하는 표시 장치.
  17. 복수의 화소 전극 및 복수의 데이터선을 포함하는 제1 표시 영역;
    복수의 화소 전극 및 복수의 데이터선을 포함하는 제2 표시 영역;
    상기 제1 표시 영역에 포함되는 화소 전극과 데이터선의 정렬 오차에 따른 제1 기생 용량을 측정하기 위한 제1 패널 센서;
    상기 제2 표시 영역에 포함되는 화소 전극과 데이터선의 정렬 오차에 따른 제2 기생 용량을 측정하기 위한 제2 패널 센서;
    상기 제1 및 제2 기생 용량을 저장하는 메모리; 및
    상기 제1 및 제2 기생 용량을 보상하는 영상 데이터 신호를 생성하는 신호 제어부를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 패널 센서 및 상기 제2 패널 센서 각각은,
    상기 복수의 화소 전극과 동일한 층에 위치하는 제1 센싱 전극;
    상기 제1 센싱 전극과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일정 거리 이격되어 있는 제2 센싱 전극; 및
    상기 복수의 데이터선과 동일한 층에 위치하고, 상기 제1 센싱 전극과 일부 중첩하여 제1 센싱 커패시터를 형성하고, 상기 제2 센싱 전극과 일부 중첩하여 제2 센싱 커패시터를 형성하는 제3 센싱 전극을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    화소 전극에 전기적으로 연결되는 자기 데이터선과 상기 화소 전극 간의 제1 이격 거리가 상기 화소 전극에 전기적으로 연결되지 않고 인접한 이웃 데이터선과 상기 화소 전극 간의 제2 이격 거리보다 작은 경우, 상기 신호 제어부는 저계조의 데이터 전압이 더욱 낮은 계조의 전압이 되도록 영상 신호를 보정하여 상기 영상 데이터 신호를 생성하는 표시 장치.
  20. 제18 항에 있어서,
    화소 전극에 전기적으로 연결되는 자기 데이터선과 상기 화소 전극 간의 제1 이격 거리가 상기 화소 전극에 전기적으로 연결되지 않고 인접한 이웃 데이터선과 상기 화소 전극 간의 제2 이격 거리보다 큰 경우, 상기 신호 제어부는 저계조의 데이터 전압이 더욱 높은 계조의 전압이 되도록 영상 신호를 보정하여 상기 영상 데이터 신호를 생성하는 표시 장치.
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