KR20200092326A - 전기 회로, 전기 회로 상에 형성된 칩 카드를 위한 전자 모듈, 및 이러한 전기 회로의 제조 방법 - Google Patents

Abstract

본 발명은 칩 카드와 같은 카드 내로 집적되기로 한 모듈의 제조를 위한, 예를 들어 인쇄 회로 유형의 전기 회로에 관한 것이다. 모듈은 칩이 판독/기입 시스템에 접속되고, 그와 통신하게 하는 전기 콘택 패드들 - 또는 접속기들(3) - 을 포함한다. 전기 콘택 패드들은 백색 또는 백색에 가까운 색을 전기 콘택 패드들에 제공하기 위해 로듐 합금(13)의 층으로 적어도 부분적으로 덮힌다. 본 발명은 또한 이러한 전기 회로를 제조하는 방법에 관한 것이다.

Description

전기 회로, 전기 회로 상에 형성된 칩 카드를 위한 전자 모듈, 및 이러한 전기 회로의 제조 방법

본 발명은 전기 회로들의 분야에 관한 것이다.

예를 들어, 본 발명에 따른 전기 회로들은 기판 상에 이전에 퇴적된 도전성 층 내로 에칭된 도전성 트랙들 및/또는 전기적 콘택 랜드들(contact lands)을 갖는 인쇄 회로들, 또는 컷 아웃되고 절연 기판으로 공동-라미네이팅된 도전성 재료의 시트로 각각 이루어진, 하나 이상의 리드 프레임을 포함하는 기타 회로들일 수 있다. 이러한 전기 회로들은, 예를 들어 전자 칩 카드 모듈들을 위한 콘택들, 칩 카드들을 위한 안테나들, 콘택들과 안테나 둘 다를 포함하는 혼합된 회로 등의 제조를 위해 사용된다.

칩 카드들은 다목적 이용: 신용 카드들, 이동 전화용 SIM 카드들, 교통 카드들, 식별 카드들 등을 갖고, 본 발명은 완제품 상에서 가시적인 도전성 트랙들 및/또는 콘택 랜드들을 포함하는 인쇄 회로들의 제조를 위해 특히 이점이 있다.

예시로서, 칩 카드들의 예를 취하면, 이들은 일반적으로, 예를 들어 플라스틱으로 만들어지고, 별도로 제조된 전자 모듈이 통합되는, 카드의 주 몸체를 형성하는 강성 캐리어로 이루어진다. 이 전자 모듈은 일반적으로 가요성이고, 칩(집적 회로)을 구비하는 인쇄 회로, 및 칩 내의 데이터가 판독 및/또는 기입되게 하는 디바이스에 칩을 접속하기 위한 수단을 포함한다. 이러한 접속 수단 - 또는 접속기들 - 은 예를 들어, 캐리어의 표면 상에, 전자 모듈과 동일 평면에 있는 도전성 금속 트랙들로 형성된 콘택들이다. 우수한 기계적 강도 및 우수한 내식성뿐만 아니라, 한편으로는 칩과 콘택들 사이에 그리고 다른 한편으로는 콘택들과 판독/기입 디바이스 사이에 양호한 전기적 도전성을 나타내는 콘택들이 필요한 것 외에, 칩 카드 제조자들은 콘택들의 색을 카드의 색 또는 색들과 일치시키기를 원한다. 이 목적을 위해, 콘택들은 금 마감재를 획득하기 위해 금의 층, 또는 은 마감재를 획득하기 위해 은 또는 팔라듐의 층으로 일반적으로 덮힌다.

더 많은 색들을 획득하기 위해서는, 문서 US 6259035B1에서 설명된 것과 같은 방법을 사용하는 것이 가능하다. 이 방법은 더 넓은 스펙트럼의 색들을 획득하기 위해 금, 팔라듐 또는 은에 기초하는 용액들의 사용에 기초한다.

본 발명의 목적은 백색 또는 백색에 가까운 색(예를 들어, 백색에 가까운 금속성 광택)을 갖는, 완제품 상에 가시적이면서도, 칩 카드 콘택 모듈에서의 사용에 적합한 전기적 및 기계적 특성들을 유지하는 도전성 트랙들을 포함하는 가요성 인쇄 회로들을 제조하는 것이다.

이 목적을 위해, 본 발명에 따르면, 전기 회로는 다음의 배열들을 포함하는, 칩 카드 모듈들의 제조를 위해 설계되었다.

전기 회로는 기판 및 적어도 하나의 도전성 트랙을 포함한다. 기판은 유전체 기판, 예를 들어 유리 에폭시이다. 유리하게는, 이 기판은 가요성이다. 도전성 트랙은, 예를 들어 포토리소그래피에 의해 제조된다. 즉 도전성 재료, 예를 들어 구리 또는 구리 합금의 층을, 층 패턴들이 이후 예를 들어 전기적 콘택들로서 사용될 수 있는 하나 이상의 도전성 트랙 또는 랜드를 제조하기 위해 유리하게 에칭되는 기판에 본딩 또는 라미네이팅함으로써 이루어진다. 대안적으로, 패턴들은 도전성 재료, 예를 들어 구리 또는 구리 합금의 시트로부터, 그들을 유전체 기판으로 공동-라미네이팅하기 전에 절단된다("리드프레임" 기술이라고 공지됨).

도전성 트랙은 또한 패턴들을 에칭하기 전 또는 후에, 또는 패턴들을 컷 아웃하기 전 또는 후에 퇴적된, (예를 들어, 니켈, 니켈-인, 코발트-텅스텐 합금, 금, 은, 팔라듐 또는 이들의 합금들 중 하나의) 금속화의 하나 이상의 층을 포함할 수 있다. 도전성 트랙은 이들 층 중 적어도 하나의 층의 적어도 일부의 상부 상에, 전기퇴적에 의해 도전성 트랙 상에 퇴적된 로듐 합금으로 만들어진 가시 표면 층을 포함하고, 로듐 합금 내의 로듐 중량 농도는 50% 이상이다. 유리하게는, 금속화의 층들 중 적어도 하나는, 로듐 합금으로부터의 원소들의 하부 층들 내로 및/또는 하부 도전성 트랙 내로의 확산, 및/또는 도전성 트랙의 금속(예를 들어, 구리)의 그것 상에 퇴적된 층들 내로 및 특히 구리 내로의 확산을 제한 또는 방지하는 것을 가능하게 하는 장벽 층을 형성한다.

로듐은 도전성 트랙 상의 백색 겉보기(white appearance)를 제공한다. 보다 구체적으로, 로듐의 표면 층은 회색-백색 금속성 겉보기를 갖는다. 그것은 이 층이 그것과 접속기, 예를 들어 칩 카드 판독/기입 디바이스의 접속기 사이의 양호한 콘택(압력) 접속을 위해 적합한 도전성을 갖게 한다. 그러나, 그것의 중량 농도는 유리하게는 로듐에 특정된 특성들 및 특히 내식성 및 퇴적의 백색을 유지하기 위해 50% 이상이어야 한다.

본 발명에 따른 전기 회로는 유리하게는 서로 독립적으로 또는 하나 이상의 다른 것과 조합하여 고려된 다음의 특성들 중 하나 또는 다른 것을 포함한다:

- 로듐 합금은 루테늄을 포함하고;

- 그것은 장벽 층 상에 퇴적된 프라이머 층을 포함하고, 로듐 합금의 표면 층 아래에서, 이 프라이머 층은 다음의 리스트: 로듐, 루테늄, 팔라듐, 은 및 금 내에 포함된 금속들 중 적어도 하나, 또는 금속의 적어도 하나의 합금을 포함하고;

- 프라이머 층의 두께는 15나노미터 이하이고; (특히, 로듐 합금이 퇴적된 것 이외의 표면 상의 장벽 층 상에 층, 예를 들어 금의 층의 퇴적이 이 층이 과도하게 패시베이팅되기 전에 신속하게 이루어진다면 프라이머 층은 있지 않을 수 있다);

- 로듐 합금의 층의 두께는 10나노미터 내지 150나노미터이다.

본 발명은 또한 위에 언급된 것과 같은 전기 회로로부터 획득된 칩 카드를 위한 전자 모듈, 및 이 전기 회로를 제조하는, 특히 칩 카드 모듈들을 제조하는 방법에 관한 것이다.

그러므로, 전자 모듈은 기판 및 칩에 전기적으로 접속된 콘택 랜드를 형성하는 적어도 하나의 도전성 트랙을 갖는, 본 발명에 따른 전기 회로를 포함하고, 도전성 트랙은 로듐 합금의 전기퇴적된 층으로 적어도 부분적으로 덮히고, 합금 내의 로듐의 중량 농도는 50% 초과이다. 유리하게는, 로듐 합금의 층은 전기퇴적에 의한 로듐 합금의 표면 층의 퇴적 전에, 도전성 트랙 상에 퇴적된 장벽 층 상에 전기퇴적되고, 이 장벽 층은 다음의 리스트: 순수 니켈, 니켈-인 합금 및 코발트-텅스텐 합금으로부터의 원소들 중 적어도 하나를 포함한다.

제조 방법은 다음의 단계들을 포함한다:

- 기판을 제공하는 단계;

- 기판 상에 도전성 층을 제조하는 단계, 이 도전성 트랙은 도전성 트랙 상의 전기퇴적에 의해 퇴적된, 로듐 합금으로 형성된 가시 표면 층으로 적어도 부분적으로 덮히고, 로듐 합금 내의 로듐의 중량 농도는 50% 이상이다. 유리하게는, 로듐 합금의 층은 전기퇴적에 의한 로듐 합금의 표면 층의 퇴적 전에, 도전성 트랙 상에 퇴적된 장벽 층 상에 전기퇴적되고, 이 장벽 층은 다음의 리스트: 순수 니켈, 니켈-인 합금 및 코발트-텅스텐 합금으로부터의 원소들 중 적어도 하나를 포함한다.

본 발명에 따른 방법은 유리하게는 서로 독립적으로 또는 하나 이상의 다른 것과 조합하여 고려된 다음의 특성들 중 하나 또는 다른 것을 포함한다:

- 프라이머 층은 전기퇴적에 의한 로듐 합금의 표면 층 상의 퇴적 전에, 장벽 층 상에 퇴적되고, 이 프라이머 층은 다음의 리스트: 로듐, 루테늄, 팔라듐, 은 및 금 내에 포함된 금속들 중 적어도 하나 또는 금속의 적어도 하나의 합금을 포함하고;

- 도전성 트랙은 포토리소그래피에 의해 제조된 콘택들의 세트를 포함하고, 포토리소그래피에 의한 콘택들의 제조는 전기퇴적에 의한 로듐 합금의 표면 층 상의 퇴적 전에 행해지고;

- 도전성 트랙은 기판 상으로 리드 프레임을 공동-라미네이팅함으로써 제조된다.

본 발명의 다른 특징들 및 장점들은 상세한 설명 및 첨부 도면을 읽으면 분명해질 것이다.
도 1은 본 발명에 따른 모듈의 예를 포함하는 칩 카드를 사시도로 개략적으로 도시한다.
도 2는 칩 카드 모듈을 위한 복수의 접속기를 포함하는, 본 발명에 따른 전기 회로의 부분을 위에서 본 것을 개략적으로 도시하고;
도 3은 도 1에 도시한 것과 같은 모듈을 위한 접속기의 예를 단면도로 부분적으로 그리고 개략적으로 도시하고;
도 4a 내지 4k는 본 발명에 따른 방법의 구현의 예의 단계들을 개략적으로 도시하고;
도 5는 본 발명에 따른 방법을 사용하여 획득될 수 있는 적층된 층들의 예를 개략적으로 도시하고, 층들의 성질이 아래 표에 명시되어 있다.

본 문서에서, 본 발명에 따른 전기 회로의 예시적인 응용이 칩 카드들의 분야로부터 취해지지만, 본 기술 분야의 통상의 기술자는 발명적 기술을 습득하지 않고서, 다른 전기 회로 응용들로 이 예를 바꿀 수 있다. 특히, 본 발명은 소비자에 의해 사용되는 것과 같이, 특히 도전성 트랙들이 완제품 상에서 가시적일 수 있는 모든 경우들에서 유리하다. 예를 들어, SD 메모리 카드들 또는 USB 키들을 위한 백색 콘택들을 제조하는 것은 미학적 부가 가치를 가져다 줄 수 있다.

도 1에 의해 예시된, 본 발명에 따른 전기 회로의 예시적인 응용에 따르면, 칩 카드(1)는 접속기(3)를 갖는 모듈(2)을 포함한다. 모듈(2)은 일반적으로 카드 내에 만들어진 캐비티 내로 삽입되는 별개의 요소의 형태로 제조된다. 이 요소는 접속기(3)가 그 위에 제조되고, 접속기(3)를 포함하는 기판 반대의 면을 통해, 칩(도시 안됨)이 후속하여 접속되는, PET, 유리 에폭시 등의 일반적으로 가요성인 기판(4)(도 2 참조)을 포함한다.

도 2는 전기 회로, 여기서는 6개의 접속기들(3)을 갖는 인쇄 회로(5)의 부분의 예를 도시한다. 각각의 접속기(3)는 도전성 트랙(6)으로 형성된 콘택 랜드(8)를 포함한다. 여기에 예시된 예에서, 8개의 전기적 콘택들(7)이 도전성 트랙들(6)로부터 형성된다.

보다 구체적으로, 도 3에 단면도로 도시한 것과 같이, 접속기(3)(즉, 기본적으로 칩이 없는 모듈)는 기판(4), 접착 층(9), 구리 층(10), 니켈 층(11)(니켈-인의 제2 층이 그 위에 남아 있는 순수 니켈의 제1 층으로 잠재적으로 실제로 구성됨), 임의적 프라이머 층(12) 및 마지막으로 로듐 합금(13)의 층으로 형성된 다층 구조를 갖는다.

도 4a 내지 4k는 접속기(3)를 제조하는 본 발명에 따른 예시적인 방법의 상이한 단계들을 개략적으로 도시한다. 이들 단계는

- 기판(4)을 제공하는 단계(도 4a);

- 접착 층(9)으로 기판(4)의 한 면을 코팅하는 단계(도 4b);

- 칩이 나중에 하우징되는 접속 웰들(14) 및 잠재적인 캐비티(15)를 제조하기 위해 접착 층(9)을 구비한 기판(4)을 뚫는 단계(도 4c);

- 구리, 알루미늄 또는 다른 것의 시트와 같은 도전성 층(10)을 갖는 접착 층(9)를 구비한 기판(4)을 착물화(complexing)하고, 접착 층(9)을 가열-가교결합하고, 이렇게 획득된 복합물을 탈산화(deoxidizing)하는 단계(도 4d);

- 도전성 층(10) 상에 드라이 필름 포토레지스트(16)를 라미네이팅하는 단계(도 4e);

- 마스크를 통해 필름 포토레지스트(16)를 노출하는 단계(도 4f);

- 필름 포토레지스트(16)를 현상하는 단계(도 4g);

- 필름 포토레지스트(16)에 의해 보호되지 않는 영역들 내의 도전성 층(10)을 화학적으로 에칭하는 단계(도 4h);

- 필름 포토레지스트(16)를 용해하는 단계(도 4i);

- 니켈(또는 합금된 니켈)의 장벽 층(11), 잠재적인 프라이머 층(12), 및 접속 웰들(14)의 하부에 퇴적된 하나 이상의 잠재적인 층(예를 들어, 니켈(11) 및 금(19))을 형성하기 위해, 하나 이상의 단계에서, 에칭한 후에 획득된 도전성 층(17)의 트랙들을 금속화하는 단계(도 4j); 및

- 로듐 합금(13)의 층을 형성하기 위해 다시 금속화하는 단계(도 4k)를 포함한다. 금(19)의 잠재적인 층은 또한 로듐 합금 이전이 아니라 이후에 퇴적될 수 있다는 점에 주목하여야 한다.

이 마지막 단계는 유리하게는 후방 면(18)(즉 완제품 상에서 가시적이지 않게 된 면)을 보호하고 마스킹함으로써 수행된다. 예를 들어, 마스크는 도전성 트랙들(6)을 수용하는 전기 회로의 반대의 면에 도포된다. 구체적으로, (로듐 합금을 수용하기로 된, "전방 면" 또는 "콘택 면"이라고 하는 것과 반대되는) 도전성 트랙들의 후방 면 상에, 칩과의 접속을 위한 배선들의 더 양호한 납땜성을 획득하기 위해, 로듐 합금을 퇴적하는 단계에서 이 면 상에, 보호 필름을 도포함으로써 또는 마스킹 벨트를 도포함으로써 아니면 선택적인 금속화 휠을 사용함으로써 선택적 금속화를 수행하는 것이 유리할 수 있다. 그러므로, 선택적 마스킹에 의해, 칩의 접속 배선들을 납땜하기 위해 후방 면 상에 표면 층으로서 금을 남겨 놓는 가능성이 유지된다.

로듐 합금(13)의 층은 (전기화학)에 의해 퇴적된다. 그것의 두께는 10나노미터 내지 150나노미터이다. 퇴적 조건들과 함께, 이 두께는 실질적으로 투명한 퇴적을 획득하는 것을 가능하게 한다. 로듐 합금은 유리하게는 로듐-루테늄 합금이고, 여기서 로듐은 합금의 50% 이상의 중량을 나타낸다. 루테늄 농도가 증가하면 전해 조들의 용액들의 비용이 감소하지만, 더 어두운 색의 합금에 이르게 된다.

로듐 합금 용액은 예를 들어 Metalor® 또는 Umicore®에 의해 시판되고 있는 용액이다. 유리하게는, 이 용액은 술팜산이 없고/없거나 실질적으로 마그네슘이 없는(즉 마그네슘 농도가 모든 경우들에서 1ppm보다 낮은) 것을 포함한다(예를 들어 황산 마그네슘의 형태로).

퇴적은 55℃ +/- 10℃의 온도에서, 로듐의 5 +8/-3g/l, 루테늄의 0 내지 0.5g/l 및 1 미만의 pH를 포함하는 용액으로 수행된다. 금속화의 레이트는 로듐 합금의 원하는 두께를 제조하기 위해 사용되는 전해 금속화 전지들의 수에 따라 조정된다. 전류 밀도 조건들은 또한 처리될 영역들, 원하는 두께 및 원하는 합금의 조성에 따라 조정된다.

본 발명에 따른 방법을 사용하여 획득된 로듐 합금의 층은 필드의 사양에 맞는 양호한 내식성 및 500mΩ보다 낮은 전기 저항을 갖는다.

아래의 표는 본 발명에 따른 방법(도 5를 참조 - 도 5에서, 후방 면 상에 퇴적된 임의의 금속 층들은 도시되지 않음)을 사용하여, 구리, 알루미늄 또는 다른 것의 시트와 같은 도전성 층(10) 상에 제조될 수 있는, 층들 A 내지 D(층 A는 장벽 층을 형성하고, 층들 B 및 C는 프라이머 층들을 형성할 수 있다)의 적층들의 일부 예들을 제시한다.

상기 표에서, 니켈은 코발트-텅스텐 합금으로 대체될 수 있다.

위에 설명된 방법의 변형에 따르면, 로듐 합금을 퇴적하는 단계 전에 마스크를 제조함으로써, 황색 배경(예를 들어, 금의 하부 층) 또는 더 어두운 회색(예를 들어, 팔라듐, 은 또는 니켈의 하부 층) 상의 회색-백색의 로고들과 같은 패턴들을 제조하는 것이 가능하다. 이러한 패턴들은 또한 그래픽 개인화 또는 복사 방지의 목적들을 위해 제조될 수 있다.

Claims (11)

1. 기판(4) 및 적어도 하나의 도전성 트랙(6)을 포함하는, 특히 칩 카드 모듈들을 제조하기 위한 전기 회로에 있어서 - 상기 도전성 트랙(6)은 상기 도전성 트랙(6) 상에 전기퇴적에 의해 퇴적된, 로듐 합금(13)으로 형성된 가시 표면 층으로 적어도 부분적으로 덮힘 -,
   상기 로듐 합금 내의 로듐의 중량 농도(concentration by weight)는 50% 이상이고, 상기 로듐 합금은 전기퇴적에 의한 상기 로듐 합금의 표면 층의 퇴적 전에, 상기 도전성 트랙(6) 상에 퇴적된 적어도 하나의 장벽 층 상에 퇴적되고, 상기 장벽 층은 다음의 리스트: 순수 니켈, 니켈-인 합금 및 코발트-텅스텐 합금으로부터의 원소들 중 적어도 하나를 포함하는 것을 특징으로 하는 전기 회로.
2. 제1항에 있어서, 상기 로듐 합금은 루테늄을 포함하는 전기 회로.
3. 제1항 또는 제2항에 있어서, 상기 장벽 층 상에 퇴적된 프라이머 층(12)을 포함하고, 상기 로듐 합금의 상기 표면 층 아래에서, 상기 프라이머 층(12)은 다음의 리스트: 로듐, 루테늄, 팔라듐, 은 및 금 내에 포함된 금속들 중 적어도 하나, 또는 금속의 적어도 하나의 합금을 포함하는 전기 회로.
4. 제3항에 있어서, 상기 프라이머 층(12)의 두께는 15나노미터 이하인 전기 회로.
5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 로듐 합금(13)의 층의 두께는 10나노미터 내지 150나노미터인 전기 회로.
6. 제1항 내지 제5항 중 어느 한 항에 청구된 전기 회로를 포함하는, 칩 카드를 위한 전자 모듈로서,
   기판(4), 및 칩에 전기적으로 접속되는 콘택 랜드(contact land)(8)를 형성하는 적어도 하나의 도전성 트랙(6)을 갖고, 상기 도전성 트랙(6)은 로듐 합금(13)의 층으로 적어도 부분적으로 덮히고, 상기 합금 내의 로듐의 중량 농도는 50% 초과이고, 상기 로듐 합금(13)의 층은 전기퇴적에 의한 상기 로듐 합금의 표면 층의 퇴적 전에, 상기 도전성 트랙(6) 상에 퇴적된 장벽 층 상에 전기퇴적되고, 상기 장벽 층은 다음의 리스트: 순수 니켈, 니켈-인 합금 및 코발트-텅스텐 합금으로부터의 원소들 중 적어도 하나를 포함하는 전자 모듈.
7. - 기판(4)을 제공하는 단계;
   - 상기 기판(4)을 적어도 부분적으로 덮는 도전성 층(6)을 제조하는 단계
   를 포함하는, 전기 회로를 제조하는, 특히 칩 카드 모듈들을 제조하는 방법에 있어서 - 상기 도전성 트랙(6)은 상기 도전성 트랙(6) 상에 전기퇴적에 의해 퇴적된, 로듐 합금(13)으로 만들어진 가시 표면 층으로 적어도 부분적으로 덮힘 -,
   상기 로듐 합금 내의 로듐의 중량 농도는 50% 이상이고, 상기 로듐 합금(13)의 층은 순수 니켈, 니켈-인 합금 및 코발트-텅스텐 합금으로 이루어진 리스트로부터의 재료들 중 적어도 하나를 포함하는 장벽 층(11) 상에 적어도 부분적으로 전기분해로(electrolytically) 퇴적되는 것을 특징으로 하는 방법.
8. 제7항에 있어서, 전기퇴적에 의한 상기 로듐 합금의 표면 층의 퇴적 전에, 상기 장벽 층 상에 프라이머 층(12)이 퇴적되고, 상기 프라이머 층(12)은 다음의 리스트: 로듐, 루테늄, 팔라듐, 은 및 금 내에 포함된 금속들 중 적어도 하나 또는 금속의 적어도 하나의 합금을 포함하는 방법.
9. 제7항 또는 제8항에 있어서, 상기 도전성 트랙은 전기퇴적에 의한 상기 로듐 합금의 표면 층의 퇴적 전에, 포토리소그래피에 의해 만들어진 콘택들의 세트를 포함하는 방법.
10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 도전성 트랙은 상기 기판(4) 상으로 리드 프레임을 공동-라미네이팅(co-laminating)함으로써 제조되는 방법.
11. 제7항 내지 제10항 중 어느 한 항에 있어서, 상기 도전성 층으로 적어도 부분적으로 덮힌 것과 반대되는 상기 기판의 면은 적어도 부분적으로 마스킹되는 방법.

Images