KR20200092044A - 이미지 센서 - Google Patents

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Abstract

성능 및 집적도가 향상된 이미지 센서가 제공된다. 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 기판의 제1 면 상의 제1 유기 광전 변환층, 제1 유기 광전 변환층과 접속되고, 기판을 관통하여 제1 면으로부터 제2 면까지 연장되는 제1 관통 비아, 기판의 제2 면 내의 제1 플로팅 확산 영역, 및 기판의 제2 면 상의 제1 트랜지스터 구조체를 포함하고, 제1 트랜지스터 구조체는, 제1 관통 비아와 제1 플로팅 확산 영역을 연결하는 반도체층과, 반도체층 상의 게이트 전극과, 반도체층과 게이트 전극 사이의 게이트 유전막을 포함한다.

Description

이미지 센서{IMAGE SENSOR}
본 발명은 이미지 센서에 관한 것이다. 보다 구체적으로, 본 발명은 유기 광전 변환층을 포함하는 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센서는 전하 결합형(CCD; Charge Coupled Device) 이미지 센서와 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센서를 포함할 수 있다.
최근에는 이미지 센서에 형성되는 픽셀들이 향상된 수광 효율 및 광 감도(sensitivity)를 가지도록 반도체 기판의 후면을 통하여 입사광이 조사되어 광전 변환되는 후면 조사형(BSI; backside illumination) 이미지 센서가 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 성능 및 집적도가 향상된 이미지 센서를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은에 인접하는 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 기판의 제1 면 상의 제1 유기 광전 변환층, 제1 유기 광전 변환층과 접속되고, 기판을 관통하여 제1 면으로부터 제2 면까지 연장되는 제1 관통 비아, 기판의 제2 면 내의 제1 플로팅 확산 영역, 및 기판의 제2 면 상의 제1 트랜지스터 구조체를 포함하고, 제1 트랜지스터 구조체는, 제1 관통 비아와 제1 플로팅 확산 영역을 연결하는 반도체층과, 반도체층 상의 게이트 전극과, 반도체층과 게이트 전극 사이의 게이트 유전막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 광이 입사되는 제1 면 및 제1 면과 대향되는 제2 면을 포함하는 기판, 기판의 제2 면 내의 플로팅 확산 영역, 기판을 관통하여 제1 면으로부터 제2 면까지 연장되는 관통 비아, 기판의 제2 면 상의 제1 층간 절연막, 제1 층간 절연막을 관통하여 관통 비아와 접속되는 제1 콘택, 제1 층간 절연막을 관통하여 플로팅 확산 영역과 접속되는 제2 콘택, 및 제1 층간 절연막 상의 트랜지스터 구조체를 포함하고, 트랜지스터 구조체는, 제1 콘택과 제2 콘택을 연결하는 반도체층과, 반도체층 상의 게이트 전극과, 반도체층과 게이트 전극 사이의 게이트 유전막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서는, 서로 반대되는 제1 면 및 제2 면을 포함하는 기판, 기판 내의 제1 플로팅 확산 영역, 기판의 제1 면 상에 차례로 적층되는 제1 하부 전극, 제1 유기 광전 변환층 및 제1 상부 전극, 및 기판의 제2 면 상에, 제1 하부 전극과 제1 플로팅 확산 영역을 연결하는 제1 전송 트랜지스터를 포함하고, 제1 전송 트랜지스터는 기판의 제2 면과 이격되어 배치된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역의 예시적인 회로도이다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 개략적인 평면도이다.
도 4는 도 3의 단위 픽셀 영역을 설명하기 위한 레이아웃도이다.
도 5는 도 4의 A-A를 따라 절단한 예시적인 단면도이다.
도 6은 도 5의 S1을 확대한 확대도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다.
도 8은 도 7의 S2를 확대한 확대도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다.
도 10은 도 9의 S3를 확대한 확대도이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다.
도 12는 도 11의 S4를 확대한 확대도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다.
도 14는 도 13의 S5를 확대한 확대도이다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다.
도 16은 도 15의 S6를 확대한 확대도이다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다.
도 18는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역의 예시적인 회로도이다.
도 19는 도 18의 이미지 센서를 설명하기 위한 예시적인 단면도이다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역의 예시적인 회로도이다.
도 21은 도 20의 이미지 센서를 설명하기 위한 예시적인 단면도이다.
도 22은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역을 설명하기 위한 레이아웃도이다.
도 23는 도 22의 B-B를 따라 절단한 예시적인 단면도이다.
이하에서, 도 1 내지 도 23를 참조하여 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 블록도이다. 도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역의 예시적인 회로도이다.
도 1을 참조하면, 몇몇 실시예에 따른 이미지 센서는 액티브 픽셀 센서 어레이(10; APS, Active Pixel Sensor array), 행 디코더(20; row decoder), 행 드라이버(30; row driver), 열 디코더(40; column decoder), 타이밍 발생기(50; timing generator), 상관 이중 샘플러(60; CDS, Correlated Double Sampler), 아날로그 디지털 컨버터(70; ADS, Analog to Digital Converter) 및 입출력 버퍼(80; I/O buffer)를 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀 영역을 포함하고, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 액티브 픽셀 센서 어레이(10)에 의해 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공될 수 있다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀 영역을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공할 수 있다. 단위 픽셀 영역이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링할 수 있다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력할 수 있다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(미도시)로 디지털 신호를 출력할 수 있다.
도 2를 참조하면, 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역(PU)은 반도체 광전 변환 소자(PD), 제1 전송 트랜지스터(TG), 제1 플로팅 확산 영역(FD), 제1 리셋 트랜지스터(RG), 제1 소스 팔로워 트랜지스터(SF), 제1 선택 트랜지스터(SEL), 제1 유기 광전 변환 소자(OPD1), 제2 전송 트랜지스터(OTG1), 제2 플로팅 확산 영역(OFD1), 제2 리셋 트랜지스터(ORG1), 제2 소스 팔로워 트랜지스터(OSF1) 및 제2 선택 트랜지스터(OSEL1)를 포함할 수 있다.
반도체 광전 변환 소자(PD)는 광을 흡수하여 광량에 대응하는 전하를 축적할 수 있다. 반도체 광전 변환 소자(PD)는 예를 들어, 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode), 유기 포토 다이오드(organic photo diode), 퀀텀닷(quantum dot) 및 이들의 조합을 포함할 수 있다.
반도체 광전 변환 소자(PD)는 축적된 전하를 제1 플로팅 확산 영역(FD)으로 전송하는 제1 전송 트랜지스터(TG)와 커플링될 수 있다. 제1 플로팅 확산 영역(FD)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에 전하가 누적적으로 저장될 수 있다.
제1 전송 트랜지스터(TG)는 반도체 광전 변환 소자(PD)로부터 생성된 전하를 제1 플로팅 확산 영역(FD)으로 전송할 수 있다. 제1 전송 트랜지스터(TG)는 소정의 바이어스(예컨대, 제1 전송 신호(TX))를 인가하는 전송 라인에 의해 구동되는 트랜지스터를 포함할 수 있다. 제1 전송 트랜지스터(TG)가 제1 전송 신호(TX)에 의해 턴온(turn-on)되면, 반도체 광전 변환 소자(PD)로부터 생성된 전하는 제1 플로팅 확산 영역(FD)으로 전송될 수 있다.
제1 소스 팔로워 트랜지스터(SF)는 제1 플로팅 확산 영역(FD)에 의해 제어되는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 할 수 있다. 제1 소스 팔로워 트랜지스터(SF)는 제1 플로팅 확산 영역(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 제1 출력 라인(Vout1)으로 제공할 수 있다. 예를 들어, 제1 소스 팔로워 트랜지스터(SF)의 드레인에 제공되는 소정의 전기적 포텐셜(예컨대 제1 전원 전압(VDD1))이 제1 플로팅 확산 영역(FD)에 의해 제어되어 제1 출력 라인(Vout1)으로 제공될 수 있다.
제1 선택 트랜지스터(SEL)는 행 단위로 읽어낼 단위 픽셀 영역을 선택할 수 있다. 제1 선택 트랜지스터(SEL)는 소정의 바이어스(예컨대, 제1 행 선택 신호(SX1))를 인가하는 선택 라인에 의해 구동되는 트랜지스터를 포함할 수 있다. 예를 들어, 제1 선택 트랜지스터(SEL)가 제1 행 선택 신호(SX1)에 의해 턴온되면, 제1 선택 트랜지스터(SEL)의 드레인에 제공되는 소정의 전기적 포텐셜(예컨대, 제1 소스 팔로워 트랜지스터(SF)의 소스로부터 제공되는 전기적 포텐셜)이 제1 출력 라인(Vout1)으로 출력될 수 있다.
제1 리셋 트랜지스터(RG)는 제1 플로팅 확산 영역(FD)을 주기적으로 리셋시킬 수 있다. 제1 리셋 트랜지스터(RG)는 소정의 바이어스(예컨대, 제1 리셋 신호(RX1))를 인가하는 리셋 라인에 의해 구동되는 트랜지스터를 포함할 수 있다. 제1 리셋 신호(RX1)에 의해 제1 리셋 트랜지스터(RG)가 턴온되면, 제1 리셋 트랜지스터(RG)의 드레인에 제공되는 소정의 전기적 포텐셜(예컨대 제1 전원 전압(VDD1))이 제1 플로팅 확산 영역(FD)으로 전달될 수 있다.
제1 유기 광전 변환 소자(OPD1)는 광을 흡수하여 광량에 대응하는 전하를 축적할 수 있다. 제1 유기 광전 변환 소자(OPD1)는 반도체 광전 변환 소자(PD)와 다른 파장의 광을 감지할 수 있다. 예를 들어, 반도체 광전 변환 소자(PD)는 적색 광 또는 청색 광을 감지할 수 있고, 제1 유기 광전 변환 소자(OPD1)는 녹색 광을 감지할 수 있다.
제1 유기 광전 변환 소자(OPD1)는 예를 들어, 유기 포토 다이오드(organic photo diode)를 포함할 수 있다.
제1 유기 광전 변환 소자(OPD1)는 축적된 전하를 제2 플로팅 확산 영역(OFD1)으로 전송하는 제2 전송 트랜지스터(OTG1)와 커플링될 수 있다. 제2 플로팅 확산 영역(OFD1)은 전하를 전압으로 전환하는 영역으로, 기생 커패시턴스를 갖고 있기 때문에 전하가 누적적으로 저장될 수 있다.
제2 전송 트랜지스터(OTG1)는 제1 유기 광전 변환 소자(OPD1)로부터 생성된 전하를 제2 플로팅 확산 영역(OFD1)으로 전송할 수 있다. 제2 전송 트랜지스터(OTG1)는 소정의 바이어스(예컨대, 제2 전송 신호(OTX1))를 인가하는 전송 라인에 의해 구동되는 트랜지스터를 포함할 수 있다. 제2 전송 트랜지스터(OTG1)가 제2 전송 신호(OTX1)에 의해 턴온되면, 제1 유기 광전 변환 소자(OPD1)로부터 생성된 전하는 제2 플로팅 확산 영역(OFD1)으로 전송될 수 있다.
제2 소스 팔로워 트랜지스터(OSF1)는 제2 플로팅 확산 영역(OFD1)에 의해 제어되는 소스 팔로워 버퍼 증폭기 역할을 할 수 있다. 제2 소스 팔로워 트랜지스터(OSF1)는 제2 플로팅 확산 영역(OFD1)의 전기적 포텐셜의 변화를 증폭하고 이를 제2 출력 라인(Vout2)으로 제공할 수 있다. 예를 들어, 제2 소스 팔로워 트랜지스터(OSF1)의 드레인에 제공되는 소정의 전기적 포텐셜(예컨대 제2 전원 전압(VDD2))이 제2 플로팅 확산 영역(OFD1)에 의해 제어되어 제2 출력 라인(Vout2)으로 제공될 수 있다.
제2 선택 트랜지스터(OSEL1)는 행 단위로 읽어낼 단위 픽셀 영역을 선택할 수 있다. 제2 선택 트랜지스터(OSEL1)는 소정의 바이어스(예컨대, 제2 행 선택 신호(OSX1))를 인가하는 선택 라인에 의해 구동되는 트랜지스터를 포함할 수 있다. 예를 들어, 제2 선택 트랜지스터(OSEL1)가 제2 행 선택 신호(OSX1)에 의해 턴온되면, 제2 선택 트랜지스터(OSEL1)의 드레인에 제공되는 소정의 전기적 포텐셜(예컨대, 제2 소스 팔로워 트랜지스터(OSF1)의 소스로부터 제공되는 전기적 포텐셜)이 제2 출력 라인(Vout2)으로 출력될 수 있다.
제2 리셋 트랜지스터(ORG1)는 제2 플로팅 확산 영역(OFD1)을 주기적으로 리셋시킬 수 있다. 제2 리셋 트랜지스터(ORG1)는 소정의 바이어스(예컨대, 제2 리셋 신호(ORX1))를 인가하는 리셋 라인에 의해 구동되는 트랜지스터를 포함할 수 있다. 제2 리셋 신호(ORX1)에 의해 제2 리셋 트랜지스터(ORG1)가 턴온되면, 제2 리셋 트랜지스터(ORG1)의 드레인에 제공되는 소정의 전기적 포텐셜(예컨대 제2 전원 전압(VDD2))이 제2 플로팅 확산 영역(OFD1)으로 전달될 수 있다.
제1 전송 신호(TX), 제1 선택 신호(SX), 제1 리셋 신호(RX), 제2 전송 신호(OTX1), 제2 선택 신호(OSX1) 및 제2 리셋 신호(ORX1)는, 예를 들어, 도 1의 행 드라이버(30)로부터 출력될 수 있다.
도 3은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 개략적인 평면도이다. 도 4는 도 3의 단위 픽셀 영역을 설명하기 위한 레이아웃도이다. 도 5는 도 4의 A-A를 따라 절단한 예시적인 단면도이다. 도 6은 도 5의 S1을 확대한 확대도이다. 설명의 편의를 위해, 도 1 및 도 2를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3 및 도 4를 참조하면, 몇몇 실시예에 따른 이미지 센서는 센서 어레이 영역(I) 및 주변 회로 영역(II)을 포함할 수 있다.
센서 어레이 영역(I)은, 예를 들어, 도 1의 액티브 픽셀 센서 어레이(10)가 형성되는 영역일 수 있다. 센서 어레이 영역(I)의 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀 영역을 포함할 수 있다. 예를 들어, 센서 어레이 영역(I)의 액티브 픽셀 센서 어레이(10)는 도 2의 단위 픽셀 영역(PU)을 포함할 수 있다.
주변 회로 영역(II)은, 예를 들어, 도 1의 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70) 등이 형성되는 영역일 수 있다. 도 2에서, 주변 회로 영역(II)은 센서 어레이 영역(I)을 둘러싸는 것만이 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도시되지 않았으나, 주변 회로 영역(II)은 센서 어레이 영역(I)과 중첩될 수도 있다. 예를 들어, 하부 기판 내에 주변 회로 영역(II)이 형성될 수 있고, 상기 하부 기판 상에 적층되는 상부 기판 내에 센서 어레이 영역(I)이 형성될 수도 있다.
단위 픽셀 영역(PU)은 제1 픽셀(PR1)을 포함할 수 있다. 도 4에서, 단위 픽셀 영역(PU) 내에 하나의 제1 픽셀(PR1)만이 배치되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 단위 픽셀 영역(PU) 내에 복수의 제1 픽셀(PR1)이 배치될 수도 있다.
도 3 내지 도 6을 참조하면, 몇몇 실시예에 따른 이미지 센서는 기판(100), 반도체 광전 변환층(110), 웰 불순물층(120), 제1 소자 분리막(134), 제1 관통 비아(160a), 제2 플로팅 확산 영역(140a; 도 2의 OFD1), 제1 층간 절연막(300), 제1 하부 전극(322), 제1 유기 광전 변환층(320), 제1 상부 전극(324), 마이크로 렌즈(340), 제2 층간 절연막(210) 및 제1 트랜지스터 구조체(240)를 포함한다.
기판(100)은 서로 반대되는 제1 면(100a) 및 제2 면(100b)을 포함할 수 있다. 기판(100)의 제1 면(100a)은 광이 입사되는 면일 수 있다. 예를 들어, 도 5에서, 제1 면(100a)은 기판(100)의 상면이고, 제2 면(100b)은 기판(100)의 바닥면일 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
반도체 광전 변환층(110)은 기판(100) 내에 형성될 수 있다. 반도체 광전 변환층(110)은 외부로부터 입사되는 광의 양에 비례하여 광전하를 생성할 수 있다. 즉, 반도체 광전 변환층(110)은 광을 제공받아 광 신호를 전기적 신호로 변환할 수 있다. 반도체 광전 변환층(110)은 도 2의 반도체 광전 변환 소자(PD)에 대응될 수 있다.
반도체 광전 변환층(110)은 기판(100) 내에 불순물이 도핑되어 형성될 수 있다. 예를 들어, 반도체 광전 변환층(110)은 기판(100) 내에 n형 불순물이 이온 주입되어 형성될 수 있다. 또한, 반도체 광전 변환층(110)이 포텐셜 기울기를 가질 수 있도록, 반도체 광전 변환층(110)의 상부 및 하부 사이에 불순물 농도 차이가 있을 수 있다. 예를 들어, 반도체 광전 변환층(110)은 복수 개의 불순물 영역들이 적층된 형태로 형성될 수 있다.
설명의 편의를 위해, 반도체 광전 변환층(110)과 연결되어 전기적 신호를 처리하기 위한 다양한 트랜지스터는 도시되지 않는다. 그러나, 기판(100)의 일부 영역은, 반도체 광전 변환층(110)으로부터 생성된 전기적 신호를 처리하기 위한 다양한 트랜지스터를 배치하기 위해 활용될 수 있다. 예를 들어, 기판(100)의 제2 면(100b) 상에, 제1 전송 트랜지스터(도 2의 TG), 제1 리셋 트랜지스터(도 2의 RG), 제1 소스 팔로워 트랜지스터(도 2의 SF) 및 제1 선택 트랜지스터(도 2의 SEL)가 형성될 수 있다.
웰 불순물층(120)은 반도체 광전 변환층(110)에 인접하여 형성될 수 있다. 예를 들어, 웰 불순물층(120)은 제2 면(100b)에 인접하는 기판(100) 내에 형성될 수 있다. 웰 불순물층(120)은 반도체 광전 변환층(110)과 반대의 도전형을 갖는 불순물이 기판(100) 내에 도핑되어 형성될 수 있다. 예를 들어, 웰 불순물층(120)은 p형 불순물이 이온 주입되어 형성될 수 있다.
제1 소자 분리막(134)은 제1 픽셀(PR1) 내의 활성 영역을 정의할 수 있다. 예를 들어, 제1 소자 분리막(134)은 제2 면(100b)에 인접하는 기판(100) 내에 형성될 수 있다. 제1 소자 분리막(134)은 기판(100)이 패터닝되어 형성된 얕은 트렌치(shallow trench) 내에, 절연 물질이 매립되어 형성될 수 있다. 또한, 제1 소자 분리막(134)은 웰 불순물층(120) 내에 형성될 수 있다. 이에 따라, 제1 소자 분리막(134)은, 제1 소자 분리막(134)이 형성되지 않은 웰 불순물층(120)의 영역을 활성 영역으로 정의할 수 있다.
예를 들어, 제1 소자 분리막(134)은 웰 불순물층(120) 내에 제2 플로팅 확산 영역(140a) 등의 활성 영역을 정의할 수 있다. 제2 플로팅 확산 영역(140a)은 웰 불순물층(120)과 반대의 도전형을 갖는 불순물이 도핑되어 형성될 수 있다. 예를 들어, 제2 플로팅 확산 영역(140a)은 n형 불순물이 이온 주입되어 형성될 수 있다. 제2 플로팅 확산 영역(140a)은 제1 유기 광전 변환층(320)과 연결되어, 제1 유기 광전 변환층(320)으로부터 생성된 전기적 신호를 저장할 수 있다. 제2 플로팅 확산 영역(140a)은 도 2의 제2 플로팅 확산 영역(OFD1)에 대응될 수 있다.
몇몇 실시예에 따른 이미지 센서는 제2 소자 분리막(132)을 더 포함할 수 있다. 제2 소자 분리막(132)은 단위 픽셀 영역(PU) 내의 제1 픽셀(PR1)을 정의할 수 있다. 제2 소자 분리막(132)이 형성되는 깊이는 제1 소자 분리막(134)이 형성되는 깊이보다 깊을 수 있다. 몇몇 실시예에서, 제2 소자 분리막(132)은 평면적 관점에서 제1 픽셀(PR1)을 둘러싸도록 형성될 수 있다.
제2 소자 분리막(132)은 기판(100)이 패터닝되어 형성된 깊은 트렌치(deep trench) 내에 절연 물질이 매립되어 형성될 수 있다. 예를 들어, 제2 소자 분리막(132)은 제1 면(100a)으로부터 제2 면(100b)으로 연장되도록 형성될 수 있다. 패터닝 공정에 따라, 제2 소자 분리막(132)은 제2 면(100b)으로부터 제1 면(100a)을 향하는 방향에서 그 폭이 달라지는 형상을 가질 수도 있다. 예를 들어, 도시된 것과 달리, 제2 소자 분리막(132)의 폭은 기판(100)의 제2 면(100b)으로부터 멀어짐에 따라 점점 감소할 수 있다.
몇몇 실시예에서, 제2 소자 분리막(132)은 기판(100)보다 굴절률이 낮은 절연 물질을 포함할 수 있다. 예를 들어, 기판(100)이 실리콘으로 형성된 경우에, 제2 소자 분리막(132)은 실리콘 산화막, 실리콘 질화막, 도핑되지 않은 폴리실리콘막(undoped polysilicon layer), 에어(air), 및 이들의 조합을 포함할 수 있다. 이에 따라, 제2 소자 분리막(132)은 반도체 광전 변환층(110)으로 비스듬히 입사되는 입사광을 굴절시킬 수 있다. 또한, 제2 소자 분리막(132)은 입사광에 의해 특정 픽셀에서 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 픽셀 영역으로 이동하는 것을 방지할 수 있다. 즉, 제2 소자 분리막(132)은 반도체 광전 변환층(110)의 수광률을 향상시켜 이미지 데이터의 품질을 향상시킬 수 있다.
제1 관통 비아(160a)는 기판(100)을 관통하여 제1 면(100a)으로부터 제2 면(100b)까지 연장될 수 있다. 패터닝 공정에 따라, 제1 관통 비아(160a)는 제2 면(100b)으로부터 제1 면(100a)을 향하는 방향에서 그 폭이 달라지는 형상을 가질 수도 있다. 예를 들어, 도시된 것과 달리, 제1 관통 비아(160a)의 폭은 기판(100)의 제2 면(100b)으로부터 멀어짐에 따라 점점 감소할 수 있다.
몇몇 실시예에서, 제1 관통 비아(160a)는 관통 도전체(162) 및 관통 절연체(164)를 포함할 수 있다. 제1 관통 비아(160a)의 관통 도전체(162)는 기판(100)을 관통하여 제2 면(100b)으로부터 제1 면(100a)까지 연장될 수 있다. 관통 도전체(162)는 예를 들어, 실리콘(Si)을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 관통 비아(160a)의 관통 절연체(164)는 관통 도전체(162)의 측벽을 감쌀 수 있다. 즉, 관통 절연체(164)는 기판(100)과 관통 도전체(162)를 전기적으로 절연시킬 수 있다. 관통 절연체(164)는 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(300)은 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 제1 층간 절연막(300)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 컬러 필터(310)는 기판(100)의 제1 면(100a) 상에 형성될 수 있다. 예를 들어, 제1 컬러 필터(310)는 제1 층간 절연막(300) 내에 형성될 수 있다.
몇몇 실시예에서, 제1 컬러 필터(310)는 적색(red) 필터 또는 청색(blue) 필터 중 하나의 컬러 필터를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 컬러 필터(310)는 녹색(green) 필터, 옐로우 필터(yellow filter), 마젠타 필터(magenta filter), 시안 필터(cyan filter), 또는 화이트 필터(white filter) 중 하나의 컬러 필터를 포함할 수도 있다.
몇몇 실시예에 따른 이미지 센서는 기판(100)의 제1 면(100a) 상의 반사 방지막(305)을 더 포함할 수 있다. 반사 방지막(305)은 예를 들어, 기판(100)과 제1 층간 절연막(300) 사이에 개재될 수 있다. 반사 방지막(305)은 기판(100)의 제1 면(100a)으로부터 기판(100)의 내부로 입사되는 광의 반사를 방지할 수 있다.
반사 방지막(305)은 기판(100)의 제1 면(100a)을 따라 컨포멀하게(conformally) 형성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 반사 방지막(305)은 예를 들어, 제1 컬러 필터(310)의 하면 및 측벽을 감싸는 형태로 형성될 수도 있다. 또한, 반사 방지막(305)은 단일막인 것으로 도시되었으나, 다중막으로 형성될 수도 있다. 몇몇 실시예에서, 반사 방지막(305)은 생략될 수도 있다.
제1 하부 전극(322)은 제1 층간 절연막(300) 상에 형성될 수 있다. 예를 들어, 제1 하부 전극(322)은 제1 층간 절연막(300)의 상면의 일부를 따라 연장될 수 있다. 제1 하부 전극(322)은 제1 층간 절연막(300) 내에 매립되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 유기 광전 변환층(320)은 제1 하부 전극(322) 상에 형성될 수 있다. 예를 들어, 제1 유기 광전 변환층(320)은 제1 하부 전극(322)의 상면을 따라 연장될 수 있다. 제1 유기 광전 변환층(320)은 외부로부터 입사되는 광의 양에 비례하여 광전하를 생성할 수 있다. 즉, 제1 유기 광전 변환층(320)은 광을 제공받아 광 신호를 전기적 신호로 변환할 수 있다. 제1 유기 광전 변환층(320)은 도 2의 제1 유기 광전 변환 소자(OPD1)에 대응될 수 있다.
몇몇 실시예에서, 제1 유기 광전 변환층(320)은 반도체 광전 변환층(110)과 다른 파장의 광을 감지할 수 있다. 예를 들어, 제1 유기 광전 변환층(320)은 녹색 광을 감지할 수 있다. 예를 들어, 외부로부터 입사되는 광 중 녹색 파장의 광은, 제1 유기 광전 변환층(320)에 흡수될 수 있다. 이에 따라, 제1 유기 광전 변환층(320)은 녹색 광에 대한 전기적 신호를 제공할 수 있다. 녹색 광을 제외한 다른 파장의 광은 제1 유기 광전 변환층(320)을 통과할 수 있다.
또한, 몇몇 실시예에서, 반도체 광전 변환층(110)은 적색 또는 청색의 광을 감지할 수 있다. 예를 들어, 제1 유기 광전 변환층(320)을 통과한 광은, 제1 컬러 필터(310)를 통과하여 반도체 광전 변환층(110)에 적색 광 또는 청색 광을 제공할 수 있다. 이에 따라, 반도체 광전 변환층(110)은 적색 광 또는 청색 광에 대한 전기적 신호를 제공할 수 있다.
제1 상부 전극(324)은 제1 유기 광전 변환층(320) 상에 형성될 수 있다. 예를 들어, 제1 상부 전극(324)은 제1 유기 광전 변환층(320)의 상면을 따라 연장될 수 있다. 이에 따라, 제1 유기 광전 변환층(320)은 제1 하부 전극(322)과 제1 상부 전극(324) 사이에 개재될 수 있다. 제1 하부 전극(322)과 제1 상부 전극(324)에는 서로 다른 레벨의 전압이 인가될 수 있다. 예를 들어, 제1 유기 광전 변환층(320)으로부터 생성된 전기적 신호가 제1 하부 전극(322)을 향하도록, 제1 하부 전극(322)과 제1 상부 전극(324)에는 서로 다른 레벨의 전압이 인가될 수 있다.
제1 하부 전극(322) 및 제1 상부 전극(324)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 제1 하부 전극(322) 및 제1 상부 전극(324)은 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), SnO2(Tin Dioxide), ATO(Antimony-doped Tin Oxide), AZO(Aluminium-doped Zinc Oxide), GZO(Gallium-doped Zinc Oxide), TiO2(Titanium Dioxide), FTO(Fluorine-doped Tin Oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 하부 전극(322) 및 제1 상부 전극(324)은 서로 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
제1 유기 광전 변환층(320)은 제1 관통 비아(160a)와 접속될 수 있다. 예를 들어, 제1 유기 광전 변환층(320)과 접속되는 제1 하부 전극(322)은 제1 콘택(315)을 통해 제1 관통 비아(160a)와 전기적으로 접속될 수 있다. 즉, 제1 콘택(315)은 제1 층간 절연막(300)을 관통하여 제1 하부 전극(322)과 제1 관통 비아(160a)를 연결할 수 있다.
몇몇 실시예에서, 제1 콘택(315)의 폭은 기판(100)의 제1 면(100a)으로부터 멀어짐에 따라 점점 증가할 수 있다. 이는 제1 콘택(315)을 형성하는데 이용되는 식각 공정의 특성에 기인할 수 있다.
제1 콘택(315)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 콘택(315)은 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 구리(Cu), 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다. 또한, 예를 들어, 제1 콘택(315)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등과 같은 금속 산화물, 또는 도핑된 실리콘 등과 같은 반도체 물질을 포함할 수도 있다.
마이크로 렌즈(340)는 제1 상부 전극(324) 상에 형성될 수 있다. 마이크로 렌즈(340)는 볼록한 형상을 가지며, 소정의 곡률 반경을 가질 수 있다. 이에 따라, 마이크로 렌즈(340)는 제1 픽셀(PR1)에 입사되는 광을 집광시킬 수 있다.
마이크로 렌즈(340)는 예를 들어, 광투과성 수지와 같은 유기 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 이미지 센서는, 제1 상부 전극(324)과 마이크로 렌즈(340) 사이에 개재되는 보호층(330)을 더 포함할 수 있다. 보호층(330)은 투명한 절연성 물질을 포함할 수 있다. 보호층(330)은 예를 들어, 실리콘 산화물 또는 금속 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연막(210)은 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 제2 층간 절연막(210)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터 구조체(240)는 기판(100)의 제2 면(100b)과 이격되어 배치될 수 있다. 예를 들어, 제1 트랜지스터 구조체(240)는 제2 층간 절연막(210) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 트랜지스터 구조체(240)는 제1 유기 광전 변환층(320)으로부터 생성된 전기적 신호를 제2 플로팅 확산 영역(140a)으로 전송하는 전송 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터 구조체(240)는 도 2의 제2 전송 트랜지스터(OTG1)에 대응될 수 있다.
제1 트랜지스터 구조체(240)는 제1 유기 광전 변환층(320)과 제2 플로팅 확산 영역(140a)을 연결할 수 있다. 예를 들어, 제1 유기 광전 변환층(320)과 접속되는 제1 관통 비아(160a)는 제2 콘택(222)을 통해 제1 트랜지스터 구조체(240)와 접속될 수 있다. 즉, 제2 콘택(222)은 제2 층간 절연막(210)을 관통하여 제1 관통 비아(160a)와 제1 트랜지스터 구조체(240)를 연결할 수 있다. 또한, 예를 들어, 제1 트랜지스터 구조체(240)는 제3 콘택(224)을 통해 제2 플로팅 확산 영역(140a)과 접속될 수 있다. 즉, 제3 콘택(224)은 제2 층간 절연막(210)을 관통하여 제1 트랜지스터 구조체(240)와 제2 플로팅 확산 영역(140a)을 연결할 수 있다.
몇몇 실시예에서, 제2 콘택(222)의 폭 및 제3 콘택(224)의 폭은 기판(100)의 제2 면(100b)으로부터 멀어짐에 따라 점점 증가할 수 있다. 이는 제2 콘택(222) 및 제3 콘택(224)을 형성하는데 이용되는 식각 공정의 특성에 기인할 수 있다.
몇몇 실시예에서, 제2 콘택(222) 및 제3 콘택(224)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제2 콘택(222)과 제3 콘택(224)은 서로 동일한 물질 구성을 가질 수 있다.
제2 콘택(222) 및 제3 콘택(224)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 콘택(222) 및 제3 콘택(224)은 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 구리(Cu), 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다. 또한, 예를 들어, 제2 콘택(222) 및 제3 콘택(224)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등과 같은 금속 산화물, 또는 도핑된 실리콘 등과 같은 반도체 물질을 포함할 수도 있다.
도 6에 도시된 것처럼, 제1 트랜지스터 구조체(240)는 반도체층(242), 제1 게이트 유전막(244a) 및 제1 게이트 전극(246a)을 포함할 수 있다.
반도체층(242)은 기판(100)의 제2 면(100b) 상에 형성될 수 있다. 또한, 반도체층(242)은 기판(100)의 제2 면(100b)과 이격될 수 있다. 예를 들어, 반도체층(242)은 제2 층간 절연막(210) 상에 형성될 수 있다. 반도체층(242)은 제1 관통 비아(160a)와 제2 플로팅 확산 영역(140a)을 연결할 수 있다. 예를 들어, 반도체층(242)은 제2 콘택(222) 및 제3 콘택(224)과 접속될 수 있다.
반도체층(242)은 서로 반대되는 제3 면(242a) 및 제4 면(242b)을 포함할 수 있다. 반도체층(242)의 제3 면(242a)은 기판(100)의 제2 면(100b)과 대향되는 면일 수 있다. 예를 들어, 도 6에서, 제3 면(242a)은 반도체층(242)의 상면이고, 제4 면(242b)은 반도체층(242)의 바닥면일 수 있다.
몇몇 실시예에서, 제2 콘택(222) 및 제3 콘택(224)은 반도체층(242)의 제3 면(242a)과 접속될 수 있다. 예를 들어, 제2 층간 절연막(210)을 관통하는 제2 콘택(222) 및 제3 콘택(224)은, 반도체층(242)의 제3 면(242a)과 직접(directly) 접속될 수 있다.
반도체층(242)은 반도체 물질을 포함할 수 있다. 예를 들어, 반도체층(242)은 IGZO(indium gallium zinc oxide) 또는 ITZO(indium tin zinc oxide) 등의 금속 산화물 반도체 물질, 폴리 실리콘(poly Si) 또는 비정질 실리콘(amorphous Si) 등과 같은 원소 반도체 물질, 유기 반도체 물질, 그래핀(graphene) 또는 탄소나노튜브(CNT; carbon nanotube)와 같은 탄소 반도체 물질 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 반도체층(242)은 예를 들어, CdSe, CdS, ZnO, SnO2, MoS2, TiO2, Fe2O3, WO3, InGaZnO, ZnO-Rh2O3, In2O3, ZnInO, InGaO, InZnO, ZnSnO 및 이들의 조합 중 어느 하나를 포함할 수도 있다. 몇몇 실시예에서, 반도체층(242)은 누설 전류를 감소시키기 위해 IGZO를 포함할 수 있다.
제1 게이트 유전막(244a)은 반도체층(242) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 게이트 유전막(244a)은 반도체층(242)의 제4 면(242b) 상에 형성될 수 있다. 예를 들어, 제1 게이트 유전막(244a)은 반도체층(242)의 제4 면(242b)의 프로파일을 따라 컨포멀하게(conformally) 연장될 수 있다.
제1 게이트 유전막(244a)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 높은 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈럼 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈럼 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(246a)은 제1 게이트 유전막(244a) 상에 형성될 수 있다. 즉, 제1 게이트 유전막(244a)은 반도체층(242)과 제1 게이트 전극(246a) 사이에 개재될 수 있다. 또한, 제1 게이트 전극(246a)의 적어도 일부는 제2 콘택(222)과 제3 콘택(224) 사이에 개재될 수 있다. 그러나, 제1 게이트 전극(246a)은 제2 콘택(222) 및 제3 콘택(224)과 전기적으로 절연될 수 있다.
몇몇 실시예에서, 제1 게이트 전극(246a)은 반도체층(242)의 제4 면(242b) 상에 형성될 수 있다. 이에 따라, 반도체층(242)은 기판(100)과 제1 게이트 전극(246a) 사이에 개재될 수 있다.
제1 게이트 전극(246a)은 제1 유기 광전 변환층(320)으로부터 생성된 전기적 신호를 제어할 수 있다. 예를 들어, 제1 트랜지스터 구조체(240)는 소정의 바이어스(예컨대, 제2 전송 신호(도 2의 OTX1))를 인가하는 제1 게이트 전극(246a)에 의해 구동될 수 있다. 제1 트랜지스터 구조체(240)가 제1 게이트 전극(246a)에 의해 턴온되면, 제1 유기 광전 변환층(320)으로부터 생성된 전기적 신호는 반도체층(242)을 통해 제2 플로팅 확산 영역(140a)으로 전송될 수 있다.
제1 게이트 전극(246a)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(246a)은 텅스텐(W), 티타늄(Ti), 티타늄 질화물(TiN), 구리(Cu), 알루미늄(Al) 등과 같은 금속 물질을 포함할 수 있다. 또한, 예를 들어, 제1 게이트 전극(246a)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등과 같은 금속 산화물, 또는 도핑된 실리콘 등과 같은 반도체 물질을 포함할 수도 있다.
제3 층간 절연막(230)은 제2 층간 절연막(210) 상에 형성될 수 있다. 몇몇 실시예에서, 제3 층간 절연막(230)은 제1 트랜지스터 구조체(240)를 덮을 수 있다. 제3 층간 절연막(230)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
제1 배선(260)은 제3 층간 절연막(230) 상에 형성될 수 있다. 구체적으로 도시되지 않았으나, 제1 배선(260)은 기판(100) 내의 다양한 내부 회로 소자들(예컨대, 트랜지스터 등)과 접속될 수 있다. 즉, 제1 배선(260)은 몇몇 실시예에 따른 이미지 센서의 회로를 구성하는데 이용될 수 있다.
제4 층간 절연막(250)은 제3 층간 절연막(230) 상에 형성될 수 있다. 몇몇 실시예에서, 제4 층간 절연막(250)은 제1 배선(260)을 덮을 수 있다. 도 5에서, 기판(100)의 제2 면(100b) 상에 3개의 층간 절연막만이 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 이미지 센서는 제1 유기 광전 변환층(320)으로부터 생성된 전기적 신호를 제어하는 전송 트랜지스터(예컨대, 제1 트랜지스터 구조체(240))를 포함하므로, 성능이 향상된 이미지 센서를 제공할 수 있다. 예를 들어, 전송 트랜지스터로 기능하는 제1 트랜지스터 구조체(240)는, 제1 유기 광전 변환층(320)으로부터 생성된 전기적 신호를 유지 및 샘플링함으로써 CDS(correlated double sampling) 동작을 가능하게 한다. 즉, 몇몇 실시예에 따른 이미지 센서는 제1 유기 광전 변환층(320)으로부터 생성된 전기적 신호의 잡음(noise)을 개선함으로써, 성능이 향상된 이미지 센서를 제공할 수 있다.
또한, 몇몇 실시예에 따른 이미지 센서는 기판(100)과 이격되는 전송 트랜지스터(예컨대, 제1 트랜지스터 구조체(240))를 포함하므로, 성능 및 집적도가 향상된 이미지 센서를 제공할 수 있다. 예를 들어, 제1 트랜지스터 구조체(240)는 기판(100)의 제2 면(100b)과 이격되므로, 제1 트랜지스터 구조체(240)에 의해 기판(100) 내에 발생되는 누설 전류를 방지하여 이미지 센서의 성능을 향상시킬 수 있다. 또한, 예를 들어, 제1 트랜지스터 구조체(240)는 기판(100)의 제2 면(100b)과 이격되므로, 기판(100)의 제2 면(100b) 내에 여분의 공간을 제공하여 이미지 센서의 집적도를 향상시킬 수 있다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다. 도 8은 도 7의 S2를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제2 콘택(222) 및 제3 콘택(224)은 반도체층(242)의 제4 면(242b)과 접속된다.
예를 들어, 제2 콘택(222)은 제4 콘택(231), 제2 배선(262) 및 제5 콘택(232)을 통해 반도체층(242)의 제4 면(242b)과 접속될 수 있다. 제4 콘택(231)은 제3 층간 절연막(230)을 관통하여 제2 콘택(222)과 접속될 수 있다. 제2 배선(262)은 제3 층간 절연막(230) 상에 형성되어 제4 콘택(231)과 접속될 수 있다. 제5 콘택(232)은 제3 층간 절연막(230)을 관통하여 제2 배선(262)과 반도체층(242)의 제4 면(242b)을 연결할 수 있다.
또한, 예를 들어, 제3 콘택(224)은 제6 콘택(233), 제3 배선(264) 및 제7 콘택(234)을 통해 반도체층(242)의 제4 면(242b)과 접속될 수 있다. 제6 콘택(233)은 제3 층간 절연막(230)을 관통하여 제3 콘택(224)과 접속될 수 있다. 제3 배선(264)은 제3 층간 절연막(230) 상에 형성되어 제6 콘택(233)과 접속될 수 있다. 제7 콘택(234)은 제3 층간 절연막(230)을 관통하여 제3 배선(264)과 반도체층(242)의 제4 면(242b)을 연결할 수 있다.
몇몇 실시예에서, 제4 내지 제7 콘택(231, 232, 233, 234)은 동일 레벨에서 형성될 수 있다. 예를 들어, 제4 내지 제7 콘택(231, 232, 233, 234)은 서로 동일한 물질 구성을 가질 수 있다.
몇몇 실시예에서, 제2 배선(262) 및 제3 배선(264)은 동일 레벨에서 형성될 수 있다. 예를 들어, 제2 배선(262) 및 제3 배선(264)은 서로 동일한 물질 구성을 가질 수 있다.
제5 콘택(232) 및 제7 콘택(234)은 예를 들어, 제3 층간 절연막(230)이 패터닝되어 형성된 트렌치 내에 도전 물질이 매립되어 형성될 수 있다. 즉, 반도체층(242)과 제5 콘택(232) 사이 및 반도체층(242)과 제7 콘택(234) 사이에, 산화막이 형성되는 것이 방지될 수 있다. 이에 따라, 반도체층(242)과 콘택들 사이의 접촉 저항(contact resistance)이 개선되어 성능이 향상된 이미지 센서가 제공될 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다. 도 10은 도 9의 S3를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 트랜지스터 구조체(240)는 반도체층(242), 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)을 포함한다.
몇몇 실시예에서, 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)은 반도체층(242)의 제3 면(242a) 상에 형성된다. 예를 들어, 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)은 반도체층(242)의 제3 면(242a) 상에 차례로 적층될 수 있다. 이에 따라, 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)은 기판(100)과 반도체층(242) 사이에 개재될 수 있다.
몇몇 실시예에서, 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)은 제2 층간 절연막(210) 내에 형성될 수 있다. 몇몇 실시예에서, 제2 게이트 전극(246b)은 기판(100)의 제2 면(100b)과 이격될 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다. 도 12는 도 11의 S4를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11 및 도 12를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제2 콘택(222) 및 제3 콘택(224)은 반도체층(242)의 제4 면(242b)과 접속되고, 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)은 반도체층(242)의 제3 면(242a) 상에 형성된다.
예를 들어, 제2 콘택(222)은 제4 콘택(231), 제2 배선(262) 및 제5 콘택(232)을 통해 반도체층(242)의 제4 면(242b)과 접속될 수 있다. 예를 들어, 제3 콘택(224)은 제6 콘택(233), 제3 배선(264) 및 제7 콘택(234)을 통해 반도체층(242)의 제4 면(242b)과 접속될 수 있다. 예를 들어, 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)은 반도체층(242)의 제3 면(242a) 상에 차례로 적층될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다. 도 14는 도 13의 S5를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 트랜지스터 구조체(240)는 반도체층(242), 제1 게이트 유전막(244a), 제1 게이트 전극(246a), 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)을 포함한다.
제1 게이트 유전막(244a) 및 제1 게이트 전극(246a)은 반도체층(242)의 제4 면(242b) 상에 형성될 수 있고, 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)은 반도체층(242)의 제3 면(242a) 상에 형성될 수 있다.
몇몇 실시예에서, 제2 콘택(222) 및 제3 콘택(224)은 반도체층(242)의 제3 면(242a)과 접속될 수 있다.
도 15는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다. 도 16은 도 15의 S6를 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 및 도 16을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 트랜지스터 구조체(240)는 반도체층(242), 제1 게이트 유전막(244a), 제1 게이트 전극(246a), 제2 게이트 유전막(244b) 및 제2 게이트 전극(246b)을 포함하고, 제2 콘택(222) 및 제3 콘택(224)은 반도체층(242)의 제4 면(242b)과 접속된다.
예를 들어, 제2 콘택(222)은 제4 콘택(231), 제2 배선(262) 및 제5 콘택(232)을 통해 반도체층(242)의 제4 면(242b)과 접속될 수 있다. 예를 들어, 제3 콘택(224)은 제6 콘택(233), 제3 배선(264) 및 제7 콘택(234)을 통해 반도체층(242)의 제4 면(242b)과 접속될 수 있다.
도 17은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서를 설명하기 위한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 제1 배선(260)은 기판(100)과 제1 트랜지스터 구조체(240) 사이에 개재된다.
예를 들어, 제1 배선(260)은 제3 층간 절연막(230) 내에 형성될 수 있고, 제1 트랜지스터 구조체(240)는 제3 층간 절연막(230) 상에 형성될 수 있다. 이에 따라, 제1 트랜지스터 구조체(240)는 기판(100)의 제2 면(100b)으로부터 제1 배선(260)보다 멀리 이격될 수 있다.
몇몇 실시예에서, 제1 트랜지스터 구조체(240)는 복수의 콘택을 통해 제1 관통 비아(160a)와 접속될 수 있다. 예를 들어, 제1 관통 비아(160a)는 제2 콘택(222) 및 제4 콘택(231)을 통해 반도체층(242)의 제3 면(242a)과 접속될 수 있다.
몇몇 실시예에서, 제1 트랜지스터 구조체(240)는 복수의 콘택을 통해 제2 플로팅 확산 영역(140a)과 접속될 수 있다. 예를 들어, 제2 플로팅 확산 영역(140a)은 제3 콘택(224) 및 제6 콘택(233)을 통해 반도체층(242)의 제3 면(242a)과 접속될 수 있다.
도 18는 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역의 예시적인 회로도이다. 도 19는 도 18의 이미지 센서를 설명하기 위한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 단위 픽셀 영역(PU)은 제2 유기 광전 변환 소자(OPD2), 제3 전송 트랜지스터(OTG2), 제3 플로팅 확산 영역(OFD2), 제3 리셋 트랜지스터(ORG2), 제3 소스 팔로워 트랜지스터(OSF2) 및 제3 선택 트랜지스터(OSEL2)를 더 포함한다.
제2 유기 광전 변환 소자(OPD2), 제3 전송 트랜지스터(OTG2), 제3 플로팅 확산 영역(OFD2), 제3 리셋 트랜지스터(ORG2), 제3 소스 팔로워 트랜지스터(OSF2) 및 제3 선택 트랜지스터(OSEL2)는 각각 제1 유기 광전 변환 소자(OPD1), 제2 전송 트랜지스터(OTG1), 제2 플로팅 확산 영역(OFD1), 제2 리셋 트랜지스터(ORG1), 제2 소스 팔로워 트랜지스터(OSF1) 및 제2 선택 트랜지스터(OSEL1)와 유사하므로, 이하에서 자세한 설명은 생략한다.
또한, 제3 전송 신호(OTX2), 제3 선택 신호(OSX2) 및 제3 리셋 신호(ORX2)는 각각 제2 전송 신호(OTX1), 제2 선택 신호(OSX1) 및 제2 리셋 신호(ORX1)와 유사하므로, 이하에서 자세한 설명은 생락한다.
도 19를 참조하면, 몇몇 실시예에 따른 이미지 센서는 제3 플로팅 확산 영역(140b), 제2 관통 비아(160b), 제2 하부 전극(422), 제2 유기 광전 변환층(420), 제2 상부 전극(424), 제2 관통 비아(160b) 및 제2 트랜지스터 구조체(270)를 더 포함한다.
예를 들어, 제1 소자 분리막(134)은 웰 불순물층(120) 내에 제3 플로팅 확산 영역(140b)을 정의할 수 있다. 몇몇 실시예에서, 제3 플로팅 확산 영역(140b)은 제2 플로팅 확산 영역(140a)과 이격될 수 있다. 제3 플로팅 확산 영역(140b)은 제2 유기 광전 변환층(420)과 연결되어, 제2 유기 광전 변환층(420)으로부터 생성된 전기적 신호를 저장할 수 있다. 제3 플로팅 확산 영역(140b)은 도 18의 제3 플로팅 확산 영역(OFD2)에 대응될 수 있다.
제2 관통 비아(160b)는 기판(100)을 관통하여 제1 면(100a)으로부터 제2 면(100b)까지 연장될 수 있다. 몇몇 실시예에서, 제2 관통 비아(160b)는 제1 관통 비아(160a)와 이격될 수 있다.
제2 하부 전극(422)은 제1 상부 전극(324) 상에 형성될 수 있다. 예를 들어, 제1 상부 전극(324) 상에 제5 층간 절연막(400)이 형성될 수 있고, 제2 하부 전극(422)은 제5 층간 절연막(400) 상에 형성될 수 있다.
제2 유기 광전 변환층(420)은 제2 하부 전극(422) 상에 형성될 수 있다. 제2 유기 광전 변환층(420)은 외부로부터 입사되는 광의 양에 비례하여 광전하를 생성할 수 있다. 제2 유기 광전 변환층(420)은 도 18의 제2 유기 광전 변환 소자(OPD2)에 대응될 수 있다.
몇몇 실시예에서, 제2 유기 광전 변환층(420)은 반도체 광전 변환층(110) 및 제1 유기 광전 변환층(320)과 다른 파장의 광을 감지할 수 있다. 예를 들어, 제2 유기 광전 변환층(420)은 청색 광을 감지할 수 있고, 제1 유기 광전 변환층(320)은 녹색 광을 감지할 수 있고, 반도체 광전 변환층(110)은 적색 광을 감지할 수 있다.
몇몇 실시예에서, 제1 컬러 필터(310)는 생략될 수 있다.
제2 상부 전극(424)은 제2 유기 광전 변환층(420) 상에 형성될 수 있다. 제2 유기 광전 변환층(420)으로부터 생성된 전기적 신호가 제2 하부 전극(422)을 향하도록, 제2 하부 전극(422)과 제2 상부 전극(424)에는 서로 다른 레벨의 전압이 인가될 수 있다.
제2 유기 광전 변환층(420)은 제2 관통 비아(160b)와 접속될 수 있다. 예를 들어, 제2 유기 광전 변환층(420)과 접속되는 제2 하부 전극(422)은 제8 콘택(415)을 통해 제2 관통 비아(160b)와 전기적으로 접속될 수 있다. 몇몇 실시예에서, 제1 콘택 절연체(417)는 제8 콘택(415)의 측벽을 감쌀 수 있다. 즉, 제1 콘택 절연체(417)는 제8 콘택(415)으로부터 제1 하부 전극, 제1 유기 광전 변환층(320) 및 제1 상부 전극(324)을 전기적으로 절연시킬 수 있다.
제2 트랜지스터 구조체(270)는 기판(100)의 제2 면(100b)과 이격되어 배치될 수 있다. 몇몇 실시예에서, 제2 트랜지스터 구조체(270)는 제2 유기 광전 변환층(420)으로부터 생성된 전기적 신호를 제3 플로팅 확산 영역(140b)으로 전송하는 전송 트랜지스터일 수 있다. 예를 들어, 제2 트랜지스터 구조체(270)는 도 18의 제3 전송 트랜지스터(OTG2)에 대응될 수 있다.
제2 트랜지스터 구조체(270)는 제2 유기 광전 변환층(420)과 제3 플로팅 확산 영역(140b)을 연결할 수 있다. 예를 들어, 제2 유기 광전 변환층(420)과 접속되는 제2 관통 비아(160b)는 제9 콘택(225)을 통해 제1 트랜지스터 구조체(240)와 접속될 수 있다. 또한, 예를 들어, 제2 트랜지스터 구조체(270)는 제10 콘택(226)을 통해 제3 플로팅 확산 영역(140b)과 접속될 수 있다.
도 20은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역의 예시적인 회로도이다. 도 21은 도 20의 이미지 센서를 설명하기 위한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 6, 도 18 및 도 19를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20을 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 단위 픽셀 영역(PU)은 제3 유기 광전 변환 소자(OPD3), 제4 전송 트랜지스터(OTG3), 제4 플로팅 확산 영역(OFD3), 제4 리셋 트랜지스터(ORG3), 제4 소스 팔로워 트랜지스터(OSF3) 및 제4 선택 트랜지스터(OSEL3)를 더 포함한다.
제3 유기 광전 변환 소자(OPD3), 제4 전송 트랜지스터(OTG3), 제4 플로팅 확산 영역(OFD3), 제4 리셋 트랜지스터(ORG3), 제4 소스 팔로워 트랜지스터(OSF3) 및 제4 선택 트랜지스터(OSEL3)는 각각 제1 유기 광전 변환 소자(OPD1), 제2 전송 트랜지스터(OTG1), 제2 플로팅 확산 영역(OFD1), 제2 리셋 트랜지스터(ORG1), 제2 소스 팔로워 트랜지스터(OSF1) 및 제2 선택 트랜지스터(OSEL1)와 유사하므로, 이하에서 자세한 설명은 생략한다.
또한, 제4 전송 신호(OTX3), 제4 선택 신호(OSX3) 및 제4 리셋 신호(ORX2)는 각각 제2 전송 신호(OTX1), 제2 선택 신호(OSX1) 및 제2 리셋 신호(ORX1)와 유사하므로, 이하에서 자세한 설명은 생락한다.
도 21을 참조하면, 몇몇 실시예에 따른 이미지 센서는 제4 플로팅 확산 영역(140c), 제3 관통 비아(160c), 제3 하부 전극(522), 제3 유기 광전 변환층(520), 제3 상부 전극(524), 제3 관통 비아(160c) 및 제3 트랜지스터 구조체(280)를 더 포함한다.
예를 들어, 제1 소자 분리막(134)은 웰 불순물층(120) 내에 제4 플로팅 확산 영역(140c)을 정의할 수 있다. 몇몇 실시예에서, 제4 플로팅 확산 영역(140c)은 제1 및 제2 플로팅 확산 영역(140a, 140b)과 이격될 수 있다. 제4 플로팅 확산 영역(140c)은 제3 유기 광전 변환층(520)과 연결되어, 제3 유기 광전 변환층(520)으로부터 생성된 전기적 신호를 저장할 수 있다. 제4 플로팅 확산 영역(140c)은 도 20의 제4 플로팅 확산 영역(OFD3)에 대응될 수 있다.
제3 관통 비아(160c)는 기판(100)을 관통하여 제1 면(100a)으로부터 제2 면(100b)까지 연장될 수 있다. 몇몇 실시예에서, 제3 관통 비아(160c)는 제1 및 제2 관통 비아(160a, 160b)와 이격될 수 있다.
제3 하부 전극(522)은 제2 상부 전극(424) 상에 형성될 수 있다. 예를 들어, 제2 상부 전극(424) 상에 제6 층간 절연막(500)이 형성될 수 있고, 제3 하부 전극(522)은 제6 층간 절연막(500) 상에 형성될 수 있다.
제3 유기 광전 변환층(520)은 제3 하부 전극(522) 상에 형성될 수 있다. 제3 유기 광전 변환층(520)은 외부로부터 입사되는 광의 양에 비례하여 광전하를 생성할 수 있다. 제3 유기 광전 변환층(520)은 도 20의 제3 유기 광전 변환 소자(OPD3)에 대응될 수 있다.
몇몇 실시예에서, 제3 유기 광전 변환층(520)은 제1 유기 광전 변환층(320) 및 제2 유기 광전 변환층(420)과 다른 파장의 광을 감지할 수 있다. 예를 들어, 제3 유기 광전 변환층(520)은 청색 광을 감지할 수 있고, 제2 유기 광전 변환층(420)은 녹색 광을 감지할 수 있고, 제1 유기 광전 변환층(320)은 적색 광을 감지할 수 있다.
몇몇 실시예에서, 제1 컬러 필터(310)는 생략될 수 있다. 또한, 몇몇 실시예에서, 반도체 광전 변환층(110)은 생략될 수 있다.
제3 상부 전극(524)은 제3 유기 광전 변환층(520) 상에 형성될 수 있다. 제3 유기 광전 변환층(520)으로부터 생성된 전기적 신호가 제3 하부 전극(522)을 향하도록, 제3 하부 전극(522)과 제3 상부 전극(524)에는 서로 다른 레벨의 전압이 인가될 수 있다.
제3 유기 광전 변환층(520)은 제3 관통 비아(160c)와 접속될 수 있다. 예를 들어, 제3 유기 광전 변환층(520)과 접속되는 제3 하부 전극(522)은 제11 콘택(515)을 통해 제3 관통 비아(160c)와 전기적으로 접속될 수 있다. 몇몇 실시예에서, 제2 콘택 절연체(517)는 제11 콘택(515)의 측벽을 감쌀 수 있다. 즉, 제2 콘택 절연체(517)는 제11 콘택(515)으로부터 제1 하부 전극, 제1 유기 광전 변환층(320), 제1 상부 전극(324), 제2 하부 전극, 제2 유기 광전 변환층(420) 및 제2 상부 전극(424)을 전기적으로 절연시킬 수 있다.
제3 트랜지스터 구조체(280)는 기판(100)의 제2 면(100b)과 이격되어 배치될 수 있다. 몇몇 실시예에서, 제3 트랜지스터 구조체(280)는 제3 유기 광전 변환층(520)으로부터 생성된 전기적 신호를 제4 플로팅 확산 영역(140c)으로 전송하는 전송 트랜지스터일 수 있다. 예를 들어, 제3 트랜지스터 구조체(280)는 도 20의 제4 전송 트랜지스터(OTG3)에 대응될 수 있다.
제3 트랜지스터 구조체(280)는 제3 유기 광전 변환층(520)과 제4 플로팅 확산 영역(140c)을 연결할 수 있다. 예를 들어, 제3 유기 광전 변환층(520)과 접속되는 제3 관통 비아(160c)는 제12 콘택(227)을 통해 제1 트랜지스터 구조체(240)와 접속될 수 있다. 또한, 예를 들어, 제3 트랜지스터 구조체(280)는 제13 콘택(228)을 통해 제4 플로팅 확산 영역(140c)과 접속될 수 있다.
도 22은 본 발명의 기술적 사상의 몇몇 실시예에 따른 이미지 센서의 단위 픽셀 영역을 설명하기 위한 레이아웃도이다. 도 23는 도 22의 B-B를 따라 절단한 예시적인 단면도이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 22 및 도 23를 참조하면, 몇몇 실시예에 따른 이미지 센서에서, 단위 픽셀 영역(PU)은 제2 픽셀(PR2)을 더 포함한다.
제2 픽셀(PR2)은 제1 픽셀(PR1)과 다른 파장의 광을 감지할 수 있다. 예를 들어, 제1 픽셀(PR1) 내의 반도체 광전 변환층(110)은 적색 광을 감지할 수 있고, 제2 픽셀(PR2) 내의 반도체 광전 변환층(110)은 청색 광을 감지할 수 있다.
예를 들어, 제1 픽셀(PR1) 내에는 적색 컬러 필터(R)인 제1 컬러 필터(310)가 배치될 수 있고, 제2 픽셀(PR2) 내에는 청색 컬러 필터(B)인 제2 컬러 필터(312)가 배치될 수 있다. 도 22에 도시된 것처럼, 몇몇 실시예에서, 적색 컬러 필터(R) 및 청색 컬러 필터(B)는 번갈아 배열될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PU: 단위 픽셀 영역 PR: 픽셀
I: 센서 어레이 영역 II: 주변 회로 영역
100: 기판 110: 반도체 광전 변환층
120: 웰 불순물층 132: 제1 소자 분리막
134: 제2 소자 분리막 140a: 제2 플로팅 확산 영역
160a: 관통 비아 210: 제2 층간 절연막
222: 제2 콘택 224: 제3 콘택
240: 제1 트랜지스터 구조체 260: 제1 배선
300: 제1 층간 절연막 310: 컬러 필터
315: 제1 콘택 322: 제1 하부 전극
320: 제1 유기 광전 변환층 324: 제1 상부 전극
330: 보호층 340: 마이크로 렌즈

Claims (20)

  1. 서로 반대되는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판의 상기 제1 면 상의 제1 유기 광전 변환층;
    상기 제1 유기 광전 변환층과 접속되고, 상기 기판을 관통하여 상기 제1 면으로부터 상기 제2 면까지 연장되는 제1 관통 비아;
    상기 기판의 상기 제2 면 내의 제1 플로팅 확산 영역; 및
    상기 기판의 상기 제2 면 상의 제1 트랜지스터 구조체를 포함하고,
    상기 제1 트랜지스터 구조체는, 상기 제1 관통 비아와 상기 제1 플로팅 확산 영역을 연결하는 반도체층과, 상기 반도체층 상의 게이트 전극과, 상기 반도체층과 상기 게이트 전극 사이의 게이트 유전막을 포함하는 이미지 센서.
  2. 제 1항에 있어서,
    상기 반도체층은 상기 기판의 상기 제2 면과 이격되는 이미지 센서.
  3. 제 1항에 있어서,
    상기 기판 내의 반도체 광전 변환층을 더 포함하는 이미지 센서.
  4. 제 3항에 있어서,
    상기 기판의 상기 제1 면과 상기 제1 유기 광전 변환층 사이에, 컬러 필터를 더 포함하는 이미지 센서.
  5. 제 1항에 있어서,
    상기 제1 유기 광전 변환층 상의 제2 유기 광전 변환층과,
    상기 제2 유기 광전 변환층과 접속되고, 상기 기판을 관통하여 상기 제1 면으로부터 상기 제2 면까지 연장되는 제2 관통 비아와,
    상기 기판의 상기 제2 면 내의 제2 플로팅 확산 영역과,
    상기 기판의 상기 제2 면 상에, 상기 제2 관통 비아와 상기 제2 플로팅 확산 영역을 연결하는 제2 트랜지스터 구조체를 더 포함하는 이미지 센서.
  6. 제 5항에 있어서,
    상기 제1 유기 광전 변환층과 상기 제2 유기 광전 변환층은 서로 다른 파장의 광을 흡수하는 이미지 센서.
  7. 제 1항에 있어서,
    상기 기판의 상기 제1 면과 상기 제1 유기 광전 변환층 사이의 층간 절연막과,
    상기 층간 절연막을 관통하여 상기 제1 유기 광전 변환층과 상기 제1 관통 비아를 연결하는 콘택을 더 포함하는 이미지 센서.
  8. 제 1항에 있어서,
    상기 기판의 상기 제2 면과 상기 반도체층 사이의 층간 절연막과,
    상기 층간 절연막을 관통하여 상기 제1 관통 비아와 상기 반도체층을 연결하는 제1 콘택과,
    상기 층간 절연막을 관통하여 상기 제1 플로팅 확산 영역과 상기 반도체층을 연결하는 제2 콘택을 더 포함하는 이미지 센서.
  9. 제 1항에 있어서,
    상기 반도체층은 IGZO(indium gallium zinc oxide)를 포함하는 이미지 센서.
  10. 광이 입사되는 제1 면 및 상기 제1 면과 대향되는 제2 면을 포함하는 기판;
    상기 기판의 상기 제2 면 내의 플로팅 확산 영역;
    상기 기판을 관통하여 상기 제1 면으로부터 상기 제2 면까지 연장되는 관통 비아;
    상기 기판의 상기 제2 면 상의 제1 층간 절연막;
    상기 제1 층간 절연막을 관통하여 상기 관통 비아와 접속되는 제1 콘택;
    상기 제1 층간 절연막을 관통하여 상기 플로팅 확산 영역과 접속되는 제2 콘택; 및
    상기 제1 층간 절연막 상의 트랜지스터 구조체를 포함하고,
    상기 트랜지스터 구조체는, 상기 제1 콘택과 상기 제2 콘택을 연결하는 반도체층과, 상기 반도체층 상의 게이트 전극과, 상기 반도체층과 상기 게이트 전극 사이의 게이트 유전막을 포함하는 이미지 센서.
  11. 제 10항에 있어서,
    상기 반도체층은 상기 제2 면과 대향되는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하고,
    상기 제1 콘택 및 상기 제2 콘택은 상기 반도체층의 상기 제3 면과 접속되는 이미지 센서.
  12. 제 11항에 있어서,
    상기 게이트 유전막 및 상기 게이트 전극은 상기 반도체층의 상기 제3 면 상에 배치되는 이미지 센서.
  13. 제 11항에 있어서,
    상기 게이트 유전막 및 상기 게이트 전극은 상기 반도체층의 상기 제4 면 상에 배치되는 이미지 센서.
  14. 제 10항에 있어서,
    상기 반도체층은 상기 제2 면과 대향되는 제3 면 및 상기 제3 면과 반대되는 제4 면을 포함하고,
    상기 제1 콘택 및 상기 제2 콘택은 상기 반도체층의 상기 제4 면과 접속되는 이미지 센서.
  15. 제 14항에 있어서,
    상기 제1 층간 절연막 상의 제2 층간 절연막과,
    상기 제2 층간 절연막을 관통하여 상기 반도체층의 상기 제4 면과 각각 접속되는 제3 콘택 및 제4 콘택과,
    상기 제1 콘택과 상기 제3 콘택을 연결하는 제1 배선과,
    상기 제2 콘택과 상기 제4 콘택을 연결하는 제2 배선을 더 포함하는 이미지 센서.
  16. 서로 반대되는 제1 면 및 제2 면을 포함하는 기판;
    상기 기판 내의 제1 플로팅 확산 영역;
    상기 기판의 상기 제1 면 상에 차례로 적층되는 제1 하부 전극, 제1 유기 광전 변환층 및 제1 상부 전극; 및
    상기 기판의 상기 제2 면 상에, 상기 제1 하부 전극과 상기 제1 플로팅 확산 영역을 연결하는 제1 전송 트랜지스터를 포함하고,
    상기 제1 전송 트랜지스터는 상기 기판의 상기 제2 면과 이격되어 배치되는 이미지 센서.
  17. 제 16항에 있어서,
    상기 제1 플로팅 확산 영역에 의해 제어되어 출력 전압을 생성하는 소스 팔로워 트랜지스터와,
    상기 출력 전압을 출력하는 선택 트랜지스터와,
    상기 제1 플로팅 확산 영역을 리셋시키는 리셋 트랜지스터를 더 포함하는 이미지 센서.
  18. 제 16항에 있어서,
    상기 기판 내의 반도체 광전 변환층을 더 포함하는 이미지 센서.
  19. 제 18항에 있어서,
    상기 반도체 광전 변환층과 접속되는 제2 플로팅 확산 영역과,
    상기 제2 플로팅 확산 영역에 의해 제어되어 출력 전압을 생성하는 소스 팔로워 트랜지스터와,
    상기 출력 전압을 출력하는 선택 트랜지스터와,
    상기 제2 플로팅 확산 영역을 리셋시키는 리셋 트랜지스터를 더 포함하는 이미지 센서.
  20. 제 16항에 있어서,
    상기 기판 내의 제2 플로팅 확산 영역과,
    상기 제1 상부 전극 상에 차례로 적층되는 제2 하부 전극, 제2 광전 변환층 및 제2 상부 전극과,
    상기 기판의 상기 제2 면 상에, 상기 제2 하부 전극과 상기 제2 플로팅 확산 영역을 연결하는 제2 전송 트랜지스터를 더 포함하고,
    상기 제2 전송 트랜지스터는 상기 기판의 상기 제2 면과 이격되어 배치되는 이미지 센서.
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