KR20200091356A - 응력 보상 제어 회로 및 반도체 센서 장치 - Google Patents

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KR20200091356A
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도모키 히키치
겐타로 후카이
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에이블릭 가부시키가이샤
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Abstract

(과제) 상온과 동일한 보상 오차를 고온인 경우에도 사용할 수 있고, 반도체 센서의 칩의 면적을 종래와 비교해서 저감할 수 있는 응력 보상 제어 회로를 제공한다.
(해결 수단) 반도체 센서에 인가되는 응력에 의한 검출 감도의 변화를 보상하는 응력 보상 제어 회로이고, 제 1 디프레션 트랜지스터와 제 1 인핸스먼트 트랜지스터의 응력에 의한 트랜스 컨덕턴스의 변화의 차이에 따라, 인가되고 있는 응력에 대응하는 응력 보상 전압을 생성시키는 응력 보상 전압 생성 회로를 구비하고, 응력 보상 전압에 기초하여 반도체 센서에 인가되는 응력에 대응하여 검출 감도의 보상을 행하는 응력 보상 제어 회로.

Description

응력 보상 제어 회로 및 반도체 센서 장치{STRESS COMPENSATION CONTROL CIRCUIT AND SEMICONDUCTOR SENSOR DEVICE}
본 발명은 응력 보상 제어 회로 및 반도체 센서 장치에 관한 것이다.
일반적으로 저항 브릿지형 반도체 센서 (이하, 간단히 「반도체 센서」라고 한다) 는, 반도체 칩 상에 있어서 자신을 구동시키는 구동 회로와 함께 형성되어 있다.
반도체 칩은, 패키징으로 조립을 행함으로써, 칩이 패키지의 수지에 의해 보호된다. 그래서, 반도체 센서는, 패키지의 수지가 고화될 때에 축소되기 때문에, 이 수지로부터 기계적인 응력이 인가되게 된다.
반도체 센서가 저항의 브릿지 구성으로 반도체 칩 상에 형성되어 있는 경우, 기계적인 응력이 인가됨으로써, 반도체 센서의 검출 감도가 변화되어 버린다. 반도체 센서의 검출 감도의 변화는, 정밀도가 높은 자장 강도의 검출을 방해한다.
예를 들어, 홀 소자는, 일정한 구동 전류가 공급됨으로써, 자장의 강도에 대응된 검출 전압 (VH) 을 발생시킨다. 그러나, 기계적인 응력이 인가됨으로써, 홀 소자의 자장 강도에 대한 검출 감도가, 피에조 효과에 따라 변화된다.
그래서, 홀 소자의 구동 전류를 보정하는 기술이 제안되어 있다. 홀 소자의 구동 전류를 보정하는 기술 중 하나는, 미국 특허 제7980138호 명세서에 개시되어 있다. 미국 특허 제7980138호 명세서에 개시되어 있는 장치 (이하, 「개시 장치」라고 한다.) 는, X 축 및 Y 축 각각에 평행하게 배열된 확산 저항 등의 저항 소자를 사용하여, 수지 등으로부터 홀 소자 (칩) 에 대하여 인가되고 있는 등방성 응력을 검출하고, 이 등방성 응력에 대응하여 홀 소자의 구동 전류를 보정하고 있다. 개시 장치는, 홀 소자의 구동 전류를 보정함으로써, 홀 소자에 인가되고 있는 응력에 의한 자장의 강도에 대한 검출 감도의 변화를 캔슬함으로써 보상하고, 고정밀도로 자장의 강도를 검출하고 있다.
미국 특허 제7980138호 명세서
그러나, 개시 장치에서는 확산 저항이 사용되고 있기 때문에, 기판 리크 전류가 크다. 기판 리크 전류는, 온도에 따라 그 전류량이 변화하기 때문에, 상온과 비교해서 고온인 경우에 있어서의 보상 오차가 커지는 경향이 있다. 또한, 확산 저항은, 저항값의 정밀도를 높이는 경우, 저항을 형성하기 위한 면적을 크게 할 필요가 있어, 칩의 면적이 증가되어 버린다.
본 발명은, 이와 같은 사정을 감안하여 이루어진 것으로, 넓은 온도 영역에서 안정된 보상 정밀도가 얻어지고, 반도체 센서의 칩의 면적을 종래예와 비교해서 소형화할 수 있는 응력 보상 제어 회로 및 반도체 센서 장치를 제공하는 것을 목적으로 한다.
본 발명의 응력 보상 제어 회로의 일 양태는, 반도체 센서에 인가되는 응력에 의한 검출 감도의 변화를 보상하는 응력 보상 제어 회로이고, 제 1 디프레션 트랜지스터와 제 1 인핸스먼트 트랜지스터의 응력에 의한 트랜스 컨덕턴스의 변화의 차이에 따라, 인가되고 있는 응력에 대응하는 응력 보상 전압을 생성시키는 응력 보상 전압 생성 회로를 구비하고, 상기 응력 보상 전압에 기초하여 상기 반도체 센서에 인가되는 응력에 대응하여 상기 검출 감도의 보상을 행하는 것을 특징으로 한다.
본 발명의 반도체 센서 장치의 일 양태는, 반도체 센서에 인가되는 응력에 의한 검출 감도의 변화를 보상하는 기능을 갖는 반도체 센서 장치이고, 상기 반도체 센서와, 제 1 디프레션 트랜지스터와 제 1 인핸스먼트 트랜지스터의 응력에 의한 트랜스 컨덕턴스의 변화의 차이에 따라, 인가되고 있는 응력에 대응하는 응력 보상 전압을 생성시키는 응력 보상 전압 생성 회로를 구비하고, 상기 응력 보상 전압에 기초하여 상기 반도체 센서에 인가되는 응력에 대응하여 상기 검출 감도의 보상을 행하는 것을 특징으로 한다.
본 발명에 따르면, 넓은 온도 영역에서 안정된 보상 정밀도가 얻어지고, 반도체 센서의 칩의 면적을 종래의 응력 보상 제어 회로 및 반도체 센서 장치와 비교해서 삭감할 수 있다.
도 1 은, 본 발명의 제 1 실시형태에 관련된 반도체 센서 장치의 일례를 나타내는 회로도이다.
도 2 는, 제 1 실시형태에 의한 응력 보상 전압 생성 회로의 회로예를 나타내는 회로도이다.
도 3 은, 인가되는 응력과 MOS 트랜지스터의 K 값의 대응 관계를 설명하는 도면이다.
도 4 는, 응력 보상 전압 생성 회로의 회로예의 발생하는 보상 전압의 응력에 대응된 변화를 설명하는 도면이다.
도 5 는, 제 1 실시형태에 의한 응력 보상 전압 생성 회로의 회로예를 나타내는 회로도이다.
도 6 은, 제 1 실시형태에 의한 응력 보상 전압 생성 회로의 회로예를 나타내는 회로도이다.
도 7 은, 본 발명의 제 2 실시형태에 관련된 반도체 센서 장치의 일례를 나타내는 회로도이다.
도 8 은, 제 2 실시형태에 관련된 응력 보상 전압 생성 회로의 일례를 나타내는 회로도이다.
도 9 는, 본 발명의 제 3 실시형태에 관련된 반도체 센서 장치의 일례를 나타내는 회로도이다.
도 10 은, 본 발명의 제 4 실시형태에 관련된 반도체 센서 장치의 일례를 나타내는 회로도이다.
이하, 도면을 참조하여, 본 발명의 각 실시형태에 관련된 응력 보상 제어 회로 및 반도체 센서 장치에 대해서 설명한다.
＜제 1 실시형태＞
도 1 은, 제 1 실시형태에 관련된 반도체 센서 장치의 일례인 반도체 센서 장치 (211) 의 회로도이다. 본 실시형태에 있어서는, 반도체 센서의 일례로서 홀 소자를 사용하며 설명하는데, 저항의 브릿지 구성으로 형성된 반도체 센서이면, 응력에 대응하여 반도체 센서의 검출 감도의 보상을 행할 수 있다. 또한, 본 실시형태에 있어서의 홀 소자의 검출 감도의 보상이란, 동일한 자장의 강도이면, 응력에 따르지 않고 일정한 검출값이 얻어지도록 제어하는 것을 나타내고 있다.
반도체 센서 장치 (211) 는, 제 1 실시형태에 관련된 응력 보상 제어 회로의 일례인 응력 보상 제어 회로 (311), 기준 전압 회로 (100), 전압 전류 변환 회로 (302), 홀 소자 (200), 증폭기 (400) 를 구비하고 있다. 응력 보상 제어 회로 (311) 는, 반도체 센서 장치 (211) 에 인가되는 응력에 대응하여 홀 소자 (200) 의 검출 감도를 조정하여 보상하는 보상 전류 (I1) 를 생성시키는 회로이고, 응력 보상 전압 생성 회로 (101) 와 전압 전류 변환 회로 (301) 를 구비하고 있다.
기준 전압 회로 (100) 는, 소정의 기준 전압 (Vref) 을 발생시키고, 발생된 기준 전압 (Vref) 을 전압 전류 변환 회로 (302) 에 출력시킨다. 전압 전류 변환 회로 (302) 는, 기준 전압 회로 (100) 로부터 공급되는 기준 전압 (Vref) 을, 전압/전류 (V/I) 변환 (이후, V/I 변환으로 나타낸다) 시키고, 변환된 전류 (I2) 를 홀 소자 (200) 에 출력시킨다. 응력 보상 전압 생성 회로 (101) 는, 자신에게 인가되는 응력에 대응된 전압 레벨의 보상 전압 (Vstr) 을 발생시키고, 발생된 보상 전압 (Vstr) 을 전압 전류 변환 회로 (301) 에 출력시킨다. 전압 전류 변환 회로 (301) 는, 응력 보상 전압 생성 회로 (101) 로부터 공급되는 보상 전압 (Vstr) 을, V/I 변환시키고, 변환된 보상 전류 (I1) 를 홀 소자 (200) 에 출력시킨다.
홀 소자 (200) 는, 전압 전류 변환 회로 (302) 가 출력하는 전류 (I2) 와 응력 보상 제어 회로 (311) 가 출력하는 보상 전류 (I1) 가 접속점 (300) 에서 합성된 전류를, 자신을 구동시키는 구동 전류 (IDRV) 로서 입력시킨다. 그리고, 홀 소자 (200) 는, 공급되는 구동 전류 (IDRV) 에 기초하여 자신에 대하여 수직인 자장에 대응된 검출 전압 (VH) 을 발생시키고, 발생된 검출 전압 (VH) 을 증폭기 (400) 에 출력시킨다. 증폭기 (400) 는, 홀 소자 (200) 로부터 공급되는 검출 전압 (VH) 을 증폭시키고, 증폭 전압 (Vamp) 으로서 외부 회로에 출력시킨다.
상기 서술한 바와 같이, 본 실시형태에 있어서는, 기준 전압 (Vref) 을 전류로 변환시킨 전류 (I2) 에, 반도체 센서 장치 (211) 가 형성된 반도체 칩에 대하여 인가되는 응력에 대응하여 보상 전압 (Vstr) 을 생성시키고, 이 보상 전압 (Vstr) 을 전류로 변환시킨 보상 전류 (I1) 를 부가하여, 얻어진 구동 전류 (IDRV) 로 홀 소자 (200) 를 구동시킨다. 이로써, 구동 전류 (IDRV) 가 홀 소자 (200) 의 검출 감도의 응력에 의한 변화를, 당해 응력에 대응하여 캔슬하기 때문에, 응력에 따르지 않고 홀 소자 (200) 의 검출 감도가 일정해지도록 보상할 수 있다.
이하, 응력 보상 전압 생성 회로 (101) 의 회로 구성 및 보상 전압 (Vstr) 의 생성에 관해서 설명한다.
도 2 는, 제 1 실시형태에 의한 응력 보상 전압 생성 회로의 제 1 회로예인 응력 보상 전압 생성 회로 (101) 의 구성을 나타내는 회로도이다. 응력 보상 전압 생성 회로 (101) 는, 인핸스먼트형의 P 채널형 MOS 트랜지스터 (이하, P-ENH 트랜지스터로 나타낸다) (41 및 42) 로 이루어지는 커런트 미러 회로와, 디프레션형의 N 채널형 MOS 트랜지스터 (이하, N-DEP 트랜지스터로 나타낸다) (11 및 12) 와, 인핸스먼트형의 N 채널형 MOS 트랜지스터 (이하, N-ENH 트랜지스터로 나타낸다) (21 및 22) 로 구성되어 있다.
P-ENH 트랜지스터 (41) 는, 소스가 VDD 배선 (1) 에 접속되고, 게이트 및 드레인이 접속점 (P1) 을 개재하여 N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 의 드레인에 접속되어 있다. N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 는, 게이트와 소스가 VSS 배선 (2) 에 접속되어 있다. 즉, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 는, 접속점 (P1) 과 VSS 배선 (2) 의 사이에 병렬로 배치되어 있다.
P-ENH 트랜지스터 (42) 는, 소스가 VDD 배선 (1) 에 접속되고, 게이트가 P-ENH 트랜지스터 (41) 의 게이트 및 드레인에 접속되고, 드레인이 접속점 (P2) 을 개재하여 N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 의 게이트 및 드레인에 접속되어 있다. N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 는, 소스가 VSS 배선 (2) 에 접속되어 있다. 즉, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 는, 접속점 (P2) 과 VSS 배선 (2) 의 사이에 병렬로 배치되어 있다. 또한, 접속점 (P2) 은, 배선 (51) 에 의해 전압 전류 변환 회로 (301) 를 개재하여 도 1 에 있어서의 접속점 (300) 에 접속되어 있다.
N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 는, 반도체 칩 상에 있어서 서로의 채널 방향이 직교하도록 형성되어 있다. 여기서, 채널 방향이란, 트랜지스터에 있어서의 드레인·소스 간 전류가 흐르는 방향, 즉 드레인 및 소스가 배치된 열에 대하여 평행한 방향을 나타내고 있다.
예를 들어, X 축과 Y 축으로 이루어지는 2 차원 직교 좌표계에 있어서, N-DEP 트랜지스터 (11) 는 채널 방향 R1 이 X 축 방향 (제 1 방향) 에 평행하고, N-DEP 트랜지스터 (12) 는 채널 방향 R2 가 Y 축 방향 (제 2 방향) 에 평행하다. 즉, N-DEP 트랜지스터 (11) 의 채널 방향 R1 은, N-DEP 트랜지스터 (12) 의 채널 방향 R2 에 대하여 직교하는 방향이다.
N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 는, 반도체 칩 상에 있어서 서로의 채널 방향이 직교하도록 형성되어 있다. 예를 들어, N-ENH 트랜지스터 (22) 는 채널 방향 R3 이 X 축 방향에 평행하고, N-ENH 트랜지스터 (21) 는 채널 방향 R4 가 Y 축 방향에 평행하다. 즉, N-ENH 트랜지스터 (21) 의 채널 방향 R3 은, N-ENH 트랜지스터 (22) 의 채널 방향 R4 에 대하여 직교하는 방향이다.
다음으로, 트랜지스터에 인가되는 응력과, 이 응력에 의한 MOS 트랜지스터의 트랜스 컨덕턴스 계수의 K 값 (이하, 간단히 K 값으로 나타낸다) 의 관계를 설명한다.
도 3(a) ∼ 도 3(g) 는, 인가되는 응력과 MOS 트랜지스터의 K 값의 대응 관계를 설명하는 도면이다.
도 3(a) 는, 채널 방향과 응력의 대응 관계를 설명하는 도면이다. 채널 방향 R 이 드레인 D, 게이트 G 및 소스 S 의 배열에 대하여 평행하게 되어 있다. 도 3(a) 에 있어서는, 예를 들어 채널 방향 R 이 X 축에 평행해지도록 MOS 트랜지스터가 칩 상에 형성되어 있다. 이 경우, 채널 방향 R 에 평행한 X 축 방향의 응력이 응력 (σL) 이고, 채널 방향 R 에 직각인 Y 축 방향의 응력이 응력 (σT) 이다. 한편, 도 3(a) 의 각 트랜지스터의 배치에 대하여 90°회전시킨 배치에 있어서는, X 축 방향의 응력이 σT 가 되고, Y 축 방향의 응력이 σL 이 된다.
또한, MOS 트랜지스터는, MOS 트랜지스터의 채널 방향 (X 축, Y 축) 에 대하여 홀 소자 (200) 의 전류가 흐르는 방향이 45°의 기울기를 갖도록 홀 소자 (200) 의 근방에 배치한다.
도 3(b) 는, 채널 방향에 대하여 평행하게, 즉 X 축에 평행하게 응력 (σL) 이 인가되었을 때의 N-DEP 트랜지스터의 K 값의 변화를 나타내는 그래프이다. 도 3(b) 에 있어서, 가로축이 N-DEP 트랜지스터에 인가되는 응력 (σL) 을 나타내고, 세로축이 N-DEP 트랜지스터의 K 값 (KD) 을 나타내고 있다. σL＞0 인 경우, 인장 응력으로, σL 이 커짐에 따라 K 값이 증가된다. 한편, σL＜0 인 경우, 압축 응력으로, σL 이 작아짐에 따라 K 값이 저하된다. 즉, N-DEP 트랜지스터의 K 값은 σL 의 변화에 양의 의존성 (기울기 αL＞0) 을 갖고 있다.
도 3(c) 는, 채널 방향에 대하여 수직 방향, 즉 Y 축에 대하여 평행하게 응력 (σT) 이 인가되었을 때의 N-DEP 트랜지스터의 K 값의 변화를 나타내는 그래프이다. 도 3(c) 에 있어서, 가로축이 N-DEP 트랜지스터에 인가되는 응력 (σT) 을 나타내고, 세로축이 N-DEP 트랜지스터의 K 값 (KD) 을 나타내고 있다. σT＞0 인 경우, 인장 응력으로, σT 가 커짐에 따라 K 값이 증가된다. 한편, σT＜0 인 경우, 압축 응력으로, σT 가 작아짐 (σT 의 절대값이 커짐) 에 따라 K 값이 저하된다. 즉, N-DEP 트랜지스터의 K 값은, σT 의 변화에 양의 의존성 (기울기 αT＞0) 을 갖고 있다. 또한, N-DEP 트랜지스터는αL＞αT 의 관계를 갖고 있다.
도 3(d) 는, 채널 방향에 대하여 평행하게, 즉 X 축에 평행하게 응력 (σL) 이 인가되었을 때의 N-ENH 트랜지스터의 K 값의 변화를 나타내는 그래프이다. 도 3(d) 에 있어서, 가로축이 N-ENH 트랜지스터에 인가되는 응력 (σL) 을 나타내고, 세로축이 N-ENH 트랜지스터의 K 값 (KN) 을 나타내고 있다 (σL 에 대한 KN 의 변화가 기울기 βL＞0).
도 3(e) 는, 채널 방향에 대하여 수직, 즉 Y 축에 대하여 평행하게 응력 (σT) 이 인가되었을 때의 N-ENH 트랜지스터의 K 값의 변화를 나타내는 그래프이다. 도 3(e) 에 있어서, 가로축이 N-ENH 트랜지스터에 인가되는 응력 (σT) 을 나타내고, 세로축이 N-ENH 트랜지스터의 K 값 (KN) 을 나타내고 있다 (σT 에 대한 KN 의 변화가 기울기 βT＞0).
N-ENH 트랜지스터의 K 값은, N-DEP 트랜지스터와 마찬가지로 σL 의 변화에 양의 의존성을 갖고 있다. 또한, N-ENH 트랜지스터는, σL 및 σT 의 변화의 기울기 βL, βT 각각이 N-DEP 트랜지스터와 비교해서 크다 (βL＞αL, βT＞αT). 또한, N-ENH 트랜지스터는, βL＞βT 의 관계를 갖고 있다.
도 3(f) 는, 채널 방향에 대하여 평행하게, 즉 X 축에 평행하게 응력 (σL) 이 인가되었을 때의 P-ENH 트랜지스터의 K 값의 변화를 나타내는 그래프이다. 도 3(f) 에 있어서, 가로축이 P-ENH 트랜지스터에 인가되는 응력 (σL) 을 나타내고, 세로축이 P-ENH 트랜지스터의 K 값 (｜KP｜) 을 나타내고 있다.
도 3(g) 는, 채널 방향에 대하여 수직, 즉 Y 축에 대하여 평행하게 응력 (σT) 이 인가되었을 때의 P-ENH 트랜지스터의 K 값의 변화를 나타내는 그래프이다. 도 3(g) 에 있어서, 가로축이 P-ENH 트랜지스터에 인가되는 응력 (σT) 을 나타내고, 세로축이 P-ENH 트랜지스터의 K 값 (｜KP｜) 을 나타내고 있다.
P-ENH 트랜지스터의 K 값은, N-DEP 트랜지스터 및 ENH 트랜지스터와 반대로, σL 의 변화에 음의 의존성을 갖고 (γL＜0), 한편, σT 의 변화에 양의 의존성을 갖고 있다. 또한, P-ENH 트랜지스터는 γL＜γT 의 관계를 갖고 있다.
또한, 본 실시형태에 있어서의 보상 전압 (Vstr) 을 생성시키는, 도 2 의 응력 보상 전압 생성 회로 (101) 에 있어서, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 각각이, 각각 채널 방향이 직교하도록 형성되고, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 각각의 채널 방향이 직교하도록 형성되어 있는 것은 이하와 같은 이유 때문이다. 예를 들어, N-DEP 트랜지스터 및 N-ENH 트랜지스터를, 각각 채널 방향이 평행해지도록 형성한 경우, 응력 (σL) 과 응력 (σT) 에 의한 K 값의 변화가 다르고, 생성되는 보상 전압 (Vstr) 이 응력의 방향에 의한 이방성을 갖게 된다.
상기 서술한 MOS 트랜지스터에 있어서의 응력의 방향과 K 값의 특성에 의해, 각각의 채널 방향에 따라 절대값이 동등하며 부호가 상이한 차 응력 (σdiff) 이 인가된 상태가 된다.
한편, 홀 소자의 응력에 의한 보상의 정밀도를 향상시키기 위해서는, 등방성 응력에 의존하는 홀 소자의 응력에 의한 변화에 대응시킬 필요가 있다.
그래서, 본 실시형태에 있어서는, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 와, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 가 각각 각 트랜지스터의 채널 방향이 서로 직교하도록 형성되어 있다. 그리고, 서로의 채널 방향이 직교하는, 2 개의 DEP 트랜지스터 및 2 개의 ENH 트랜지스터를, 트랜지스터 페어 (트랜지스터 세트) 로 함으로써, 차 응력 (σdiff) 에 의한 K 값의 변화분을 캔슬한다.
본 실시형태에 있어서는, 상기 서술한 N-DEP 트랜지스터, N-ENH 트랜지스터 및 P-ENH 트랜지스터에 있어서의, 응력 (σL 및 σT) 에 대응하는 변화 기울기의 차이를 이용하여, 보상 전압 (Vstr) 을 생성시키고 (보상 전압 (Vstr) 의 전압 레벨을 조정하고), 보상 전압 (Vstr) 을 사용하여 홀 소자 (200) 에 인가되는 응력에 대한 검출 감도의 변화를 캔슬한다.
즉, 본 실시형태에 있어서는, 보상 전압 (Vstr) 의 전압 레벨을 응력에 대응하여 조정하고, 홀 소자 (200) 의 검출 감도가 응력에 의해 높은 방향으로 변화된 경우, 보상 전압 (Vstr) 의 전압 레벨을 낮게 함으로써, 홀 소자 (200) 의 구동 전류 (IDRV) 를 감소시키고, 검출 감도를 저하시켜 검출 감도의 상승을 보상한다. 한편, 홀 소자 (200) 의 검출 감도가 응력에 의해 낮은 방향으로 변화된 경우, 보상 전압 (Vstr) 의 전압 레벨을 높게 하여, 홀 소자 (200) 의 구동 전류 (IDRV) 를 증가시킴으로써, 검출 감도를 상승시켜, 검출 감도의 저하를 보상한다.
이하에, 응력 보상 전압 생성 회로 (101) 에 있어서의 보상 전압 (Vstr) 의 생성에 대해서 설명한다.
도 4(a), 도 4(b) 는, 응력 보상 전압 생성 회로 (101) 에 있어서 발생하는 보상 전압 (Vstr) 의 응력에 대응된 변화를 설명하는 도면이다.
도 4(a) 는, 응력 보상 전압 생성 회로 (101) 가 생성하는 보상 전압 (Vstr) 과 드레인·소스 간 전류 (IDS) 의 대응을 나타내는 그래프이다. 세로축이 드레인·소스 간 전류 (IDS) 를 나타내고, 가로축이 게이트·소스 간 전압 (VGS) 을 나타내고 있다. 전압 (VTN) 이 N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 각각의 임계값 전압이고, 전압 (VTD) 이 N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 각각의 임계값 전압이다.
N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 에 흐르는 드레인·소스 간 전류를 합계하여, 드레인·소스 간 전류 (IDSD0, IDSD) 로 나타내고 있다. 여기서, 드레인·소스 간 전류 (IDSD0) 가 초기 상태에서의 전류값이고, 드레인·소스 간 전류 (IDSD) 가 초기 상태와 비교해서 인장 응력으로서의 응력 (σL) 및 응력 (σT) 가 저하된 상태 (즉, 압축 응력이 인가된 상태) 의 전류값이다.
또한, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 에 흐르는 드레인·소스 간 전류를 합계하여, 드레인·소스 간 전류 IDSN0, IDSN 로 나타내고 있다. 여기서, 드레인·소스 간 전류 IDSN0 가 초기 상태에서의 전류값이고, 드레인·소스 간 전류 (IDSN) 가 인장 응력으로서의 응력 (σL) 및 응력 (σT) 가 저하된 상태의 전류값이다.
이미 서술한 바와 같이, N-DEP 트랜지스터와 N-ENH 트랜지스터의 응력 (σL) 및 응력 (σT) 에 대응된 K 값의 변화량은 상이하다.
그래서, 도 4(a) 에서 알 수 있는 바와 같이, 인장 응력이 저하된 경우 (즉, 압축 응력이 인가된 경우), 응력 보상 전압 생성 회로 (101) 가 발생하는 보상 전압 (Vstr0) 이, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 와 N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 의 저하되는 전류량의 차이에 따라 보상 전압 (Vstr0) 이 전압 Δ 증가하여, 보상 전압 (Vstr1) 이 된다.
도 4(b) 는, 도 2 의 회로에 있어서, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 의 각각을, 채널 방향이 서로 직교하도록 형성된 P-ENH 트랜지스터의 세트로 치환한 경우에 있어서의 보상 전압 (Vstr) 과 드레인·소스 간 전류 (IDS) 의 대응을 나타내는 그래프이다. 세로축이 드레인·소스 간 전류 (IDS) 를 나타내고, 가로축이 게이트·소스 간 전압 (VGS) 을 나타내고 있다. 전압 (VTP) 이 P-ENH 트랜지스터 (41) 및 P-ENH 트랜지스터 (42) 각각의 임계값 전압이고, 전압 (VTD) 이 N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 각각의 임계값 전압이다.
드레인·소스 간 전류 (IDSD0) 및 드레인·소스 간 전류 (IDSD) 에 대해서는 도 4(a) 와 동일하다.
또한, 세트인 P-ENH 트랜지스터 (예를 들어, 후술하는 P-ENH 트랜지스터 (31) 및 P-ENH 트랜지스터 (32)) 각각에 흐르는 드레인·소스 간을 합계하여, 드레인·소스 간 전류 (IDSP0, IDSP) 로 나타내고 있다. 여기서, 드레인·소스 간 전류 (IDSP0) 가 초기 상태에서의 전류값이고, 드레인·소스 간 전류 (IDSP) 가 압축 응력으로서 응력 (σL) 및 응력 (σT) 이 인가된 상태의 전류값이다.
압축 응력으로서의 응력 (σL) 및 응력 (σT) 에 대응된, N-DEP 트랜지스터와 P-ENH 트랜지스터의 K 값의 변화량 및 변화의 극성이 다르다. 그래서, 도 4(b) 에서 알 수 있는 바와 같이, 압축 응력으로서 응력 (σL) 및 응력 (σT) 이 인가된 경우, 응력 보상 전압 생성 회로 (101) 가 발생하는 보상 전압 (Vstr0) 이, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 의 전류량의 저하와, P-ENH 트랜지스터의 세트의 전류량의 증가에 따라 보상 전압 (Vstr0) 이 전압 Δ 감소하여, 보상 전압 (Vstr1) 이 된다.
또한, 상기 서술한 응력 보상 전압 생성 회로 (101) 에 있어서는, N-DEP 트랜지스터 (11) 와 N-DEP 트랜지스터 (12) 를 병렬로 접속시키고, 또한 N-ENH 트랜지스터 (21) 와 N-ENH 트랜지스터 (22) 를 병렬로 접속시킨 구성으로 설명하였다.
그러나, 다른 구성으로서, 이하와 같이 N-DEP 트랜지스터 (11) 와 N-DEP 트랜지스터 (12) 를 직렬로 접속시키고, 또한 N-ENH 트랜지스터 (21) 와 N-ENH 트랜지스터 (22) 를 직렬로 접속시킨 구성 (이하, 「제 2 회로예」로 한다) 이어도 된다.
이 경우, N-DEP 트랜지스터 (11) 는, 드레인이 접속점 (P1) 에 접속되고, 게이트가 VSS 배선 (2) 에 접속되고, 소스가 N-DEP 트랜지스터 (12) 의 드레인에 접속된다. N-DEP 트랜지스터 (12) 는, 게이트 및 소스가 VSS 배선 (2) 에 접속된다.
또한, N-ENH 트랜지스터 (21) 는, 드레인 및 게이트가 접속점 (P2) 에 접속되고, 소스가 N-ENH 트랜지스터 (22) 의 드레인에 접속된다. N-ENH 트랜지스터 (22) 는, 게이트가 접속점 (P2) 에 접속되고, 소스가 VSS 배선 (2) 에 접속된다.
이 제 2 회로예에 있어서도, 제 1 회로예와 마찬가지로 인가되는 응력에 대응된 보상 전압 (Vstr) 을 생성시킬 수 있다.
또한, 또 다른 구성예로서 N-ENH 트랜지스터 (21) 와 N-ENH 트랜지스터 (22) 를, 각각 채널 방향이 X 축 및 Y 축에 평행한 2 개의 P-ENH 트랜지스터로 바꾸는 구성으로 해도 된다.
이 구성예의 경우, 압축 응력으로서 응력 (σL) 및 응력 (σT) 이 인가되었을 때, N-DEP 트랜지스터 (11) 와 N-DEP 트랜지스터 (12) 의 드레인·소스 간 전류가 감소되고, 한편, P-ENH 트랜지스터의 드레인·소스 간 전류가 증가하기 때문에, 압축 응력이 증가함으로써, 보상 전압 (Vstr) 이 보다 저하된다.
이 다른 구성예에 있어서도, 제 1 회로예와 마찬가지로 인가되는 응력에 대응된 보상 전압 (Vstr) 을 생성시킬 수 있다. 즉, 제 1 실시형태에 관련된 응력 보상 제어 회로에 있어서의 응력 보상 전압 생성 회로는, 응력 보상 전압 생성 회로 (101) 에 한정되는 것은 아니다. 제 1 실시형태에 관련된 응력 보상 제어 회로는, 응력 보상 전압 생성 회로 (101) 대신에, 예를 들어 응력 보상 전압 생성 회로 (103, 105) 를 구비하고 있어도 된다.
도 5 는, 제 1 실시형태에 관련된 응력 보상 전압 생성 회로의 제 3 회로예인 응력 보상 전압 생성 회로 (103) 를 나타내는 회로도이다.
응력 보상 전압 생성 회로 (103) 는, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 와, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 로 구성되어 있다.
N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 는, 드레인이 VDD 배선 (1) 에 접속되고, 게이트 및 소스가 접속점 (P3) 에 접속되어 있다.
즉, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 는, VDD 배선 (1) 과 접속점 (P3) 의 사이에 병렬로 배치되어 있다.
N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 는, 게이트와 드레인이 접속점 (P3) 에 접속되고, 소스가 VSS 배선 (2) 에 접속되어 있다.
즉, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 는, 접속점 (P3) 과 VSS 배선 (2) 의 사이에 병렬로 배치되어 있다.
또한, 접속점 (P3) 은, 배선 (51) 에 의해 전압 전류 변환 회로 (301) 를 개재하여 도 1 에 있어서의 접속점 (300) 에 접속되어 있다.
상기 서술한 바와 같이, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 의 병렬 회로와, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 의 병렬 회로는 직렬로 접속되어 토템 폴 접속되어 있다.
응력 보상 전압 생성 회로 (101) 에서 설명한 바와 같이, 압축 응력으로서 응력 (σL) 및 응력 (σT) 이 인가됨으로써, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 의 드레인·소스 간 전류 (IDSD) 가, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 의 드레인·소스 간 전류 (IDSN) 과 비교해서 저하되는 전류량이 적다.
그래서, 접속점 (P3) 으로부터 출력되는 보상 전압 (Vstr) 은, 압축 응력으로서의 응력 (σL) 및 응력 (σT) 이 증가할수록 (또한, 인장 응력이 감소할수록) 커지고, 응력 보상 전압 생성 회로 (101) 와 동일한 변화가 된다.
또한, 도 5 의 N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 의 병렬 회로와, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 의 병렬 회로의 토템 폴 접속에 대하여, 또한 N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 와 극성이 상이한 하나의 P-ENH 트랜지스터 및 기타 P-ENH 트랜지스터의 병렬 회로를 직렬로 접속시키는 구성으로 해도 된다. 여기서, P-ENH 트랜지스터 및 다른 P-ENH 트랜지스터의 병렬 회로는, 예를 들어 N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 의 소스와 VSS 배선 (2) 의 사이에 배치된다.
또한, 상기 서술한 하나의 P-ENH 트랜지스터 및 기타 P-ENH 트랜지스터의 병렬 회로를, 도 5 의 토템 폴 접속에 있어서, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 의 소스 (즉, 접속점 (P3)) 와, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 의 드레인 및 게이트의 사이에 직렬로 배치하는 구성으로 해도 된다.
상기 하나의 P-ENH 트랜지스터와 기타 P-ENH 트랜지스터는, 채널 방향이 타방에 대하여 수직 방향으로 형성되어 있다. 예를 들어, 하나의 P-ENH 트랜지스터는 채널 방향이 X 축 방향에 평행하게 형성되고, 기타 P-ENH 트랜지스터는 채널 방향이 Y 축 방향에 평행하게 형성되어 있다.
상기 구성에 의해 압축 응력으로서 응력 (σL) 및 응력 (σT) 이 인가됨으로써, 하나의 P-ENH 트랜지스터 및 기타 P-ENH 트랜지스터의 드레인·소스 간 전류의 각각을 합성한 드레인·소스 간 전류 (IDSP) 가 커지고 (도 4(b)), 한편, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 의 드레인·소스 간 전류의 각각을 합성한 드레인·소스 간 전류 (IDSD) 가 감소한다.
이로써, 드레인·소스 간 전류 (IDSP) 및 드레인·소스 간 전류 (IDSD) 의 비율을 제어하고, 접속점 (P3) 에 있어서의 보상 전압 (Vstr) 의 전압 레벨을 임의로 제어할 수 있게 되어, 미세 조정하여 높은 정밀도로 보상 전압 (Vstr) 을 생성시킬 수 있고, 홀 소자 (200) 의 응력에 의한 검출 정밀도의 변화를 보상하는, 보다 정밀도가 높은 보상 전압 (Vstr) 을 간이하게 공급할 수 있다.
도 6 은, 제 1 실시형태에 관련된 응력 보상 전압 생성 회로의 제 4 회로예인 응력 보상 전압 생성 회로 (105) 를 나타내는 회로도이다. 응력 보상 전압 생성 회로 (105) 는, 응력 보상 전압 생성 회로 (101) 에 대하여 도 4(b) 에 나타내는 특성을 갖는 회로를 부가하고 있다. 이하, 응력 보상 전압 생성 회로 (105) 에 있어서의 구성 요소 중, 응력 보상 전압 생성 회로 (101) 와 중복되는 설명은 생략하고, 응력 보상 전압 생성 회로 (101) 와 상이한 구성만을 설명한다. 부가되어 있는 회로는, P-ENH 트랜지스터 (31 및 32) 로 구성되어 있다.
N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 는, 드레인 및 게이트가 접속점 (P2) 에 접속되고, 소스가 접속점 (P5) 에 접속되어 있다.
P-ENH 트랜지스터 (31) 및 P-ENH 트랜지스터 (32) 는, 소스가 접속점 (P5) 에 접속되고, 게이트 및 드레인이 VSS 배선 (2) 에 접속되어 있다.
즉, N-ENH 트랜지스터 (21) 및 N-ENH 트랜지스터 (22) 가 접속점 (P2) 과 접속점 (P5) 의 사이에 병렬로 접속되고, P-ENH 트랜지스터 (31) 및 P-ENH 트랜지스터 (32) 가 접속점 (P5) 과 VSS 배선 (2) 의 사이에 병렬로 접속되어 있다.
이로써, 압축 응력으로서 응력 (σL) 및 응력 (σT) 이 인가됨으로써, P-ENH 트랜지스터 (31) 및 P-ENH 트랜지스터 (32) 의 드레인·소스 간 전류의 각각을 합성한 드레인·소스 간 전류 (IDSP) 가 커지고 (도 4(b)), 한편, N-DEP 트랜지스터 (11) 및 N-DEP 트랜지스터 (12) 의 드레인·소스 간 전류의 각각을 합성한 드레인·소스 간 전류 (IDSD) 가 감소한다.
이로써, 드레인·소스 간 전류 (IDSP) 및 드레인·소스 간 전류 (IDSD) 의 비율을 제어하고, 접속점 (P2) 에 있어서의 보상 전압 (Vstr) 의 전압 레벨을 임의로 제어할 수 있게 되어, 응력 보상 전압 생성 회로 (101, 103) 와 비교하여, 미세 조정하여 높은 정밀도로 보상 전압 (Vstr) 을 생성시킬 수 있고, 홀 소자 (200) 의 응력에 의한 검출 정밀도의 변화를 보상하는, 보다 정밀도가 높은 보상 전압 (Vstr) 을 간이하게 공급할 수 있다.
또, 본 실시형태에 있어서는, 기준 전압 회로 (100) 가 기준 전압 (Vref) 을 생성시키고, 전압 전류 변환 회로 (302) 가 기준 전압 (Vref) 으로부터 전류 (I2) 를 생성시키고, 이 전류 (I2) 에 대하여 보상 전류 (I1) 를 합성하여, 홀 소자 (200) 를 구동시키는 구동 전류 (IDRV) 를 생성시키는 구성으로서 설명하였다.
그러나, 기준 전압 회로 (100) 및 전압 전류 변환 회로 (302) 를 형성하지 않고, 직접적으로 응력 보상 제어 회로 (311) 가 생성한 보상 전압 (Vstr) 을, 전압 전류 변환 회로 (301) 가 보상 전류 (I1) 로 변환시키고, 이 보상 전류 (I1) 를 구동 전류 (IDRV) 로서 홀 소자 (200) 에 공급하는 구성으로 해도 된다.
또한, 본 실시형태에 있어서는, 응력 보상 제어 회로 (311) 로부터 홀 소자 (200) 에 대하여 응력에 대응된 구동 전류 (IDRV) 를 공급하는 구성으로 하고 있지만, 홀 소자 (200) 에 인가하는 구동 전압 (VDRV) 을 응력에 대응하여 변화시켜도 된다.
예를 들어, 구동 전류 (IDRV) 를 전류/전압 변환 (이하, I/V변환으로 나타낸다) 시키고 구동 전압 (VDRV) 로 변환시켜, 구동 전압 (VDRV) 을 전압 레귤레이터를 통해서 홀 소자 (200) 에 인가하는 구성으로 해도 된다. 상기 구성에 의해 홀 소자 (200) 의 응력에 의한 검출 감도의 변화가, 응력에 대응하여 변화하는 구동 전압 (VDRV) 에 의해 보상된다.
＜제 2 실시형태＞
본 실시형태를 설명함에 있어서, 제 1 실시형태에서 설명한 구성 요소와 실질적으로 다르지 않은 구성 요소에 대해서는, 동일한 부호를 붙여 중복되는 설명을 생략한다.
도 7 은, 제 2 실시형태에 관련된 반도체 센서 장치의 일례인 반도체 센서 장치 (212) 의 회로도이다. 도 7 에 있어서, 반도체 센서 장치 (212) 는, 제 2 실시형태에 관련된 응력 보상 제어 회로의 일례인 응력 보상 제어 회로 (312) 와 홀 소자 (200) 와 증폭기 (400) 를 구비하고 있다.
응력 보상 제어 회로 (312) 는, 응력 보상 전압 생성 회로 (107) 와 전압 전류 변환 회로 (301 및 303) 를 갖고 있다.
응력 보상 제어 회로 (312) 는, 전압 전류 변환 회로 (301) 가 출력하는 보상 전류 (I1) 와, 전압 전류 변환 회로 (303) 가 출력하는 보상 전류 (I3) 를 합성하여, 구동 전류 (IDRV) 로서 홀 소자 (200) 에 공급한다.
그리고, 증폭기 (400) 는, 홀 소자 (200) 로부터 공급되는 검출 전압 (VH) 을 증폭시키고, 증폭 전압 (Vamp) 으로서 외부 회로에 출력시킨다.
도 8 은, 본 발명의 제 2 실시형태에 관련된 응력 보상 전압 생성 회로의 일례인 응력 보상 전압 생성 회로 (107) 의 구성을 나타내는 회로도이다. 응력 보상 전압 생성 회로 (107) 는, 응력 보상 전압 생성 회로 (101) 에 대하여 도 4(b) 에 나타내는 특성을 갖는 회로를 부가하고 있다. 이하, 응력 보상 전압 생성 회로 (107) 에 있어서의 구성 요소 중, 응력 보상 전압 생성 회로 (101) 와 중복되는 설명은 생략하고, 응력 보상 전압 생성 회로 (101) 와 상이한 구성 요소를 설명한다. 부가되어 있는 회로는, P-ENH 트랜지스터 (43) 와 P-ENH 트랜지스터 (31 및 32) 를 갖고 있다.
P-ENH 트랜지스터 (43) 는, 소스가 VDD 배선 (1) 에 접속되고, 게이트가 접속점 (P1) 에 접속되고, 드레인이 접속점 (P4) 에 접속되어 있다.
P-ENH 트랜지스터 (31) 및 P-ENH 트랜지스터 (32) 는, 소스가 접속점 (P4) 에 접속되고, 게이트 및 드레인이 VSS 배선 (2) 에 접속되어 있다. 즉, P-ENH 트랜지스터 (31) 및 P-ENH 트랜지스터 (32) 는, 접속점 (P4) 과 VSS 배선 (2) 의 사이에 병렬로 배치되어 있다. P-ENH 트랜지스터 (32) 는 채널 방향 R5 가 X 축 방향에 평행하고, P-ENH 트랜지스터 (31) 는 채널 방향 R6 이 Y 축 방향에 평행하다.
이로써, 압축 응력으로서 응력 (σL) 및 응력 (σT) 이 인가됨으로써, 응력 (σL) 및 응력 (σT) 이 작아질수록 P-ENH 트랜지스터 (31) 및 P-ENH 트랜지스터 (32) 의 드레인·소스 간 전류의 각각을 합성한 드레인·소스 간 전류 (IDSP) 가 커지고, 도 4(b) 에 나타내는 바와 같이 보상 전압 (Vstr) 이 저하된다.
따라서, 압축 응력으로서 응력 (σL) 및 응력 (σT) 이 인가되었을 때, 접속점 (P2) 으로부터 출력되는 보상 전압 (Vstr1) 이 상승하고, 한편, 접속점 (P4) 으로부터 출력되는 보상 전압 (Vstr2) 이 저하된다.
그리고, 전압 전류 변환 회로 (301) 는, 응력 보상 전압 생성 회로 (107) 로부터 배선 (51) (도 8 의 접속점 (P2)) 을 통해서 공급되는 보상 전압 (Vstr1) 을 V/I 변환시키고, 소정의 비율 p 를 곱하여 보상 전류 (I1) 를 출력시킨다. 또한, 전압 전류 변환 회로 (303) 는, 응력 보상 전압 생성 회로 (107) 로부터 배선 (52) (도 8 의 접속점 (P4)) 을 통해서 공급되는 보상 전압 (Vstr2) 을 V/I 변환시키고, 소정의 비율 q 를 곱하여 보상 전류 (I3) 를 출력시킨다.
이로써, 보상 전압 (Vstr1) 을 V/I 변환시켜 얻어진 전류에 소정의 비율 p 를 곱한 보상 전류 (I1) 와, 보상 전압 (Vstr2) 를 V/I 변환시켜 얻어진 전류에 소정의 비율 q 를 곱한 보상 전류 (I3) 가, 합성되어 구동 전류 (IDRV) 가 생성된다.
본 실시형태에 있어서는, 전압 전류 변환 회로 (301 및 303) 의 각각이, 소정의 비율 p, q 각각에 의해 소정의 전류값으로서 보상 전류 (I1, I3) 를 출력시킨다.
이로써, 응력 보상 제어 회로 (312) 는, 상기 서술한 비율 p 및 q 를 임의로 변화시킴으로써, 미세 조정하여 높은 정밀도로 보상 전류 (I1, I3) 를, 보상 전압 (Vstr1) 및 Vstr2 의 각각으로부터 생성시킴으로써, 정밀도가 높은 구동 전류 (IDRV) 를 홀 소자 (200) 에 공급할 수 있게 되어, 당해 홀 소자 (200) 의 응력에 의한 검출 정밀도의 변화를 높은 정밀도로 보상할 수 있다.
또, 제 1 실시형태와 마찬가지로 홀 소자 (200) 에 인가되는 구동 전압 (VDRV) 을 응력에 대응하여 변화시켜도 된다.
＜제 3 실시형태＞
본 실시형태를 설명함에 있어서, 제 1, 2 실시형태에서 설명한 구성 요소와 실질적으로 다르지 않은 구성 요소에 대해서는, 동일한 부호를 붙여 중복되는 설명을 생략한다.
도 9 는, 제 3 실시형태에 관련된 반도체 센서 장치의 일례인 반도체 센서 장치 (213) 의 회로도이다. 도 9 에 있어서, 반도체 센서 장치 (213) 는, 응력 보상 제어 회로 (311) 와 홀 소자 (200) 와 증폭기 (410) 를 구비하고 있다.
홀 소자 (200) 는, VDD 배선 (1) 및 VSS 배선 (2) 의 사이에 형성되고, 구동 전류 (IDRV) 가 VDD 배선 (1) 으로부터 공급된다.
도 9 에 있어서, 응력 보상 제어 회로 (311) 는, 증폭기 (410) 의 동작 전류로서 응력 (σL) 및 응력 (σT) 에 대응된 구동 전류 (IDRV) 를 생성시킨다.
여기서, 증폭기 (410) 는, 응력 보상 제어 회로 (311) 로부터 공급되는 구동 전류 (IDRV) 의 변화에 대응하여 증폭률이 변화된다.
이로써, 본 실시형태에 있어서는, 응력 (σL) 및 응력 (σT) 에 대응시켜 증폭기 (410) 의 증폭률을 변화시키고, 응력에 의한 홀 소자 (200) 의 검출 감도의 변화를 보상할 수 있다.
＜제 4 실시형태＞
본 실시형태를 설명함에 있어서, 제 1 ∼ 3 실시형태에서 설명한 구성 요소와 실질적으로 다르지 않은 구성 요소에 대해서는, 동일한 부호를 붙여 중복되는 설명을 생략한다.
도 10 은, 제 4 실시형태에 관련된 반도체 센서 장치의 일례인 반도체 센서 장치 (214) 의 회로도이다. 도 10 에 있어서, 반도체 센서 장치 (214) 는, 응력 보상 전압 생성 회로 (101), 홀 소자 (200), 증폭기 (400) 및 비교기 (콤퍼레이터) (500) 를 구비하고 있다.
비교기 (500) 는, 홀 소자 (200) 의 검출 전압 (VH) 이 증폭되어 증폭 전압 (Vamp) 으로서 입력되는 입력 전압 단자 (501) 와, 응력 보상 전압 (Vstr) 이 입력되는 기준 전압 단자 (502) 와, 검출 전압 (VH) 이 소정의 측정값인지의 여부를 나타내는 신호가 출력되는 출력 단자 (511) 를 갖고 있다. 비교기 (500) 에서는, 입력 전압 단자 (501) 에 증폭기 (400) 로부터 증폭 전압 (Vamp) 이 공급되고, 기준 전압 단자 (502) 에 응력 보상 전압 생성 회로 (101) 로부터 출력되는 보상 전압 (Vstr) 이 공급된다.
이미 서술한 바와 같이, 인가되는 응력 (σL) 및 응력 (σT) 가 변화됨으로써, 홀 소자 (200) 에 있어서의 검출 감도가 변화되고, 홀 소자 (200) 로부터 출력되는 검출 전압 (VH) 이 변화되기 때문에, 증폭기 (400) 가 출력되는 증폭 전압 (Vamp) 도 연동되어 변화된다. 또한, 보상 전압 (Vstr) 도 응력에 대응하여 변화된다.
본 실시형태에 있어서는, 증폭 전압 (Vamp) 와 비교하는 기준 전압으로서 보상 전압 (Vstr) 을 사용한다. 비교기 (500) 는, 증폭 전압 (Vamp) 과 보상 전압 (Vstr) 을 비교함으로써, 반도체 센서로서의 홀 소자 (200) 의 검출 전압 (VH) 이 소정의 측정값인지의 여부를 판정하고 있다. 판정 결과를 나타내는 신호는, 출력 단자 (511) 로부터 출력된다. 이와 같이 본 실시형태에서는, 보상 전압 (Vstr) 을 비교기 (500) 의 기준 전압으로서 사용함으로써, 검출 전압 (VH) 이 증폭된 증폭 전압 (Vamp) 의 변화를 보상하고 있다.
즉, 반도체 센서 장치 (214) 에 인가되는 응력에 따르지 않고, 홀 소자 (200) 에 인가되는 자장이 소정의 강도가 된 경우에, 반도체 센서 장치 (214) 로부터 검출 신호를 출력시킬 필요가 있다. 그래서, 본 실시형태에 있어서는, 홀 소자 (200) 의 검출 감도의 응력에 의한 변화를, 이 응력에 대응시켜 비교기 (500) 의 기준 전압을 변화시킴으로써 보상하고 있다.
상기 서술한 제 1 실시형태 내지 제 4 실시형태에 따르면, 디프레션 트랜지스터 및 인핸스먼트 트랜지스터에 있어서의 응력에 의한 트랜스 컨덕턴스의 변화량의 차이에 따라 응력에 대응시켜 보상 전압을 조정하여 생성시킴으로써, 반도체 센서의 응력에 의한 검출 감도의 변화를 보상한다.
즉, 제 1 실시형태 내지 제 4 실시형태에 관련된 응력 보상 제어 회로는, 확산 저항을 사용하지 않고 반도체 센서의 응력에 의한 검출 감도의 변화를 보상하도록 구성되어 있다. 제 1 실시형태 내지 제 4 실시형태에 관련된 응력 보상 제어 회로는, 상기 구성을 구비하기 때문에, 확산 저항과 같이 고온으로 되어도 기판 리크 전류가 흐르는 일이 없다. 제 1 실시형태 내지 제 4 실시형태에 관련된 응력 보상 제어 회로에서는, 상온 이외의 다른 온도 영역에서도 상온과 동일한 보상 정밀도를 얻을 수 있다. 즉, 제 1 실시형태 내지 제 4 실시형태에 관련된 응력 보상 제어 회로는, 상온을 포함하는 동작 가능한 온도 영역에서, 안정된 보상 정밀도를 얻을 수 있다.
또한, 제 1 실시형태 내지 제 4 실시형태에 관련된 응력 보상 제어 회로에서는, 디프레션 트랜지스터 및 인핸스먼트 트랜지스터에 의해 형성되는 면적이 확산 저항과 비교하여 작다. 따라서, 응력 보상 제어 회로 및 반도체 센서 장치가 형성되는 칩의 면적을 종래의 응력 보상 제어 회로 및 반도체 센서 장치가 형성되는 칩의 면적보다 작게 할 수 있게 된다.
이상, 도면을 참조하여 본 발명의 실시형태를 상세하게 서술해 왔는데, 상세하게 서술한 구체적인 구성은 예시이고, 본 발명의 실시형태는, 상세하게 서술한 구성에 한정되는 것이 아니며, 실시 단계에서는, 상기 서술한 예 이외에도 다양한 형태로 실시할 수 있고, 발명의 요지를 일탈하지 않는 범위에서 여러 가지 생략, 치환, 변경을 할 수 있다. 이들 실시형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다.
1 : VDD 배선
2 : VSS 배선
11, 12 : N-DEP 트랜지스터
21, 22 : N-ENH 트랜지스터
31, 32, 41, 42, 43 : P-ENH 트랜지스터
100 : 기준 전압 회로
101, 107 : 응력 보상 전압 생성 회로
200 : 홀 소자
211, 212, 213, 214 : 반도체 센서 장치
301, 302, 303 : 전압 전류 변환 회로
311, 312 : 응력 보상 제어 회로
400, 410 : 증폭기
500 : 비교기

Claims (10)

  1. 반도체 센서에 인가되는 응력에 의한 검출 감도의 변화를 보상하는 응력 보상 제어 회로이고,
    제 1 디프레션 트랜지스터와 제 1 인핸스먼트 트랜지스터의 응력에 의한 트랜스 컨덕턴스의 변화의 차이에 따라, 인가되고 있는 응력에 대응하는 응력 보상 전압을 생성시키는 응력 보상 전압 생성 회로를 구비하고,
    상기 응력 보상 전압에 기초하여 상기 반도체 센서에 인가되는 응력에 대응하여 상기 검출 감도의 보상을 행하는 것을 특징으로 하는 응력 보상 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 디프레션 트랜지스터가, 제 1 방향에 평행한 채널 방향을 갖는 제 1＿1 디프레션 트랜지스터와, 상기 제 1 방향에 직교하는 제 2 방향에 평행한 채널 방향을 갖는 제 1＿2 디프레션 트랜지스터를 구비하고,
    상기 제 1 인핸스먼트 트랜지스터가, 상기 제 1 방향에 평행한 채널 방향을 갖는 제 1＿1 인핸스먼트 트랜지스터와, 상기 제 2 방향에 평행한 채널 방향을 갖는 제 1＿2 인핸스먼트 트랜지스터를 구비하는 것을 특징으로 하는 응력 보상 제어 회로.
  3. 제 1 항에 있어서,
    상기 응력 보상 전압 생성 회로가,
    제 2 인핸스먼트 트랜지스터가 상기 제 1 디프레션 트랜지스터와 직렬로 접속된 제 1 직렬 회로와,
    제 3 인핸스먼트 트랜지스터가 상기 제 1 인핸스먼트 트랜지스터와 직렬로 접속된 제 2 직렬 회로를 구비하고,
    상기 제 2 인핸스먼트 트랜지스터 및 제 3 인핸스먼트 트랜지스터가 커런트 미러 회로를 구성하고 있는 것을 특징으로 하는 응력 보상 제어 회로.
  4. 제 3 항에 있어서,
    상기 제 1 인핸스먼트 트랜지스터와 직렬로 접속되는, 상기 제 1 인핸스먼트 트랜지스터와 극성이 상이한 제 4 인핸스먼트 트랜지스터를 추가로 구비하고,
    상기 응력 보상 전압의 전압 레벨을 조정하는 것을 특징으로 하는 응력 보상 제어 회로.
  5. 제 1 항에 있어서,
    상기 응력 보상 전압 생성 회로가,
    상기 제 1 디프레션 트랜지스터와 상기 제 1 인핸스먼트 트랜지스터가 토템 폴 접속된 직렬 회로인 것을 특징으로 하는 응력 보상 제어 회로.
  6. 제 1 항에 있어서,
    상기 응력 보상 전압을 상기 반도체 센서의 구동 전류로 변환시키는 전압 전류 변환 회로를 추가로 구비하고,
    상기 반도체 센서에 상기 구동 전류를 공급하는 것을 특징으로 하는 응력 보상 제어 회로.
  7. 제 1 항에 있어서,
    상기 응력 보상 전압을 상기 반도체 센서의 검출 전압을 증폭시키는 증폭기의 구동 전류로 변환시키는 전압 전류 변환 회로를 추가로 구비하고,
    상기 증폭기에 상기 구동 전류를 공급하는 것을 특징으로 하는 응력 보상 제어 회로.
  8. 제 1 항에 있어서,
    상기 반도체 센서의 검출 전압이 입력되는 입력 전압 단자와, 상기 응력 보상 전압이 입력되는 기준 전압 단자와, 상기 반도체 센서의 검출 전압이 소정의 측정값인지의 여부를 나타내는 신호를 출력하는 출력 단자를 갖는 비교기를 추가로 구비하는 것을 특징으로 하는 응력 보상 제어 회로.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 응력 보상 전압을 상기 반도체 센서의 구동 전압으로서 사용하는 것을 특징으로 하는 응력 보상 제어 회로.
  10. 반도체 센서에 인가되는 응력에 의한 검출 감도의 변화를 보상하는 기능을 갖는 반도체 센서 장치이고,
    상기 반도체 센서와,
    제 1 디프레션 트랜지스터와 제 1 인핸스먼트 트랜지스터의 응력에 의한 트랜스 컨덕턴스의 변화의 차이에 따라, 인가되고 있는 응력에 대응하는 응력 보상 전압을 생성시키는 응력 보상 전압 생성 회로를 구비하고,
    상기 응력 보상 전압에 기초하여 상기 반도체 센서에 인가되는 응력에 대응하여 상기 검출 감도의 보상을 행하는 것을 특징으로 하는 반도체 센서 장치.
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