KR20200077894A - 반도체 소자 패키지 - Google Patents

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Abstract

실시 예는, 기판; 상기 기판 상에 배치되는 전극; 상기 전극 상에 배치되는 반도체 소자; 및 상기 기판 상에 배치되고, 상기 반도체 소자를 둘러싸는 금속 측벽을 포함하고, 상기 금속 측벽은 외측면에 배치된 오목부를 포함하는 반도체 소자 패키지를 개시한다.

Description

반도체 소자 패키지{SEMICONDUCTOR DEVICE PACKAGE}
실시 예는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광 소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색, 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성 및 환경 친화성의 장점을 가진다.
또한, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트, 신호등, 가스나 화재를 감지하는 센서 등에까지 응용 분야가 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용 분야가 확대될 수 있다.
특히, 자외선 파장대의 광을 방출하는 반도체 소자는 경화작용이나 살균 작용을 하여 경화용, 의료용 및 살균용으로 사용될 수 있다.
한편, 반도체 소자의 설계 시에 열 방출이 중요한 고려 사항이 될 수 있다. 또한, 반도체 소자의 열 방출을 향상시키기 위해 반도체 소자의 몸체를 금속으로 제작하는 경우에는 쇼트 방지를 위한 설계 또한 이루어질 필요가 있다.
실시 예는 기판 상에 금속 측벽이 배치되는 반도체 소자 패키지를 제공한다.
실시 예는 열 방출이 우수한 반도체 소자 패키지를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 반도체 소자 패키지는, 기판; 상기 기판 상에 배치되는 전극; 상기 전극 상에 배치되는 반도체 소자; 및 상기 기판 상에 배치되고, 상기 반도체 소자를 둘러싸는 금속 측벽을 포함하고, 상기 금속 측벽의 외측면은 상기 금속 측벽의 내측면을 향하여 오목한 복수 개의 오목부를 포함한다.
실시 예에 따른 반도체 소자 패키지는 기판 상에 금속 측벽이 배치됨으로써, 금속 측벽이 도금에 의해 기판 상에 형성될 수 있고, 이로 인해 기판과 금속 측벽 사이의 접착력이 향상될 수 있다.
또한, 반도체 소자 패키지의 열 방출 효율을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고,
도 2는 도 1의 평면도이고,
도 3은 도 1의 저면도이고,
도 4는 도 2에 도 3을 중첩하여 나타낸 도면이고,
도 5는 도 2의 A-A 방향 단면도이고,
도 6은 도 5의 제1 변형예이고,
도 7은 금속 측벽을 보여주는 도면이고,
도 8은 도 5의 제2 변형예이고,
도 9는 도 5의 제3 변형예이고,
도 10 내지 도 14는 본 발명에 따른 반도체 소자 패키지의 제조 공정을 나타낸 도면이고,
도 15는 본 발명의 일 실시 예에 따른 발광소자의 단면도이고,
도 16은 도 15의 일부 확대도이고,
도 17은 본 발명의 일 실시 예에 따른 발광소자의 평면도이고,
도 18은 실시 예에 따른 제1 오믹전극과 제2 오믹전극의 배치를 보여주는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시 예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라, 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 개념도이고, 도 2는 도 1의 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자 패키지는 기판(10), 금속 측벽(20), 반도체 소자(100), 보호 소자(200) 및 투광부재(50)를 포함할 수 있다.
기판(10)은 전도성 재질 또는 절연성 재질을 포함할 수 있다. 기판(10)은 알루미늄(Al) 또는 구리(Cu)와 같은 금속 재질을 포함할 수도 있고, 세라믹과 같은 절연성 재질을 포함할 수 있다. 세라믹 소재는 저온 소성 세라믹(LTCC, low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC, high temperature co-fired ceramic)을 포함할 수 있다. 일 예로서, 기판(10)은 AlN과 같은 세라믹 소재를 포함할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 기판(10)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3 등과 같은 다른 세라믹 소재를 포함할 수도 있다.
기판(10)이 절연성 재질을 포함하는 경우 기판(10) 상에는 제1 전극(31) 및 제2 전극(32)이 배치될 수 있다. 제1 전극(31)과 제2 전극(32)의 면적은 동일할 수 있으나 반드시 이에 한정하지 않는다.
금속 측벽(20)은 기판(10) 상에 배치될 수 있다. 예시적으로, 금속 측벽(20)은 기판(10)의 상면에 직접 접촉할 수 있지만, 반드시 이에 한정되는 것은 아니고, 기판(10)과 금속 측벽(20) 사이에는 스퍼터링(sputtering) 등에 의해 형성되는 시드층(미도시)이 배치될 수도 있다.
금속 측벽(20)은 제1 전극(31)과 제2 전극(32)을 둘러싸도록 배치될 수 있다. 금속 측벽(20)은 제1 전극(31) 및 제2 전극(32)과 소정 간격으로 이격 배치될 수 있다. 금속 측벽(20)은 도전성 재질이므로 제1 전극(31) 및 제2 전극(32)과 너무 가깝게 배치되는 경우 쇼트가 발생할 수 있다.
반도체 소자(100)는 제1 전극(31)과 제2 전극(32) 상에 배치될 수 있다. 반도체 소자(100)는 플립칩 구조를 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 반도체 소자(100)는 제1 전극(31) 상에 배치되고 와이어를 통해 제2 전극(32)에 연결될 수도 있다. 이하에서는 플립칩 구조의 반도체 소자를 예로 설명한다.
반도체 소자(100)는 자외선 광을 방출할 수 있다. 일 예로서, 반도체 소자(100)는 320nm 내지 420nm 범위의 피크 파장을 가지는 근자외선 파장대의 광(UV-A)을 방출할 수 있다. 다른 예로서, 반도체 소자(100)는 280nm 내지 320nm 범위의 피크 파장을 가지는 원자외선 파장대의 광(UV-B)을 방출할 수도 있다. 또 다른 예로서, 반도체 소자(100)는 100nm 내지 280nm 범위의 피크 파장을 가지는 심자외선 파장대의 광(UV-C)을 방출할 수도 있다.
보호 소자(200)는 제1 전극(31) 상에 배치될 수 있다. 보호 소자(200)는 와이어(W2)를 통해 제2 전극(32)과 연결될 수 있다. 예시적으로 보호 소자(200)는 제너 다이오드일 수 있으나 반드시 이에 한정하지 않고 반도체 소자(100)를 보호하거나 상태를 표시할 수 있는 다양한 소자가 모두 포함될 수 있다. 또한, 보호 소자(200)는 반도체 소자(100)와 동일하게 플립칩 구조일 수도 있다.
투광부재(50)는 금속 측벽(20) 상에 배치될 수 있다. 투광부재(50)는 쿼츠(Quartz)로 제작될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 투광부재(50)는 자외선 광의 투과율이 우수한 다른 물질을 포함할 수도 있다.
반도체 소자 패키지는 반도체 소자(100)가 배치되는 캐비티(20a)를 가질 수 있다. 캐비티(20a)는 기판(10)의 상면과 금속 측벽(20)에 의해 정의될 수 있다.
반도체 소자 패키지 상에 투광부재(50)가 배치되고 캐비티(20a)는 에어 갭(air gap)을 포함할 수 있다. 에어 갭은 공기가 채워진 공간을 의미할 수 있고, 하나의 에어 갭이 캐비티(20a)의 전체 영역에 걸쳐 형성될 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 캐비티(20a) 내에는 공기 이외의 다양한 가스(예: 질소)가 충전될 수도 있으며, 고분자 수지 등이 충진될 수도 있다.
캐비티(20a)의 내측면은 캐비티(20a)의 바닥면에 대하여 수직하게 배치될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 캐비티(20a)의 내측면은 캐비티(20a)의 바닥면에 대하여 90도보다 큰 각도로 경사지게 배치될 수도 있다.
도 3은 도 1의 저면도이고, 도 4는 도 2에 도 3을 중첩하여 나타낸 도면이고, 도 5는 도 2의 A-A 방향 단면도이다.
도 3 내지 도 5를 참조하면, 기판(10)의 하부에는 제1 패드(41), 제2 패드(42) 및 제1 패드(41)와 제2 패드(42) 사이에 배치되는 제3 패드(43)가 배치될 수 있다.
제1 패드(41)는 제3 패드(43)를 향해 연장되는 적어도 하나의 제1 연장부(41a)를 포함하고, 제2 패드(42)는 제3 패드(43)를 향해 연장되는 적어도 하나의 제2 연장부(42a)를 포함할 수 있다. 제1 연장부(41a)는 제1 전극(31)과 수직 방향으로 중첩되고, 제2 연장부(42a)는 제2 전극(32)과 수직 방향으로 중첩될 수 있다.
제1 전극(31)과 제1 연장부(41a)는 제1 관통전극(33)에 의해 전기적으로 연결될 수 있다. 또한, 제2 전극(32)과 제2 연장부(42a)는 제2 관통전극(34)에 의해 전기적으로 연결될 수 있다.
제3 패드(43)는 제1 전극(31) 및 제2 전극(32)과 수직 방향으로 중첩될 수 있다. 제3 패드(43)의 수평 방향 폭은 제1 패드(41)와 제2 패드(42)의 수평 방향 폭보다 넓을 수 있다. 따라서, 이 경우 반도체 소자(100)의 하부에 배치되는 제3 패드(43)의 면적이 넓어져 방열 효율이 개선될 수 있다.
제3 패드(43)는 제1 연장부(41a) 및 제2 연장부(42a)가 배치된 영역에 리세스(43b)가 배치될 수 있다. 따라서, 제3 패드(43)의 면적은 넓히면서도 제1 연장부(41a) 및 제2 연장부(42a)와는 충분히 이격되어 전기적으로 절연될 수 있다.
제1 절연부(51)는 제1 패드(41)와 제3 패드(43) 사이에 배치되어 제1 연장부(41a)를 커버할 수 있고, 제2 절연부(52)는 제2 패드(42)와 제3 패드(43) 사이에 배치되어 제2 연장부(42a)를 커버할 수 있다. 제1 절연부(51)와 제2 절연부(52)는 제3 패드(43)의 리세스(43b)와 대응되는 돌출부(51a, 52a)를 포함할 수 있다.
제1 절연부(51a)는 수직 방향으로 제1 금속(31)과 중첩되는 영역에 배치될 수 있고, 제2 절연부(52a)는 수직 방향으로 제2 금속(32)과 중첩되는 영역에 배치될 수 있다. 또한, 제3 패드(43)는 제1 금속(31) 및 제2 금속(32)과 중첩되는 영역에 리세스(43b)가 배치될 수 있다. 따라서, 제3 패드(43)는 제1, 제2 금속(31, 32)과 중첩되는 영역의 폭이 제1, 제2 금속(31, 32)과 중첩되지 않는 영역의 폭보다 작은 형상을 가질 수 있다.
제1 절연부(51)와 제2 절연부(52)는 절연성 물질로 제작될 수 있다. 일 예로서, 절연부(160)는 PSR(Photoimageable Solder Resist)을 포함할 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 제1 절연부(51)와 제2 절연부(52)는 EMC, 화이트 실리콘, 실리콘 수지 조성물, 실리콘 변성 에폭시 수지 등의 변성 에폭시 수지 조성물, 에폭시 변성 실리콘 수지 등의 변성 실리콘 수지 조성물, 폴리이미드 수지 조성물, 변성 폴리이미드 수지 조성물, 폴리프탈아미드(PPA), 폴리카보네이트 수지, 폴리페닐렌 설파이드(PPS), 액정 폴리머(LCP), ABS 수지, 페놀 수지, 아크릴 수지, PBT 수지 등을 포함할 수도 있다.
도 5를 참조하면, 제1 절연부(51)는 제1 연장부(41a)와 제3 패드(43) 사이의 이격 영역에 배치되고 제1 연장부(41a)의 하부로 연장될 수 있다. 또한, 제2 절연부(52)는 제2 연장부(42a)와 제3 패드(43) 사이의 이격 영역에 배치되고 제2 연장부(42a)의 하부로 연장될 수 있다.
금속 측벽(20)은 기판(10) 상에 제1 금속층(21), 제2 금속층(22), 제3 금속층(23), 및 제4 금속층(24)이 순차적으로 배치될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, 금속 측벽(20)은 기판(10) 상에 적층된 복수, 예를 들어 3개 또는 5개 이상의 금속층을 포함할 수도 있다. 이러한 금속층은 제작과정에서 경계가 소멸하여 하나의 금속층으로 관찰될 수도 있다.
제1 내지 제4 금속층(21, 22, 23, 24)의 재질은 동일할 수 있다. 예시적으로 제1 내지 제4 금속층(21, 22, 23, 24)은 도금 방식으로 제작될 수 있다. 이때, 저가의 구리(Cu)를 사용하는 경우 패키지 제조 단가를 낮출 수 있다. 또한, 측벽이 금속으로 제작되므로 열 방출에 용이할 수 있다.
제4 금속층(24)의 내측에는 단차부(27)가 배치될 수 있다. 투광부재(50)는 단차부(27)에 배치될 수 있다. 따라서, 패키지 절삭 시에 다이싱 블레이드(dicing blade)에 의해 투광부재(50)가 파손되는 것을 방지할 수 있다.
반도체 소자(100)의 제1 본딩 전극(153)과 제1 전극(31)은 유테틱 본딩될 수 있고, 반도체 소자(100)의 제2 본딩 전극(163)과 제2 전극(32)은 유테틱 본딩될 수 있다. 예시적으로 제1 본딩 전극(153)과 제1 전극(31) 사이 및 제2 본딩 전극(163)과 제2 전극(32) 사이에 각각 유테틱 금속을 배치한 후 열을 인가하여 유테틱 본딩할 수 있다. 유테틱 금속은 AuSn, AgIn 등을 포함할 수 있으나 반드시 이에 한정하지 않는다. 반도체 소자(100)와 제1 및 제2 전극(31, 32)이 유테틱 본딩되는 경우 반도체 소자(100)의 열을 효과적으로 방출하여 패키지의 신뢰성을 안정적으로 확보할 수 있다.
다른 실시 예로, 반도체 소자(100)와 제1 및 제2 전극(31, 32)은 도전성 접착제에 의해 전기적으로 연결될 수도 있다. 도전성 접착제일 경우 Sn, Ag, Cu 중 어느 하나를 포함할 수 있다. 예시적으로 SAC(Sn, Ag, Cu)를 포함하는 솔더일 수 있고, Ag를 포함하는 Paste 물질일 수 있다.
제3 패드(43)의 하단부의 수평 방향 폭은 제1 패드(41)와 제2 패드(42)의 하단부의 수평 방향 폭보다 넓을 수 있다. 따라서, 이 경우 반도체 소자(100)의 하부에 배치되는 제3 패드(43)의 면적이 넓어져 방열 효율이 개선될 수 있다.
도 6은 도 5의 제1 변형예이고, 도 7은 금속 측벽을 도시한 도면이다.
도 6 및 도 7을 참조하면, 금속 측벽(20)은 도금 과정에서 내측면(IS1) 및 외측면(OS1)에 요철을 가질 수 있다. 금속 측벽(20)의 내측면(IS1)에 배치된 내측 오목부(26) 및 외측면(OS1)에 배치된 외측 오목부(25)를 가질 수 있다.
이러한 구성에 의하면, 금속 측벽(20)은 복수의 오목부(25, 26)에 인해 표면적이 증가하여 방열 특성이 개선될 수 있다. 오목부(25, 26) 각각은 금속 측벽(20)을 따라 캐비티(20a)를 둘러싸도록 연장될 수 있다.
실시 예에 따른 금속 측벽(20)의 내측면(IS1)과 외측면(OS1)은 모두 비평탄면을 가질 수 있으나, 외측면(OS1)의 평탄도는 내측면(IS1)의 평탄도보다 낮을 수 있다. 외측면(OS1)의 평탄도가 상대적으로 더 낮은 경우(더 울퉁불퉁한 경우) 외측면(OS1)의 평탄도가 낮은 경우 표면적이 넓어져 열 방출 효율이 더 증가할 수 있다. 즉, 금속 측벽(20)은 외측면에서 내측면을 향하여 오목한 외측 오목부(25)와 내측면에서 외측면을 향하여 오목한 내측 오목부(26)를 가질 수 있고, 이 때 외측 오목부(25)는 내측 오목부(26)보다 오목한 방향에 대한 깊이가 더 클 수 있다.
제1 금속층(21)은 기판(10) 상에 배치될 수 있다. 제2 금속층(22)은 제1 금속층(21) 상에 배치될 수 있다. 제3 금속층(23)은 제2 금속층(22) 상에 배치될 수 있다. 제4 금속층(24)은 제3 금속층(23) 상에 배치될 수 있다. 제1 금속층(21) 내지 제4 금속층(24)은 상호간에 직접 접촉하게 적층될 수 있다.
제1 금속층(21)은 제1 금속층(21)의 내측면(IS1)에서부터 외측면(OS1)까지의 제1 수평 방향 최대 폭(D1)을 가질 수 있다. 제2 금속층(22)은 제2 금속층(22)의 내측면(IS1)에서부터 외측면(OS1)까지의 제2 수평 방향 최대 폭(D2)을 가질 수 있다. 제3 금속층(23)은 제3 금속층(23)의 내측면(IS1)에서부터 외측면(OS1)까지의 제3 수평 방향 최대 폭(D3)을 가질 수 있다. 제4 금속층(24)은 제4 금속층(24)의 내측면(IS1)에서부터 외측면(OS1)까지의 제4 수평 방향 최대 폭(D4)을 가질 수 있다. 여기서 수평 방향 최대폭이란 내측면(IS1)에서부터 외측면(OS1)까지 최단 거리로 정의할 수 있다.
금속층의 폭은 기판(10)의 상면과 평행하며 금속 측벽(20)의 내측면(IS1)에서 외측면(OS1)을 향하는 수평 방향으로의 폭을 의미할 수 있고, 금속 측벽(20)의 요철로 인해 기판(10)의 상면으로부터의 높이에 따라 달라질 수 있다. 이때, 금속층의 최대 폭은 해당 금속층이 가질 수 있는 폭 중에서 최대값을 의미할 수 있다.
제1 최대 폭(D1)은 제2 최대 폭(D2) 및 제3 최대 폭(D3)보다 클 수 있다. 예시적으로, 제1 금속층(21)의 외측면(OS1)은 제2 금속층(22)의 외측면(OS1)보다 기판(10)의 측면에 가장 인접할 수 있다. 즉, 제1 금속층(21)은 전극과 대응되는 높이에서 나머지 금속층보다 외측으로 돌출된 제1 돌출부(21a)를 포함할 수 있다. 또한, 제1 금속층(21)의 두께(H1)는 제2 금속층(22)의 두께(H2)보다 작을 수 있다. 두께는 하면에서부터 상면까지의 수직 높이를 의미할 수 있다.
실시 예에 따르면, 제1 금속층(21)이 가장 얇고 가장 넓게 배치되므로 접착 면적이 증가하여 기판(10)과 금속 측벽(20) 사이의 접착력이 개선될 수 있다.
또한, 제1 금속층(21)이 제2 금속층(22)보다 외측으로 돌출됨으로써, 제1 금속층(21)이 제2 금속층(22)보다 내측으로 돌출되는 부분을 제거하거나 최소화할 수 있다. 그로 인해, 캐비티(20a)의 바닥면의 면적이 증가할 수 있다. 또한, 반도체 소자(100)의 크기 및 광 출력이 개선될 수 있다.
제1 금속층(21)과 제2 금속층(22) 사이의 제1 경계선(E1)은 제1 테두리부(201)의 상면에서부터 기판(10)의 상면과 평행하게 연장되는 평면으로 정의될 수 있다.
제2 금속층(22)과 제3 금속층(23) 사이의 제2 경계선(E2)은 제1 오목부(25a) 내에서 폭이 가장 작을 수 있다. 제2 금속층(22)과 제3 금속층(23) 사이의 경계선(E2)은 기판(10)의 상면과 평행하게 연장될 수 있다.
제4 최대 폭(D4)은 제2 최대 폭(D2) 및 제3 최대 폭(D3)보다 작을 수 있다. 그 결과, 단차부(27)는 제4 금속층(24)의 내측에 배치될 수 있다.
제3 금속층(23)과 제4 금속층(24) 사이의 제3 경계선(E3)은 단차부(27)의 하면에서부터 기판(10)의 상면과 평행하게 연장되는 평면으로 정의될 수 있다.
금속 측벽(20)의 외측면(OS1)은 제1 금속층(21)과 제2 금속층(22) 사이의 제1 경계선(E1), 제2 금속층(22)과 제3 금속층(23) 사이의 제2 경계선(E2), 제3 금속층(23)과 제4 금속층(24) 사이의 제3 경계선(E3)을 포함할 수 있으며, 제1 내지 제3 경계선(E1, E2, E3)은 금속 측벽(20)의 외측면(OS1)에 배치되는 오목부(25)에 대응하게 위치할 수 있다.
제1 금속층(21)의 두께(H1)는 40㎛ 내지 60㎛일 수 있고, 예시적으로 50㎛일 수 있다. 제1 금속층(21)의 두께(H1)는 나머지 금속층의 두께보다 얇게 제작될 수 있다. 예시적으로, 제1 금속층(21)의 두께(H1)를 전극 및 패드와 동일하게 제어하여 전극 및 패드와 일체로 형성할 수 있는 장점이 있을 수 있다.
제2 금속층(22)의 두께(H2)는 190㎛ 내지 210㎛일 수 있고, 예시적으로 195㎛ 또는 200㎛일 수 있다. 제3 금속층(23)의 두께(H3)는 190㎛ 내지 250㎛일 수 있고, 예시적으로 200㎛ 또는 245㎛일 수 있다. 제4 금속층(24)의 두께(H4)는 190㎛ 내지 240㎛일 수 있고, 예시적으로 200㎛ 또는 230㎛일 수 있다.
이때, 제2 금속층 내지 제4 금속층(22, 23, 24)의 두께는 동일할 수도 있고, 상이할 수도 있다. 이는 공정상 제조 공차 때문일 수도 있고, 각 금속층의 기능에 맞게 의도적으로 제어된 것일 수도 있다.
투광부재(50)의 두께는 150㎛ 내지 400㎛일 수 있다. 투광부재(50)의 두께와 단차부(27)의 하면에서부터 금속 측벽(20)의 상면까지의 높이(H4)의 비는 0.75:1 내지 2.00:1일 수 있다.
높이의 비가 0.75:1 이상인 경우, 투광부재(50)는 강도를 유지할 수 있는 최소 두께를 확보할 수 있다. 또한, 높이의 비가 2.00:1 이하인 경우, 패키지 절삭 시에 다이싱 블레이드(dicing blade)에 의한 투광부재(50)의 손상을 방지할 수 있다.
금속 측벽(20)의 외측면(OS1)에 배치된 오목부(25)는 제1 돌출부(21a) 상에 배치되는 제1 오목부(25a) 및 제1 오목부(25a)보다 높게 배치되는 제2 오목부(25b)를 포함할 수 있다. 이때, 제1 오목부(25a)와 제2 오목부(25b)는 기판(10)에서 멀어지는 수직 방향으로 갈수록 점차 내측면(IS1)에 가까지는 감소 영역 및 수직 방향으로 갈수록 내측면(IS1)과 멀어지는 증가 영역을 포함할 수 있다.
이때, 반도체 소자(100)의 상면(110a)은 제1 오목부(25a) 내에서 금속 측벽(20)의 내측면(IS1)과 가장 가까운 지점(감소 영역과 증가 영역의 사이 지점)보다 높을 수 있다. 예시적으로 반도체 소자(100)의 상면(110a)은 제2 금속층(22)과 제3 금속층(23) 사이의 제2 경계선(E2)보다 높을 수 있다.
또한, 반도체 소자(100)의 상면(110a)은 제2 오목부(25b) 내에서 금속 측벽(20)의 내측면(IS1)과 가장 가까운 지점(감소 영역과 증가 영역의 사이 지점)보다 낮을 수 있다. 예시적으로 반도체 소자(100)의 상면(110a)은 제3 금속층(23)과 제4 금속층(24) 사이의 제3 경계선(E3)보다 낮을 수 있다.
이러한 구조에 의하면 반도체 소자(100)의 상면(110a)이 투광부재(50)와 가까워져 광 출사 효율이 높아지면서도 투광부재(50)와 소정 간격으로 이격되어 외부 충격 등에도 효과적으로 보호될 수 있다.
제1 내지 제3 패드(41, 42, 43)는 각각 제5 금속층 및 제6 금속층을 포함할 수 있다. 제1 패드(41)의 제5 금속층은 제1 연장부(41a)일 수 있고, 제2 패드(42)의 제5 금속층은 제2 연장부(42a)일 수 있고, 제3 패드(43)의 제5 금속층은 제3 연장부(43a)일 수 있다. 또한, 제1 연장부(41a)보다 폭이 좁고 두꺼운 제1 패드(41)는 제6 금속층일 수 있고, 제2 연장부(42a)보다 폭이 좁고 두꺼운 제2 패드(42)는 제6 금속층일 수 있고, 제3 연장부(43a)보다 폭이 좁고 두꺼운 제3 패드(43)는 제6 금속층일 수 있다.
도 8은 도 5의 제2 변형 예이고, 도 9는 도 5의 제3 변형예이다.
도 8을 참조하면, 금속 측벽(20)의 표면에는 제1 보호층(53)이 배치될 수 있다. 제1 보호층(53)은 금속 측벽(20)을 전체적으로 덮을 수 있다.
제1 보호층(53)은 금속 측벽(20)의 부식을 억제할 수 있다. 금속 측벽(20)은 구리(Cu)를 포함할 수 있고, 제1 보호층(53)은 금(Au)을 포함할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 보호층(53)은 알루미늄과 같이 자외선을 반사하는 재질을 더 포함할 수도 있다.
또한, 제1 전극(31), 제2 전극(32), 제1 패드(41), 제2 패드(42) 및 제3 패드(43)의 표면에는 제2 보호층(54)이 배치될 수 있다.
제2 보호층(54)은 제1 전극(31), 제2 전극(32), 제1 패드 내지 제3 패드(41, 42, 43)가 형성된 후에 제1 전극(31), 제2 전극(32), 제1 패드 내지 제3 패드(41, 42, 43)를 전체적으로 감쌀 수 있다.
제2 보호층(54)은 제1 전극(31), 제2 전극(32), 제1 패드 내지 제3 패드(41, 42, 43)의 부식을 억제할 수 있다. 제1 전극(31), 제2 전극(32), 제1 패드 내지 제3 패드(41, 42, 43)는 구리(Cu)를 포함할 수 있고, 제2 보호층(54)은 금(Au)을 포함할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2 보호층(54)은 자외선을 반사하는 재질을 더 포함할 수도 있다.
제1 서브 전극층(P1)은 제1 전극(31)과 제2 전극(32)의 상부, 및 제1 패드 내지 제3 패드(41, 42, 43)의 하부에 배치될 수 있다. 제1 서브 전극층(P1)은 제1 전극(31)과 제2 전극(32) 상과 제 제1 패드 내지 제3 패드(41, 42, 43)의 하부에 배치될 수 있다. 제1 서브 전극층(P1)은 제1 전극(31) 및 제2 전극(32)과 제2 보호층(54) 사이의 접착력을 향상시킬 수 있다. 또한, 제1 서브 전극층(P1)은 제1 패드 내지 제3 패드(41, 42, 43)와 제2 보호층(54) 사이의 접착력을 향상시킬 수 있다. 제1 서브 전극층(P1)은 니켈(Ni)을 포함할 수 있다.
제2 서브 전극층(P2)은 제1 서브 전극층(P1)과 제2 보호층(54) 사이에 배치될 수 있다. 제2 서브 전극층(P2)은 니켈(Ni)의 이동(migration)을 억제할 수 있다. 제2 서브 전극층(P2)은 팔라듐(Pd)을 포함할 수 있다.
도 9는 도 5의 다른 변형 예이다.
도 9를 참조하면, 금속 측벽(20)에는 단차부(27)가 형성되지 않을 수 있다. 이 경우, 투광부재(50)의 하면은 금속 측벽(20)의 상면보다 높게 배치될 수 있다.
도 10 내지 도 14는 본 발명에 따른 반도체 소자 패키지의 제조 공정을 나타낸 도면이다.
도 10을 참조하면, 기판(10)에 비아 홀이 가공된 후에, 제1 전극(31), 제2 전극(32), 제1 금속층(21), 제1 관통전극(33), 제2 관통전극(34), 제1 연장부 내지 제3 연장부(41a, 42a, 43a)가 전기 도금에 의해 동시에 형성될 수 있다.
따라서, 제1 전극(31), 제2 전극(32), 제1 금속층(21), 제1 관통전극(33), 제2 관통전극(34), 제1 연장부 내지 제3 연장부(41a, 42a, 43a)는 동일한 조성을 가질 수 있다.
또한, 제1 전극(31), 제2 전극(32), 제1 금속층(21), 제1 연장부 내지 제3 연장부(41a, 42a, 43a)는 동일한 높이로 형성될 수 있다.
전기 도금 방식은 종래 도금 기술이 모두 적용될 수 있다. 전기 도금은 스퍼터링(sputtering)과 드라이 필름(dry film)을 이용하여 패턴을 형성 후에 이루어질 수 있다.
전기 도금 후에는 에칭(etching)에 의해 드라이 필름 등을 제거할 수 있다. 그 결과, 기판(10)에서 제1 전극(31), 제2 전극(32), 제1 금속층(21), 제1 연장부 내지 제3 연장부(41a, 42a, 43a)가 형성된 영역을 제외한 나머지 영역이 외부로 노출될 수 있다.
도 11을 참조하면, 제1 패드(41), 제2 패드(42), 제3 패드(43) 및 제2 금속층(22)이 도금에 의해 동시에 형성될 수 있다. 따라서, 제1 패드(41), 제2 패드(42) 및 제2 금속층(22)은 동일한 조성을 가질 수 있다. 또한, 제1 패드(41), 제2 패드(42) 및 제2 금속층(22)은 동일한 높이로 형성될 수 있다.
도 12를 참조하면, 제3 금속층(23) 및 제4 금속층(24)이 도금에 의해 차례로 형성될 수 있다.
제2 금속층(22), 제3 금속층(23) 및 제4 금속층(24)은 개별적인 도금 공정에 의해 형성될 수 있다. 예를 들어, 제2 금속층(22)을 형성하는 제1 도금 공정과 제3 금속층(23)을 형성하는 제2 도금 공정 사이에는 시간 갭(time gap)이 존재할 수 있다.
한 번의 도금 공정에 의해 형성될 수 있는 금속층의 최대 높이는 제한될 수 있으므로, 금속 측벽(20)은 일체로 형성되지 않고 복수의 금속층을 포함할 수 있다.
도 13을 참조하면, 제1 서브 전극층(P1) 및 제2 서브 전극층(P2)이 도금에 의해 차례로 형성된 후에, 제1 보호층(53) 및 제2 보호층(54)이 도금에 의해 동시에 형성될 수 있다.
제1 서브 전극층(P1)은 제1 전극(31)과 제2 전극(32)의 상부, 및 제1 패드 내지 제3 패드(41, 42, 43)의 하부에 배치될 수 있다. 제1 서브 전극층(P1)은 제1 전극(31)과 제2 전극(32) 상부와 제1 패드 내지 제3 패드(41, 42, 43)의 하부에 배치될 수 있다. 제1 서브 전극층(P1)은 니켈(Ni)을 포함할 수 있다.
제2 서브 전극층(P2)은 제1 서브 전극층(P1)과 제2 보호층(54) 사이에 배치될 수 있다. 제2 서브 전극층(P2)은 니켈(Ni)의 이동(migration)을 억제할 수 있다. 제2 서브 전극층(P2)은 팔라듐(Pd)을 포함할 수 있다.
도 14를 참조하면, 제1 절연부(51)는 제1 연장부(41a)와 제3 패드(43) 사이의 이격 영역에 배치되고 제1 연장부(41a)의 하부로 연장될 수 있다. 또한, 제2 절연부(52)는 제2 연장부(42a)와 제3 패드(43) 사이의 이격 영역에 배치되고 제2 연장부(42a)의 하부로 연장될 수 있다.
반도체 소자(100)와 보호 소자(200)가 도 1에서와 같이 배치된 후에, 투광부재(50)가 도 6에서와 같이 배치되면, 반도체 소자 패키지의 제조 공정이 완료될 수 있다.
도 15는 본 발명의 일 실시 예에 따른 발광소자의 단면도이고, 도 16은 도 15의 일부 확대도이고, 도 17은 본 발명의 일 실시 예에 따른 발광소자의 평면도이고, 도 18은 실시 예에 따른 제1 오믹전극과 제2 오믹전극의 배치를 보여주는 도면이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 발광소자는, 발광 구조물(120), 발광 구조물(120) 상에 배치되는 제1 절연층(171), 제1 도전형 반도체층(121) 상에 배치되는 제1 오믹전극(151), 제2 도전형 반도체층(123) 상에 배치되는 제2 오믹전극(161), 제1 오믹전극(151) 상에 배치되는 제1 커버전극(152), 제2 오믹전극(161) 상에 배치되는 제2 커버전극(162), 및 제1 커버전극(152) 및 제2 커버전극(162) 상에 배치되는 제2 절연층(172)을 포함할 수 있다.
발광 구조물(120)이 자외선 파장대의 광을 발광할 때, 발광 구조물(120)의 각 반도체층은 알루미늄을 포함하는 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1) 물질을 포함할 수 있다. 여기서, Al의 조성은 In 원자량과 Ga 원자량 및 Al 원자량을 포함하는 전체 원자량과 Al 원자량의 비율로 나타낼 수 있다. 예를 들어, Al 조성이 40%인 경우 Ga 의 조성은 60%인 Al40Ga60N일 수 있다.
또한 실시 예의 설명에 있어서 조성이 낮거나 높다라는 의미는 각 반도체층의 조성 %의 차이(및/또는 % 포인트)로 이해될 수 있다. 예를 들면, 제1 반도체층의 알루미늄 조성이 30%이고 제2 반도체층의 알루미늄 조성이 60%인 경우, 제2 반도체층의 알루미늄 조성은 제1 반도체층의 알루미늄 조성보다 30% 더 높다고 표현할 수 있다.
기판(110)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광부재일 수 있다.
버퍼층(111)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(111)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시 예는 버퍼층(111)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(111)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다.
활성층(122)은 복수 개의 우물층(미도시)과 장벽층(미도시)을 포함할 수 있다. 우물층과 장벽층은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.
제2 도전형 반도체층(123)은 활성층(122) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2도펀트가 도핑될 수 있다.
제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.
제1 절연층(171)은 제1 오믹전극(151)과 제2 오믹전극(161) 사이에 배치될 수 있다. 구체적으로 제1 절연층(171)은 제1 오믹전극(151)이 배치되는 제1홀(171a) 및 제2 오믹전극(161)이 배치되는 제2홀(171b)을 포함할 수 있다.
제1 오믹전극(151)은 제1 도전형 반도체층(121) 상에 배치되고, 제2 오믹전극(161)은 제2 도전형 반도체층(123)상에 배치될 수 있다.
제1 오믹전극(151)과 제2 오믹전극(161)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 오믹전극(151)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 오믹전극(161)은 ITO일 수 있다.
도 16을 참조하면, 제1 오믹전극(151)은 일면에 배치된 제1 홈(151a)을 포함할 수 있다. 일반 가시광 발광소자와 달리 자외선 발광소자의 경우 오믹을 위해 전극을 고온에서 열처리할 필요가 있다. 예시적으로 제1 오믹전극(151) 및/또는 제2 오믹전극(161)은 약 600도 내지 900도에서 열처리할 수 있고, 이 과정에서 제1 오믹전극(151)의 표면에는 산화막(미도시)이 형성될 수 있다. 그러나, 산화막은 저항층으로 작용할 수 있으므로 동작 전압이 상승할 수 있다.
따라서, 실시 예에 따른 제1 오믹전극(151)은 일면에 제1 홈(151a)을 형성하여 산화막을 제거할 수 있다. 이 과정에서 제1 홈(151a)을 둘러싸는 돌기부(151b)가 형성될 수 있다.
제1 오믹전극(151)을 전체적으로 에칭하는 경우 제1 오믹전극(151) 주변의 제1 절연층(171)까지 식각되어 쇼트가 발생하는 문제가 있다. 따라서, 실시 예는 제1 오믹전극(151)의 일부 영역에만 에칭을 수행하여 제1 절연층(171)이 식각되는 것을 방지할 수 있다. 따라서, 실시 예에 따른 제1 오믹전극(151)은 테두리 영역이 잔존하여 돌기부(151b)를 형성할 수 있다.
필요에 따라서는 마스크의 두께를 조절하여 제1 오믹전극(151)의 돌기부(151b)에도 상대적으로 약하게 에칭을 할 수도 있다. 이 경우, 제1 오믹전극(151)의 돌기부(151b) 및 측면에 잔존하는 산화막을 일부 제거할 수도 있다.
제1 커버전극(152)은 제1 오믹전극(151)상에 배치될 수 있다. 제1 전극은 제1 홈의 내부에 배치되는 제1요철부(152c)를 포함할 수 있다. 제1 커버전극(152)은 제1 오믹전극(151)의 측면을 덮을 수 있다. 이 경우, 제1 커버전극(152)과 제1 오믹전극(151)의 접촉 면적이 넓어지므로 동작 전압은 더 낮아질 수 있다.
제1 커버전극(152)은 제1 절연층(171)과 제1 오믹전극(151) 사이의 이격 영역(d2)에 배치되는 제2요철부(152b)를 포함할 수 있다. 제2요철부(152b)는 제1 도전형 반도체층(121)과 직접 접촉할 수 있다. 따라서, 전류 주입 효율이 향상될 수 있다. 이격 영역(d2)의 폭은 약 1um 내지 10um일 수 있으나 반드시 이에 한정하지 않는다.
제1 커버전극(152)은 제1 절연층(171)의 상부로 연장될 수 있다. 따라서, 제1 커버전극(152)의 전체 면적이 증가하여 동작 전압이 낮아질 수 있다.
다시 도 15를 참조하면, 제2 커버전극(162)은 제2 오믹전극(161)상에 배치될 수 있다. 제2 커버전극(162)은 제2 오믹전극(161)의 측면까지 커버할 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제2 커버전극(162)은 제2 오믹전극(161)의 상부에만 배치될 수도 있다.
제1 커버전극(152)과 제2 커버전극(162)은 Ni/Al/Au, 또는 Ni/IrOx/Au, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나 특별히 한정하지 않는다. 다만, 제1 커버전극(152)과 제2 커버전극(162)은 외부로 노출되는 최외곽층이 금(Au)을 포함할 수 있다. 금(Au)은 전극의 부식을 방지하며 전기 전도성을 향상시켜 패드와의 전기적 연결을 원활하게 할 수 있다.
제2 절연층(172)은 제1 커버전극(152), 제2 커버전극(162), 및 제1 절연층(171) 상에 배치될 수 있다. 제2 절연층(172)은 제1 커버전극(152)을 노출시키는 제1 개구부(152a) 및 제2 커버전극(162)을 노출시키는 제2 개구부(162a)를 포함할 수 있다.
제1 절연층(171)과 제2 절연층(172)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다. 제2 절연층(172)이 형성되는 과정에서 부분적으로 제1 절연층(171)과 제2 절연층(172)은 경계가 소멸할 수도 있다.
제1 커버전극(152) 상에는 제1 본딩 전극(153)이 배치되고, 제2 커버전극(162) 상에는 제2 본딩 전극(163)이 배치될 수 있다. 제1 본딩 전극(153)과 제2 본딩 전극(163)은 유테틱 본딩(eutectic bonding) 될 수 있으나 반드시 이에 한정하지 않는다.
도 17 및 도 18을 참조하면, 발광 구조물(120)은 식각에 의해 돌출된 발광부(M1)를 포함할 수 있다. 발광부(M1)는 활성층(122) 및 제2 도전형 반도체층(123)을 포함할 수 있다. 발광부(M1) 이외의 영역은 제1 도전형 반도층이 노출된 비발광부(M2)일 수 있다.
이때, 발광부(M1)의 최대 둘레(P11)와 발광부의 최대 면적(P12)의 비(P11/P12)는 0.02 [1/um] 이상 0.05 [1/um]이하일 수 있다. 여기서 발광부(M1)의 최대 둘레 및 최대 면적은 제2 도전형 반도체층(또는 활성층)의 최대 둘레 및 면적일 수 있다.
상기 비(P11/P12)가 0.02 이상인 경우 면적 대비 발광부의 둘레가 길어져 광 출력이 향상될 수 있다. 예시적으로, 측면에서 광이 출사될 수 있는 확률이 높아져 광 출력이 향상될 수 있다. 또한, 비(P11/P12)가 0.05 이하인 경우 면적 대비 발광부의 둘레가 너무 길어져 오히려 광 출력이 저하되는 문제를 방지할 수 있다. 예시적으로 동일 면적 내에서 발광부 둘레가 과도하게 길어지는 경우 매우 얇은 발광부가 연속 배치될 수 있다. 그러나, 이 경우 발광부 위에 배치되는 전극 역시 매우 얇아져 저항이 높아질 수 있다. 따라서, 동작 전압이 상승할 수 있다.
발광부(M1)는 적정 둘레와 면적의 비를 갖기 위해 복수 개의 발광부가 제2 방향으로 이격된 복수 개의 제1 발광부(M11), 및 제2 방향으로 연장되어 복수 개의 제1발광부의 끝단을 연결한 제2 발광부(M12)를 포함할 수 있다.
제2 커버전극(162)은 발광부(M1)의 형상과 대응되는 형상을 가질 수 있다. 또한, 제1 전극은 제2 전극을 둘러싸는 형태로 배치될 수 있다.
제1 본딩 전극(153)과 제2 본딩 전극(163)은 평면상에서 제1 방향으로 이격 배치될 수 있다. 제1 방향은 X 방향이고 제2 방향은 Y방향일 수 있다. 제1 방향과 제2 방향은 서로 수직할 수 있으나 반드시 이에 한정하지 않는다.
제1 본딩 전극(153)은 제2 절연층의 제1 개구부(152a)를 통해 제1 커버전극(152)과 전기적으로 연결되고, 제2 본딩 전극(163)은 제2 절연층의 제2 개구부(162a)를 통해 제2 커버전극(162)과 전기적으로 연결될 수 있다. 제1 개구부(152a)는 제1 커버전극(152)의 형상을 따라 형성된 하나의 홀일 수 있고, 제2 개구부(162a)는 복수 개 일 수 있다.
도 17을 참조하면, 제2 커버전극(162)은 제2 도전형 반도체층(123)과 제2 본딩 전극(163) 사이에서 제2 방향(Y 방향)으로 연장되는 제2 연결전극(162-2), 및 제2 연결전극(162-2)에서 제1 본딩 전극(153)을 향하여 제1 방향(X 방향)으로 연장되는 복수 개의 제2 가지전극(162-1)을 포함할 수 있다.
제1 커버전극(152)은 제1 도전형 반도체층(121)과 제1 본딩 전극(153) 사이에서 제2 방향으로 연장되는 제1 연결전극(152-2), 및 제1 연결전극(152-2)에서 제2 본딩 전극(163)을 향하여 연장되는 복수 개의 제1 가지전극(152-1)을 포함할 수 있다.
제1 연결전극(152-2)은 발광 구조물(120)의 테두리를 따라 연장되어 제2 커버전극(162)을 둘러싸도록 배치될 수 있다. 따라서, 전류 주입시 제1 도전형 반도체층(121)에 전류가 균일하게 분산될 수 있다.
제1 연결전극(152-2)의 제1 방향의 폭(Q3)은 제2 연결전극(162-2)의 제1 방향의 폭(Q4)보다 작을 수 있다. 제1 연결전극(152-2)의 제1 방향의 폭과 제2 연결전극(162-2)의 제1 방향의 폭의 비(Q3:Q4)는 1: 1.1 내지 1: 1.5일 수 잇다. 폭의 비(Q3:Q4)가 1:1.1 이상인 경우 제2 커버전극(162)의 면적이 커져 정공 주입 효율이 개선될 수 있으며, 폭의 비가 1:1.5 이하인 경우 제1 연결전극(152-2)의 면적이 확보되어 전자 주입 효율이 개선될 수 있다.
제1 가지전극(152-1)은 이웃한 제2 가지전극(162-1) 사이에 배치될 수 있다. 이때, 제1 가지전극(152-1)의 제2 방향의 폭(Q2)은 제2 가지전극(162-1)의 제2 방향의 폭(Q1)보다 작을 수 있다. 제1 가지전극(152-1)의 제2 방향의 폭(Q2)과 제2 가지전극(162-1)의 제2 방향의 폭(Q1)의 비(Q2:Q1)는 1:2 내지 1:4일 수 있다. 폭의 비(Q2:Q1)가 1:2 이상인 경우 제2 커버전극(162)의 면적이 증가하여 정공 주입 효율이 개선될 수 있다. 또한, 폭의 비가 1:4 이하인 경우 제1 커버전극(152)의 면적을 확보할 수 있어 전자 주입 효율이 개선될 수 있다.
제2 커버전극(162)의 면적은 제1 커버전극(152)의 면적보다 클 수 있다. 제2 커버전극(162)의 전체 면적(R1)은 제1 커버전극(152)의 전체 면적(R2)의 비(R1:R2)는 1:0.5 내지 1:0.7일 수 있다. 면적비가 1:0.5 이상인 경우 제1 커버전극(152)의 면적이 확보되어 전자 주입 효율이 개선될 수 있으며, 제1 커버전극(152)의 제2 커버전극(162)을 둘러싸도록 배치될 수 있다. 따라서, 전류 분산 효율도 개선될 수 있다.
면적비가 1:0.7이하인 경우 제2 커버전극(162)의 면적이 확보되어 정공 주입 효율이 개선될 수 있으며, 광 출력이 향상될 수 있다.
제1 가지전극(152-1)의 끝단은 제2 본딩 전극(163)과 제1 도전형 반도체층(121) 사이에 배치되고, 제2 가지전극(162-1)의 끝단은 제1 본딩 전극(153)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 즉, 제1 가지전극(152-1)은 제1 도전형 반도체층(121)의 두께 방향으로 제2 본딩 전극(163)과 중첩되고, 제2 가지전극(162-1)은 제1 도전형 반도체층(121)의 두께 방향으로 제1 본딩 전극(153)과 중첩될 수 있다.
제1 본딩 전극(153)은 제2 방향으로 평행한 제1 측면(153b) 및 제2 측면(153a)을 포함하고, 제2 본딩 전극(163)은 제2 방향과 평행하고 제2 측면(153a)에 가까운 제3 측면(163a), 및 제3 측면(163a)과 평행한 제4 측면(163b)을 포함할 수 있다.
이때, 제1 가지전극(152-1)의 끝단에서 제2 본딩 전극(163)의 제4 측면(163b)까지 제1 방향의 거리(L1)는 제2 가지전극(162-1)의 끝단에서 제1 본딩 전극(153)의 제1 측면(153b)까지 제1 방향의 거리(L2)보다 길 수 있다. 제2 가지전극(162-1)과 제1 본딩 전극(153)의 중첩 면적은 제1 가지전극(152-1)과 제2 본딩 전극(163)의 중첩 면적보다 클 수 있다.
반도체 소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 표시 장치, 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나, 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화 장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화 장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.
반도체 소자는 표시 장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (19)

  1. 기판;
    상기 기판 상에 배치되는 전극;
    상기 전극 상에 배치되는 반도체 소자; 및
    상기 기판 상에 배치되고, 상기 반도체 소자를 둘러싸는 금속 측벽을 포함하고,
    상기 금속 측벽은 외측면에 배치된 오목부를 포함하는 반도체 소자 패키지.
  2. 제1항에 있어서,
    상기 금속 측벽은 상기 전극과 대응되는 높이에서 상기 금속 측벽의 외측으로 가장 돌출된 제1 돌출부를 포함하는 반도체 소자 패키지.
  3. 제1항에 있어서,
    상기 금속 측벽의 내측면은 상기 금속 측벽의 외측면을 향하여 오목한 복수 개의 오목부를 갖는 반도체 소자 패키지.
  4. 제3항에 있어서,
    상기 금속 측벽의 외측면은 상기 내측면보다 평탄도가 낮은 반도체 소자 패키지.
  5. 제1항에 있어서,
    상기 오목부는 제1 오목부 및 상기 제1 오목부보다 높게 배치되는 제2 오목부를 포함하는 반도체 소자 패키지.
  6. 제5항에 있어서,
    상기 반도체 소자의 상면은 상기 제1 오목부 내에서 상기 금속 측벽의 내측면과 가장 가까운 지점보다 높은 반도체 소자 패키지.
  7. 제6항에 있어서,
    상기 반도체 소자의 상면은 상기 제2 오목부 내에서 상기 금속 측벽의 내측면과 가장 가까운 지점보다 낮은 반도체 소자 패키지.
  8. 제7항에 있어서,
    상기 전극은 서로 이격 배치된 제1 전극 및 제2 전극을 포함하고,
    상기 반도체 소자는 상기 제1 전극 상에 배치되는 제1 본딩 전극 및 상기 제2 전극과 전기적으로 연결되는 제2 본딩 전극을 포함하는 반도체 소자 패키지.
  9. 제5항에 있어서,
    상기 금속 측벽은 상기 기판 상에 배치되는 제1 금속층;
    상기 제1 금속층 상에 배치되는 제2 금속층;
    상기 제2 금속층 상에 배치되는 제3 금속층; 및
    상기 제3 금속층 상에 배치되는 제4 금속층을 포함하고,
    상기 제1 오목부는 상기 제2 금속층과 상기 제3 금속층 사이에 배치되고,
    상기 제2 오목부는 상기 제3 금속층과 상기 제4 금속층 사이에 배치되는 반도체 소자 패키지.
  10. 제9항에 있어서,
    상기 제1 금속층은 상기 전극과 대응되는 두께를 갖고,
    상기 제1 금속층은 상기 제2 내지 제4 금속층보다 얇은 반도체 소자 패키지.
  11. 제9항에 있어서,
    상기 제4 금속층의 내측에 배치된 단차부; 및
    상기 단차부 상에 배치되는 투광부재를 포함하는 반도체 소자 패키지.
  12. 제1항에 있어서,
    상기 기판의 하부에 제1 패드, 제2 패드, 및 상기 제1 패드와 상기 제2 패드 사이에 배치되는 제3 패드를 포함하고,
    상기 전극은 제1 전극과 제2 전극을 포함하고,
    상기 제1 패드는 상기 제1 전극과 전기적으로 연결되고, 상기 제2 패드는 상기 제2 전극과 전기적으로 연결되는 반도체 소자 패키지.
  13. 제12항에 있어서,
    상기 금속 측벽, 상기 전극, 상기 제1 내지 제3 패드는 구리(Cu)를 포함하는 반도체 소자 패키지.
  14. 제12항에 있어서,
    상기 기판은 상기 제1 전극과 상기 제1 패드를 전기적으로 연결하는 제1 관통전극, 및 상기 제2 전극과 상기 제2 패드를 전기적으로 연결하는 제2 관통전극을 포함하는 반도체 소자 패키지.
  15. 제14항에 있어서,
    상기 제1 패드는 상기 제3 패드를 향해 연장되어 상기 제1 관통전극과 전기적으로 연결되는 제1 연장부를 포함하고,
    상기 제2 패드는 상기 제3 패드를 향해 연장되어 상기 제2 관통전극과 전기적으로 연결되는 제2 연장부를 포함하는 반도체 소자 패키지.
  16. 제15항에 있어서,
    상기 제1 연장부를 덮는 제1 절연부, 및 상기 제2 연장부를 덮는 제2 절연부를 포함하는 반도체 소자 패키지.
  17. 제12항에 있어서,
    상기 제1 패드와 상기 제2 패드의 최하부의 면적은 상기 제3 패드의 최하부의 면적보다 작은 반도체 소자 패키지.
  18. 제12항에 있어서,
    상기 제1 내지 제3 패드는 각각 제5 금속층 및 제6 금속층을 포함하고,
    상기 제6 금속층의 두께는 상기 제5 금속층의 두께보다 두껍고,
    상기 제6 금속층의 폭은 상기 제5 금속층보다 작은 반도체 소자 패키지.
  19. 제1항에 있어서,
    상기 오목부는 상기 금속 측벽의 내측면을 향하여 오목한 반도체 소자 패키지.
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