KR20200062472A - 실리콘 기반의 양자 소자 제조 방법 - Google Patents

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Abstract

실리콘 기반의 양자 소자 제조 방법은 기판 상에 나노 소자들을 포함하는 나노 소자 영역을 형성 하는 것, 상기 기판 내에 적어도 하나의 큐비트(qubit)를 형성하는 것, 상기 기판 상에 상기 나노 소자들을 덮는 절연막을 형성하는 것, 상기 절연막 상에 금속막을 형성하는 것, 및 상기 금속막을 패터닝 하여 상기 나노 소자들을 둘러싸는 외부 접속 영역들 및 금속 배선들을 형성하는 것을 포함할 수 있다. 상기 나노소자 영역은 평면적 관점에서 상기 큐비트와 중첩되고, 상기 금속 배선들은 수 내지 수백 마이크로미터의 패턴 폭을 가지고, 상기 금속 배선들 각각은 상기 나노 소자들과 상기 외부 접속 영역들을 전기적으로 연결될 수 있다.

Description

실리콘 기반의 양자 소자 제조 방법{A fabrication method of silicon-based quantum device}
본 발명은 실리콘 기반의 양자 소자의 제조방법에 관한 것이다.
양자 컴퓨터는 기존의 CPU와 달리 큐비트(qubit)를 이용한다. 기존의 CPU는 0 아니면 1로 복잡한 계산과 데이터를 처리하였다. 이와 달리 양자 컴퓨터의 큐비트는 0과 1을 동시에 표현할 수 있다.
0과 1을 동시에 표현하는 것을 중첩이라 한다. 이 중첩 효과를 이용하면 기존 컴퓨터에 비하여 계산 속도가 비약적으로 빨라질 수 있다.
큐비트는 원자 속에 있는 원자핵과 전자를 트랜지스터처럼 정보를 담는 소재로 이용할 수 있다. 즉 원자핵과 전자에 0과 1이라는 디지털 정보를 포함할 수 있는 매개체로 이용할 수 있다.
큐비트를 제어하는 것은 정밀한 수준의 공정이 요구될 수 있다. 특히 실리콘 기반의 큐비트 소자는 실리콘 층에서 핵 또는 전자의 스핀에 의한 큐비트의 동작이 가능하도록 매우 정밀한 소자가 구현될 필요가 있다.
실리콘 기반의 양자 소자의 성능 및 특성을 향상 시키는 것에 그 목적이 있다.
실리콘 기반의 양자 소자 제조 방법은 기판 상에 나노 소자들을 포함하는 나노 소자 영역을 형성 하는 것, 상기 기판 내에 적어도 하나의 큐비트(qubit)를 형성하는 것, 상기 기판 상에 상기 나노 소자들을 덮는 절연막을 형성하는 것, 상기 절연막 상에 금속막을 형성하는 것, 및 상기 금속막을 패터닝 하여 상기 나노 소자들을 둘러싸는 외부 접속 영역들 및 금속 배선들을 형성하는 것을 포함할 수 있고, 상기 나노소자 영역은 평면적 관점에서 상기 큐비트와 중첩되고, 상기 금속 배선들은 수 내지 수백 마이크로미터의 패턴 폭을 가지고, 상기 금속 배선들 각각은 상기 나노 소자들과 상기 외부 접속 영역들을 전기적으로 연결될 수 있다.
실리콘 기반의 양자 소자의 성능과 특성을 향상시킬 수 있고, 외부 전극에 의해 소자의 특성을 평가할 수 있다.
도 1은 본 발명의 일부 실시예에 따른 실리콘 기반의 양자 소자 제조방법을 도시한 공정 흐름도이다.
도 2a, 도3a, 도 4a, 도 5a, 및 도 6은 본 발명의 일부 실시예들에 따른 실리콘 기반의 양자 소자 제조방법을 설명하기 위한 평면도들이다.
도 2b, 도3b, 도 4b, 및 도 5b는 각각 도 2a 내지 도 5a의 나노 소자 영역의 확대도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 2a, 도3a, 도 4a, 도 5a, 및 도 6은 본 발명의 일부 실시예들에 따른 실리콘 기반의 양자 소자 제조방법을 설명하기 위한 평면도들이다.
도 2b, 도3b, 도 4b, 도 5b는 각각 도 2a 내지 도 5a의 나노 소자 영역의 확대도이다.
도 4c는 도 4b의 A-A'의 단면도이다.
도 1, 도 2a, 및 도 2b를 참조하면 실리콘 기판(미도시) 상에 수 내지 수십 나노 미터의 패턴 폭을 가지는 나노 소자들이 형성될 수 있다(S100). 나노 소자들이 형성되는 실리콘 기판(미도시)의 일 영역이 나노 소자 영역(ND)으로 지칭될 수 있다. 나노 소자 영역(ND)은 수 내지 수백 나노 미터의 크기의 영역일 수 있다.
차례로 적층된 실리콘 기판(미도시) 및 실리콘 기판(미도시) 상의 실리콘 산화막(301)이 제공될 수 있다. 상기 실리콘 산화막(301) 상에 나노 소자들이 형성될 수 있다. 나노 소자들은 플런지 게이트(402), 제1 배리어(403), 제2 배리어(404), 탑 게이트(후술), 안테나(후술)를 포함할 수 있다.
우선 실리콘 산화막(301) 상에 제1 금속막(미도시)이 증착될 수 있다. 제1 금속막(미도시)은 알루미늄, 은, 및 구리 및 반도체 배선 공정에 사용되는 금속 재료 중 적어도 어느 하나를 포함할 수 있다. 제1 금속막(미도시)에 제1 초미세 패터닝 공정이 적용되어, 플런지 게이트(402), 제1 배리어(403), 및 제2 배리어(404)가 형성될 수 있다.
제1 초미세 패터닝 공정은 전자빔 리소그라피(electron beam lithography), 극자외선(EUV) 리소그라피, 또는 다중 패터닝을 통한 포토리소그라피 공정 중 어느 하나를 포함할 수 있다. 전자빔 리소그라피 공정은 바람직하게는 SCALPEL(scattering with angular limitation projection electron beam lithography) 공정을 포함할 수 있다. 제1 초미세 패터닝 공정을 통해서, 나노 소자들은 수 내지 수십 나노미터의 패턴 폭을 가지도록 형성될 수 있다.
제1 배리어(403) 및 제2 배리어(404)는 서로 이격되게 형성될 수 있다. 제1 배리어(403) 및 제2 배리어(404)는 후술할 큐비트에 전기장 또는 전력이 가해지는 경우, 다른 위치로 이동할 수 없게 하는 포텐셜 배리어(potential barrier) 역할을 할 수 있다.
플런지 게이트(402)는 제1 배리어(403) 및 제2 배리어(404) 사이에 형성될 수 있다. 플런지 게이트(402)는 후술할 큐비트의 스핀 방향을 조절하는 역할을 할 수 있다.
도 1, 도 3a, 및 도 3b를 참조하면 제1 절연막(302) 상에 탑 게이트(405) 및 안테나(406)가 형성될 수 있다
플런지 게이트(402), 제1 배리어(403), 및 제2 배리어(404)를 덮는 제1 절연막(302)이 형성될 수 있다. 이어서 제1 절연막(302) 상에 제2 금속막(미도시)이 증착될 수 있다. 제2 금속막(미도시)은 알루미늄, 은, 구리, 및 반도체 배선 공정에 사용되는 금속 재료 중 적어도 어느 하나를 포함할 수 있다.
제2 금속막(미도시)에 제2 초미세 패터닝 공정이 적용될 수 있고, 제2 초미세 패터닝 공정을 통해서, 제2 금속막(미도시)은 탑 게이트(405) 및 안테나(406)로 패너닝 될 수 있다. 제2 초미세 패터닝 공정 역시 제1 초미세 패터닝 공정과 같은 방식(전자빔 리소그라피(electron beam lithography), 극자외선(EUV) 리소그라피, 또는 다중 패터닝을 통한 포토리소그라피)으로 이루어질 수 있다.
탑 게이트(405)는 평면적 관점에서 아치(arch) 형태로 형성될 수 있다. 탑 게이트(405)는 제1 배리어(403) 및 제2 배리어(404)의 상면에 형성될 수 있다. 제1 절연막(302)에 의해서 제1 배리어(403) 및 제2 배리어(404)와 탑 게이트(405)가 서로 직접적으로 접촉하는 것이 방지될 수 있다.
탑 게이트(405)는 후술할 큐비트에 전기장 또는 전압을 가해줘서 후술할 큐비트의 스핀 속도가 조절될 수 있다.
안테나(406)는 평면적 관점에서 탑 게이트(405), 제1 배리어(403), 및 제2 배리어(404) 위 쪽(above)에 형성될 수 있다. 안테나(406)는 가로 방향으로 나노 소자 영역(ND)을 가로지를 수 있다. 안테나(406)은 코일 형상(미도시)을 가질 수 있다. 안테나(406)는 후술할 큐비트에 자기장을 가해줄 수 있다. 자기장은 수 킬로헤르츠(kHz) 내지 수 기가헤르츠(GHz)의 주파수 범위를 가질 수 있다. 자기장은 바람직하게 마이크로 파의 주파수 범위를 가질 수 있다. 자기장에 의해서 후술할 큐비트의 스핀 방향이 조절될 수 있다.
도 1, 도 4a, 도 4b, 및 도 4c를 참조하면. 실리콘 기판(300) 내에 큐비트(401)가 형성될 수 있다(S200). 나노 소자 영역(ND)은 평면적 관점에서 큐비트(401)와 중첩될 수 있다. 큐비트(401)는 평면적 관점에서 제1 배리어(403) 및 제2 배리어(404) 사이에서 형성될 수 있다.
구체적으로 반도체 원소(P, B, Al, As, Sb, 3족 또는 5족의 원소) 및 전자 중 적어도 하나의 불순물이 이온 빔(ion beam, IB) 등의 고 에너지 입사 방식으로 실리콘 기판(300) 내로 주입될 수 있다. 주입되는 불순물은 바람직하게는 인(P)일 수 있다. 불순물은 원자 또는 이온 형태로 한 개 또는 수개가 실리콘 기판(300)의 격자 속에 주입될 수 있다.
주입된 불순물에 의해서 큐비트(401)가 생성될 수 있다. 큐비트(401)는 서로 독립적인 원자핵의 스핀 방향(401a) 및 전자의 스핀 방향(401b)을 가질 수 있다. 원자핵의 스핀 방향(401a) 및 전자의 스핀 방향(401b)에 따라서 양자의 부호인, 0 또는 1이 표시될 수 있다. 전자의 스핀 방향이 다운 포지션(down position), 원자핵의 스핀방향이 업 포지션(up position)인 경우 0으로 표시될 수 있다. 반대로 전자의 스핀 방향이 업 포지션, 원자핵의 스핀 방향이 다운 포지션인 경우 1로 표시될 수 있다.
도 1, 도 5a, 및 도 5b를 참조하면 제2 절연막(303)이 나노 소자 영역(ND)상에 형성되고, 이어서 나노 소자들을 노출시키는 복수개의 패드들(407)이 형성될 수 있다(S300).
패드들(407)은 나노 소자 영역(ND)의 가장자리 부분에 형성될 수 있다. 패드들(407)은 제1 초미세 패터닝, 및 제 2 초미세 패터닝과 같은 방식(전자빔 리소그라피(electron beam lithography), 극자외선(EUV) 리소그라피, 또는 다중 패터닝을 통한 포토리소그라피)으로 패터닝될 수 있다.
패드들(407)에 의해서 나노 소자들은 노출영역(402p, 403p, 404p, 405p, 및 406p)을 가질 수 있다. 결과적으로 제2 절연막(303)이 덮인 나노 소자 영역(ND), 및 제2 절연막(303)이 덮이지 않은 패드들(407)이 형성될 수 있다.
도 1및 도 6을 참조하면 수 내지 수백 마이크로 미터의 패턴 폭을 가지는 금속 배선들(408) 및 외부 접속 영역들(409)이 형성될 수 있다(S400).
제2 절연막(303) 상에 제3 금속막(304)이 증착될 수 있다. 제3 금속막(304)은 은, 구리, 알루미늄 및 반도체 배선 공정에 사용되는 금속 재료 중 적어도 어느 하나를 포함할 수 있다. 제3 금속막(304)은 패드들(407) 각각의 빈 공간을 채울 수 있다. 패드들(407) 각각의 빈 공간을 채운 제3 금속막(304)은 나노 소자들과 금속 배선들(408)이 전기적으로 연결되는 전극 역할을 할 수 있다.
이어서 제3 금속막(304)은 금속 배선들(408) 및 외부 접속 영역들(409)로 패터닝 될 수 있다. 금속 배선들(408) 및 외부 접속 영역들(409)의 패터닝은 포토리소그라피 공정을 이용할 수 있다. 포토리소그라피 공정은 제3 금속막(304) 상에 포토 레지스트층(미도시)이 차례로 도포, 노광, 및 현상되는 공정을 포함할 수 있다. 포토 리소그라피 공정에 의해서 금속 배선들(408) 및 외부 접속 영역들(409)이 형성될 영역이 정의될 수 있다.
이어서 제3 금속막(304)의 식각 공정이 진행되고, 현상 후 잔존하는 포토 레지스트층(미도시)은 식각 공정에서 식각 마스크 역할을 할 수 있다. 금속 배선들(408) 및 외부 접속 영역들(409)의 제3 금속막(304)은 식각 마스크에 의해서 보호될 수 있다. 이어서 금속 배선들(408) 및 외부 접속 영역들(409) 상의 포토 레지스트층(미도시)이 제거될 수 있다.
금속 배선들(408) 및 외부 접속 영역들(409)의 패터닝은 나노 소자 영역(ND) 및 패드들(407)을 패터닝한 것과 달리, 나노 미터 수준의 패턴 폭이 요구되지 않고, 마이크로 미터 폭을 형성하는 수준으로 형성되는 것이 유리할 수 있다.
그 이유는 금속 배선들(408) 및 외부 접속 영역들(409)이 나노 미터 수준의 패턴 폭으로 제작되는 경우 패턴 폭이 좁고, 두께가 얇아 전기적으로 신호를 보낼 경우 에러 등이 발생할 수 있기 때문이다.
금속 배선들(408) 각각은 나노 소자들과 및 외부 접속 영역들(409)을 전기적으로 연결할 수 있다. 외부 접속 영역(409)을 통해서 나노 소자들의 성질을 평가할 수 있는 외부의 실험 및 측정 장비들이 연결될 수 있다.
이어서 필요에 따라서, 외부 접속 영역들(409)을 제외한 나노 소자 영역(ND) 및 금속 배선들(408) 상에 제4 절연막(미도시)이 덮일 수 있다. 제4 절연막(미도시)을 통해서 나노 소자들 및 금속 배선(408)이 보호될 수 있다.
본 발명은 양자소자 제조 시 나노 단위로 조정해야 하는 나노 소자 영역과 측정 분석을 위한 외부 접속 영역 및 금속 배선 영역을 구분하여 제작함으로서 기존에 비해서 소자 특성의 수율이 높아질 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ND: 나노 소자 영역
300: 실리콘 기판
301: 실리콘 산화막
302: 제1 절연막
401: 큐비트
401a: 원자핵의 스핀
401b: 전자의 스핀
IB: 이온 주입 공정
402: 플런지 게이트(plunge gate)
403: 제1 배리어
404: 제2 배리어
405: 탑 게이트
406: 안테나
407: 패드
408: 금속 배선
409: 외부 접속 영역

Claims (1)

  1. 기판 상에 나노 소자들을 포함하는 나노 소자 영역을 형성 하는 것;
    상기 기판 내에 적어도 하나의 큐비트(qubit)를 형성하는 것;
    상기 기판 상에 상기 나노 소자들을 덮는 절연막을 형성하는 것;
    상기 절연막 상에 금속막을 형성하는 것; 및
    상기 금속막을 패터닝하여 상기 나노 소자들을 둘러싸는 외부 접속 영역들 및 금속 배선들을 형성하는 것을 포함하되,
    상기 나노소자 영역은 평면적 관점에서 상기 큐비트와 중첩되고,
    상기 금속 배선들은 수 내지 수백 마이크로미터의 패턴 폭을 가지고,
    상기 금속 배선들 각각은 상기 나노 소자들과 상기 외부 접속 영역들을 전기적으로 연결하는 실리콘 기반의 양자 소자 제조 방법.
KR1020180147866A 2018-11-26 2018-11-26 실리콘 기반의 양자 소자 제조 방법 KR20200062472A (ko)

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