CN117525035A - 半导体元件及其制备方法 - Google Patents

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CN117525035A CN202310311528.XA CN202310311528A CN117525035A CN 117525035 A CN117525035 A CN 117525035A CN 202310311528 A CN202310311528 A CN 202310311528A CN 117525035 A CN117525035 A CN 117525035A
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Abstract

本申请提供一种半导体元件及其制备方法。该半导体元件包括一基底、一第一图案以及一第二图案。该第一图案设置于该基底上。该第一图案包括一第一段及一第二段，且该第一段及该第二段中的每一个都沿一第一方向延伸。该第二图案设置于该第一图案上。该第二图案包括沿着不同于该第一方向的一第二方向延伸的一第一部分。该第二图案的该第一部分沿不同于该第一方向及该第二方向的一第三方向与该第一段及该第二段重叠。该第一图案及该第二图案与一叠置误差有关。

Description

半导体元件及其制备方法
技术领域
本申请案主张美国第17/880,867号专利申请案的优先权(即优先权日为“2022年8月4日”)，其内容以全文引用的方式并入本文中。
本公开内容关于一种半导体元件，特别是关于一种包括标记结构以测量叠置(overlay)的半导体元件。
背景技术
随着半导体产业的发展，在微影(lithography)操作中减少光阻图案与底层图案的叠置误差变得更加重要。由于受各种因素的影响，如叠置标记结构的当层(currentlayer)与前层(pre-layer)之间的系统误差，使得正确测量叠置误差变得更加困难，因此开发一种新的半导体元件及其方法，以能更精确地测量叠置误差。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一个方面提供一种半导体元件。该半导体元件包括一基底、一第一图案以及一第二图案。该第一图案设置于该基底上。该第一图案包括一第一段及一第二段，且该第一段及该第二段中的每一个都沿一第一方向延伸。该第二图案设置于该第一图案上。该第二图案包括沿着不同于该第一方向的一第二方向延伸的一第一部分。该第二图案的该第一部分沿不同于该第一方向及该第二方向的一第三方向与该第一段及该第二段重叠。该第一图案及该第二图案与一叠置误差有关。
本公开的另一个方面提供一种半导体元件。该半导体元件包括一基底、一导电层、一导电接触、一第一图案以及一第二图案。该基底具有一第一区域及一第二区域。该导电层设置于该基底的该第一区域上方，并位于一第一水平面的位置处。该导电接触设置于该导电层上方，并位于比该第一水平面更高的一第二水平面的位置处。该第一图案设置于该基底的该第二区域上方，并位于该第一水平面的位置处。该第二图案设置于该第一图案上方，并位于该第二水平面的位置处。该导电接触具有一第一尺寸，而该第二图案具有不同于该第一尺寸的一第二尺寸。
本公开的另一个方面提供一种半导体元件的制备方法。该制备方法包括提供一基底。该制备方法还包括在该基底上形成一第一图案。该第一图案包括一第一段及一第二段，且该第一段及该第二段中的每一个都沿一第一方向延伸。该制备方法更包括在该第一图案上形成一第二图案。该第二图案包括沿着不同于该第一方向的一第二方向延伸的一第一部分。该第二图案的该第一部分沿不同于该第一方向及该第二方向的一第三方向与该第一段及该第二段重叠。该第一图案及该第二图案与一叠置误差有关。
在一些实施例中，该第一图案及该第二图案共同定义沿该第二方向的该叠置误差。
在一些实施例中，该第一图案包括一金属化层，而该第二图案包括一孔洞以曝露出该金属化层。
在一些实施例中，该第二图案的该第一部分连续延伸穿过该第一图案的该第一段及该第二段。
在一些实施例中，该第二图案的该第一部分包括沿该第一方向的一第一尺寸及沿该第二方向的一第二尺寸，并且该第二尺寸超过该第一尺寸。
在一些实施例中，该制备方法更包括：形成一导电层，其中该导电层位于一第一水平面的位置处，且该第一图案位于该第一水平面的位置处。
在一些实施例中，该制备方法更包括：在该导电层上方形成一导电接触，其中该导电接触中的每一个都位于比该第一水平面更高的一第二水平面的位置处，且该第二图案位于该第二水平面的位置处。
在一些实施例中，该导电接触沿该第一方向具有一第一间距，该第二图案沿该第一方向具有一第二间距，并且该第一间距与该第二间距实质上相同。
在一些实施例中，该第二图案更包括沿该第二方向与该第一部分对齐的一第二部分，并且其中该第一图案的该第一段与该第二段之间的一第一距离超过该第二图案的该第一部分与该第二部分之间的一第二距离。
本公开的实施例提供一种包括叠层标记结构的半导体元件。该叠置标记结构包括作为前层(pre-layer)的金属化层。该叠置标记结构包括被一介电层所定义作为当层(current layer)的开口。当测量金属零(M0)层(如导电层)与C0层(如金属零层上的导电接触)之间的一叠置误差时，前层与当层可以不存在系统误差。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或过程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1为俯视图，例示本公开一些实施例的晶圆。
图2为放大视图，例示本公开一些实施例的图1中的虚线区域。
图3为剖视图，例示本公开一些实施例的半导体元件。
图4为俯视图，例示本公开一些实施例的叠置(overlay)的测量标记。
图5为俯视图，例示本公开一些实施例的叠置的测量标记。
图6为流程图，例示本公开各个方面的半导体元件的制备方法。
图7A为剖示图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图7B为剖示图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图7C为剖示图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图7D为剖示图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图7E为剖示图，例示本公开一些实施例的半导体元件的制备方法的一个或多个阶段。
图8为俯视图，对应于图7E的结构例示本公开的一些实施例。
图9为俯视图，例示本公开一些实施例的用于测量叠置的标记的一部分。
图10为流程图，例示本公开一些实施例的叠置误差的测量方法。
图11为方块图，例示本公开一些实施例的半导体制造系统。
图12为示意图，例示本公开各个方面的半导体制造系统的硬件。
其中，附图标记说明如下：
10：晶圆
20：叠置标记结构
30：切割道
40：芯片
100a：半导体元件
100b：半导体元件
110：基底
110a：区域
110b：区域
120：介电层
131：导电层
132a：图案
132b：图案
140：介电层
151：特征
152a：图案
160a：叠置标记结构
160b：叠置标记结构
161：结构部分
162：结构部分
170：图案化的光阻层
171：图案
172：图案
181：导电特征
182：图案
182p1：部分
182p2：部分
210：制备方法
211：操作
212：操作
213：操作
214：操作
215：操作
220：测量方法
221：操作
222：操作
223：操作
300：半导体制造系统
310：晶圆
320：制造设备
330：制造设备
340：制造设备
350：制造设备
360：叠置测量设备
370：叠层校正系统
380：网络
390：控制器
400：半导体制造系统
401：处理器
403：存储媒介
405：总线
407：输入及输出(I/O)接口
409：网络接口
410：使用者界面
1321：金属化层
1322：金属化层
1323：金属化层
1324：金属化层
1521：孔洞
1522：孔洞
1523：孔洞
1811：导电接触
1821：金属化层
1822：金属化层
1823：金属化层
D1：距离
D2：距离
D3：距离
G1：几何中心
G2：几何中心
H1：水平面
H2：水平面
H3：水平面
L1：尺寸
P1：间距
P2：间距
W1：尺寸
W2：尺寸
W3：尺寸
W4：尺寸
X：方向
Y：方向
Z：方向
ΔX：X方向的偏差
具体实施方式
现在用具体的语言来描述附图中说明的本公开的实施例，或实例。应理解的是，在此不打算限制本公开的范围。对所描述的实施例的任何改变或修改，以及对本文所描述的原理的任何进一步应用，都应被认为是与本公开内容有关的技术领域的普通技术人员通常会做的。参考数字可以在整个实施例中重复，但这并不一定表示一实施例的特征适用于另一实施例，即使它们共用相同的参考数字。
应理解的是，尽管用语第一、第二、第三等可用于描述各种元素、元件、区域、层或部分，但这些元素、元件、区域、层或部分不受这些用语的限制。相反，这些用语只是用来区分一元素、元件、区域、层或部分与另一元素、元件、区域、层或部分。因此，下面讨论的第一元素、元件、区域、层或部分可以称为第二元素、元件、区域、层或部分而不偏离本发明概念的教导。
本文使用的用语仅用于描述特定的实施例，并不打算局限于本发明的概念。正如本文所使用的，单数形式的“一”、“一个”及“该”也包括复数形式，除非上下文明确指出。应进一步理解，用语“包含”及“包括”，当在本说明书中使用时，指出了所述特征、整数、步骤、操作、元素或元件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、元件或其组。
请参照图1和图2，图1为俯视图，例示本公开各个方面的晶圆10，图2为图1中虚线区域的放大视图。
如图1和图2所示，晶圆10沿切割道30切成多个芯片40。芯片40中的每一个可以包括半导体元件，它可以包括主动元件和/或被动元件。主动元件可以包括一存储器芯片(例如，动态随机存取存储器(DRAM)芯片，静态随机存取存储器(SRAM)芯片等)、一电源管理芯片(例如，电源管理集成电路(PMIC)芯片)、一逻辑芯片(例如，系统芯片(SoC)、中央处理单元(CPU)、图形处理单元(GPU)、应用处理器(AP)、微控制器等)、一射频(RF)芯片、一感测器芯片、一微机电系统(MEMS)芯片、一信号处理芯片(如数字信号处理(DSP)芯片)、一前端芯片(如模拟前端(AFE)芯片)或其他主动元件。被动元件可以包括一电容器、一电阻器、一电感器、一熔丝或其他被动元件。
如图2所示，叠置标记结构20可以设置于晶圆10上。在一些实施例中，叠置标记结构20可以位于切割道30上。叠置标记结构20可以设置于芯片40中的每一个的边缘的角落。在一些实施例中，叠置标记结构20可以位于芯片40的内部。在一些实施例中，可以利用叠置标记结构20来测量当层(current layer)，如蚀刻层的孔洞，是否与半导体制备过程中的前层(pre-layer)精确对齐。在一些实施例中，重叠标记结构20和当层(或上层)与前层(或下层)之间的叠置误差有关。在一些实施例中，可以利用叠置标记结构20来产生当层(或上层)与前层(或下层)之间的叠置误差。
图3为剖视图，例示本公开一些实施例的半导体元件100a。
在一些实施例中，半导体元件100a可以包括基底110。基底110可以包括区域110a和区域110b。在一些实施例中，区域110a可以用来定义一区域，在该区域上形成集成电路。在一些实施例中，区域110b可以用来定义一区域，在该区域上形成一叠置标记结构。
基底110可以是一半导体基底，例如一块状(bulk)半导体、一绝缘体上的半导体(SOI)基底，或类似的基底。基底110可以包括一元素(elementary)半导体，包括单晶形式、多晶形式或无定形形式的硅或锗，一化合物半导体材料，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟中的至少一种，一合金半导体材料，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP中的至少一种；任何其他适合的材料；或其组合。在一些实施例中，该合金半导体基底可以是具有Ge特征梯度的SiGe合金，其中Si和Ge的组成从SiGe特征梯度的一个位置的一个比例变为另一个位置的另一个比例。在另一个实施例中，该SiGe合金是形成在硅基底上方。在一些实施例中，SiGe合金可以被与该SiGe合金接触的另一种材料机械地拉紧。在一些实施例中，基底110可以具有一多层结构，或者基底110可以包括一多层化合物半导体结构。
此外，一些特征，如栅极电极、源极/漏极特征和/或其他特征(未显示)可以形成在基底110上或在其内部。
在一些实施例中，半导体元件100a可以包括介电层120。介电层120可以设置于基底110的区域110a上或上方。介电层120可以设置于基底110的区域110b上或上方。介电层120可以包括一个或多个包含绝缘材料的层，如氧化硅或氮化硅。
在一些实施例中，半导体元件100a可以包括导电层131。在一些实施例中，导电层131可以设置于基底110的区域110a上或上方。在一些实施例中，导电层131可以位于水平面H1的位置处。在一些实施例中，导电层131可以是金属零(M0)层、金属第一(M1)层、金属第二(M2)层等。导电层131可以设置于介电层120内。导电层131可以包括导电材料，如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或其他适用材料。
在一些实施例中，半导体元件100a可以包括图案132a。在一些实施例中，图案132a可以设置于基底110的区域110b上或上方。在一些实施例中，图案132a可以位于水平面H1的位置处。在一些实施例中，图案132a可以经配置以作为一叠置标记结构(例如，160a)的一部分。图案132a可以设配置于介电层120内。图案132a可以包括导电材料，如Al、Cu、W、Ti、Ta或其他适用材料。
在一些实施例中，半导体元件100a可以包括介电层140。介电层140可以设置于基底110的区域110a上或上方。介电层140可以设置于基底110的区域110b上或上方。介电层140可以覆盖基底110。在一些实施例中，介电层140可以覆盖导电层131的一部分。介电层140可以包括一个或多个包含绝缘材料的层，如氧化硅或氮化硅。
在一些实施例中，半导体元件100a可以包括特征151。在一些实施例中，特征151可以设置于基底110的区域110a上或上方。在一些实施例中，特征151可以位于比水平面H1更高的水平面H2的位置处。在一些实施例中，特征151可以是一开口、一孔洞、或一沟槽。在一些实施例中，特征151可以经配置以容纳一导电接触。在一些实施例中，特征151可以曝露出导电层131的一部分。在一些实施例中，特征151可以穿透介电层140。
在一些实施例中，半导体元件100a可以包括图案152a。在一些实施例中，图案152a可以设置于基底110的区域110b上或上方。在一些实施例中，图案152a可以位于水平面H2的位置处。在一些实施例中，图案152a可以位于与特征151的水平面H2相同的位置处。在一些实施例中，图案152a可以具有不同于特征151的一尺寸，例如一宽度、一长度、一半径或一表面积。在一些实施例中，图案152a可以具有与特征151不同的轮廓。在一些实施例中，图案152a可以是一开口、一孔洞、或一沟槽。在一些实施例中，图案152a可以曝露出图案132a的一部分。在一些实施例中，图案152a可以穿透介电层140。在一些实施例中，图案152a可以经配置以作为一叠置标记结构(例如160a)的一部分。
在一些实施例中，半导体元件100a可以包括叠置标记结构160a。在一些实施例中，叠置标记结构160a可以设置于基底110的区域110b上或上方。在一些实施例中，叠置标记结构160a可以包括图案132a和图案152a。在一些实施例中，图案132a可以作为叠置标记结构160a的前层(或下层)。在一些实施例中，图案152a和/或介电层140可以做叠置标记结构160a的当层(或上层)。
在一些实施例中，可利用叠置标记结构160a来测量在半导体制备过程中，当层(例如介电层的开口)是否与前层(例如M0层、M1层或类似层)精确对齐。在一些实施例中，可利用叠置标记结构160a来产生当层(例如图案152a)与前层(或图案132a)之间的叠置误差。
图4为俯视图，例示本公开一些实施例的叠置测量标记160a。
在一些实施例中，叠置标记结构160a可以包括结构部分161和结构部分162。结构部分161和162中的每一个可以位于两个正交目的地区域中的一个。在一些实施例中，结构部分161可以用来测量X方向的叠置误差。在一些实施例中，结构部分162可以用于测量Y方向的叠置误差。在其他实施例中，叠置标记结构160a可以包括四个结构部分。在其他实施例中，叠置标记结构160a可以包括一个结构部分，该结构部分可以用于测量X方向和Y方向的叠置误差。
在一些实施例中，结构部分161和162中的每一个可以包括图案132a和图案152a。在一些实施例中，结构部分161的图案132a可以沿Y方向延伸。在一些实施例中，结构部分161的图案152a可以沿X方向延伸。在一些实施例中，结构部分162的图案132a可以沿X方向延伸。在一些实施例中，结构部分162的图案152a可以沿Y方向延伸。
在使用一叠置标记结构，如叠置标记结构160a，测量一叠置误差时，是沿着叠置标记结构160a的X方向的直线来测量X方向的偏差。Y方向的偏差是沿着叠置标记结构160a的Y方向的直线来进一步测量。结构部分161和162中的每一个可以用于测量一基底上两个层之间的一个X方向和一个Y方向的偏差。因此，可以根据X方向和Y方向的偏差来确定当层和前层是否精确对齐。叠置误差可以包括X方向的偏差(ΔX)，Y方向的偏差(ΔY)，或两者的组合。
图案132a可以包括金属化层1321、1322、1323和1324。金属化层1321、1322、1323和1324可以相互间隔开。金属化层1321、1322、1323和1324中的每一个可以沿Y方向延伸。金属化层1321、1322、1323和1324中的每一个可以是图案132a的一段。
图案152a可以包括孔洞1521、1522和1523。孔洞1521、1522和1523可以相互间隔开。孔洞1521、1522和1523中的每一个可以沿X方向延伸。孔洞1521可以与孔洞1522沿X方向对齐。孔洞1521可以沿Y方向与孔洞1523对齐。孔洞1521、1522和1523中的每一个可以是图案152a的一部分。
在一些实施例中，孔洞1521可以沿Z方向与金属化层1321和金属化层1322重叠。在一些实施例中，孔洞1522可以沿Z方向与金属化层1323和金属化层1324重叠。在一些实施例中，孔洞1523可以沿Z方向与金属化层1321和金属化层1322重叠。
金属化层1321、1322、1323和1324中的每一个都可以沿例如X方向具有尺寸W1。孔洞1521、孔洞1522和孔洞1523中的每一个可以沿例如X方向具有尺寸W2。孔洞1521、孔洞1522和孔洞1523中的每一个可以沿例如Y方向具有尺寸L1。金属化层1321与金属化层1322之间可以沿例如X方向具有距离D1。孔洞1521与孔洞1522之间可以沿例如X方向具有距离D2。孔洞1521与孔洞1523之间可以沿例如Y方向具有距离D3。
在一些实施例中，孔洞1521的尺寸W2可以大于金属化层1321的尺寸W1。在一些实施例中，孔洞1521的尺寸W2可以大于距离D1。在一些实施例中，孔洞1521的尺寸W2可以大于孔洞1521的尺寸L1。在一些实施例中，孔洞1521的尺寸W2可以大于距离D2。在一些实施例中，孔洞1521的尺寸L1可以大于距离D1。
在一个比较的例子中，基于图像叠置(IBO)测量的叠置标记结构被利用来测量例如M0层与M0层上方的导电接触(也可称为“C0层”)之间的叠置误差。在IBO测量中使用的叠置标记结构包括前层的金属化层和被当层的光阻层所定义的开口。在一些情况下，例如借由IBO测量所产生的M0层与C0层之间的叠置误差可能会有一个系统误差，无法呈现真正的叠置误差。在本实施例中，一个新的叠置标记结构包括作为前层的金属化层和被介电层所定义的开口作为当层。这种叠置结构在测量M0层与C0层之间的叠置误差时可以没有系统误差。当层可以具有多个部分，该部分中的每一个可以延伸到两个或多个前层上。这样的结构可以有助于更准确地产生一个叠置误差。
图5为俯视图，例示本公开一些实施例的叠置标记结构160b。
在一些实施例中，叠置标记结构160b可以包括图案132b和在图案132b上方的图案152b。在一些实施例中，图案132b可以位于与M0层相同的水平面的位置处。在一些实施例中，图案152b可以位于与C0层的一水平面相同的位置处。
叠置标记结构160b可以包括结构部分161和结构部分162。在一些实施例中，结构部分161的图案132b可以沿X方向延伸。在一些实施例中，结构部分161的图案152b可以沿Y方向延伸。在一些实施例中，结构部分162的图案132b可以沿Y方向延伸。在一些实施例中，结构部分162的图案152b可以沿X方向延伸。
图案132b可以包括金属化层1321。
图案152b可以包括孔洞1521和与孔洞1521间隔开的孔洞1522。
在一些实施例中，金属化层1321可以沿Z方向与孔洞1521和1522重叠。
在本实施例中，一个新的叠置标记结构包括前层的金属化层和被当层的介电层所定义的开口。在测量M0层与C0层之间的叠置误差时，这种叠置结构可以没有系统误差。前层可以具有多个部分，该部分中的每一个可以延伸到两个或多个当层上。这样的结构可以有助于更准确地产生一个叠置误差。
图6为流程图，例示本公开各个方面的半导体元件的制备方法210。
制备方法210从操作211开始，其中可以提供一基底。在一些实施例中，该基底可以包括一第一区域和一第二区域。该基底的该第一区域可以经配置以在其上形成集成电路。该基底的该第二区域可以经配置以在其上形成一叠置标记结构。一第一介电层可以形成在该基底上。一导电层可以形成在该基底的该第一区域上。一第一图案可以形成在该基底的该第二区域上。在一些实施例中，该第一介电层可以经图案化以形成多个开口。该导电层和该第一图案可以填充被该基底所定义的该开口。
制备方法210继续进行操作212，其中可以在该基底上形成一第二介电层。该第二介电层可以覆盖该导电层。该第二介电层可以覆盖该第一图案。
制备方法210继续操作213，可以在该第二介电层上形成一图案化的光阻层。
制备方法210继续操作214，该第二介电层可以被图案化。可以形成一孔洞和一第二图案。在一些实施例中，该孔洞可以形成在该基底的该第一区域上。在一些实施例中，该第二图案可形成在该基底的该第二区域上。在一些实施例中，该孔洞可以位于与该第二图案的一水平面相同的位置处。在一些实施例中，该孔洞可以具有与该第二图案不同的一尺寸，例如一宽度、一长度、一半径或一表面积。在一些实施例中，该孔洞可以具有与该第二图案不同的轮廓。在一些实施例中，该第二图案可以是一开口、一孔洞、或一沟槽。
该第一图案和该第二图案可以共同作为一个叠置标记结构。该第一图案和该第二图案与一叠置误差相关。该第一图案和该第二图案可以共同经配置以定义一个叠置误差。如果该叠置误差超过一预定值，可以调整制造设备(例如一曝光设备)的制程条件。
制备方法210继续操作215，可以形成一导电接触和一第三图案。在一些实施例中，该导电接触可以填充该孔洞。在一些实施例中，该导电接触可以形成在该基底的该第一区域上。在一些实施例中，该第三图案可填充该第二图案。在一些实施例中，该第三图案可以形成在该基底的该第二区域上。在一些实施例中，该导电接触可以位于与该第三图案的一水平面相同的位置处。
制备方法210仅仅是一个例子，并不旨在将本公开的内容限制在权利要求中明确提到的范围之外。可以在制备方法210的每一个操作之前、期间或之后提供额外的操作，所描述的一些操作可以被替换、消除或重新排序，用于该方法的其他实施例。在一些实施例中，制备方法210可以更包括图6中未描绘的操作。在一些实施例中，制备方法210可以包括图6中描绘的一个或多个操作。
图7A、图7B、图7C、图7D和图7E为剖示图，分别例示本公开一些实施例的半导体元件100b的制备方法的一个或多个阶段。
请参照图7A，可以提供基底110。在一些实施例中，基底110可以包括区域110a和区域110b。基底110的区域110a可以经配置以在其上形成集成电路。区域110b的区域110b可以经配置以在其上形成一叠置标记结构。
介电层120可以形成在基底110上。介电层120的制作技术可以包含化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、低压化学气相沉积(LPCVD)和等离子体增强CVD(PECVD)，或其他适合的制程。
在基底110的区域110a上可以形成导电层131。在基底110的区域110b上可以形成图案132a。在一些实施例中，介电层120可以经图案化以形成多个开口。导电层131和图案132a可以填充被介电层120所定义的该开口。导电层131和图案132a的制作技术可以包含PVD、CVD、ALD、LPCVD、PECVD或其他适合的制程。
请参照图7B，在基底110上可以形成介电层140。介电层140可以覆盖导电层131。介电层140可以覆盖图案132a。介电层140的制作技术可以包含CVD、ALD、LPCVD、PECVD、PVD或其他适合的制程。
请参照图7C，可以在介电层140上形成图案化的光阻层170。图案化的光阻层170可以包括一正色调或一负色调的光阻，如聚合物，或一硬遮罩，如氮化硅或氮氧化硅(siliconoxy-nitride)。在一些实施例中，图案化的光阻层170可以在基底110的区域110a上定义一个图案171，在基底110的区域110b上定义一个图案172。
在一些实施例中，图案171可以位于与图案172的水平面H3相同的位置处。在一些实施例中，图案171可以具有与图案172不同的一尺寸，如一宽度、一长度、一半径或一表面积。在一些实施例中，图案171可以具有与图案172不同的轮廓。在一些实施例中，图案171和图案172中的每一个可以是一开口、一孔洞、或一沟槽。在一些实施例中，图案171和图案172可以曝露出介电层140的一部分。在一些实施例中，图案171和图案172可以穿透图案化的光阻层170。
请参照图7D，介电层140可以被图案化。可以形成特征151和图案152a。在一些实施例中，特征151可以形成在基底110的区域110a上。在一些实施例中，图案152a可以形成在基底110的区域110b上。在一些实施例中，特征151可以位于与图案152a的水平面H2相同的位置处。在一些实施例中，特征151可以具有不同于图案152a的一尺寸，例如一宽度、一长度、一半径或一表面积。在一些实施例中，特征151可以具有与图案152a不同的轮廓。在一些实施例中，特征151和图案152a中的每一个可以是一开口、一孔洞、或一沟槽。
图案132a和图案152a可以共同定义一个叠置标记结构160a。图案132a和图案152a可以共同经配置以定义一个叠置误差。如果该叠置误差超过一预定值，可以调整制造设备(例如一曝光设备)的制程条件。
请参照图7E，可以形成导电特征181和图案182。因此，可以产生半导体元件100b。在一些实施例中，导电特征181可以填充特征151。在一些实施例中，导电特征181可以形成在基底110的区域110a上。在一些实施例中，图案182可以填充图案152a。在一些实施例中，图案182可以形成在基底110的区域110b上。在一些实施例中，导电特征181可以位于与图案182水平面H2相同的位置处。在一些实施例中，图案182可以与图案132a接触。
图8为俯视图，对应于图7E的结构例示本公开的一些实施例。
在一些实施例中，导电特征181可以包括多个相互分离的导电接触1811。
在一些实施例中，图案182可以包括金属化层1821、金属化层1822和金属化层1823。金属化层1821可以与金属化层1822沿X方向对齐。在一些实施例中，金属化层1821可以与导电接触1811沿X方向对齐。金属化层1821可以沿Y方向与金属化层1823对齐。在一些实施例中，金属化层1823可以沿X方向与导电接触1811对齐。在一些实施例中，金属化层1821可以沿Z方向与金属化层1321和金属化层1322重叠。
导电接触1811可以具有尺寸W3。金属化层1821、金属化层1822和金属化层1823中的每一个可以沿X方向具有尺寸W4。多个导电接触1811可以具有沿Y方向的间距P1。图案182可以具有沿Y方向的间距P2。
在一些实施例中，导电特征181可以具有与图案182不同的尺寸。在一些实施例中，导电特征181可以具有与图案182不同的轮廓。在一些实施例中，导电接触1811可以具有与金属化层1821不同的尺寸。在一些实施例中，导电接触1811可具有与金属化层1821不同的轮廓。
在一些实施例中，尺寸W3可以小于尺寸W1。在一些实施例中，尺寸W3可以小于尺寸W4。在一些实施例中，尺寸W3可以小于距离D1。在一些实施例中，间距P1可以与间距P2实质上相同。
在一些实施例中，金属化层1821、1822和1823中的每一个可以具有沿Z方向与金属化层1321或1322重叠的部分182p1。在一些实施例中，金属化层1821、1822和1823中的每一个可以具有沿Z方向不与金属化层1321或1322重叠的部分182p2。
图9为放大视图，例示本公开一些实施例的叠置标记结构(例如，160a)的结构部分161。
金属化层1321和金属化层1322可以在其间具有几何中心(例如，重力中心)G1。孔洞1521可以在其中具有几何中心(例如，重力中心)G2。在一些实施例中，可以根据几何中心G1和G2来确定X方向的偏差ΔX。同样地，Y方向的偏差ΔY可以根据结构部分162的一几何中心(在图9中未显示)来确定。在一些实施例中，可以根据X方向的偏差ΔX和Y方向的偏差ΔY来确定叠置误差。
图10为流程图，例示本公开各个方面的叠置误差的测量方法220。
测量方法220从操作221开始，其中可以提供一叠置结构。该叠置结构可以包括一第一图案和该第一图案上方的一第二图案。
在一些实施例中，该第一图案可以位于与M0层、M1层、M2层等的一水平面相同的位置处。该第二图案可以位于与形成在M0层、M1层、M2层等上方的一导电接触的一水平面相同的位置处。该第二图案可以是被一介电层所定义的一孔洞，该介电层形成在该第一图案上方。在一些实施例中，该孔洞可以跨越该第一图案的两个或多个金属化层。
测量方法220继续进行操作222，在该操作中产生一光学图像。该光学图像可以包括该第二图案中的至少一个孔洞，以及该第一图案的一第一金属化层和一第二金属化层。
测量方法220继续进行操作223，其中可以确定一叠置误差。该第一图案的第一几何中心和该第二图案的第二几何中心可以根据该光学图像来确定。该叠置误差可以被该第一几何中心和该第二几何中心所确定。
测量方法220仅仅是一个例子，并不旨在将本公开的内容限制在权利要求中明确提到的范围之外。可以在测量方法220的每一个操作之前、期间或之后提供额外的操作，并且所述的一些操作可以被替换、消除或重新排序，用于该方法的其他实施例。在一些实施例中，方法220可以更包括图10中未描绘的操作。在一些实施例中，测量方法220可以包括图10中描绘的一个或多个操作。
图11为方块图，例示本公开一些实施例的半导体制造系统半导体制造系统300。
半导体制造系统300可以包括制造设备320、330、340、350，以及叠置测量设备360。叠置校正系统370可以包括或建立在叠层测量设备360中。制造设备320、330、340、350以及叠置测量设备360可以通过网络380与控制器390进行信号耦合。在一些实施例中，叠置校正系统370可以是独立的系统，通过网络380与叠层测量设备360信号耦合。制造设备320、330、340、350中的每一个可以包括多个制造工具，它们可以经配置以执行一个或多个制程。
制造设备320可以用于形成元件或特征，例如前层(例如，图案132a)和M0层。制造设备320可以用于执行一沉积制程、一蚀刻制程、一化学机械研磨制程、光阻涂层制程、烘烤制程、一对准制程或其他制程。
制造设备330可以用于形成一介电层(例如，介电层140)。制造设备320可以用于执行一沉积制程、一蚀刻制程、一化学机械研磨制程、光阻涂层制程、烘烤制程、一对准制程或其他制程。
制造设备340可以用于形成一图案化的光阻层，例如图7C中所示的图案化的光阻层170。制造设备340可以经配置以执行例如曝光制程、显影制程和/或其他适合的制程。
制造设备350可以用于形成一当层，例如图7D中所示的图案152a。制造设备350可以经配置以执行例如一蚀刻制程和/或其他适合的制程。
在一些实施例中，叠置测量设备360可以用于获得前层和当层的光学图像，并且根据叠置标记结构160a或160b的光学图像产生一叠置误差。
叠置校正系统370可以包括用于产生一叠置误差的校正参数。覆盖校正系统370可以包括，例如，一计算机或一服务器。在一些实施例中，校正后的叠置误差可以由程序码或程序语言产生或计算。例如，校正该的叠置误差可以由从叠置测量设备360所获得的叠置误差和叠置校正系统370的校正参数来确定。在一些实施例中，X方向的偏差(ΔX)、Y方向的偏差(ΔY)，或两者的组合，可以从校正参数中产生。X方向的偏差(ΔX)、Y方向的偏差(ΔY)、或两者的组合中的每一个可以用校正参数作为变量有关的方程式来表示。
网络380可以是网际网络或应用网络通讯协定如传输控制协议(TCP)的内部网络。通过网络380，制造设备320、330、340、350中的每一个以及叠置测量设备360可以从控制器390下载或上传与晶圆或制造设备有关的在制品(WIP)信息。
控制器390可以包括一处理器，例如一中央处理单元(CPU)。在一些实施例中，可以利用控制器390来产生是否根据叠置误差来调整制造设备350的指令。在一些实施例中，因应于超过一预定值的叠置误差，控制器390可以产生调整制造设备350的制程状况的指令。
虽然图11没有显示在制造设备320之前的任何其他制造设备，但该例示性实施例并不旨在具限制性。在其他例示性实施例中，在制造设备320之前可以安排各种制造设备，并且可以根据设计的需求用于执行各种制程。
在该例示性实施例中，晶圆310被转移到制造设备320，以开始一连串不同的制程。晶圆310可以通过各种阶段的制程形成至少一层材料。该例示性实施例并不旨在限制晶圆310的制程。在其他例示性实施例中，在晶圆310被转移到制造设备320之前，晶圆310可以包括各种层，或产品的开始与完成之间的任何阶段。在该例示性实施例中，晶圆310的制程技术可以包含制造设备320、330、340、350以及叠置测量设备360的依序进行。
图12为示意图，例示本公开各个方面的半导体制造系统400的硬件。
图6和图10中说明的制程可以在控制器390，或者借由控制设施中的全部或部分制造设备来组织晶圆制造的计算系统中实现。图12为例示本公开各个方面的半导体制造系统400的硬件示意图。该系统400包括一个或多个硬件处理器401和一个非临时性的电脑可读存储媒介403，其上编码有，即存储有程序码(即一组可执行指令)。电脑可读存储媒介403也可以经编码以具有用于与生产半导体元件的制造设备对接的指令。处理器401借由总线405与电脑可读存储媒介403电性连接。处理器401也借由总线405与输入及输出(I/O)接口407电性连接。网络接口409也借由总线405与处理器401电性连接。网络接口与一网络相连，因此，处理器401和电脑可读存储媒介403能够借由网络380与外部元件连接。处理器401经配置以执行编码在电脑可读存储媒介405中的电脑程序码，以使系统400可以用于执行图6和图10中说明的方法中所述的部分或全部操作。
在一些例示性实施例中，处理器401可为(但不限于)一中央处理单元(CPU)、一多处理器、一分散式处理系统、一特定应用集成电路(ASIC)和/或一适合的处理单元。各种电路或单元都在本公开的设想范围内。
在一些例示性实施例中，电脑可读存储媒介403是，但不限于，一电子、磁盘、光学、电磁、红外线和/或一半导体系统(或装置或设备)。例如，电脑可读存储媒介403包括一半导体或固态存储器、一磁带、一可移动电脑磁盘、一随机存取存储器(RAM)、一只读存储器(ROM)、一硬式磁盘和/或一光碟。在一个或多个使用光碟的例示性实施例中，电脑可读存储媒介403还包括一光碟只读存储器(CD-ROM)、一光碟读/写(CD-R/W)和/或一数字影像光碟(DVD)。
在一些例示性实施例中，存储媒介403存储经配置以使系统400执行图6和图10中所示方法的电脑程序码。在一个或多个例示性实施例中，存储媒介403还存储执行图6和图10中所述方法需要的信息以及在执行该方法期间产生的信息，和/或一组可执行的指令以执行图6和图10中所述方法的操作。在一些例示性实施例中，可以为使用者提供使用者界面410，例如，一图形化使用者界面(GUI)，以便使用者在系统400上操作。
在一些例示性实施例中，存储媒介403存储用于与外部机器接口的指令。该指令使处理器401能够产生可以被外部机器读取的指令，以便在一分析过程中有效地实施图6和图10中说明的方法。
系统400包括输入及输出(I/O)接口407。I/O接口407与外部电路相连接。在一些例示性实施例中，I/O接口407可以包括但不限于键盘、键垫、鼠标、轨迹球、轨迹垫、触控式屏幕和/或游标方向键，用于将信息和命令传达给处理器401。
在一些例示性实施例中，I/O接口407可以包括一显示器，如一阴极射线管(CRT)、液晶显示器(LCD)、一扬声器等。例如，显示器显示信息。
系统400还可以包括与处理器401耦合的网络接口409。网络接口409允许系统400与网络380通信，一个或多个其他电脑系统与之连接。例如，系统400可以通过连接到网络380的网络接口409与制造设备320、330、340、350以及叠置测量设备360连接。
本公开的一个方面提供一种半导体元件。该半导体元件包括一基底、一第一图案以及一第二图案。该第一图案设置于该基底上。该第一图案包括一第一段及一第二段，且该第一段及该第二段中的每一个都沿一第一方向延伸。该第二图案设置于该第一图案上。该第二图案包括沿着不同于该第一方向的一第二方向延伸的一第一部分。该第二图案的该第一部分沿不同于该第一方向及该第二方向的一第三方向与该第一段及该第二段重叠。该第一图案及该第二图案共同定义一叠置误差。
本公开的另一个方面提供一种半导体元件。该半导体元件包括一基底、一导电层、一导电接触、一第一图案以及一第二图案。该基底具有一第一区域及一第二区域。该导电层设置于该基底的该第一区域上方，并位于一第一水平面的位置处。该导电接触设置于该导电层上方，并位于比该第一水平面更高的一第二水平面的位置处。该第一图案设置于该基底的该第二区域上方，并位于该第一水平面的位置处。该第二图案设置于该第一图案上方，并位于该第二水平面的位置处。该导电接触具有一第一尺寸，而该第二图案具有不同于该第一尺寸的一第二尺寸。
本公开的另一个方面提供一种半导体元件的制备方法。该制备方法包括提供一基底。该制备方法还包括在该基底上形成一第一图案。该第一图案包括一第一段及一第二段，且该第一段及该第二段中的每一个都沿一第一方向延伸。该制备方法更包括在该第一图案上形成一第二图案。该第二图案包括沿着不同于该第一方向的一第二方向延伸的一第一部分。该第二图案的该第一部分沿不同于该第一方向及该第二方向的一第三方向与该第一段及该第二段重叠。该第一图案及该第二图案共同定义一叠置误差。
本公开的实施例提供一种包括叠层标记结构的半导体元件。该叠置标记结构包括作为前层的金属化层。该叠置标记结构包括被一介电层所定义作为当层的开口。当测量M0层与C0层之间的一叠置误差时，前层与当层可以不存在系统误差。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所界定的本公开的精神与范围。例如，可用不同的方法实施上述的许多过程，并且以其他过程或其组合替代上述的许多过程。
再者，本申请案的范围并不受限于说明书中所述的过程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的过程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等过程、机械、制造、物质组成物、手段、方法、或步骤是包括于本申请案的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底；
一第一图案，设置于该基底上，其中该第一图案包括一第一段及一第二段，且该第一段及该第二段中的每一个都沿一第一方向延伸；
一第二图案，设置于该基底上，其中该第二图案包括沿着不同于该第一方向的一第二方向延伸的一第一部分，并且该第二图案的该第一部分沿不同于该第一方向及该第二方向的一第三方向与该第一段及该第二段重叠，以及
其中该第一图案及该第二图案与一叠置误差相关。
2.如权利要求1所述的半导体元件，其中该第二图案设置于该第一图案上方。
3.如权利要求2所述的半导体元件，其中该第一图案包括一金属化层，而该第二图案包括一孔洞以曝露出该金属化层。
4.如权利要求1所述的半导体元件，其中该第二图案的该第一部分沿该第二方向连续延伸穿过该第一图案的该第一段及该第二段。
5.如权利要求1所述的半导体元件，其中该第二图案的该第一部分包括沿该第一方向的一第一尺寸及沿该第二方向的一第二尺寸，并且该第二尺寸超过该第一尺寸。
6.如权利要求1所述的半导体元件，其中该第二图案更包括沿该第二方向与该第一部分对齐的一第二部分，并且其中该第一图案的该第一段与该第二段之间的一第一距离大于该第二图案的该第一部分与该第二部分之间的一第二距离。
7.如权利要求6所述的半导体元件，其中该第二图案的该第二部分沿该第三方向不与该第一图案的该第一段及该第二段重叠。
8.如权利要求1所述的半导体元件，其中该第一图案设置于该第二图案上方。
9.如权利要求1所述的半导体元件，其中该第二图案包括一金属化层，而该第一图案包括一孔洞以曝露出该金属化层。
10.如权利要求1所述的半导体元件，其中该第一图案及该第二图案共同定义沿该第二方向的该叠置误差。
11.一种半导体元件，包括：
一基底，包括一第一区域及一第二区域；
一导电层，设置于该基底的该第一区域上方，并位于一第一水平面的位置处；
多个导电接触，设置于该导电层上方，并位于比该第一水平面更高的一第二水平面的位置处；
一第一图案，设置于该基底的该第二区域上方，并位于该第一水平面的位置处；以及
一第二图案，设置于该第一图案上方，并位于该第二水平面的位置处；
其中该多个导电接触中的每一个都具有一第一尺寸，而该第二图案具有不同于该第一尺寸的一第二尺寸。
12.如权利要求11所述的半导体元件，其中该第一图案具有一第一金属化层及与该第一金属化层分离的一第二金属化层，且该第一金属化层及该第二金属化层中的每一个都沿一第一方向延伸，而该第二图案具有沿不同于该第一方向的一第二方向延伸的一第三金属化层。
13.如权利要求12所述的半导体元件，其中该第三金属化层沿不同于该第一方向及该第二方向的一第三方向与该第一金属化层重叠。
14.如权利要求13所述的半导体元件，其中该第三金属化层沿该第三方向与该第二金属化层重叠。
15.如权利要求13所述的半导体元件，其中在一俯视图中，该第三金属化层具有延伸到该第一金属化层与第二金属化层之间的一第一部分。
16.如权利要求15所述的半导体元件，其中该第三金属化层具有沿该第三方向不与该第一金属化层及该第二金属化层重叠的一第二部分，并且在该俯视图中，该第一图案的该第一金属化层设置于该第一图案的该第二金属化层与该第三金属化层的该第二部分之间。
17.如权利要求12所述的半导体元件，其中该第二图案包括沿该第二方向与该第三金属化层对齐的一第四金属化层，并且该第一金属化层与该第二金属化层之间的一第一距离超过该第三金属化层与该第四金属化层之间的一第二距离。
18.如权利要求12所述的半导体元件，其中该第三金属化层沿该第二方向连续延伸穿过该第一金属化层及该第二金属化层，并且该第二图案沿该第二方向与该多个导电接触对齐。
19.如权利要求12所述的半导体元件，其中该第三金属化层与该第一金属化层接触，该多个导电接触沿该第一方向具有一第一间距，该第二图案沿该第一方向具有一第二间距，并且该第一间距与该第二间距实质上相同。
20.一种半导体元件的制备方法，包括：
提供一基底；
在该基底上形成一第一图案，其中该第一图案包括一第一段及一第二段，且该第一段及该第二段中的每一个都沿一第一方向延伸；
在该第一图案上形成一第二图案，其中该第二图案包括沿着不同于该第一方向的一第二方向延伸的一第一部分，并且该第二图案的该第一部分沿不同于该第一方向及该第二方向的一第三方向与该第一段及该第二段重叠，以及
其中该第一图案及该第二图案与一叠置误差相关。
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