KR20200053572A - 루프 안정성을 위한 노드 분할을 갖는 트랜지스터 증폭기들 및 관련 방법들 - Google Patents

루프 안정성을 위한 노드 분할을 갖는 트랜지스터 증폭기들 및 관련 방법들 Download PDF

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Abstract

패키지형 트랜지스터 증폭기는 입력 리드 및 출력 리드를 갖는 패키지; 입력 리드에 병렬로 전기적으로 결합되는 복수의 단위 셀 트랜지스터들을 갖는 트랜지스터 스테이지 - 단위 셀 트랜지스터들 각각은 출력을 가짐 - ; 제1 급전 네트워크에 의해 단위 셀 트랜지스터들의 출력들의 제1 서브세트에 결합되는 제1 출력 본드 패드; 제1 출력 본드 패드와는 별개인 제2 출력 본드 패드 - 제2 출력 본드 패드는 제2 급전 네트워크에 의해 단위 셀 트랜지스터들의 출력들의 제2 서브세트에 결합됨 - ; 제1 출력 본드 패드와 출력 리드 사이에 결합된 제1 출력 본드 와이어; 및 제2 출력 본드 패드와 출력 리드 사이에 결합된 제2 출력 본드 와이어를 포함한다. 관련 설계 방법들이 또한 제공된다.

Description

루프 안정성을 위한 노드 분할을 갖는 트랜지스터 증폭기들 및 관련 방법들
본 명세서에 설명된 발명의 개념들은 트랜지스터 증폭기들에 관한 것이고, 더 구체적으로는, 단위 셀 트랜지스터들을 갖는 트랜지스터 증폭기들에 관한 것이다.
높은 전력 핸들링 능력을 갖는 트랜지스터 증폭기들이 이제 매우 다양한 응용들에서 사용된다. 증가된 출력 전력을 제공하기 위해, 이러한 트랜지스터 증폭기들은 큰 유효 게이트 주변부들(effective gate peripheries)을 갖는 트랜지스터들을 포함할 수 있다. 트랜지스터의 유효 게이트 주변부를 증가시키기 위한 하나의 기법은 병렬로 접속된 복수의 단위 셀 트랜지스터들을 제공하는 것이다. 이러한 디바이스에서, 유효 게이트 주변부는 개별 트랜지스터들의 게이트 주변부들의 합(sum)일 수 있다.
하나의 예시적인 타입의 고전력 트랜지스터 증폭기는 내부 매칭된 전계 효과 트랜지스터("FET")이고, 이는 IMFET라고도 불린다. IMFET는 복수의 병렬 증폭 경로들을 제공하기 위해 병렬로 배열되는 복수의 단위 셀 트랜지스터들을 각각 가질 수 있는 하나 이상의 트랜지스터 증폭기 집적 회로 칩을 포함하는 패키지형 트랜지스터 증폭기(packaged transistor amplifier)이다. 단위 셀 트랜지스터는, 예를 들어, 실리콘 탄화물(silicon carbide) 및/또는 갈륨 질화물(gallium nitride)계 반도체 재료들과 같은 넓은 밴드갭 반도체 재료들을 사용하여 형성될 수 있는, 예를 들어, 고 전자 이동도 트랜지스터(high electron mobility transistor) 또는 "HEMT"를 포함할 수 있다. 트랜지스터 증폭기 집적 회로 칩(들)은, 예를 들어, 임피던스 매칭 네트워크들, 송신 라인들, 전력 분할 및 결합 구조들 등을 포함하는 인쇄 회로 보드들 또는 세라믹 회로 기판들과 같은 다른 회로 기판들과 함께 패키지에 패키징될 수 있다. 패키지는 하나 이상의 입력 및 출력 리드(lead)를 포함할 수 있다. 본드 와이어들은 집적 회로 칩들과 다른 회로 기판들을 상호접속하기 위해 및/또는 회로 기판들을 패키지의 입력/출력 리드들에 접속하기 위해 사용될 수 있다. IMFET 트랜지스터 증폭기들은, 예를 들어, 100MHz 내지 28GHz 또는 심지어 더 높은 주파수에 속할 수 있는 특정 주파수 대역들 내에 있는 동작 주파수들을 갖도록 설계될 수 있다.
모놀리식 마이크로파 집적 회로(monolithic microwave integrated circuit)("MMIC")는 연관된 매칭 회로, 급전 네트워크 등과 함께 병렬로 배열되는 복수의 단위 셀 트랜지스터를 포함하는 다른 타입의 고전력 트랜지스터 증폭기이다. IMFET 트랜지스터 증폭기들과 같이, MMIC 트랜지스터 증폭기들은 병렬로 접속되는 복수의 단위 셀 HEMT 트랜지스터를 포함할 수 있다. IMFET 및 MMIC 트랜지스터 증폭기들 사이의 주요 차이는, MMIC 트랜지스터 증폭기에서는 증폭기의 회로 요소들 - 트랜지스터들, 임피던스 매칭 네트워크들 및 급전 네트워크들을 포함함 - 모두가 단일 "모놀리식" 집적 회로 칩 상에 형성되는 반면, IMFET 트랜지스터 증폭기는 패키지형 디바이스 내에 포함된 다수의 집적 회로 칩들 및 다른 회로 기판들을 가질 수 있다는 것이다. 본드 와이어들은 MMIC 트랜지스터 증폭기의 단일 집적 회로 칩을 보호 패키지의 입력/출력 리드들에 접속하기 위해 사용될 수 있다.
IMFET 또는 MMIC 트랜지스터 증폭기 내의 개별 단위 셀 트랜지스터들은 증폭기를 제조하는데 사용되는 제조 및/또는 조립 프로세스들에서의 고유한 변동들로 인해 약간 상이하게 거동할 수 있다. 이러한 변동들이 미묘할 수 있지만, 그것들은 디바이스에 통상적으로 포함되는 임피던스 매칭 네트워크들에 의해 확대될 수 있다. 이러한 확대된 변동들은 병렬 증폭 경로들에서의 상이한 레그들(legs) 사이의 위상 및/또는 다른 파라미터들의 불균형들을 초래할 수 있고, 이러한 불균형들은 출력 신호에서의 발진들(oscillations)을 일으킬 수 있다. 발진들은 트랜지스터 증폭기의 동작 주파수 대역 내에서 및/또는 그 외부에서 발생될 수 있는 스퓨리어스 신호들의 형태를 취할 수 있다. 발진들은, 대역내(in-band)든지 대역외(out-of-band)든지, 원하는 출력 신호의 전력을 감소시킬 수 있고/있거나 상호변조 곱들을 일으킬 수 있는 부가적인 원하지 않는 신호들로서 나타날 수 있다. 또한, 대역내 발진들은 원하는 출력 신호에 대한 잡음으로서 나타날 수 있다.
발진들이 충분히 크면, 그것들은 증폭기의 성능을 심각하게 저하시킬 수 있다. 따라서, 트랜지스터 증폭기들에 대한 설계 스테이지 동안 소위 "루프 분석(loop analysis)"을 수행하여 발진들의 크기 및 효과를 결정한다. 루프 분석이 발진들이 충분히 큰 것을 나타낸다면, 설계자는 출력 신호에서의 발진들을 감소시키기 위해 불균형들을 안정화시키기 위해 단위 셀 트랜지스터들을 통해 병렬 증폭 경로들을 따라 직렬 및/또는 분로 저항들을 추가할 수 있다. 불행하게도, 이러한 저항들의 포함은 증폭기의 이득과 효율 둘 다를 낮추고, 또한 디바이스의 출력 전력 레벨을 낮출 수 있으며, 이는 IMFET 및 MMIC 전력 증폭기들에 대한 주요 성능 파라미터들 중 3개의 파라미터이다.
본 발명의 실시예들에 따르면, 패키지형 트랜지스터 증폭기들이 제공되며, 이 패키지형 트랜지스터 증폭기들은, 입력 리드 및 출력 리드를 갖는 패키지; 입력 리드에 결합되고 병렬로 전기적으로 접속되는 복수의 단위 셀 트랜지스터들을 갖는 트랜지스터 스테이지 - 단위 셀 트랜지스터들 각각은 출력을 가짐 - ; 제1 급전 네트워크에 의해 단위 셀 트랜지스터들의 출력들의 제1 서브세트에 결합되는 제1 출력 본드 패드; 제1 출력 본드 패드와는 별개인 제2 출력 본드 패드 - 제2 출력 본드 패드는 제2 급전 네트워크에 의해 단위 셀 트랜지스터들의 출력들의 제2 서브세트에 결합됨 - ; 제1 출력 본드 패드와 출력 리드 사이에 결합된 제1 출력 본드 와이어; 및 제2 출력 본드 패드와 출력 리드 사이에 결합된 제2 출력 본드 와이어를 포함한다.
일부 실시예들에서, 제1 출력 본드 와이어는 제1 출력 본드 패드에 직접 접속될 수 있고, 제2 출력 본드 와이어는 제2 출력 본드 패드에 직접 접속될 수 있다.
일부 실시예들에서, 패키지 내에 하나 이상의 회로 기판이 포함되고, 제1 및 제2 출력 본드 와이어들 각각의 제1 단부는 하나 이상의 회로 기판에 직접 접속될 수 있고, 제1 및 제2 출력 본드 와이어들 각각의 제2 단부는 패키지에 직접 접속될 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 적어도 제1 및 제2 입력 본드 패드들 및 적어도 제1 및 제2 입력 본드 와이어들을 포함할 수 있고, 제1 및 제2 입력 본드 와이어들은 입력 리드를 각자의 제1 및 제2 입력 본드 패드들에 전기적으로 접속한다. 이러한 실시예들에서, 제1 및 제2 입력 본드 와이어들은 각자의 제1 및 제2 입력 본드 패드들에 직접 접속될 수 있다.
일부 실시예들에서, 제1 출력 본드 와이어는 제1 출력 본드 패드에 직접 접속될 수 있고, 제2 출력 본드 와이어는 제2 출력 본드 패드에 직접 접속될 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 모놀리식 마이크로파 집적 회로 전력 증폭기를 포함할 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 내부 매칭된 전계 효과 트랜지스터 전력 증폭기를 포함할 수 있다.
일부 실시예들에서, 제1 출력 본드 패드는 제2 출력 본드 패드에 직접 인접할 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 상이한 수의 입력 본드 와이어들 및 출력 본드 와이어들을 포함할 수 있다.
일부 실시예들에서, 제1 및 제2 입력 본드 와이어들 중 적어도 하나의 인덕턴스는 제1 및 제2 출력 본드 와이어들 중 적어도 하나의 인덕턴스와 적어도 10% 만큼 상이할 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 제3 급전 네트워크에 의해 단위 셀 트랜지스터들의 출력들의 제3 서브세트에 결합되는 제3 출력 본드 패드 및 제3 출력 본드 패드와 출력 리드 사이에 결합되는 제3 출력 본드 와이어를 추가로 포함할 수 있다.
본 발명의 추가 실시예들에 따르면, 패키지형 트랜지스터 증폭기들이 제공되며, 이 패키지형 트랜지스터 증폭기들은, 입력 리드 및 출력 리드를 갖는 패키지; 입력 리드에 결합된 입력 임피던스 매칭 네트워크; 전기적으로 병렬인 복수의 단위 셀 트랜지스터들을 갖는 트랜지스터 스테이지 - 트랜지스터 스테이지는 입력 임피던스 매칭 네트워크에 결합되고, 단위 셀 트랜지스터들 각각은 출력을 가짐 - ; 트랜지스터 스테이지에 결합된 출력 임피던스 매칭 네트워크; 출력 임피던스 매칭 네트워크와 출력 리드 사이에 결합된 복수의 출력 본드 와이어들; 및 복수의 단위 셀 트랜지스터들의 출력들에 결합되는 출력 결합 노드(output combining node)를 포함한다. 복수의 출력 본드 와이어들은 트랜지스터 스테이지와 출력 결합 노드 사이에 있다.
일부 실시예들에서, 출력 본드 와이어들 각각은 패키지에 직접 접속될 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 제1 및 제2 출력 본드 패드들을 추가로 포함할 수 있고, 출력 본드 와이어들 중 제1 출력 본드 와이어는 제1 출력 본드 패드와 출력 리드를 위한 리드 패드 사이에 연장되고, 출력 본드 와이어들 중 제2 출력 본드 와이어는 제2 출력 본드 패드와 출력 리드를 위한 리드 패드 사이에 연장된다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 적어도 제1 및 제2 입력 본드 패드들, 및 입력 리드를 각자의 제1 및 제2 입력 본드 패드들에 전기적으로 접속하는 적어도 제1 및 제2 입력 본드 와이어들을 포함한다.
일부 실시예들에서, 제1 및 제2 입력 본드 와이어들은 패키지와 각자의 제1 및 제2 입력 본드 패드들 사이에 직접 접속될 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 모놀리식 마이크로파 집적 회로 전력 증폭기 및/또는 내부 매칭된 전계 효과 트랜지스터 전력 증폭기를 포함할 수 있다.
일부 실시예들에서, 제1 출력 본드 패드는 제2 출력 본드 패드에 직접 인접할 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 상이한 수의 입력 본드 와이어들 및 출력 본드 와이어들을 포함할 수 있다.
일부 실시예들에서, 입력 본드 와이어들 중 적어도 하나의 인덕턴스는 출력 본드 와이어들 중 적어도 하나의 인덕턴스와 적어도 10% 만큼 상이할 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 제3 출력 본드 패드를 추가로 포함할 수 있고, 출력 본드 와이어들 중 제3 출력 본드 와이어는 제3 출력 본드 패드와 출력 리드 사이에 결합된다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 제3 입력 본드 패드 및 제3 입력 본드 와이어를 추가로 포함할 수 있고, 제3 입력 본드 와이어는 제3 입력 본드 패드와 입력 리드 사이에 결합된다.
본 발명의 또 다른 실시예들에 따르면, 패키지형 트랜지스터 증폭기가 제공되며, 이 패키지형 트랜지스터 증폭기는, 입력 리드 및 출력 리드를 갖는 패키지; 패키지 내의 하나 이상의 회로 기판 - 하나 이상의 회로 기판은 복수의 전기적 병렬 증폭 경로를 포함하고, 증폭 경로들 각각은 입력 리드 및 출력 리드에 결합됨 - ; 및 출력 리드를 하나 이상의 회로 기판 중 적어도 하나에 결합하는 복수의 출력 본드 와이어들을 포함한다. 출력 본드 와이어들은 전기적 병렬 증폭 경로들 모두가 먼저 함께 결합되는 위치와 하나 이상의 회로 기판 사이에 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 적어도 제1 및 제2 입력 본드 패드들, 및 입력 리드를 각자의 제1 및 제2 입력 본드 패드들에 전기적으로 접속하는 적어도 제1 및 제2 입력 본드 와이어들을 포함할 수 있다.
일부 실시예들에서, 제1 및 제2 입력 본드 와이어들은 패키지와 각자의 제1 및 제2 입력 본드 패드들 사이에 직접 접속될 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 모놀리식 마이크로파 집적 회로 전력 증폭기 및/또는 내부 매칭된 전계 효과 트랜지스터 전력 증폭기를 포함할 수 있다.
일부 실시예들에서, 제1 및 제2 입력 본드 와이어들은 복수의 입력 본드 와이어들의 일부이고, 패키지형 트랜지스터 증폭기는 상이한 수의 입력 본드 와이어들 및 출력 본드 와이어들을 포함할 수 있다.
일부 실시예들에서, 제1 입력 본드 와이어의 인덕턴스는 출력 본드 와이어들 중 적어도 하나의 인덕턴스와 적어도 10% 만큼 상이할 수 있다.
본 발명의 또 다른 추가 실시예들에 따르면, 증폭기를 설계하는 방법들이 제공되며, 이 방법들에서는, 입력 리드와 출력 리드를 갖는 패키지, 및 입력 리드와 출력 리드 사이에 결합되고 패키지 내에 위치되는 복수의 병렬 증폭 경로를 갖는 트랜지스터 스테이지를 포함하는 패키지형 전력 증폭기가 설계되고; 설계된 패키지형 전력 증폭기에 대해 루프 분석 시뮬레이션이 수행되고; 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 패키지형 전력 증폭기의 입력 분할 노드(input splitting node) 및 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 패키지형 전력 증폭기의 출력 결합 노드 중 하나의 노드의 위치가 루프 분석 시뮬레이션의 결과에 기초하여 변경된다.
일부 실시예들에서, 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 패키지형 전력 증폭기의 입력 분할 노드 및 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 패키지형 전력 증폭기의 출력 결합 노드 중 하나의 노드의 위치를 변경하는 것은 입력 분할 노드와 출력 결합 노드 사이에 있는 본드 와이어들의 수를 변경하는 것을 포함할 수 있다.
일부 실시예들에서, 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 패키지형 전력 증폭기의 입력 분할 노드 및 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 패키지형 전력 증폭기의 출력 결합 노드 중 하나의 노드의 위치를 변경하는 것은 트랜지스터 스테이지를 출력 리드에 접속하는 적어도 2개의 출력 본드 와이어를 트랜지스터 스테이지와 출력 결합 노드 사이에 있도록 위치시킬 수 있다.
일부 실시예들에서, 본 방법은 패키지형 전력 증폭기의 입력 분할 노드 및 패키지형 전력 증폭기의 출력 결합 노드 중 다른 노드의 위치를 변경하는 것을 추가로 포함할 수 있다.
일부 실시예들에서, 본 방법은 패키지형 전력 증폭기의 입력 분할 노드 및 패키지형 전력 증폭기의 출력 결합 노드 중 다른 노드의 위치를 변경하기 전에 제2 루프 분석 시뮬레이션을 수행하는 것을 추가로 포함할 수 있다.
일부 실시예들에서, 루프 분석 시뮬레이션의 결과에 기초하여, 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 패키지형 전력 증폭기의 입력 분할 노드 및 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 패키지형 전력 증폭기의 출력 결합 노드 중 하나의 노드의 위치를 변경하는 것은, 입력 본드 패드 및/또는 출력 본드 패드를 세분화(sub-dividing)하는 것을 포함할 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 모놀리식 마이크로파 집적 회로 전력 증폭기를 포함할 수 있다.
일부 실시예들에서, 패키지형 트랜지스터 증폭기는 내부 매칭된 전계 효과 트랜지스터 전력 증폭기를 포함할 수 있다.
도 1은 본 발명의 실시예들에 따른 IMFET 트랜지스터 증폭기의 평면도이다.
도 2a는 도 1의 IMFET 트랜지스터 증폭기의 단위 셀 트랜지스터들의 서브세트의 확대된 개략도이다.
도 2b는 도 2a의 라인 2B-2B를 따라 취해진 개략적인 단면도이다.
도 3은 출력 본드 패드의 분할 이전의 도 1의 IMFET 트랜지스터 증폭기의 평면도이다.
도 4는 전형적인 종래의 IMFET 트랜지스터 증폭기의 출력 회로 기판 및 출력 리드의 개략적인 평면도이다.
도 5는 도 1의 IMFET 트랜지스터 증폭기의 수정된 버전의 개략적인 평면도이다.
도 6은 종래의 MMIC 트랜지스터 증폭기의 평면도이다.
도 7은 본 발명의 실시예들에 따른 MMIC 트랜지스터 증폭기의 평면도이다.
도 8은 본 발명의 추가 실시예들에 따른 MMIC 트랜지스터 증폭기의 평면도이다.
도 9는 본 발명의 특정 실시예들에 따른 증폭기 설계 방법의 흐름도이다.
위에서 논의한 바와 같이, 트랜지스터 전력 증폭기의 전력 핸들링 능력들은 디바이스의 유효 게이트 주변부를 증가시킴으로써 향상될 수 있다. 게이트 주변부는 (1) 다수의 병렬 증폭 경로들을 제공함으로써 및/또는 (2) 각각의 개별 증폭 경로 상의 게이트 폭을 증가시킴으로써 증가될 수 있다. 병렬 증폭 경로들의 제공은 디바이스에서 하나 이상의 루프를 생성한다. 이러한 루프들은, 입력 RF 신호가 병렬 단위 셀 트랜지스터들로 통과하기 위해 먼저 분할되는 제1 위치로부터 개별 경로들 모두가 단일 출력 신호로 재결합되는 제2 위치로 연장된다. 위에서 논의한 바와 같이, 게이트 핑거들의 폭이 증가함에 따라, 디바이스 특성들에서의 미묘한 변동들이 확대되고, 이것은 디바이스의 동작 주파수 범위 내에 또는 밖에 있을 수 있는 원하지 않는 신호들의 형태로 발진들을 야기하는 불균형들을 도입할 수 있다. 이러한 발진들은 전력 트랜지스터 증폭기의 성능을 감소시킬 수 있거나, 심지어 디바이스를 사용할 수 없게 만들 수 있다. 결과적으로, 루프 분석은 전술한 발진들이 허용가능한 레벨들 내에서 유지되는 것을 보장하기 위해 전력 트랜지스터 증폭기의 설계 스테이지 동안 수행될 수 있다. 루프 분석 모델링이 트랜지스터 증폭기 설계가 허용불가능한 루프 거동을 가질 것이라는 것을 나타낼 때, 저항기들 및/또는 추가적인 리액티브 컴포넌트들이 루프들 내에 추가되어, 루프들을 안정화시키고 임의의 발진들을 감쇠시키는 것을 도울 수 있다.
본 발명의 실시예들에 따르면, 개선된 안정성을 나타낼 수 있는 복수의 전기적 병렬 증폭 경로를 갖는 패키지형 전력 트랜지스터 증폭기들이 제공된다. 일부 실시예들에서, 이러한 패키지형 전력 트랜지스터 증폭기들은 "분할된" 입력 및/또는 출력 본드 패드들을 가질 수 있다. 분할된 입력 본드 패드들은 각각 하나 이상의 입력 본드 와이어에 의해 트랜지스터 증폭기 패키지의 입력 리드에 결합될 수 있고, 분할된 출력 본드 패드들은 각각 하나 이상의 출력 본드 와이어에 의해 트랜지스터 증폭기 패키지의 출력 리드에 결합될 수 있다. 입력 및/또는 출력 본드 패드들을 분할하는 것은 때때로 본 명세서에서 "노드 분할(node splitting)"이라고 지칭된다.
종래의 패키지형 전력 트랜지스터 증폭기들은 전형적으로 하나 이상의 입력 본드 와이어에 의해 집적 회로 칩 또는 회로 기판 상의 입력 본드 패드에 접속되는 입력 리드를 포함한다. 이러한 종래의 디바이스들에서, 각각의 입력 본드 와이어의 제1 단부는 입력 리드에 접속되는 리드 패드에 (예를 들어, 솔더링의 열-압축에 의해) 접속될 수 있고, 각각의 입력 본드 와이어의 제2 단부는 입력 본드 패드에 접속될 수 있다. 마찬가지로, 각각의 출력 본드 와이어의 제1 단부는 출력 본드 패드에 접속될 수 있고, 각각의 출력 본드 와이어의 제2 단부는 출력 리드에 접속되는 리드 패드에 접속될 수 있다. 이러한 종래의 설계에 의하면, (1) 디바이스에 입력되는 RF 신호가 병렬 증폭 경로들을 따라 흐르게 하기 위해 분할되는 입력 분할 노드와 (2) 병렬 증폭 경로들이 증폭 후에 재결합하는 출력 결합 노드 둘 다가 집적 회로 칩 또는 회로 기판 상에 둘 다 있었다. 이와 같이, 입력 본드 와이어들 및 출력 본드 와이어들은 입력 분할 노드와 출력 결합 노드 사이의 병렬 증폭 경로들에 의해 형성된 "루프들" 외부에 있었다.
본 발명의 실시예들에 따른 패키지형 전력 트랜지스터 증폭기들에서, 입력 분할 노드 및 출력 결합 노드 중 하나 또는 둘 다의 위치는 입력 본드 와이어들 및/또는 출력 본드 와이어들이 디바이스 내의 병렬 증폭 경로들에 의해 형성된 "루프들" 내에 있도록 이동될 수 있다. 이러한 입력 및 출력 본드 와이어들은 높은 레벨의 인덕턴스를 가질 수 있고, 이러한 인덕턴스가 루프들 내에 있도록 트랜지스터 증폭기를 재구성하는 것은 디바이스를 안정화시킬 수 있다. 더욱이, 입력 및 출력 본드 와이어들이 디바이스에 이미 존재하기 때문에, 입력 분할 노드 및/또는 출력 결합 노드의 위치들을 재배치(relocating)하는 것은 임피던스 매칭 회로들과 같은 디바이스 성능의 다른 양태들에 본질적으로 영향을 미치지 않을 수 있다. 이와 같이, 본 발명의 실시예들에 따른 기법들은 디바이스에서 회로들을 재설계할 필요 없이 디바이스를 안정화시키는 편리한 방식을 제공한다. 따라서, 본 발명의 실시예들에 따른 노드 분할 기법들은 회로 설계의 다른 양태들을 수정하거나 디바이스의 성능에 부정적인 영향을 주는 저항기들을 추가할 필요 없이 전력 트랜지스터 증폭기에서의 발진들을 안정화시키는 용이하고 편리한 방식을 제공할 수 있다.
일부 실시예들에서, 입력 리드 및 출력 리드를 갖는 패키지를 포함하는 패키지형 트랜지스터 증폭기가 제공된다. 트랜지스터 스테이지가 입력 리드에 결합된다. 트랜지스터 스테이지는 서로 병렬로 전기적으로 배치되는 복수의 단위 셀 트랜지스터들을 포함할 수 있다. 단위 셀 트랜지스터들 각각은 드레인 콘택과 같은 출력을 가질 수 있다. 패키지형 트랜지스터 증폭기는 제1 급전 네트워크에 의해 단위 셀 트랜지스터들의 출력들의 제1 서브세트에 결합되는 제1 출력 본드 패드, 및 제2 급전 네트워크에 의해 단위 셀 트랜지스터들의 출력들의 제2 서브세트에 결합되는 별개의 제2 출력 본드 패드를 추가로 포함한다. 제1 출력 본드 와이어가 제1 출력 본드 패드와 출력 리드 사이에 결합되고, 제2 출력 본드 와이어가 제2 출력 본드 패드와 출력 리드 사이에 결합된다. 단위 셀 트랜지스터들 중 상이한 것들이 제1 및 제2 출력 본드 와이어들을 통해 출력 리드에 결합되기 때문에, 제1 및 제2 출력 본드 와이어들은 피드백 루프들 내에 있고, 따라서 이 출력 본드 와이어들의 인덕턴스는 디바이스를 안정화시키는 데 도움을 주기 위해 사용될 수 있다.
다른 실시예들에서, 입력 리드 및 출력 리드를 갖는 패키지를 포함하는 패키지형 트랜지스터 증폭기가 제공된다. 입력 임피던스 매칭 네트워크가 입력 리드에 결합되고, 트랜지스터 스테이지가 입력 임피던스 매칭 네트워크에 결합된다. 트랜지스터 스테이지는 서로 병렬로 전기적으로 배치되는 복수의 단위 셀 트랜지스터들을 포함할 수 있다. 단위 셀 트랜지스터들 각각은 드레인 콘택과 같은 출력을 가질 수 있다. 출력 임피던스 매칭 네트워크가 트랜지스터 스테이지에 결합된다. 복수의 출력 본드 와이어들이 출력 임피던스 매칭 네트워크와 출력 리드 사이에 결합되고, 디바이스는 복수의 단위 셀 트랜지스터들의 출력들 모두가 결합되는 출력 결합 노드를 추가로 포함한다. 출력 본드 와이어들은 트랜지스터 스테이지와 출력 결합 노드 사이에 있으므로, 그것들은 피드백 루프들 내에 있다.
또 다른 실시예들에서, 입력 리드 및 출력 리드를 갖는 패키지를 포함하는 패키지형 트랜지스터 증폭기가 제공된다. 하나 이상의 회로 기판이 패키지 내에 장착되고, 하나 이상의 회로 기판은 복수의 병렬 증폭 경로를 포함하고, 증폭 경로들 각각은 입력 리드 및 출력 리드에 결합된다. 출력 본드 와이어들은 출력 리드를 하나 이상의 회로 기판 중 적어도 하나에 접속한다. 출력 본드 와이어들은 하나 이상의 회로 기판과 모든 병렬 증폭 경로들이 먼저 함께 결합되는 위치 사이에 있다.
또 다른 실시예들에 따르면, 패키지형 전력 증폭기가 설계되는 증폭기 설계 방법이 제공된다. 패키지형 전력 증폭기는 입력 리드 및 출력 리드를 갖는 패키지, 및 입력 리드와 출력 리드 사이에 결합되고 패키지 내에 장착되는 복수의 병렬 증폭 경로를 갖는 트랜지스터 스테이지를 포함한다. 설계가 완료된 후에, 루프 분석 시뮬레이션이 수행된다. 루프 분석 시뮬레이션이 디바이스가 허용불가능한 레벨의 불안정성을 갖는다는 것을 나타내는 경우, (1) 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 패키지형 전력 증폭기의 입력 분할 노드 및 (2) 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 패키지형 전력 증폭기의 출력 결합 노드 중 하나의 노드의 위치가 다음으로 변경된다.
이제 본 발명의 실시예들이 첨부 도면들을 참조하여 더 상세히 설명될 것이다.
도 1은 본 발명의 실시예들에 따른 IMFET 전력 트랜지스터 증폭기(100)의 개략적인 평면도(즉, 위에서 디바이스를 내려다보는 것)이다. 도 1(및 여러 다른 도면들)에서, 그 패키지는 패키지 내의 회로 요소들을 예시하기 위해 음영 뷰(shadow view)로 도시된다. 예시적인 실시예들에서 IMFET 전력 트랜지스터 증폭기(100)는, 예를 들어, 10-20dB(더 낮거나 더 높을 수 있음)의 이득을 가질 수 있고, 따라서 입력 신호의 레벨을, 예를 들어, 10-100배 증가시킬 수 있다.
도 1에 도시된 바와 같이, IMFET 트랜지스터 증폭기(100)는 패키지(110) 내에 포함된 복수의 회로 기판을 포함한다. 회로 기판들은 하나 이상의 집적 회로 칩을 포함할 수 있고, 예를 들어, 인쇄 회로 보드들 또는 세라믹 회로 기판들과 같은 다른 회로 기판들을 또한 포함할 수 있다. 여기서, 집적 회로 칩들 및 인쇄 회로 보드들 또는 세라믹 회로 기판들과 같은 다른 기판들은 총괄하여 "회로 기판들"이라고 지칭될 것이다.
도 1에 도시된 바와 같이, 회로 기판들은 입력 및 출력 회로 기판들(130, 180), 임피던스 매칭 회로 기판들(150-1, 150-2, 170-1, 170-2) 및 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2)을 포함할 수 있다. 여기서, 특정 요소의 하나보다 많은 인스턴스가 디바이스에 포함될 때, 그 요소들은 그것들의 전체 참조 번호(예를 들어, 트랜지스터 증폭기 집적 회로 칩(160-2))에 의해 개별적으로 지칭되고, 참조 번호의 제1 부분(예를 들어, 트랜지스터 증폭기 집적 회로 칩들(160))에 의해 총괄하여 지칭될 수 있다.
패키지(110)를 각자의 회로 기판들(130, 180)에 접속하는 입력 본드 와이어들(120) 및 출력 본드 와이어들(190)이 제공되고, 입력 및 출력 회로 기판들(130, 180), 임피던스 매칭 회로 기판들(150-1, 150-2, 170-1, 170-2) 및 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2)을 상호접속하는 내부 본드 와이어들(140, 142, 144, 146)이 제공된다.
회로 기판들(130, 150, 160, 170, 180)은 패키지(110) 내에 포함된다. 패키지(110)는 입력 리드(112) 및 출력 리드(118)를 포함한다. 입력 리드(112)는, 예를 들어, 납땜에 의해 입력 리드 패드(114)에 전기적으로 접속될 수 있다. 하나 이상의 입력 본드 와이어(120)는 입력 리드 패드(114)를 입력 회로 기판(130) 상의 입력 본드 패드(132)에 전기적으로 접속할 수 있다. 일부 실시예들에서 각각의 입력 본드 와이어(120)의 제1 단부는 입력 리드 패드(114)에 직접 접속될 수 있고, 각각의 입력 본드 와이어(120)의 제2 단부는 입력 본드 패드(132)에 접속될 수 있다. 각각의 입력 본드 와이어(120)는, 예를 들어, 열 압축에 의해 입력 리드 패드(114) 및 입력 본드 패드(132)에 접속될 수 있다.
입력 회로 기판(130)은 임의의 적절한 기판을 포함할 수 있다. 일부 실시예들에서, 입력 회로 기판(130)은 RF 송신 라인들 및 입력 본드 패드(132)와 같은 패드들을 형성하는 그것의 한 측면 상의 전도성 접지 평면 및 그것의 반대 측면 상의 전도성 트레이스들을 갖는 세라믹 회로 기판(예를 들어, 알루미나 기판)을 포함할 수 있다. 전도성 금속은, 예를 들어, 금, 구리 또는 이들의 합금들을 포함할 수 있다. 제1 RF 송신 라인(134)이 입력 본드 패드(132)를 입력 분할 노드(136)에 접속한다. 입력 분할 노드(136)는 입력 리드(112) 상에 입력되어 입력 본드 패드(132)에 통과되는 RF 입력 신호를, 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2)에 포함되는 복수의 단위 셀 트랜지스터들의 게이트 핑거들에 결합하는 데 사용되는 공동 급전 네트워크(corporate feed network)(138)에 대한 입력으로서 역할을 한다(도 2a 및 이하에서의 그에 대한 논의를 참조). 도 1에 도시된 바와 같이, 공동 급전 네트워크(138)는 임의의 RF 입력 신호를 출력 패드들(139)로 이동하는 복수의 서브컴포넌트로 분할한다.
제1 및 제2 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2)은 통상적으로 입력 리드(112)에서 보이는 임피던스(예를 들어, 50옴일 수 있음)보다 훨씬 더 낮은 입력 임피던스를 갖는다. 따라서, IMFET 트랜지스터 증폭기(100)는, IMFET 트랜지스터 증폭기(100)의 동작 주파수 대역에 걸쳐 입력 리드(112)와 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2) 사이의 임피던스 매칭을 개선시키는 입력 임피던스 매칭 회로 기판들(150-1, 150-2)을 추가로 포함한다. 각각의 입력 임피던스 매칭 회로 기판(150-1, 150-2)은 커패시터들 및/또는 유도성 요소들과 같은 리액티브 컴포넌트들 및 송신 라인들을 포함할 수 있다. 입력 신호의 서브컴포넌트들을 입력 임피던스 매칭 회로 기판들(150-1, 150-2)에 통과시키기 위해 각각의 출력 패드(139)와 입력 임피던스 매칭 회로 기판들(150-1, 150-2)의 각자의 입력 임피던스 매칭 회로 기판 사이에 내부 본드 와이어들(140-1, 140-2)이 연장된다. 예시적인 실시예에서, 각각의 입력 임피던스 매칭 회로 기판(150-1, 150-2)은, 예를 들어, 그 위에 플레이트 커패시터들(plate capacitors)을 갖는 세라믹 기판으로서 구현될 수 있다. 내부 본드 와이어들(142-1, 142-2)은 각각의 입력 임피던스 매칭 회로 기판들(150-1, 150-2)의 출력들과 각자의 제1 및 제2 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2) 사이에서 연장된다. 내부 본드 와이어들(140), 입력 임피던스 매칭 회로 기판들(150) 상의 커패시터들 및 내부 본드 와이어들(142)의 조합은 인덕터-커패시터-인덕터(LCL) 리액티브 회로를 형성한다. 이러한 리액티브 회로(즉, 내부 본드 와이어들(140, 142)과 입력 임피던스 매칭 회로 기판들(150)의 조합)는 반사들을 감소시킬 수 있고, 그에 의해 IMFET 디바이스(100)의 반환 손실 및 삽입 손실 성능을 개선시킨다. 다른 임피던스 매칭 회로 설계들 또는 구현들이 사용될 수 있다는 것을 이해할 것이다.
입력 신호를 증폭하는 단위 셀 트랜지스터들은 제1 및 제2 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2) 상에 구현된다. 도 2a 및 도 2b는 이들 집적 회로 칩들(160)의 구조를 더 상세히 예시하는 개략도들이다. 특히, 도 2a는 트랜지스터 증폭기 집적 회로 칩(160-1)에 포함되는 단위 셀 트랜지스터들의 서브세트의 금속 레이아웃의 개략적인 평면도이다. 도 2b는 트랜지스터 증폭기 집적 회로 칩(160-1)에 포함된 단위 셀 트랜지스터들의 반도체 및 금속 층 구조를 예시하는 도 2a의 라인 2B-2B'를 따라 취해진 개략적인 단면도이다.
도 2a에 도시된 바와 같이, 집적 회로 칩(160-1)은 제1 방향(예를 들어, 도 2a에 표시된 y-방향)으로 병렬로 연장되는 복수의 게이트 핑거들(205)에 접속되는 게이트 버스(200)를 포함한다. 게이트 버스(200)는 도 2a에 도시되지 않은 접속들을 통해 내부 본드 와이어들(142-1)에 접속될 수 있다. 소스 버스(210)가 복수의 병렬 소스 콘택(215)에 접속된다. 소스 버스(210)는 집적 회로 칩(160-1)의 아랫면 상의 접지 전압 노드에 접속될 수 있다. 드레인 버스(220)가 복수의 드레인 콘택(225)에 접속된다. 드레인 버스(220)는 도 2a에 도시되지 않은 접속들을 통해 내부 본드 와이어들(144-1)에 접속될 수 있다.
도 2a에서 알 수 있는 바와 같이, 각각의 게이트 핑거(205)는 한 쌍의 인접한 소스 및 드레인 콘택들(215, 225) 사이에서 y-방향을 따라 이어진다. 트랜지스터 증폭기 집적 회로 칩(160-1)은 복수의 단위 셀(230)을 포함하고, 각각의 단위 셀(230)은 개별 트랜지스터를 포함한다. 하나의 개별 단위 셀 트랜지스터(230)는 도 2a에서 점선 상자에 의해 예시되고, 인접한 소스 및 드레인 콘택들(215, 225) 사이에 연장되는 게이트 핑거(205)를 포함한다. "게이트 폭"은 게이트 핑거(205)가 그의 연관된 소스 및 드레인 콘택들(215, 225)과 y-방향으로 중첩되는 거리를 지칭한다. 즉, 게이트 핑거(205)의 "폭"은 인접한 소스/드레인 콘택들(215, 225)에 평행하게 연장되는 게이트 핑거(205)의 치수(y-방향을 따르는 거리)를 지칭한다. 각각의 단위 셀 트랜지스터(230)는 하나 이상의 인접한 단위 셀 트랜지스터(230)와 소스 콘택(215) 및/또는 드레인 콘택(225)을 공유할 수 있다. 도 2a에는 총 10개의 단위 셀 트랜지스터(230)가 예시되지만, 트랜지스터 증폭기 집적 회로 칩(160-1)은 더 많거나 더 적은 단위 셀 트랜지스터(230)를 포함할 수 있다는 것이 이해될 것이다. 트랜지스터 증폭기 집적 회로 칩(160-2)은 일부 실시예들에서 트랜지스터 증폭기 집적 회로 칩(160-1)과 동일할 수 있거나, 일부 관점들에서 상이할 수 있다(예를 들어, 트랜지스터 증폭기 집적 회로 칩들(160) 중 하나는 다른 트랜지스터 증폭기 집적 회로 칩(160)보다 더 많은 단위 셀 트랜지스터(230)를 포함할 수 있다).
도 2b를 참조하면, 트랜지스터 증폭기 집적 회로 칩(160-1)은, 예를 들어, 4H-SiC 또는 6H-SiC를 포함할 수 있는 기판(250)을 포함하는 반도체 구조물(240)을 포함한다. 채널 층(260)은 기판(250) 상에 있고, 배리어 층(270)은 채널 층(260) 상에 있으므로, 채널 층(260)은 기판(250)과 배리어 층(270) 사이에 있다. 채널 층(260) 및 배리어 층(270)은 III족 질화물계 재료들(Group III-nitride based materials)을 포함할 수 있고, 여기서, 배리어 층(270)의 재료는 채널 층(260)의 재료보다 높은 밴드갭(bandgap)을 갖는다. 예를 들어, 채널 층(260)은 GaN을 포함할 수 있고, 배리어 층(270)은 AlGaN을 포함할 수 있다.
배리어 층(270)과 채널 층(260) 사이의 밴드갭의 차이 및 배리어 층(270)과 채널 층(260) 사이의 계면에서의 압전 효과들로 인해, 2차원 전자 가스(two dimensional electron gas)(2DEG)가 채널 층(260)과 배리어 층(270) 사이의 접합부에서 채널 층(260) 내에 유도된다. 2DEG는 각각 소스 콘택(215) 및 드레인 콘택(225) 아래에 있는 디바이스의 소스 및 드레인 영역들 사이의 전도(conduction)를 허용하는 고 전도성 층으로서 작용한다. 소스 콘택(215) 및 드레인 콘택(225)은 배리어 층(270) 상에 있다. 게이트 핑거들(205)은 소스 콘택들(215)과 드레인 콘택들(225) 사이의 배리어 층(270) 상에 있다. 게이트 핑거들(205)과 소스 및 드레인 콘택들(215, 225)은 모두 도 2b에서 동일한 "길이"를 갖는 것으로 도시되지만, 실제로 게이트 핑거들(205)은 소스 및 드레인 콘택들(215, 225)의 길이들보다 실질적으로 더 작은 길이들을 갖는다는 것이 이해될 것이고, 소스 및 드레인 콘택들(215, 225)은 동일한 길이들을 가질 필요가 없다는 것이 또한 이해될 것이다.
게이트 핑거(205)의 재료는 배리어 층(270)의 조성에 기초하여 선택될 수 있다. 그러나, 특정 실시예들에서, Ni, Pt, NiSix, Cu, Pd, Cr, W 및/또는 WSiN과 같은 질화물계 반도체 재료에 대한 쇼트키 콘택(Schottky contact)을 형성할 수 있는 종래의 재료들이 사용될 수 있다. 소스 콘택들(215) 및 드레인 콘택들(225)은 GaN에 대한 옴 접촉(ohmic contact)을 형성할 수 있는, TiAlN과 같은 금속을 포함할 수 있다.
드레인 콘택들(225)은 각각의 단위 셀 트랜지스터(230)의 출력을 포함할 수 있다. 드레인 콘택들(225)은 드레인 버스들(220)에 접속된다. 다시 도 1을 참조하면, 복수의 본드 와이어들(144-1)은 제1 및 제2 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2)의 드레인 버스(들)(220)를 각자의 제1 및 제2 출력 임피던스 매칭 회로 기판들(170-1, 170-2)에 접속한다. 도면을 단순화하기 위해, 제1 및 제2 출력 임피던스 매칭 회로 기판들(170-1, 170-2)에 대한 내부 본드 와이어들(144-1, 144-2)의 접속들은 도 2a에 도시되지 않는다.
제1 및 제2 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2)의 출력 임피던스는 통상적으로 출력 리드(118)에서 보이는 임피던스보다 훨씬 낮다. 각각의 출력 임피던스 매칭 회로 기판(170-1, 170-2)은, 각자의 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2)의 출력들의 임피던스를 패키지(110)의 출력 리드(118)에 매칭시키기 위해 사용되는 커패시터들 및 가능하게는 유도성 요소들과 같은 리액티브 컴포넌트들을 포함할 수 있다.
출력 임피던스 매칭 회로 기판들(170-1, 170-2)은, 예를 들어, 플레이트 커패시터들이 그 위에 형성된 세라믹 기판(예를 들어, 알루미나 기판) 또는 인쇄 회로 보드와 같은 기판을 각각 포함할 수 있다. 전술한 바와 같이, 내부 본드 와이어들(144-1, 144-2)은 제1 및 제2 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2)과 출력 임피던스 매칭 회로 기판들(170-1, 170-2) 사이에서 연장되고, 내부 본드 와이어들(146-1, 146-2)은 출력 임피던스 매칭 회로 기판들(170-1, 170-2)과 출력 회로 기판(180) 상의 입력 패드들(181) 사이에서 연장된다. 내부 본드 와이어들(144), 출력 임피던스 매칭 회로 기판들(170) 상의 커패시터들 및 내부 본드 와이어들(146)의 조합은 인덕터-커패시터-인덕터(LCL) 리액티브 회로를 형성한다. 이러한 리액티브 회로(즉, 내부 본드 와이어들(144, 146)과 출력 임피던스 매칭 회로 기판들(170)의 조합)는 반사들을 감소시킬 수 있고, 그에 의해 IMFET 디바이스(100)의 반사 손실 및 삽입 손실 성능을 개선시킨다. 다른 임피던스 매칭 회로 설계들 또는 구현들이 사용될 수 있다는 것을 이해할 것이다.
출력 회로 기판(180)은 임의의 적절한 기판을 포함할 수 있다. 일부 실시예들에서, 출력 회로 기판(180)은 RF 송신 라인들을 형성하는 그것의 한 측면 상의 전도성 접지 평면과 그것의 반대 측면 상의 전도성 패드들 및 트레이스들을 갖는 세라믹 회로 기판(예를 들어, 알루미나 기판)을 포함할 수 있다. 복수의 입력 패드들(181)이 제공될 수 있다. 본드 와이어들(146-1, 146-2)은 출력 임피던스 매칭 회로 기판들(170-1, 170-2)을 입력 패드들(181)에 접속한다. 입력 패드들(181)은 출력 임피던스 매칭 회로 기판들(170-1, 170-2)로부터 출력된 신호들을 결합하는 공동 급전 네트워크(182)의 일부일 수 있다. 공동 급전 네트워크(182)는 더 큰 공동 급전 네트워크(182)를 함께 형성하는 2개의 공동 급전 네트워크(184-1, 184-2)로서 보여질 수 있다.
이제 도 3을 참조하면, 초기 설계에서, 공동 급전 네트워크들(184-1, 184-2)은 둘 다 단일의 비교적 큰 출력 본드 패드(185)로 종단될 수 있다. 복수의 출력 본드 와이어들(190)이 출력 본드 패드(185)를 출력 리드(118)에 접속한다. 출력 리드(118)는, 예를 들어, 납땜에 의해 출력 리드 패드(116)에 장착될 수 있다. 출력 본드 와이어들(190)은 출력 리드 패드(116)를 출력 기판(180) 상의 출력 본드 패드(185)에 전기적으로 접속할 수 있다. 각각의 출력 본드 와이어(190)의 제1 단부는 출력 본드 패드(185)에 직접 접속될 수 있고, 각각의 출력 본드 와이어(190)의 제2 단부는 출력 리드 패드(116)에 직접 접속될 수 있다. 각각의 출력 본드 와이어(190)는 한 쌍의 직접 납땜 접속들(a pair of direct solder connections)에 의해 출력 리드 패드(116) 및 출력 본드 패드(185)에 접속될 수 있다. 도 3에 또한 도시된 바와 같이, 출력 결합 노드(188)가 출력 본드 패드(185)에 위치한다. 출력 결합 노드(188)는 제1 및 제2 트랜지스터 증폭기 집적 회로 칩들(160-1, 160-2)로부터 출력되는 신호들 모두가 함께 최종적으로 결합되는 위치이다(일부 결합은 공동 급전 네트워크들(184-1, 184-2)에서의 출력 결합 노드(188)의 앞에서 발생하지만, 출력 결합 노드(188)까지 신호들 모두가 함께 결합되는 것은 아니라는 점에 유의한다).
위에서 논의한 바와 같이, 고전력 디바이스들에서, 게이트 핑거들(205)은 디바이스의 게이트 주변부(및 따라서 전력 핸들링 능력)를 증가시키기 위해 긴 게이트 폭들을 가질 수 있고, 이는 긴 피드백 루프들을 초래한다. 이러한 고전력 디바이스들은 큰 트랜스컨덕턴스 값들을 갖기 때문에, 피드백 루프들은 불안정성에 취약할 수 있다. 특히, 피드백 루프들은 트랜지스터의 동작의 주파수 대역 내에 및/또는 밖에 있을 수 있는 원하지 않는 발진 신호들을 생성할 수 있다. 어느 경우든, 이러한 발진 신호들의 생성은 문제가 될 수 있고, 트랜지스터 증폭기를 사용할 수 없게 할 수 있다. 피드백 루프들의 불안정성은 피드백 루프의 길이에 따라 증가하는 경향이 있다. 종래의 IMFET 증폭기들에서, 이러한 루프 불안정성들은, 예를 들어, 도 2a의 게이트 버스(200)와 직렬로 게이트 저항기들(도 2a에 도시되지 않음)을 추가함으로써 및/또는 2개의 인접한 게이트 버스(200) 사이에 전기적으로 직렬로 소위 홀수-모드 저항기들(odd-mode resistors)(도 2a에 또한 도시되지 않음)을 추가함으로써 안정화된다. 이러한 추가된 저항들은 디바이스를 안정화시키고 발진 신호들을 감소 또는 제거할 수 있다. 불행하게도, 이러한 직렬 게이트 저항기들 및 홀수-모드 저항기들은 IMFET 증폭기의 이득과 효율 둘 다를 낮추고, 디바이스의 출력 전력 레벨을 또한 낮출 수 있으며, 이는 IMFET 전력 증폭기들에 대한 주요 성능 파라미터들 중 3개의 파라미터이다.
통상적으로, IMFET 트랜지스터 증폭기의 설계가 완료되면, 디바이스가 충분한 안정성을 나타내는지를 결정하기 위해 루프 분석이 수행될 수 있다. 루프 분석은 시뮬레이션 소프트웨어를 사용하여 수행될 수 있다. 시뮬레이션이 디바이스가 충분히 안정적이지 않다는 것을 나타내는 경우, 디바이스 설계는 전형적으로 발진들을 감소시키기 위해 수정된다. 위에서 논의한 바와 같이, IMFET 트랜지스터 증폭기는 디바이스의 게이트 핑거들 및 드레인들 내의 피드백 루프들을 안정화시키기 위해 직렬 게이트 저항기들 및/또는 홀수 모드 저항기들을 추가함으로써 수정될 수 있다.
도 3의 IMFET 트랜지스터 증폭기(100)에 의해, 루프 분석이 불안정성이 존재하는 것을 나타내는 경우, IMFET 증폭기의 설계는 본 발명의 실시예들에 따라 피드백 루프들을 안정화시키기 위해 매우 쉽게 수정될 수 있다. 특히, 도 1을 다시 참조하면, 루프 분석이 불안정성들이 존재하는 것을 나타내는 경우, 도 3의 출력 본드 패드(185)는 2개의 별개의 출력 본드 패드(186-1, 186-2)(또는 다른 실시예들에서는 3개 이상의 출력 본드 패드)를 생성하기 위해 분할될 수 있다. 회로 설계가 이러한 방식으로 수정될 때, 출력 결합 노드(188)는 도 3을 도 1과 비교함으로써 알 수 있는 바와 같이 출력 본드 패드(185)로부터 출력 리드 패드(116)로 이동한다. 결과적으로, 도 3의 원래 설계에서, 출력 본드 와이어들(190)은 입력 분할 노드(136)로부터 출력 결합 노드(188)로 연장되는 루프들 밖에 있고, 설계가 분할된 출력 본드 패드(186-1, 186-2)(도 5 참조)를 갖도록 변경된 후에, 출력 본드 와이어들(190)은 도 1에 도시된 바와 같이 루프들 내에 있다. 출력 본드 와이어들(190)은 많은 양의 인덕턴스를 가질 수 있고 매우 낮은 손실을 가질 수 있다. 결과적으로, 루프들 내에서 출력 본드 와이어들(190)을 이동시킴으로써 제공되는 추가적인 리액턴스는 공진들을 안정화시키고 발진 신호들을 감소 또는 제거하기에 충분할 수 있다.
특히, 2개의 별개의 출력 본드 패드(186-1, 186-2)를 형성하기 위해 도 3의 출력 본드 패드(185)를 분할하는 것은 증폭기의 나머지의 설계에 영향을 미칠 필요가 없다. 출력 본드 와이어들(190)이 디바이스(100)에 이미 존재하기 때문에, 출력 본드 패드(185)의 분할은 임피던스 매칭에 영향을 미칠 필요가 없다. 따라서, 본 발명의 다양한 실시예에 따른 분할된 출력 본드 패드(185)의 옵션을 갖도록 IMFET 증폭기(100)를 설계함으로써, 회로 설계자는 원래의 설계가 불안정한 것으로 밝혀지면 디바이스(100)를 안정화시키기 위한 매우 간단한 프로세스를 가질 수 있다. 다른 실시예들에서는 출력 본드 패드(135)가 2 웨이 초과로 분할(예를 들어, 3 웨이, 4 웨이 등으로 분할)될 수 있고 별개의 송신 라인(134)이 출력 본드 패드(185)의 이러한 멀티-웨이 분할(multi-way split)에 의해 형성된 각각의 개별 입력 출력 본드 패드(186)에 접속될 수 있다는 것을 또한 이해할 것이다. 출력 본드 패드(185)가 분할될 때, 분할된 출력 본드 패드들은 동일한 크기 또는 형상을 가질 필요가 없다는 것을 이해할 것이다.
도 4는 종래의 IMFET 증폭기(300)의 출력 리드 및 출력 회로 기판의 개략적인 평면도이다. 도 4에 도시된 바와 같이, 출력 회로 기판(380)은 공동 급전 네트워크(382)의 단부에 위치되는 출력 결합 노드(388)를 포함한다. RF 송신 라인(384)이 출력 결합 노드(388)를 RF 출력 패드(385)에 접속한다. 복수의 출력 본드 와이어(390)가 출력 본드 패드(385)를 출력 리드 패드(316)에 접속한다. 패키지(310)의 출력 리드(318)가 출력 리드 패드(316)에 납땜된다.
도 4에 도시된 출력 스테이지 설계를 갖는 종래의 IMFET 트랜지스터 증폭기가 루프 분석을 실패하는 경우, 루프 거동을 안정화시키기 위해 증폭기(300)의 설계를 수정할 필요가 있다. 전형적으로, 이것은 전술한 방식으로 직렬 게이트 저항기들 및/또는 홀수-모드 저항기들을 추가함으로써 달성된다. 또한 위에서 논의한 바와 같이, 이것은 IMFET 트랜지스터 증폭기의 중요한 성능 양태들을 저하시키는 경향이 있다.
도 5는 도 1의 IMFET 트랜지스터 증폭기(100)의 수정된 버전인 IMFET 트랜지스터 증폭기(100')의 개략적인 평면도이다. 도 5에 도시된 바와 같이, IMFET 트랜지스터 증폭기(100')는 IMFET 트랜지스터(100)와 유사하며, 차이는 입력 회로 기판(130)의 설계에 있다. 도 1과 도 3을 비교함으로써 알 수 있는 바와 같이, IMFET 트랜지스터 증폭기(100')는 2개의 송신 라인(134-1, 134-2)이 입력 본드 패드(131)에 접속되도록 설계되며, 이는 설계자가 입력 패드(131)를 화살표(133)에 의해 식별되는 입력 본드 패드(131)의 중앙 부분을 제거함으로써 도 5에 도시된 바와 같이 2개의 별개의 입력 패드(132-1, 132-2)로 분할할 수 있게 한다. 원래의 입력 본드 패드(131)의 크기는 도 5에서 약간 과장되었고, 그에 따라 입력 본드 패드(131)를 더 쉽게 볼 수 있다. 입력 본드 패드(131)는 또한 디바이스가 입력 본드 패드(131) 또는 입력 본드 패드들(132-1, 132-2)의 쌍 중 어느 하나를 가질 것이라는 것을 강조하기 위해 점선들로 도시된다. 다른 실시예들에서는 입력 본드 패드(131)가 2 웨이 초과로 분할(예를 들어, 3 웨이, 4 웨이 등으로 분할)될 수 있고 별개의 송신 라인(134)이 분할에 의해 형성된 각각의 개별 입력 본드 패드에 접속될 수 있다는 것을 이해할 것이다. 입력 본드 패드(131)가 분할될 때, 분할된 입력 본드 패드들은 동일한 크기 또는 형상을 가질 필요가 없다는 것을 이해할 것이다.
도 5에 도시된 바와 같은 분할된 입력 본드 패드를 포함하는 IMFET 트랜지스터 증폭기가 판매되었다는 것에 주목해야 한다. 특히, 2015년에 Cree, Inc.에 의해 판매되었던, CGHV59350F IMFET 트랜지스터 증폭기는 이러한 분할된 입력 본드 패드를 포함하였다.
본 발명의 추가 실시예들에 따르면, 도 1 및 도 5의 IMFET 트랜지스터 증폭기들(100 및 100')은 추가로 수정될 수 있다. 예를 들어, 추가 실시예들에서, 입력 본드 와이어들(120)의 수는 출력 본드 와이어들(190)의 수와 상이하도록 만들어질 수 있다. 예로서, 총 4개의 입력 본드 와이어(120)가 제공될 수 있고, 총 8개의 출력 본드 와이어(190)가 제공될 수 있다. 특히, 도 5의 IMFET 트랜지스터 증폭기(100')가 이러한 방식으로 수정된다면, 디바이스가 루프 안정성 테스트에 실패한 경우, 회로 설계자는 회로 설계를 수정하기 위한 몇몇 선택들을 가지며, 이 선택들은 (1) 4개의 입력 본드 와이어(120)를 루프 리액턴스에 추가하기 위해 입력 본드 패드(131)를 분할하는 것, (2) 8개의 출력 본드 와이어(190)를 루프 리액턴스에 추가하기 위해 출력 본드 패드(185)를 분할하는 것, 또는 (3) 총 12개의 본드 와이어(120, 190)를 루프 리액턴스에 추가하기 위해 입력 본드 패드(131)와 출력 본드 패드(185) 둘 다를 분할하는 것을 포함한다.
다른 예로서, IMFET 트랜지스터 증폭기에서 상이한 수의 입력 본드 와이어들(120) 및 출력 본드 와이어들(190)을 포함하는 대신에, 입력 및/또는 출력 본드 와이어들의 물리적 크기가 변화될 수 있다. 예를 들어, 더 작은 직경의 입력 본드 와이어들(120)이 사용될 수 있고, 이는 더 큰 직경의 출력 본드 와이어들(190)보다 더 많은 인덕턴스를 추가할 것이다. 다른 예로서, 입력 본드 와이어들(120)의 일부 또는 전부는 출력 본드 와이어들(190) 보다 짧을 수 있으며, 그 결과 출력 본드 와이어들(190)이 더 많은 인덕턴스를 추가할 것이다. 상이한 수의 입력 본드 와이어들(120) 및 출력 본드 와이어들(190)을 사용하는 것에 의해, 이 기법은 입력 본드 패드 및/또는 출력 본드 패드를 분할함으로써 설계에 용이하게 추가될 수 있는 몇몇 상이한 양의 추가적인 리액턴스를 설계자에게 제공하기 위해 사용될 수 있다. 이들 2개의 기법이 또한 함께 사용될 수 있다.
본 발명의 추가 실시예들에 따르면, 전술한 본드 패드 분할 기법들은 MMIC 트랜지스터 증폭기들 상에서 그의 피드백 루프들을 안정화시키기 위해 MMIC 트랜지스터 증폭기들에 존재하는 유사한 피드백 루프들에 리액턴스를 추가하기 위한 기법을 제공하기 위해 사용될 수 있다.
도 6은 종래의 MMIC 트랜지스터 증폭기(400)의 평면도이다. 도 6에 도시된 바와 같이, 종래의 MMIC 트랜지스터 증폭기(400)는 패키지(410) 내에 포함되는 집적 회로 칩(430)을 포함한다. 패키지(410)는 입력 리드(412) 및 출력 리드(418)를 포함한다. 입력 리드(412)는, 예를 들어, 납땜에 의해 입력 리드 패드(414)에 장착될 수 있다. 하나 이상의 입력 본드 와이어(420)는 입력 리드 패드(414)를 집적 회로 칩(430) 상의 입력 본드 패드(432)에 전기적으로 접속할 수 있다. 각각의 입력 본드 와이어(420)의 제1 단부는 입력 리드 패드(414)에 직접 접속될 수 있고, 각각의 입력 본드 와이어(420)의 제2 단부는 입력 본드 패드(432)에 접속될 수 있다.
집적 회로 칩(430)은 송신 라인(434)에 의해 입력 본드 패드(432)에 접속되는 입력 분할 노드(436), 입력 임피던스 매칭 네트워크(450), 제1 트랜지스터 스테이지(460), 중간 임피던스 매칭 네트워크(440), 제2 트랜지스터 스테이지(462), 출력 임피던스 매칭 스테이지(470), 출력 본드 패드(485) 및 출력 결합 노드(488)를 추가로 포함한다. 패키지(410)는 집적 회로 칩(430)을 둘러싸고 보호하는 보호 하우징을 포함할 수 있다. 패키지(410)는, 예를 들어, 세라믹 재료로 형성될 수 있다.
출력 리드(418)는, 예를 들어, 납땜에 의해 출력 리드 패드(416)에 접속될 수 있다. 하나 이상의 출력 본드 와이어(490)는 출력 리드 패드(416)를 출력 본드 패드(485)에 전기적으로 접속할 수 있다. 각각의 출력 본드 와이어(490)의 제1 단부는 출력 리드 패드(416)에 직접 접속될 수 있고, 각각의 출력 본드 와이어(490)의 제2 단부는 출력 본드 패드(485)에 접속될 수 있다. 송신 라인(487)이 출력 본드 패드(485)를 공동 급전 네트워크(482)에 접속한다.
복수의 집적 회로 칩들 및 다른 회로 기판들이 함께 패키징되고 본드 와이어들을 사용하여 상호접속되는 IMFET 설계와는 대조적으로 모든 회로가 단일 반도체 칩 상에 형성된다는 것을 제외하고는, MMIC 트랜지스터 증폭기(400)는 IMFET 트랜지스터 증폭기와 매우 유사할 수 있다. 입력 임피던스 매칭 네트워크(450)는 IMFET 트랜지스터 증폭기(100)의 입력 임피던스 매칭 회로 기판들(150-1, 150-2)과 동일한 기능을 제공(serve)할 수 있다. 마찬가지로, 출력 임피던스 매칭 네트워크(470)는 IMFET 트랜지스터 증폭기(100)의 출력 임피던스 매칭 회로 기판들(170-1, 170-2)과 동일한 기능을 제공할 수 있다. 중간 임피던스 매칭 네트워크(440)는 제1 트랜지스터 스테이지(460)의 출력에서의 임피던스를 제2 트랜지스터 스테이지(462)의 입력에서의 임피던스에 더 잘 매칭시키는 역할을 할 수 있고, 입력 임피던스 매칭 네트워크(450)와 유사할 수 있다. IMFET 트랜지스터 증폭기(100)에서는 내부 본드 와이어들(140, 142, 144, 146)이 인덕턴스를 제공할 수 있기 때문에 임피던스 매칭 네트워크들은 일부 실시예들에서 사실상 순수하게 용량성(purely capacitive)일 수 있고, MMIC 트랜지스터 증폭기(400)에서 임피던스 매칭 스테이지들(460, 440, 470)은 또한 각자의 스테이지들 내에서 가늘고 긴 RF 송신 라인들과 같은 유도성 섹션들을 가질 수 있다.
제1 트랜지스터 스테이지(460) 및 제2 트랜지스터 스테이지(462)는 병렬로 전기적으로 배열되는 복수의 단위 셀 트랜지스터를 포함할 수 있고, 각각의 스테이지는 IMFET 트랜지스터 증폭기(100)에 포함된 트랜지스터 증폭기 집적 회로 칩들(160)과 유사하거나 동일할 수 있다. 그에 대한 추가 설명은 생략될 것이다. 증가된 이득을 제공하기 위해 MMIC 증폭기(400)에서 2개의 트랜지스터 스테이지(460, 462)가 제공된다. 다른 경우들에서, 단일 트랜지스터 스테이지만이 제공될 수 있거나 또는 2개보다 많은 트랜지스터 스테이지들이 제공될 수 있고, 임피던스 매칭 스테이지들의 수가 그에 따라 조정될 수 있다는 것을 이해할 것이다.
도 6에 더 도시된 바와 같이, 입력 분할 노드(436)와 출력 결합 노드(488)는 둘 다 집적 회로 칩(430) 상에 있다. 이와 같이, 입력 본드 와이어들(420)과 출력 본드 와이어들(490)은 둘 다 입력 분할 노드(436)와 출력 결합 노드(488) 사이에서 연장하는 MMIC 증폭기(400)에 포함된 병렬 증폭 경로들에 의해 정의된 루프의 외부에 있다.
도 7은 본 발명의 실시예들에 따른 MMIC 트랜지스터 증폭기(500)의 평면도이다. 도 6과 도 7을 비교함으로써 알 수 있는 바와 같이, MMIC 트랜지스터 증폭기(500)는 MMIC 트랜지스터 증폭기(400)와 유사할 수 있다. 그러나, MMIC 트랜지스터 증폭기(500)에서, MMIC 트랜지스터 증폭기(400)의 송신 라인(434)은 2개의 송신 라인(535-1, 535-2)으로 분할되고, MMIC 트랜지스터 증폭기(400)의 송신 라인(487)은 2개의 송신 라인(589-1, 589-2)으로 분할된다. 이러한 변화들 때문에, 입력 본드 패드(532)는, 필요한 경우, 한 쌍의 입력 본드 패드들(533-1, 533-2)로 분할될 수 있으므로 입력 분할 노드(536)가 집적 회로 칩(530)으로부터 패키지(510)로 이동될 수 있어, 그에 의해 입력 분할 노드(536)와 출력 결합 노드(588) 사이에서 연장되는 피드백 루프 내의 입력 본드 와이어들(520)의 인덕턴스를 추가할 수 있다. 추가적으로 및/또는 대안적으로, 출력 본드 패드(585)는, 필요한 경우, 한 쌍의 출력 본드 패드들(586-1, 586-2)로 분할될 수 있으므로 출력 결합 노드(588)가 집적 회로 칩(530)으로부터 패키지(510)로 이동될 수 있어, 그에 의해 입력 분할 노드(536)와 출력 결합 노드(588) 사이에서 연장되는 피드백 루프 내의 출력 본드 와이어들(590)의 인덕턴스를 추가할 수 있다. 따라서, 도 7은 IMFET 증폭기들(100 및 100')과 관련하여 위에서 논의된 기법들이 또한 MMIC 트랜지스터 증폭기 설계들에 인가되어, 입력 본드 와이어들(520) 및/또는 출력 본드 와이어들(590)의 인덕턴스를 사용하여 피드백 루프들을 안정화시키는 것을 도울 수 있다는 것을 도시한다. 도 7의 MMIC 증폭기(500)는 입력 본드 패드(532) 또는 출력 본드 패드(585) 중 어느 하나 또는 둘 다가 분할될 수 있도록 설계되지만, 다른 실시예들에서 입력 본드 패드(532)는 도 6에 도시된 종래의 설계를 가질 수 있거나 또는 출력 본드 패드(585)는 도 6에 도시된 종래의 설계를 가질 수 있다는 것을 이해할 것이다. 도 8은 노드 분할이 출력 본드 패드에 대해서만 수행되도록 단일 입력 본드 패드(432)가 제공되는 MMIC 트랜지스터 증폭기(600)의 평면도이다.
복수의 병렬 증폭 경로들을 갖는 단위 셀 트랜지스터 설계들을 갖는 종래의 갈륨 질화물계 MMIC 트랜지스터 증폭기들은 단일 입력 본드 패드 및 단일 출력 본드 패드를 가지며, 이들 각각은 복수의 MMIC 트랜지스터 증폭기들을 포함할 수 있는 반도체 웨이퍼에 대한 RF 테스팅을 용이하게 하는 하나 이상의 접지 패드가 전형적으로 측면에 배치되어 있다. 이러한 RF 테스팅 동안, 반도체 웨이퍼가 복수의 MMIC 트랜지스터 증폭기 집적 회로 칩들로 다이싱되고 나서 개별 MMIC 트랜지스터 증폭기들로 패키징되기 전에 동작성을 보장하도록 MMIC 트랜지스터 증폭기를 구동하고 잠재적으로 포화시키기 위해 입력 전력의 단일 테스트 신호가 인가될 수 있다. 이러한 테스팅은 비용 효과적인 스크리닝 절차(cost effective screening procedure)이다. 본 발명의 실시예들에 따른 노드 분할 기법들의 다른 이점은, 통상적으로 사용되는 입력 및 출력 본드 패드들이 통상적으로 다수의 프로브 팁(probe tip)들을 수용할 만큼 충분히 크기 때문에, 입력 및/또는 출력 본드 패드들의 분할이 전술한 테스트 절차들에 영향을 미치지 않을 수 있다는 것이다. 이와 같이, 입력 및/또는 출력 본드 패드들을 2개로(또는 심지어 3개 또는 4개의 더 작은 본드 패드로) 분할하는 것은 RF 테스팅 절차들에 전혀 영향을 미치지 않을 수 있다. 따라서, 본 명세서에 개시된 기법들은, MMIC 트랜지스터 증폭기들의 성능 또는 테스트 가능성에 영향을 미치지 않으면서 어셈블리의 이미 필수인 부분인 본드 와이어 인덕턴스를 다수의 병렬 증폭 경로들의 제공에 의해 형성된 피드백 루프들에 통합하기 위해 회로 설계자에게 추가적인 자유도를 제공할 수 있다.
도 9는 본 발명의 특정 실시예들에 따른 증폭기 설계 방법의 흐름도이다. 도 9에 도시된 바와 같이, 동작들은 회로 설계자가 패키지형 전력 증폭기에 대한 설계를 만들어 내는 것으로 시작할 수 있다(블록 800). 패키지형 전력 증폭기는 입력 리드 및 출력 리드를 갖는 패키지, 및 입력 리드와 출력 리드 사이에 결합되고 패키지 내에 포함되는 복수의 병렬 증폭 경로를 갖는 트랜지스터 스테이지를 포함할 수 있다. 설계가 완료된 후에, 루프 분석 시뮬레이션이 수행된다(블록 810). 루프 분석 시뮬레이션이 디바이스가 허용불가능한 레벨의 불안정성을 갖는다는 것을 나타내는 경우(블록 820), 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 패키지형 전력 증폭기의 입력 분할 노드 및 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 패키지형 전력 증폭기의 출력 결합 노드 중 하나의 노드의 위치가 다음으로 변경된다(블록 830). 이어서, 동작들은 루프 분석이 다시 수행되는 블록(810)으로 돌아갈 수 있다. 루프 분석이 디바이스가 안정적이라는 것을 나타내면(블록 820), 동작들이 종료될 수 있다.
본 발명의 실시예들에 따르면, 패키지에 접속되는 입력 본드 와이어들 및/또는 출력 본드 와이어들이 피드백 루프들 내에서 이동되도록 입력 분할 노드 및/또는 출력 결합 노드가 이동되는, IMFET 및 MMIC 트랜지스터 증폭기들이 제공된다. 입력 분할 및/또는 출력 결합 노드들의 위치를 변경함으로써, 루프 거동을 안정화시키기 위해 피드백 루프 구조 내에서 상당한 추가적인 인덕턴스가 이동될 수 있다. 즉, 하나 이상의 추가적인 본드 와이어의 인덕턴스를 추가하는 능력은 댐핑 저항들을 추가할 필요 없이 회로를 안정화시키기 위한 추가적인 자유도를 회로 설계자에게 제공한다.
전술한 실시예들은 RF 송신 라인들이 2개의 RF 송신 라인으로 분할되는 위치들, 및 2개의 RF 송신 라인이 단일 RF 송신 라인으로 결합되는 위치들을 갖는 공동 급전 네트워크들을 포함하지만, 다른 실시예들에서는 RF 송신 라인 "분할들"이 윌커슨 전력 분할기/결합기들(Wilkerson power splitter/combiners)로 대체될 수 있다는 것이 이해될 것이다. 윌커슨 전력 분할기/결합기들은 더 복잡하고 손실이 많은 경향이 있지만, 출력 포트들 사이에 더 나은 격리를 제공한다.
발명 개념들의 실시예들은, III족 질화물계 고 전자 이동도 트랜지스터(high electron mobility transistor)(HEMT) 디바이스들과 관련하여 사용하기에 특히 적합할 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "III족 질화물(Group III nitride)"은, 질소와 주기율표의 Ⅲ족 원소들, 보통 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In) 사이에서 형성된 반도체성 화합물을 지칭한다. 이 용어는 또한 AlGaN 및 AlInGaN과 같은 삼원 및 사원 화합물들을 지칭한다. 이러한 화합물들 모두는 1몰(mole)의 질소가 총 1몰의 Ⅲ족 원소들과 결합되는 실험식들을 갖는다.
본 발명의 실시예들을 활용할 수 있는 GaN-계 HEMT들에 대한 적합한 구조들은, 예를 들어, 동일 양수인에게 양도된 2002년 6월 6일에 공개된 "Aluminum Gallium Nitride/Gallium Nitride High Electron Mobility Transistors Having A Gate Contact On A Gallium Nitride Based Cap Segment And Methods Of Fabricating Same"에 대한 미국 공개 번호 제2002/0066908A1호, 2002년 11월 14일에 공개된 "Group-III Nitride Based High Electron Mobility Transistor (HEMT) With Barrier/Spacer Layer"에 대한 미국 공개 번호 제2002/0167023A1호, 2004년 4월 1일에 공개된 "Nitride-Based Transistors And Methods Of Fabrication Thereof Using Non-Etched Contact Recesses"에 대한 미국 공개 번호 제2004/0061129호, 2011년 3월 15일에 발행된 명칭이 "Nitride-Based Transistors With A Protective Layer And A Low-Damage Recess"인 미국 특허 번호 제7,906,799호, 및 2001년 11월 13일에 발행된 명칭이 "Nitride Based Transistors On Semi-Insulating Silicon Carbide Substrates"인 미국 특허 번호 제6,316,793호에 설명되어 있고, 그 개시내용들은 이로써 그 전문이 본 명세서에 참고로 포함된다.
본 발명의 특정한 실시예들에서, 기판(250)은, 예를 들어, 실리콘 탄화물의 4H 폴리타입(polytype)일 수 있는 반절연성(semi-insulating) 실리콘 탄화물(SiC) 기판일 수 있다. 다른 실리콘 탄화물 후보 폴리타입들은 3C, 6H 및 15R 폴리타입들을 포함한다.
선택사항적인 버퍼, 핵형성(nucleation) 및/또는 전이 층들(도시되지 않음)이 기판(250) 상에서 채널 층(260) 아래에 제공될 수 있다. 예를 들어, 실리콘 탄화물 기판과 디바이스의 나머지 부분 사이에 적절한 결정 구조물 전이를 제공하기 위해 AlN 버퍼 층이 포함될 수 있다. 추가적으로, 예를 들어, 2003년 6월 5일에 공개되고 명칭이 "Strain Balanced Nitride Hetrojunction Transistors And Methods Of Fabricating Strain Balanced Nitride Heterojunction Transistors"인 동일 양수인에게 양도된 미국 공개 번호 제2003/0102482A1호에 설명된 바와 같이, 변형 균형화 전이 층(들)이 역시 제공될 수 있으며, 그 개시내용은 본 명세서에 완전히 기재된 것처럼 본 명세서에 참고로 포함된다. 게다가, SiN 캡핑 층들(SiN capping layers)과 같은 하나 이상의 캡핑 층이 배리어 층(220) 상에 제공될 수 있다.
실리콘 탄화물은, Ⅲ족 질화물 디바이스들에 대한 매우 일반적인 기판 재료인 사파이어(Al2O3)보다 III족 질화물에 훨씬 더 가까운 결정 격자 매칭을 갖는다. SiC의 더 가까운 격자 매칭은, 사파이어 상에서 일반적으로 사용가능한 것보다 더 높은 품질의 Ⅲ족 질화물 막을 생성할 수 있다. 실리콘 탄화물은 또한 매우 높은 열 전도율을 가지므로, 실리콘 탄화물 상의 Ⅲ족 질화물 디바이스들의 총 출력 전력은, 전형적으로, 사파이어 상에 형성된 동일한 디바이스들의 경우에서와 같이 기판의 열 소산(thermal dissipation)에 의해 제한되지 않는다. 또한, 반절연성 실리콘 탄화물 기판들의 이용가능성은 디바이스 격리 및 기생 용량 감소를 제공할 수 있다. 적절한 SiC 기판들은, 예를 들어, 본 발명의 양수인인 Durham, N.C.의 Cree, Inc.에 의해 제조된다.
실리콘 탄화물이 기판 재료로서 사용될 수 있지만, 본 발명의 실시예들은 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등과 같은 임의의 적절한 기판을 활용할 수 있다. 일부 실시예들에서, 적절한 버퍼층이 또한 형성될 수 있다.
본 발명의 일부 실시예들에서, 채널 층(260)의 전도 대역 에지(conduction band edge)의 에너지가 채널 층과 배리어 층 사이의 계면에 있는 배리어 층(270)의 전도 대역 에지의 에너지보다 작다면, 채널 층(260)은 AlxGa1-xN와 같은 Ⅲ족 질화물이고, 여기서, 0≤x<1이다. 본 발명의 특정 실시예들에서, x=0은, 채널 층(260)이 GaN이라는 것을 나타낸다. 채널 층(260)은 InGaN, AlInGaN 등과 같은 다른 Ⅲ족 질화물일 수도 있다. 채널 층(260)은 도핑되지 않거나 비의도적으로 도핑될 수 있고, 약 20Å보다 큰 두께로 성장될 수 있다. 채널 층(260)은 또한 GaN, AlGaN 등의 조합들 또는 초격자(superlattice)와 같은 다층 구조물일 수 있다.
채널 층(260)은 배리어 층(270)의 밴드갭보다 작은 밴드갭을 가질 수 있고, 채널 층(260)은 또한 배리어 층(270)보다 큰 전자 친화도를 가질 수 있다. 발명 개념들의 특정 실시예들에서, 배리어 층(270)은 약 0.1nm 내지 약 10nm의 두께를 갖는 AlN, AlInN, AlGaN 또는 AlInGaN이다. 발명 개념들의 특정한 실시예들에서, 배리어 층(270)은 충분히 두껍고 채널 층(260)과 배리어 층(270) 사이의 계면에서 상당한 캐리어 농도를 유도하기에 충분히 높은 Al 조성 및 도핑을 갖는다.
배리어 층(270)은 Ⅲ족 질화물일 수 있고, 채널 층(260)의 밴드갭보다 큰 밴드갭을 갖고 채널 층(260)보다 작은 전자 친화도를 갖는다. 따라서, 본 발명의 특정 실시예들에서, 배리어 층(270)은 AlGaN, AlInGaN 및/또는 AlN 또는 이들 층들의 조합들을 포함할 수 있다. 배리어 층(270)은, 예를 들어, 약 0.1nm 내지 약 30nm의 두께일 수 있다. 본 발명의 특정 실시예들에서, 배리어 층(270)은 도핑되지 않거나 n형 도펀트로 약 1019 cm-3보다 적은 농도로 도핑된다. 본 발명의 일부 실시예들에서, 배리어 층(270)은 AlxGa1-xN이며, 여기서 0<x<1이다. 특정한 실시예들에서, 알루미늄 농도는 약 25%이다. 그러나, 본 발명의 다른 실시예들에서, 배리어 층(270)은 약 5% 내지 약 100%의 알루미늄 농도를 갖는 AlGaN을 포함한다. 본 발명의 구체적인 실시예들에서, 알루미늄 농도는 약 10%보다 크다.
제1, 제2 등의 용어가 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이 용어들은 하나의 요소를 다른 요소와 구별하는 데만 사용된다. 본 발명의 범위로부터 벗어남이 없이, 예를 들어, 제1 요소를 제2 요소라고 부를 수 있고, 유사하게, 제2 요소를 제1 요소라고 부를 수 있다. 본 명세서에서 사용되는 바와 같이, 용어 "및/또는"은 연관된 나열된 항목들 중 하나 이상의 항목의 임의의 및 모든 조합을 포함한다.
본 명세서에서 사용된 전문 용어는 특정 실시예들을 설명하기 위한 것일 뿐이고 본 발명을 제한하려는 것이 아니다. 본 명세서에서 사용되는 바와 같이, 단수 형태들 "한(a)", "하나(an)", 및 "그(the)"는, 문맥이 명확하게 달리 나타내지 않는 한, 복수 형태들을 포함하려는 의도이다. 용어들 "구성되다(comprises)", "구성되는(comprising)", "포함하다(includes)" 및/또는 "포함하는(including)"은, 본 명세서에서 사용될 때, 기술된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들, 및/또는 그의 그룹들의 존재 또는 추가를 배제하지 않는다는 것을 추가로 이해할 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어들(기술 용어 및 과학 용어를 포함함)은 본 발명이 속하는 기술분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어들은 본 명세서 및 관련 기술의 문맥에서의 의미와 일관되는 의미를 갖는 것으로서 해석되어야 하고, 본 명세서에서 명백히 그렇게 정의되지 않는 한 이상적이거나 지나치게 형식적인 의미로 해석되지 않을 것이라는 것을 추가로 이해할 것이다.
층, 영역, 또는 기판과 같은 요소가 다른 요소 "위에(on)" 있거나 다른 요소 "위로(onto)" 연장되는 것으로 지칭될 때, 그것은 다른 요소 바로 위에 있거나 다른 요소 바로 위로 연장될 수 있거나, 또는 개재 요소(intervening element)들이 존재할 수도 있다는 것을 이해할 것이다. 반대로, 한 요소가 다른 요소 "바로 위에(directly on)" 있거나 다른 요소 "바로 위로(directly onto)" 연장되는 것으로 지칭될 때, 개재 요소들이 존재하지 않는다. 또한, 한 요소가 다른 요소에 "접속(connected)" 또는 "결합(coupled)"되는 것으로 지칭될 때, 그것은 다른 요소에 직접 접속 또는 결합될 수 있거나 또는 개재 요소들이 존재할 수 있다. 반대로, 한 요소가 다른 요소에 "직접 접속" 또는 "직접 결합"되는 것으로 지칭될 때, 개재 요소들은 존재하지 않는다.
"아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "측방향" 또는 "수직"과 같은 상대적 용어들은 도면들에 예시된 바와 같은 하나의 요소, 층 또는 영역과 다른 요소, 층 또는 영역의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 이들 용어는 도면들에 도시된 배향에 추가하여 디바이스의 상이한 배향들을 포괄하기 위한 것이라는 것을 이해할 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조물들)의 개략적인 예시들인 단면 예시들을 참조하여 본 명세서에서 설명된다. 도면들에서의 층들 및 영역들의 두께는 명확성을 위해 과장되어 있을 수 있다. 추가적으로, 예를 들어, 제조 기법들 및/또는 허용오차들의 결과로서 예시들의 형상들로부터의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에서 예시된 영역들의 특정 형상들로 제한되는 것으로서 해석되어서는 안 되고, 예를 들어, 제조로부터 초래되는 형상들의 편차들을 포함할 것이다.
도면들 및 명세서에는, 본 발명의 통상적인 실시예들이 개시되어 있으며, 특정 용어들이 사용되고 있으나, 이 용어들은 제한하려는 목적이 아니라 포괄적이고 설명적인 의미로 사용되며, 본 발명의 범위는 다음의 청구항들에서 제시된다.

Claims (38)

  1. 패키지형 트랜지스터 증폭기(packaged transistor amplifier)로서,
    입력 리드(input lead) 및 출력 리드(output lead)를 갖는 패키지;
    상기 입력 리드에 결합되고 병렬로 전기적으로 접속되는 복수의 단위 셀 트랜지스터들을 갖는 트랜지스터 스테이지 - 상기 단위 셀 트랜지스터들 각각은 출력을 가짐 - ;
    제1 급전 네트워크에 의해 상기 단위 셀 트랜지스터들의 상기 출력들의 제1 서브세트에 결합되는 제1 출력 본드 패드;
    상기 제1 출력 본드 패드와는 별개인 제2 출력 본드 패드 - 상기 제2 출력 본드 패드는 제2 급전 네트워크에 의해 상기 단위 셀 트랜지스터들의 상기 출력들의 제2 서브세트에 결합됨 - ;
    상기 제1 출력 본드 패드와 상기 출력 리드 사이에 결합된 제1 출력 본드 와이어; 및
    상기 제2 출력 본드 패드와 상기 출력 리드 사이에 결합된 제2 출력 본드 와이어
    를 포함하는, 패키지형 트랜지스터 증폭기.
  2. 제1항에 있어서, 상기 제1 출력 본드 와이어는 상기 제1 출력 본드 패드에 직접 접속되고, 상기 제2 출력 본드 와이어는 상기 제2 출력 본드 패드에 직접 접속되는, 패키지형 트랜지스터 증폭기.
  3. 제1항 또는 제2항에 있어서, 상기 패키지 내에 하나 이상의 회로 기판이 포함되고, 상기 제1 및 제2 출력 본드 와이어들 각각의 제1 단부는 상기 하나 이상의 회로 기판에 직접 접속되고, 상기 제1 및 제2 출력 본드 와이어들 각각의 제2 단부는 상기 패키지에 직접 접속되는, 패키지형 트랜지스터 증폭기.
  4. 제1항 또는 제2항에 있어서, 상기 패키지형 트랜지스터 증폭기는 제1 및 제2 입력 본드 패드들과 제1 및 제2 입력 본드 와이어들을 포함하고, 상기 제1 및 제2 입력 본드 와이어들은 상기 입력 리드를 상기 각자의 제1 및 제2 입력 본드 패드들에 전기적으로 접속하는, 패키지형 트랜지스터 증폭기.
  5. 제4항에 있어서, 상기 제1 및 제2 입력 본드 와이어들은 상기 각자의 제1 및 제2 입력 본드 패드들에 직접 접속되는, 패키지형 트랜지스터 증폭기.
  6. 제5항에 있어서, 상기 제1 출력 본드 와이어는 상기 제1 출력 본드 패드에 직접 접속되고, 상기 제2 출력 본드 와이어는 상기 제2 출력 본드 패드에 직접 접속되는, 패키지형 트랜지스터 증폭기.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 패키지형 트랜지스터 증폭기는 모놀리식 마이크로파 집적 회로 전력 증폭기를 포함하는, 패키지형 트랜지스터 증폭기.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 패키지형 트랜지스터 증폭기는 내부 매칭된 전계 효과 트랜지스터 전력 증폭기를 포함하는, 패키지형 트랜지스터 증폭기.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 출력 본드 패드는 상기 제2 출력 본드 패드에 바로 인접하는, 패키지형 트랜지스터 증폭기.
  10. 제4항 내지 제6항 중 어느 한 항에 있어서, 상기 패키지형 트랜지스터 증폭기는 상이한 수의 입력 본드 와이어들 및 출력 본드 와이어들을 포함하는, 패키지형 트랜지스터 증폭기.
  11. 제4항 내지 제6항 또는 제10항 중 어느 한 항에 있어서, 상기 제1 및 제2 입력 본드 와이어들 중 적어도 하나의 인덕턴스는 상기 제1 및 제2 출력 본드 와이어들 중 적어도 하나의 인덕턴스와 적어도 10% 만큼 상이한, 패키지형 트랜지스터 증폭기.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 제3 급전 네트워크에 의해 상기 단위 셀 트랜지스터들의 상기 출력들의 제3 서브세트에 결합되는 제3 출력 본드 패드, 및 상기 제3 출력 본드 패드와 상기 출력 리드 사이에 결합되는 제3 출력 본드 와이어를 추가로 포함하는, 패키지형 트랜지스터 증폭기.
  13. 패키지형 트랜지스터 증폭기로서,
    입력 리드 및 출력 리드를 갖는 패키지;
    상기 입력 리드에 결합된 입력 임피던스 매칭 네트워크;
    전기적으로 병렬인 복수의 단위 셀 트랜지스터들을 갖는 트랜지스터 스테이지 - 상기 트랜지스터 스테이지는 상기 입력 임피던스 매칭 네트워크에 결합되고, 상기 단위 셀 트랜지스터들 각각은 출력을 가짐 - ;
    상기 트랜지스터 스테이지에 결합된 출력 임피던스 매칭 네트워크;
    상기 출력 임피던스 매칭 네트워크와 상기 출력 리드 사이에 결합된 복수의 출력 본드 와이어들; 및
    상기 복수의 단위 셀 트랜지스터들의 상기 출력들에 결합되는 출력 결합 노드(output combining node)
    를 포함하고,
    상기 복수의 출력 본드 와이어들은 상기 트랜지스터 스테이지와 상기 출력 결합 노드 사이에서 결합되는, 패키지형 트랜지스터 증폭기.
  14. 제13항에 있어서, 상기 출력 본드 와이어들 각각은 상기 패키지에 직접 접속되는, 패키지형 트랜지스터 증폭기.
  15. 제13항 또는 제14항에 있어서, 제1 및 제2 출력 본드 패드들을 추가로 포함하고, 상기 출력 본드 와이어들 중 제1 출력 본드 와이어는 상기 제1 출력 본드 패드와 상기 출력 리드를 위한 리드 패드 사이에 연장되고, 상기 출력 본드 와이어들 중 제2 출력 본드 와이어는 상기 제2 출력 본드 패드와 상기 출력 리드를 위한 상기 리드 패드 사이에 연장되는, 패키지형 트랜지스터 증폭기.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 패키지형 트랜지스터 증폭기는 적어도 제1 및 제2 입력 본드 패드들, 및 상기 입력 리드를 상기 각자의 제1 및 제2 입력 본드 패드들에 전기적으로 접속하는 적어도 제1 및 제2 입력 본드 와이어들을 포함하는, 패키지형 트랜지스터 증폭기.
  17. 제16항에 있어서, 상기 제1 및 제2 입력 본드 와이어들은 상기 패키지와 상기 각자의 제1 및 제2 입력 본드 패드들 사이에 직접 접속되는, 패키지형 트랜지스터 증폭기.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 패키지형 트랜지스터 증폭기는 모놀리식 마이크로파 집적 회로 전력 증폭기 및/또는 내부 매칭된 전계 효과 트랜지스터 전력 증폭기를 포함하는, 패키지형 트랜지스터 증폭기.
  19. 제15항 내지 제18항 중 어느 한 항에 있어서, 상기 제1 출력 본드 패드는 상기 제2 출력 본드 패드에 바로 인접하는, 패키지형 트랜지스터 증폭기.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 패키지형 트랜지스터 증폭기는 상이한 수의 입력 본드 와이어들 및 출력 본드 와이어들을 포함하는, 패키지형 트랜지스터 증폭기.
  21. 제16항 내지 제20항 중 어느 한 항에 있어서, 상기 입력 본드 와이어들 중 적어도 하나의 인덕턴스는 상기 출력 본드 와이어들 중 적어도 하나의 인덕턴스와 적어도 10% 만큼 상이한, 패키지형 트랜지스터 증폭기.
  22. 제15항 내지 제21항 중 어느 한 항에 있어서, 제3 출력 본드 패드를 추가로 포함하고, 상기 출력 본드 와이어들 중 제3 출력 본드 와이어는 상기 제3 출력 본드 패드와 상기 출력 리드 사이에 결합되는, 패키지형 트랜지스터 증폭기.
  23. 제16항 내지 제22항 중 어느 한 항에 있어서, 제3 입력 본드 패드 및 제3 입력 본드 와이어를 추가로 포함하고, 상기 제3 입력 본드 와이어는 상기 제3 입력 본드 패드와 상기 입력 리드 사이에 결합되는, 패키지형 트랜지스터 증폭기.
  24. 패키지형 트랜지스터 증폭기로서,
    입력 리드 및 출력 리드를 갖는 패키지;
    상기 패키지 내의 하나 이상의 회로 기판 - 상기 하나 이상의 회로 기판은 복수의 전기적 병렬 증폭 경로를 포함하고, 상기 증폭 경로들 각각은 상기 입력 리드 및 상기 출력 리드에 결합됨 - ; 및
    상기 출력 리드를 상기 하나 이상의 회로 기판 중 적어도 하나에 결합하는 복수의 출력 본드 와이어들
    을 포함하고,
    상기 출력 본드 와이어들은 상기 전기적 병렬 증폭 경로들 모두가 먼저 함께 결합되는 위치와 상기 하나 이상의 회로 기판 사이에 있는, 패키지형 트랜지스터 증폭기.
  25. 제24항에 있어서, 상기 패키지형 트랜지스터 증폭기는 적어도 제1 및 제2 입력 본드 패드들, 및 상기 입력 리드를 상기 각자의 제1 및 제2 입력 본드 패드들에 전기적으로 접속하는 적어도 제1 및 제2 입력 본드 와이어들을 포함하는, 패키지형 트랜지스터 증폭기.
  26. 제25항에 있어서, 상기 제1 및 제2 입력 본드 와이어들은 상기 패키지와 상기 각자의 제1 및 제2 입력 본드 패드들 사이에 직접 접속되는, 패키지형 트랜지스터 증폭기.
  27. 제24항 내지 제26항 중 어느 한 항에 있어서, 상기 패키지형 트랜지스터 증폭기는 모놀리식 마이크로파 집적 회로 전력 증폭기 및/또는 내부 매칭된 전계 효과 트랜지스터 전력 증폭기를 포함하는, 패키지형 트랜지스터 증폭기.
  28. 제25항 또는 제26항에 있어서, 상기 제1 및 제2 입력 본드 와이어들은 복수의 입력 본드 와이어들의 일부이고, 상기 패키지형 트랜지스터 증폭기는 상이한 수의 입력 본드 와이어들 및 출력 본드 와이어들을 포함하는, 패키지형 트랜지스터 증폭기.
  29. 제25항 내지 제28항 중 어느 한 항에 있어서, 상기 제1 입력 본드 와이어의 인덕턴스는 상기 출력 본드 와이어들 중 적어도 하나의 인덕턴스와 적어도 10% 만큼 상이한, 패키지형 트랜지스터 증폭기.
  30. 증폭기 설계 방법으로서,
    입력 리드 및 출력 리드를 갖는 패키지, 및 상기 입력 리드와 상기 출력 리드 사이에 결합되고 상기 패키지 내에 포함되는 복수의 병렬 증폭 경로를 갖는 트랜지스터 스테이지를 포함하는 패키지형 전력 증폭기를 설계하는 단계;
    상기 설계된 패키지형 전력 증폭기의 루프 분석 시뮬레이션을 수행하는 단계;
    상기 루프 분석 시뮬레이션의 결과에 기초하여, 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 상기 패키지형 전력 증폭기의 입력 분할 노드(input splitting node) 및/또는 상기 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 상기 패키지형 전력 증폭기의 출력 결합 노드의 위치를 변경하는 단계
    를 포함하는, 방법.
  31. 제30항에 있어서, 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 상기 패키지형 전력 증폭기의 입력 분할 노드 및 상기 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 상기 패키지형 전력 증폭기의 출력 결합 노드 중 하나의 노드의 위치를 변경하는 단계는 상기 입력 분할 노드와 상기 출력 결합 노드 사이에 있는 본드 와이어들의 수를 변경하는 단계를 포함하는, 방법.
  32. 제30항에 있어서, 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 상기 패키지형 전력 증폭기의 입력 분할 노드 및 상기 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 상기 패키지형 전력 증폭기의 출력 결합 노드 중 하나의 노드의 위치를 변경하는 단계는 상기 트랜지스터 스테이지를 상기 출력 리드에 접속하는 적어도 2개의 출력 본드 와이어를 상기 트랜지스터 스테이지와 상기 출력 결합 노드 사이에 있도록 이동시키는 단계를 포함하는, 방법.
  33. 제30항 내지 제32항 중 어느 한 항에 있어서, 상기 패키지형 전력 증폭기의 상기 입력 분할 노드 및 상기 패키지형 전력 증폭기의 상기 출력 결합 노드 중 다른 노드의 위치를 변경하는 단계를 추가로 포함하는, 방법.
  34. 제33항에 있어서, 상기 패키지형 전력 증폭기의 상기 입력 분할 노드 및 상기 패키지형 전력 증폭기의 상기 출력 결합 노드 중 다른 노드의 위치를 변경하기 전에 제2 루프 분석 시뮬레이션을 수행하는 단계를 추가로 포함하는, 방법.
  35. 제30항 내지 제34항 중 어느 한 항에 있어서, 상기 루프 분석 시뮬레이션의 결과에 기초하여, 입력 신호가 복수의 병렬 증폭 경로들을 따라 통과하기 위해 먼저 분할되는 상기 패키지형 전력 증폭기의 입력 분할 노드 및 상기 복수의 병렬 증폭 경로들 모두가 먼저 재결합하는 상기 패키지형 전력 증폭기의 출력 결합 노드 중 하나의 노드의 위치를 변경하는 단계는, 입력 본드 패드 및/또는 출력 본드 패드를 세분화(sub-dividing)하는 단계를 포함하는, 방법.
  36. 제30항 내지 제35항 중 어느 한 항에 있어서, 상기 패키지형 트랜지스터 증폭기는 모놀리식 마이크로파 집적 회로 전력 증폭기를 포함하는, 방법.
  37. 제30항 내지 제35항 중 어느 한 항에 있어서, 상기 패키지형 트랜지스터 증폭기는 내부 매칭된 전계 효과 트랜지스터 전력 증폭기를 포함하는, 방법.
  38. 제4항 내지 제5항 또는 제10항 내지 제11항 중 어느 한 항에 있어서, 상기 패키지 내에 하나 이상의 회로 기판이 포함되고, 상기 제1 및 제2 출력 본드 와이어들 각각의 제1 단부는 상기 하나 이상의 회로 기판에 직접 접속되고, 상기 제1 및 제2 출력 본드 와이어들 각각의 제2 단부는 상기 패키지에 직접 접속되는, 패키지형 트랜지스터 증폭기.
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