KR20200050338A - 워드 정렬을 위한 시스템 및 방법 - Google Patents

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KR20200050338A KR1020190085298A KR20190085298A KR20200050338A KR 20200050338 A KR20200050338 A KR 20200050338A KR 1020190085298 A KR1020190085298 A KR 1020190085298A KR 20190085298 A KR20190085298 A KR 20190085298A KR 20200050338 A KR20200050338 A KR 20200050338A
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Abstract

워드 정렬 시스템. 일부 실시예에서, 시스템은 역직렬 변환기 회로, 정렬 검출 회로, 및 클록 발생기 회로를 포함한다. 클록 발생기 회로는 역직렬 변환기 회로의 복수의 이네이블 입력에 연결되어 있는 복수의 이네이블 출력, 및 역직렬 변환기 회로의 복수의 클록 입력에 연결되어 있는 복수의 클록 출력을 갖는다. 정렬 검출 회로는 코스 워드 정렬을 검출하고, 코스 워드 정렬을 검출하는 것에 응답하여, 클록 발생기 회로의 리셋을 야기하도록 구성된다.

Description

워드 정렬을 위한 시스템 및 방법{SYSTEM AND METHOD FOR WORD ALIGNMENT}
본 출원은 전체 내용이 본원에 참고 문헌으로 인용된, "WORD ALIGNMENT USING DESERIALIZER PATTERN DETECTION"이라는 제목의 2018년 10월 31일자로 출원된 미국 가출원 제62/753,859호의 우선권 및 그 이익을 주장한다.
본 발명에 따른 실시예의 하나 이상의 양태는 직렬-병렬 변환에 관한 것으로, 더 상세하게 역직렬 변환기 패턴 검출을 사용하는 워드 정렬을 위한 시스템 및 방법에 관한 것이다.
역직렬 변환기 회로는 예를 들어 직렬 데이터 스트림을 병렬 데이터 스트림으로 변환하는 것과 같은 다양한 애플리케이션에 사용될 수 있다. 직렬 데이터 스트림이 원격 전송기로부터 발생하고, 역직렬 변환기 회로가 수신기의 일부인 때, 전체 시스템에 대한 리셋 신호가 이용 가능하지 않을 수 있으며, 수신된 데이터 스트림 내의 워드 경계를 데이터 스트림 자체로부터 추론하는 것이 유리할 수 있다. 이러한 프로세스는 워드 정렬이라고 지칭될 수 있다.
따라서, 워드 정렬을 위한 시스템 및 방법에 대한 요구가 있다.
본 발명의 일부 실시예에 따르면, 역직렬 변환기 회로, 정렬 검출 회로, 그리고 클록 발생기 회로를 포함하고, 클록 발생기 회로는, 역직렬 변환기 회로의 복수의 이네이블 입력에 연결되어 있는 복수의 이네이블 출력, 그리고 역직렬 변환기 회로의 복수의 클록 입력에 연결되어 있는 복수의 클록 출력을 포함하며, 정렬 검출 회로는, 코스(coarse) 워드 정렬을 검출하고, 코스 워드 정렬을 검출하는 것에 응답하여, 클록 발생기 회로의 리셋을 야기하도록 구성된, 워드 정렬을 위한 시스템이 제공된다.
일부 실시예에서, 역직렬 변환기 회로는 복수의 스테이지를 포함하고, 각 스테이지는, 하나 이상의 디멀티플렉서, 그리고 하나 이상의 디멀티플렉서 중 하나의 출력 각각에 연결되어 있는 데이터 입력을 각각 갖는 복수의 플립-플롭을 포함한다.
일부 실시예에서, 복수의 스테이지의 제1 스테이지의 제1 플립-플롭의 데이터 출력은 정렬 검출 회로의 입력에 연결되어 있고, 정렬 검출 회로는 제1 플립-플롭의 데이터 출력에서의 값의 변화로부터 코스 워드 정렬을 검출하도록 구성되며, 제1 스테이지는 역직렬 변환기 회로의 마지막 스테이지가 아니다.
일부 실시예에서, 정렬 검출 회로는 코스 워드 정렬을 검출하는 것에 응답하여, 파인 정렬 코드를 채득하도록(capture) 구성된다.
일부 실시예에서, 하나의 비트 위치의 증분으로 워드 정렬을 조정하도록 구성된 파인 정렬 회로를 더 포함한다.
일부 실시예에서, 파인 정렬 회로는, 하나의 비트 위치만큼 상이한 딜레이를 갖는 복수의 시프트 블록, 그리고 시프트 블록들 중 하나로부터 데이터 스트림을 선택하도록 구성된 디멀티플렉서를 포함한다.
일부 실시예에서, 정렬 검출 회로는 코스 워드 정렬을 검출하는 것에 응답하여, 파인 정렬 코드를 채득하도록 더 구성되고, 파인 정렬 회로의 디멀티플렉서는 파인 정렬 코드에 기초하여 시프트 블록들 중 하나로부터 데이터 스트림을 선택하도록 구성된다.
일부 실시예에서, 역직렬 변환기 회로는 복수의 스테이지를 포함하고, 각 스테이지는, 하나 이상의 디멀티플렉서, 그리고 하나 이상의 디멀티플렉서 중 하나의 출력 각각에 연결되어 있는 데이터 입력을 각각 갖는 복수의 플립-플롭을 포함하고, 복수의 스테이지의 제1 스테이지의 제1 플립-플롭의 데이터 출력은 정렬 검출 회로의 입력에 연결되어 있으며, 정렬 검출 회로는 제1 플립-플롭의 데이터 출력에서의 값의 변화로부터 코스 워드 정렬을 검출하도록 구성되고, 제1 스테이지는 역직렬 변환기 회로의 마지막 스테이지가 아니다.
일부 실시예에서, 정렬 검출 회로는 코스 워드 정렬을 검출하는 것에 응답하여, 파인 정렬 코드를 채득하도록 더 구성된다.
일부 실시예에서, 파인 정렬 코드는 제1 플립-플롭을 제외한 제1 스테이지의 모든 플립-플롭으로부터의 출력 신호들을 포함한다.
본 발명의 일부 실시예에 따르면, 역직렬 변환기 회로에 의해, 수신된 데이터 스트림을 역직렬 변환하는 단계, 수신된 데이터 스트림 내의 코스 워드 정렬을 검출하는 단계, 그리고 코스 워드 정렬을 검출하는 것에 응답하여, 클록 발생기 회로를 리셋하는 단계를 포함하는 역직렬 변환기 회로, 그리고 클록 발생기 회로를 포함하는 시스템의 워드 정렬 방법이 제공된다.
일부 실시예에서, 역직렬 변환기 회로는 복수의 스테이지를 포함하고, 각 스테이지는, 하나 이상의 디멀티플렉서, 그리고 하나 이상의 디멀티플렉서 중 하나의 디멀티플렉서의 각각의 출력에 연결되어 있는 데이터 입력을 각각 갖는 복수의 플립-플롭을 포함한다.
일부 실시예에서, 코스 워드 정렬의 검출은 복수의 스테이지의 제1 스테이지의 제1 플립-플롭의 데이터 출력에서의 값의 변화를 검출하는 단계를 포함하고, 제1 스테이지는 역직렬 변환기 회로의 마지막 스테이지가 아니다.
일부 실시예에서, 코스 워드 정렬을 검출하는 것에 응답하여, 파인 정렬 코드를 채득하는 단계를 더 포함한다.
일부 실시예에서, 하나의 비트 위치만큼 워드 정렬을 조정하는 단계를 더 포함한다.
일부 실시예에서, 시스템은 하나의 비트 위치만큼 상이한 딜레이를 갖는 복수의 시프트 블록을 더 포함한다.
일부 실시예에서, 코스 워드 정렬을 검출하는 것에 응답하여, 파인 정렬 코드를 채득하는 단계, 그리고 파인 정렬 코드에 기초하여 시프트 블록 중 하나로부터 데이터 스트림을 선택하는 단계를 더 포함한다.
일부 실시예에서, 역직렬 변환기 회로는 복수의 스테이지를 포함하고, 각 스테이지는, 하나 이상의 디멀티플렉서, 및 하나 이상의 디멀티플렉서 중 하나의 출력 각각에 연결되어 있는 데이터 입력을 각각 갖는 복수의 플립-플롭을 포함하고, 코스 워드 정렬의 검출은 복수의 스테이지 중 제1 스테이지의 제1 플립-플롭의 데이터 출력에서의 값의 변화를 검출하는 단계를 포함하며, 제1 스테이지는 역직렬 변환기 회로의 마지막 스테이지가 아니다.
일부 실시예에서, 파인 정렬 코드는 제1 플립-플롭을 제외한 제1 스테이지의 모든 플립-플롭으로부터의 출력 신호를 포함한다.
본 발명의 일부 실시예에 따르면, 역직렬 변환기 회로, 클록 발생기 회로, 그리고 코스 워드 정렬을 검출하는 단계, 그리고 코스 워드 정렬을 검출하는 것에 응답하여, 클록 발생기 회로를 리셋하는 단계를 위한 수단을 포함하는 워드 정렬을 위한 시스템이 제공된다.
본 개시의 이들 및 다른 특징 및 이점은 명세서, 청구범위, 및 첨부 도면을 참조로 이해되고 인식될 것이다.
도 1은 본 발명의 실시예에 따른 역직렬 변환기 회로의 개략도이다.
도 2a는 본 발명의 일 실시예에 따른, 데이터 재정렬 도면이다.
도 2b는 본 발명의 일 실시예에 따른, 데이터 재정렬 도면이다.
도 3은 본 발명의 일 실시예에 따른, 데이터 재정렬 도면이다.
도 4는 본 발명의 일 실시예에 따른, 데이터 재정렬 도면이다.
도 5는 본 발명의 일 실시예에 따른, 워드 정렬 및 역직렬화를 위한 회로의 개략도이다.
도 6a는 본 발명의 일 실시예에 따른, 도 5의 개략도의 일부 확대도이다.
도 6b는 본 발명의 일 실시예에 따른, 도 5의 개략도의 일부 확대도이다.
도 6c는 본 발명의 일 실시예에 따른, 도 5의 개략도의 일부 확대도이다
도 6d는 본 발명의 일 실시예에 따른, 도 5의 개략도의 일부 확대도이다.
첨부 도면과 관련하여 아래에서 설명되는 상세한 설명은 본 개시에 따라 제공되는 역직렬 변환기 패턴 검출을 사용하는 워드 정렬을 위한 시스템 및 방법의 예시적인 실시예의 설명으로서 의도되며, 본 개시가 구성되거나 이용될 수 있는 유일한 형태를 나타내는 것으로 의도되지 않는다. 설명은 예시된 실시예와 관련하여 본 개시의 특징을 설명한다. 그러나, 동일한 또는 동등한 기능 및 구조가 본 개시의 범위 내에 포함되는 것으로 의도되는 상이한 실시예들에 의해 달성될 수 있다는 것을 이해해야 한다. 본 명세서의 다른 곳에서 언급된 바와 같이, 유사한 요소 번호는 동일한 요소 또는 특징을 지시하도록 의도된다.
도 1을 참조하면, 역직렬 변환기 회로는 여러 스테이지, 예컨대 제1 스테이지(105), 제2 스테이지(110), 및 제3 스테이지(115)를 포함할 수 있다. 각각의 스테이지는 하나 이상의 디멀티플렉서(120) 및 복수의 플립-플롭(125)을 포함할 수 있다. 도 1에서, "FF"로 라벨링된 각 박스는 플립-플롭의 어레이를 나타내고, 각 어레이 내의 플립-플롭의 개수는 플립-플롭의 어레이의 입력 및 출력에서의 버스의 폭과 동일하다. 예를 들어, 도 1에서, 제1 스테이지(105)는 2 비트 폭 버스(라벨 "/2"로 표기됨)에 의해 두 개의 플립-플롭들의 어레이에 연결되어 있는 1 대 2 디멀티플렉서를 갖는다. 일부 실시예에서, 역직렬 변환기 회로는 2개 내지 8개의 스테이지를 갖는다.
각 디멀티플렉서(120)는 그것이 수신하는 제어 신호(또는 "이네이블 신호")의 값에 따라, 그것의 입력에서의 신호를 그것의 출력 중 하나로 향하게 한다. 역직렬 변환기 회로의 플립-플롭은 클록 신호의 에지에서 수신된 신호를 래치(latch)한다. 연속적인 스테이지의 클록 신호들은 감소하는 주파수를 가지며, 각 스테이지는 이전 스테이지보다 더 낮은 업데이트 속도에서 더 넓은 병렬 데이터를 생성한다. 이네이블 신호 및 클록 신호는 이하에서 더 상세히 설명되는 클록 발생기 회로에 의해 생성될 수 있다.
리셋 시, 클록 발생기 회로는 수신된 다음 직렬 비트가 역직렬 변환기 회로의 출력 중 제1 출력(예를 들어, 도 1의 역직렬 변환기 회로의 12개 출력 중 최상단 하나)으로 향하게 되는 이네이블 신호들의 조합을 생성할 수 있다. 리셋 후에, 각 출력이 하나의 비트를 수신할 때까지, 수신된 다음 직렬 비트가 다시 역직렬 변환기 회로의 출력 중 제1 출력으로 향하게 되는 시점에서, 수신된 직렬 데이터 스트림(또는 "비트 스트림")의 각 후속 비트는 역직렬 변환기 회로의 출력 중 상이한 하나의 출력으로 향한다.
이와 같이, 역직렬 변환기의 출력은 직렬 전송기의 직렬 변환기에 공급되는 입력 데이터 워드에 대응할 수 있는, 일련의 출력 데이터 워드(예를 들어, 도 1의 실시예에서 12 비트 폭 데이터 워드)이다. 워드 정렬은 출력 데이터 워드가 입력 데이터 워드와 동일함을 확인하는 데 사용될 수 있다. 워드 정렬이 수행되지 않거나, 또는 부정확하게 수행되면, 대신에 각 출력 데이터 워드가 연속적인 입력 데이터 워드의 두 조각에 대응하는 상황이 발생할 수 있다. 일부 실시예에서, 워드 길이는 6 비트와 128 비트 사이이다.
전송기가 설정된 비트 패턴(예를 들어, "000111111000")으로 구성된 데이터 워드를 반복적으로 전송하도록 배열함으로써 워드 정렬이 수행될 수 있다. 수신기는 그러면 워드 경계가 있는 수신된 비트 스트림으로부터 추론할 수 있다. 도 2a 및 도 2b는 수신기에서 워드 경계의 정확한 배치(도 2a)가 입력 데이터 워드(예를 들어, 설정된 비트 패턴)와 동일한 출력 데이터 워드를 초래할 수 있는 방법 및 워드 경계의 부정확한 배치(도 2b)가 입력 데이터 워드와 상이한 출력 데이터 워드를 초래할 수 있는 방법을 도시한다. 설정된 비트 패턴은 총 L 개의 0 및 M 개의 1을 포함할 수 있으며, L은 M과 거의 동일하며, 실질적으로 이들 비트는 설정된 비트 패턴의 중간에 있다.
일부 실시예에서, L 또는 M 중 어느 하나가 데시메이팅된(decimated) 패턴(예를 들어, 도 3의 예에서, 4비트(이하에서 더욱 상세하게 논의됨))의 비트 수 이상이면 충분할 수 있으며, 필연적으로 패턴의 중간에 있지 않으면서 0과 1이 연속적이면 충분할 수도 있다. 대신에 상보적인 비트 패턴이 유사한 효과로 사용될 수 있다는 것을 이해될 것이다.
도 3은 예를 들어, 도 1의 역직렬 변환기 회로의 제2 스테이지(110)의 네 개의 출력에 의해, 생성될 수 있는 수신된 직렬 비트 스트림(305) 및 네 개의 데시메이팅된 패턴(310)을 나타낸다. 시간은 그림 3의 왼쪽에서 오른쪽으로 진행된다. 정렬 검출 회로 (아래에서 더 상세하게 논의됨)는 데시메이팅된 패턴(310) 중 하나(예를 들어, 도 3의 네 개의 행 중 네 번째 또는 가장 낮은 하나)의 값의 변화(예컨대, 0에서 1로의 천이)를 테스트함으로써 코스(coarse) 워드 정렬을 검출한다. 이러한 변화는 도 3의 천이(315)로 표기된다. 천이(315)의 시점에서, 네 번째 데시메이팅된 패턴은 1의 값을 가지며, 그것의 이전 값(도 3의 그것의 왼쪽에 즉시 도시됨)은 0이다. 일부 실시예에서, 워드 정렬을 위한 시스템은 코스 워드 정렬이 검출되는 때 클록 발생기 회로의 리셋을 수행한다. 다른 세 개의 데시메이팅된 패턴(310)의 값은 이하에서 더 상세히 설명되는 바와 같이, 파인(fine) 정렬을 수행하는 데 사용될 수 있는 "파인 정렬 코드"(320)(또는 "시그니처(signature)")(예를 들어, 도 3의 실시예의 3 비트 워드)를 형성한다.
개략적인 워드 정렬은 도 4에 도시된 바와 같이, 수신된 비트 스트림(305)의 몇몇 가능한 워드 정렬 중 임의의 것에 대해 검출될 수 있다. 도 4는, 첫 번째 열에서, 도 3의 상황에 대해 수신된 직렬 비트 스트림(305), 그리고 나머지 세 개의 열에서, 수신된 직렬 비트 스트림의 세 개의 다른 비트 정렬들에 대한 수신된 직렬 비트 스트림(405, 410, 415)을 도시하고, 이들 각각은 동시에 코스 워드 정렬 검출을 초래할 것이다. 파인 정렬 코드는 네 개의 열에 대해 상이하고, 따라서 코스 워드 정렬이 검출되었을 때 네 개의 가능한 비트 스트림(305, 405, 410, 415) 중 어느 것이 존재 하는지를 결정하는 데 사용될 수 있다.
클록 발생기 회로가 리셋되는 때(코스 워드 정렬의 감지에 응답하여), 역직렬 변환기 회로의 로우 출력은 몇몇 비트 위치(도 3의 실시예의 1, 2, 또는 3 비트 위치)에 의해 부정확한 워드 경계에 대응할 수 있다. 상술한 바와 같이 그리고 아래에서 더 상세히 설명되는 바와 같이, 파인 정렬 회로는 파인 정렬 코드에 기초하여 이들 정렬 오차를 보정하는 데 사용될 수 있다.
도 5를 참조하면, 일부 실시예에서, 워드 정렬 및 역직렬화를 위한 회로는 역직렬 변환기 회로(505), 정렬 검출 회로(510), 클록 발생기 회로(515), 및 파인 정렬 회로(520)를 포함한다. 도 5는 또한 역직렬 변환기 회로(505)의 1 대 2 디멀티플렉서(540) 및 1 대 3 디멀티플렉서(545)(각각은 디멀티플렉서(120)(도 1)의 예임)의 내부 회로를 나타낸다.
도 6a를 참조하면, 일부 실시예들에서, 역직렬 변환기 회로(505)는 세 개의 스테이지, 도 1의 역직렬 변환기 회로와 같이, 2의 인자로써 데이터를 역직렬 변환하는 제1 스테이지, 2의 추가 인자로써 데이터를 역직렬 변환하는 제2 스테이지, 및 3의 추가 인자로써 데이터를 역직렬 변환하는 제3 스테이지를 포함한다. 제2 스테이지의 출력은 상기의 도 3의 맥락에서 논의된 데시메이팅된된 출력이며, 정렬 검출 회로(510)에 공급된다. 원시의 완전 역직렬 변환된 출력은 파인 정렬 회로(520)에 공급된다.
도 6b를 참조하면, 일부 실시예에서, 정렬 검출 회로(510)는 데시메이팅된 출력 중 하나(디시리얼라이저 회로(505)의 제3 스테이지의 1 대 3 디멀티플렉서(545)의 네 번째(즉, 가장 낮은) 1 대 3 디멀티플렉서에 공급되는 하나)에서 0-to-1 천이를 검출하기 위해, 입력들 중 하나에서 신호를 딜레이시키기 위한 플립 플롭(625)을 갖는 3-입력 AND 게이트(620)를 포함한다. 3-입력 AND 게이트(620)의 입력 중 두 개는 이 데시메이팅된 출력(3-입력 AND 게이트(620)의 입력 중 하나, 플립-플롭(625)을 통해 공급되는, 반전 입력)에 의해 공급된다. 3-입력 AND 게이트(620)의 나머지 입력은 시작 시에 설정된(정렬 검출 회로(510)에 의해 수신된 출력 이네이블 신호(635)의 제어 하에) 출력 이네이블 플립-플롭(630)의 출력에 의해 공급된다. 3-입력 AND 게이트(620)가 코스 워드 정렬을 검출하는 때, 이는 출력 이네이블 플립-플롭(630)을 리셋하고(코스 워드 정렬의 추가 검출을 방지함), 클록 발생기 리셋 출력(640)을 어서팅하여(asserting) 클록 발생기 회로(515)를 리셋한다. 3-입력 AND 게이트(620)가 코스 워드 정렬을 검출하는 때, 이는 세 개의 다른 데시메이팅된된 출력으로부터의 데이터가, 파인 정렬 코드 출력(645)을 통해, 파인 정렬 회로(520)에, 파인 정렬 코드로서 공급되도록 한다.
도 6c를 참조하면, 일부 실시예에서, 클록 발생기 회로(515)는 역직렬 변환기 회로(505)의 제1 스테이지에 대한 1/2-레이트 클록을 생성하기 위한 제1의 2분주(divide-by-two) 카운터(650), 역직렬 변환기 회로(505)의 제2 스테이지에 대한 1/4-레이트 클록을 생성하기 위한 제2의 2분주 카운터(655), 및 역직렬 변환기 회로(505)의 제3 스테이지에 대한 1/12-레이트 클록을 생성하기 위한 제3의 링 카운터(660)을 포함한다. 클록 발생기 회로(515)는 클록 발생기 회로(515)의 리셋 입력(665)에서(정렬 검출 회로(510)로부터) 수신된 신호에 의해 리셋될 수 있다. 클록 발생기 회로(515)는 1/12 레이트 클록의 듀티 사이클을 50%로 하도록 구성된 OR 게이트를 포함할 수 있다. 50% 듀티 사이클을 갖는 클록의 사용은 타이밍 마진을 개선할 수 있다. 일부 실시예에서, 듀티 사이클은 50%보다 더 크거나 작을 수 있다.
도 6d를 참조하면, 일부 실시예에서, 파인 정렬 회로(520)는 역직렬 변환기 회로(505)로부터 가장 최근에 수신된 두 개의 원시 데이터 워드를 저장하기 위해 12개의 플립 플롭(685)의 제1 뱅크와 12개의 플립 플롭(690)의 제2 뱅크를 포함한다. 파인 정렬 회로(520)는 네 개의 시프트 블록(675)과, 정렬 검출 회로(510)로부터 수신된 파인 정렬 코드에 기초하여 네 개의 시프트 블록(675) 중에서 선택하기 위한 멀티플렉서(680)를 포함한다. 네 개의 시프트 블록(675) 중 첫 번째("Shift-0"으로 표기됨)는 파인 정렬 조정이 필요하지 않음을 지시하는 파인 정렬 코드에 대응할 수 있다. 그것은 제1 뱅크의 플립-플롭(685) 중 플립-플롭의 출력을 네 개의 시프트 블록(675) 중 첫 번째(이는 멀티플렉서(680)의 제1의 12-와이드 입력(네 개의 그러한 입력 중 하나)에 연결되어 있음)의 (12-와이드) 출력에 연결하는 와이어를 포함할 수 있다. 네 개의 시프트 블록(675) 중 두 번째("Shift-1"로 표기됨)는 하나의 비트 위치의 파인 정렬 오차에 대응할 수 있다. 이는 (i) 제1 뱅크의 플립-플롭(685) 중 11개의 플립-플롭의 출력과 (ii) 제2 뱅크의 플립-플롭(690) 중 하나의 플립-플롭의 출력을, 네 개의 시프트 블록(675) 중 두 번째 시프트 블록(675)의 (12-와이드) 출력에 연결하는 와이어를 포함할 수 있다. "Shift-2" 및 "Shift-3" 시프트 블록(675) 각각은 멀티플렉서(680)의 각각의 (네 개의 입력 중) 12-와이드 입력에, 제1 뱅크의 플립-플롭(685)으로부터의 출력과 제2 뱅크의 플립-플롭(690)으로부터의 출력의 상이한 조합을 공급하기 위한 와이어를 유사하게 포함할 수 있다.
도 5 및 도 6a 내지 도 6d의 실시예에서, 데시메이팅된 비율(파인 정렬 코드의 크기보다 1만큼 더 큼)은 4이다. 역직렬 변환기 회로(505)의 다른 스테이지 이후에 데시메이팅된 출력을 추출함으로써, 또는 하나 이상의 스테이지의 역직렬 변환 비율을 변경함으로써, 또는 둘 모두로써, 이 비율이 더 크거나 또는 더 작게 선택될 수 있음이 이해될 것이다. 데시메이팅된 비율의 더 작은 값은 더 작은 시그니처 크기를 초래할 수 있고, 이에 따라, 더 작은 파인 정렬 회로(520)를 초래할 수 있다. 그러나, 데시메이팅된 비율의 더 작은 값은 더 높은 속도에서 작동하는 천이 검출 회로를 초래할 수 있어서, 타이밍 요건을 충족시키기 더 어렵게 만든다.
일부 실시예에서, 워드 정렬 및 역직렬 변환을 위한 회로는 도 5 및 도 6a 내지 6d의 것과는 상이한 처리 회로일 수 있으며, 본 명세서에서 기재된 방법을 수행하도록 구성된다. "처리 회로"라는 용어는 본 명세서에서 데이터 또는 디지털 신호를 처리하기 위해 사용되는, 하드웨어, 펌웨어, 및 소프트웨어의 임의의 조합을 의미하는 것으로 사용된다. 처리 회로 하드웨어는, 예를 들어, ASIC(application specific integrated circuit), 범용 또는 특수 목적 CPU(central processing unit), 디지털 신호 프로세서(DSP: digital signal processor), 그래픽 처리 장치(GPU: graphics processing unit), 및 FPGA(field programmable gate arrays)와 같은 프로그램 가능한 로직 디바이스를 포함할 수 있다. 본 명세서에서 사용된, 처리 회로에서, 각 기능은 그 기능을 수행하기 위해 구성된, 즉, 하드 와이어링된(hard-wired) 하드웨어, 또는 비일시적 저장 매체에 저장되어 있는 명령을 실행하도록 구성된, CPU와 같은, 범용 하드웨어에 의해 수행된다. 처리 회로는 단일 인쇄 회로 기판(PCB: printed circuit board) 상에 제조되거나 또는 몇몇 상호 연결된 PCB 상에 분산될 수 있다. 처리 회로는 다른 처리 회로를 포함할 수 있다. 예를 들어, 처리 회로는 PCB 상에 상호 연결된 두 개의 처리 회로, FPGA 및 CPU를 포함할 수 있다.
또한, "제1", "제2", "제3" 등의 용어는 본 명세서에서 다양한 요소, 구성 요소, 영역, 층, 및/또는 섹션을 설명하기 위해 사용될 수 있지만, 이들 요소, 구성 요소, 영역, 층, 및/또는 섹션은 이들 용어에 의해 제한되어서는 안된다는 것이 이해될 것이다. 이들 용어는 하나의 요소, 구성 요소, 영역, 층, 또는 섹션을 다른 요소, 구성 요소, 영역, 층, 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 본 명세서에서 논의된 제1 요소, 구성 요소, 영역, 층, 또는 섹션은 본 발명 개념의 사상 및 범위를 벗어나지 않고 제2 요소, 구성 요소, 영역, 층, 또는 섹션으로 지칭될 수 있다. 그러나 "마지막"이라는 단어는, 본 명세서에서 사용된 바와 같이, 관례적인 의미를 가지며 유사한 사물의 순서가 끝나는 것을 의미한다.
본 명세서에서 사용되는 용어는 특정 실시예를 설명하기 위한 것이며, 발명의 개념을 제한하려는 것은 아니다. 본 명세서에서 사용된 바와 같이, 용어 "실질적으로", "약", 및 유사한 용어는 근사이라는 용어로서 사용되고 정도이라는 용어로서 사용되지 않으며, 당업자가 인식할 수 있는 측정된 값 또는 계산된 값의 고유한 편차를 설명하기 위한 것이다.
본 명세서에서 사용된 단수 형태 "하나" 및 "한"은 문맥 상 다르게 지시하지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하는"및/또는 "포함하는"이라는 용어는 명시된 특징, 정수, 스테이지, 동작, 구성 요소 및/또는 구성 요소의 존재를 나타내지 만, 존재를 배제하지는 않는다는 것이 더 이해될 것이다. 또는 하나 이상의 다른 특징, 정수, 스테이지, 동작, 요소, 구성 요소 및/또는 그룹의 추가를 포함할 수 있다. 본원에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 관련 열거된 항목의 임의의 및 모든 조합을 포함한다. "적어도 하나"와 같은 표현은 요소들의 목록 앞에 위치하는 때 요소들의 전체 목록을 수정하고 목록의 개별적인 요소를 수정하지 않는다. 또한, 본 발명의 개념의 실시예를 기술할 때 "할 수 있다"를 사용하는 것은 "본 발명의 하나 이상의 실시예"를 의미한다. 또한, "예시적인"이라는 용어는 예 또는 설명을 의미한다. 본 명세서에 사용된 바와 같이, "사용하다", "사용하는" 및 "사용된"이라는 용어는 각각 "이용하다", "이용하는", 및 "이용된"이라는 용어와 동의어로 간주될 수 있다.
요소 또는 층이, 다른 요소 또는 층 "위에", "에 연결되어 있는", "에 결합되어 있는", 또는 "에 인접한"으로 언급될 때, 이는 다른 요소 또는 층에 직접적으로 위에 있거나, 연결되어 있거나, 결합되어 있거나, 또는 인접할 수 있거나, 또는 하나 이상의 개재하는 요소 또는 층이 존재할 수 있다고 이해될 것이다. 대조적으로, 요소 또는 층이 다른 요소 또는 층에 "직접적으로 위에", "직접적으로 연결되어 있는", "직접적으로 결합되어 있는", 또는 "바로 인접한"으로 언급될 때, 개재하는 요소 또는 층은 존재하지 않는다.
본 명세서에서 열거된 임의의 수치 범위는 열거된 범위 내에 포함되는 동일한 수치 정밀도의 모든 하위 범위를 포함하도록 의도된다. 예를 들어, "1.0 내지 10.0"까지의 범위는 열거된 1.0이라는 최솟값과 열거된 10.0이라는 최댓값 사이의(및 이를 포함하는), 즉 1.0 이상의 최솟값과 10.0 이하의 최댓값을 갖는, 예를 들어, 2.4 내지 7.6과 같은, 모든 하위 범위를 포함한다. 본 명세서에서 열거된 최대 수치 제한은 여기서 포함되는 더 낮은 모든 수치 제한을 포함하도록 의도되며, 본 명세서에서 인용된 임의의 최소 수치 제한은 여기서 포함되는 모든 더 높은 수치 제한을 포함하도록 의도된다.
역직렬 변환기 패턴 검출을 사용하는 워드 정렬을 위한 시스템 및 방법의 예시적인 실시예가 여기서 구체적으로 설명되고 예시되었지만, 많은 변형 및 변경이 당업자에게 명백할 것이다. 따라서, 본 발명의 원리에 따라 구성된 역직렬 변환기 패턴 검출을 사용하는 워드 정렬을 위한 시스템 및 방법은 여기서 구체적으로 설명된 것 이외에 구현될 수 있다는 것을 이해해야 한다. 본 발명은 또한 다음의 청구 범위 및 그 등가물에서 정의된다.

Claims (10)

  1. 워드 정렬을 위한 시스템으로서,
    역직렬 변환기 회로,
    정렬 검출 회로, 그리고
    클록 발생기 회로
    를 포함하고,
    상기 클록 발생기 회로는,
    상기 역직렬 변환기 회로의 복수의 이네이블 입력에 연결되어 있는 복수의 이네이블 출력, 그리고
    상기 역직렬 변환기 회로의 복수의 클록 입력에 연결되어 있는 복수의 클록 출력을 포함하며,
    상기 정렬 검출 회로는,
    코스(coarse) 워드 정렬을 검출하고,
    상기 코스 워드 정렬을 검출하는 것에 응답하여, 상기 클록 발생기 회로의 리셋을 야기하도록 구성된,
    시스템.
  2. 제1항에 있어서,
    상기 역직렬 변환기 회로는 복수의 스테이지를 포함하고, 각 스테이지는,
    하나 이상의 디멀티플렉서, 그리고
    상기 하나 이상의 디멀티플렉서 중 하나의 출력 각각에 연결되어 있는 데이터 입력을 각각 갖는 복수의 플립-플롭을 포함하는,
    시스템.
  3. 제2항에 있어서,
    상기 복수의 스테이지의 제1 스테이지의 제1 플립-플롭의 데이터 출력은 상기 정렬 검출 회로의 입력에 연결되어 있고,
    상기 정렬 검출 회로는 상기 제1 플립-플롭의 데이터 출력에서의 값의 변화로부터 상기 코스 워드 정렬을 검출하도록 구성되며,
    상기 제1 스테이지는 역직렬 변환기 회로의 마지막 스테이지가 아닌,
    시스템.
  4. 제1항에 있어서,
    상기 정렬 검출 회로는 상기 코스 워드 정렬을 검출하는 것에 응답하여, 파인 정렬 코드를 채득하도록(capture) 구성된,
    시스템.
  5. 제1항에 있어서,
    하나의 비트 위치의 증분으로 워드 정렬을 조정하도록 구성된 파인 정렬 회로
    를 더 포함하는 시스템.
  6. 제5항에 있어서,
    상기 파인 정렬 회로는,
    하나의 비트 위치만큼 상이한 딜레이를 갖는 복수의 시프트 블록, 그리고
    상기 시프트 블록들 중 하나로부터 데이터 스트림을 선택하도록 구성된 디멀티플렉서를 포함하는,
    시스템.
  7. 제6항에 있어서,
    상기 정렬 검출 회로는 상기 코스 워드 정렬을 검출하는 것에 응답하여, 파인 정렬 코드를 채득하도록 더 구성되고,
    상기 파인 정렬 회로의 디멀티플렉서는 상기 파인 정렬 코드에 기초하여 시프트 블록들 중 하나로부터 데이터 스트림을 선택하도록 구성된,
    시스템.
  8. 제5항에 있어서,
    상기 역직렬 변환기 회로는 복수의 스테이지를 포함하고, 각 스테이지는,
    하나 이상의 디멀티플렉서, 그리고
    상기 하나 이상의 디멀티플렉서 중 하나의 출력 각각에 연결되어 있는 데이터 입력을 각각 갖는 복수의 플립-플롭을 포함하고,
    상기 복수의 스테이지의 제1 스테이지의 제1 플립-플롭의 데이터 출력은 상기 정렬 검출 회로의 입력에 연결되어 있으며,
    상기 정렬 검출 회로는 상기 제1 플립-플롭의 데이터 출력에서의 값의 변화로부터 상기 코스 워드 정렬을 검출하도록 구성되고,
    상기 제1 스테이지는 상기 역직렬 변환기 회로의 마지막 스테이지가 아닌,
    시스템.
  9. 제8항에 있어서,
    상기 정렬 검출 회로는 상기 코스 워드 정렬을 검출하는 것에 응답하여, 파인 정렬 코드를 채득하도록 더 구성된,
    시스템.
  10. 제9항에 있어서,
    상기 파인 정렬 코드는 상기 제1 플립-플롭을 제외한 상기 제1 스테이지의 모든 플립-플롭으로부터의 출력 신호들을 포함하는,
    시스템.
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