KR20200047841A - 반도체 패키지 - Google Patents

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Abstract

예시적인 실시예에 따른 반도체 패키지는, 제1 연결 패드와 상기 제1 연결 패드에 연결된 제1 관통 전극을 갖는 제1 반도체 칩과, 상기 제1 반도체 칩 상에 적층되고 상기 제1 관통 전극에 전기적으로 연결된 제2 연결 패드와 상기 제2 연결 패드에 연결된 제2 관통 전극을 갖는 적어도 하나의 제2 반도체 칩과, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치된 본딩 구조체를 포함하며, 상기 본딩 구조체는, 상기 제1 반도체 칩에 배치된 상부 절연층과, 상기 제2 반도체 칩에 배치되며 상기 상부 절연층에 직접 접합되는 하부 절연층을 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있고, 전자기기에 사용되는 반도체 패키지는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, 관통 전극(through silicon via, TSV)을 포함하는 반도체 칩들 및 상기 반도체 칩들이 적층된 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 기술적 과제들 중 하나는, 소형화(특히, 슬림화)에 유리하면서 더욱 효율화된 공정으로 제조될 수 있는 반도체 패키지를 제공하는 것이다.
예시적인 실시예에 따른 반도체 패키지는, 제1 연결 패드와 상기 제1 연결 패드에 연결된 제1 관통 전극을 갖는 제1 반도체 칩과, 상기 제1 반도체 칩 상에 적층되고 상기 제1 관통 전극에 전기적으로 연결된 제2 연결 패드와 상기 제2 연결 패드에 연결된 제2 관통 전극을 갖는 적어도 하나의 제2 반도체 칩과, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치된 본딩 구조체를 포함하며, 상기 본딩 구조체는, 상기 제1 반도체 칩에 배치된 상부 절연층과, 상기 제2 반도체 칩에 배치되며 상기 상부 절연층에 직접 접합되는 하부 절연층을 포함한다.
예시적인 실시예에 따른 반도체 패키지는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며 상기 제1 면에 배치된 연결 단자와 상기 제2 면에 배치된 베이스 패드와 베이스 절연층을 갖는 베이스 구조체와, 상기 베이스 구조체의 제2 면 상에 수직 방향으로 적층되며 각각 연결 패드와 상기 연결 패드에 전기적으로 연결된 관통 전극을 갖는 복수의 반도체 칩들 - 상기 복수의 반도체 칩들 중 상기 베이스 구조체와 인접한 반도체 칩의 연결 패드는 상기 베이스 패드에 직접 접합되고, 상기 관통 전극은 그 상부에 위치한 다른 반도체 칩의 연결 패드에 연결됨 - 과, 상기 베이스 절연층과, 상기 베이스 구조체와 인접한 반도체 칩의 하면에 배치되며 상기 베이스 절연층과 직접 접합되는 하부 절연층을 갖는 제1 본딩 구조체와, 상기 복수의 반도체 칩들 사이에 배치된 제2 본딩 구조체를 포함한다.
예시적인 실시예에 따른 반도체 패키지는, 각각, 서로 반대에 위치한 제1 면 및 제2 면을 가지며 상기 제1 면에 배치된 연결 패드(connection pad)와 상기 제2 면에 배치된 본딩 패드(bonding pad)와 상기 연결 패드와 상기 본딩 패드를 연결하는 관통 전극을 가지며, 상기 제1 및 제2 면이 마주하도록 적층된 복수의 반도체 칩 - 상기 본딩 패드는 그 상부에 위치한 다른 반도체 칩의 연결 패드에 직접 접합됨 - 과, 상기 복수의 반도체 칩 사이에 배치된 적어도 하나의 본딩 구조체를 포함하고, 상기 본딩 구조체 중 적어도 하나는, 인접한 반도체 칩들의 마주하는 제1 및 제2 면에 각각 배치되며 직접 접합된 제1 및 제2 본딩 절연층을 갖는 본딩 구조체를 포함한다.
예시적인 실시예들에 따르면, 연결 범프 없이 하이브리드 본딩을 이용함으로써, 반도체 패키지를 슬림화하고, 나아가 방열 특성을 개선할 수 있다. 또한, 공정 측면에서, 반도체 칩의 스택/본딩 후에 그라인딩함으로써 그라인딩을 위한 캐리어 기판을 사용하지 않아도 될 뿐만 아니라, 스택/본딩 공정 중 워피지 발생을 최소화할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "A1" 부분을 확대하여 나타내는 단면도이다.
도 3은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 도 3의 "A2" 부분을 확대하여 나타내는 단면도이다.
도 5는 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6은 도 5의 "B" 부분을 확대하여 나타내는 단면도이다.
도 7a 내지 도 7h는 예시적인 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요 공정을 나타내는 단면도들이다.
도 8은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 9a 내지 도 9d는 예시적인 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요 공정을 나타내는 단면도들이다.
도 10은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 예시적인 실시예에 따른 반도체 패키지의 구성을 나타내는 블럭도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이며, 도 2는 도 1의 "A1" 부분을 확대하여 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(300)는, 수직 방향으로 적층된 제1 반도체 칩(100A), 제2 반도체 칩(100B), 제3 반도체 칩(100C) 및 제4 반도체 칩(100D)을 포함할 수 있다.
상기 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 각각 반대되는 하면(또는 '제1 면'이라고도 함) 및 상면(또는 '제2 면'이라고도 함)을 가지며, 서로 다른 면들(즉, 제1 면과 제2 면)이 마주하도록 적층될 수 있다. 상기 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은, 반도체 기판(110), 반도체 소자층(120), 관통 전극(130), 연결 패드(152) 및 본딩 패드(154)를 포함할 수 있다. 다만, 본 실시예와 같이, 최상위에 배치되는 반도체 칩(즉, 제4 반도체 칩(100D))은 관통 전극(130)을 포함하지 않을 수 있다.
도 2와 함께, 도 1을 참조하면, 각 반도체 기판(110)의 하면에는 반도체 소자층(120)이 배치될 수 있다. 반도체 소자층들(120)은 각각 복수의 개별 소자들을 반도체 기판(110)의 다른 배선들(예, 관통 전극(130))과 연결하기 위한 배선 구조(140)를 포함하도록 형성될 수 있다. 배선 구조(140)는 금속 배선층(142) 및 비아(145)를 포함할 수 있다. 예를 들어, 배선 구조(140)는 2개 이상의 금속 배선층(142) 및/또는 2개 이상의 비아(145)가 교대로 적층되는 다층 구조일 수 있다. 상기 배선 구조(140)는 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 하면에 배치된 연결 패드(152)에 연결될 수 있다.
관통 전극(130)은 각각 반도체 기판(110)의 상면으로부터 하면을 향하여 연장될 수 있고, 반도체 소자층(120) 내부로 연장될 수 있다. 관통 전극(130)의 적어도 일부는 기둥 형상일 수 있다. 관통 전극(130)은 비아 플러그(135)와 상기 바이 플러그(135) 주위를 둘러싸는 측면 절연막(131)을 포함할 수 있다. 측면 절연막(131)은 비아 플러그(135)를 반도체 기판(110) 및 반도체 소자층(120)으로부터 전기적으로 분리시킬 수 있다. 앞서 설명한 바와 같이, 최상위에 배치되는 제4 반도체 칩(100D)은 관통 전극(130)을 포함하지 않을 수 있다. 관통 전극(130)은 제1 내지 제3 반도체 칩들(100A,100B,100C)의 상면에 배치된 본딩 패드(154)에 연결될 수 있다.
이와 같이, 관통 전극(130)은 배선 구조(140)에 연결되어, 제1 내지 제3 반도체 칩들(100A,100B,100C)의 연결 패드(152)와 제1 내지 제3 반도체 칩들(100A,100B,100C)의 본딩 패드(154)를 전기적으로 각각 연결할 수 있다.
제1 내지 제3 반도체 칩들(100A,100B,100C)의 본딩 패드(154)는 각각 제2 내지 제4 반도체 칩(100B,100C,100D)의 연결 패드(152)에 직접 접합(direct-bonding)될 수 있다. 구체적으로, 도 2에 도시된 바와 같이, 인접한 제1 및 제2 반도체 칩들(100A,100B) 사이에서 본딩 패드(154)와 연결 패드(152)는 직접 접합하여 메탈 본딩을 제공함으로써 제1 및 제2 반도체 칩들(100A,100B) 간의 전기적인 연결과 함께, 제1 및 제2 반도체 칩들(100A,100B)을 고정할 수 있다. 이와 유사하게 제2 및 제3 반도체 칩 사이 그리고 제3 반도체 칩과 제4 반도체 칩 사이에서도 본딩 패드(154)와 연결 패드(152)의 메탈 본딩을 형성할 수 있다.
본딩 패드(154)와 연결 패드(152)는 서로 동일한 금속, 예를 들어 구리(Cu)를 포함할 수 있다. 직접적으로 접촉하는 본딩 패드(154)와 연결 패드(152)는 고온의 어닐링 공정을 통하여 구리의 상호 확산에 의해 결합될 수 있다. 본딩 패드(154)와 연결 패드(152)를 형성하는 금속은 구리에 한정되지 않고 상호 결합될 수 있는 물질(예, Au)이면 모두 포함할 수 있다.
이러한 메탈 본딩을 통해서 스택된 반도체 칩들의 견고한 본딩과 함께, 별도의 연결 범프 없이도 전기적인 연결을 도모할 수 있다. 제1 내지 제4 반도체 칩들(100A,100B,100C,100D) 간에서 제어 신호, 전원 신호, 접지 신호 및 데이터 신호 중 적어도 하나를 송수신하기 위한 경로를 제공할 수 있다. 솔더와 같은 연결 범프를 사용하지 않으므로, 전송 손실을 저감시킬 수 있다.
본 실시예에 따른 반도체 패키지(300)는 인접한 반도체 칩들 사이에 배치된 본딩 구조체(BS)를 포함할 수 있다. 상기 본딩 구조체(BS)는 제1 내지 제3 반도체 칩(100A,100B,100C)의 상면에 각각 배치된 상부 절연층(164)과, 제2 내지 제4 반도체 칩(100B,100C,100D)의 하면에 각각 배치되며 상기 상부 절연층(164)에 직접 접합(DB2)되는 하부 절연층(162)을 포함할 수 있다. 상부 절연층(164)과 하부 절연층(162)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상부 절연층(164)과 하부 절연층(162)은 실리콘 산화물을 포함할 수 있다. 상부 절연층(164)과 하부 절연층(162)의 직접 접합(DB2)은 직접 접촉된 상태에서 고온의 어닐링 공정에 의해 수행될 수 있다. 상기 본딩 구조체(BS)는 공유결합에 의해 더욱 견고한 접합강도를 가질 수 있다. 상부 절연층(164)과 하부 절연층(162)을 형성하는 절연 물질은 실리콘 산화물에 한정되지 않고, 상호 결합될 수 있는 물질(예, SiCN)을 모두 포함할 수 있다.
본 실시예에 채용된 상부 절연층(164)은 도 2에 도시된 바와 같이, 상기 제1 내지 제3 반도체 칩(100A,100B,100C)의 상면에 순차적으로 배치된 제1 상부 절연층(164a)과 제2 상부 절연층(164b)을 포함할 수 있다. 관통 전극(130)은 제1 상부 절연층(164a)을 관통하고, 상기 제1 상부 절연층(164a)의 상면과 실질적으로 평탄한 상면을 가질 수 있다. 본딩 패드(154)는 상기 제1 상부 절연층(164a) 상에 형성되어 관통 전극(130)과 연결될 수 있다. 제1 상부 절연층(164a)은 패시베이션층으로 사용될 수 있으며, 특히 본딩 패드(154)와 반도체 기판(110)의 원하지 않는 전기적인 접속을 방지할 수 있다. 또한, 상기 제1 본딩 패드(154)는 그 상면이 노출되도록 상기 제2 상부 절연층(164b)에 매립될 수 있다. 제1 본딩 패드(154)는 상기 제2 상부 절연층(164b)의 상면과 실질적으로 평탄한 상면을 가질 수 있다.
제1 및 제2 상부 절연층(164a,164b)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않고 다른 물질로 형성될 수도 있다. 예를 들어, 제1 상부 절연층(164a)은 실리콘 질화물 또는 실리콘 산질화물을 포함하며, 제2 상부 절연층(164b)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 상부 절연층(164a,164b)이 서로 다른 물질로 형성된 경우에, 하부 절연층(162)과 직접 접합되는 제2 상부 절연층(164b)은 상술된 바와 같이, 하부 절연층(162)과 동일한 물질로 형성될 수 있다.
이와 같이, 본 실시예에 채용된 본딩 구조체(BS)는 연결 패드(152)와 본딩 패드(154)가 직접 접합된 메탈 본딩 구조체와 함께, 스택된 제1 내지 제4 반도체 칩(100A,100B,100C,100D)을 견고하게 접합시키는 하이브리드 본딩 구조체(hybrid-bonding structure)로 제공될 수 있다.
본 실시예에서는, 모든 본딩 구조체(BS)는 메탈 본딩 구조체(연결 패드(152)와 본딩 패드(154)의 직접 접합)와 함께 직접 접합된 상부 절연층(164)과 하부 절연층(162)을 포함하는 구조로 예시되어 있으나, 이에 한정되지 않는다. 일부 실시에에서, 본딩 구조체들의 일부만이 상술된 하이브리드 본딩 구조체로 구현하고, 다른 일부는 다른 형태의 본딩 구조체(예, 비전도성 필름(NCF)에 의한 본딩)로 구현할 수 있다. 예를 들어, 하부에 위치한 1개 또는 2개의 본딩 구조체는 상술된 하이브리드 본딩 구조체로 구현하고, 상부에 위치한 2개 또는 1개의 본딩 구조체는 비전도성 필름(NCF)을 이용하여 접합시킬 수 있다.
제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 메모리 칩 또는 로직 칩일 수 있다. 일 예에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 모두 동일한 종류의 메모리 칩일 수도 있고, 다른 예에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D) 중 일부는 메모리 칩이고, 다른 일부는 로직 칩일 수 있다.
예를 들어, 상기 메모리 칩은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 HBM(High Bandwidth Memory) DRAM일 수 있다.
또한, 상기 로직 칩은 예를 들면, 마이크로 프로세서, 아날로그 소자 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
일부 실시예에서, 반도체 기판(110)은 실리콘(silicon)을 포함할 수 있다. 다른 일부 실시예에서, 반도체 기판(110)은 저머늄(germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide) 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 반도체 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 반도체 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 기판들(110)은 도전 영역, 예를 들어 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(110)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
본 실시예에서는, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)이 적층된 반도체 패키지(300A)를 예시하고 있지만, 반도체 패키지(300A) 내에 적층되는 반도체 칩의 개수가 이에 한정되는 것은 아니다. 예를 들어, 반도체 패키지(300A) 내에 2개, 3개 또는 그 이상의 반도체 칩들(예, 8개)이 적층될 수도 있다.
제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 동일한 칩일 수 있으며, 도 1에 도시된 바와 같이 동일한 면적을 가질 수 있다. 일부 실시예에서, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 서로 다른 면적을 가질 수 있다. 반도체 칩들의 모든 측면이 거의 동일한 평면에 위치하도록 배열되지 않고, 적어도 부분적으로 계단식 배열을 가질 수 있다.
최하부에 배치된 제1 반도체 칩(100A)의 연결 패드(152) 상에는 연결 범프(170)가 배치될 수 있다. 연결 범프(170)는 필라 구조, 볼 구조 또는 솔더층을 포함할 수 있다. 연결 범프(170)는 외부 회로 기판과 전기적으로 연결시키는데 사용될 수 있다. 연결 범프(170)를 통해 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 전송받거나, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에 저장될 데이터 신호를 외부로부터 전송받거나, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에 저장된 데이터를 외부로 전송할 수 있다.
몰딩 부재(180)는 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 측면들 및 비전도성 필름들(150)의 측면들을 둘러쌀 수 있다. 일부 실시예들에서, 몰딩 부재(180)는 제4 반도체 칩(100D)의 상면을 덮을 수 있다. 한편, 일부 실시예들에서, 몰딩 부재(180)를 생략하거나(도 5 참조), 제4 반도체 칩(100D)의 상면을 외부로 노출시킬 수 있다. 몰딩 부재(180)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC) 등을 포함할 수 있다.
이와 같이, 본 실시예에 채용된 본딩 구조체(BS)는 연결 패드(152)와 본딩 패드(154)의 직접 접합과 함께, 하부 절연층과 상부 절연층의 직접 접합을 구현함으로써 견고한 하이브리드 본딩을 실현시킬 수 있다. 인접합 반도체 칩들 사이에 연결 범프나 비전도성 필름을 도입하지 않으므로, 반도체 패키지의 소형화(슬림화)할 수 있을 뿐만 아니라, 전기적 신뢰성(전송 손실 감소) 및 구조적 신뢰성 높은 칩 본딩을 실현할 수 있다.
또한, 이러한 구조의 반도체 패키지는 그라인딩되지 않는 반도체 칩의 스택/본딩 후에 그라인딩함으로써 그라인딩을 위한 캐리어 기판을 사용하지 않아도 될 뿐만 아니라, 스택/본딩 공정 중 워피지 발생을 최소화할 수 있다(도 8a 내지 도 8e 및 도 10a 내지 도 10d 참조).
예시적인 실시예들에 따른 기술적 사상은 다른 형태의 반도체 패키지에 유익하게도 적용될 수 있다. 일부 실시예(도 3 및 도 5 참조)에서는 반도체 패키지(300B,300C)는 다양한 형태의 베이스 구조체를 채용한 형태로 구현될 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이며, 도 4는 도 3의 "A2" 부분을 확대하여 나타내는 단면도이다.
도 3을 참조하면, 본 실시예에 따른 반도체 패키지(300B)는, 베이스 구조체(200) 및 방열판(420)을 포함하는 점을 제외하고, 도 1 및 도 2에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1 및 도 2에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 반도체 패키지(300B)는 베이스 구조체(200)를 더 포함하며, 상기 베이스 구조체(200) 상에 앞선 실시예와 유사하게 수직 방향으로 적층된 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)을 포함할 수 있다. 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 앞선 실시예와 유사하게, 본딩 패드(154)와 연결 패드(152)의 메탈 본딩과, 상부 절연층(164)과 하부 절연층(162)의 직접 접합을 포함하는 하이브리드 본딩 구조체에 의하여 서로 부착될 수 있다.
베이스 구조체(200)는 예를 들어 재배선을 위한 인터포저일 수 있다. 베이스 구조체(200)가 인터포저인 경우, 베이스 구조체(200)는 기판 본체(210), 제1 패드(252), 제2 패드(254)(이하, "베이스 패드"라고도 함)을 포함할 수 있다. 예를 들어, 상기 기판 본체(210)는 실리콘 웨이퍼로부터 형성될 수 있다. 상기 기판 본체(210)의 하면, 상면 또는 내부에는 내부 배선(미도시)이 형성될 수 있다.
또한, 상기 기판 본체(210)의 내부에는 제1 패드(252) 및 상기 제2 패드(254)를 전기적으로 연결하는 관통 비아(미도시)가 형성될 수 있다. 베이스 구조체(200)의 하면에는 연결 범프(270)가 부착될 수 있다. 연결 범프(270)는 제1 패드(252) 상에 부착될 수 있다. 연결 범프(270)는 예를 들면, 솔더볼 또는 도전성 범프일 수 있다. 연결 범프(270)는 반도체 패키지(300B)와 마더 보더와 같은 인쇄회로기판(500)에 전기적으로 연결시킬 수 있다.
본 실시예에 채용된 베이스 구조체(200)의 상면에는 베이스 절연층(264)이 형성되고, 베이스 절연층(264)은 제2 패드(254)와 실질적으로 평탄한 상면을 가질 수 있다. 베이스 절연층(264)은 본딩 구조로 사용될 수 있으며, 베이스 구조체(200)와 제1 반도체 칩(100A)의 본딩 구조에 대해서는 도 4를 참조하여 상세히 설명한다.
도 4를 참조하면, 베이스 구조체(200)와 제1 반도체 칩(100A)은 인접한 반도체 칩들의 본딩과 유사하게 하이브리드 본딩 방식으로 접합될 수 있다. 상기 베이스 구조체(200)와 인접한 제1 반도체 칩(100A)의 연결 패드(152)는 상기 베이스 패드(254)에 직접 접합되어 메탈 본딩(DB1)을 가질 수 있다. 이러한 메탈 본딩(DB1)과 함께, 상기 베이스 절연층(264)과 제1 반도체 칩(100A)의 하면에 배치된 하부 절연층(152)도 서로 직접 접합(DB2)되어 본딩 구조체(BS1)를 제공할 수 있다. 본 명세서에서, 상기 본딩 구조체(BS1)는 인접한 칩들 간의 본딩 구조체와 구별되도록 '제1 본딩 구조체'라고 하고, 인접한 칩들 간의 본딩 구조체(BS2)는 '제2 본딩 구조체'라고 할 수 있다.
본 실시예와 같이, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)은 동일한 면적을 갖는 반면에, 베이스 구조체(200)는 반도체 칩들의 면적보다 큰 면적을 가질 수 있다. 상기 베이스 절연층(264)도 상기 반도체 칩들에 덮여지지 않는 부분을 가질 수 있다.
베이스 구조체(200) 상에는 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 일부 또는 전부를 감싸는 몰딩 부재(180)가 형성될 수 있다. 몰딩 부재(180)는 예를 들면, 에폭시 몰드 컴파운드를 포함할 수 있다. 도 3에 도시된 바와 같이, 몰딩 부재(180)는 베이스 구조체(200) 상에 배치되며, 상기 베이스 구조체(200)의 측면과 실질적으로 평탄한 공면을 가질 수 있다. 이러한 공면인 측면들은 동일한 절단 공정에 의해 얻어진 측면으로 이해될 수 있다.
본 실시예에 따른 반도체 패키지(300B)는 제4 반도체 칩(100D)의 상면 상에 순차적으로 배치된 열전도 물질층(410) 및 방열판(420)을 더 포함한다. 상기 열전도 물질층(410)은 방열판(420)과 상기 제4 반도체 칩(100D) 사이에 배치될 수 있으며, 제4 반도체 칩(100D)의 상면을 덮을 수 있다. 열전도 물질층(410)은 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에서 발생된 열이 방열판(320)으로 원활하게 방출되는 것을 도울 수 있다. 열전도 물질층(410)은 방열 계면 물질(thermal interface material, TIM)로 이루어질 수 있다. 예를 들어, 열전도 물질층(410)은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 상기 열전도 물질층(410)은 예를 들면, 에폭시 수지를 포함할 수 있다. 상기 열전도 물질층(410)의 구체적인 예로는, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상 변화 겔(phase change gel), 상 변화 물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)이 있을 수 있다.
방열판(420)은 열전도 물질층(410) 상에 배치될 수 있다. 상기 방열판(420)은 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
제4 반도체 칩(100D)의 상면을 완전히 덮는 열전도 물질층(410)은 제4 반도체 칩(100D)과 열전도 물질층(410)의 접촉 면적을 증가시킬 수 있다. 이로써, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)에서 발생된 열은 보다 효율적으로 방열판(420)으로 전달될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이며, 도 6은 도 5의 "B" 부분을 확대하여 나타내는 단면도이다.
도 5를 참조하면, 본 실시예에 따른 반도체 패키지(300C)는, 반도체 칩과 동일한 사이즈의 베이스 구조체(200')를 포함하는 점과 메탈 본딩 구조체가 상이한 점을 제외하고, 도 1에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 1에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에 따른 반도체 패키지(300C)는 베이스 구조체(200')를 더 포함하며, 상기 베이스 구조체(200') 상에 앞선 실시예와 유사하게 수직 방향으로 적층된 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)을 포함할 수 있다. 상기 베이스 구조체(200')는 도 3에 도시된 베이스 구조체(200)와 다른 형태로서, 상기 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)과 유사하게, 반도체 기판(210), 반도체 소자층(220), 관통 전극(230), 제1 패드(252) 및 제2 패드(254)를 포함할 수 있다. 예를 들어, 반도체 소자층(220)은 로직 소자를 포함할 수 있다. 상기 베이스 구조체(200')는 상기 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)과 실질적으로 동일한 사이즈를 가질 수 있다.
본 실시예에 채용된 본딩 구조체는 앞선 실시예와 유사하게, 절연층 간의 본딩(DB2)을 가질 수 있다. 구체적으로, 베이스 구조체(200')의 베이스 절연층(262)과 제1 반도체 칩(100A)의 하부 절연층(162)은 서로 직접 접합되고, 인접한 반도체 칩들의 상부 및 하부 절연층(164',162) 각각도 서로 직접 접합될 수 있다.
반면에, 본 실시예에 도입된 메탈 본딩(DB1)은 앞선 실시예와 달리, 본딩 패드 없이 관통 전극(130)이 인접한 반도체 칩들의 연결 패드(152)에 직접 접합됨으로써 구현될 수 있다. 구체적으로, 도 6에 도시된 바와 같이, 관통 전극(130)은 상부 절연층(164')을 관통할 수 있다. 일부 실시예에서, 상기 관통 전극(130)은 상부 절연층(164')의 상면과 실질적으로 평탄한 상면을 가질 수 있다. 본 실시예에서는, 별도의 본딩 패드 없이 관통 전극(130)은 그 상부에 위치한 반도체 칩(예, 제2 반도체 칩(100B))의 연결 패드(152)와 메탈 본딩(DB1)될 수 있다. 이와 유사하게, 베이스 구조체(200)의 관통 전극(130)과 제1 반도체 칩(100A)의 연결 패드(152) 그리고 인접한 반도체 칩들의 관통 전극(130)과 인접한 연결 패드(152)는 서로 메탈 본딩될 수 있다.
일부 실시예에서, 상기 관통 전극(130)의 상면 면적이 작아 충분한 강도로 본딩되지 않더라도, 전기적인 연결이 이루어질 수 있으며, 제1 및 제2 반도체 칩(100A,100B)의 본딩은 상부 절연층(164)과 하부 절연층(162)의 직접 접합에 의해 충분히 보장될 수 있다.
도 7a 내지 도 7h는 예시적인 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요 공정을 나타내는 단면도들이다.
도 7a를 참조하면, 베이스 구조체(200)를 위한 반도체 웨이퍼(W)를 준비한다.
설명의 편의를 위해서, 상기 반도체 웨이퍼(W)는 3개의 베이스 구조체(200)를 포함하는 것으로 예시되어 있다. 각 베이스 구조체(200)는 제1 패드(252), 제2 패드(254)(또는 "베이스 패드"라고도 함)을 포함할 수 있다. 베이스 구조체(200)의 내부에는 제1 패드(252) 및 상기 제2 패드(254)를 전기적으로 연결하는 관통 비아(미도시) 또는 배선 패턴이 형성될 수 있다. 베이스 구조체(200)의 제1 패드(252)에는 솔더 볼과 같은 연결 범프(270)가 형성될 수 있다. 본 실시예에서는, 베이스 구조체(200)는 인터포저로 예시되어 있으나, 이와 달리, 베이스 구조체(200)는 각각 로직 칩 또는 메모리 칩이 구현된 형태일 수 있다.
도시된 바와 같이, 연결 범프(270)가 형성된 반도체 웨이퍼(W)는 캐리어 기판(500)에 부착된다. 캐리어 기판(500)은 지지 기판(510) 및 접착 물질층(520)으로 이루어질 수 있다. 반도체 웨이퍼(W)는 연결 범프(270)가 캐리어 기판(500)을 향하도록 캐리어 기판(500)에 부착될 수 있다. 연결 범프(270)는 접착 물질층(520)에 의하여 감싸질 수 있다. 반도체 웨이퍼(W)의 하면 중 연결 범프(270)가 형성되지 않은 부분은 접착 물질층(520)과 접합되어 후속 공정 동안에 안정적으로 지지될 수 있다.
이어, 도 7b를 참조하면, 복수의 제1 반도체 칩(100A) 각각을 베이스 구조체(200)에 스택/본딩할 수 있다.
본 공정에 사용되는 복수의 제1 반도체 칩(100A)은 그라인딩 공정이 적용되지 않은 채로 개별화(singulation)된 상태일 수 있다. 본 공정은 각 제1 반도체 칩(100A)의 연결 패드(152)가 베이스 구조체(200)의 베이스 패드(254)에 대응되어 위치하도록 얼라인(align)한 후에 일정한 온도(예, 약 400℃ 이하)에서 열압착 공정에 의해 수행될 수 있다.
이러한 열 압착 공정을 통해서 상기 복수의 제1 반도체 칩(100A)과 베이스 구조체(200)의 하이브리드-본딩이 형성될 수 있다. 구체적으로, 복수의 제1 반도체 칩(100A)의 연결 패드(152)는 각각 베이스 구조체(200)의 베이스 패드(254)에 직접 접합(direct-bonding)되고, 복수의 제1 반도체 칩(100A)의 하부 절연층(162)은 베이스 구조체(200)의 베이스 절연층(264)에 직접 접합될 수 있다.
복수의 제1 반도체 칩(100A)은 상대적으로 큰 두께(즉, 그라인딩 공정 전의 상태)를 가지므로, 일련의 얼라인 및 열압착 공정에서 더욱 원활히 취급될 수 있는 장점이 있다.
다음으로, 도 7c를 참조하면, 복수의 제1 반도체 칩(100A) 사이의 베이스 구조체(200) 상에 수지부(190A)를 형성할 수 있다.
본 공정에서 형성되는 수지부(190A)는 후속되는 그라인딩 공정에서 복수의 제1 반도체 칩(100A)을 지지하기 위해서 채용될 수 있다. 수지부(190A)는 본딩된 제1 반도체 칩(170)을 둘러싸도록 형성될 수 있으며, 연장된 베이스 절연층(264) 상에 형성될 수 있다. 이러한 수지부(190A)의 형성공정은 이에 한정되지 않으나, 경화성 액상 수지를 이용한 디스펜싱 또는 스핀 코팅 공정으로 수행할 수 있다.
일부 실시예(도 9a 내지 도 9d 참조)에서는, 하이브리드 본딩에 의해 제1 반도체 칩들(100A)은 견고하게 지지될 수 있는 경우에는, 본 수지부(190A) 형성공정은 생략할 수 있다. 수지부(190A)를 구성하는 물질은 적절히 선택하여 최종 구조에서 몰딩 부재(도 8의 190)로 사용될 수 있다.
이어, 도 7d를 참조하면, 복수의 제1 반도체 칩(100A)의 일부를 제거하여 관통 전극(130)을 노출시킬 수 있다.
복수의 제1 반도체 칩(100A)의 일부분을 제거함으로써 관통 전극(130)의 상단(130T)은 제1 반도체 칩(100A)의 노출면, 즉 반도체 기판(110)의 상면으로부터 돌출될 수 있다. 본 공정을 통해서 제1 반도체 칩(100A)의 두께를 원하는 두께로 감소시킬 수 있다. 이러한 부분 제거공정은 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정과 같은 그라인딩 공정, 에치백(etch-back) 공정 또는 이들의 조합이 이용될 수 있다. 예를 들어, 그라인딩 공정을 수행하여 제1 반도체 칩(100A)의 두께를 감소시키고, 적절한 조건의 에치백을 적용하여 관통 비아(130)를 충분히 노출시킬 수 있다. 본 공정에 의해 수지부(190A)도 제1 반도체 칩(100A)의 상면과 실질적으로 평탄화된 상면을 가질 수 있다. 물론, 수지부(190A)의 형성 높이나 제1 반도체 칩(100A)의 제거 두께에 따라, 상기 수지부(190A)는 평탄한 상면을 갖지 않을 수 있다.
이와 같이, 제1 반도체 칩(100A)의 두께를 조절(즉, 감소)하는 공정이 베이스 구조체(200)에 하이브리드-본딩된 상태에서 수행되므로, 베이스 구조체(200)에 스택하기 전에 제1 반도체 칩(100)을 웨이퍼 레벨에서 두께를 감소시키기 위한 별도의 그라인딩 공정을 수행하지 않을 수 있다. 따라서, 웨이퍼 레벨에서 그라인딩하기 위한 캐리어 기판이 사용되지 않을 수 있으며, 상기 캐리어 기판과의 접합 등의 공정도 생략하여 전체적인 공정을 간소화시킬 수 있다.
다음으로, 도 7e을 참조하면, 관통 전극(130)의 노출된 상단(130T)을 덮도록 상기 제1 반도체 칩(100A) 상에 제1 상부 절연층(164a)을 형성할 수 있다.
상기 제1 상부 절연층(164a)은 패시베이션층으로 사용될 수 있다. 예를 들어, 제1 상부 절연층(164a)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 본 공정에서 형성되는 제1 상부 절연층(164a)은 수지부(190A)의 상면에도 연장될 수 있다.
이어, 도 7f을 참조하면, 상기 관통 전극(130)이 노출되도록 제1 상부 절연층(164a)을 그라인딩할 수 있다.
제1 상부 절연층(164a)이 부분적으로 제거되어 관통 전극(130)이 충분히 노출되도록 소정의 라인(GL)까지 그라인딩 공정을 수행할 수 있다. 본 그라인딩 공정을 통해서 제1 상부 절연층(164a)은 관통 전극(130)의 상면과 실질적으로 평탄한 상면을 가질 수 있다. 또한, 관통 전극(130)의 상단(130T)의 손상된 부분도 제거될 수 있다. 일부 실시예(도 5 참조)에서는, 본 공정 후에 본딩 패드 형성공정(도 7g) 없이 추가적인 반도체 칩(예, 제2 반도체 칩)을 스택/본딩할 수 있다. 이 경우에, 제1 상부 절연층(164a)은 직접 접합될 제2 반도체 칩(100B)의 하부 절연층(162)과 동일한 물질(예, 실리콘 산화물)로 형성될 수 있다.
다음으로, 도 7g를 참조하면, 제1 상부 절연층(164a) 상에 제2 상부 절연층(164b)과 본딩 패드(154)를 형성할 수 있다.
예를 들어, 제1 상부 절연층(164a) 상에 제2 상부 절연층(164b)을 형성한 후에, 상기 제2 상부 절연층(164b) 상에 관통 비아(130)가 노출되도록 개구를 형성하고, 도금 공정 및/또는 다마신 공정을 이용하여 본딩 패드(154)를 형성할 수 있다. 상기 본딩 패드(154)는 관통 비아(130)에 연결될 수 있다. 또한, 상기 본딩 패드(154)는 제2 상부 절연층(164b)의 상면과 실질적으로 평탄한 상면을 가질 수 있다. 상기 제1 및 제2 상부 절연층(164a,164b)은 동일한 물질로 형성될 수 있으나, 이에 한정되지 않고 다른 물질로 형성될 수도 있다. 예를 들어, 제2 상부 절연층(164b)은 실리콘 산화물을 포함할 수 있다.
본 명세서에서 제1 및 제2 상부 절연층(164a,164b)을 통칭하여 상부 절연층(164)이라 할 수 있다. 상부 절연층(164)은 제1 반도체 칩(100A)의 상면에 위치할 뿐만 아니라, 수지부(190A)의 상면까지 연장될 수 있다. 수지부(190A) 상에 위치한 부분은 패시베이션층으로 사용되는 다른 부분과 구별되며, 본 명세서에서는 더미 절연층(164D)이라 할 수 있다.
이어, 도 7h를 참조하면, 도 7b 내지 도 7g의 공정을 전체 또는 부분적으로 반복하여 제2 내지 제4 반도체 칩(100B,100C,100D)을 순차적으로 스택/본딩할 수 있다.
관통 비아(130)를 갖는 제2 및 제3 반도체 칩(100B,100C)의 스택/본딩공정은 전체적으로 도 7b 내지 도 7g의 공정을 반복하여 수행될 수 있다. 본 실시예에서는, 이러한 반복 수행 과정에서, 수지부(190A) 및 더미 절연층(160D)과 유사하게, 제2 및 제3 반도체 칩(100B,100C)과 대응되는 레벨에 각각 위치한 수지부(190B,190C) 및 더미 절연층(160D)이 추가적으로 적층될 수 있다.
이와 달리, 관통 비아를 구비하지 않은 제4 반도체 칩(100D)의 경우에는, 일부 공정만 반복하여 수행될 수 있다. 제4 반도체 칩(100D)은 상부에 배치되는 반도체 칩이 없으므로 추가적인 본딩 패드 형성공정이 요구되지 않으므로, 그라인딩 전의 제4 반도체 칩(100D)을 스택 및 본딩(도 7b 참조)과 지지용 수지부(190D)를 이용하는 그라인딩 공정(도 7c 및 도 7d 참조)만 수행될 수 있다. 앞선 공정과 유사하게 수지부(190D)가 잔류할 수 있으나, 본딩 패드 공정이 수행되지 않으므로, 그 상면에 더미 절연층은 형성되지 않는다. 일부 실시예에서, 제4 반도체 칩(100D)의 그라인딩 공정은 다른 반도체 칩보다 덜 적용되어 그 최종 두께는 다른 반도체 칩보다 더 클 수 있다.
도 8은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 8에 도시된 반도체 패키지(300D)는 도 7h의 결과물을 절단하여 얻어진 반도체 패키지일 수 있다.
도 8을 참조하면, 본 실시예에 따른 반도체 패키지(300D)는, 다른 형태의 몰딩 부재(190)를 포함하고 방열판을 구비하지 않은 점을 제외하고, 도 3 및 도 4에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 3 및 도 4에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에서, 상기 베이스 구조체(200) 상에는 제1 내지 제4 반도체 칩(100A,100B,100C,100D)이 순차적으로 적층되며, 각각 상술된 하이브리드 본딩에 의해 접합될 수 있다. 상기 베이스 구조체(200)는 동일한 사이즈를 갖는 제1 내지 제4 반도체 칩(100A,100B,100C,100D)의 면적보다 큰 면적을 갖는다.
본 실시예에 채용된 몰딩 부재(190)는 앞선 실시예와 달리, 상기 제1 내지 제4 반도체 칩(100A,100B,100C,100D) 주위의 상기 베이스 절연층(264) 상에 적층된 복수의 수지부(190A,190B,190C,190D)와 상기 복수의 수지부(190A,190B,190C,190D) 상면에 각각 배치된 복수의 더미 절연층(160D)을 포함한다.
상기 복수의 수지부(190A,190B,190C,190D)는 각각 상기 제1 내지 제4 반도체 칩(100A,100B,100C,100D)의 상면과 실질적으로 평탄한 공면인 상면을 가질 수 있다. 또한, 상기 복수의 더미 절연층(160D)은 제1 내지 제3 반도체 칩(100A,100B,100C)의 상부 절연층(164), 즉 제2 본딩 절연층으로부터 연장되는 절연층일 수 있다. 본 실시예에서, 상기 복수의 더미 절연층(160D)은 제1 및 제2 상부 절연층(164a,164b) 각각과 동일한 물질층들을 포함할 수 있다.
도 9a 내지 도 9d는 예시적인 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 주요 공정을 나타내는 단면도들이다.
도 9a에 도시된 공정은, 도 7b에 도시된 제1 반도체 칩의 스택/본딩 공정 후에 도 7c에 도시된 수지부 형성 공정을 도입하지 않고, 도 7d 및 도 7e의 공정과 유사하게 그라인딩 공정과 상부 절연층을 형성한 단계로 이해할 수 있다. 앞서 설명한 바와 같이, 하이브리드 본딩에 의해 제1 반도체 칩들(100A)이 베이스 구조체(200) 상에 견고하게 지지될 수 있으므로, 수지부 형성을 생략하고 제1 반도체 칩들의 그라인딩 공정을 수행하고, 노출된 관통 비아를 덮도록 그라인딩된 제1 반도체 칩들의 상면에 상부 절연층을 형성할 수 있다.
상부 절연층(164')은 상기 제1 반도체 칩들의 사이의 영역에도 형성될 수 있다. 본 실시예에서는, 상부 절연층은 상기 제1 반도체 칩 주위의 베이스 절연층까지 연장될 수 있다. 일부 실시예에서, 상부 절연층은 상기 제1 반도체 칩의 측면에도 형성될 수 있다. 본 명세서에서는, 상부 절연층을 형성하는 과정에서 상기 제1 반도체 칩 주위에 형성된 부분을 더미 절연층이라 한다.
이어, 도 9b를 참조하면, 상기 관통 전극(130)이 다시 노출되도록 상부 절연층(164')을 그라인딩할 수 있다.
본 그라인딩 공정을 통해서 상부 절연층(164')은 관통 전극(130)의 상면과 실질적으로 평탄한 상면을 가질 수 있다. 추가적으로, 관통 전극(130)의 상단(130T)의 손상된 부분도 제거될 수 있다. 상부 절연층(164')은 직접 접합될 제2 반도체 칩(100B)의 하부 절연층(162)과 동일한 물질(예, 실리콘 산화물)로 형성될 수 있다.
다음으로, 도 9c를 참조하면, 제1 반도체 칩(100A) 상에 그라인딩되지 않은 제2 반도체 칩(100B)을 스택/본딩하고, 일련의 그라인딩 공정과 함께 도 9a 및 도 9b에 도시된 공정을 전체 또는 부분적으로 반복 수행하여 제3 및 제4 반도체 칩(100C,100D)을 스택/본딩할 수 있다.
본 실시예에 따른 스택/본딩 공정은 제2 반도체 칩(100B)의 연결 패드(152)가 제1 반도체 칩(100A)의 관통 전극(130)에 대응되어 위치하도록 얼라인한 후에 열압착 공정을 적용함으로써 수행될 수 있다. 이러한 열 압착 공정을 통해서 상기 제1 및 제2 반도체 칩(100A,100B)의 하이브리드-본딩이 형성될 수 있다. 구체적으로, 복수의 제2 반도체 칩(100B)의 연결 패드(152)는 각각 각각의 제1 반도체 칩(100A)의 관통 전극(130)에 직접 접합되고, 복수의 제2 반도체 칩(100B)의 하부 절연층(162)은 각각의 제2 반도체 칩(100B)의 상부 절연층(164)에 직접 접합될 수 있다. 제3 및 제4 반도체 칩(100C,100D)도 제1 및 제2 반도체 칩(100A,100B)의 하이브리드 본딩과 유사한 공정을 통해서 제2 및 제3 반도체 칩(100B,100C) 상에 본딩될 수 있다.
이 과정에서, 스택된 제1 내지 제4 반도체 칩(100A,100B,100C,100D) 주위의 상기 베이스 절연층(264) 상에 복수의 더미 절연층(160D)이 적층될 수 있다. 상기 복수의 더미 절연층(160D)은 각각 상기 제1 내지 제3 반도체 칩(100A,100B,100C)의 상부 절연층(164), 즉 제2 본딩 절연층과 대응되도록 형성될 수 있다. 따라서, 베이스 절연층(264) 상에 형성된 더미 절연층(164D)은 3개의 층일 수 있다. 더미 절연층(164D)은 상부 절연층(164)과 함께 형성되므로(즉, 상부 절연층(164)의 일부이므로), 각 상부 절연층(164)과 동일한 절연 물질을 포함할 수 있다.
이어, 도 9d를 참조하면, 스택된 제1 내지 제4 반도체 칩들(100A,100B,100C,100D) 사이의 공간이 충전되도록 몰딩 부재(180)를 형성할 수 있다.
본 실시예에서, 몰딩 부재(180)는 더미 절연층(160D)의 스택 상에 배치되며, 제1 내지 제4 반도체 칩들(100A,100B,100C,100D)의 측면들을 둘러쌀 수 있다. 몰딩 부재(180)는 제4 반도체 칩(100D)의 상면도 덮을 수 있다. 예를 들어, 몰딩 부재(180)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC) 등을 포함할 수 있다.
도 10은 예시적인 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 10에 도시된 반도체 패키지(300E)는 도 9d의 결과물을 절단하여 얻어진 반도체 패키지일 수 있다.
도 10을 참조하면, 본 실시예에 따른 반도체 패키지(300E)는, 다른 형태의 몰딩 부재(180)를 포함하고 메탈 본딩이 상이한 점을 제외하고, 도 8에 도시된 실시예와 유사한 구조로 이해할 수 있다. 따라서, 도 8에 도시된 실시예의 설명은 특별히 반대되는 설명이 없는 한, 본 실시예에 대한 설명에 결합될 수 있다.
본 실시예에서, 상기 베이스 구조체(200) 상에는 제1 내지 제4 반도체 칩(100A,100B,100C,100D)이 순차적으로 적층되며, 각각 상술된 하이브리드 본딩에 의해 접합될 수 있다. 다만, 본 실시예에 채용된 메탈 본딩은 앞선 실시예와 달리, 본딩 패드 없이 관통 전극(130)이 인접한 반도체 칩들의 연결 패드(152)에 직접 접합된 형태를 가질 수 있다. 이와 관련하여는 도 5 및 도 6에 도시된 실시예를 참조하여 설명될 수 있다.
상기 베이스 구조체(200)는 동일한 사이즈를 갖는 제1 내지 제4 반도체 칩(100A,100B,100C,100D)의 면적보다 큰 면적을 갖는다. 본 실시예에 따른 제조공정에서는 앞서 설명한 바와 같이(도 9a 참조) 그라인딩 공정시에 수지부를 채용하지 않으므로, 상기 제1 내지 제4 반도체 칩(100A,100B,100C,100D) 주위의 상기 베이스 절연층(264) 상에 복수의 더미 절연층(160D)만이 적층되며, 그 위의 공간에 몰딩 부재(180)가 형성된다. 상기 복수의 더미 절연층(160D)은 제1 내지 제3 반도체 칩(100A,100B,100C)의 상부 절연층(164), 즉 제2 본딩 절연층으로부터 연장되는 절연층일 수 있다. 상기 복수의 더미 절연층(160D)은 상부 절연층(164)과 동일한 물질층들을 포함할 수 있다.
도 7a 내지 도 7i와 도 9a 내지 도 9d를 참조하여, 도 8 및 도 10에 도시된 반도체 패키지(300D,300E)의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서, 상술한 바로부터 다양한 변형 및 변경을 가하여 다른 형태의 반도체 패키지(300A,300B,300C)을 제조할 수 있음은 당업자에게 자명할 것이다.
예를 들어, 도 3에 도시된 반도체 패키지(300B)는 도 7a 내지 도 7i에 설명된 공정을 참조하되, 더미 절연층과 수지부를 제거하거나 그라인딩 공정시에 수지부를 채용하지 않고 더미 절연층을 제거한 후에, 별도의 몰딩 부재와 방열판을 형성함으로써 제조될 수 있다.
도 11은 예시적인 실시예에 따른 반도체 패키지의 구성을 나타내는 블럭도이다.
도 11을 참조하면, 반도체 패키지(1000)는 마이크로 처리 유닛(1010), 메모리(1020), 인터페이스(1030), 그래픽 처리 유닛(1040), 기능 블록들(1050) 및 이를 연결하는 버스(1060)를 포함할 수 있다. 반도체 패키지(1000)는 마이크로 처리 유닛(1010) 및 그래픽 처리 유닛(1040)을 모두 포함할 수도 있고, 둘 중 하나만을 포함할 수도 있다.
상기 마이크로 처리 유닛(1010)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 상기 마이크로 처리 유닛(1010)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한, 멀티-코어의 각 코어는 동시에 활성화되거나, 서로 활성화되는 시점을 달리할 수 있다.
상기 메모리(1020)는 상기 마이크로 처리 유닛(1010)의 제어에 의해 상기 기능 블록들(1050)에서 처리한 결과 등을 저장할 수 있다. 상기 인터페이스(1030)는 외부의 장치들과 정보나 신호를 주고 받을 수 있다. 상기 그래픽 처리 유닛(1040)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 상기 그래픽 처리 유닛(1040)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다. 상기 기능 블록들(1050)은 다양한 기능들을 수행할 수 있다. 예를 들어, 상기 반도체 패키지(1000)가 모바일 장치에 사용되는 AP인 경우, 상기 기능 블록들(1050) 중 일부는 통신 기능을 수행할 수 있다. 여기서, 상기 반도체 패키지(1000)는 도 1, 도 3, 도 4, 도 8 및 도 10에서 설명된 반도체 패키지(300A,300B,300C,300D,300E)를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
300A,300B,300C,300D,300E: 반도체 패키지
100A,100B,100C,100D: 제1 내지 제4 반도체 칩
110: 반도체 기판
120: 반도체 소자층
130: 관통 전극
140: 배선 구조
152: 연결 패드
154: 본딩 패드
162: 하부 절연층 (또는 제1 본딩 절연층)
163,164: 상부 절연층 (또는 제2 본딩 절연층)
163',164': 더미 절연층
180: 몰딩 부재
190A: 수지부
200,300: 베이스 구조체
500: 인쇄 회로 기판

Claims (10)

  1. 제1 연결 패드(connection pad)와, 상기 제1 연결 패드에 연결된 제1 관통 전극을 갖는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 적층되고, 상기 제1 관통 전극에 전기적으로 연결된 제2 연결 패드와, 상기 제2 연결 패드에 연결된 제2 관통 전극을 갖는 적어도 하나의 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 배치된 본딩 구조체를 포함하며,
    상기 본딩 구조체는, 상기 제1 반도체 칩에 배치된 상부 절연층과, 상기 제2 반도체 칩에 배치되며 상기 상부 절연층에 직접 접합되는 하부 절연층을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 제1 관통 전극과 연결되어 상기 상부 절연층에 매립된 제1 본딩 패드를 포함하며,
    상기 제2 연결 패드는 상기 제1 본딩 패드에 직접 접합되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 관통 전극은 상기 상부 절연층의 상면에 연결된 부분을 가지며,
    상기 제2 연결 패드는 상기 제1 관통 전극의 연결된 부분에 직접 접합되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 적어도 하나의 제2 반도체 칩은 상기 제1 반도체 칩 상에 수직 방향으로 적층된 복수의 제2 반도체 칩들을 포함하고, 상기 복수의 제2 반도체 칩들 각각의 제2 관통 전극은 그 상면에 위치한 다른 제2 반도체 칩의 제2 연결 패드에 전기적으로 연결되며,
    상기 복수의 제2 반도체 칩들 사이에 배치된 추가적인 본딩 구조체를 더 포함하며, 상기 추가적인 본딩 구조체는, 상기 복수의 제2 반도체 칩들 중 인접한 제2 반도체 칩들의 마주하는 면들에 각각 배치되어 서로 직접 접합되는 상부 및 하부 절연층을 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 반도체 칩은 그 하면에 배치된 하부 절연층을 가지며,
    상기 제1 반도체 칩이 배치되며, 상기 제1 반도체 칩의 제1 연결 패드 및 하부 절연층에 각각 접하는 베이스 패드와 베이스 절연층을 갖는 베이스 구조체를 더 포함하고,
    상기 베이스 구조체는 상기 제1 및 제2 반도체 칩의 면적보다 큰 면적을 갖는 반도체 패키지.
  6. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제1 면에 배치된 연결 단자와, 상기 제2 면에 배치된 베이스 패드와 베이스 절연층을 갖는 베이스 구조체;
    상기 베이스 구조체의 제2 면 상에 수직 방향으로 적층되며, 각각 연결 패드와 상기 연결 패드에 전기적으로 연결된 관통 전극을 갖는 복수의 반도체 칩들 - 상기 복수의 반도체 칩들 중 상기 베이스 구조체와 인접한 반도체 칩의 연결 패드는 상기 베이스 패드에 직접 접합되고, 상기 관통 전극은 그 상부에 위치한 다른 반도체 칩의 연결 패드에 연결됨 - ;
    상기 베이스 절연층과, 상기 베이스 구조체와 인접한 반도체 칩의 하면에 배치되며 상기 베이스 절연층과 직접 접합되는 하부 절연층을 갖는 제1 본딩 구조체; 및
    상기 복수의 반도체 칩들 사이에 배치된 제2 본딩 구조체를 포함하는 반도체 패키지
  7. 제6항에 있어서,
    상기 제2 본딩 구조체는 상기 복수의 반도체 칩들 중 인접한 반도체 칩들의 마주하는 하면 및 상면에 각각 배치되어 직접 접합되는 제1 및 제2 본딩 절연층을 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 베이스 구조체는 상기 복수의 반도체 칩의 면적보다 큰 면적을 가지며,
    상기 복수의 반도체 칩 주위의 상기 베이스 절연층 상에 적층되며, 각각 상기 복수의 반도체 칩 각각의 제2 본딩 절연층과 동일한 물질을 갖는 복수의 더미 절연층을 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 복수의 반도체 칩 주위의 상기 베이스 절연층 상에 적층된 복수의 수지부를 더 포함하며, 상기 복수의 더미 절연층은 각각 상기 복수의 수지부 사이에 배치되는 반도체 패키지.
  10. 제9항에 있어서,
    상기 복수의 수지부는 각각 상기 복수의 반도체 칩의 상면과 실질적으로 평탄한 공면인 상면을 가지며, 상기 복수의 더미 절연층은 상기 복수의 반도체 칩의 제2 본딩 절연층으로부터 연장되는 반도체 패키지.
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