KR20200045560A - 디바이스 형태를 제어하는 것에 의한 mtj 디바이스 성능 향상 - Google Patents

Abstract

MTJ(Magnetic Tunnel Junction) 디바이스와 같은 계층화된 박막 디바이스는 대칭적으로 굴곡진 전극 위에 자신의 연속적인 층들을 순차적으로 형성함으로써 형태가 커스토마이징될 수 있다. 전극을 오목하거나 볼록한 표면을 갖도록 초기에 성형함으로써, 순차적으로 형성되는 층들이 그 형태를 따르고 그 형태를 획득하며 다양한 결정 결함들을 유발하는 응력들이 대칭축으로부터 멀리 이주하도록 하고, 상대적으로 결함이 없는 대칭축을 바로 둘러싸는 영역을 남긴다. 결과적인 스택은 이어서, 상대적으로 결함이 없는 영역만을 남기도록 패터닝될 수 있다.

Description

디바이스 형태를 제어하는 것에 의한 MTJ 디바이스 성능 향상

본 개시는 일반적으로 자기 메모리 디바이스들, 구체적으로 디바이스의 성능에 대한 디바이스의 형태의 효과에 관한 것이다.

자기 메모리 디바이스의 구조물의 결정질 특성(crystalline property), 구체적으로 MTJ(magnetic tunneling junction, 자기 터널링 접합) 디바이스의 강자성/MgO 터널링 배리어 계면의 결정질 특성이 디바이스 성능에 매우 중요한 역할을 한다. 특히, 구조물 내의 스트레인(strain)이 아래에서 논의될 이유들로, 디바이스의 특성들을 상당히 변화시킬 수 있다.

자기 메모리 디바이스들은, 일반적으로 기준층 및 자유층으로 지칭되는 2개의 강자성층들이 배리어층으로 불리우는 얇은, 비자기 유전체층에 의해 분리된 층들의 스택을 포함한다. 고전 물리학 체제에서, 하나의 강자성층으로부터 다른 강자성층으로 가는 전자들의 전류는 비전도성인 배리어층을 통과할 수 없을 것이지만, 양자 역학에 따르면, 터널링 전자들의 스핀과 배리어의 양측 상의 2개의 강자성층들의 자화 방향들과 관련하여 올바른 조건들이 존재하면 전자들이 배리어층을 통해 “터널링”할 수 있다. 전자들이 성공적으로 터널링하는데 필요한 조건들은 또한 배리어층과 강자성층들 사이의 계면들의 품질에 의존한다. 계면들에서의 미비점(imperfection)들은, 적절한 자화 조건들이 충족될 때 전자들이 성공적으로 터널링하는 능력을 측정하는 높은 TMR(Tunneling Magneto Resistance, 터널링 자기 저항) 값들을 달성하는 것을 어렵게 한다. 그러한 미비점들은 강자성층들과 비자기 배리어층 사이의 격자 불일치(lattice mismatch)들 및 재료들의 결정 성장 동안 발생하는 결함들로부터 기인한다. 이러한 바람직하지 않은 품질들은 스트레인과 연관되며, 스트레인은 결국, 예를 들어 Li Ming Long 외에 의한 “Strain-enhanced tunneling magnetoresistance in MgO magnetic tunnel junctions”, Scientific Reports 4, Article number 6505 (2014) 및 또한 Chinese Physics B, Volume 24, Number 7-077501 (2015)에서의 Zhang Hao 외에 의한 "Tuning the magnetic anisotropy of CoFeB grown on flexible substrates”에 문서화된 바와 같이 TMR 값들에서의 감소를 유발한다

결정질층의 형태가 층들 내의 응력(stress)들 및 스트레인들에 영향을 미치고, 이는 결국 그 층 내의 결함들의 성장에 영향을 미친다는 사실을 고려하면, 층 형태를 제어하는 것은 MTJ 막 스택에서의 응력들의 대응하는 제어 및 심지어 의도적인 조작을 가능하게 해야 한다. 따라서, 그러한 형태 제어 프로세스는 디바이스 성능에서의 향상들, 예를 들어 디바이스의 TMR 및 보자력(coercivity)을 향상시키는 것을 가능하게 해야 한다. 더 구체적으로, 새로운 형태의 디바이스는, 적절히 설계되거나 생산되면, 계면 결함 농도를 감소시키고 계면 격자 에피택시를 향상시킬 것으로 예상될 수 있으며, 이 모두는 디바이스 성능을 향상시킬 것이다.

형태 제어에 의해 디바이스 성능에 영향을 미치려는 시도들은 종래 기술, 예를 들어 Ahn 외(US 7,998,758) 및 Kim 외(US 9,305,928)에 공지되어 있다. 그러나 이러한 시도들은 본원에서 설명될 것과 동일한 방법들을 사용하지 않거나 동일한 효과들을 생성하지 않는다.

본 개시의 제 1 목적은 계층화된 MTJ 디바이스의 성능을, MTJ 디바이스의 형태를 제어함으로써 향상시키는 방법을 제공하는 것이다.

본 개시의 제 2 목적은 계면 결함 농도들 및 격자 불일치들을 감소시키고 격자 에피택시를 향상시켜 TMR에서의 측정가능 향상을 생성하는 그러한 방법을 제공하는 것이다.

본 개시의 제 3 목적은 계층화된 디바이스의 형태를, 계층화된 디바이스의 제조 동안 제어하고 조작하여 사실상 계층화된 디바이스의 형태를 커스터마이징하는 것을 가능하게 하는 그러한 방법을 제공하는 것이다.

본 개시의 제 4 목적은 TMJ 계층화된 막 스택 또는 유사한 디바이스 구조물에서의 응력들을, MTJ 계층화된 막 스택 또는 유사한 디바이스 구조물의 형태를 제어함으로써 제어하여 이에 의해 응력들이 결정 결함들을 후속하여 제거될 수 있는 구조물의 영역들을 향해 이주(migrate)시키도록 하는 것이다.

이러한 목적들은 패터닝되고, 계층화된 MTJ 디바이스의 설계 및 제조를 통해 달성될 것이며, 제조 동안 스택 내의 베이컨시(vacancy)들, 핀홀(pinhole)들 및 전위(dislocation)들과 같은 결정 결함들이 후속하여 제거될 수 있는 바람직하지 않은 취약한 영역(weak zone)으로 이동되는 그러한 방식으로 MTJ 디바이스의 형태가 제어된다. 디바이스의 상대적으로 결함이 없는 나머지 부분이 더 높은 보자력 및 향상된 TMR 값들을 가질 것이다. 새로운 디바이스 형태는 따라서, 계면 결함 농도를 감소시키고 계면 격자 에피택시를 향상시키고, 두 결과들은 예를 들어 향상된 TMR 값들에 의해 측정되는 디바이스 성능의 향상으로 이끈다.

도 1은 종래 기술 MTJ 디바이스의 개략적인 예시이다.
도 2는 본 개시의 방법에 따른 도 1 내의 디바이스에 대한 돔 형태 하부 전극(dome-shaped bottom electrode)을 개략적으로 도시한다.
도 3은 스택이 도 2의 돔 형태 전극 위에 형성될 때의 계층화된 MTJ 스택의 형성에 대한 효과들을 개략적으로 도시한다.
도 4는 도 3의 스택을 패터닝한 효과들을 도시하는 개략도이고, 여기서 돔 형태 전극 위의 형성으로부터 기인하는 결함들을 포함하는 스택의 측방으로 배치된 영역들이 제거된다.
도 5는 돔 형태 전극과 같이 볼록한 것이 아닌 오목한 대안적인 전극의 개략도이다.
도 6은 도 3의 개략도와 유사한 개략도이지만, 이제는 도 5의 오목한 전극 위에 MTJ 스택을 형성한 효과들을 도시한다.
도 7은 도 6의 스택을 패터닝한 효과들을 도시하는 개략도이고, 여기서 오목한 전극 위의 형성으로부터 기인하는 결함들을 포함하는 스택의 측방으로 배치된 영역들이 제거된다.

먼저 도 1을 참조하면, 랜덤 액세스 메모리(random access memory; RAM) 어레이에서 통상적으로 사용되는 것과 같은 표준 패터닝된 MTJ(자기 터널링 접합) 계층화된 디바이스가 도시되어 있다. 디바이스를 규정하기 위해 특정 기판이 필요하지는 않지만, 특정성을 위해 회로부(circuitry) 및 RAM 어레이 내의 디바이스들의 다양한 엘리먼트들에 액세스하기 위한 전도성 비아들을 이미 포함할 수 있는 CMOS 기판과 같은 기능성 기판 상에 디바이스가 형성되는 것을 고려할 것이다.

디바이스는 그 위에 디바이스를 형성할 CMOS 기판(10)을 먼저 제공함으로써 형성된다. CMOS 기판 상에 블랭킷 하부 전극(bottom electrode; BE)(20)이 퇴적되어 이 기판 내의 비아들과 적절히 접촉한다. 이어서 MTJ 스택을 포함할 일련의 수평층들이 하부 전극(20)의 상부에 잇달아 퇴적된다. 이 층들은 시드층(30), 고정 자기층(40), 터널 배리어층(50), 자유 자기층(60) 및 캡핑층(70)을 포함한다. 캡핑층 상에 하드 마스크(80)가 퇴적된다. 이어서 하드 마스크가 표준 포토리소그래픽 프로세스(도시 생략)에 의해 패터닝되고 이어서 패터닝된 하드 마스크를 가이드로서 사용하여 막 스택이 패터닝된다. 하부 전극이 또한 패터닝된 것으로서 도시되고 유전체 충전 재료(90)에 의해 측방으로 둘러싸인 점을 유념한다.

도 1에 도시되고 위에서 상세히 설명된 일반적인 종래 기술 MTJ의 형성을 이끄는 프로세스 단계들이 아래의 표 1의 흐름도에 요약될 수 있다.

도 1의 프로세스 흐름도

이제 도 2 내지 도 4를 참조하여 예시된 본 개시의 방법을 설명할 것이다. 처음에 방법이 MTJ 디바이스를 참조하여 설명될 것이지만, 성장됨에 따라 다양한 유형들의 결함들을 축적할 것으로 예상될 수 있는 임의의 계층화된, 결정질 구조물에 이 방법이 적용가능하다는 점을 특기한다.

위에서 도 1 내의 프로세스 흐름도에 의해 설명된 종래 기술 방법과 마찬가지로, 본 개시의 방법은 또한 (다른 기판들이 또한 가능하지만) CMOS 기판(10)으로 시작하고, 이 기판 상에 전도성 재료로 형성된 하부 전극층(20)이 퇴적된다. 그러나, 본 방법은 도 2에 도시된 바와 같이 “돔”(즉, 대칭적인 볼록한) 형태(25)를 형성하기 위해 전극을 패터닝하고 에칭함으로써 위의 종래 기술 방법으로부터 벗어난다. “돔” 또는 볼록한 형태가 본원에서 축방향으로(axially)(수평 축을 중심으로) 대칭이므로 실린더(또는 볼록한 형태가 반원형 단면을 가지면 반원형 실린더)인 것이 더 정확하다는 점을 유념한다.

전극이 볼록하고, 실린더형 형태를 갖는 표면으로 형성될 수 있거나, 또는 실제로 전극이 아래에서 논의될 오목한 형태와 같은 볼록한 형태 이외의 다양한 표면 형태들로 형성될 수 있는 몇몇 방법들이 있다. 예를 들어, 고체 직사각형 프리즘을 생성하기 위해 전극 재료의 층에 초기 에칭이 수행될 수 있고 이어서 전극의 코너부들을 연속적으로 제거하여 전극의 코너부들에 라운드형 표면 형태를 부여하는 부분적 에칭(또는 일련의 부분 에칭들)이 수행될 수 있다. 대안적으로, 라운드형 표면 형태를 생성하기 위해 스퍼터 에칭이 수행될 수 있다. 오목한 표면을 형성하기 위해, 등방성 물리적 에칭이 수행될 수 있다.

다음으로 개략적인 도 3을 참조하면, 볼록한 실린더형 전극(25) 상에 먼저 퇴적된 시드층(35)이 있고, 고정층(45), 배리어층(55), 자유층(65), 캡핑층(75) 및 하드 마스크층(85)이 이어지는 순차적 퇴적 프로세스의 결과가 도시된다. 이 층들은 모두, 각각의 층 아래에 있는 성형된 층들을 순차적으로 따르는 각각의 층에 의해 전극의 형태를 따를 것이다. 명확성을 위해 위의 프로세스 단계들이 대략 50 A(옹스트롬) 내지 500 A 사이의 두께 범위를 갖는 Ta, Ru, W 또는 NiCr의 시드층, 대략 10 A 내지 100 A 사이의 두께 범위를 갖는 CoFeB로 형성된 고정층 및 자유층을 위한 강자성층들, 대략 5 A 내지 50 A 사이의 두께의 AlOx 또는 MgO의 터널링 배리어층 및 대략 10 A 내지 100 A 사이의 두께 범위를 갖는 Ta, W 또는 Mg의 캡핑층을 갖는 일반적인 MTJ 구조물에 적용될 수 있다는 점을 특기한다. 볼록한 전극은 대략 100 nm 내지 1000 nm 사이의 두께를 갖고 대략 50 nm 내지 500 nm 사이의 폭을 갖는다.

기저(underlying) 볼록한 형태로 인해, 연속적인 층들이 형성되고 그들의 결정질 구조물을 성장시킴에 따라, 핀홀들, 베이컨시들 및 전위들과 같은 결정 성장 메커니즘에 의해 생성되는 불가피한 결함들이 각각의 연속적으로 형성된 층의 볼록부의 상부로부터 멀리 이동(이주)할 것이고 전극의 기저 굴곡진 형태가 수평층이 되는 코너부들에 축적될 것이다. 이는 구조물의 “취약한” 영역[타원으로 둘러싸인 영역(90)을 보라]으로 불리운다.

볼록한 구조물의 피크의 양측에 작은 영역을 포함하는 스택의 영역이 상대적으로 결함이 없을 것이다. 볼록부의 경사[곡률(curvature)]를 제어함으로써, 막 스트레인(film strain)이 조작(manipulate)될 수 있고, 격자 불일치 및 계면 결함 농도가 볼록한 구조물의 피크의 양측에 대칭적으로 배치된 원하는 영역 내에서 감소될 수 있다. 상대적으로 결함이 없는 것으로 간주될 수 있는 볼록부의 폭이, 코너부들에 있는 취약한 영역들(90)을 제외하고 굴곡진 영역의 총 폭의 대부분을 커버할 수 있다는 점을 유념한다. 대부분의 경우들에서, 가장 높은 지점을 중심으로 한 볼록부의 폭의 절반 이상이 결함이 없는 것으로 간주될 수 있다. 예를 들어, 200 nm의 베이스 폭을 갖는 전극은 적어도 100 nm의 결함이 없는 디바이스 형태를 생성할 것이다.

개략적인 도 4에 도시된 실제로 실린더형 슬라이스(cylindrical slice)인 수직 스택을 생성하기 위해 볼록한 구조물이 패터닝된 후, 양측으로의 갭들(110)이 갭 충전 유전체 재료(도시 생략)로 충전되고 추가 프로세스 통합을 위한 준비로 마스크층을 제거하기 위해 스택의 상면들 및 그 주변 유전체가 평탄화되고 폴리싱된다. 아래의 표 2는 도 4 내의 구조물을 이끌고 위에서 논의된 단계들의 시퀀스를 간략히 설명하는 프로세스 흐름도임을 유념한다.

도 4의 프로세스 흐름도

다음으로 개략적인 도 5를 참조하면, 하부 전극(27)이 오목한 상면을 갖도록 성형되고 그 외에 축방향으로 대칭인 본 프로세스의 대안적인 실시예가 도시되어 있다.

다음으로 도 6을 참조하면, 이전에 설명된 볼록한 전극 위에 퇴적된 것과 동일한 방식으로 오목한 하부 전극(27) 위에 퇴적될 수 있는 MTJ의 막 스택(또는 임의의 계층화된 결정질 구조물)이 도시되어 있다. 도 6은, 오목한 전극(27) 상에 먼저 퇴적된 시드층(37)이 있고, 고정층(47), 배리어층(57), 자유층(67), 캡핑층(77) 및 하드 마스크층(87)이 이어지는 순차적 퇴적 프로세스의 결과를 개략적으로 도시한다. 이 층들은 모두, 각각의 층 아래에 있는 오목하게 성형된 층들을 순차적으로 따르는 각각의 층에 의해 전극의 오목한 형태를 따르려 할 것이다. 재료층들이 볼록한 구조물에 대해 위에서 설명된 것과 동일한 재료들 및 치수들로 형성될 수 있다는 점을 유념한다.

기저 오목한 형태로 인해, 연속적인 층들이 형성되고 그들의 결정질 구조물을 성장시킴에 따라, 핀홀들, 베이컨시들 및 전위들과 같은 결정 성장 메커니즘에 의해 생성되는 불가피한 결함들이 각각의 층의 오목부의 하부 지점으로부터 멀리 이동(이주)할 것이고 오목부가 기판(10)의 수평층과 불연속적으로 병합되는 상부 코너부들에 축적될 것이다. 최저 오목부의 양측에 작은 영역을 포함하는 스택의 영역이 상대적으로 결함이 없을 것이다. “취약한” 영역으로 불리우는 불연속부를 둘러싸는 이 영역은 타원형 영역(100)으로 에워싸여 도시된다. 이 취약한 영역에 결함들이 축적될 것이다. 전극(27)의 형태를 제어함으로써 순차적으로 퇴적된 층들 내의 막 스트레인이 조작될 수 있고, 격자 불일치 및 계면 결함 농도가 특정 영역에서 감소될 수 있다.

오목하게 성형된 구조물이 패터닝되어 개략적인 도 7에 도시된 오목부의 결함 없는 하부를 이제 포함하는 수직 스택을 생성한 후, 양측으로의 갭들(110)이 갭 충전 유전체 재료로 충전되고 추가 프로세스 통합(도시 생략)을 위한 준비로 스택의 상면들 및 그 주변 유전체가 평탄화되고 폴리싱된다.

아래의 표 3은 도 7을 이끌고 위에서 논의된 단계들의 시퀀스를 간략히 설명하는 프로세스 흐름도임을 유념한다.

도 7의 프로세스 흐름도

당업자에 의해 최종적으로 이해되는 바와 같이, 위에 주어진 상세한 설명은 본 개시를 제한하는 것이 아닌 본 개시의 예시이다. MTJ 디바이스와 같은 계층화된 결정질 자기 디바이스를 형성하고 제공하는데 이용되는 방법들, 재료들, 구조물들 및 치수들에 대한 수정들 및 변형들이 이루어질 수 있고, 첨부된 청구범위에 의해 규정된 본 발명의 사상 및 범위에 따라 그러한 구조물을 형성하고 그 형성 방법을 여전히 제공하면서, 결정 결함들을 감소시키고 이에 의해 디바이스 성능을 향상시키기 위해 층 형성 동안 MTJ 디바이스와 같은 계층화된 결정질 자기 디바이스의 층 스트레인이 제어된다.

Claims (17)

1. 자기 박막 디바이스를 형성하는 동안 층 스트레인 효과(effects of layer strain)를 제어하는 방법에 있어서,
   편평한 상면을 갖는 기판을 제공하는 단계;
   상기 기판 상에 편평한 상면을 갖는 전극층을 형성하는 단계;
   상기 전극층의 편평한 상면을, 대칭축(axis of symmetry)을 갖는 굴곡진 표면을 형성하기 위해 대칭적으로 성형하는(shaping) 단계;
   상기 전극의 대칭적으로 성형된 상면 위에 계층화된 디바이스 구조물을 순차적으로 퇴적하는 단계 - 상기 계층화된 디바이스 구조물 내의 각각의 층은 상기 기판의 편평한 상면 위의 측방으로(laterally) 연장되는 부분들을 갖는 상기 전극의 대칭적으로 성형된 상면에 대응하는 형태를 획득함 - ; 이어서
   하드 마스크층을 가이드로서 사용하여, 상기 대칭축의 각 측에 측방으로 배치된 상기 계층화된 디바이스 구조물의 대칭 부분들을 제거하고, 이에 의해 상기 계층화된 디바이스 구조물의 나머지 부분을 남기는 단계 - 상기 제거된 부분들은 상기 굴곡진 표면들이 주위의 편평한 표면들을 만나는 취약한 영역(weak region)들을 포함함 - 를 포함하고,
   상기 제거된 부분들 내의 층들은, 상기 계층화된 디바이스 구조물의 형성 동안 상기 취약한 영역들로 이주했고 상기 제거된 부분들 내의 층들 내에 수집된 베이컨시(vacancy)들, 결정 결함(crystal defect)들, 핀홀(pinhole)들 및 전위(dislocation)들을 포함하며,
   상기 계층화된 디바이스 구조물의 나머지 부분에는 상대적으로 베이컨시들, 결정 결함들, 핀홀들 및 전위들이 없는 것인, 자기 박막 디바이스를 형성하는 동안 층 스트레인 효과를 제어하는 방법.
2. 제 1 항에 있어서, 추가 프로세스 통합을 위한 준비로 유전체 충전층에 의해 상기 계층화된 디바이스 구조물의 나머지 부분을 둘러싸고 상기 유전체로 둘러싸인 나머지 부분을 평탄화하는 단계를 더 포함하는, 방법.
3. 제 1 항에 있어서, 상기 베이컨시들, 결정 결함들, 핀홀들 및 전위들은 층들 내에 상기 층들의 곡률(curvature)로 인해 유도된 스트레인들의 결과로서, 측방에 배치된 영역들로 이주하는 것인, 방법.
4. 제 1 항에 있어서, 상기 굴곡진 영역은 볼록한 것인, 방법.
5. 제 1 항에 있어서, 상기 굴곡진 영역은 오목한 것인, 방법.
6. 제 1 항에 있어서, 상기 계층화된 디바이스 구조물은 축을 중심으로 대칭적으로 굴곡진 표면을 갖는 하부 전극을 포함하고, 상기 하부 전극 위에,
   시드층(seed layer);
   강자성 고정층(ferromagnetic pinning layer);
   터널링 접합층(tunneling junction layer);
   강자성 자유층(ferromagnetic free layer);
   캡핑층(capping layer); 및
   하드 마스크층이 순차적으로 형성되는 것인, 방법.
7. 제 6 항에 있어서, 상기 시드층은 대략 50 A(옹스트롬) 내지 500 A 사이의 두께 범위를 갖는 Ta, Ru, W 또는 NiCr의 층이고; 상기 강자성 자유층 및 강자성 고정층은 대략 10 A 내지 100 A 사이의 두께 범위를 갖는 CoFeB로 형성되고; 상기 터널링 배리어층은 대략 5 A 내지 50 A 사이의 두께의 AlOx 또는 MgO로 형성되며 상기 캡핑층은 대략 10 A 내지 100 A 사이의 두께 범위를 갖는 Ta, W 또는 Mg로 형성되는 것인, 방법.
8. 제 6 항에 있어서, 상기 전극은 대략 100 nm 내지 1000 nm 사이의 두께를 갖고 대략 50 nm 내지 500 nm 사이의 폭을 갖는 것인, 방법.
9. 제 8 항에 있어서, 상기 계층화된 디바이스 구조물의 대칭축을 중심으로 대칭적으로 배치된 2개의 영역들이 제거되고; 상기 계층화된 디바이스 구조물의 나머지 부분은 대략 50 nm 내지 500 nm 사이의 폭을 갖는 것인, 방법.
10. 스트레인이 없고 결함이 없는 결정질층(crystalline layer)들을 갖는 형태 제어되는 자기 계층화된 디바이스(shape-controlled magnetic layered device)에 있어서,
    초기 축방향 대칭 굴곡진 표면(initially axially symmetric curved surface)을 갖는 하부 전극;
    상기 굴곡진 전극 상에 형성된 층들의 시퀀스 - 상기 시퀀스는 결정질 구조물을 갖는 층들을 포함하고 상기 층들 내의 스트레인은 형성 동안 상기 굴곡진 하부 전극 표면을 따르는 상기 층들에 의해 제어됨 - ;
    상기 층들의 시퀀스 각각은 상기 전극의 대칭축을 중심으로 대칭적으로 배치된 제 1 영역 내에 결함이 없지만, 상기 제 1 영역을 넘어 측방으로 배치된 제 2 영역 내에 결함들이 축적되고;
    상기 제 2 영역은 제거되고 나머지 상기 제 1 영역에는 결함이 없는 것인, 스트레인이 없고 결함이 없는 결정질층들을 갖는 형태 제어되는 자기 계층화된 디바이스.
11. 제 10 항에 있어서, 상기 제 1 영역의 양측에 유전체 충전층이 퇴적되고 상면들이 추가 통합을 위해 평탄화되고 폴리싱되며 준비되는 것인, 디바이스.
12. 제 10 항에 있어서, 상기 하부 전극의 초기 표면 형태는 볼록한 것인, 디바이스.
13. 제 10 항에 있어서, 상기 하부 전극의 초기 표면 형태는 오목한 것인, 디바이스.
14. 제 11 항에 있어서, 상기 층들은 TMJ 디바이스를 포함하고, 상기 MTJ 디바이스는,
    하부 전극;
    시드층;
    강자성 고정층;
    터널링 배리어층;
    강자성 자유층; 및
    캡핑층을 포함하는 것인, 디바이스.
15. 제 14 항에 있어서, 상기 하부 전극은 전도성 재료의 층이고, 상기 시드층은 대략 50 A(옹스트롬) 내지 500 A 사이의 두께 범위를 갖는 Ta, Ru, W 또는 NiCr의 층이고; 상기 강자성 자유층 및 강자성 고정층은 대략 10 A 내지 100 A 사이의 두께 범위를 갖는 CoFeB로 형성되고; 상기 터널링 배리어층은 대략 5 A 내지 50 A 사이의 두께의 AlOx 또는 MgO로 형성되며 상기 캡핑층은 대략 10 A 내지 100 A 사이의 두께 범위를 갖는 Ta, W 또는 Mg로 형성되는 것인, 디바이스.
16. 제 15 항에 있어서, 상기 하부 전극은 초기에 볼록한 축방향 대칭 표면 형태로 형성되는 것인, 디바이스.
17. 제 15 항에 있어서, 상기 하부 전극은 초기에 오목한 축방향 대칭 표면 형태로 형성되는 것인, 디바이스.

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