KR20200041272A - 트랜지스터 디바이스 및 트렌치 게이트 전극용 리세스를 형성하는 방법 - Google Patents

트랜지스터 디바이스 및 트렌치 게이트 전극용 리세스를 형성하는 방법 Download PDF

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Abstract

일 실시예에서, 트렌치 게이트 전극용 리세스를 형성하는 방법은, 반도체 기판의 제1 주 표면 내에 트렌치를 형성하는 단계 - 트렌치는 베이스 및 베이스로부터 제1 주 표면까지 연장되는 측벽을 가짐 - 와, 트렌치의 베이스 및 측벽 상에 제1 절연 층을 형성하는 단계와, 제1 절연 층을 적어도 부분적으로 덮는 제1 도전성 재료를 트렌치에 삽입하여 트렌치의 하부에 전계판을 형성하는 단계와, 제1 주 표면 및 트렌치에 제2 절연 층을 적용하여 제2 절연 층이 트렌치를 충진하고 도전성 재료를 덮도록 하는 단계와, 제1 주 표면으로부터 제2 절연 층을 제거하는 단계와, 습식 화학 에칭에 의해 트렌치로부터 제2 절연 층을 부분적으로 제거하고 트렌치 내의 제2 절연 층에 게이트 전극용 리세스를 형성하는 단계를 포함한다.

Description

트랜지스터 디바이스 및 트렌치 게이트 전극용 리세스를 형성하는 방법{TRANSISTOR DEVICE AND METHOD FOR FORMING A RECESS FOR A TRENCH GATE ELECTRODE}
자동차, 소비자 및 산업 애플리케이션에서 전기 모터 또는 전기 기계를 제어하는 것과 같은 현대 디바이스의 다수의 기능은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 및 IGBT(Insulated Gate Bipolar Transistor)와 같은 전계 효과 트랜지스터와 같은 반도체 트랜지스터 디바이스에 기초한다.
게이트 전극과 전력 전극, 즉 MOSFET의 소스 전극과 드레인 전극 및 IGBT의 이미터 전극과 콜렉터 전극 사이의 캐패시턴스와 트랜지스터의 차단 전압은 트랜지스터 디바이스의 성능을 향상시키기 위해 최적화될 수 있는 작동 파라미터이다. 매립형 전계판이 특정 온 저항(Ron)의 차단 전압을 증가시키는 데 사용될 수 있다. 전계판 및 게이트 전극은 트렌치 내에 배열될 수 있는데, 전계판은 트렌치의 하단을 향해 배열되고 게이트 전극은 트렌치의 상단을 향해 배열된다. 게이트 전극은 전계판 및 반도체 바디로부터 전기적으로 격리되고, 전계판은 전형적으로 산화물과 같은 절연 재료에 의해 반도체 바디로부터 전기적으로 격리된다. 매립형 전계판이 게이트 드레인 캐패시턴스(Qgd)를 감소시키는 데 사용될 수 있지만, 전계판이 전형적으로 소스 전위에 연결되므로, 게이트 소스 캐패시턴스(Qgs)의 일부를 형성하는 전계판과 게이트 전극 사이에 캐패시턴스가 발생한다.
게이트 소스 캐패시턴스는 게이트 전극과 전계판 사이의 절연 층의 두께 및 유전율을 조정함으로써 영향을 받을 수 있다. 그러나, 트랜지스터 디바이스의 성능을 더 증가시키기 위해 추가적인 개선이 바람직하다.
일 실시예에서, 트랜지스터 디바이스는 제1 주 표면을 갖는 반도체 기판 및 복수의 트랜지스터 셀을 포함한다. 각각의 트랜지스터 셀은, 제1 주 표면으로부터 반도체 기판으로 연장되고 베이스 및 베이스로부터 제1 주 표면까지 연장되는 측벽을 갖는 트렌치와, 트렌치 내의 전계판과, 전계판 위에 배열되고 전계판과 전기적으로 절연되는 트렌치 내의 게이트 전극과, 드리프트 영역, 드리프트 영역 상의 바디 영역 및 바디 영역 상의 소스 영역을 포함하는 메사를 포함한다. 게이트 전극의 하부 표면은 제1 주 표면으로부터 깊이(dg)에 배열된다. 바디 영역은 제1 주 표면으로부터 깊이(dpn)에서 반도체 기판의 반도체 재료와 pn 접합부를 형성한다. 깊이(dpn)와 깊이(dg) 사이의 차이의 변동은 dg의 8% 미만이다.
일 실시예에서, 트렌치 게이트 전극용 리세스를 형성하는 방법은, 반도체 기판의 제1 주 표면 내에 트렌치를 형성하는 단계 - 트렌치는 베이스 및 베이스로부터 제1 주 표면까지 연장되는 측벽을 가짐 - 와, 트렌치의 베이스 및 측벽 상에 제1 절연 층을 형성하는 단계와, 제1 절연 층을 적어도 부분적으로 덮는 제1 도전성 재료를 트렌치에 삽입하여 트렌치의 하부에 전계판을 형성하는 단계와, 제1 주 표면 및 트렌치에 제2 절연 층을 적용하여 제2 절연 층이 트렌치를 충진하고 전계판의 도전성 재료를 덮도록 하는 단계와, 제1 주 표면으로부터 제2 절연 층을 제거하는 단계와, 습식 화학 에칭에 의해 트렌치로부터 제2 절연 층을 부분적으로 제거하고 트렌치 내의 제2 절연 층에 게이트 전극용 리세스를 형성하는 단계를 포함한다.
당업자는 다음의 상세한 설명을 읽고 첨부 도면을 볼 때 추가적인 특징 및 장점을 인식할 것이다.
도면의 요소가 반드시 서로에 비례하여 스케일링되는 것은 아니다. 동일한 참조 번호는 대응하는 동일한 부분을 지정한다. 다양한 예시된 실시예의 특징은 이들이 서로 배제하지 않는 한 조합될 수 있다. 예시적인 실시예가 도면에 도시되어 있으며, 이하의 설명에서 상세하게 기술된다.
도 1a 내지 도 1g는 트렌치 전극용 리세스를 형성하는 방법을 도시한다.
도 2는 트렌치 게이트 전극용 리세스를 형성하는 방법의 흐름도를 도시한다.
도 3은 트렌치 게이트 전극을 포함하는 트랜지스터 디바이스를 도시한다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예로서 도시한 첨부 도면을 참조한다. 이와 관련하여, "상단", "하단", "앞", "뒤", "리딩", "트레일링" 등과 같은 방향 용어는 설명되는 도면(들)의 배향과 관련하여 사용된다. 실시예의 구성요소가 다수의 상이한 배향으로 위치될 수 있기 때문에, 방향 용어는 예시를 위해 사용되며 결코 제한하는 것은 아니다. 본 발명의 범위를 벗어나지 않으면서 구조적 또는 논리적 변경이 이루어질 수 있고 다른 실시예가 이용될 수 있음을 이해해야 한다. 이하의 상세한 설명은 제한적인 의미로 해석되지 않아야 하며, 본 발명의 범위는 첨부된 청구범위에 의해 정의된다.
다수의 예시적인 실시예가 아래에 설명될 것이다. 이 경우, 동일한 구조적 특징은 도면에서 동일하거나 유사한 참조 부호로 식별된다. 본 설명의 맥락에서, "수평" 또는 "수평 방향"은 반도체 재료 또는 반도체 캐리어의 수평 범위에 일반적으로 평행하게 이어지는 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서, 수평 방향은 일반적으로 이들 표면 또는 측면에 평행하게 연장된다. 이와 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 이들 표면 또는 측면에 일반적으로 수직으로 이어지는 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 진행된다.
본 명세서에서 사용된 바와 같이, 층, 영역 또는 기판과 같은 요소가 다른 요소의 "위에" 또는 "위로"에 있는 것으로 언급될 때, 다른 요소 바로 위에 있거나 바로 위로 연장될 수 있고, 또는 중간 요소가 존재할 수도 있다. 반대로, 요소가 다른 요소 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 언급될 때에는, 중간 요소가 존재하지 않는다.
본 명세서에서 사용된 바와 같이, 요소가 다른 요소에 "접속된" 또는 "연결된" 것으로 언급될 때, 다른 요소에 직접 접속되거나 연결될 수 있고 또는 중간 요소가 존재할 수 있다. 반대로, 요소가 다른 요소에 "직접 접속"되거나 "직접 연결"된다고 언급된 때에는, 중간 요소가 존재하지 않는다.
전력 MOSFET 디바이스에서, 게이트-드레인-캐패시턴스(Qgd)는 디바이스의 스위칭 동작에 큰 영향을 준다. Qgd와 Qgs(게이트-소스-캐패시턴스) 사이의 비율은 유도 턴온에 대한 자화율(susceptibility)을 결정한다(턴오프 동안 급등 드레인 전압은 용량성 커플링을 통해 디바이스를 개방함). 게이트-드레인-캐패시턴스의 값은 스위칭 손실을 증가시키고, 디바이스가 응력 조건 하에 있을 때 채널 저항의 드리프트 동작에 영향을 미친다. 이러한 문제를 제어하기 위해, 게이트-드레인-캐패시턴스의 정확한 목표 값을 달성하고 수직 게이트 구조체에 대해 도전될 수 있는 각 웨이퍼에 걸쳐 작은 변화를 달성하기 위해서는 프로세스의 정밀한 제어가 필요하다.
Qgd 값에 대한 기하학적 등가는 트랜지스터의 바디의 단부 위에 게이트 전극의 하단부를 오버랩하는 것이다. 전계판 상에 위치된 게이트 전극을 포함하는 트렌치를 갖는 트랜지스터 구조체의 경우, 전계판과 게이트 전극 모두가 보통 폴리실리콘으로 형성되므로 듀얼-폴리 MOSFET이라고도 하는데, 이 기하학적 값은 일반적으로 적어도 하부 폴리 전극, 즉, 전계판의 리세스 및 IPD(inter-poly-dielectric)의 성장에 의존한다. 게이트 리세스 에칭 및 후속 증착/성장에 대한 종래의 공정을 이용하면, 생산 한계에 대해 >~ +/-40 nm 정도의 변화가 예상된다.
본 명세서에 설명된 실시예는, 수직 게이트 구조체의 경우, 바디 구현은 메사 표면에 대해 정의되는 반면, 트렌치 내 게이트 전극의 수직 위치는 트렌치로의 초기 리세스에 의해 정의되므로, Qgd 값이 게이트-산화물 성장 전에 트렌치 공정의 이력에 의존할 수 있다는 인식 및 이 차이가 웨이퍼에 걸쳐 게이트 전극과 MOSFET 채널 사이 및 로트간(lot to lot) 정렬 변화로 이어질 수 있다는 인식에 기초한다.
본 명세서에 설명된 바와 같이, 그러한 수직 듀얼 폴리 MOSFET에서의 게이트 전극 위치결정이 트렌치 공정 이력과 무관한 공정이 제공된다. 결과적으로, 목표 Qgd 값의 더 나은 제어가 제공된다. 트랜지스터의 바디의 단부 위의 게이트 오버랩은 다음 방법을 사용하여 정의된다. 제1 단계에서, 트렌치의 하부에서 하부 폴리 전극, 즉, 전계판을 형성하고, 전계판 위의 트렌치의 상부의 측벽에서 산화물을 제거한 후, 완전한 트렌치가 산화물로 재충진된다. 제2 단계에서 산화물 과충진은 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 이용하여 평탄화되고 CMP는 트랜지스터 메사의 상단에서 매우 높은 선택도를 갖게끔 정지하도록 설계된다. 일부 실시예에서, 메사로부터의 실리콘 제거는 수(2-3) nm 정도일 뿐이다. 이 방법은 게이트 전극과 모든 주입이 정의된 새로운 표면을 정의한다. 따라서, 트랜지스터의 상부는 하부 폴리 전극을 형성하는 것과 관련된 모든 공정과 무관해진다. 트렌치의 상부는 모두 산화물로 충진되므로, 게이트 전극의 하단부는 트렌치 상부에서 게이트 전극용 리세스를 형성하는 데 사용되는 습식-화학 에칭 공정에 의해서만 정의될 수 있다. 이러한 방식으로, 게이트 전극과 바디 영역의 오버랩 사이의 기하학적 변동은 약 +/- 15nm로 감소될 수 있다. 결과적으로 현재 표준 방안에 비해 약 2.5-3 배의 변동 감소가 발생한다.
도 1a 내지 도 1g는 트렌치 게이트 전극용 리세스를 형성하고 리세스 내에 트렌치 게이트 전극을 형성하는 방법을 도시한다. 트렌치 게이트 전극은 MOSFET 디바이스와 같은 트랜지스터 디바이스에서 사용될 수 있다.
도 1a는 실리콘 기판일 수 있는 반도체 기판(10)을 도시한다. 실리콘 기판은 단결정 실리콘 웨이퍼일 수 있고, 또는 단결정 실리콘 웨이퍼일 수 있는 지지 기판 상에 배열된 일반적으로 에피 층으로 알려진 에피택셜 증착된 단결정 실리콘 층을 포함할 수 있다. 반도체 기판(10)은 제1 주 표면(11)을 포함한다.
트렌치(12)는 반도체 기판(10)의 제1 주 표면(11) 내에 형성되고, 베이스(13) 및 베이스(13)로부터 제1 주 표면(11)까지 연장되는 측벽(14)을 갖는다. 트렌치는 제1 주 표면(11)에 실질적으로 수직으로 연장될 수 있다. 제1 주 표면(11)은 수평 또는 가로 표면으로서 설명될 수 있고, 트렌치(12)는 수직 트렌치인 것으로 간주될 수 있다.
트렌치(12)는 도면에서 평면으로 연장되는 트렌치(12)의 길이를 갖는 연장 스트라이프 타입 형태를 가질 수 있다. 전형적으로, MOSFET 디바이스는 이웃하는 트렌치(12)가 메사(30)를 정의하도록 서로에 대해 실질적으로 평행하게 연장되는 복수의 트렌치(12)를 포함한다. 다른 실시예에서, 트렌치(12)는 원주 형태 또는 바늘형 형태를 가질 수 있고 평면에서 볼 때 실질적으로 원형, 사각형, 육각형일 수 있다. 이들 실시예에서, 원주 트렌치들 사이의 영역은 메사를 형성한다.
측벽(14)은 베이스(13)와 연속적으로 접하여 트렌치(12)를 형성한다. 트렌치(12)가 연장 스트라이프형 형태를 갖는 실시예에서, 측벽(14)은 2개의 실질적으로 평행한 짧은 부분에 의해 접속된 2개의 실질적으로 평행한 긴 부분을 가질 수 있고 짧은 부분은 긴 부분에 실질적으로 수직으로 연장되어 평면에서 볼 때 직사각형 형상을 형성한다.
방법은 단일 트렌치(12)와 관련하여 설명될 것이다. 그러나, 리세스 및 트렌치 게이트 전극의 제조는 전형적으로 복수의 트렌치에 대해 본질적으로 동시에 수행된다. 트렌치(12)는 트랜지스터 디바이스의 활성 스위칭 구역의 일부를 형성할 수 있고, 일반적으로 트랜지스터 디바이스의 활성 구역(15) 또는 셀 필드로 지칭되는 것에 위치될 수 있다. 트렌치(12')의 일부는 또한 에지 종단 영역(16)에 위치될 수 있고 트랜지스터 디바이스의 에지 종단 구조체의 일부를 형성할 수 있다. 에지 종단 영역 내의 트렌치(12')는 활성 구역(15) 내의 트렌치(12)의 치수와 상이한 하나 이상의 치수, 예를 들어, 폭을 가질 수 있다.
제1 주 표면 내에 트렌치(12)를 형성한 후, 제1 절연 층(17)이 트렌치(12)의베이스(13) 및 측벽(14) 상에 형성되고 트렌치(12)의 베이스(13) 및 측벽(14)을 형성하는 반도체 재료를 완전히 덮을 수 있다. 제1 절연 재료(17)는 베이스(13)와 측벽(14)을 라이닝하고 트렌치(12)의 폭의 중심에서 갭 또는 충진되지 않은 영역을 형성하도록 하는 두께를 갖는다. 제1 도전성 재료(18)는 트렌치 내로, 특히, 제1 절연 층(17)에 의해 정의된 갭 내로 삽입되어 트렌치(12)의 하부에 전계판(19)을 형성한다.
도 1a에 도시된 것과 같은 일부 실시예에서, 제1 절연 층(17)은 트렌치(12)의 상부에서 트렌치(12)의 측벽(14)으로부터 완전히 제거되어 기판(10)의 반도체 재료가 노출된다. 전계판(19)의 최상부는 제1 절연 층(17)의 나머지의 상부 표면 위로 돌출될 수 있다. 일부 실시예에서, 수 nm의 두께를 갖는 매우 얇은 절연 층이 트렌치(12)의 상부의 측벽(14) 상에 존재할 수 있다.
제1 도전성 재료(18)는 트렌치(12)를 제1 도전성 재료(18)로 완전히 충진하고 반도체 기판(10)의 제1 주 표면(11) 위에 제1 도전성 재료(18)를 도포함으로써 트렌치(12)에 삽입될 수 있다. 그 다음에 제1 도전성 재료(18)는, 예를 들어 화학적 기계적 연마에 의해 제1 주 표면(11)으로부터 제거되고, 예컨대, 에칭에 의해 트렌치(12)의 상부로부터 제거되어 트렌치(12)의 하부에 전계판(19)을 형성한다. 트렌치(12)의 상부는 충진되지 않거나 비어 있고 트렌치(12)의 측벽(14)을 형성하는 반도체 기판(10)의 반도체 재료에 의해 수평으로 정의되고 전계판(19) 및 전계판(19)과 측벽(14) 사이에 수평으로 배열되는 제1 절연 층(17)에 의해 베이스에서 정의될 수 있다. 제1 절연 층(17)은 실리콘 산화물, 예를 들어, 실리콘 이산화물로 형성될 수 있고, 제1 도전성 재료(18) 및 전계판(19)은 폴리실리콘으로 형성될 수 있다.
도 1b는 제2 절연 층(20)이 반도체 기판(10)의 제1 주 표면(11)에 도포되어 제2 절연 층(20)이 트렌치(12)를 충진하고 도전성 재료(18) 및 전계판(19)을 덮도록 한 후의 반도체 기판(10)을 도시한다. 제2 절연 층(20)은 제1 절연 층(17)으로부터 돌출된 전계판(19)의 일부를 덮고 제1 절연 층(17)에 의해 덮이지 않은 전계판(19)의 측면의 일부 및 상부 표면과 접촉한다. 제2 절연 층(20)은 또한 트렌치(12)의 상부의 측벽(14) 및 제1 절연 층(17), 또는 존재한다면, 트렌치(12)의 측벽(14)의 상부에 남아있는 얇은 산화물 층과 접촉한다.
제2 절연 층(20)은 메사(30) 위에 위치된 피크 및 트렌치(12) 위에 위치된 트러프(trough)를 갖도록 등각으로 증착될 수 있다. 트러프의 베이스는 제1 주 표면(11) 위에 위치되어 트렌치(12)가 제2 절연 층(20)으로 완전히 충진되게 한다. 제2 절연 층(20)은 고밀도 플라즈마 증착(HDP)을 사용하여 증착될 수 있고 실리몬 이산화물로 형성될 수 있다.
도 1c는 제2 절연 층(20)이 반도체 기판(10)의 제1 주 표면(11)로부터 제거되어, 메사(30)의 반도체 재료가 노출되고 반도체 기판(10)의 최상부 표면을 형성하며 트렌치(12) 내에 위치된 제2 절연 재료(20)가 평면인 제1 주 표면(11)을 제공하기 위해 메사(30)의 상부 표면과 실질적으로 동일 평면에 있게 된 후의 반도체 기판(10)을 도시한다.
이 평면인 제1 주 표면(11)은 그 후 도 1d 내지 도 1g와 관련하여 설명되는 바와 같이 트렌치(12) 내의 게이트의 깊이 및 메사(30) 내의 주입된 영역의 위치를 결정하는 데 사용될 수 있다.
도 1d에 도시된 바와 같이, 제2 절연 층(20)이 트렌치(12)로부터 부분적으로 제거되고, 트렌치(12) 내의 제2 절연 층(20)에 게이트 전극용 리세스(21)가 형성된다. 리세스(21)는 제2 절연 층(20)의 영역에 의해 전계판(19)으로부터 이격되도록 제2 절연 재료(20)에 의해 형성된 베이스(24)를 갖는다. 제2 절연 층(20)은 전계판(19)의 상단에 전기 절연을 제공한다. 리세스(21)의 측벽(22)은 반도체 기판(10)의 반도체 재료에 의해 형성된다. 리세스(21)는 리세스(21)의 베이스(24)가 제1 주 표면(11)로부터의 깊이 또는 거리(dr)에 위치되도록 하는 깊이(dr)를 갖는다.
제2 절연 층(20)은 습식 화학적 에칭에 의해 트렌치(12)로부터 제거되어 리세스(21)를 형성한다. 제1 주 표면(11)이 에칭 정지부로서 작용할 수 있기 때문에, 트렌치(12)로부터 제2 절연 재료(20)를 제거하고 리세스(21)를 형성하는 데 습식 화학적 에칭을 이용함으로써, 리세스(21)의 깊이(dr)는 제1 주 표면(11)을 사용하여 제어될 수 있다. 트렌치(12)의 상부가 단일 절연 재료, 즉, 제2 절연 층(20)의 재료로 충진됨에 따라, 습식 에칭은 리세스(21)의 깊이(dr)가 더 정확하게 제어될 수 있게 한다.
일부 실시예에서, 제2 절연 층(20)은 반도체 기판(10)의 재료에 대해 선택적으로 제거된다. 예를 들어, 반도체 기판(10)의 제1 주 표면(11)은 에칭 정지부로서 작용할 수 있다. 제2 절연 층(20)은 화학적 기계적 연마(CMP)에 의해 선택적으로 제거될 수 있다. 화학적 기계적 연마는 약 100 대 1의 반도체 기판의 재료에 대한 제2 절연 층(20)의 재료의 연마 선택성을 갖는 슬러리(slurry)를 사용하는 것을 포함할 수 있다.
도 1e는 리세스(21)의 노출된 측벽(22) 상에 제3 절연 층(23)이 형성된 후의 반도체 기판(10)을 도시한다. 제3 절연 층(23)은 게이트 산화물을 형성하고 제1 절연 층(17)보다 얇다. 일부 실시예에서, 제3 절연 층(23)은 등각으로 증착되고 리세스(21)의 제1 주 표면(11), 측벽(22) 및 베이스(24)를 덮는다.
도 1f에 도시된 바와 같이, 이제 적어도 측벽(22) 상에 게이트 산화물로서 제3 절연 층(23)을 포함하는 리세스(21)에 제2 도전성 재료(25)가 삽입되어 트렌치(12)의 상부에 게이트 전극(26)을 형성한다. 게이트 전극(26)은 제3 절연 재료(23)에 의해 메사(30)의 반도체 재료로부터 분리되고 제2 절연 층(20)에 의해 전계판(19)으로부터 분리된다. 게이트 산화물이 제2 절연 층(20) 상에 증착되는 실시예의 경우, 게이트 전극(26)은 게이트 산화물 및 제2 절연 층(20)에 의해 전계판으로부터 분리된다.
제1 절연 층(17), 제2 절연 층(20) 및 제3 절연 층(23)은 실리콘 산화물을 포함할 수 있다. 반도체 기판(10)은 실리콘을 포함할 수 있다. 전계판(19)을 형성하는 제1 도전성 재료(18) 및 게이트 전극(26)을 형성하는 제2 도전성 재료(25)는 폴리실리콘을 포함할 수 있다.
형성된 리세스(21)의 깊이(dr)는, 예를 들어, 게이트 산화물을 형성하는 제3 절연 층(23)이 측벽(22)을 형성하는 실리콘 상에만 증착되는 경우, 최종 디바이스 구조체에서 게이트 전극의 깊이(dg)와 동일할 수 있다. 일부 실시예에서, 리세스의 깊이(dr)는 dg로부터 오프셋을 가질 수 있다. 예를 들어, 게이트 산화물을 형성하는 제3 절연 층(23)이 리세스(21)의 베이스(24) 상에 증착되면 리세스의 깊이(dr)는 dg로부터 오프셋을 가질 수 있다. 메사의 상단부의 소비로 인해, 또는 예를 들어, 열 산화물, 예컨대 스크린 산화물과 같은 메사의 상부 표면에 영향을 미치는 다른 공정 파라미터의 영향으로 인해, 게이트 산화물을 형성하는 제3 절연 층(23)이 열 어닐링에 의해 형성되는 경우, 리세스의 깊이(dr)는 dg로부터 오프셋을 가질 수 있다.
도 1g에 화살표로 개략적으로 도시된 바와 같이, 제2 도전형의 바디 영역(27)은 반도체 기판(10)의 제1 주 표면(11)으로의 주입에 의해 형성될 수 있다. 바디 영역(27)은 제2 도전형과 반대인 제1 도전형을 포함하는 반도체 기판(10)의 기저 반도체 재료와 pn 접합부(28)를 형성한다. 예를 들어, 반도체 기판은 n형일 수 있고 바디 영역(27)은 p형일 수 있다. pn 접합부(28)는 제1 주 표면(11)으로부터 깊이(dpn)에 형성된다. 제1 도전형을 포함하는 소스 영역(29)은 바디 영역(27) 상에 형성된다.
게이트 전극(26)의 하부 표면은 제1 주 표면(11)으로부터 깊이(dg)에 위치된다. 바디 영역(27)과 기저 반도체 기판(10) 사이의 pn 접합부(28)는 제1 주 표면(11)으로부터 깊이(dpn)에 배열된다. 바디 영역(27)을 형성하기 위한 주입과 리 세스(21)를 형성하기 위한 습식 에칭 공정은 둘 다 제1 주 표면(11)의 위치로부터 측정하는 공정에 의해 결정되므로, 리세스(21)의 베이스, 따라서 게이트 전극(26)의 최하부의 위치와 바디 영역(27), 따라서 pn 접합부(28)의 위치의 관계가 더 밀접하게 제어될 수 있다. 결과적으로, 게이트 전극(26)과 바디 영역(27) 사이의 오버랩이 더 밀접하게 제어될 수 있고 게이트-드레인 캐패시턴스(Qgd)가 감소될 수 있다.
일부 실시예에서, 깊이(dpn)와 깊이(dg) 사이의 차이의 변동은 dg의 8% 미만이다. 이 깊이의 차이는 절대 깊이의 차이이다. 깊이의 차이는 시그마로 정의된 분포를 가질 수 있다. 일부 실시예에서, 깊이(dpn)와 깊이(dg) 사이의 차이의 변동은 ± 4.5σ인 dg의 8% 미만이다. 예로서, 리세스(dr)의 깊이는 ± 4.5σ의 분포로 200 ± 20nm일 수 있다. 깊이(dpn)가 4.5σ의 표준 편차에서 ± 10nm의 변동을 가지면, 총 변동 √(202 + 102) = √(500) = ± 22.4nm에 대해 ± 6.4σ가 더해지며 (√(4.52 + 4.52) = ± 6.4σ이므로), 공정은 독립적이다.
깊이(dpn)와 깊이(dg) 사이의 차이의 변동은 단일 트랜지스터 디바이스의 셀 필드 내의 셀들의 경우 더 낮을 뿐만 아니라 에지 종단 영역 및 웨이퍼간 및 로트간의 경우에도 더 낮다.
게이트 전극(26)의 하부 표면은 최종 제품에서 깊이(dg)를 갖는다. 게이트 산화물의 성장이 메사의 일부 실리콘을 필요로 하기 때문에, 형성 직후의 리세스의 깊이(dr)는 최종 제품에서의 깊이(dg)와 다를 수 있다. 게이트 산화물이 리세스(21)의 베이스, 예를 들어, 도 1e에 도시된 제3 절연 층(23) 상에 증착되면, 초기 리세스 깊이(dr)는 증착된 층의 두께에 의해 수정된다. 증착된 게이트 산화물 층의 경우, 이 두께는 원래의 리세스 깊이(dr)에서 고려된다. 게이트 산화물 층의 두께는 매우 정밀하게 제어되므로, 달성된 Qgd의 정밀도에 악영향을 미치지 않아야 한다.
일부 실시예에서, 리세스(21)의 깊이(dr)는 리세스(21)의 깊이(dr1)를 결정하고, 결정된 깊이(dr1)를 사전결정된 깊이와 비교하며, 예를 들어, 습식 화학 에칭에 의해 제2 절연 층(21)을 더 제거하고 결정된 깊이(dr1)가 사전결정된 깊이 미만이면 리세스(21)의 깊이를 증가시킴으로써 더 제어될 수 있다. 이 방법은 결정된 깊이가 깊이(dr)와 동일해질 때까지 반복될 수 있다. 습식 화학 에칭 및/또는 하나 이상의 에칭 조건의 조성은 리세스(21)의 결정된 깊이(dr1)에 응답하여 조정될 수 있다.
도 2는 트렌치 게이트 전극용 리세스를 형성하는 방법의 흐름도(40)를 도시한다. 블록(41)에서, 트렌치는 반도체 기판의 제1 주 표면 내에 형성되고, 트렌치는 베이스 및 베이스로부터 제1 주 표면까지 연장되는 측벽을 갖는다.
블록(42)에서, 트렌치의 베이스 및 측벽 상에 제1 절연 층이 형성된다. 블록(43)에서, 제1 도전성 재료가 트렌치 내에 삽입되는바 제1 절연 층을 적어도 부분적으로 덮어서 트렌치의 하부에 전계판을 형성한다. 블록(44)에서, 제2 절연 층이 제1 주 표면 및 트렌치에 적용되어 제2 절연 층이 트렌치를 충진하고 도전성 재료를 덮는다. 블록(45)에서, 제2 절연 층은 제1 주 표면으로부터 제거된다. 블록(46)에서, 제2 절연 층은 습식 화학 에칭에 의해 트렌치로부터 부분적으로 제거되고, 게이트 전극용 리세스가 트렌치 내의 제2 절연 층에 형성된다. 습식 화학 에칭의 사용은 리세스의 깊이가 기판의 제1 주 표면과 비교하여 제어될 수 있게 한다.
일부 실시예에서, 제2 절연 층은 선택적으로 제거되고 반도체 기판의 제1 주 표면은 에칭 정지부로서 작용한다. 깊이의 제어는 제1 주 표면으로부터 제2 절연 층을 제거하기 위한 화학적 기계적 연마의 사용 및 반도체 기판의 재료, 예를 들어 실리콘에 비해, 제2 절연 층의 재료, 예컨대, 실리콘 산화물에 선택적인 슬러리의 사용에 의해 더 지원될 수 있다. 화학적 기계적 연마는 약 100 대 1의 반도체 기판에 대한 제2 절연 층의 연마 선택성을 갖는 슬러리를 사용하여 수행될 수 있다.
제2 절연 층은 고밀도 플라즈마(HDP) 증착을 사용하여 제1 주 표면 상에 증착될 수 있다. 트렌치의 상부가 제2 절연 층의 재료를 포함하는 단일 바디로 완전히 충진된다는 것을 보장하기 위해 HDP 증착이 사용될 수 있다. 서로 다른 산화물은 상이한 에칭 레이트를 가지므로, 일 유형의 산화물로 트렌치를 충진하는 것만이 리세스의 깊이 및 결과적으로 디바이스 내 게이트 전극의 하단의 위치 및 제1 주 표면으로부터의 간격 또는 깊이의 제어를 가능하게 한다. 트렌치의 상부를 충진하는 데 단일 재료를 사용하는 것은 또한 습식 에칭에 의해 트렌치로부터 제2 절연 층을 예측가능하고 제어 가능하게 제거하는 것을 제공하고 결과적으로 리세스에 대한 잘 정의된 깊이 및 반도체 기판의 제1 주 표면에 대한 게이트 전극의 잘 정의된 위치를 제공하는 데 도움을 준다.
일부 실시예에서, 습식 화학 에칭에 의해 트렌치로부터 제2 절연 층을 제거하는 것은 제1 도전성 재료 위의 트렌치의 측벽에서 반도체 재료를 노출시키는 것을 포함한다. 전계판의 제1 도전성 재료는 제2 절연 재료에 의해 계속 덮여 있다.
트렌치를 재충진하기 전에, 제1 절연 층은, 트렌치의 상부 내의 측벽 상에 존재하는 경우, 습식 화학 에칭에 의해 측벽으로부터 제거되어 반도체 기판의 반도체 재료를 노출시킬 수 있다.
일부 실시예에서, 게이트 전극용 리세스는 복수의 단계를 사용하여 형성될 수 있다. 예를 들어, 일 실시예에서, 방법은 리세스의 깊이를 결정하는 단계, 결정된 깊이를 사전결정된 깊이와 비교하는 단계, 습식 화학 에칭을 사용하여 제2 절연 층을 더 제거하고, 리세스의 깊이를 증가시키는 단계를 더 포함한다. 이 방법은 리세스가 사전결정된 깊이를 가질 때까지 반복될 수 있다. 습식 화학 에칭 및/또는 에칭 조건의 조성은 결정된 깊이에 응답하여 조정될 수 있다.
일부 실시예에서, 습식 화학 에칭 및/또는 에칭 조건의 조성은 후속 웨이퍼 또는 웨이퍼 묶음의 제조를 위해 결정된 리세스 깊이에 응답하여 조정될 수 있다.
일부 실시예에서, 방법은 노출된 측벽 상에 제3 절연 층을 형성하여 게이트 산화물을 형성하는 단계, 및 제2 도전성 재료를 리세스 내에 삽입하여 트렌치의 상부에 게이트 전극을 형성하는 단계를 더 포함한다. 제3 절연 층은 절연 재료를 트렌치 내로 증착하거나 트렌치의 노출된 측벽의 반도체 재료를 산화시킴으로써 형성될 수 있다.
일부 실시예에서, 제1 도전성 재료는 트렌치를 제1 도전성 재료로 충진하고 제1 주 표면 위에 제1 도전성 재료를 도포하며, 그 후 제1 주 표면 및 트렌치의 상부로부터 제1 도전성 재료를 제거하여 트렌치의 하부에 전계판을 형성함으로써 트렌치 내로 삽입될 수 있다.
방법은 반도체 기판의 제1 주 표면으로의 주입에 의해 제2 도전형의 바디 영역을 형성하는 단계 - 바디 영역은 제1 주 표면으로부터 깊이(dpn)에서 반도체 기판의 반도체 재료와 pn 접합부를 형성함 - 및 바디 영역 상에 소스 영역을 형성하는 단계를 더 포함할 수 있다. 바디 영역과 접촉하는 반도체 기판의 반도체 재료는 트랜지스터 구조체의 드리프트 영역을 형성한다. 드리프트 영역 아래의 반도체 기판 내에 드레인 영역이 형성되어 수직 MOSFET 구조체와 같은 수직 트랜지스터 구조체가 형성될 수 있다. 드레인 영역은 예를 들어, 제1 도전형으로 고농도로 도핑된 반도체 지지 기판에 의해 제공될 수 있고, 메사의 드리프트 영역, 바디 영역 및 소스 영역 및 트렌치는 지지 기판 상에 형성된 에피택셜 반도체 층 내에 형성된다.
리세스 및 리세스 내에 형성된 게이트 전극의 위치는 트렌치의 베이스 내에 전계판을 형성하는 데 사용된 이전의 방법 및 공정과 무관하다. 결과적으로, 전계판의 위치의 임의의 변화는 게이트 전극의 위치로 전달되지 않는다. 부가적으로, 바디 영역이 제1 주 표면으로부터 반도체 기판으로의 주입에 의해 형성되기 때문에, 바디 영역과 드리프트 존을 형성하는 반도체 기판의 기저부 사이의 pn 접합부의 깊이 및 제1 주 표면에 대한 바디 영역의 위치는 게이트 전극의 깊이를 제어하는 데 사용되는 것과 동일한 표면, 즉, 제1 주 표면에 대해 제어된다. 결과적으로, 리세스 및 이의 게이트 전극의 깊이와 바디 영역과 드리프트 존 사이의 pn 접합부의 깊이의 차이는 단일 트랜지스터 디바이스의 셀 내에 뿐만 아니라 웨이퍼간 및 로트간에 보다 정밀하게 정의될 수 있다. 결과적으로, 게이트-드레인 캐패시턴스는 단일 트랜지스터 디바이스뿐만 아니라 복수의 웨이퍼 및 복수의 웨이퍼 묶음의 경우 감소될 수 있다.
일부 실시예에서, 개선된 Qgd 제어 공정은 다음과 같이 구현될 수 있다. 시작점은 완성된 하부 폴리 전극, 즉, 전계판을 갖는 수직 듀얼-폴리 트랜지스터이다. 전계판 위의 트렌치 상부의 측벽에서 절연 층 또는 필드 산화물(FOX)은 트렌치의 산화물 충전을 위한 상단 개구의 종횡비를 최적화하기 위해 제거되었다. 트렌치의 종횡비에 따라, 이러한 필드 산화물의 제거는 생략될 수 있다.
다음 단계에서, 트렌치는 과충진을 포함하여 산화물로 충진된다. 과충진의 높이는 후속 CMP 공정에서 사용되는 슬러리 특성에 의존할 수 있다. 다음 평탄화의 슬러리 요구사항에 따라, 충진은 토폴로지를 전달하거나 평탄화할 수 있다. 산화물을 증착하는 데 고밀도 플라즈마(HDP)가 사용되면, 노출된 실리콘을 플라즈마 손상으로부터 보호하기 위해 산화물 충진 이전에 얇은 보호층이 성장되거나 증착될 수 있다.
다음 단계에서, 표면은 CMP 공정에서 평탄화된다. 트렌치 깊이 및 트렌치 깊이 변동에 크게 영향을 미치지 않기 위해 공정은 실리콘에 비해 산화물의 선택성이 매우 높아야 한다. 평탄화는 필요한 세정 단계로써 이어지며, 이는 이미 트렌치 내로의 산화물의 작은 초기의, 일정한 리세스를 초래할 수 있었다.
마지막으로, 산화물이 트렌치 내 요구사항에 따라 리세스되어 게이트 전극의 리세스를 생성한된다. 이전 평탄화로 인해, 이 리세스는 트렌치의 공정 이력과 무관해진다. 게이트 전극과 주입은 모두 동일한 표면으로부터 정의되어 채널과 게이트 전극 사이의 정렬이 최적화된다. 이는 채널 위의 게이트의 결과적인 오버랩을 최소화하는 것을 허용하고 Qgd를 감소/제어하는 데 도움이 된다. 습식 리세스 에칭은 최초의 초기 에칭/측정 이후 최종 깊이를 미세 튜닝하기 위해 복수의 부분으로 분할될 수 있다. 또한 게이트 산화물의 다음 성장 전에 가능한 습식 세정에 의해 일정한 오프셋이 추가될 수 있다. 증착되고 어닐링된 게이트 산화물 층의 폭만큼 리세스의 초기 크기를 감소시키는 오프셋이 증착된 게이트 산화물에도 사용될 수 있다.
도 3은 본 명세서에 설명된 방법을 사용하여 제조된 게이트 구조체(51)를 포함하는 트랜지스터 디바이스(50), 예를 들어 MOSFET 디바이스를 도시한다. 트랜지스터 디바이스(50)는 제1 주 표면(53)을 갖는 반도체 기판(52) 및 복수의 트랜지스터 셀(54)을 포함한다. 각각의 트랜지스터 셀(54)은, 제1 주 표면(53)으로부터 반도체 기판(52) 내로 실질적으로 수직으로 연장되고 베이스(56) 및 베이스(56)로부터 제1 주 표면(53)으로 연장되는 측벽(57), 트렌치(55) 내의 전계판(58), 그 위에 배열되고 전계판(58)으로부터 전기적으로 절연되는 트렌치(55) 내의 게이트 전극(59)을 갖는 트렌치(55)를 포함한다. 게이트 전극(59)은 그 상부 표면이 제1 주 표면(53) 아래에 놓이도록 트렌치(55)의 상부 내로 리세스된다. 트랜지스터 셀(54)은 또한 트렌치(55) 중 이웃하는 트렌치에 의해 정의되며 드리프트 영역(61), 드리프트 영역(61) 상의 바디 영역(62) 및 바디 영역(62) 상의 소스 영역(63)을 포함하는 메사(60)를 포함한다. 게이트 전극(59)의 하부 표면(64)은 제1 주 표면(53)으로부터 깊이(dg)에 배열되고, 바디 영역(62)은 제1 주 표면으로부터 깊이(dpn)에 반도체 기판(52)의 반도체 재료와 pn 접합부(65)를 형성한다. 깊이(dpn)와 깊이(dg) 사이의 차이의 변화는 dg의 8% 미만이다.
트랜지스터 디바이스(50)는 또한 드리프트 영역(61)이 형성되는 드레인 영역(66)을 포함한다. 드레인 영역(66)은 고농도로 도핑된 실리콘 단결정 기판과 같은 지지 기판 내에 형성될 수 있고 드리프트 영역(61), 바디 영역(62) 및 소스 영역(63)은 지지 기판 상에 성장된 에피택셜 실리콘 층 내에 형성될 수 있다. 드레인 영역은 트랜지스터 디바이스(60)의 후면을 형성할 수 있다. 반도체 기판(52), 드리프트 영역(61), 소스 영역(63) 및 드레인 영역(66)은 제1 도전형, 예를 들어, n형을 가지며 바디 영역(62)은 제2 도전형, 예를 들어, p형을 갖는다.
트렌치(55)는 측벽(57)의 베이스(56) 및 하부(68)를 라이닝하고 전계판(58)과 측벽(57) 사이에 수평으로 위치되는 필드 산화물을 형성하는 제1 절연 층(67)을 포함한다. 제2 절연 층(69)은 전계판(58) 상에 위치되고 전계판(58)과 게이트 전극(59) 사이에 연장된다. 전계판(58)의 상부는 제2 절연 층(69)에 의해 덮인다. 게이트 절연 또는 게이트 산화물을 제공하는 제3 절연 층(70)이 트렌치(55)의 상단에서 측벽(57)의 부분(71) 상에 배열되고 제2 절연 층(69)으로부터 반도체 기판(52)의 제1 주 표면(53)까지 연장된다.
게이트 전극(59)과 바디 영역(62) 사이의 게이트 전극(59)의 하단에서의 오버랩은 본 명세서에 설명된 방법을 사용하여 트랜지스터 디바이스(50)를 제조함으로써 보다 정밀하게 제어될 수 있으므로, 게이트-드레인 캐패시턴스가 쉽고 더 정밀하게 제어될 수 있고 트랜지스터 디바이스(50)의 성능이 개선될 수 있다.
"밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 제2 요소에 대한 일 요소의 위치결정을 설명하는 기술의 용이함을 위해 사용된다. 이들 용어는 도면에 도시된 것과 다른 방향 외에 디바이스의 다른 방향도 포함하도록 의도된다. 또한, "제1", "제2" 등과 같은 용어도 다양한 요소, 영역, 섹션 등을 설명하는 데 사용되며 역시 제한하려는 것이 아니다. 동일한 용어는 설명 전체에서 동일한 요소를 지칭한다.
본 명세서에 사용된 "갖는", "포함하는" 등은 언급된 요소 또는 특징의 존재를 나타내지만 추가 요소 또는 특징을 배제하지 않는 제한이 없는 용어이다. 단수형의 관사는 문맥이 명백하게 다르게 나타내지 않는 한, 단수형뿐만 아니라 복수형도 포함한다. 본 명세서에 설명된 다양한 실시예의 특징은 구체적으로 다르게 언급되지 않는 한 서로 결합될 수 있음을 이해해야 한다.
본 명세서에 특정 실시예가 예시되고 설명되었지만, 당업자는 다양한 대안 및/또는 균등한 구현예가 본 발명의 범위로부터 벗어나지 않으면서 도시되고 설명된 특정 실시예를 대체할 수 있음을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 적응 또는 변형을 포함하도록 의도된다. 따라서, 본 발명은 청구범위 및 그 균등물에 의해서만 제한되는 것으로 의도된다.

Claims (15)

  1. 트렌치 게이트 전극용 리세스를 형성하는 방법으로서,
    반도체 기판의 제1 주 표면 내에 트렌치를 형성하는 단계 - 상기 트렌치는 베이스 및 상기 베이스로부터 상기 제1 주 표면까지 연장되는 측벽을 가짐 - 와,
    상기 트렌치의 상기 베이스 및 상기 측벽 상에 제1 절연 층을 형성하는 단계와,
    상기 제1 절연 층을 적어도 부분적으로 덮는 제1 도전성 재료를 상기 트렌치에 삽입하여 상기 트렌치의 하부에 전계판을 형성하는 단계와,
    상기 제1 주 표면 및 상기 트렌치에 제2 절연 층을 적용하여 상기 제2 절연 층이 상기 트렌치를 충진하고 상기 도전성 재료를 덮도록 하는 단계와,
    상기 제1 주 표면으로부터 상기 제2 절연 층을 제거하는 단계와,
    습식 화학 에칭에 의해 상기 트렌치로부터 상기 제2 절연 층을 부분적으로 제거하고 상기 트렌치 내의 상기 제2 절연 층에 게이트 전극용 리세스를 형성하는 단계를 포함하는
    방법.
  2. 제1항에 있어서,
    상기 제2 절연 층은 선택적으로 제거되고 상기 반도체 기판의 상기 제1 주 표면은 에칭 정지부로서 작용하는
    방법.
  3. 제2항에 있어서,
    상기 제2 절연 층은 화학적 기계적 연마에 의해 선택적으로 제거되는
    방법.
  4. 제2항 또는 제3항에 있어서,
    상기 화학적 기계적 연마는 100 대 1의 상기 반도체 기판에 대한 상기 제2 절연 층의 연마 선택성을 갖는 슬러리(slurry)를 사용하는 것을 포함하는
    방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 절연 층은 고밀도 플라즈마 증착을 사용하여 적용되는
    방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 습식 화학 에칭에 의해 상기 트렌치로부터 상기 제2 절연 층을 제거하는 단계는 상기 제1 도전성 재료 위의 상기 트렌치의 측벽에서 상기 반도체 재료를 노출시키는 단계를 포함하고, 상기 제1 도전성 재료는 상기 제2 절연 층에 의해 덮이는
    방법.
  7. 제6항에 있어서,
    상기 노출된 측벽 상에 제3 절연 층을 형성하는 단계와,
    상기 리세스에 제2 도전성 재료를 삽입하여 상기 트렌치의 상부 내에 게이트 전극을 형성하는 단계를 포함하는
    방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 도전성 재료를 삽입하는 단계는,
    상기 트렌치를 상기 제1 도전성 재료로 충진하고 상기 제1 주 표면 위에 상기 제1 도전성 재료를 도포하는 단계와,
    상기 제1 주 표면 및 상기 트렌치의 상부로부터 상기 제1 도전성 재료를 제거하여 상기 트렌치의 하부 내에 상기 전계판을 형성하는 단계를 포함하는
    방법.
  9. 제8항에 있어서,
    상기 전계판의 형성 후에, 상기 제1 절연 층은 상기 트렌치의 상부에서 상기 측벽으로부터 제거되어 상기 반도체 기판의 상기 반도체 재료를 노출시키는
    방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 절연 층 및 상기 제2 절연 층은 실리콘 산화물을 포함하고,
    상기 반도체 기판은 실리콘을 포함하고 상기 제1 도전성 재료는 폴리실리콘을 포함하는
    방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체 기판의 상기 제1 주 표면으로의 주입에 의해 제2 도전형의 바디 영역을 형성하는 단계 - 상기 바디 영역은 상기 제1 주 표면으로부터 깊이(dpn)에서 상기 반도체 기판의 상기 반도체 재료와 pn 접합부를 형성함 - 와,
    상기 바디 영역 상에 소스 영역을 형성하는 단계를 더 포함하는
    방법.
  12. 제11항에 있어서,
    상기 게이트 전극은 깊이(dg)를 갖고 상기 리세스의 깊이(dpn)와 깊이(dg) 사이의 차이의 변동은 dg의 8% 미만인
    방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 리세스의 깊이(dr1)를 결정하는 단계와,
    상기 결정된 깊이(dr1)를 사전결정된 깊이(dr)와 비교하는 단계와,
    습식 화학 에칭을 사용하여 상기 제2 절연 층을 더 제거하고 상기 리세스의 깊이를 증가시키는 단계를 더 포함하는
    방법.
  14. 제13항에 있어서,
    상기 결정된 깊이에 응답하여 상기 습식 화학 에칭 및/또는 에칭 조건의 조성을 조정하는 단계를 더 포함하는
    방법.
  15. 트랜지스터 디바이스로서,
    제1 주 표면을 갖는 반도체 기판 및 복수의 트랜지스터 셀을 포함하되,
    각각의 트랜지스터 셀은,
    상기 제1 주 표면으로부터 상기 반도체 기판으로 연장되고 베이스 및 상기 베이스로부터 상기 제1 주 표면까지 연장되는 측벽을 갖는 트렌치와,
    상기 트렌치 내의 전계판과,
    상기 전계판 위에 배열되고 상기 전계판과 전기적으로 절연되는 상기 트렌치 내의 게이트 전극과,
    드리프트 영역, 상기 드리프트 영역 상의 바디 영역 및 상기 바디 영역 상의 소스 영역을 포함하는 메사를 포함하고,
    상기 게이트 전극의 하부 표면은 상기 제1 주 표면으로부터 깊이(dg)에 배열되고,
    상기 바디 영역은 상기 제1 주 표면으로부터 깊이(dpn)에서 상기 반도체 기판의 상기 반도체 재료와 pn 접합부를 형성하며,
    상기 깊이(dpn)와 상기 깊이(dg) 사이의 차이의 변동은 dg의 8% 미만인
    트랜지스터 디바이스.
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DE10212610C1 (de) * 2002-03-21 2003-11-06 Infineon Technologies Ag Verfahren zur Erzeugung einer horizontalen Isolationsschicht auf einem leitenden Material in einem Graben
CN101410987A (zh) * 2006-03-28 2009-04-15 Nxp股份有限公司 用于集成电路的功率半导体器件结构及其制造方法
US20080150013A1 (en) * 2006-12-22 2008-06-26 Alpha & Omega Semiconductor, Ltd Split gate formation with high density plasma (HDP) oxide layer as inter-polysilicon insulation layer
US8058687B2 (en) * 2007-01-30 2011-11-15 Alpha & Omega Semiconductor, Ltd. Split gate with different gate materials and work functions to reduce gate resistance of ultra high density MOSFET
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US9570404B2 (en) * 2011-04-28 2017-02-14 Alpha And Omega Semiconductor Incorporated Flexible Crss adjustment in a SGT MOSFET to smooth waveforms and to avoid EMI in DC-DC application
DE102011054372B4 (de) * 2011-10-11 2013-11-21 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitertransistorstruktur
CN203481240U (zh) * 2013-03-15 2014-03-12 英飞凌科技奥地利有限公司 一种半导体器件

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