CN203481240U

CN203481240U - 一种半导体器件

Info

Publication number: CN203481240U
Application number: CN201320118046.4U
Authority: CN
Inventors: O.布兰克; W.里格
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2013-03-15
Filing date: 2013-03-15
Publication date: 2014-03-12
Anticipated expiration: 2023-03-15

Abstract

本实用新型公开了一种半导体器件,该器件包括:半导体本体;半导体本体中的单元区域，其中单元区域包括至少一个沟槽场效应晶体管结构，所述结构包括：漏极区，漂移区，源极区，本体区，纵向延伸穿过源极区与本体区并进入漂移区的沟槽,其中形成沟槽使得源极区和本体区在横向上比漂移区宽，形成在沟槽中的第一场板和其上的栅极区，其中第一场板和栅极区彼此以绝缘层绝缘,栅极区与围绕的半导体本体以栅氧化物绝缘，并且第一场板与围绕的半导体本体以栅氧化物绝缘，其中沟槽底部的场氧化物比沟槽侧壁的场氧化物厚；位于半导体本体第二表面上的层间介电层；以及延伸穿过层间介电层中的接触孔并且电连接到源极区和本体区的源极金属化层。

Description

一种半导体器件

技术领域

本实用新型涉及半导体器件制造领域，特别涉及一种半导体器件。

背景技术

功率场效应晶体管（Power MOSFETs）被广泛的用作消费电子产品、工业机器、汽车以及高速火车等中的电功率转换的器件。通过结构上的改进，性能提高也逐年得到实现。与平面型器件相比，采用沟槽技术的功率场效应晶体管提供了每单位面积上具有显著增长的沟道宽度。并且，采用沟槽技术的半导体器件提供了优异的开关特性，并且被用在要求快速开关的应用中。

在公知的沟槽MOSFET情况下，仍需进一步提高Rds（on）x A。

已有的方案大致遵循图4所示的总体结构。在图4中提供采用n型MOSFET为示例的场板半导体器件。场板半导体器件可以是p型MOSFET。提供重掺杂（在本示例中为n+掺杂）的衬底以形成漏极区405。衬底可以包括但不限于硅。所述漏极区405电连接到半导体器件40的底部表面处的漏极金属400。例如，通过外延生长在所述漏极区405上形成漂移区410（在本示例中为n掺杂）。在所述漂移区410上方形成与所述漂移区410具有相同导电类型的源极区425（本示例中为n+型），并且该源极区通过接触孔电连接到半导体器件40的顶部表面处的源金属430。在所述源极区425和所述漂移区410之间形成与所述漂移区410具有互补导电类型的本体区420。所述源金属430也与所述本体区电接触。如果将合适的电压施加到如下所述的栅极，则在所述本体区中形成器件的沟道。沟槽435延伸穿过所述区域425和420并且进入到所述漂移区410。两个相邻沟槽间的部分构成了台面区。所述沟槽435中具有栅极区450。所述栅极区450电连接至栅极金属。在器件导通状态下向栅极金属施加电压信号，其以熟知的方式在所述区域420中引起沟道并在所述源极区425和漏极区410之间控制这个沟道中的电流流动。场板445设置在沟槽中并位于所述栅极区450的下方。所述场板445和所述栅极区450彼此以绝缘层446绝缘。所述栅极区450与围绕的本体以栅氧化物451绝缘，并且场板445与围绕的本体以栅氧化物440绝缘。所述层（一层或多层）例如可以由二氧化硅组成。

为了使Rds(on) x A尽可能的低，最好是将沟槽间的台面区宽度尽可能地最小化以允许对所述台面区的较高的掺杂并且提高沟道密度。然而，事实上存在这样的限制，即所述源极区和本体区必须实现为接触。在自调整接触的情况下，由于光刻步骤或者由于层厚度的变化，这样的接触需要一最小的空间并且受定位公差的影响。因此，台面不能按照所需要的那样缩小很多。

另一个限制是场氧化物的厚度，其也同样消耗很大一部分半导体本体材料，例如硅。沟槽晶体管的击穿电压由场氧化物厚度限定。考虑到发生在位于底部沟槽处的硅中的击穿（钉扎在沟槽底部），击穿电压由沟槽底部的场氧化物的厚度限定。因此，在不减小击穿电压的情况下，沟槽侧壁的场氧化物可以比沟槽底部的氧化物薄。因此，换言之，沟槽侧壁的较厚的场氧化物比所必须的情形需消耗更多的硅，这将导致高的Rdson*A。

实用新型内容

本实用新型致力于解决前述问题。本实用新型提供一种半导体器件,该器件包括:半导体本体; 所述半导体本体中的单元区域，其中所述单元区域包括至少一个沟槽场效应晶体管结构，所述结构包括：与半导体本体的第一表面邻接的第一导电类型的漏极区；位于所述漏极区上的第一导电类型的漂移区；与半导体本体的第二表面邻接的第一导电类型的源极区；形成在所述源极区与所述漂移区之间的具有与所述第一导电类型互补的第二导电类型的本体区; 纵向延伸穿过所述源极区与所述本体区并进入所述漂移区的沟槽, 其中形成所述沟槽使得所述源极区和所述本体区在横向上比所述漂移区宽;形成在所述沟槽中的第一场板和其上的栅极区，其中所述第一场板和所述栅极区彼此以绝缘层绝缘,所述栅极区与围绕的半导体本体以栅氧化物绝缘，并且所述第一场板与围绕的半导体本体以栅氧化物绝缘，其中沟槽底部的场氧化物比沟槽侧壁的场氧化物厚；

位于所述半导体本体第二表面上的层间介电层；以及延伸穿过所述层间介电层中的接触孔并且电连接到所述源极区和本体区的源极金属化层。

在一个实施例中，所述沟槽底部的最厚点的场氧化物比所述沟槽侧壁的最薄点的场氧化物至少厚5%。

在另一个实施例中，所述半导体器件进一步包括围绕所述单元区域的边缘区域，在所述边缘区域中提供终止沟槽，其具有未凹陷入所述沟槽的第二场板。

在另一个实施例中，所述源极区与本体区的宽度比下方的所述漂移区至少增大10%。

在另一个实施例中，所述第一场板电连接至所述源极金属化层。

在另一个实施例中，所述第一场板电连接至栅极金属化层。

在另一个实施例中，如果所述单元区域包括多于一个沟槽场效应晶体管结构，所述第一场板部分电连接至栅极金属化层，并且部分电连接至所述源极金属化层。

在另一个实施例中，所述第一场板浮置。

在另一个实施例中，所述第一场板和所述栅极区均由多晶硅形成。

在另一个实施例中，所述第一导电类型为n型，因此所述半导体器件构成n-MOSFET。

在另一个实施例中，所述第一导电类型为p型，因此所述半导体器件构成p-MOSFET。

附图说明

以下参照附图来说明示例。附图用于说明基本原理，因此仅就用于理解基本原理的方面予以说明。所述附图并非按比例绘制。在附图中，相同的附图标记表示相同的特征。

包括图1（a）—1（f）的图1为示出依据本实用新型的半导体器件的工艺顺序。

图2为依据本实用新型的半导体器件的中间结构。

图3 为依据本实用新型的具有漂移区中的窄台面及不均匀的场氧化物层厚度的半导体器件的最终结构。

图4 为依据现有技术的半导体器件的示意结构。

应当注意的是附图为示意性的且并非按比例绘制。为了清晰和方便，这些附图中某些部分的相对尺寸和比例被放大或缩小显示。在所修改的不同的实施例中，相同的附图标记被大体用来表示相同或相似的特征。

具体实施方式

以下参照附图进行详细的描述，所述附图形成本实用新型的一部分，且在本实用新型中，附图通过对实施本实用新型的具体实施例的解释表示出来。应当理解的是在不偏离本实用新型的范围的情况下可以采用其它的实施例且可以进行结构上或逻辑上的改变。例如，对于一个实施例解释或描述的特征可被用于其它实施例或与其它实施例结合来生成另一个实施例。其意图在于本实用新型包括这样的修改和变化。这些示例用特定的语句描述，但它们不应被理解为对所附的权利要求范围的限制。附图仅出于解释性目的且并非按比例绘制。除非特别说明，出于清楚的目的，相应的元件在不同的附图中采用同样的附图标记表示。

术语 "具有", "含有", "包括, "包含"等是开放性的，它们表示所描述的结构，元件或者特征的存在，但并不排除额外元件或特征。除非在文中特别说明外，冠词"一个" 和 "这个"意在包括复数个和单数个。

附图通过在掺杂类型"n" 或 "p"之后指示"+" 或 "-" 来表示相对掺杂浓度。例如，"n-" 表示一个比n掺杂区的掺杂浓度低的掺杂浓度，而"n+"掺杂区具有比n掺杂区的掺杂浓度高的掺杂浓度。具有相同相对掺杂浓度的掺杂区并不一定具有相同的绝对掺杂浓度。例如，两个不同的n掺杂区可以具有相同的或不同的绝对掺杂浓度。

词语"电连接"描述电连接元件间的永久性的低欧姆连接，例如，相关元件间的直接接触或经由金属和/或高掺杂的半导体的低欧姆连接。

包括图1（a）—1（f）的图1示出了一种方法,通过该方法所述源极区和本体区中的台面宽度可以增加。

在图1（a）中，提供一半导体本体，所述半导体本体可以包括传统的半导体材料，例如硅（Si）、锗(Ge)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)等。所述半导体本体特别是单晶硅。

采用传统的光刻/刻蚀工艺在所述半导体本体中形成沟槽100，如图1（a）所示。

在沟槽100中沉积假材料，例如氧化硅。执行回蚀以使假材料105凹陷，使得在所述沟槽100中形成假材料凹陷，如图1（b）所示。

在上述结构上沉积保护材料（例如，氮化物）110，该保护材料具有与所述假材料相关的刻蚀选择性，如图1（c）所示。接着，所述假材料上的保护材料被移除，但沟槽侧壁上的保护材料被保留，所述保留的保护材料构成侧墙，如图1（d）所示。所述侧墙可以保护稍后包括所述源极区和本体区以及所述源接触的区域。

接着以，通过相对于所述侧墙材料和所述半导体具有选择性的传统的刻蚀工艺移除所述假材料105，如图1（e）所示。

然后，执行场氧化。在氧化期间氧化物生长进入未被所述侧墙保护的所述半导体本体中以形成场氧化物115,如图1(f)所示，但是，热氧化并不消耗保护区中的半导体本体。因此，漂移区中的台面区可以被选择为很小。

另一种提供这样瓶状沟槽的方法是采用例如氮化铝（AlN）来进行原子层淀积。因此，沿着沟槽侧壁自顶朝底生长氮化铝层，随后所述氮化铝层掩蔽所述沟槽侧壁最上面部分的氧化。

第三种方法是采用上述氮化硅层或氮化铝层作为各向同性刻蚀的掩蔽层来改变所述沟槽以提供瓶状沟槽。接着，在去除所述掩蔽层之后（但也可以是之前）执行氧化。

最后一种方法，采用等离子体刻蚀方法提供所述瓶状沟槽，其中，例如在波希工艺（Bosch process）中可以提供对上方侧壁的合适掩蔽。

采用上述方法能够提供具有不受源接触限制的最小台面宽度的沟槽晶体管。

由于具有非常窄的台面的沟槽晶体管将半导体本体例如硅的击穿钉扎在沟槽底部，因此为了增大击穿电压同时保持沟槽侧壁的场氧化物的厚度恒定而增加沟槽底部的场氧化物是有意义的。由于沟槽侧壁的氧化物厚度较薄,因此消耗的硅较少,Rdson*A下降。在窄的台面与厚的底部场氧化物相结合的情况下，与图4所示的器件相比Rdson*A可被减小。

厚的底部场氧化物可以在（例如，采用上述第一种方法的）热场氧化之前或之后或者（例如，采用上述第二种方法的）场氧化物淀积之前或之后在沟槽中进行高密度等离子体（HDP）淀积实现。另一种增大沟槽底部的厚度的可能的方法为在沟槽侧壁引入侧墙（例如，氮化物）并仅在沟槽底部去除该侧墙，并且在沟槽底部进行热氧化，而沟槽侧壁被侧墙所掩蔽。当然，存在很多的可能，这不应限制本实用新型。

图3示出了依据本实用新型的采用上述方法形成的半导体器件结构。在一个实施例中，所述半导体器件可以仅包括单元区域中的结构。在另一个实施例中，其可以包括包含至少一个沟槽场效应晶体管结构的单元区域和边缘区域，其中所述沟槽场效应晶体管结构具有窄的台面和沟槽底部的厚的场氧化物，所述边缘区域包含终止沟槽。对于后者，推荐不带有凹陷场板的边缘终止沟槽。如果所述场板没有凹陷，此电极避免电势进入到终止沟槽的上部，因此提高了阻断能力。

图3示出了依据本实用新型的半导体器件。提供半导体本体，其可包括但并不限于，硅。所述半导体本体被分成单元区域和围绕所述单元区域的边缘区域。半导体本体的底部被重掺杂（本示例中为n+掺杂）以形成漏极区300。所述漏极区300可电连接至漏极金属。所述单元区域包括至少一个沟槽场效应晶体管结构（图3中示出两个）。所述沟槽场效应晶体管结构包括漏极区300，形成在所述漏极区300上的漂移区302（本示例中为n掺杂），形成在所述半导体本体顶部的与所述漂移区302具有相同的导电类型（本示例中为n+型）的源极区330，形成在所述源极区330和所述漂移区302之间的与所述漂移区302具有互补导电类型（本示例中为P型）的本体区325。所述本体区用作所述器件的沟道。

所述沟槽场效应晶体管结构包括延伸穿过所述源极区330和所述本体区325并进入所述漂移区302的沟槽。沟槽外部的部分构成台面区。采用图1所示的方法，将沟槽形成为瓶状结构，使得所述源极区330和所述本体区325所处的所述台面区的上部比所述漂移区302所处的台面区的下部宽。优选地，所述源极区和本体区的宽度与下面的漂移区相比至少增加10%，更优选地，至少增加50%以得到较低的台面电阻。

在沟槽中形成场板315和其上的栅极区320，所述场板315和所述栅极区320彼此以绝缘层346绝缘。所述栅极区320与围绕的半导体本体以栅氧化物351绝缘，并且场板315与围绕的半导体本体以栅氧化物305绝缘。

由图3可见，所述场板315凹陷入所述沟槽，也就是说，所述场板并不延伸至所述沟槽的顶部（即，所述半导体本体的顶部表面）。

所述场板和所述栅极区，例如，由多晶硅形成。所述栅极区可以电连接到栅极金属化层（图中未示出）。所述场板315可以不与半导体器件的其他元件相连，因此可以浮置。依据一个实施例，所述场板315可以电连接至源极金属化层345，其将在后面予以讨论。依据其它实施例，所述场板315可以电连接至栅极金属化层。依据另外的实施例，如果单元区域包括多于一个沟槽场效应晶体管结构，所述场板315可以部分电连接至栅极金属化层而部分电连接至源极金属化层。采用上述方法增加沟槽底部的场氧化物，使得沟槽底部的场氧化物比沟槽侧壁的场氧化物厚，也就是说，所述场板与所述沟槽底部间的厚度比所述场板与所述沟槽侧壁间的厚度大，即，d1>d2。优选地，所述沟槽底部的最厚点的场氧化物比所述沟槽侧壁的最薄点的场氧化物至少厚5%。

所述半导体器件还可以包括边缘区域。在所述边缘区域中提供用介电层填充的终止沟槽310。在沟槽中提供未凹陷入所述沟槽的场板316，并且所述沟槽中不具有栅极区。词语“不凹陷”意思是所述场板大致延伸至所述沟槽的顶部（即，所述半导体本体顶部表面），其可从图2所示的方法得到。在图2中，所述单元区域中的沟槽205具有侧墙210和凹陷的假材料200，而所述边缘区域中的沟槽215不具有凹陷的假材料200。

所述半导体进一步包括位于半导体本体顶部表面的层间介电层335和源极金属化层345。所述源极金属化层345延伸穿过所述层间介电层中的接触孔并与所述源极区和本体区电连接。

尽管在图3中以n型MOSFET为例示出了本实用新型的半导体器件，但是本领域技术人员应当理解本实用新型所要求保护的半导体器件完全可以实现为p型MOSFET器件。在p型MOSFET中，所述源极区330和漂移区302为p掺杂，而所述本体区3325为n掺杂。

考虑到上述范围内的变化和应用，应当理解的是本实用新型不应被上述描述以及所述附图限制。相反地，本实用新型仅由下述权利要求及其合法等价物限制。

Claims

1.一种半导体器件, 其特征在于, 所述器件包括:

半导体本体;

所述半导体本体中的单元区域，其中所述单元区域包括至少一个沟槽场效应晶体管结构，所述结构包括：

与半导体本体的第一表面邻接的第一导电类型的漏极区（300）；

位于所述漏极区上的第一导电类型的漂移区（302）；

与半导体本体的第二表面邻接的第一导电类型的源极区（330）；

形成在所述源极区（330）与所述漂移区（302）之间的具有与所述第一导电类型互补的第二导电类型的本体区（325）;

纵向延伸穿过所述源极区（330）与所述本体区（325）并进入所述漂移区（302）的沟槽, 其中形成所述沟槽使得所述源极区和所述本体区在横向上比所述漂移区宽;

形成在所述沟槽中的第一场板（315）和其上的栅极区（320），其中所述第一场板（315）和所述栅极区（320）彼此以绝缘层(346)绝缘,所述栅极区(320)与围绕的半导体本体以栅氧化物(351)绝缘，并且所述第一场板（315）与围绕的半导体本体以栅氧化物（305）绝缘，其中沟槽底部的场氧化物比沟槽侧壁的场氧化物厚；

位于所述半导体本体第二表面上的层间介电层；以及

延伸穿过所述层间介电层中的接触孔并且电连接到所述源极区和本体区的源极金属化层（345）。

2.如权利要求1所述的半导体器件, 其特征在于, 所述沟槽底部的最厚点的场氧化物比所述沟槽侧壁的最薄点的场氧化物至少厚5%。

3.如权利要求1所述的半导体器件, 其特征在于, 所述半导体器件进一步包括围绕所述单元区域的边缘区域，在所述边缘区域中提供终止沟槽（310），其具有未凹陷入所述沟槽的第二场板（316）。

4.如权利要求1所述的半导体器件, 其特征在于, 所述源极区与本体区的宽度比下方的所述漂移区至少增大10%。

5.如权利要求1所述的半导体器件, 其特征在于, 所述第一场板电连接至所述源极金属化层。

6.如权利要求1所述的半导体器件, 其特征在于, 所述第一场板电连接至栅极金属化层。

7.如权利要求1所述的半导体器件, 其特征在于, 如果所述单元区域包括多于一个沟槽场效应晶体管结构，所述第一场板部分电连接至栅极金属化层，并且部分电连接至所述源极金属化层。

8.如权利要求1所述的半导体器件, 其特征在于, 所述第一场板浮置。

9.如权利要求1所述的半导体器件, 其特征在于, 所述第一场板（315）和所述栅极区（320）均由多晶硅形成。

10.如权利要求1-9之一所述的半导体器件, 其特征在于, 所述第一导电类型为n型，因此所述半导体器件构成n-MOSFET。

11.如权利要求1-9之一所述的半导体器件, 其特征在于, 所述第一导电类型为p型，因此所述半导体器件构成p-MOSFET。