KR20200040197A - 반도체 디바이스, 반도체 컴포넌트 및 반도체 디바이스의 제조 방법 - Google Patents

반도체 디바이스, 반도체 컴포넌트 및 반도체 디바이스의 제조 방법 Download PDF

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KR20200040197A
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semiconductor
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코블린스키 카스텐 본
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인피니언 테크놀로지스 오스트리아 아게
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    • H01L2224/0554—External layer
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    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227—Connecting the strap to a bond pad of the item
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
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Abstract

실시예에서, 반도체 디바이스는, 제 1 주 표면, 제 1 주 표면에 대향하는 제 2 주 표면, 및 적어도 하나의 트랜지스터 디바이스 구조체를 포함하는 반도체 바디와, 제 1 주 표면 상에 배열된 소스 패드 및 게이트 패드와, 드레인 패드와, 추가 디바이스 구조체에 결합된 적어도 하나의 추가 접촉 패드를 포함한다. 드레인 패드 및 적어도 하나의 추가 접촉 패드는 제 2 주 표면 상에 배열된다.

Description

반도체 디바이스, 반도체 컴포넌트 및 반도체 디바이스의 제조 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR COMPONENT AND METHOD OF FABRICATING A SEMICONDUCTOR DEVICE}
트랜지스터는 전력 전자 애플리케이션에서 스위칭을 위해 사용된다. 전력 애플리케이션을 위한 일반적인 트랜지스터 디바이스로는 Si CoolMOS®, Si 전력 MOSFET 및 Si 절연 게이트 바이폴라 트랜지스터(IGBT)가 있다. 수직 MOSFET은 수직 드리프트 경로를 가지며, 트랜지스터 구조체를 포함하는 반도체 다이의 상부 표면 상의 소스 패드 및 게이트 패드와, 하부 표면 상의 드레인 패드를 포함한다.
US 2014/0319602 A1은 2개의 전기 절연 영역을 갖는 반도체 다이를 개시하고있다. 제 1 영역에는 파워 트랜지스터가 배열되고, 제 2 영역에는 게이트 드라이버 트랜지스터가 배열된다.
전력 스위칭을 위한 전력 트랜지스터의 주 기능 외에 추가 기능을 포함하는 디바이스가 바람직하다.
실시예에서, 반도체 디바이스는, 제 1 주 표면, 제 1 주 표면에 대향하는 제 2 주 표면 및 적어도 하나의 트랜지스터 디바이스 구조체를 포함하는 반도체 바디와, 제 1 주 표면 상에 배열된 소스 패드 및 게이트 패드와, 드레인 패드와, 추가 디바이스 구조체에 결합된 적어도 하나의 추가 접촉 패드를 포함한다. 드레인 패드 및 하나 이상의 추가 접촉 패드는 제 2 주 표면 상에 배열된다.
실시예에서, 반도체 디바이스를 제조하는 방법은, 제 1 주 표면, 제 1 주 표면에 대향하는 제 2 주 표면, 적어도 하나의 트랜지스터 디바이스 구조체, 추가 디바이스 구조체, 제 1 주 표면 상에 배열된 소스 패드 및 게이트 패드, 및 제 2 주 표면 상에 배열된 하나 이상의 불연속 부분을 포함하는 절연 층을 포함하는 반도체 바디를 제공하는 단계를 포함한다. 이 방법은, 반도체 바디의 제 2 주 표면 상에 포토레지스트 층을 증착하는 단계와, 포토레지스트 층의 미리 정의된 영역의 표면 거칠기를 증가시켜 표면 프로파일을 생성하는 단계와, 반도체 바디를 플라즈마 에칭함으로써, 포토레지스트 층의 표면 프로파일이 반도체 바디의 제 2 주 표면으로 전사되어 제 2 주 표면이 절연 층의 불연속 부분에 수평으로 인접하는 영역에서 거칠어지게 하는 단계와, 거칠어진 영역 및 절연 층의 불연속 부분 상에 시드 층을 증착하는 단계와, 시드 층 상에 전도 층을 증착하는 단계와, 시드 층 및 전도 층을 구조화하여 제 2 주 표면 상에 드레인 패드 및 적어도 하나의 추가 접촉 패드를 형성하는 단계를 더 포함하는데, 추가 접촉 패드는 추가 디바이스 구조체에 전기적으로 결합된다.
당업자는 다음의 상세한 설명을 읽고 첨부 도면을 볼 때 추가적인 특징 및 장점을 인식할 것이다.
도면의 요소들은 반드시 서로에 대해 일정 비율로 그려진 것은 아니다. 동일한 참조 번호는 대응하는 유사한 부분을 나타낸다. 다양한 도시된 실시예의 특징들은 이들이 서로 배제하지 않는 한 조합될 수 있다. 예시적인 실시예가 도면에 도시되어 있으며, 이하의 설명에서 상세하게 설명된다.
도 1은 일 실시예에 따른 반도체 디바이스의 단면도를 도시한다.
도 2는 일 실시예에 따른 반도체 디바이스의 부분 단면도를 도시한다.
도 3은 반도체 디바이스의 후면의 사시도를 도시한다.
도 4는 패키지에 장착된 반도체 디바이스의 사시도를 도시한다.
도 5a는 일 실시예에 따른 반도체 디바이스의 후면 상의 접촉 패드의 단면도를 도시한다.
도 5b는 일 실시예에 따른 반도체 디바이스의 후면 상의 접촉 패드의 단면도를 도시한다.
도 6a 내지 도 6f를 포함하는 도 6은 반도체 디바이스를 제조하는 방법을 도시한다.
도 7은 반도체 디바이스의 표면의 표면 거칠기를 증가시키는 방법을 도시한다.
도 8은 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
이하의 상세한 설명에서는, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 도시한 첨부 도면을 참조한다. 이와 관련하여, "상부", "하부", "전면", "후면", "선두", "후미" 등과 같은 방향성 용어는 설명되고 있는 도면의 방향과 관련하여 사용된다. 실시예들의 컴포넌트들은 다수의 상이한 방향으로 위치될 수 있기 때문에, 방향성 용어는 예시의 목적으로 사용되며 결코 제한하려는 것이 아니다. 다른 실시예들이 사용될 수 있으며, 본 발명의 범위를 벗어나지 않으면서 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 이하의 상세한 설명은 제한적인 의미로 간주되지 않아야 하며, 본 발명의 범위는 첨부된 청구범위에 의해 정의된다.
다수의 예시적인 실시예가 아래에서 설명될 것이다. 이 경우, 동일한 구조적 특징들은 도면에서 동일하거나 유사한 참조 부호로 식별된다. 본 설명의 맥락에서, "수평" 또는 "수평 방향"은 반도체 재료 또는 반도체 캐리어의 수평 범위에 일반적으로 평행하게 이어지는 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서, 수평 방향은 일반적으로 이러한 표면 또는 측면에 평행하게 연장된다. 이와 대조적으로, "수직" 또는 "수직 방향"이라는 용어는 이러한 표면 또는 측면 및 그에 따라 수평 방향에 일반적으로 수직으로 이어지는 방향을 의미하는 것으로 이해되어야 한다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 이어진다.
본 명세서에서 사용될 때, 층, 영역 또는 기판과 같은 요소가 다른 요소 "위(상)"에 있다거나 또는 다른 요소 "위로(상으로)" 연장된다고 언급될 경우, 이것은 다른 요소 바로 위에 있거나 다른 요소 바로 위로 연장될 수도 있고, 또는 중간 요소가 존재할 수도 있다. 반대로, 어떤 요소가 다른 요소 "바로 위에" 있다거나 "바로 위로" 연장된다고 언급될 때에는, 어떠한 중간 요소도 존재하지 않는다.
본 명세서에서 사용될 때, 어떤 요소가 다른 요소에 "접속되어" 있다거나 "결합되어" 있는 것으로 언급될 경우, 이것은 다른 컴포넌트에 직접 접속되거나 결합될 수도 있고, 또는 중간 요소가 존재할 수도 있다. 반대로, 어떤 요소가 다른 요소에 "직접 접속되어" 있다거나 "직접 결합되어" 있다고 언급될 경우, 어떠한 중간 요소도 존재하지 않는다.
도 1은 실시예에 따른 반도체 디바이스(10)의 단면도를 도시한다. 반도체 디바이스(10)는, 제 1 주 표면(12) 및 제 1 주 표면(12)에 대향하는 제 2 주 표면(13)을 포함하는 반도체 바디(11)를 포함한다. 반도체 바디(11)는 적어도 하나의 트랜지스터 디바이스 구조체(14)를 포함한다. 반도체 바디(11)는 반도체 다이 또는 반도체 칩으로도 언급될 수 있다. 반도체 디바이스(10)는 제 1 주 표면 상에 배열된 소스 패드(15) 및 게이트 패드(16)와, 제 2 주 표면(13) 상에 배열된 드레인 패드(17)를 포함한다. 반도체 디바이스(10)는 또한 제 2 주 표면(13) 상에 배열되는 추가 접촉 패드(18)를 포함한다. 추가 접촉 패드(18)는 라인(19)에 의해 개략적으로 표시된 바와 같이 추가 디바이스 구조체(20)에 결합된다.
트랜지스터 디바이스(14)는 전력 스위치일 수도 있고, 수직 FET(Field Effect Transistor) 디바이스, 예를 들어, 소스 패드(15) 및 드레인 패드(16)가 반도체 바디(11)의 대향하는 주 표면 상에 배열되면서 수직 드리프트 경로를 갖는 MOSFET일 수도 있다.
추가 디바이스 구조체(20)는 반도체 바디(11) 내에 또는 반도체 바디(11) 상에 위치된다. 추가 디바이스 구조체(20)는 디바이스의 파라미터, 예를 들어 전압 또는 전류가 변경될 수 있는 구조체를 포함한다. 추가 디바이스 구조체(20)는, 예를 들어 전압, 전류를 인가함으로써 디바이스의 파라미터가 변경될 수 있는 하부 구조체를 포함할 수 있다. 몇몇 실시예에서, 추가 디바이스 구조체는 드라이버 신호를 변경하기 위한 하부 구조체를 포함한다. 드라이버 신호는 반도체 디바이스(10)의 트랜지스터 디바이스(14)에 인가되는 게이트 드라이버 신호일 수 있다. 트랜지스터 디바이스(14)는 전력 스위칭을 제공할 수 있다. 몇몇 실시예에서, 추가 디바이스 구조체 또는 하부 구조체(20)는 반도체 바디(11)에서 트랜지스터 디바이스(14)의 스위칭 주파수를 증가시키기 위해 사용될 수 있다.
추가 디바이스 구조체(20)는 트랜지스터 디바이스 구조체(14) 및 반도체 바디(11)의 나머지로부터 물리적으로 분리되고 전기적으로 격리될 수 있다.
반도체 디바이스(10)는 드레인 패드(17)에 의해 제공되는 스위칭 트랜지스터 디바이스 구조체 기능에 추가하여 부가적 기능을 포함하는 제 2 주 표면(13)을 포함하며, 이는 일반적으로 반도체 바디(11)의 후면으로 지칭된다. 반도체 디바이스(10)는 기능화된 후면을 갖는 것으로 설명될 수 있다. 이 배열은 반도체 디바이스(10)가 소위 소스 하방 배열(source down arrangement)에 사용되는 실시예에서 유용할 수 있는데, 여기서 소스 패드(15) 및 게이트 패드(16)는 리드 프레임과 같은 재분배 기판 쪽을 향하고 그 위에 장착되고, 드레인 패드(17)는 재분배 기판으로부터 멀어지는 쪽을 향한다. 반도체 다이(11)의 소스 하방 위치에서 위쪽을 향하는 제 2 주 표면(13) 상에 하나 이상의 추가 접촉 패드(18)를 포함시킴으로써, 재분배 기판에 의해 제공되어야 하는 전도성 재분배 트레이스 또는 리드의 수는 예를 들어 단순히 소스 패드(15) 및 게이트 패드(16)로 감소되고, 다른 수단에 의해 전기적으로 접촉되는 제 2 주 표면(13) 상의 접촉 패드의 수는 증가된다. 이제 제 2 주 표면(13)인 위쪽을 향하는 표면에 전기적 접속을 제공하는 것은, 예를 들어 본드 와이어, 접촉 클립 접속과 같은 부가적 전기 커넥터를 사용함으로써 보다 간단하게 달성될 수 있다.
반도체 디바이스(10)는, 예를 들어 MOSFET 디바이스의 경우에서와 같이 소스, 드레인 및 게이트로 표시되는 접촉 패드를 갖는 트랜지스터 디바이스(21)로 제한되지 않는다. 반도체 다이는 또한 예를 들어 절연 게이트 바이폴라 트랜지스터(IGBT) 또는 바이폴라 접합 트랜지스터(BJT)를 포함할 수 있는데, 이 경우 이들 요소의 용어는 일반적으로 MOSFET 디바이스에 사용되는 것과 상이하다. IGBT 디바이스의 경우, 소스는 이미터이고 드레인은 컬렉터이다. BJT 디바이스의 경우, 소스는 이미터이고 드레인은 컬렉터 접촉 패드이며 게이트는 베이스이다. 따라서, 본 명세서에서 사용될 때, 트랜지스터 디바이스의 유형에 적합하게, "소스"는 또한 이미터를 포함하고, "드레인"은 또한 컬렉터를 포함하고 "게이트"는 또한 베이스를 포함한다.
도 2는 일 실시예에 따른 반도체 디바이스(30)의 부분 단면도를 도시한다. 반도체 디바이스(30)는 제 1 주 표면(도 2의 부분 단면도에서는 볼 수 없음) 및 제 1 주 표면에 대향하는 제 2 주 표면(32)을 포함하는 반도체 바디(31)를 갖는다. 도 1에 도시된 실시예에서와 같이, 반도체 바디(31)는 적어도 하나의 트랜지스터 디바이스 구조체(33) 및 적어도 하나의 추가 디바이스 구조체(34)을 포함한다. 드레인 패드(35) 및 추가 접촉 패드(36)(드레인 패드(35)로부터 수평으로 이격되어 있음)는 제 2 주 표면(32) 상에 배열된다. 트랜지스터 디바이스 구조체(33)는 전력 스위칭을 위한 수직 전력 트랜지스터 디바이스일 수 있다.
추가 접촉 패드(36)는, 추가 접촉 패드(36)와 제 2 주 표면(32) 사이에 배열되는 절연 층(37)에 의해 반도체 바디(31)로부터 이격되고 전기적으로 절연된다. 절연 층(37)은 절연 층(37)의 하나의 불연속 부분인 것으로 간주될 수 있는 정의된 영역을 가질 수 있다. 드레인 접촉 패드(35)는 반도체 바디(31)의 제 2 주 표면(32)에 위치된 트랜지스터 디바이스(33)의 드레인 영역에 대한 저 저항 접속을 만들기 위해 제 2 주 표면(32) 바로 위에 위치될 수 있다.
몇몇 실시예에서, 반도체 디바이스(30)는, 추가 접촉 패드(36)에 전기적으로 결합되고 반도체 바디(31)로부터 전기적으로 절연되는 전도성 비아(38)를 포함할 수 있다. 전도성 비아(38)는 추가 접촉 패드(36)를 추가 디바이스 구조체(34)에 결합시키기 위해 사용될 수 있다.
전도성 비아(38)는, 반도체 바디(31)의 내부에 위치되고 반도체 바디(31)의 재료에 의해 정의되는 비아 또는 스루홀(39)에 의해 제공될 수 있다. 스루홀(39)은 절연 재료(40)로 라이닝되고, 전도성 재료(41)가 스루홀(39) 내에 위치되고 절연 층(40)에 의해 반도체 바디(31)로부터 전기적으로 절연되어 전도성 비아(38)를 형성한다. 절연 층(40)은 반도체 다이(31)의 제 2 주 표면(32) 상에 배열된 절연 층(37)과 접촉할 수 있고, 전도성 재료(41)는 추가 접촉 패드(36)와 접촉할 수 있다.
절연 층(37)은 개구(42)를 포함하는 불연속 부분을 포함한다. 몇몇 실시예에서, 추가 접촉 패드(36)는 개방부(42) 내로 연장되어 전도성 비아(38) 내에 위치된 전도성 재료(41)와 접촉할 수 있다. 반도체 바디(31)의 제 2 주 표면(32)과 추가 접촉 패드(36) 사이에 배열된 절연 층(37) 및 전도성 비아(38)의 절연 라이닝(40)으로 인해, 추가 접촉 패드(36)는 반도체 바디(31)와 직접 접촉하지 않는다.
다른 실시예에서, 추가 접촉 패드(36)는 개구(42) 내로 연장되어 반도체 바디(31)의 제 2 주 표면(32)과 접촉한다. 예를 들어, 추가 디바이스 구조체(34)는, 개방부(42) 내로 연장되는 추가 접촉 패드(36)의 부분이 추가 디바이스 구조체(34)와 접촉하도록 후면(32)에 위치될 수 있다. 추가 디바이스 구조체(34)는 트랜지스터 구조체(33)로부터 전기적으로 격리될 수 있다. 예를 들어, 추가 디바이스 구조체(34)는 절연 층으로 라이닝되는 반도체 바디(31) 내에 적절하게 배열된다. 추가 접촉 패드(36)는 고리형 불연속 절연 층(37)에 의해 반도체 바디(31)의 제 2 주 표면(32)의 주변부로부터 이격될 수 있다.
절연 층(37)의 불연속 부분은 개구(42)를 둘러싸는 링 형상을 갖는 것으로 간주될 수 있다. 외부 윤곽은 예를 들어 정사각형, 직사각형, 원형 또는 육각형과 같은 상이한 형태를 가질 수 있다. 몇몇 실시예에서, 불연속 부분은 U자형을 가짐으로써, 접촉 패드(36)가 U자형 절연 층 상에 위치되고 U자형의 아암에 의해 제공된 개방부 내로 연장되어 제 2 주 표면(32) 또는 예를 들어 전도성 비아와 접촉하게 할 수 있다. 몇몇 실시예에서, 절연 층(37)의 불연속 부분은 링 형상의 적어도 하나의 측면으로부터 연장되는 연장부를 포함한다. 불연속 부분은 원위 단부에 위치된 개구 또는 개방부를 갖는 L자형 또는 길쭉한 형상을 가질 수 있다. 이 실시예에서, 링 형상의 개구는 절연 층의 불연속 부분 내에서 비대칭적으로 위치되는 것으로 간주될 수 있다. 링 형상은 연장부와 상이한 두께를 가지거나 동일한 두께를 가질 수 있다. 추가 접촉 패드(36)는 아래에 위치한 반도체 바디(31)로부터 계속 전기적으로 절연되면서 수평 방향 면적을 증가시키기 위해 연장부 상으로 연장될 수 있다.
몇몇 실시예에서, 반도체 디바이스(30)의 반도체 바디(31)의 제 2 주 표면(32)은 거친 표면을 포함한다. 몇몇 실시예에서, 전체 제 2 주 표면은 거친 표면을 포함한다. 몇몇 실시예에서, 주변 영역은 제 2 주 표면의 중심 영역보다 더 매끄럽고, 즉, 더 낮은 표면 거칠기를 갖는다.
도 2에 도시된 것과 같은 몇몇 실시예에서, 제 2 주 표면(32)의 미리 정의된 영역은 거칠어져서 거친 영역(43)을 형성하고, 제 2 주 표면(32)의 다른 부분은 거칠어지지 않고 거칠지 않은 영역(44)을 형성한다. 거칠지 않은 영역(44)은 거친 영역(43)보다 더 낮은 표면 거칠기를 갖는다. 하나 이상의 거칠지 않은 영역(44)은 제 2 주 표면(32)의 주변에서, 예를 들어 커프 영역(kerf region)(45) 내에 또는 절연 층(37), 특히 절연 층(37)의 불연속 부분에 의해 커버되는 제 2 주 표면(32)의 영역 내에 위치될 수 있다.
몇몇 실시예에서, 거친 표면(43)은 절연 층(37)에 의해 커버되지 않은 제 2 주 표면(32)의 영역 내에 제공된다. 거친 표면(43)은 드레인 패드(35) 아래에 위치될 수 있다.
몇몇 실시예에서는, 거친 표면(43) 상에 시드 층(46)이 위치되고 드레인 접촉 패드(35)는 시드 층(46) 상에 위치된다. 몇몇 실시예에서, 시드 층(46)은 절연 층(37) 상에 위치되어 추가 접촉 패드(36) 일부를 형성한다. 시드 층은 또한 제 2 주 표면의 거칠지 않은 영역(44) 상에 배열될 수 있다.
거친 표면(43)은 하나 이상의 접촉 패드, 예를 들어 드레인 접촉 패드(35)의 반도체 바디(31)에 대한 접착성을 증가시키기 위해 사용될 수 있다.
도 3은 반도체 바디의 후면 상의 불연속 절연 부분들의 실시예를 도시한다. 예로서, 도 2의 반도체 바디(31)의 후면(32)이 도시된다. 불연속 절연 영역(37)에 대한 3가지 다른 형태가 예로서 도시된다. 일 실시예에서, 불연속 절연 영역(37')은 폐쇄형 균일 구조를 가지며 정사각형 또는 직사각형 형태를 가질 수 있다. 불연속 부분(37')은 정사각형 또는 직사각형과 다른 측면 형태를 가질 수도 있는데, 예를 들어 원형, 타원형, 육각형 영역 또는 불규칙한 형태를 가질 수 있다.
다른 실시예에서, 불연속 절연 영역(37")은 반도체 바디의 제 2 주 표면(32)의 일부를 노출시키는 개방부(42)를 둘러싸는 링 형태(47)를 갖는다. 다른 실시예에서, 불연속 부분(37"')은 제 2 주 표면(32)을 노출시키는 개방부(42) 및 일체형 연장부(48)를 갖는 고리형 형태(47)를 갖는다. 연장부(48)는 실질적으로 정사각형 또는 직사각형 형상을 가질 수 있다. 그러나, 연장부(48)는 다른 형태, 예를 들어 원형 또는 반원형을 가질 수 있다. 몇몇 실시예에서, 불연속 부분(37"')의 측면 윤곽은 개방부(42)가 가지들 중 하나에 위치된 L자형 일 수 있다.
2개 이상의 불연속 절연 영역이 표면 상에 배열되는 실시예에서, 2개 이상의 불연속 절연 영역은 동일하거나 상이한 형상을 가질 수 있다.
도 4는 패키지(52) 내에 장착된 반도체 디바이스(51)의 배열(50)의 사시도를 도시한다. 패키지(52)는 절연 보드 상에 위치된 리드 프레임 또는 전도성 트레이스의 형태를 가질 수 있는 전도성 재분배 구조체(53)를 포함한다. 패키지(52)는 또한 예를 들어 도 4에 도시되지 않은 에폭시 수지를 포함할 수 있는 몰딩 형태의 하우징을 포함한다. 반도체 디바이스(51)는, 도 4에서 볼 수 없는 트랜지스터 디바이스 구조체, 제 1 주 표면(54) 상의 게이트 패드 및 소스 패드, 제 2 주 표면(56) 상의 드레인 패드(55)를 포함한다. 반도체 디바이스(51)의 제 1 주 표면(54)은 재분배 구조체(53)의 상부 표면(59)을 향해 아래로 향하므로 도 4의 사시도에서는 소스 및 게이트 패드를 볼 수 없다. 반도체 디바이스(51)는, 게이트 패드가 전도성 접속, 예를 들어 솔더 접속에 의해 제 1 트레이스(57)에 장착되고 소스 패드가 솔더 접속과 같은 전도성 접속에 의해 제 2 트레이스(58) 상에 장착되어 그에 접속되도록 재분배 기판(53) 상에 장착된다. 전도성 트레이스(57)는 전도성 트레이스(58)로부터 이격된다.
제 2 주 표면(56) 상의 드레인 패드(55)는 재분배 구조체(53)로부터 위로 향하고, 반도체 디바이스(51)로부터 이격되고 반도체 디바이스(51) 부근에 있는 재분배 구조체(53)의 제 3 전도성 부분(59)에 전도성 커넥터(60)에 의해 전기적으로 접속된다. 전도성 커넥터(60)는 예를 들어 접촉 클립 또는 하나 이상의 본드 와이어의 형태를 가질 수 있다.
반도체 디바이스(51)는 반도체 디바이스(51) 내의 하나 이상의 추가 디바이스 구조체에 접속되는 하나 이상의 추가 접촉 패드(61, 62) 및 드레인 패드(55)를 포함하는 제 2 주 표면(56)을 갖는다. 따라서, 제 2 주 표면(56)은 반도체 디바이스(51)의 트랜지스터 디바이스의 드레인 패드(55)의 기능에 추가하여 부가적 기능성을 제공한다.
드레인 패드(55)에 추가하여, 반도체 디바이스(51)의 제 2 주 표면(56)은 2개의 추가 접촉 패드(61, 62)를 포함한다. 제 1 접촉 패드(61)는 링 형태를 갖는 불연속 절연 영역(63) 상에 위치된다. 접촉 패드(61)는 절연 영역(63) 상에 배열되고 링 형태에 의해 정의된 개방부(64) 내로 연장된다. 접촉 패드(61)의 외부 표면은 실질적으로 평면이므로 링형 불연속 부분(63)에 의해 형성된 개방부(64)는 실질적으로 전도성 재료로 채워진다. 접촉 패드(61)는 반도체 디바이스(51) 내의 추가 디바이스 구조체에 전기적으로 결합된다. 접촉 패드(61)는 본드 와이어(59)에 의해 재분배 구조체(53)의 도시되지 않은 부분에 전기적으로 결합된다.
접촉 패드(62)는 절연 층의 불연속 부분(65) 상에 배열된다. 불연속 부분(65)은 링 형태(66) 및 링(66)의 일 측면으로부터 연장되는 연장부(67)를 갖는 부분을 갖는다. 링 형태(66)는 접촉 패드(62)가 연장되는 개방부(68)를 정의한다. 접촉 패드(62)는 본드 와이어(69)를 부착하기 위한 증가된 면적을 제공하는 연장부(67) 위로 연장된다. 본드 와이어(69)는 접촉 패드(62) 상에 위치되고, 링 부분(66)의 개방부(68) 및 접촉 패드(62)와 제 2 주 표면(56) 사이에 형성된 전기적 접속부에 수평으로 인접하게 위치된다. 연장부(67)에 의해 가능해진 접촉 패드(62)의 증가된 면적은 본드 와이어(69)가 보다 쉽게 형성될 수 있게 한다. 불연속 절연 부분(65), 접촉 패드(62) 및 본드 와이어(69)의 이러한 배열은, 반도체 디바이스(51)의 제 2 주 표면(56)과 접촉 패드(62) 사이에 위치하는 절연 층(65) 상에 본드 와이어(69)가 형성되기 때문에, 본드 와이어(69)의 형성 동안 접촉 패드(62)가 전기적으로 결합되는 하부 디바이스 구조체에 대한 손상을 방지하기 위해 사용될 수 있다.
후면인 제 2 표면(56) 상의 접촉 패드(61, 62)를 재분배 층의 부분들에 접속하기 위해 상이한 유형의 전기 접속이 사용될 수 있다. 예를 들어, 드레인 패드(55)는 접촉 클립과 같은 대 면적 전도성 커넥터에 의해 재분배 구조체(53)의 부분(59)에 접속될 수 있고, 접촉 패드(61, 62)는 각각 본드 와이어에 의해 재분배 구조체의 부분들에 접속될 수 있다. 다른 실시예에서, 동일한 유형의 커넥터가 각각의 접촉 패드에 사용될 수 있다. 몇몇 실시예에서, 커넥터의 유형은 각각의 접촉 패드에 대해 실질적으로 동일할 수 있지만, 크기가 상이할 수 있다. 예를 들어, 본드 와이어의 직경은 접촉 패드들 중 하나 이상에 대해 달라질 수 있다. 예를 들어, 하나 이상의 추가 접촉 패드(61, 62)는, 드레인 패드(55)를 재분배 구조체(53)에 접속하는 본드 와이어(들)보다 더 작은 직경을 갖는 본드 와이어에 의해 재분배 구조체(53)에 접속될 수 있다.
도 5a 및 도 5b를 포함하는 도 5는 상이한 형태의 2개의 추가 접촉 패드의 단면도를 도시한다. 도 4에 도시된 추가 접촉 패드(61, 62)가 상이한 형태의 예로서 사용된다.
도 5a는 추가 접촉 패드(62)의 단면도를 도시하고, 접촉 패드(62)의 전도성 재료가 절연 층(65)의 개방부(68) 내로 그리고 개방부(68)에 수평 방향으로 인접하게 배열되는 연장 부분(67) 상으로 연장되는 것을 도시한다. 접촉 패드(62)는 불연속 절연 부분(65)의 수평 범위보다 작은 수평 범위를 가지므로, 불연속 절연 부분(65)은 추가 접촉 패드(62)의 전도성 재료로부터 수평으로 바깥쪽으로 돌출된다. 이 배열은 반도체 디바이스(51)로부터 접촉 패드(62)의 전기적 격리를 증가시키는 것을 돕기 위해 사용된다.
불연속 절연 부분(65)의 개구부(68)는 폭(β)을 갖는다. 폭(β)은, 추가 접촉 패드(62)가 결합되어야 하는 반도체 바디(51) 내의 구조체(70)의 수평 방향 크기에 따라 선택된다. 예를 들어, 접촉 패드(62)의 하부에 있는 구조체(70)는 추가 디바이스 구조체에 결합된 전도성 접촉 비아를 포함할 수 있다. 이러한 유형의 구조체(70)에서는 절연 층의 불연속 부분(65)과 접촉 패드(62)의 수평 방향 형상이 본드 와이어(69)가 접속될 수 있는 이용 가능한 영역을 증가시키도록 폭은 비교적 작다. 본드 와이어(69)는 구조체(70)로부터 수평 방향으로 이격되어 인접하게 위치된다. 추가 접촉 패드(62) 및 불연속 절연 층(65)은 드레인 접촉 패드(55)로부터 거리(γ)만큼 분리된다. 거리(γ)는 동작 시에 접촉 패드(55, 62)가 받을 포텐셜의 차이에 따라 선택될 수 있다.
도 5b는 접촉 패드(61) 및 절연 부분(63)의 단면도를 도시한다. 접촉 패드(61)는 하부 구조체(70) 및 본드 와이어(69)의 크기에 대한 개구(64)의 크기(β)가 접촉 패드(62)와 상이하다. 도 5b에 도시된 실시예에서, 구조체(70) 및 개방부(64)는 본드 와이어(69)에 의해 요구되는 본딩 면적보다 크다. 이 실시예에서, 본드 와이어(69)는 구조체(70) 바로 위에 위치된다.
기능화된 후면을 갖는 반도체 디바이스를 제조하는 방법은 도 6a 내지 도 6f를 포함하는 도 6을 참조하여 설명될 것이다.
도 6은 커프 영역(82)에 의해 수평으로 분리된 복수의 디바이스 위치(81)를 포함하는 반도체 웨이퍼(80)를 도시한다. 디바이스 위치(81)는 커프 영역(82)이 정사각형 또는 직사각형 그리드를 형성하도록 행과 그리드로 배열될 수 있다.
몇몇 실시예에서, 커프 영역(82)은 웨이퍼(80)의 반도체 재료를 포함할 수 있다. 다른 실시예에서, 커프 영역(82')은 반도체 웨이퍼(80)의 전체 두께에 걸쳐 연장될 수 있는 절연 재료를 포함할 수 있다.
도 6a는 반도체 웨이퍼(80)의 제 1 주 표면(84)(일반적으로 전면으로 지칭됨)이 예를 들어 접착제를 사용하여 캐리어(83)의 표면(85) 상에 고정되도록 캐리어(83) 상에 위치된 반도체 웨이퍼(80)를 도시한다. 반도체 웨이퍼(80)의 디바이스 위치(81)는 제 1 주 표면(84)이 소스 패드(86) 및 드레인 패드(87)를 포함하도록 처리되었다. 전면(84)의 처리는 이 단계에서 완료될 수 있다.
도 6b에 도시된 바와 같이 절연 유전체 층(88)이 반도체 웨이퍼(80)의 제 2 주 표면(89)에 도포되고, 다음에 도 6c에 도시된 바와 같이 각각의 디바이스 위치(81)에서 하나 이상의 불연속 부분(90)을 제공하도록 구조화된다.
몇몇 실시예에서, 다음에 제 2 주 표면(89)은 거칠어진다. 몇몇 실시예에서는, 제 2 주 표면(89)의 선택된 영역이 거칠어진다. 도 6d에 도시된 바와 같이, 이들 실시예에서, 처리되지 않은, 즉, 거칠어지지 않은 채 유지되는 제 2 주 표면(89)의 영역을 커버하도록 구조화된 마스크(91)가 제 2 주 표면(89)에 도포된다. 예를 들어, 마스크(91)는 디바이스 위치(81)의 커프 영역(82) 및 주변 에지 영역을 커버할 수 있다. 마스크(91)는 또한 절연 층의 불연속 부분(90)을 커버할 수 있다. 이어서, 제 2 주 표면(89)은, 마스크(91)에 의해 커버되지 않은 채 유지되는 영역(92)이 마스크(91)에 의해 커버되는 제 2 주 표면(89)의 영역(93)에 비해 증가된 표면 거칠기를 갖도록 러프닝(roughening) 처리될 수 있다.
몇몇 실시예에서, 러프닝 프로세스는 포토레지스트 층을 도포하고 포토레지스트 층의 표면 거칠기를 증가시키기 위해 포토레지스트 층을 공간적으로 불균일하게 경화시킴으로써 수행된다. 웨이퍼(80)는, 포토레지스트 층의 거친 표면의 표면 프로파일이 제 2 주 표면(89)으로 전사되도록 플라즈마 에칭 프로세스를 거친다. 제 2 주 표면(89)을 거칠게 하는 이 방법은 도 7과 관련하여 보다 상세하게 설명될 것이다.
마스크가 사용될 경우, 반도체 디바이스를 제조하는 방법은 도 6e에 도시된 바와 같이 러프닝 프로세스 후에 마스크(91)를 제거함으로써 계속된다. 제 2 주 표면(89)에는 예를 들어 스퍼터링에 의해 시드 층(93)이 증착되고, 시드 층(93)에 추가 전도 층(94)을 도포함으로써 시드 층(93)의 두께가 증가된다. 추가 전도 층(94)은 예를 들어 스퍼터링 또는 전기 도금에 의해 증착될 수 있다. 시드 층(93) 및 전도 층(94)은 절연 층의 불연속 부분(90) 및 제 2 주 표면(89)의 노출된 부분 상에 증착된다. 도 6f에 도시된 바와 같이, 전도 층(94) 및 시드 층(93)은 각각의 디바이스 위치(81) 내의 제 2 후면(89) 상에 드레인 접촉 패드(95) 및 하나 이상의 추가 접촉 패드(96)를 생성하도록 구조화될 수 있다. 커프 영역(82)은 전도 층이 없는 상태로 유지된다.
대안적으로, 접촉 패드(55, 61, 62)는 단일 전도 층을 사용하여 형성될 수 있다. 대안적으로, 전도 층(94)은 연속적인 시드 층(93) 또는 선택적으로 증착된 시드 층 상에 접촉 패드(55, 61, 62)를 형성하도록 선택적으로 증착될 수 있다.
도 7a 내지 도 7e를 포함하는 도 7은 도 6의 반도체 웨이퍼(80)에 대해 표면의 미리 결정된 영역의 표면 거칠기를 제어하는 방법의 실시예를 도시한다.
도 7a에 도시된 바와 같이, 반도체 웨이퍼(80)의 표면(89) 상에 증착된 포토레지스트 층(98)의 최외곽 표면(97)에 마스크(91)가 도포되며, 이에 의해 포토레지스트 층(98)의 표면(97)과 기판(80)의 표면(89)은 모두 초기 표면 거칠기를 갖는다. 마스크(91)는 포토레지스트 층(98)의 영역이 노출되는 개방부(92)를 포함한다. 이 배열은 조명 처리되고, 그에 따라 마스크(91)에 의해 노출되고 개방부(92)의 베이스를 형성하는 포토레지스트 층(98)의 영역(92)은, 마스크(91)의 개방부(92) 내의 포토레지스트 층(98)의 표면 거칠기가 증가되도록 공간적으로 불균일하게 조명되고 공간적으로 불균일하게 경화된다. 마스크(91)에 의해 커버된 포토레지스트 층(98)의 영역(93)은 플라즈마 에칭 프로세스에 의해 실질적으로 영향을 받지 않은 상태로 유지된다. 마스크(91)를 제거한 후, 포토레지스트 층(98)은 미리 정의된 영역들(99, 100)이 상이한 표면 거칠기를 갖는 표면 프로파일(97')을 갖는다. 마스크(91)에 의해 커버되었던 영역(99)은 마스크(91)의 개방부(92) 내에 위치하여 조명되었던 영역(100)보다 낮은 표면 거칠기를 갖는다. 도 7b에 도시된 바와 같이, 영역(100)은 증착 후의 포토레지스트 층(98)의 표면(97)의 초기 표면 거칠기보다 높은 표면 거칠기를 갖는다.
그 후, 도 7b에 도시된 중간 제품은 플라즈마 에칭됨으로써, 포토레지스트 층(91)의 표면 프로파일(97')이 웨이퍼(80)의 표면(89)으로 전사되어 도 7c에 도시된 바와 같이 웨이퍼(80)의 제 2 주 표면(89)의 다른 영역(101)보다 더 높은 표면 거칠기를 갖는 하나 이상의 영역(102)을 생성한다.
몇몇 실시예에서, 웨이퍼(80)의 거친 영역(102)에 형성된 표면 프로파일은 상이한 스케일의 치수를 갖는 2개의 상이한 유형의 피처를 특징으로 할 수 있다.
도 7d는 도 7a 내지 도 7c를 참조하여 설명된 방법에 따라 거칠어진 표면(89)의 평면도를 도시하고 도 7e는 그 단면도를 도시한다. 제 2 주 표면(89)의 거친 영역(102)은 제 1 유형의 피처(103) 및 제 2 유형의 피처(104)를 포함한다. 제 1 유형의 피처(103)는 제 2 유형의 피처(104)보다 훨씬 더 조립적(coarse)이다. 제 1 유형의 피처(103)는 큰 봉우리와 계곡을 형성하는 복수의 크레이터로부터 형성된다. 제 2 유형의 피처(104)는 조립적인 제 1 표면 피처(103) 상에 표면 피처를 형성한다. 예를 들어, 제 1 표면 피처(103)의 평균 크기는 5㎛일 수 있고, 제 2 피처(104)의 평균 크기는 200nm이다.
몇몇 실시예에서, 제 1 피처(103)는 영역(A1)에 걸쳐 측정된 표면 거칠기(Ra1)를 가지며, 제 2 표면 피처(104)는 영역(A2)에 걸쳐 측정된 제 2 표면 거칠기(Ra2)를 갖는다. 영역(A2)은 영역(A1)이 영역(A2)보다 크도록 완전히 영역(A1) 내에 위치한다. 몇몇 실시예에서, Ra1 ≠ Ra2 이다. 몇몇 실시예에서, Ra1은 Ra2보다 크다. 몇몇 실시예에서, 제 2 주 표면(89)은 영역(A1)의 외측에서 표면 거칠기(Ra3)를 가지므로, 표면 거칠기(Ra3)는 표면 거칠기(Ra2)보다 작고 표면 거칠기(Ra1)보다 작다. 예를 들어, 커프 영역(82)은 거칠기(Ra3)를 가질 수 있고, 웨이퍼(80)의 영역(102)은 도 7d 및 도 7e에 도시된 바와 같은 표면 형태를 가질 수 있다.
기판(80)의 표면(89)은 초기 거칠기(Rai)를 가질 수 있는데, 이는 몇몇 실시예에서, 1 내지 10 nm의 범위에 있다. 표면(89)의 거친 영역(102)은 10nm 내지 500nm, 또는 75nm 내지 350nm의 범위에 있는 산술 표면 거칠기(Ra)를 가질 수 있다.
본원에 사용될 때, 표면 거칠기 또는 Ra는 산술 거칠기를 지칭한다. 본원에 제공된 표면 거칠기의 임의의 값은 산술 거칠기를 지칭한다. 산술 거칠기(Ra)는 절대 측정 프로파일 값의 산술 평균이며, 표면 프로파일의 거칠기 진폭의 전반적 척도로 사용될 수 있다. 산술 평균 Ra는 라인 프로파일에 대해 계산된다. 면적에 대한 산술 평균은 Ra2D로 표시된다.
이 표면 러프닝 방법은 기판의 표면 상에 증착된 포토레지스트 층의 초기 표면 거칠기를 증가시킴으로써 포토레지스트 층의 표면 거칠기를 증가시켜 포토레지스트 층 상에 표면 프로파일을 생성 한 다음, 그 표면 프로파일을 기판의 표면에 전사하여 기판의 표면을 거칠어지게 하고 기판의 초기 표면 거칠기보다 더 높은 표면 거칠기를 갖게 하는 단계를 포함한다.
포토레지스트 층(98)의 최외곽 표면(97)의 표면 거칠기를 증가시키기 위해, 포토레지스트 층(98)의 광 정의 가능(photodefinable) 또는 광 구조화 가능(photostructurable) 특성이 사용될 수 있다.
포토레지스트 층(98)의 표면 거칠기를 증가시키기 위한 장치는 웨이퍼(80)의 표면(89) 상에 위치된 포토레지스트 층(98)을 조명하는 데 사용되는 광원을 포함할 수 있다. 광원과 포토레지스트 층(98) 사이에는 광학 필터가 배치될 수 있고, 광원으로부터의 광은 광학 필터(21)를 통해 포토레지스트 층(98)의 최외곽 표면(97)으로 지향되어, 포토레지스트 층(98)은 광원으로부터의 광에 의해 공간적으로 불균일하게 조명되고, 따라서 공간적으로 불균일하게 경화된다.
본 명세서에서 사용될 때, 공간적으로 불균일하게는 깊이뿐만 아니라 면적을 지칭하고, 따라서 포토레지스트 층(98)을 3차원으로 불균일하게 경화하는 것을 지칭한다. 포토레지스트가 포지티브 레지스트인지 또는 네거티브 레지스트인지에 따라, 포토레지스트 층(98)의 경화 또는 미 경화 영역은 예를 들어 적합한 화학 용액을 사용하여 제거될 수 있다.
따라서, 이 방법은 포토레지스트 층(98)의 재료 특성, 즉, 광 정의 가능성(photodefinability)을 사용하여 표면 프로파일(97')을 생성한 다음, 이것을 플라즈마 에칭 프로세스 동안 포토레지스트 층(98)이 위치하는 웨이퍼(80)의 표면(89)으로 전사한다.
도 8은 반도체 디바이스를 제조하기 위한 방법의 흐름도(110)를 도시한다. 반도체 바디가 제공된다. 반도체 바디는 제 1 주 표면, 제 1 주 표면에 대향하는 제 2 주 표면, 적어도 하나의 트랜지스터 디바이스 구조체, 추가 디바이스 구조체, 제 1 주 표면 상에 배열된 소스 패드 및 게이트 패드, 및 제 2 주 표면 상에 배열된 하나 이상의 불연속 부분을 포함하는 절연 층을 포함한다. 블록 111에서, 포토레지스트 층이 반도체 바디의 제 2 주 표면 상에 증착된다. 블록 112에서, 포토레지스트 층의 미리 정의된 영역의 표면 거칠기가 증가되어 표면 프로파일이 생성된다. 표면 프로파일은 포토레지스트 층의 외부 표면의 초기 거칠기에 비해 증가된 거칠기를 갖는 포토레지스트 층에 외부 표면을 제공한다. 포토레지스트 층의 표면 거칠기는 포토레지스트 층을 공간적으로 불균일하게 조명함으로써 증가되어 포토레지스트 층의 공간적으로 불균일한 경화를 생성할 수 있다. 블록 113에서, 제 2 주 표면 상의 제자리에서 포토레지스트 층으로 반도체 바디를 플라즈마 에칭함으로써, 포토레지스트 층의 표면 프로파일이 반도체 바디의 제 2 주 표면으로 전사되어, 제 2 주 표면은 절연 층의 불연속 부분에 수평으로 인접한 영역에서 거칠어진다. 몇몇 실시예에서는, 포토레지스트 층의 미리 정의된 영역이 거칠어지고 포토레지스트 층의 커버된 영역이 거칠어지지 않은 상태로 유지되도록 구조 마스크가 포토레지스트 층에 도포된다. 블록 114에서, 거칠어진 영역 및 절연 층의 불연속 부분 상에 시드 층이 증착된다. 블록 115에서, 시드 층 상에 전도 층이 증착된다. 몇몇 실시예에서, 시드 층 및 전도 층은 단일 프로세스에서 형성된다. 시드 층 및 전도 층은 반도체 디바이스의 제 2 주 표면뿐만 아니라 절연 층의 불연속 부분 상에 형성될 수 있다. 블록 116에서, 시드 층 및 전도 층은 구조화되어 드레인 패드 및 적어도 하나의 추가 접촉 패드가 제 2 주 표면 상에 형성되는데, 추가 접촉 패드는 추가 디바이스 구조체에 전기적으로 결합된다. 드레인 패드는 전체 수평 영역에 걸쳐 제 2 주 표면과 직접 접촉할 수 있는 반면, 추가 접촉 패드의 적어도 일부는 절연 층의 불연속 부분에 의해 제 2 주 표면으로부터 이격된다.
"아래쪽", "아래", "하부", "위쪽", "상부" 등과 같은 공간적으로 상대적인 용어는 하나의 요소의 제 2 요소에 대한 위치를 설명하기 위해 편의상 사용된다. 이들 용어는 도면에 도시된 것과 상이한 방향뿐만 아니라 디바이스의 상이한 방향을 포함하도록 의도된다. 또한, "제 1", "제 2" 등과 같은 용어는 또한 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며 또한 제한하려는 것이 아니다. 설명 전반에 걸쳐 유사한 용어는 유사한 요소를 지칭한다.
본원에서 사용될 때, "갖는", "함유하는", "구비하는", "포함하는" 등과 같은 용어는 언급된 요소 또는 특징의 존재를 나타내는 개방형 용어이지만 추가적인 요소 또는 특징을 배제하지는 않는다. 단수의 표현은 문맥상 명백하게 다르게 표시되지 않는 한, 단수뿐만 아니라 복수를 포함하도록 의도된다. 본원에 설명된 다양한 실시예의 특징은 다르게 구체적으로 언급되지 않는 한 서로 결합될 수 있음이 이해되어야 한다.
특정 실시예가 여기에서 도시되고 설명되었지만, 당업자라면, 도시되고 설명된 특정 실시예가 본 발명의 범위를 벗어나지 않으면서 다양한 대체적 및/또는 균등한 구현으로 대체될 수 있음을 이해할 것이다. 본원은 여기에서 설명된 특정 실시예의 임의의 조정 또는 변형을 포함하도록 의도된다. 따라서, 본 발명은 청구범위 및 그 등가물에 의해서만 제한되는 것으로 의도된다.

Claims (15)

  1. 반도체 디바이스로서,
    제 1 주 표면, 상기 제 1 주 표면에 대향하는 제 2 주 표면, 및 적어도 하나의 트랜지스터 디바이스 구조체를 포함하는 반도체 바디와,
    상기 제 1 주 표면 상에 배열된 소스 패드 및 게이트 패드와,
    드레인 패드 및 적어도 하나의 추가 접촉 패드 － 상기 적어도 하나의 추가 접촉 패드는 추가 디바이스 구조체에 결합되고, 상기 드레인 패드 및 상기 적어도 하나의 추가 접촉 패드는 상기 제 2 주 표면 상에 배열됨 － 를 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    절연 층을 더 포함하되, 상기 추가 접촉 패드는 상기 추가 접촉 패드와 상기 제 2 주 표면 사이에 배열되는 상기 절연 층의 불연속 부분에 의해 상기 반도체 바디로부터 전기적으로 절연되는
    반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    전도성 비아를 더 포함하되, 상기 전도성 비아는 상기 추가 접촉 패드에 전기적으로 결합되고 상기 반도체 바디로부터 전기적으로 절연되는
    반도체 디바이스.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 절연 층은 개구를 포함하는 불연속 부분을 포함하고, 상기 추가 접촉 패드는 상기 개구 내로 연장되어 상기 제 2 주 표면과 접촉하는
    반도체 디바이스.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 절연 층의 불연속 부분은 링 형상을 포함하는
    반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 불연속 부분은 상기 링 형상의 적어도 하나의 측면으로부터 연장되는 연장부를 더 포함하는
    반도체 디바이스.
  7. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 2 주 표면은,
    상기 절연 층에 의해 커버되지 않은 영역 내의 거친 표면과,
    상기 거친 표면 상의 시드 층을 더 포함하고,
    상기 추가 접촉 패드는 상기 시드 층 상에 배열되는
    반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 2 주 표면은 적어도 하나의 거칠지 않은(unroughened) 영역을 더 포함하는
    반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 거칠지 않은 영역은 커프(kerf) 영역 내에 및/또는 상기 절연 층 아래에 배열되는
    반도체 디바이스.
  10. 반도체 컴포넌트로서,
    제 1 항 내지 제 9 항 중 어느 한 항에 따른 반도체 디바이스와,
    전도성 재분배 구조체를 갖는 기판을 포함하되,
    반도체 바디의 제 1 주 표면은 상기 전도성 재분배 구조체 쪽으로 향하고,
    드레인 패드는 본드 와이어 또는 접촉 클립에 의해 상기 전도성 재분배 구조체의 제 1 부분에 전기적으로 결합되고,
    추가 접촉 패드는 본드 와이어에 의해 상기 전도성 재분배 구조체의 제 2 부분에 전기적으로 결합되는
    반도체 컴포넌트.
  11. 반도체 디바이스를 제조하는 방법으로서,
    제 1 주 표면, 상기 제 1 주 표면에 대향하는 제 2 주 표면, 적어도 하나의 트랜지스터 디바이스 구조체, 추가 디바이스 구조체, 상기 제 1 주 표면 상에 배열된 소스 패드 및 게이트 패드, 및 상기 제 2 주 표면 상에 배열된 하나 이상의 불연속 부분을 포함하는 절연 층을 포함하는 반도체 바디를 제공하는 단계와,
    반도체 바디의 제 2 주 표면 상에 포토레지스트 층을 증착하는 단계와,
    상기 포토레지스트 층의 미리 정의된 영역의 표면 거칠기를 증가시켜 표면 프로파일을 생성하는 단계와,
    상기 반도체 바디를 플라즈마 에칭함으로써, 상기 포토레지스트 층의 표면 프로파일이 상기 반도체 바디의 제 2 주 표면으로 전사되어 상기 제 2 주 표면이 상기 절연 층의 불연속 부분에 수평으로 인접하는 영역에서 거칠어지게 하는 단계와,
    거칠어진 영역 및 상기 절연 층의 불연속 부분 상에 시드 층을 증착하는 단계와,
    상기 시드 층 상에 전도 층을 증착하는 단계와,
    상기 시드 층 및 상기 전도 층을 구조화하여 상기 제 2 주 표면 상에 드레인 패드 및 적어도 하나의 추가 접촉 패드를 형성하는 단계 － 상기 추가 접촉 패드는 상기 추가 디바이스 구조체에 전기적으로 결합됨 － 를 포함하는
    방법.
  12. 제 11 항에 있어서,
    상기 포토레지스트 층의 표면 거칠기를 증가시키기 위해 상기 포토레지스트 층을 공간적으로 불균일하게 조명하는 단계를 더 포함하는
    방법.
  13. 제 12 항에 있어서,
    상기 포토레지스트 층을 공간적으로 불균일하게 조명하는 단계는,
    광원과 상기 포토레지스트 층 사이에 광학 필터를 배치하는 단계와,
    상기 광학 필터를 통해 상기 포토레지스트 층 상으로 광을 지향시키는 단계를 포함하는
    방법.
  14. 제 13 항에 있어서,
    상기 광학 필터는 불투명 유리인
    방법.
  15. 제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 2 주 표면에 마스크를 도포하여 상기 제 2 주 표면의 미리 정의된 영역 및 상기 절연 층의 불연속 부분을 커버하는 단계와,
    상기 마스크에 의해 커버되지 않은 상기 포토 레지스트 층의 영역을 조명하여 상기 마스크에 의해 커버되지 않은 상기 포토 레지스트 층의 영역의 표면 거칠기를 증가시키는 단계를 더 포함하는
    방법.
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