KR20200029067A - 헤테로 구조체 및 제조 방법 - Google Patents

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Abstract

본 발명은 커버 층, 특히 압전 재료 층을 포함하는 헤테로 구조체, 특히 압전 구조체로서, 계면에서, 상기 커버 층의 재료가 제 1 열팽창 계수를 갖고서 지지 기판에 조립되고, 상기 지지 기판은 상기 제 1 열팽창 계수와 실질적으로 상이한 제 2 열팽창 계수를 가지며, 상기 커버 층은 상기 계면으로부터 상기 커버 층 내부로 연장되는 적어도 하나의 리세스를 포함하는, 상기 헤테로 구조체 및 그 제조 방법에 관한 것이다.

Description

헤테로 구조체 및 제조 방법 {HETEROSTRUCTURE AND METHOD OF FABRICATION}
본 발명은 일반적으로 헤테로 구조체(heterostructure), 특히 압전 구조체(piezoelectric structure)와, 헤테로 구조체의 제조 방법, 특히 압전 구조체의 제조 방법에 관한 것이다.
본 발명의 목적은 헤테로 구조체, 특히 압전 구조체와, 헤테로 구조체의 제조 방법, 특히 압전 구조체의 제조 방법을 제안하는 것이다.
무선 주파수(RF) 표면 탄성파(surface acoustic wave; SAW) 기술은 예를 들어 현재의 이동 전화의 듀플렉서와 같은 다양한 응용들에서 광범위하게 사용된다. 또한, 표준 SAW 기술의 개선은 RF 벌크 탄성파(bulk acoustic wave; BAW) 기술과의 경쟁력을 유지하기 위한 온도 보상 SAW 디바이스 개발로 이어졌다.
온도 보상 SAW는 도 1a에 개략적으로 나타낸 바와 같이, 그 사이에 선택적으로 접착제 층(130)을 갖는 지지 기판(110)에 조립된 압전 재료 층(120)을 포함하는 압전 구조체(100) 내에서 얻어질 수 있다. 온도 보상 SAW 디바이스에 대한 최신 개발이 Hashimoto 등에 의한 "Recent development of temperature compensated SAW devices", Ultrasonics Symposium 2011, IEEE International, 79-86 페이지에서 검토되었으며, 이것이 도 1a의 접근방식을 보다 상세히 예시하고 있다. 따라서, 지지 기판(110)은 압전 구조체의 보강 기능을 갖는다. 그러나, 도 1a에 개략적으로 나타낸 바와 같은 압전 구조체(100)는 압전 재료 층(120) 및 지지 기판(110)의 각각의 열팽창 계수(CTE)의 실질적인 차이에 기인하는 열처리들을 견디기에 적합하지 않을 수 있다. 이러한 CTE 불일치는 최악의 경우에 미리 결정된 임계 값보다 높은 온도에 대한 구조체의 파손의 원인이 될 수 있다. 예를 들어, 압전 재료 층(120)에서 좌굴(buckling)과 같은 다른 현상이 발생할 수 있다. 또한, 압전 구조체(100)의 휘어짐(bow)은 열처리시 임계 값(예를 들어 그 이상에서는 정전 척(electrostatic chucks)이 구조체에 접촉하지 않게 될 수 있는 값)을 초과하게 될 수도 있다. 또한 대부분의 압전 재료에 대한 강한 CTE 이방성(anisotropy)은 이방성 변형의 축적으로 인해 열처리를 어렵게 만든다.
도 1b는 기판(110')에 조립되는 층(120')의 면과 반대편에 있는 구조체(100')의 면 상에 리세스들(140)이 형성되어 있는 US 8664747에 개시된 접근방식을 개략적으로 나타낸다. 층(120')과 실질적으로 상이한 CTE를 갖는 기판(110') 상에 형성된 층(120')에서의 이러한 리세스들의 형성은, 그러한 구조체(100')에 축적되는 응력을 수용하는 것을 도울 수 있다.
그러나, 이러한 접근방식을 사용할 시에 몇 가지 문제가 발생한다. 특히, 1 ㎛ 내지 10 ㎛ 범위의 비교적 낮은 두께를 갖는 층(120')에 대해, 기판(110')에 대한 하부 계면(interface)을 손상시키지 않도록 주의해야 한다. 예를 들어 톱질과 같은 부정확한 방법은 파손을 일으키는 핵형성(nucleation) 지점들을 남겨 두게 되는 후자의 표면 영역에서의 기판(110') 또는 접착제 층(도 1b에 나타내지 않음) 중 하나의 손상을 초래할 수 있다. 이것은, 후속의 리소그래피 및 에칭 단계들이 관련되어 층(120')의 실질적 언더에칭(underetching)을 야기할 수 있을 경우, 구조체(110')에 특히 유해하다. 또한, 기판(110')은 특정 특성을 잃지 않도록 하기 위해 변경되어서는 안되는 기능 층을, 조립될 표면에 가질 수 있다.
본 발명은 전술한 문제점들을 해결하기 위한 것이다.
특히, 본 발명은 커버 층, 특히 압전 재료 층을 포함하는 헤테로 구조체, 특히 압전 구조체로서, 계면에서, 상기 커버 층이 제 1 열팽창 계수를 갖고서 지지 기판에 조립되고, 상기 지지 기판은 상기 제 1 열팽창 계수와 실질적으로 상이한 제 2 열팽창 계수를 가지며, 상기 커버 층은 상기 계면으로부터 상기 커버 층 내부로 연장되는 적어도 하나의 리세스를 포함하는, 상기 헤테로 구조체에 관한 것이다.
다른 유리한 실시예들은 상기 적어도 하나의 리세스가 전체 커버 층에 걸쳐 연장되는 트렌치를 형성하는 헤테로 구조체에 관한 것이다.
다른 유리한 실시예들은 상기 적어도 하나의 리세스에 의해 분리되는 상기 커버 층의 부분들이, 그 길이를 초과하면 미리 정해진 온도에서의 열처리로 인한 파손이 발생하게 되는 미리 결정된 임계 길이보다 작은 측방향 연장을 갖는 헤테로 구조체에 관한 것이다.
다른 유리한 실시예들은 상기 적어도 하나의 리세스가 상기 지지 기판에 대한 계면의 반대편에 있는 상기 커버 층의 표면으로 연장되는 헤테로 구조체에 관한 것이다.
다른 유리한 실시예들은 상기 열팽창 계수들 중 적어도 하나가 강한 이방성을 나타내는 헤테로 구조체에 관한 것이다.
다른 유리한 실시예들은 상기 커버 층의 재료가 압전 재료, 특히 LTO, LNO, AlN, ZnO 중에서 선택되는 헤테로 구조체에 관한 것이다.
다른 유리한 실시예들은 상기 지지 기판의 재료가 Si, Ge, GaAs, InP, SiGe, 사파이어의 그룹 중에서 선택되는 헤테로 구조체에 관한 것이다.
다른 유리한 실시예들은 상기 지지 기판이 상기 계면에 인접한 기능 층을 포함하는 헤테로 구조체에 관한 것이다.
다른 유리한 실시예들은 상기 기능 층이 1kOhm/cm보다 높은 전기 저항률, 바람직하게는 5kOhm/cm보다 높은 전기 저항률을 갖는 지지 기판을 제공하는 헤테로 구조체에 관한 것이다.
다른 유리한 실시예들은 상기 기능 층이 10 ㎛ 미만, 바람직하게는 1 ㎛ 미만, 또는 더욱 바람직하게는 100 ㎚ 미만의 두께를 갖는 헤테로 구조체에 관한 것이다.
또한, 본 발명은 헤테로 구조체의 제조 방법으로서, 지지 기판을 제공하고 커버 층, 특히 압전 재료 층을 제공하는 단계와, 상기 커버 층의 표면에 적어도 하나의 리세스를 형성하는 단계와, 상기 적어도 하나의 리세스를 포함하는 상기 커버 층의 표면과 상기 지지 기판 사이의 조립 계면에서 상기 지지 기판과 상기 커버 층을 조립하는 단계를 포함하는, 상기 헤테로 구조체의 제조 방법에 관한 것이다.
다른 유리한 실시예들은 상기 조립 계면의 반대편에 있는 상기 커버 층의 표면을 박형화하는 단계(thinning step)를 더 포함하는 헤테로 구조체의 제조 방법에 관한 것이다.
다른 유리한 실시예들은 상기 박형화하는 단계는 조립 이전에 원자 또는 이온 종들, 특히 H 또는 He을 주입하여, 상기 커버 층에 취약 존을 형성하는 단계, 및 조립 이후에 상기 취약 존을 박리하는 단계를 포함하는 헤테로 구조체의 제조 방법에 관한 것이다.
다른 유리한 실시예들은 상기 박형화하는 단계가 연삭(grinding), 연마(polishing), 에칭 또는 임의의 조합의 그룹 중에서 선택된 기술에 의해 수행되는 헤테로 구조체의 제조 방법에 관한 것이다.
다른 유리한 실시예들은 상기 박형화하는 단계가 상기 적어도 하나의 리세스를 개방해 놓는 것인 헤테로 구조체의 제조 방법에 관한 것이다.
본 발명은 유리한 실시예들을 사용하여 도면을 참조하여 이하에서 예로서 보다 상세하게 설명될 것이다. 그러나, 설명된 실시예들은 개별적인 특징들이 서로 독립적으로 구현되거나 생략될 수 있는 가능한 구성들일뿐이다.
도 1a는 종래 기술로부터 공지된 온도 보상 SAW 디바이스를 위한 압전 구조체를 개략적으로 도시한다.
도 1b는 종래 기술로부터 공지된 CTE 불일치를 수용하기 위한 헤테로 구조체를 개략적으로 도시한다.
도 2a, 도 2b, 도 2c 및 2d는 본 발명의 실시예들에 따른 헤테로 구조체를 개략적으로 도시한다.
도 3a, 도 3b 및 도 3c는 본 발명의 실시예들에 따른 헤테로 구조체의 평면도를 개략적으로 도시한다.
도 4는 본 발명의 실시예들에 따른 헤테로 구조체의 제조 방법을 개략적으로 도시한다.
도 5는 본 발명의 실시예들에 따른 헤테로 구조체의 제조 방법을 개략적으로 도시한다.
이제, 구체적인 실시예들을 참조하여 본 발명에 대해 설명하도록 한다. 임의의 실시예로부터의 특징 및 대안은 청구범위의 범주에 따라 임의의 다른 실시예의 특징 및 대안과 서로 독립적으로 조합될 수 있다는 것이 당업자에게는 명백할 것이다.
본 발명에 대한 다음의 설명에서는, 본 발명이 압전 구조체 및 압전 재료 층으로 예시적으로 지칭된다. 그러나, 위에서 이미 설명한 바와 같이, 본 발명은 이러한 특정 실시예에 한정되는 것이 아니라, 커버 층(220, 320, 420, 520) 및 지지 기판(210, 410, 510)을 포함하는 임의의 헤테로 구조체(200, 400, 400', 500')에 관한 것이며, 이 커버 층의 열팽창 계수는 지지 기판의 것과 실질적으로 상이하다. 이러한 헤테로 구조체는 전술한 커버 층으로서 인식 가능한 압전 재료 층을 갖는 헤테로 구조체로서 인식 가능한 압전 구조체의 특정 실시예를 포함한다. 본 발명은 또한 이러한 헤테로 구조체(200, 400, 400', 500')를 제조하는 방법에 관한 것이다.
도 2a는 압전 재료 층(220), 지지 기판(210), 및 압전 재료 층(220)과 지지 기판(210)이 조립되는 계면으로부터 압전 재료 층(220) 내부로 연장되는 적어도 하나의 리세스(240)를 포함하는 압전 구조체(200)를 나타낸다. 압전 재료 층(220)은 제 1 열팽창 계수(CTE1)를 갖고, 지지 기판(210)은 제 1 열팽창 계수와 실질적으로 상이한 제 2 열팽창 계수(CTE2)를 가지며, 즉 Max(CTE1;CTE2) > Min(CTE1;CTE2)의 관계를 갖고, 특히 Max(CTE1;CTE2)/Min(CTE1;CTE2) > 2, 바람직하게는 > 4 또는 > 6를 갖는 것으로 명시되며, 여기서 Max(CTE1;CTE2) 및 Min(CTE1;CTE2)는 각각 CTE1과 CTE2의 가장 높은 값과 가장 낮은 값이다. 또한, 이것은 CTE에서 가장 높은 불일치를 계산하기 위한 이방성 CTE 값의 경우에도 적용될 수 있다.
적어도 하나의 리세스(240)는 리세스를 규정하는데 필요한 정밀도에 따라 마스킹(masking) 및 에칭(리소그래피 포함) 또는 심지어 톱질(sawing)과 같은 널리 공지된 기술들에 의해 형성될 수 있다. 적어도 하나의 리세스(240)의 횡방향 치수는 100 ㎛ 내지 5mm까지의 범위에 포함되도록 쉽게 규정될 수 있으며, 깊이 프로파일은 예를 들어 화학적 성질, 에칭 속도 및 에칭 지속 시간에 따라 0.5 ㎛ 내지 50 ㎛ 까지의 범위로 제어될 수 있다. 저-비용 대안으로서의 톱질은, 깊이 프로파일이 수 ㎛ 의 불확도(uncertainty)로 제어되는 1mm 내지 2mm 폭 트렌치를 쉽게 달성한다. 아래에서 더 설명되는 층 전이(layer transfer)(예를 들어, SmartCur™)의 경우, 적어도 하나의 리세스를 개방해 놓는것은 적어도 하나의 리세스의 깊이 프로파일보다 작은 범위에서 전이될 층의 두께를 조정함으로써 달성된다.
압전 재료로 만들어진 커버 층의 경우, 압전 재료는 리튬 탄탈레이트(Lithium Tantalate; LTO), 리튬 니오베이트(Lithium Niobate; LNO), 알루미늄 질화물(Aluminum Nitride; AIN), 아연 산화물(Zinc Oxide; ZnO) 등일 수 있다.
지지 기판(200)의 재료는 Si, Ge, SiGe, GaAs, InP, 사파이어(sapphire), 또는 특히 반도체 산업에서 사용되는 임의의 다른 기판의 그룹 중에서 선택될 수 있다.
도 2b에 개략적으로 도시된 실시예는, 접착제 층(230)이 압전 재료 층(220)과 지지 기판(210) 사이의 계면에 존재한다는 점에서 도 2a에 나타낸 실시예와 상이하다. 아래에서 상세히 설명되는 바와 같이, 압전 재료 층(220)과 지지 기판(210)의 조립은 본딩 기술들, 특히 분자 본딩(molecular bonding)을 포함하며, 접착제 층(230)은 본딩 이전에 압전 재료 층(220) 및 지지 기판(210) 상에 각각 형성된 2개의 산화물 층의 본딩 계면일 수 있다. 다른 조립 기술들은 예를 들어 본딩 수지 또는 글루(glue)와 같은 다른 타입의 접착제 층들(230)을 포함할 수 있다.
도 2c에 개략적으로 도시된 실시예는, 지지 기판(210)이 압전 재료 층(220)에 대한 계면에 근접해 있는 기능 층(250)을 포함한다는 점에서 도 2a 및 도 2b의 실시예와 상이하다. 예를 들어, 실리콘으로 이루어진 지지 기판(210), 특히 1 kOhm/cm 또는 심지어 5 kOhm/cm보다 큰 전기 저항을 갖는 고저항 실리콘 기판의 경우, 기능 층(250)은 산화물 본딩 층들에 근접해 있는 계면 도전성 피쳐들을 제거하기 위한 소위 트랩-리치(trap-rich) 층일 수 있다. 상기 트랩-리치 층은 다결정 실리콘 층으로서 형성되거나 상기 기능 층에 미리 결정된 다공성 레벨을 도입함으로써 형성될 수 있다. 계면에 있는 이러한 고저항성 기능 층(250)은 특히 SAW 디바이스들에 사용되는 압전 구조체(200)에 이익이 되며, 그 이유는 신호들의 임의의 전기 손실은 디바이스 성능에 악영향을 미치기 때문이다. 또한, 이러한 기능 층(250)은 지지 기판(210)으로부터 압전 층(220)을 연결 해제하거나 전기적으로 분리하는데 사용될 수 있다. 이러한 기능 층(250)은 1O㎛ 이하, 또는 심지어 1 ㎛ 이하, 또는 심지어 100 nm 이하의 두께를 가질 수 있다.
가장 현저한 재료는 지지 기판(210)에 관한 경우 실리콘이며 그 이유는 반도체 산업에서 가장 보편적으로 사용되는 재료이기 때문이다. 따라서, 이러한 실리콘 지지 기판(210)을 사용함으로써 기존 생산 라인들에서의 취급 및 통합이 용이해진다. 또한, 예를 들어 CMOS와 같은 기능성 마이크로 전자 디바이스들이 지지 기판(210)에 집적되어, 상기 고저항성 기능 층(250)을 가로질러 압전 디바이스들과 필요한 곳에 전기적으로 연결됨으로써(도 2d에는 나타나 있지 않은 전기적 비아(via)들), 크로스토크(crosstalk)가 최소화된 초소형 디바이스 구조를 생성할 수도 있다.
도 2d에 개략적으로 도시된 실시예는, 적어도 하나의 리세스가 계면으로부터, 지지 기판(210)에 대한 계면의 반대편에 있는 압전 재료 층(220)의 표면까지 연장된다는 점에서 도 2a 내지 도 2c에 도시된 실시예들과 상이하다. 이러한 구성은 열 처리 중에 축적되는 응력의 수용을 더욱 개선시킨다. 그러나, 압전 재료의 능동 표면은 적어도 하나의 리세스를 개방해 놓기 때문에 감소된다.
적어도 하나의 리세스(240)의 횡방향 치수는 압전 재료의 능동 표면을 증가시키면서 압전 구조체(200)의 충분한 기계적 안정성을 갖도록 선택되어야 한다.
도 3a, 도 3b 및 도 3c는 적어도 하나의 리세스(340)의 상이한 구현 모드들이 표현되어 있는 웨이퍼 레벨 상의 평면도를 개략적으로 나타낸다. CTE 이방성이 존재하지 않는 경우, 도 3a에 나타낸 바와 같은 구성은 CTE 불일치로 인한 열처리의 악영향을 억제하기에 충분할 수 있다. 가장 가까운 리세스 및/또는 두번째로 가장 가까운 리세스까지의 거리 di를 갖는 압전 층(320)의 리세스(340)와 같은 지점이, 지지 기판에 대한 계면에 형성되어 있으며, 이에 의해 거리 dl(도 3a에서는 가장 가까운 거리에 대한 dl1 및 두번째로 가장 가까운 거리에 대한 dl2)이 미리 결정된 임계 길이 cl보다 작게 선택된다. 이러한 임계 길이 cl은 그것을 초과하는 길이에서는 미리 결정된 온도에서의 열 처리가 악영향을 미칠 수 있는 값으로 규정된다. 이러한 약영향은 예를 들어 휘어짐의 임계 값을 초과하여 압전 재료 층에서 좌굴(buckling)을 유발하거나, 또는 압전 구조체의 파손을 야기하는 것일 수 있다. 취급 및 휘어짐 문제들이 통제될 수 있더라도, 특히 디바이스들의 패키징 및 프런트 엔드 가공 중에 사용되는 열처리에 해당하는 최대 250℃ 또는 심지어 최대 500℃의 온도에서는 파손 및 좌굴이 방지되어야만 한다.
도 3b 및 도 3c는 강한 CTE 이방성이 존재하는 경우들을 개략적으로 나타낸다. 적어도 하나의 리세스는 전체 압전 재료 층(320)에 걸쳐 연장되는 트렌치를 형성한다. 주축 x 및 y에 대한 각각의 거리 dlx 및 dly는 이들 주축 x 및 y에 기인하는 임계 길이보다 작으며, 도 3a와 관련하여 위에서 개시된 바와 동일한 기준을 따른다.
도 4는 압전 구조체(400)의 제조 방법을 개략적으로 나타낸다. 적어도 하나의 리세스(440)는 예를 들어 리소그래피/마스킹 및 에칭 기술들에 의해 압전 재료 층(420)에 형성된다. 적어도 하나의 리세스(440)의 깊이는 후속 열처리 동안 압전 구조체(400)에서 수용하기를 원하는 응력에 의존할 수 있으며, 100 nm 내지 20 ㎛(또는 심지어 50 ㎛) 범위일 수 있다. 선택적으로, 적어도 하나의 리세스(440)는 재료, 예를 들어 리세스 내에 증착되는 실리콘 산화물(즉, PVD 또는 CVD)로 채워진다. 이는 이러한 구조체에 적용되는 후속 본딩 또는 에칭에 유리할 수 있다. 선택적 단계들(S41a 및 S41b)는 압전 재료 층(420) 및 지지 기판(410) 각각에 본딩 층(460), 예를 들어 각각의 표면들 상에 증착되는 실리콘 산화물을 제공하는 것을 개략적으로 나타낸다(그러나, 본 발명은 이러한 접근방식에 제한되지 않으며, 대신에 하나의 본딩 층(460)의 사용을 상정할 수도 있고, 심지어는 전혀 사용하지 않을 수도 있다). 이러한 본딩 층들(460)은 예를 들어 본딩 계면의 거칠기(roughness)를 최소화하기 위한 평탄화를 포함하는 후속 조립 단계(S42)를 고려하여 추가로 처리될 수 있다. 조립 단계(S42)는 임의의 종류의 본딩 기술들, 특히 분자 본딩에 의해 얻어질 수 있다. 이에 따라, 선택적 본딩 층들(460)이 접착제 층(430)을 형성한다. 유사한 구성들이 글루 또는 예를 들어 본딩 수지와 같은 다른 접착제들의 사용에 의해 얻어질 수 있다. 압전 재료 층(420)과의 계면에서의 본딩 층(460)의 사용은 본딩 계면에서의 높은 본딩 에너지를 유지하면서, 본딩 층(460)에 대한 상기 계면을 거칠게 하려는 경우에 특히 이익이 된다. 압전 재료 층(420)에 대한 거친 계면은 최종 SAW 디바이스에서의 소위 리플 효과(ripple effect)를 방지하기 위해 사용될 수 있다.
압전 재료 층(420) 및 지지 기판(410)을 조립한 이후에, S43은 조립 계면의 반대편에 있는 압전 재료 층(420)의 표면의 박형화 단계(thinning step)를 개략적으로 나타낸다. 이러한 박형화 단계(S43)는 연삭, 연마, 에칭 또는 이들 기술들의 임의의 조합의 그룹 중에서 선택되는 기술에 의해 얻어질 수 있으며, 이에 제한되지 않는다. 이에 따라, 단계(S43) 이후에 도 4에 나타낸 바와 같이 적어도 하나의 리세스를 개방하여, 압전 구조체(400')를 얻을 수 있다.
도 5는 압전 구조체(500')의 제조 방법을 개략적으로 나타내며, 여기서 각각의 박형화 단계(S53)는 압전 구조체(500')를 조립한 이후에 취약 존(560)에서의 박리 단계를 포함한다. 취약 존(570)은 이온 및/또는 원자 종, 예를 들어 H 또는 He의 주입에 의해 생성될 수 있다. 이러한 접근방식은 일반적으로 SmartCut™이라는 용어로 널리 공지되어 있다. 도 5는 주입 단계가 압전 재료 층(520)의 적어도 하나의 리세스(540)(단계들 SA2 및 SB2)의 형성 이전에(단계 SA1) 또는 이후에(단계 SB1) 수행될 수 있음을 개략적으로 나타낸다. 또한, 도 5는 도 4의 처리 흐름에 개시된 바와 같이 S51에서 선택적 접착제 층(530)을 제공하는 단계들, 및 조립 단계(S52)를 개략적으로 나타낸다. 그 다음, 도 5는 적어도 하나의 리세스(540)의 깊이가 취약 존(570)의 깊이를 초과함으로써, 박형화 단계(S53)에 의해 적어도 하나의 리세스(540)가 개방되어있는 압전 구조체(500')를 생성하는 시나리오만을 나타낸다. 본 발명은 이러한 실시예들에 한정되지 않으며, 예를 들어 도 2a 내지 도 2c에 나타낸 실시예들에 따른 최종 압전 구조체들을 얻도록 하는 깊이를 용이하게 적용할 수 있다. 개방되어 있거나 그렇지 않은 리세스(540)를 갖는 압전 층(520)의 층 두께는 100 nm에서 최대 1 ㎛, 또는 심지어 최대 10㎛, 또는 심지어 최대 20㎛까지의 범위로 선택될 수 있다.

Claims (13)

  1. 지지 기판 및 상기 지지 기판과 조립된 커버 층을 포함하는 헤테로 구조체로서,
    상기 커버 층은,
    제 1 열팽창 계수를 가지며, 상기 지지 기판과 마주보는 상기 커버 층의 표면으로부터 상기 커버 층 내부로 연장되는 적어도 하나의 리세스를 포함하며,
    상기 지지 기판은,
    상기 제 1 열팽창 계수와 실질적으로 상이한 제 2 열팽창 계수를 가지며, 다결정 실리콘(poly-crystalline silicon)으로 형성된 기능 층을 포함하며,
    상기 커버 층과 상기 지지 기판은,
    상기 지지 기판과 마주보는 상기 커버 층의 상기 표면에 형성된 제1 산화물 층과, 상기 지지 기판의 상기 기능 층의 표면에 형성된 제2 산화물 층 간의 분자 본딩(molecular bonding)에 의해 조립된 것인, 헤테로 구조체.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 리세스는 전체 커버 층에 걸쳐 연장되는 트렌치를 형성하는, 헤테로 구조체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 하나의 리세스에 의해 분리되는 상기 커버 층의 부분들은, 그 길이를 초과하면 미리 정해진 온도에서의 열처리로 인한 파손이 발생하게 되는 미리 결정된 임계 길이보다 작은 측방향 연장을 갖는, 헤테로 구조체.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 하나의 리세스는 상기 지지 기판의 반대편에 있는 상기 커버 층의 표면으로 연장되는, 헤테로 구조체.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 열팽창 계수들 중 적어도 하나는 강한 이방성을 나타내는, 헤테로 구조체.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 커버 층은 LTO, LNO, AlN, ZnO 중에서 선택되는 압전 재료인, 헤테로 구조체.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 지지 기판의 재료는 Si, Ge, GaAs, InP, SiGe, 사파이어의 그룹 중에서 선택되는, 헤테로 구조체.
  8. 제 1 항에 있어서,
    상기 기능 층은 상기 지지 기판에 1kOhm/cm보다 높은 전기 저항률을 제공하는, 헤테로 구조체.
  9. 제 1 항 또는 제 8 항에 있어서,
    상기 기능 층은 10 ㎛ 미만의 두께를 갖는, 헤테로 구조체.
  10. 헤테로 구조체의 제조 방법으로서,
    다결정 실리콘(poly-crystalline silicon)으로 형성된 기능 층을 포함한 지지 기판을 제공하고, 커버 층을 제공하는 단계;
    상기 커버 층의 표면에 적어도 하나의 리세스를 형성하는 단계;
    상기 커버 층의 상기 표면에 제1 산화물 층을 형성하는 단계;
    상기 지지 기판의 상기 기능 층의 표면에 제2 산화물 층을 형성하는 단계; 및
    상기 제1 산화물 층과 상기 제2 산화물층 간의 분자 본딩을 통해, 상기 지지 기판과 상기 커버 층을 조립하는 단계;를 포함하는 헤테로 구조체의 제조 방법.
  11. 제 10 항에 있어서,
    상기 지지 기판과 상기 커버 층 간의 조립 계면의 반대편에 있는 상기 커버 층의 표면을 박형화하는 단계;를 더 포함하며,
    상기 박형화하는 단계는 상기 적어도 하나의 리세스를 개방해 놓는, 헤테로 구조체의 제조 방법.
  12. 제 11 항에 있어서,
    상기 박형화하는 단계는, 조립 이전에 원자 또는 이온 종들을 주입하여, 상기 커버 층에 취약 존을 형성하는 단계, 및 조립 이후에 상기 취약 존을 박리하는 단계를 포함하는, 헤테로 구조체의 제조 방법.
  13. 제 11 항에 있어서,
    상기 박형화하는 단계는 연삭, 연마, 에칭 또는 임의의 조합의 그룹 중에서 선택된 기술에 의해 수행되는, 헤테로 구조체의 제조 방법.
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