KR20200025222A - 반도체층과 금속 전극의 접촉 저항을 감소시킨 반도체 소자 - Google Patents
반도체층과 금속 전극의 접촉 저항을 감소시킨 반도체 소자 Download PDFInfo
- Publication number
- KR20200025222A KR20200025222A KR1020180102241A KR20180102241A KR20200025222A KR 20200025222 A KR20200025222 A KR 20200025222A KR 1020180102241 A KR1020180102241 A KR 1020180102241A KR 20180102241 A KR20180102241 A KR 20180102241A KR 20200025222 A KR20200025222 A KR 20200025222A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- metal electrode
- pattern
- contact
- semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 124
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 80
- 239000002184 metal Substances 0.000 title claims abstract description 80
- 238000000034 method Methods 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- 238000003780 insertion Methods 0.000 description 5
- 230000037431 insertion Effects 0.000 description 5
- 238000005036 potential barrier Methods 0.000 description 5
- 240000001973 Ficus microcarpa Species 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명의 제 1 측면에 따른 반도체 소자는 반도체층 및 반도체층과 요철 구조를 갖도록 접촉된 하나 이상의 금속 전극을 포함하되, 반도체층은 금속 전극의 돌출부가 삽입되는 오목부를 포함하고, 반도체층의 오목부는 반도체층의 표면으로부터 소정의 깊이 만큼 식각된 것으로, 복수의 격자점과 각 격자점을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 갖도록 형성된 것이고, 금속 전극의 돌출부는 금속 전극의 표면으로부터 소정의 깊이와 일치하도록 돌출된 소정의 높이를 갖는 것으로, 오목부의 패턴과 대응하는 패턴을 가진 것이다.
Description
본 발명은 반도체층과 금속 전극의 접촉 저항을 감소시킨 반도체 소자에 대한 것이다.
최근 들어 금속 전극과 반도체간의 접촉저항을 낮추는 방법에 대한 연구가 다양한 방향으로 진행되고 있다. 기존의 금속 전극과 반도체 접촉저항 감소 방법은 전극으로 사용되는 금속의 종류를 바꾸는 방법, 금속-반도체 계면에 금속-반도체 합금을 만드는 방법, 반도체의 도핑 농도를 증가시키는 방법 및 금속-반도체 계면에 별도의 삽입층을 형성하는 방법이 있다.
하지만 전극으로 사용되는 금속은 금속의 일함수나 금속-반도체 합금의 특성들 때문에 특정한 금속들이 이미 정해져 있다는 문제가 있다. 더불어, 반도체의 도핑 농도를 증가시키는 방법은 활성화된 도펀트가 불안정해지거나 반도체 특성이 유지되지 않을 정도의 한계에 도달해 있다. 따라서 기존에 보고된 금속 전극과 반도체 접촉저항 감소 방법과 동시에 적용되어 접촉저항을 더 낮출 수 있는 접촉저항 감소 방법이 요구되고 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 일부 실시예는 금속 전극과 반도체층의 계면에 3차원 패턴을 형성함으로써 특정지역의 전계 집중을 통해 주입 전하의 유효전위장벽을 감소시켜 반도체층과 금속 전극 간의 접촉 저항을 감소시킨 반도체 소자을 제공하는 것을 그 목적으로 한다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면에 따른 반도체 소자는 반도체층 및 반도체층과 요철 구조를 갖도록 접촉된 하나 이상의 금속 전극을 포함하되, 반도체층은 금속 전극의 돌출부가 삽입되는 오목부를 포함하고, 반도체층의 오목부는 반도체층의 표면으로부터 소정의 깊이 만큼 식각된 것으로, 복수의 격자점과 각 격자점을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 갖도록 형성된 것이고, 금속 전극의 돌출부는 금속 전극의 표면으로부터 소정의 깊이와 일치하도록 돌출된 소정의 높이를 갖는 것으로, 오목부의 패턴과 대응하는 패턴을 가진 것이다.
본 발명의 제 2 측면에 따른 반도체 소자는 반도체층 및 반도체층과 요철 구조를 갖도록 접촉된 하나 이상의 금속 전극을 포함하되, 반도체층은 금속 전극의 오목부가 삽입되는 돌출부를 포함하고, 금속 전극의 오목부는 금속 전극의 표면으로부터 소정의 깊이 만큼 식각된 것으로, 복수의 격자점과 각 격자점을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 갖도록 형성된 것이고, 반도체층의 돌출부는 반도체층의 표면으로부터 소정의 깊이와 일치하도록 돌출된 소정의 높이를 갖는 것으로, 오목부의 패턴과 대응하는 패턴을 가진 것이다.
전술한 본 발명의 과제 해결 수단에 의하면, 금속 전극과 반도체 계면에 3차원 패턴을 형성하면 꼭지점과 같은 특정 지역에 전계가 집중되고, 집중된 전계는 금속전극에서 반도체로 주입되는 전하의 유효전위장벽을 낮추어 금속 전극-반도체 간의 접촉저항을 감소시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 도시한 도면이다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자를 도시한 도면이다.
도 3은 기존의 반도체층과 금속 전극의 접촉계면이 평면인 경우에 비하여 본 발명의 3차원 패턴으로 형성된 접촉계면에 따라 반도체층과 금속 전극의 접촉 저항이 감소되는 것을 설명하기 위한 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 하나의 격자점에 8개의 직각 삼각형이 접하도록 각각 배치된 패턴을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 하나의 격자점에 3개의 정육각형이 접하도록 각각 배치된 패턴을 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 하나의 격자점에 6개의 정삼각형이 접하도록 각각 배치된 패턴을 도시한 도면이다.
도 8 및 도 9는 본 발명의 추가 실시예에 따른 복수의 격자점과 각 격자점을 꼭지점으로 하는 패턴을 도시한 도면이다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자를 도시한 도면이다.
도 3은 기존의 반도체층과 금속 전극의 접촉계면이 평면인 경우에 비하여 본 발명의 3차원 패턴으로 형성된 접촉계면에 따라 반도체층과 금속 전극의 접촉 저항이 감소되는 것을 설명하기 위한 도면이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 하나의 격자점에 8개의 직각 삼각형이 접하도록 각각 배치된 패턴을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 하나의 격자점에 3개의 정육각형이 접하도록 각각 배치된 패턴을 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 하나의 격자점에 6개의 정삼각형이 접하도록 각각 배치된 패턴을 도시한 도면이다.
도 8 및 도 9는 본 발명의 추가 실시예에 따른 복수의 격자점과 각 격자점을 꼭지점으로 하는 패턴을 도시한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자를 도시한 도면이다.
도1의 (a)는 본 발명의 제 1 실시예에 따른 오목부(110)를 포함한 반도체층(101)과 돌출부(120)를 포함한 금속 전극(200)의 접촉 저항을 감소시킨 반도체 소자를 도시한 사시도이고, 도 1의 (b)는 도 1의 (a)의 A-A’의 단면을 도시한 단면도이다.
도 1을 참조하면, 본 발명의 제 1 측면에 따른 반도체 소자는 반도체층(101) 및 반도체층(101)과 요철 구조를 갖도록 접촉된 하나 이상의 금속 전극(200)을 포함하되, 반도체층(101)은 금속 전극(200)의 돌출부(120)가 삽입되는 오목부(110)를 포함하고, 반도체층(101)의 오목부(110)는 반도체층(101)의 표면으로부터 소정의 깊이 만큼 식각된 것으로, 복수의 격자점(L)과 각 격자점(L)을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 갖도록 형성된 것이고, 금속 전극(200)의 돌출부(120)는 금속 전극(200)의 표면으로부터 소정의 깊이와 일치하도록 돌출된 소정의 높이를 갖는 것으로, 오목부(110)의 패턴과 대응하는 패턴을 가진 것이다.
또한, 반도체층(101)의 오목부(110)는 하나의 격자점(L)에 6개의 정삼각형, 8개의 직각 삼각형, 4개의 직사각형, 4개의 정사각형 또는 3개의 정육각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고, 금속 전극(200)의 돌출부(120)는 오목부(110)에 대응하여, 하나의 격자점(L)에 6개의 정삼각형, 8개의 직각 삼각형, 4개의 직사각형, 4개의 정사각형 또는 3개의 정육각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것일 수 있다.
예시적으로, 도 1의 (a)에 도시된 것처럼, 반도체층(101)의 오목부(110)는 하나의 격자점(L)에 4개의 정사각형 또는 직사각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고, 금속 전극(200)의 돌출부(120)는 오목부(110)에 대응하여, 4개의 정사각형 또는 직사각형이 접하도록 각각 배치된 패턴을 갖도록 형성될 수 있다. 또한, 도 1의 (b)에 도시된 것처럼, 오목부(110)와 돌출부(120)로 형성되는 3차원 패턴은 x축, y축 및 z축의 3면이 만나는 꼭지점을 포함하도록 형성되어, 꼭지점 부분에 전계가 집중될 수 있다. 3차원 패턴의 형상에 대한 상세한 설명은 도 5 내지 도 9를 참조하여 후술하도록 한다.
따라서, 반도체층(101)의 오목부(110)와 금속 전극(200)의 돌출부(120)로 맞물리는 3차원 패턴을 통해 오목부(110)와 돌출부(120)의 꼭지점(모서리) 부분 의 전계 집중으로 전하의 유효전위장벽을 낮춤으로써 접촉 저항이 감소될 수 있다. 더불어, 본 발명은 핀펫(FinFET), GAA펫(Gate-all-around FET)과 같은 3차원 구조의 채널을 가지는 소자의 전극 접합에도 적용될 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 소자를 도시한 도면이다.
도 2의 (a)는 본 발명의 제 2 실시예에 따른 돌출부(120)를 포함한 반도체층(101)과 오목부(110)를 포함한 금속 전극(200)의 접촉 저항을 감소시킨 반도체 소자를 도시한 사시도이고, 도 2의 (b)는 도 1의 (a)의 B-B’의 단면을 도시한 단면도이다.
도 2를 참조하면, 본 발명의 제 2 측면에 따른 반도체 소자는 반도체층(101) 및 반도체층(101)과 요철 구조를 갖도록 접촉된 하나 이상의 금속 전극(200)을 포함하되, 반도체층(101)은 금속 전극(200)의 오목부(110)가 삽입되는 돌출부(120)를 포함하고, 금속 전극(200)의 오목부(110)는 금속 전극(200)의 표면으로부터 소정의 깊이 만큼 식각된 것으로, 복수의 격자점(L)과 각 격자점(L)을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 갖도록 형성된 것이고, 반도체층(101)의 돌출부(120)는 반도체층(101)의 표면으로부터 소정의 깊이와 일치하도록 돌출된 소정의 높이를 갖는 것으로, 오목부(110)의 패턴과 대응하는 패턴을 가진 것이다.
또한, 금속 전극(200)의 오목부(110)는 하나의 격자점(L)에 6개의 정삼각형, 8개의 직각 삼각형, 4개의 직사각형, 4개의 정사각형 또는 3개의 정육각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고, 반도체층(101)의 돌출부(120)는 오목부(110)에 대응하여, 하나의 격자점(L)에 6개의 정삼각형, 8개의 직각 삼각형, 4개의 직사각형, 4개의 정사각형 또는 3개의 정육각형이 접하도록 각각 배치된 것일 수 있다.
예시적으로, 도 2의 (a)에 도시된 것처럼, 금속 전극(200)의 오목부(110)는 하나의 격자점(L)에 4개의 정사각형 또는 직사각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고, 반도체층(101)의 돌출부(120)는 오목부(110)에 대응하여, 4개의 정사각형 또는 직사각형이 접하도록 각각 배치된 패턴을 갖도록 형성될 수 있다. 또한, 도 2의 (b)에 도시된 것처럼, 오목부(110)와 돌출부(120)로 형성되는 3차원 패턴은 x축, y축 및 z축의 3면이 만나는 꼭지점을 포함하도록 형성되어, 꼭지점 부분에 전계가 집중될 수 있다. 3차원 패턴의 형상에 대한 상세한 설명은 도 5 내지 도 9를 참조하여 후술하도록 한다.
도 3은 기존의 반도체층과 금속 전극의 접촉계면이 평면인 경우에 비하여 본 발명의 3차원 패턴으로 형성된 접촉계면에 따라 반도체층과 금속 전극의 접촉 저항이 감소되는 것을 설명하기 위한 도면이다.
도 3의 (a)는 기존의 금속 전극(200)과 반도체층(101)의 접촉계면이 평면인 경우를 도시한 도면이고, 도 3의 (b)는 반도체층(101)의 돌출부(120)와 금속 전극(200)의 오목부(110)가 3차원으로 형성된 경우를 도시한 도면이다.
즉, 도 3의 (c)를 참조하면, 접촉계면이 평면인 반도체 소자보다 오목부(110)와 돌출부(120)로 형성된 3차원 패턴의 각 꼭지점(모서리)에 전계를 집중시킬 수 있다. 이에 따라, 각 꼭지점 부분의 전계 집중으로 인해 유효전위장벽을 낮춤으로써, 반도체층(101)과 금속 전극(200)의 접촉저항을 감소시킬 수 있다.
상술한 도 1 내지 도 3에 도시된 구성 중 동일한 기능을 수행하는 구성의 경우 설명을 생략하기로 한다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 소자를 형성하는 방법을 설명하기 위한 도면이다.
도 4의 (a)를 참조하면, 금속 전극(200)과 반도체층(101)의 접합 영역을 가정하여 고농도로 도핑된 반도체층(101)을 형성할 수 있다. 이때, 반도체층(101)은 반도체 기판으로서, 반도체 응용소자에 널리 쓰이는 실리콘 기판을 사용할 수 있으나 이에 한정되지 않는다. 예컨대, 반도체층(101)은 실리콘, 저마늄, 화합물반도체, 유기반도체, 2차원반도체 등으로 형성될 수 있다.
도 4의 (b)를 참조하면, 고농도로 도핑된 반도체층(101)의 상부에 패턴을 갖는 오목부(110)를 형성할 수 있다. 예시적으로, 오목부(110)는 finFET의 fin형성 공정과 유사하게 노광 공정을 통해 스크린 마스크를 형성한 후 비등방성 식각 공정으로 형성할 수 있다. 이때 노광 공정에는 DPT(Double Patterning), QPT(Quadruple Patterning), EUV(Extrem Ultraviolet)와 같은 기술이 사용될 수 있고, 비등방성 시각 공정에는 sputtering 식각과 같은 물리적 식각방법과 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced RIE), ICP-RIE(Inductively Coupled Plasma)와 같이 플라즈마 가스를 이용한 물리화학적 식각방법이 사용될 수 있다. 일 예로, 도 1에 도시된 것처럼, 반도체층(101)의 오목부(110)는 복수의 격자점(L)과 각 격자점(L)을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 가지며, 3차원으로 형성될 수 있다. 이때 반도체 내 도펀트 분포 및 전극 형태에 따라 수마이크로에서 수나노 수준의 깊이를 갖는 다양한 형태의 3차원 패턴으로 형성될 수 있다. 예시적으로, 고농도 도핑 반도체를 형성하는 방법의 경우, 일 예로 이온 주입(ion-implantation) 공정을 통하여 고농도의 도펀트를 표면에 얇게 주입하여 수나노에서 수십나노 깊이로 고농도를 유지하는 방법이 있다. 다른 예로 인시츄(in-situ) 도핑을 통하여 반도체 성장시 도펀트를 같이 넣어 고농도 도핑을 유지하는 방법이 있다. 또한, 도핑 농도가 높을수록 금속 전극(200) 및 반도체층(101)의 접촉저항 감소에 효과적이므로 전술한 바와 같이, 고농도로 도핑된 반도체층(101)에 오목부(110)의 패턴을 형성하거나 반도체층(101)에 오목부(110)의 패턴을 형성한 후에 해당 부분을 고농도로 도핑할 수 있다.
도 4의 (c)를 참조하면, 오목부(110)가 형성된 고농도 도핑 반도체층(101) 상부에 오목부(110)와 대응하는 패턴을 갖는 돌출부(120)를 포함하는 금속 전극(200)을 형성할 수 있다. 일 예로, 금속 전극(200)의 돌출부(120)는 금속 전극(200)의 표면으로부터 소정의 깊이와 일치하도록 돌출된 소정의 높이를 가지며, 오목부(110)와 대응하는 패턴을 갖도록 3차원으로 형성될 수 있다.
예시적으로, 금속 전극(200)의 형성은 여러가지 형태로 형성될 수 있는데, 금속 증착 후 RTA(Rapid Thermal Annealing) 등의 열처리를 통해 금속-반도체 합금 형태로 형성하거나, 금속-반도체 사이에 별도의 수나노 수준의 삽입층(돌출부, 120)을 형성하여 금속 전극(200)을 형성할 수 있다. 금속 및 삽입층은 CVD(화학기상증착법), PVD(물리기상증착법), ALD(원자층증착법) 등의 증착 장비로 증착되며, 절연층에 형성된 비아(via)를 이용하거나 리프트 오프(Lift off)를 이용하여 3차원으로 형성된 패턴 위에 형성될 수 있다. 금속의 종류는 금속의 일함수, 페르미준위 고정(Fermi level pinning) 위치, 금속-반도체간 전위장벽 높이, 반도체의 도핑 타입(n- or p-type), 금속-반도체 합금 저항 등에 따라 적절히 선택 될 수 있고, 삽입층 또한 금속과 페르미준위 고정(Fermi level pinning) 위치, 반도체와 삽입층 간의 에너지 밴드 오프셋 등을 고려하여 적절히 선택될 수 있다.
이하에서는 도 5 내지 도9를 참조하며 본 발명의 다양한 실시예에 따른 격자 패턴을 설명하도록 한다.
도 5는 본 발명의 일 실시예에 따른 하나의 격자점에 8개의 직각 삼각형이 접하도록 각각 배치된 패턴을 도시한 도면이고, 도 6은 본 발명의 일 실시예에 따른 하나의 격자점에 3개의 정육각형이 접하도록 각각 배치된 패턴을 도시한 도면이고, 도 7은 본 발명의 일 실시예에 따른 하나의 격자점에 6개의 정삼각형이 접하도록 각각 배치된 패턴을 도시한 도면이고, 도 8 및 도9는 본 발명의 추가 실시예에 따른 복수의 격자점과 각 격자점을 꼭지점으로 하는 패턴을 도시한 도면이다..
예시적으로, 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체층(101)의 오목부(110)는 하나의 격자점(L)에 8개의 직각 삼각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고, 금속 전극(200)의 돌출부(120)는 오목부(110)에 대응하여, 8개의 직각 삼각형이 접하도록 각각 배치된 패턴을 갖도록 형성될 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체층(101)의 오목부(110)는 하나의 격자점(L)에 3개의 정육각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고, 금속 전극(200)의 돌출부(120)는 오목부(110)에 대응하여, 3개의 정육각형이 접하도록 각각 배치된 패턴을 갖도록 형성될 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체층(101)의 오목부(110)는 하나의 격자점(L)에 6개의 정삼각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고, 금속 전극(200)의 돌출부(120)는 오목부(110)에 대응하여, 6개의 정삼각형이 접하도록 각각 배치된 패턴을 갖도록 형성될 수 있다.
3차원 패턴의 형태는 전술한 바와 같이, 다양한 형상의 다각형이 서로 인접하게 반복 배치된 패턴으로 제작될 수 있으나, 이에 한정되는 것은 아니며, 다각형을 이루지 않더라도 복수의 격자점과 각 격자점을 꼭지점으로 하는 패턴으로 제작될 수 있다.
도 8을 참조하면, 본 발명의 추가 실시예에 따른 반도체층(101)의 오목부(110)는 하나의 격자점(L)에 복수의 십자 모양이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고, 금속 전극(200)의 돌출부(120)는 오목부(110)에 대응하여, 복수의 십자 모양이 접하도록 각각 배치된 패턴을 갖도록 형성될 수 있다.
일 예로, 도 9의 (a)를 참조하면, 반도체층(101)의 오목부(110)는 하나의 격자점(L)에 직교하는 2개의 직선이 주기적으로 배치된 패턴이 병렬적으로 형성된 것이고, 금속 전극(200)의 돌출부(120)는 오목부(110)에 대응하여, 직교하는 2개의 직선이 주기적으로 배치된 패턴이 병렬적으로 형성될 수 있다. 이때 A-A’의 단면은 도 1의 (b)에 도시된 직사각형(또는 정사각형)의 패턴의 단면과 동일하게 형성될 수 있다.
도 5 내지 도 9의 (b)에 도시된 반도체 소자는 접촉계면이 반도체층(101)의 오목부(110)에 금속 전극(200)의 돌출부(120)가 삽입되는 3차원 패턴으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 반도체층(101)의 돌출부(120)에 금속 전극(200)의 오목부(110)에가 삽입되는 3차원 패턴으로 형성될 수 도 있다.
다른 예로, 도 9의 (b)를 참조하면, 반도체층(101)의 돌출부(120)는 하나의 격자점(L)에 교차하는 2개의 직선이 주기적으로 배치된 패턴을 갖도록 형성된 것이고, 금속 전극(200)의 오목부(110)는 돌출부(120)에 대응하여, 교차하는 2개의 직선이 주기적으로 배치된 패턴을 갖도록 형성될 수 있다. 이때 B-B’의 단면은 도 3의 (b)에 도시된 직사각형(또는 정사각형)의 패턴의 단면과 동일하게 형성될 수 있다.
즉, 금속 전극(200)과 반도체층(101) 사이의 접촉저항 감소를 위해서, 접촉계면의 3차원 패턴은 단순한 요철 형상보다 x축, y축 및 z축의 3면이 만나는 꼭지점 부분을 최대한 많이 포함하는 형상일수록 전계집중이 효과적으로 발생할 수 있다. 더불어, 3차원 패턴의 깊이(반도체층(200)의 표면으로부터 돌출되거나 오목하게 파인 높이)가 매우 얕게 형성되더라도 꼭지점 부분은 여전히 존재하므로 FinFET와 같은 미세구조에도 적용할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
101: 반도체층
200: 금속 전극
110: 오목부
120: 돌출부
200: 금속 전극
110: 오목부
120: 돌출부
Claims (4)
- 반도체 소자에 있어서,
반도체층 및
상기 반도체층과 요철 구조를 갖도록 접촉된 하나 이상의 금속 전극을 포함하되,
상기 반도체층은 상기 금속 전극의 돌출부가 삽입되는 오목부를 포함하고,
상기 반도체층의 오목부는 상기 반도체층의 표면으로부터 소정의 깊이 만큼 식각된 것으로, 복수의 격자점과 각 격자점을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 갖도록 형성된 것이고,
상기 금속 전극의 돌출부는 상기 금속 전극의 표면으로부터 상기 소정의 깊이와 일치하도록 돌출된 소정의 높이를 갖는 것으로, 상기 오목부의 패턴과 대응하는 패턴을 가진 것인 반도체 소자. - 제 1 항에 있어서,
상기 반도체층의 오목부는 하나의 격자점에 6개의 정삼각형, 8개의 직각 삼각형, 4개의 직사각형, 4개의 정사각형 또는 3개의 정육각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고,
상기 금속 전극의 돌출부는 상기 오목부에 대응하여, 하나의 격자점에 6개의 정삼각형, 8개의 직각 삼각형, 4개의 직사각형, 4개의 정사각형 또는 3개의 정육각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것인 반도체 소자. - 반도체 소자에 있어서,
반도체층 및
상기 반도체층과 요철 구조를 갖도록 접촉된 하나 이상의 금속 전극을 포함하되,
상기 반도체층은 상기 금속 전극의 오목부가 삽입되는 돌출부를 포함하고,
상기 금속 전극의 오목부는 상기 금속 전극의 표면으로부터 소정의 깊이 만큼 식각된 것으로, 복수의 격자점과 각 격자점을 꼭지점으로 하는 복수의 다각형이 서로 인접하게 반복 배치된 패턴을 갖도록 형성된 것이고,
상기 반도체층의 돌출부는 상기 반도체층의 표면으로부터 상기 소정의 깊이와 일치하도록 돌출된 소정의 높이를 갖는 것으로, 상기 오목부의 패턴과 대응하는 패턴을 가진 것인 반도체 소자. - 제 1 항에 있어서,
상기 금속 전극의 오목부는 하나의 격자점에 6개의 정삼각형, 8개의 직각 삼각형, 4개의 직사각형, 4개의 정사각형 또는 3개의 정육각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것이고,
상기 반도체층의 돌출부는 상기 오목부에 대응하여, 하나의 격자점에 6개의 정삼각형, 8개의 직각 삼각형, 4개의 직사각형, 4개의 정사각형 또는 3개의 정육각형이 접하도록 각각 배치된 패턴을 갖도록 형성된 것인 반도체 소자.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180102241A KR20200025222A (ko) | 2018-08-29 | 2018-08-29 | 반도체층과 금속 전극의 접촉 저항을 감소시킨 반도체 소자 |
| PCT/KR2019/010842 WO2020045919A1 (ko) | 2018-08-29 | 2019-08-26 | 반도체층과 금속 전극의 접촉 저항을 감소시킨 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180102241A KR20200025222A (ko) | 2018-08-29 | 2018-08-29 | 반도체층과 금속 전극의 접촉 저항을 감소시킨 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200025222A true KR20200025222A (ko) | 2020-03-10 |
Family
ID=69644421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180102241A KR20200025222A (ko) | 2018-08-29 | 2018-08-29 | 반도체층과 금속 전극의 접촉 저항을 감소시킨 반도체 소자 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR20200025222A (ko) |
| WO (1) | WO2020045919A1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170097300A (ko) | 2016-02-18 | 2017-08-28 | 성균관대학교산학협력단 | 2차원 반도체를 이용한 전자 소자의 전극 형성 방법 및 그 전극 소자 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100616591B1 (ko) * | 2004-06-25 | 2006-08-28 | 삼성전기주식회사 | 질화물 반도체 발광소자 및 그 제조방법 |
| KR100812738B1 (ko) * | 2006-08-14 | 2008-03-12 | 삼성전기주식회사 | 표면 요철 형성방법 및 그를 이용한 질화물계 반도체발광소자의 제조방법 |
| JP5313457B2 (ja) * | 2007-03-09 | 2013-10-09 | パナソニック株式会社 | 窒化物半導体装置及びその製造方法 |
| KR101158074B1 (ko) * | 2010-05-19 | 2012-06-22 | 서울옵토디바이스주식회사 | 발광 소자 |
| KR101886105B1 (ko) * | 2016-12-08 | 2018-08-07 | 현대자동차 주식회사 | 반도체 소자 |
-
2018
- 2018-08-29 KR KR1020180102241A patent/KR20200025222A/ko not_active Application Discontinuation
-
2019
- 2019-08-26 WO PCT/KR2019/010842 patent/WO2020045919A1/ko active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170097300A (ko) | 2016-02-18 | 2017-08-28 | 성균관대학교산학협력단 | 2차원 반도체를 이용한 전자 소자의 전극 형성 방법 및 그 전극 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020045919A1 (ko) | 2020-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104465717B (zh) | 半导体布置中的多重深度蚀刻 | |
| TWI503984B (zh) | 積體電路裝置及其製造方法 | |
| US10971368B2 (en) | Techniques for processing substrates using directional reactive ion etching | |
| CN104752507B (zh) | 半导体器件及其制造方法 | |
| JP5791821B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| US9349836B2 (en) | Fin end spacer for preventing merger of raised active regions | |
| US11031467B2 (en) | Field effect transistor based on vertically integrated gate-all-round multiple nanowire channels | |
| JP2008535213A (ja) | 埋込みドープ領域を有する半導体デバイスの製造方法 | |
| CN108336141A (zh) | 半导体装置及其制造方法 | |
| KR102599874B1 (ko) | 3차원 디바이스를 제조하기 위한 방법 및 멀티게이트 트랜지스터를 형성하기 위한 방법 | |
| KR101812497B1 (ko) | 반도체 소자 및 그 형성 | |
| CN103187303B (zh) | 功率半导体装置的制作方法 | |
| JP2016040807A (ja) | 半導体装置 | |
| TW201430957A (zh) | 半導體功率元件的製作方法 | |
| KR20200025222A (ko) | 반도체층과 금속 전극의 접촉 저항을 감소시킨 반도체 소자 | |
| KR100720258B1 (ko) | 반도체 소자의 형성 방법 | |
| TW201901751A (zh) | U形金屬氧化物半導體元件及其製造方法 | |
| US10381465B2 (en) | Method for fabricating asymmetrical three dimensional device | |
| TW201635539A (zh) | 半導體裝置 | |
| CN108091639B (zh) | 半导体电阻及其制造方法 | |
| CN108682685A (zh) | 半导体器件及其制作方法 | |
| CN108511344A (zh) | 垂直纳米线晶体管与其制作方法 | |
| CN208507680U (zh) | 半导体器件 | |
| JP7069665B2 (ja) | 半導体装置 | |
| JP2017174957A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |