KR20200018215A - Led 구동 회로 - Google Patents

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Abstract

제1 LED 유닛을 조명하기 위한 LED 구동 회로가 제공된다. LED 구동 회로는 데이터 래치 회로, 전류 소스 및 PWM 회로를 포함한다. 데이터 래치 회로는 제1 래치 신호에 따라 데이터 신호를 래치하여 제1 제어 신호를 생성한다. 전류 소스는 정전류를 생성한다. PWM 회로는 제1 제어 신호 및 인에이블 신호에 따라 제1 LED 유닛을 통해 정전류를 주기적으로 통과시킨다.

Description

LED 구동 회로{LED DRIVING CIRCUITS}
관련 출원에 대한 상호 참조
본 출원은 2018년 8월 9일자로 출원된 미국 가출원 제62/716,908호의 이익을 주장하며, 그 전체 내용은 본 명세서에 참조로 포함된다.
본 개시 내용은 개괄적으로 LED 유닛을 구동하기 위한 회로에 관한 것으로, 보다 상세하게는 펄스 폭 변조(PWM)에 의한 조광 회로에 관한 것이다.
미니-LED, 마이크로-LED 및 OLED를 갖는 능동 매트릭스 LED 디스플레이/백라이트는 각 픽셀의 LED 유닛의 휘도를 제어하기 위해 전류 드라이버를 구비한다. 드라이버는 휘도 조정을 위해 LED의 전류를 제어하기 위해 2개의 전압 소스 사이에서 LED에 직렬 접속된다.
LED 유닛이 저전류로 동작하는 것은 안정적이지 않고, LED 유닛의 색도는 전류 의존적이다. 따라서, 전류 제어 대신에 고정된 최적의 LED 전류에 의한 펄스폭 변조(PWM)가 전술한 문제에 대한 해법으로서 제안되었다.
한편, TFT 소자의 특성인 안정성, 저온 공정(온도에 의해 플렉시블 기판의 유기 재료가 파괴되지 않을 수 있음), 비용 등과 같은 약간의 기술적 장점을 위해, CMOS 대신에 PMOS 또는 NMOS 중 어느 하나의 공정이 적용될 수 있다. 따라서, P형 트랜지스터 또는 N형 트랜지스터 중 어느 하나를 포함하는 LED 구동 회로가 필요하다.
일 실시예에서, 제1 LED 유닛을 조명하기 위한 LED 구동 회로가 제공된다. LED 구동 회로는 데이터 래치 회로, 전류 소스 및 PWM 회로를 포함한다. 데이터 래치 회로는 제1 래치 신호에 따라 데이터 신호를 래치하여 제1 제어 신호를 생성한다. 전류 소스는 정전류를 생성한다. PWM 회로는 제1 제어 신호 및 인에이블 신호에 따라 주기적으로 정전류를 제1 LED 유닛을 통전시킨다.
첨부 도면을 참조로 다음의 실시예에 상세한 설명이 제공된다.
본 개시 내용은 첨부 도면을 참조하여 다음의 상세한 설명과 예를 판독하는 것에 의해 더 완전하게 이해될 수 있다. 도면에서:
도 1은 본 개시 내용의 일 실시예에 따른 LED 구동 회로의 블록도이고;
도 2는 본 개시 내용의 일 실시예에 따른 LED 구동 회로의 블록도이고;
도 3은 본 개시 내용의 일 실시예에 따른 LED 구동 회로의 블록도이고;
도 4는 본 개시 내용의 일 실시예에 따른 도 2의 PWM 회로(230)의 블록도이고;
도 5는 본 개시 내용의 일 실시예에 따른 래치 유닛의 블록도이고;
도 6은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 7은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 8은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 9는 본 개시 내용의 다른 실시예에 따른 LED 구동 어레이의 블록도이고;
도 10은 본 개시 내용의 다른 실시예에 따른 LED 구동 어레이의 블록도이고;
도 11은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 12는 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 13은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 14는 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 15는 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 16은 본 개시 내용의 일 실시예에 따른 도 3의 PWM 회로의 블록도이고;
도 17은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 18은 본 개시 내용의 다른 실시예에 따른 LED 구동 어레이의 블록도이고;
도 19는 본 개시 내용의 다른 실시예에 따른 LED 구동 어레이의 블록도이고;
도 20은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 21은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 22는 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 23은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이고;
도 24는 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이다.
이 설명은 본 개시 내용의 일반적인 원리를 설명하기 위한 것이며 제한적인 의미로 해석되어서는 안된다. 또한, 본 개시 내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순 및 명료를 위한 것으로, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 본 개시 내용의 범위는 첨부된 청구범위를 참조함으로써 가장 잘 결정된다.
다음의 개시 내용은 출원의 상이한 특징을 구현하기 위해 여러 가지 상이한 실시예 또는 실례를 제공하는 것으로 이해된다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 물론, 이들은 단지 예일뿐이고, 한정하는 것으로 의도된 것이 아니다. 또한, 본 개시 내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순 및 명료를 위한 것으로, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 또한, 이하의 설명에서 다른 특징부 상에 특징부의 형성, 또는 다른 특징부에 연결된 및/또는 결합된 특징부의 형성은 양자의 특징부들이 직접 접촉되게 형성되는 실시예를 포함할 수 있으며, 상기 특징부들이 직접 접촉하지 않을 수 있도록 상기 특징부들 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다.
도 1은 본 개시 내용의 일 실시예에 따른 LED 구동 회로의 블록도이다. 도 1에 예시된 바와 같이, LED 구동 회로(100)는 데이터 래치 회로(110), 전류 소스(120) 및 PWM 회로(130)를 포함하는 LED 유닛(XLED)을 조명하도록 구성된다.
본 개시 내용의 일 실시예에 따르면, LED 구동 회로(100)는 P형 트랜지스터로 구현된 복수의 트랜지스터를 포함할 수 있다. 본 개시 내용의 다른 실시예에 따르면, LED 구동 회로(100)는 N형 트랜지스터로 구현된 복수의 트랜지스터를 포함할 수 있다. 즉, LED 구동 회로(100)는 P형 트랜지스터 또는 N형 트랜지스터 중 어느 하나에 의해 구현된 복수의 트랜지스터를 포함할 수 있다.
데이터 래치 회로(110)는 래치 신호(SL)에 따라 데이터 신호(SD)를 래치하여 제어 신호(SC)를 생성한다. 전류 소스(120)는 정전류(IC)를 생성한다. PWM 회로(130)는 제어 신호(SC) 및 인에이블 신호(EN)에 따라 주기적으로 정전류(IC)를 LED 유닛(XLED)을 통해 흐르도록 통전시킨다. 도 1에 예시된 바와 같이, 전류 소스(120)가 정전류(IC)를 싱킹(sink) 또는 소스(source)하는지 여부는 LED 구동 회로(100)가 P형 트랜지스터로 구현되는지 또는 N형 트랜지스터로 구현되는지 여부에 기초한다.
도 2는 본 개시 내용의 일 실시예에 따른 LED 구동 회로의 블록도이고, 도 2의 LED구동 회로는 P형 트랜지스터로 구현된 복수의 트랜지스터를 포함한다. 도 2에 예시된 바와 같이, LED 구동 회로(200)는 데이터 래치 회로(210), 전류 소스(220) 및 PWM 회로(230)를 포함하고, 상기 데이터 래치 회로(210), 전류 소스(220) 및 PWM 회로(230)는 도 1의 데이터 래치 회로(110), 전류 소스(120) 및 PWM 회로(130)에 대응한다. LED 구동 회로(200)는 정전류(IC)를 LED 유닛(XLED)을 통해 접지로 흐르도록 LED 유닛(XLED)에 커플링한다.
도 3은 본 개시 내용의 일 실시예에 따른 LED 구동 회로의 블록도이고, 도 3의 LED구동 회로는 N형 트랜지스터로 구현된 복수의 트랜지스터를 포함한다. 도 3에 예시된 바와 같이, LED 구동 회로(300)는 데이터 래치 회로(310), 전류 소스(320) 및 PWM 회로(330)를 포함하고, 상기 데이터 래치 회로(310), 전류 소스(320) 및 PWM 회로(330)는 도 1의 데이터 래치 회로(110), 전류 소스(120) 및 PWM 회로(130)에 대응한다. LED 구동 회로(300)는 정전류(IC)를 공급 전압(VDD)으로부터 LED 유닛(XLED)을 통해 흐르도록 LED 유닛(XLED)에 커플링한다.
본 개시 내용의 일 실시예에 따르면, 데이터 신호(SD), 제어 신호(SC) 및 인에이블 신호(EN)는 N비트이며, 여기서 N은 양의 정수이다. 따라서, 도 2의 데이터 래치 회로(210) 또는 도 3의 데이터 래치 회로(310)는 N개의 래치부를 포함한다. 각 래치부는 제어 신호(SC)의 대응하는 비트를 생성하기 위해 데이터 신호(SD)의 대응하는 비트를 래치한다.
N형 트랜지스터 및 P형 트랜지스터는 상보적이기 때문에, 당업자는 N형 트랜지스터를 갖는 LED 구동 회로를 얻기 위해 다음과 같이 제공된 P형 트랜지스터를 갖는 LED 구동 회로의 실시예를 수정하는 방법을 이해할 것이다. 다음 구문에서, P형 트랜지스터를 갖는 LED 구동 회로가 예시되어 있지만, P형 트랜지스터를 갖는 실시예에 한정되는 것은 아니다.
도 4는 본 개시 내용의 일 실시예에 따른 도 2의 PWM 회로(230)의 블록도이다. 도 4에 예시된 바와 같이, PWM 회로(400)는 제1 전송 트랜지스터(410), 제2 전송 트랜지스터(420), 제3 전송 트랜지스터(430), 제4 전송 트랜지스터(440), 풀업(pull-up) 트랜지스터(450) 및 디밍 트랜지스터(460)를 포함한다.
본 개시 내용의 일 실시예에 따르면, 데이터 신호(SD), 제어 신호(SC) 및 인에이블 신호(EN)는 여기서는 4비트로 예시되었지만, 이에 한정되는 것은 아니다. 제어 신호(SC)는 제1 비트(BIT_1), 제2 비트(BIT_2), 제3 비트(BIT_3), 제4 비트(BIT_4)를 포함하고, 인에이블 신호(EN)는 제1 인에이블(EN_1), 제2 인에이블(EN_2), 제3 인에이블(EN_3) 및 제4 인에이블(EN_4)을 포함한다.
도 4에 예시된 바와 같이, 제1 전송 트랜지스터(410), 제2 전송 트랜지스터(420), 제3 전송 트랜지스터(430) 및 제4 전송 트랜지스터(440)는 제1 인에이블(EN_1), 제2 인에이블(EN_2), 제3 인에이블(EN_3) 및 제4 인에이블(EN_4)에 따라 제1 비트(BIT_1), 제2 비트(BIT_2), 제3 비트(BIT_3) 및 제4 비트(BIT_4)를 PWM 신호(SPWM)로 통과시킨다. 도 4에 예시된 실시예에 따르면, 제1 인에이블(EN_1), 제2 인에이블(EN_2), 제3 인에이블(EN_3) 및 제4 인에이블(EN_4)의 듀티 사이클은 각각 50%, 25%, 12.5% 및 6.25%이다.
디밍 트랜지스터(460)는 PWM 신호(SPWM)에 따라 턴 온되어 정전류(IC)가 LED 유닛(XLED)을 통해 흘러 LED 유닛(XLED)을 조명할 수 있다. 본 개시 내용의 일 실시예에 따르면, 풀업 트랜지스터(450)는 제1 전송 트랜지스터(410), 제2 전송 트랜지스터(420), 제3 전송 트랜지스터(430) 및 제4 전송 트랜지스터(440)가 모두 턴 오프될 때 디밍 트랜지스터(460)를 턴 오프하도록 PWM 신호(SPWM)를 공급 전압(VDD)으로 풀업한다.
본 개시 내용의 일 실시예에 따르면, 도 4의 LED 유닛(XLED)은 통상 OFF이고, 제1 비트(BIT_1), 제2 비트(BIT_2), 제3 비트(BIT_3) 및 제4 비트(BIT_4)는 LED 유닛(XLED)을 턴 온 하도록 구성된다. 본 개시 내용의 일 실시예에 따르면, 도 4에 예시된 바와 같이, 풀업 트랜지스터(450)의 게이트 단자는 PWM 신호(SPWM)에 의해 제어된다. 즉, 풀업 트랜지스터(450)의 게이트 단자는 드레인 단자에 결합된다. 본 개시 내용의 다른 실시예에 따르면, 풀업 트랜지스터(450)의 게이트 단자는 래치 신호(SL)와 같은 다른 신호에 의해 제어될 수 있다.
본 개시 내용의 다른 실시예에 따르면, PWM 회로(400)는 제1 래치 신호(SL1) 및 제2 래치 신호(SL2)에 의해 제어되는 제1 풀업 트랜지스터 및 제2 풀업 트랜지스터(도 4에 도시되지 않음)를 포함할 수 있으며, 여기서 제1 래치 신호(SL1)는 도 4의 LED 유닛(XLED)을 구동하도록 구성되고, 제2 래치 신호(SL2)는 다른 LED 유닛(도 4에 도시되지 않음)을 구동하도록 구성된다. 제1 래치 신호(SL1) 및 제2 래치 신호(SL2)는 다음 단락에서 설명될 것이다.
본 개시 내용의 일 실시예에 따르면, 제1 전송 트랜지스터(410), 제2 전송 트랜지스터(420), 제3 전송 트랜지스터(430) 또는 제4 전송 트랜지스터(440)는 제1 인에이블(EN_1), 제2 인에이블(EM_2), 제3 인에이블(EN_3) 또는 제4 인에이블(EN_4)에 의해 저전압 레벨로 턴 온된다. 즉, 제1 전송 트랜지스터(410), 제2 전송 트랜지스터(420), 제3 전송 트랜지스터(430) 및 제4 전송 트랜지스터(440)는 액티브 로우(active low)이다.
도 5는 본 개시 내용의 일 실시예에 따른 래치 유닛의 블록도이다. 도 1을 참조하면, 데이터 래치 회로(110)는 복수의 래치부를 포함한다. 본 개시 내용의 일 실시예에 따르면, 데이터 래치 회로(110)의 래치부는 도 5의 래치부(500)이다. 도 5에 예시된 바와 같이, 래치부(500)는 데이터 신호(SD)의 해당 데이터 비트(DB)에 따라 도 4의 제어 신호(SC)의 제1 비트(BIT_1), 제2 비트(BIT_2), 제3 비트(BIT_3) 및 제4 비트(BIT_4) 중 어느 하나에 대응하는 제어 비트(CBIT)를 생성한다.
도 5에 예시된 바와 같이, 래치부(500)는 제1 트랜지스터(M1), 제1 커패시터(C1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 제2 커패시터(C2) 및 제4 트랜지스터(M4)를 포함한다. 본 개시 내용의 일 실시예에 따르면, 데이터 신호(SD)는 복수의 데이터 비트(DB)를 포함하며, 여기서 각 데이터 비트(DB)는 포지티브 데이터(DP) 및 포지티브 데이터(DP)의 역인 네거티브 데이터(DN)를 포함한다.
제1 트랜지스터(M1)는 래치 신호(SL)에 따라 데이터 신호(SD)의 데이터 비트(DB)로부터 네거티브 데이터(DN)를 제1 노드(N1)로 공급한다. 제1 노드(N1)와 접지 사이에 결합된 제1 커패시터(C1)는 네거티브 데이터(DN)를 저장한다. 제2 트랜지스터(M2)는 제1 커패시터(C1)에 저장된 네거티브 데이터(DN)에 따라 제어 신호(SC)의 제어 비트(CBIT)를 접지에 결합한다. 본 개시 내용의 일 실시예에 따르면, 도 5의 제어 비트(CBIT)는 도 4의 제어 신호(SC)의 제1 비트(BIT_1), 제2 비트(BIT_2), 제3 비트(BIT_3) 및 제4 비트(BIT_4) 중 어느 하나일 수 있다.
본 개시 내용의 일 실시예에 따르면, 네거티브 데이터(DN)는 저전압 레벨에서 저전압 레벨까지의 범위를 가지며, 여기서 저전압 레벨은 네거티브 데이터(DN)가 저전압 레벨일 때 제2 트랜지스터(M2)가 완전히 턴 온 될 수 있도록 제2 트랜지스터(M2)의 임계 전압의 절대값만큼 접지보다 작아야 한다.
도 5에 예시된 바와 같이, 제3 트랜지스터(M3)는 래치 신호(SL)에 따라 데이터 신호(SD)의 데이터 비트(DB)로부터 포지티브 데이터(DP)를 제2 노드(N2)로 공급한다. 제2 노드(N2)와 접지 사이에 결합된 제2 커패시터(C2)는 포지티브 데이터(DP)를 저장한다. 제4 트랜지스터(M4)는 제2 노드(N2)의 포지티브 데이터(DP)에 따라 제어 신호(SC)의 제어 비트(CBIT)에 공급 전압(VDD)을 공급한다.
본 개시 내용의 일 실시예에 따르면, 래치부(500)를 P형 트랜지스터로 구현하기 위해, 제1 커패시터(C1)와 제2 커패시터(C2)가 한 쌍의 메모리부를 형성하고, 제2 트랜지스터(M2) 제4 트랜지스터(M4)가 제어 신호(SD)의 제어 비트(CBIT)를 생성하도록 상보적인 푸시-풀(push-pull) 드라이버를 형성한다.
도 6은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이다. 도 6에 예시된 바와 같이, 래치 유닛(600)은 도 5의 제1 트랜지스터(M1), 제1 커패시터(C1) 및 제2 트랜지스터(M2)를 포함한다. 본 개시 내용의 일 실시예에 따르면, PWM 회로(60)의 제1 비트(BIT_1), 제2 비트(BIT_2), 제3 비트(BIT_3) 및 제4 비트(BIT_4) 중 대응하는 하나에 복수의 래치부(600)가 결합되며, 여기서는 오직 하나의 래치부(600)만 예시된다.
본 개시 내용의 일 실시예에 따르면, PWM 회로(60)는 제1 전송 트랜지스터(61), 제2 전송 트랜지스터(62), 제3 전송 트랜지스터(63), 제4 전송 트랜지스터(64), 풀업 트랜지스터(65) 및 디밍 트랜지스터(66)를 포함하고, PWM 회로(400)에 대응한다.
본 개시 내용의 일 실시예에 따르면, 제2 트랜지스터(M2)는 디밍 트랜지스터(66)를 턴 온하기 위해 제어 비트(CBIT)를 접지로 풀다운하도록 구성되므로, 풀업 트랜지스터(65)는 제1 전송 트랜지스터(61), 제2 전송 트랜지스터(62), 제3 전송 트랜지스터(63) 및 제4 전송 트랜지스터(64)가 모두 오프일 때 정상적으로 디밍 트랜지스터(66)를 턴 오프하는 것이 필요하다. 본 개시 내용의 일 실시예에 따르면, 네거티브 데이터(DN)의 저전압 레벨은 제2 트랜지스터(M2)의 임계 전압의 절대값만큼 접지 레벨보다 낮아야 한다.
도 7은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이다. 도 7에 예시된 바와 같이, 래치부(700)는 제3 트랜지스터(M3), 제2 커패시터(C2) 및 제4 트랜지스터(M4)를 포함한다. 도 7에 예시된 바와 같이, 다수의 래치부(700)가 PWM 회로(70)의 제1 비트(BIT_1), 제2 비트(BIT_2), 제3 비트(BIT_3) 및 제4 비트(BIT_4) 중 대응하는 하나에 결합되며, 여기서는 오직 하나의 래치부(700)만 예시된다.
PWM 회로(70)는 제1 전송 트랜지스터(71), 제2 전송 트랜지스터(72), 제3 전송 트랜지스터(73), 제4 전송 트랜지스터(74), 풀다운 트랜지스터(75) 및 디밍 트랜지스터(76)를 포함하며, 도 4의 PWM 회로(400)에 대응한다.
본 개시 내용의 일 실시예에 따르면, 도 7의 제4 트랜지스터(M4)는 제어 비트(CBIT)를 공급 전압(VDD)까지 풀업하도록 구성되므로, 풀다운 트랜지스터(75)는 제1 전송 트랜지스터(71), 제2 전송 트랜지스터(72), 제3 전송 트랜지스터(73) 및 제4 전송 트랜지스터(74)가 모두 오프일 때, 정상적으로 디밍 트랜지스터(76)를 턴 온하는 것이 요구된다. 본 개시 내용의 일 실시예에 따르면, 도 7의 제1 인에이블(EN_1), 제2 인에이블(EN_2), 제3 인에이블(EN_3) 및 제4 인에이블(EN_4)은 제1 비트(BIT_1), 제2 비트(BIT_2), 제3 비트(BIT_3) 및 제4 비트(BIT_4)가 각각 하이 논리 레벨에서 하이 임피던스 상태이므로 오버랩되도록 허용된다.
도 7에 예시된 바와 같이, 풀다운 트랜지스터(75)는 PWM 신호(SPWM)를 접지로 풀다운시킨다. 본 개시 내용의 일 실시예에 따르면, 도 7에 예시된 바와 같이, 풀다운 트랜지스터(75)의 게이트 단자는 접지에 연결된다. 본 개시 내용의 다른 실시예에 따르면, 풀다운 트랜지스터(75)의 게이트 단자는 래치 신호(SL)와 같은 다른 신호에 의해 제어될 수 있다.
본 개시 내용의 일 실시예에 따르면, 래치부(700)의 제4 트랜지스터(M4)는 제어 비트(CBIT)를 공급 전압(VDD)까지 풀업하도록 구성되므로, 풀다운 트랜지스터(75)는 제1 전송 트랜지스터(71), 제2 전송 트랜지스터(72), 제3 전송 트랜지스터(73) 및 제4 전송 트랜지스터(74)가 모두 오프일 때, 정상적으로 PWM 신호(SPWM)를 접지로 풀다운시키도록 구성된다.
본 개시 내용의 일 실시예에 따르면, 제어 비트(CBIT)는 해당 제어 비트가 하이 전압 레벨에 있을 때 하이 임피던스 상태이므로 제1 인에이블(EN_1), 제2 인에이블(EN_2), 제3 인에이블(EN_3) 및 제4 인에이블(EN_4)가 오버랩되도록 허용 가능하다.
도 8은 본 개시 내용의 다른 실시예에 따른 래치 유닛의 블록도이다. 도 8의 래치부(800)와 도 5의 래치부(500)를 비교하면, 래치부(800)는 부트스트랩 트랜지스터(MBST)와 부트스트랩 커패시터(CBST)를 더 포함한다.
도 8에 예시된 바와 같이, 부트스트랩 트랜지스터(MBST)는 제1 노드(N1)와 제2 트랜지스터(M2)의 게이트 단자 사이에 결합되고, 부트스트랩 트랜지스터(MBST)의 게이트 단자는 접지에 결합된다. 부트스트랩 커패시터(CBST)는 제어 비트(CBIT)와 제2 트랜지스터(M2)의 게이트 단자 사이에 결합된다. 본 개시 내용의 일 실시예에 따르면, 네거티브 데이터(DN)의 저전압 레벨은 래치부(800)의 접지 레벨만큼 낮을 수 있다.
본 개시 내용의 일 실시예에 따르면, 부트스트랩 트랜지스터(MBST) 및 부트스트랩 커패시터(CBST)는 제어 비트(CBIT)가 접지로 풀다운될 수 있도록 제2 트랜지스터(M2)를 완전히 턴 온하도록 구성된다. 그러나, 부트스트랩 트랜지스터(MBST)와 부트스트랩 커패시터(CBST)의 효과는 래치 신호(SL)가 제1 트랜지스터(M1)를 턴 온하기 전에 제어 비트(CBIT)가 저전압 레벨일 때 부트스트랩 커패시터(CBST)의 2개의 단자 사이의 전압차가 작으면 제한될 수 있다.
도 9는 본 개시 내용의 다른 실시예에 따른 LED 구동 어레이의 블록도이다. 도 9에 예시된 바와 같이, LED 구동 어레이(900)는 제1 LED 구동 회로(910) 및 제2 LED 구동 회로(920)를 포함한다. 본 개시 내용의 다른 실시예에 따르면, LED 구동 어레이(900)는 복수의 LED 구동 회로를 포함할 수 있다. 2개의 LED 구동 회로를 포함하는 LED 구동 어레이(900)가 여기에 예시되어 있지만, 이것에 한정되는 것은 아니다.
제1 LED 구동 회로(910)는 데이터 신호(SD) 및 제1 래치 신호(SL1)에 따라 제1 LED 유닛(XLED1)을 조명하도록 구성되고, 제2 LED 구동 회로(920)는 데이터 신호(SD) 및 제2 래치 신호(SL2)에 따라 제2 LED 유닛(XLED2)을 조명하도록 구성된다.
본 개시 내용의 일 실시예에 따르면, 제2 LED 유닛(XLED2)은 제1 LED 유닛(XLED1)보다 먼저 조명된다. 즉, 제2 래치 신호(SL2)가 제1 래치 신호(SL1)보다 먼저 활성화된다. 본 개시 내용의 일 실시예에 따르면, 제2 LED 유닛(XLED2)은 제1 LED 유닛(XLED1)의 근처에 배치되어 제1 LED 유닛(XLED1)보다 먼저 조명된다. 따라서, 제2 래치 신호(SL2)는 제1 래치 신호(SL1)보다 먼저 래치 신호로서 관찰될 수 있다.
도 9에 예시된 바와 같이, 제1 LED 구동 회로(910)는 PWM 회로(912)에 대한 제어 신호(SC)의 대응 비트(즉, 제어 비트(CBIT))를 각각 생성하는 복수의 래치부(911)를 포함한다. 본 개시 내용의 일 실시예에 따르면, PWM 회로(912)는 도 4의 PWM 회로(400)에 대응하며, 여기서는 반복하지 않는다.
도 9에 예시된 바와 같이, PWM 회로는 풀업 트랜지스터(PU)를 포함한다. 본 개시 내용의 일 실시예에 따르면, 풀업 트랜지스터(PU)는 PWM 신호(SPWM)에 의해 제어된다. 즉, 풀업 트랜지스터(PU)의 게이트 단자는 그 드레인 단자에 결합된다. 본 개시 내용의 다른 실시예에 따르면, 풀업 트랜지스터(PU)의 게이트 단자는 제1 래치 신호(SL1)에 의해 제어된다. 본 개시 내용의 다른 실시예에 따르면, 풀업 트랜지스터(PU)의 게이트 단자는 제2 래치 신호(SL2)에 의해 제어된다.
도 9의 래치부(911)와 도 8의 래치부(800)를 비교하면, 래치부(911)는 제1 프리셋 트랜지스터(MR1) 및 제2 프리셋 트랜지스터(MR2)를 더 포함한다. 제1 프리셋 트랜지스터(MR1)는 제2 래치 신호(SL2)에 따라 제1 노드(N1)에 공급 전압(VDD)을 제공하도록 구성된다. 제2 프리셋 트랜지스터(MR2)는 제2 래치 신호(SL2)에 따라 제2 노드(N2)에 접지를 제공하도록 구성된다.
본 개시 내용의 일 실시예에 따르면, 제2 LED 유닛(XLED2)은 제1 LED 유닛(XLED1)보다 먼저 턴 온된다. 제2 LED 유닛(XLED2)이 제2 래치 신호(SL2)에 따라 턴 온될 때, 제2 래치 신호(SL2)는 제1 LED 구동 회로의 래치부(911)의 제1 프리셋 트랜지스터(MR1) 및 제2 프리셋 트랜지스터(MR2)를 턴 온하여 제어 비트(CBIT)와 제1 노드(N1)의 전압을 프리셋시키도록 구성된다.
본 개시 내용의 일 실시예에 따르면, 제1 프리셋 트랜지스터(MR1) 및 제2 프리셋 트랜지스터(MR2)가 턴 온되면, 제1 노드(N1)의 전압은 전원 전압(VDD)까지 풀업되고, 제2 노드(N2)의 전압은 접지 레벨로 풀다운된다. 따라서, 제2 트랜지스터(M2)는 턴 오프되고, 제4 트랜지스터(M4)는 턴 온되어 제어 비트(CBIT)가 공급 전압(VDD)으로 풀업된다. 즉, 부트스트랩 커패시터(CBST)의 양측 단자의 전압은 제2 래치 신호(SL2)에 의해 공급 전압(VDD)으로 프리셋된다.
본 개시 내용의 일 실시예에 따르면, 부트스트랩 커패시터(CBST)가 프리셋되고 그라운드 레벨인 저전압 레벨의 네거티브 데이터(DN)가 제1 래치 신호(SL1)에 의해 샘플링될 때, 제2 트랜지스터(M2)의 게이트 단자의 전압은 부트스트랩 트랜지스터(MBST)가 턴 오프되기 때문에 부트스트랩 트랜지스터(MBST)의 임계 전압의 절대값과 동일하다.
제어 비트(CBIT)의 전압이 공급 전압(VDD)으로부터 풀다운되므로, 부트스트랩 커패시터(CBST)에 의해 결합된 제어 비트(CBIT)상의 전압 강하로 인해 제2 트랜지스터(M2)의 게이트 단자의 전압이 더 풀다운될 수 있다. 따라서, 제2 트랜지스터(M2)의 게이트 단자의 전압은 제로 볼트보다 낮아져서 제2 트랜지스터(M2)를 완전히 턴 온시킬 수 있다. 또한, 부트스트랩 트랜지스터(MBST)는 제1 노드(N1)와 제2 트랜지스터(M2)의 게이트 단자를 분리하여 제2 트랜지스터(M2)의 게이트 단자가 부트스트랩 커패시터(CBST)를 통한 AC 결합에 의해 제로 미만의 전압까지 더 잘 풀다운될 수 있도록 구성된다.
도 9에 예시된 바와 같이, PWM 회로는 풀업 트랜지스터(PU)를 포함한다. 본 개시 내용의 일 실시예에 따르면, 풀업 트랜지스터(PU)는 PWM 신호(SPWM)에 의해 제어된다. 즉, 풀업 트랜지스터(PU)의 게이트 단자는 드레인 단자에 접속된다. 본 개시 내용의 다른 실시예에 따르면, 풀업 트랜지스터(PU)의 게이트 단자는 제1 래치 신호(SL1)(도 9에 도시되지 않음)에 의해 제어된다. 본 개시 내용의 다른 실시예에 따르면, 풀업 트랜지스터(PU)의 게이트 단자는 제2 래치 신호(SL2)(도 9에 도시되지 않음)에 의해 제어된다.
도 10은 본 개시 내용의 다른 실시예에 따른 LED 구동 어레이의 블록도이다. 도 10에 예시된 바와 같이, LED 구동 어레이(1000)는 제1 LED 구동 회로(1010) 및 제2 LED 구동 회로(1020)를 포함한다. 본 개시 내용의 다른 실시예에 따르면, LED 구동 어레이(1000)는 복수의 LED 구동 회로를 포함할 수 있다. 여기서 2개의 LED 구동 회로를 포함하는 LED 구동 어레이(1000)가 예시되어 있으나, 이에 한정되는 것은 아니다.
제1 LED 구동 회로(1010)는 데이터 신호(SD) 및 제1 래치 신호(SL1)에 따라 제1 LED 유닛(XLED1)을 조명하도록 구성되고, 제2 LED 구동 회로(1020)는 데이터 신호(SD) 및 제2 래치 신호(SL2)에 따라 제2 LED 유닛(XLED2)을 조명하도록 구성된다. 본 개시 내용의 일 실시예에 따르면, 제2 LED 유닛(XLED2)은 제1 LED 유닛(XLED1)에 앞서 조명된다.
도 9의 래치부(911)의 제2 프리셋 트랜지스터(MR2)는, 도 9의 제1 LED 구동 회로(910)와 제1 LED 구동 회로(1010)를 비교하면, 도 10의 래치부(1011)의 제3 프리셋 트랜지스터(MR3)에 의해 대체되고, PWM 회로(1020)는 도 4의 PWM 회로(400)에 대응한다.
제3 프리셋 트랜지스터(MR3)는 제2 래치 신호(SL2)에 응답하여 제어 비트(CBIT)에 공급 전압(VDD)을 제공하며, 여기서 제2 래치 신호(SL2)는 제1 LED 유닛(XLED1)보다 먼저 조명되는 제2 LED 유닛(XLED2)을 조명하도록 구성된다.
제어 비트(CBIT)와 제2 트랜지스터(M2)의 게이트 단자의 전압은 공급 전압(VDD)으로 사전 설정되어 있기 때문에, 부트스트랩 커패시터(CBST)의 양측 단자의 전압은 공급 전압(VDD)으로 미리 설정되어있다. 제1 래치 신호(SL1)에 의해 접지 레벨인 저전압 레벨의 네거티브 데이터(DN)가 제1 노드(N1)로 샘플링되면, 제2 트랜지스터(M2)가 턴 온되어 제어 비트(CBIT)의 전압이 공급 전압(VDD)으로부터 풀다운된다. 제어 비트(CBIT)의 전압 강하 중에, 전압 강하는 부트스트랩 커패시터(CBST)를 통해 제2 트랜지스터(M2)의 게이트 단자에 결합되어, 제2 트랜지스터(M2)의 게이트 단자는 제로보다 낮은 전압까지 추가로 풀다운되어 제2 트랜지스터(M2)를 완전히 턴 온시킨다.
도 11은 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 래치부(1100)와 도 8의 래치부(800)를 비교하면, 래치부(1100)는 제1 트랜지스터(M1), 제1 커패시터(C1), 제2 트랜지스터(M2), 부트스트랩 트랜지스터(MBST) 및 부트스트랩 커패시터(CBST)를 포함하며, 제3 트랜지스터(M3), 제2 커패시터(C2) 및 제4 트랜지스터(M4)가 생략되어 있다.
본 개시 내용의 일 실시예에 따르면, 네거티브 데이터(DN)의 저전압 레벨은 래치부(1100)의 접지 레벨만큼 낮을 수 있다. 본 개시 내용의 일 실시예에 따르면, 래치부(800)의 제3 트랜지스터(M3), 제2 커패시터(C2) 및 제4 트랜지스터(M4)가 생략되므로, 래치부(1100)의 면적을 줄일 수 있어 비용을 절감할 수 있다.
본 개시 내용의 일 실시예에 따르면, 네거티브 데이터(DN)의 저전압 레벨은 부트스트랩 커패시터(CBST) 및 부트스트랩 트랜지스터(MBST)의 도움으로 접지만큼 낮을 수 있다.
도 12는 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 래치부(1200)와 도 10의 래치부(1011)를 비교하면, 래치부(1200)는 제1 트랜지스터(M1), 제1 커패시터(C1), 제2 트랜지스터(M2), 부트스트랩 트랜지스터(MBST), 부트스트랩 커패시터(CBST), 제1 프리셋 트랜지스터(MR1) 및 제3 프리셋 트랜지스터(MR3)를 포함하며, 제3 트랜지스터(M3), 제2 커패시터(C2) 및 제4 트랜지스터(M4)는 생략되어 있다.
본 개시 내용의 일 실시예에 따르면, 네거티브 데이터(DN)의 저전압 레벨은 래치부(1200)의 접지 레벨만큼 낮을 수 있다. 본 개시 내용의 일 실시예에 따르면, 래치부(1011)의 제3 트랜지스터(M3), 제2 커패시터(C2) 및 제4 트랜지스터(M4)가 생략되어 있기 때문에, 래치부(1200)의 면적을 감소시켜 비용을 절감할 수 있다.
도 13은 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 래치부(1300)를 도 5의 래치부(500)와 비교하면, 제3 트랜지스터(M3) 및 제2 커패시터(C2)가 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)로 대체된다.
본 개시 내용의 일 실시예에 따르면, 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 네거티브 데이터(DN)를 반전시키는 인버터로서 동작하도록 구성된다. 따라서, 도 5, 8, 9에 예시된 포지티브 데이터(DP) 및 제2 커패시터(C2)는 더 이상 필요하지 않다. 본 개시 내용의 일 실시예에 따르면, 제6 트랜지스터(M6)의 게이트 단자는 접지에 결합된다. 본 개시 내용의 다른 실시예에 따르면, 제6 트랜지스터(M6)의 게이트 단자는 다른 신호에 의해 제어될 수 있다.
본 개시 내용의 일 실시예에 따르면, 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 구비함으로써, 포지티브 데이터(DP)를 감소시킬 수 있어 데이터 신호(SD)의 I/O 인터페이스를 줄일 수 있다. 본 개시 내용의 일 실시예에 따르면, 네거티브 데이터(DN)의 저전압 레벨은 제2 트랜지스터(M2)의 문턱 전압의 절대값만큼 접지 레벨보다 낮아져 제2 트랜지스터(M2)를 완전히 턴 온시켜야 한다.
도 14는 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 래치부(1400)와 도 13의 래치부(1300)를 비교하면, 래치부(1400)는 부트스트랩 커패시터(CBST)와 부트스트랩 트랜지스터(MBST)를 더 포함한다.
본 개시 내용의 일 실시예에 따르면, 도 14의 네거티브 데이터(DN)의 저전압 레벨은 부트스트랩 커패시터(CBST) 및 부트스트랩 트랜지스터(MBST)로 인해 접지 레벨과 동일할 수 있다. 부트스트랩 커패시터(CBST) 및 부트스트랩 트랜지스터(MBST)의 효과는 위에서 설명되므로 여기서는 반복하지 않는다.
도 15는 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 도 15에 예시된 바와 같이, 제6 트랜지스터(M6)의 게이트 단자는 제2 래치 신호(SL2)에 의해 제어되고, 제1 트랜지스터(M1)의 게이트 단자는 제1 래치 신호(SL1)에 의해 제어된다. 도 9~10에 기술된 바와 같이, 제1 래치 신호(SL1)는 제1 LED 유닛(XLED1)을 구동하도록 구성되고, 제2 래치 신호(SL2)는 제2 LED 유닛(XLED2)를 구동하도록 구성되며, 제2 LED 유닛(XLED2)은 제1 LED 유닛(XLED1)보다 먼저 조명된다.
래치부(1500)를 도 14의 래치부(1400)와 비교하면, 래치부(1500)는 제7 트랜지스터(M7)를 더 포함한다. 도 15에 예시된 바와 같이, 제7 트랜지스터(M7)는 제2 래치 신호(SL2)에 따라 제1 노드(N1)에 공급 전압(VDD)을 공급한다. 제2 LED 유닛(XLED2)은 제1 LED 유닛(XLED1)보다 먼저 조명되기 때문에, 제2 래치 신호(SL2)도 제1 래치 신호(SL1)에 선행한다.
따라서, 제1 래치 신호(SL1)가 제1 트랜지스터(M1)를 활성화시키기 전에, 제2 래치 신호(SL2)는 제1 노드(N1)가 공급 전압(VDD)에 결합되고 제2 노드(N2)가 접지에 결합되도록 제6 트랜지스터(M6) 및 제7 트랜지스터를 턴 온시킨다. 즉, 도 9의 제1 프리셋 트랜지스터(MR1) 및 제2 프리셋 트랜지스터(MR2)의 효과는 도 10의 제1 프리셋 트랜지스터(MR1) 및 제3 트랜지스터(MR3)의 효과는 제7 트랜지스터(M7)에 의해 달성될 수 있다.
도 5~15에 예시된 바와 같이, 래치부는 P형 트랜지스터로 구현된 복수의 트랜지스터를 포함한다. 그러나, 복수의 트랜지스터는 N형 트랜지스터로도 구현될 수 있다.
도 16은 본 개시 내용의 일 실시예에 따른 도 3의 PWM 회로의 블록도이다. 본 개시 내용의 일 실시예에 따르면, PWM 회로(1600)는 N형 트랜지스터에 의해 구현되는 복수의 트랜지스터를 포함한다. 도 16에 예시된 바와 같이, PWM 회로(1600)는 제1 전송 트랜지스터(1610), 제2 전송 트랜지스터(1620), 제3 전송 트랜지스터(1630), 제4 전송 트랜지스터(1640), 풀다운 트랜지스터(1650) 및 디밍 트랜지스터(1660)를 포함한다.
제1 전송 트랜지스터(1610), 제2 전송 트랜지스터(1620), 제3 전송 트랜지스터(1630), 제4 전송 트랜지스터(1640) 및 디밍 트랜지스터(1660)는 N형 트랜지스터란 점을 제외하고 제1 전송 트랜지스터(410), 제2 전송 트랜지스터(420), 제3 전송 트랜지스터(430), 제4 전송 트랜지스터(440) 및 디밍 트랜지스터(460)에 대응한다.
풀다운 트랜지스터(1750)는 PWM 신호(SPWM)를 접지 레벨로 낮추도록 구성된다. 도 16에 예시된 실시예에 따르면, 풀다운 트랜지스터(1750)의 게이트 단자는 PWM 신호(SPWM)에 의해 제어된다. 즉, 풀다운 트랜지스터(1750)는 게이트-드레인 연결된다.
본 개시 내용의 다른 실시예에 따르면, 풀다운 트랜지스터(1750)는 래치 신호(SL)와 같은 다른 신호에 의해 제어될 수 있다. 본 개시 내용의 다른 실시예에 따르면, PWM 회로(1600)는 제1 래치 신호(SL1) 및 제2 래치 신호(SL2)에 의해 각각 제어되는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터(도 16에 도시되지 않음)를 포함한다.
본 개시 내용의 다른 실시예에 따르면, 풀다운 트랜지스터(1750)는 풀업 트랜지스터로 대체 될 수 있다. 풀업 트랜지스터(1750)는 PWM 신호(SPWM)를 공급 전압(VDD)까지 풀업하도록 구성된다.
도 17은 본 개시 내용의 다른 실시예에 따른 래치부의 블록도로서, 여기서 래치부는 N형 트랜지스터로 구현된 복수의 트랜지스터를 포함한다. 래치부(1700)를 도 8의 래치부(800)와 비교하면, 래치부(800)의 모든 P형 트랜지스터는 래치부(1700)가 되는 몇 가지 요구되는 변형에 의해 N형 트랜지스터로 변환된다.
도 17의 부트스트랩 트랜지스터(MBST)는 제2 노드(N2)와 제4 트랜지스터(M4)의 게이트 단자 사이에 결합되고, 부트스트랩 트랜지스터(MBST)의 게이트 단자는 공급 전압(VDD)에 결합된다. 도 17의 부트스트랩 커패시터(CBST)는 제4 트랜지스터(M4)의 게이트 단자와 제어 비트(CBIT) 사이에 결합된다.
도 18은 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이며, 여기서 래치부는 N형 트랜지스터로 구현된 복수의 트랜지스터를 포함한다. 래치부(1800)를 래치부(911)와 비교하면, 래치부(911)의 모든 P형 트랜지스터는 N형 트랜지스터로 변환되어 래치부(1800)가 된다. 래치부(1800)와 래치부(1700)를 비교하면, 래치부(1800)는 제1 프리셋 트랜지스터(MR1) 및 제2 프리셋 트랜지스터(MR2)를 더 포함한다.
도 18에 예시된 바와 같이, 제1 프리셋 트랜지스터(MR1)는 제2 래치 신호(SL2)에 따라 제2 노드(N2)를 접지에 결합시킨다. 제2 프리셋 트랜지스터(MR2)는 제2 래치 신호(SL2)에 따라 제1 노드(N1)에 공급 전압(VDD)을 공급한다. 따라서, 부트스트랩 커패시터(CBST)의 양측 단자의 전압은 접지에 미리 설정될 수 있다.
도 19는 본 개시 내용의 다른 실시예에 따른 LED 구동 어레이의 블록도이다. 도 19에 예시된 바와 같이, LED 구동 어레이(1900)는 제1 LED 구동 회로(1910) 및 제2 LED 구동 회로(1920)를 포함한다. 본 개시 내용의 다른 실시예에 따르면, LED 구동 어레이(1900)는 복수의 LED 구동 회로를 포함할 수 있다. 여기서 2개의 LED 구동 회로를 포함하는 LED 구동 어레이(1900)가 도시되어 있지만, 이것에 한정되는 것은 아니다.
제1 LED 구동 회로(1910)는 데이터 신호(SD) 및 제1 래치 신호(SL1)에 따라 제1 LED 유닛(XLED1)을 조명하도록 구성되고, 제2 LED 구동 회로(1920)는 데이터 신호(SD) 및 제2 래치 신호(SL2)에 따라 제2 LED 유닛(XLED2)을 조명하도록 구성된다. 본 개시 내용의 일 실시예에 따르면, 제2 LED 유닛(XLED2)은 제1 LED 유닛(XLED1)에 앞서 조명된다.
제1 LED 구동 회로(1910)는 PWM 회로(1912)에 대응하는 제어 신호(SC)(즉, 제어 비트(CBIT))의 비트를 각각 생성하는 복수의 래치부(1911)를 포함한다. 본 개시 내용의 일 실시예에 따르면, PWM 회로(1912)는 도 16의 PWM 회로(1600)에 대응하므로, 여기서는 반복하지 않는다.
래치부(1911)를 도 18의 래치부(1800)와 비교하면, 도 18의 래치부(1800)의 제2 프리셋 트랜지스터(MR2)는 도 19의 래치부(1911)의 제3 프리셋 트랜지스터(MR3)로 치환되어 있다. 제3 프리셋 트랜지스터(MR3)는 제2 래치 신호(SL2)에 응답하여 제어 비트(CBIT)를 접지에 결합시키며, 여기서 제2 래치 신호(SL2)는 제1 LED 유닛(XLED1) 이전에 조명된 제2 LED 유닛(XLED2)을 조명하도록 구성된다.
제어 비트(CBIT)와 제4 트랜지스터(M4)의 게이트 단자의 전압은 공급 전압(VDD)으로 사전 설정되어 있기 때문에, 부트스트랩 커패시터(CBST)의 양측 단자의 전압은 접지로 설정되어 있다. 제1 래치 신호(SL1)에 의해 제2 노드(N2)로 공급 전압(VDD)인 고전압 레벨의 포지티브 데이터(DP)가 샘플링되면, 제4 트랜지스터(M4)가 턴 온되어 제어 비트(CBIT)의 전압이 접지로부터 풀업된다. 제어 비트(CBIT)의 전압 상승 중에, 전압 상승은 부트스트랩 커패시터(CBST)를 통해 제4 트랜지스터(M4)의 게이트 단자에 결합되어 제4 트랜지스터(M4)의 게이트 단자는 제로를 초과하는 전압까지 추가로 풀업되어 제4 트랜지스터(M4)를 완전히 턴 온시킨다.
도 20은 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 래치부(2000)를 도 17의 래치부(1700)와 비교하면, 래치부(2000)는 부트스트랩 커패시터(CBST), 제3 트랜지스터(M3), 제2 커패시터(C2), 제4 트랜지스터(M4) 및 부트스트랩 트랜지스터(MBST)를 포함하며, 제1 트랜지스터(M1), 제1 커패시터(C1) 및 제2 트랜지스터(M2)는 생략되어 있다.
래치부(2000)를 도 11의 래치부(1100)와 비교하면, 모든 P형 트랜지스터가 래치부(2000)가 되도록 일부 요구되는 변형에 의해 N형 트랜지스터로 변환되어 있다.
도 21은 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 상기 래치부(2100)를 래치부(1911)와 비교하면, 제3 프리셋 트랜지스터(MR3) 및 제3 트랜지스터(M3)를 포함하며, 래치부(1911)의 제2 커패시터(C2) 및 제4 트랜지스터(M4)가 생략된다. 래치부(1200)와 래치부(1200)를 비교하면, 래치부(1200)의 모든 P형 트랜지스터가 래치부(2100)가 되는 소정의 요구되는 변형에 의해 N형 트랜지스터로 변환되어 있다.
도 22는 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 래치부(2200)와 도 13의 래치부(1300)를 비교하면, 래치부(1300)의 모든 P형 트랜지스터는 래치부(2200)가 되도록 소정의 요구되는 변형에 의해 N형 트랜지스터로 변환된다.
도 22에 예시된 바와 같이, 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 제3 트랜지스터(M3)에 의해 샘플링된 포지티브 데이터(DP)를 반전시키는 인버터로서 동작하도록 구성된다. 제5 트랜지스터(M5)의 게이트 단자에는 공급 전압이 공급된다. 본 개시 내용의 다른 실시예에 따르면, 제5 트랜지스터(M5)의 게이트 단자는 다른 신호에 의해 제어될 수 있다.
도 23은 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 래치부(2300)와 도 22의 래치부(2200)를 비교하면, 래치부(2300)는 부트스트랩 커패시터(CBST)와 부트스트랩 트랜지스터(MBST)를 더 포함한다.
래치부(2300)와 도 14의 래치부(1400)를 비교하면, 래치부(1400)의 모든 P형 트랜지스터는 몇 가지 요구되는 변형에 의해 N형 트랜지스터로 변환된 것이다.
도 24는 본 개시 내용의 다른 실시예에 따른 래치부의 블록도이다. 래치부(2400)와 도 15의 래치부(1500)를 비교하면, 래치부(1500)의 모든 P형 트랜지스터는 소정의 요구되는 변형에 의해 N형 트랜지스터로 변환되어 있다.
도 24에 예시된 바와 같이, 제5 트랜지스터(M5)의 게이트 단자는 제2 래치 신호(SL2)에 의해 제어되고, 제1 트랜지스터(M1)의 게이트 단자는 제1 래치 신호(SL1)에 의해 제어된다. 도 19에서 설명한 바와 같이, 제1 래치 신호(SL1)는 제1 LED 유닛(XLED1)을 구동하도록 구성되고, 제2 래치 신호(SL2)는 제2 LED 유닛(XLED2)을 구동하도록 구성되며, 제2 LED 유닛(XLED2)은 제1 LED 유닛(XLED1)보다 먼저 조명된다.
따라서, 제5 트랜지스터(M5)는 제2 래치 신호(SL2)에 따라 제1 노드(N1)를 공급 전압(VDD)으로 프리셋하고, 제7 트랜지스터(M7)는 제2 래치 신호(SL2)에 따라 제2 노드(N2)를 접지로 프리셋하도록 구성된다.
본 개시 내용은 바람직한 실시예와 관련하여 예로서 설명되었지만, 본 개시 내용은 이것에 한정되는 것은 아니라는 것을 이해해야 한다. 당업자는 본 개시 내용의 범위 및 사상을 벗어나지 않고 여전히 다양한 변경 및 수정을 할 수 있다. 그러므로, 본 개시 내용의 범위는 이하의 특허청구범위 및 그 등가물에 의해 정의되고 보호되어야 한다.

Claims (20)

  1. 제1 LED 유닛을 조명하는 LED 구동 회로로서:
    제1 제어 신호를 생성하도록 제1 래치 신호(latch signal)에 따라 데이터 신호를 래치하는 데이터 래치 회로;
    정전류를 생성하는 전류 소스; 및
    PWM 회로
    를 포함하고, 상기 PWM 회로는:
    인에이블 신호의 대응하는 비트에 따라 PWM 신호를 생성하도록 상기 제1 제어 신호의 대응하는 비트를 각각 통과시키는 복수의 전송 트랜지스터;
    상기 전송 트랜지스터 모두가 턴 오프될 때 상기 PWM 신호를 공급 전압으로 풀업시키는 풀업 트랜지스터(pull-up transistor); 및
    상기 정전류가 상기 제1 LED 유닛을 통해 흐르도록 상기 PWM 신호에 따라 상기 제1 LED 유닛에 상기 전류 소스를 결합시키는 디밍 트랜지스터(dimming transistor)
    를 포함하며,
    상기 복수의 전송 트랜지스터, 상기 풀업 트랜지스터 및 상기 디밍 트랜지스터는 P형 트랜지스터 또는 N형 트랜지스터 중 어느 하나에 의해 구현되는 것을 특징으로 하는 LED 구동 회로.
  2. 제1항에 있어서, 상기 데이터 신호, 상기 제1 제어 신호 및 상기 인에이블 신호는 N비트이고(N은 양의 정수), 상기 데이터 래치 회로는 N개의 래치부를 포함하고, 상기 래치부 각각은 데이터 신호의 1비트를 래치하여 제1 제어 신호의 1비트를 생성하는 것을 특징으로 하는 LED 구동 회로.
  3. 제2항에 있어서, 상기 래치부 각각은:
    상기 제1 래치 신호의 제1 래치 비트에 따라 상기 데이터 신호의 제1 데이터 비트로부터 제1 노드로 네거티브 데이터를 제공하는 제1 트랜지스터;
    상기 제1 노드와 접지(ground) 사이에 결합되어 상기 네거티브 데이터를 저장하는 제1 커패시터; 및
    상기 제1 노드에서 상기 네거티브 데이터에 따라 상기 제1 제어 신호의 제1 비트를 상기 접지에 결합하는 제2 트랜지스터
    를 포함하는 것을 특징으로 하는 LED 구동 회로.
  4. 제3항에 있어서, 상기 래치부 각각은:
    상기 제1 래치 신호의 상기 제1 래치 비트에 따라 상기 데이터 신호의 상기 제1 데이터 비트로부터 제2 노드로 상기 네거티브 데이터의 역인 포지티브 데이터를 제공하는 제3 트랜지스터;
    상기 제2 노드와 상기 접지 사이에 결합되어 상기 포지티브 데이터를 저장하는 제2 커패시터; 및
    상기 제2 노드에서 상기 포지티브 데이터에 따라 상기 제1 제어 신호의 상기 제1 비트에 상기 공급 전압을 제공하는 제4 트랜지스터
    를 더 포함하는 것을 특징으로 하는 LED 구동 회로.
  5. 제4항에 있어서, 상기 래치부 각각은:
    상기 제1 노드와 상기 제2 트랜지스터의 게이트 단자 사이에 결합된 부트스트랩 트랜지스터로서, 해당 부트스트랩 트랜지스터의 게이트 단자는 상기 접지에 결합된, 부트스트랩 트랜지스터; 및
    상기 제1 제어 신호의 상기 제1 비트와 상기 제2 트랜지스터의 상기 게이트 단자 사이에 결합된 부트스트랩 커패시터
    를 더 포함하는 것을 특징으로 하는 LED 구동 회로.
  6. 제5항에 있어서, 상기 래치부 각각은:
    제2 래치 신호에 따라 상기 제1 노드에 상기 공급 전압을 제공하는 제1 프리셋 트랜지스터; 및
    상기 제2 래치 신호에 따라 상기 제2 노드에 접지를 제공하는 제2 프리셋 트랜지스터
    를 더 포함하고,
    상기 제2 래치 신호는 제 2 LED 유닛을 조명하도록 구성되며, 상기 제2 LED 유닛은 상기 제1 LED 유닛보다 먼저 턴 온되는 것을 특징으로 하는 LED 구동 회로.
  7. 제5항에 있어서, 상기 래치부 각각은:
    제2 래치 신호에 따라 상기 제1 노드에 상기 공급 전압을 제공하는 제1 프리셋 트랜지스터; 및
    상기 제2 래치 신호에 따라 상기 제1 제어 신호의 상기 제1 비트에 상기 공급 전압을 제공하는 제3 프리셋 트랜지스터
    를 더 포함하며,
    상기 제2 래치 신호는 제2 LED 유닛을 조명하도록 구성되며, 상기 제2 LED 유닛은 제1 LED 유닛보다 먼저 턴 온되는 것을 특징으로 하는 LED 구동 회로.
  8. 제3항에 있어서, 상기 래치부 각각은:
    상기 제1 노드와 상기 제2 트랜지스터의 게이트 단자 사이에 결합된 부트스트랩 트랜지스터로서, 해당 부트스트랩 트랜지스터의 게이트 단자는 상기 접지에 결합된, 부트스트랩 트랜지스터; 및
    상기 제1 제어 신호의 상기 제1 비트와 상기 제2 트랜지스터의 상기 게이트 단자 사이에 결합된 부트스트랩 커패시터
    를 더 포함하는 것을 특징으로 하는 LED 구동 회로.
  9. 제8항에 있어서, 상기 래치부 각각은:
    제2 래치 신호에 따라 상기 제1 노드에 상기 공급 전압을 제공하는 제1 프리셋 트랜지스터; 및
    상기 제2 래치 신호에 따라 상기 제1 제어 신호의 상기 제1 비트에 상기 공급 전압을 제공하는 제3 프리셋 트랜지스터
    를 더 포함하며,
    상기 제2 래치 신호는 제2 LED 유닛을 조명하도록 구성되며, 상기 제2 LED 유닛은 제1 LED 유닛보다 먼저 턴 온되는 것을 특징으로 하는 LED 구동 회로.
  10. 제3항에 있어서, 상기 래치부 각각은:
    제2 노드의 전압에 따라 상기 제1 제어 신호의 상기 제1 비트에 상기 공급 전압을 제공하는 제4 트랜지스터;
    상기 제1 노드에서 상기 네거티브 데이터에 따라 상기 제2 노드에 상기 공급 전압을 제공하는 제5 트랜지스터; 및
    상기 제2 노드를 상기 접지에 결합시키는 제6 트랜지스터
    를 포함하는 것을 특징으로 하는 LED 구동 회로.
  11. 제10항에 있어서, 상기 래치부 각각은:
    상기 제1 노드와 상기 제2 트랜지스터의 게이트 단자 사이에 결합된 부트스트랩 트랜지스터로서, 해당 부트스트랩 트랜지스터의 게이트 단자는 상기 접지에 결합된, 부트스트랩 트랜지스터; 및
    상기 제1 제어 신호의 상기 제1 비트와 상기 제2 트랜지스터의 상기 게이트 단자 사이에 결합된 부트스트랩 커패시터
    를 더 포함하는 것을 특징으로 하는 LED 구동 회로.
  12. 제11항에 있어서, 상기 래치부 각각은:
    제2 래치 신호에 따라 상기 제1 노드에 상기 공급 전압을 제공하는 제7 트랜지스터를 더 포함하고,
    상기 제2 래치 신호는 제2 LED 유닛을 조명하도록 구성되며, 상기 제2 LED 유닛은 상기 제1 LED 유닛보다 먼저 조명되고, 상기 제6 트랜지스터는 상기 제2 래치 신호에 따라 상기 제2 노드를 접지로 풀링하는 것을 특징으로 하는 LED 구동 회로.
  13. 제1 LED 유닛을 조명하는 LED 구동 회로로서:
    제1 제어 신호를 생성하도록 제1 래치 신호에 따라 데이터 신호를 래치하는 데이터 래치 회로;
    정전류를 생성하는 전류 소스; 및
    PWM 회로
    를 포함하고, 상기 PWM 회로는:
    인에이블 신호의 대응하는 비트에 따라 PWM 신호를 생성하도록 상기 제1 제어 신호의 대응하는 비트를 각각 통과시키는 복수의 전송 트랜지스터;
    상기 전송 트랜지스터 모두가 턴 오프될 때 상기 PWM 신호를 접지로 풀다운시키는 제1 풀다운 트랜지스터; 및
    상기 정전류가 상기 제1 LED 유닛을 통해 흐르도록 상기 PWM 신호에 따라 상기 제1 LED 유닛에 상기 전류 소스를 결합시키는 디밍 트랜지스터
    를 포함하며,
    상기 복수의 전송 트랜지스터, 상기 풀다운 트랜지스터 및 상기 디밍 트랜지스터는 P형 트랜지스터 또는 N형 트랜지스터 중 어느 하나에 의해 구현되는 것을 특징으로 하는 LED 구동 회로.
  14. 제13항에 있어서, 상기 데이터 신호, 상기 제1 제어 신호 및 상기 인에이블 신호는 N비트이고(N은 양의 정수), 상기 데이터 래치 회로는 N개의 래치부를 포함하고, 상기 래치부 각각은 데이터 신호의 1비트를 래치하여 제1 제어 신호의 1비트를 생성하는 것을 특징으로 하는 LED 구동 회로.
  15. 제14항에 있어서, 상기 래치부 각각은:
    상기 제1 래치 신호의 제1 래치 비트에 따라 상기 데이터 신호의 제1 데이터 비트로부터 제1 노드로 포지티브 데이터를 제공하는 제1 트랜지스터;
    상기 제1 노드와 접지 사이에 결합되어 상기 포지티브 데이터를 저장하는 제1 커패시터; 및
    상기 제1 노드에서 상기 포지티브 데이터에 따라 상기 제1 제어 신호의 제1 비트에 공급 전압을 제공하는 제2 트랜지스터
    를 포함하는 것을 특징으로 하는 LED 구동 회로.
  16. 제15항에 있어서, 상기 래치부 각각은:
    상기 제1 노드와 상기 제2 트랜지스터의 게이트 단자 사이에 결합된 부트스트랩 트랜지스터로서, 해당 부트스트랩 트랜지스터의 게이트 단자는 상기 공급 전압에 결합된, 부트스트랩 트랜지스터; 및
    상기 제1 제어 신호의 상기 제1 비트와 상기 제2 트랜지스터의 상기 게이트 단자 사이에 결합된 부트스트랩 커패시터
    를 더 포함하는 것을 특징으로 하는 LED 구동 회로.
  17. 제16항에 있어서, 상기 래치부 각각은:
    제2 래치 신호에 따라 상기 제1 노드를 상기 접지에 결합시키는 제1 프리셋 트랜지스터; 및
    상기 제2 래치 신호에 따라 상기 제1 비트를 상기 접지에 결합시키는 제2 프리셋 트랜지스터
    를 더 포함하고,
    상기 제2 래치 신호는 제 2 LED 유닛을 조명하도록 구성되며, 상기 제2 LED 유닛은 상기 제1 LED 유닛보다 먼저 턴 온되는 것을 특징으로 하는 LED 구동 회로.
  18. 제16항에 있어서, 상기 래치부 각각은:
    제2 래치 신호에 따라 상기 제1 노드를 상기 접지에 결합시키는 제1 프리셋 트랜지스터; 및
    상기 제2 래치 신호에 따라 상기 제1 제어 신호의 상기 제1 비트를 상기 접지에 결합시키는 제3 프리셋 트랜지스터
    를 더 포함하고,
    상기 제2 래치 신호는 제 2 LED 유닛을 조명하도록 구성되며, 상기 제2 LED 유닛은 상기 제1 LED 유닛보다 먼저 턴 온되는 것을 특징으로 하는 LED 구동 회로.
  19. 제15항에 있어서, 상기 래치부 각각은:
    상기 제1 래치 신호의 상기 제1 래치 비트에 따라 상기 데이터 신호의 상기 제1 데이터 비트로부터 제2 노드로 상기 포지티브 데이터의 역인 네거티브 데이터를 제공하는 제3 트랜지스터;
    상기 제2 노드와 상기 접지 사이에 결합되어 상기 네거티브 데이터를 저장하는 제2 커패시터; 및
    상기 제2 노드에서 상기 네거티브 데이터에 따라 상기 제1 제어 신호의 상기 제1 비트를 상기 접지에 결합시키는 제4 트랜지스터
    를 포함하는 것을 특징으로 하는 LED 구동 회로.
  20. 제13항에 있어서, 상기 PWM 회로는:
    제2 래치 신호에 따라 상기 PWM 신호를 접지로 풀다운하는 제2 풀다운 트랜지스터를 더 포함하고,
    상기 제2 래치 신호는 제2 LED 유닛을 조명하도록 구성되며, 상기 제2 LED 유닛은 상기 제1 LED 유닛보다 먼저 턴 온되는 것을 특징으로 하는 LED 구동 회로.
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