KR20200010685A - 표시 장치 및 표시 장치 제조 방법 - Google Patents

표시 장치 및 표시 장치 제조 방법 Download PDF

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Abstract

표시 장치는 제1 전극, 상기 제1 전극과 이격된 제2 전극, 상기 제1 전극 및 상기 제2 전극 위에 배치된 발광 소자, 평면 상에서 상기 제1 전극과 상기 발광 소자가 중첩하는 제1 영역에 인접하여 배치된 제1 패턴부, 평면 상에서 상기 제2 전극과 상기 발광 소자가 중첩하는 제2 영역과 인접하여 배치된 제2 패턴부, 상기 발광 소자 및 상기 제1 패턴부를 커버하며, 상기 발광 소자 및 상기 제1 전극에 전기적으로 연결된 제1 연결 전극, 및 상기 발광 소자 및 상기 제2 패턴부를 커버하며, 상기 발광 소자 및 상기 제2 전극에 전기적으로 연결된 제2 연결 전극을 포함할 수 있다.

Description

표시 장치 및 표시 장치 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명은 신뢰성이 향상된 표시 장치 및 표시 장치 제조 방법에 관한 것이다.
표시 장치는 발광 소자를 포함할 수 있다. 발광 소자는 전극과 전기적으로 연결되고, 전극에 인가되는 전압에 따라 발광할 수 있다. 발광 소자는 전극 상에 직접 형성될 수도 있고, 발광 소자를 별도로 형성한 후에 상기 발광 소자를 전극에 배치할 수도 있다. 별도로 형성된 발광 소자를 전극에 배치하는 경우, 발광 소자의 형상에 따라 발광 소자와 전극 사이의 연결이 용이하지 않을 수 있다. 또한, 발광 소자와 전극을 연결하는 연결 전극에 발생된 크랙에 의해 발광 소자와 전극 사이의 저항이 증가하는 현상이 발생될 수 있고, 이는 발광 효율의 저하를 야기할 수 있다.
본 발명의 목적은 발광 소자와 전극 사이의 연결 안정성이 향상된 표시 장치 및 표시 장치 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시 장치는 제1 전극, 상기 제1 전극과 이격된 제2 전극, 상기 제1 전극 및 상기 제2 전극 위에 배치된 발광 소자, 평면 상에서 상기 제1 전극과 상기 발광 소자가 중첩하는 제1 영역에 인접하여 배치된 제1 패턴부, 평면 상에서 상기 제2 전극과 상기 발광 소자가 중첩하는 제2 영역과 인접하여 배치된 제2 패턴부, 상기 발광 소자 및 상기 제1 패턴부를 커버하며, 상기 발광 소자 및 상기 제1 전극에 전기적으로 연결된 제1 연결 전극, 및 상기 발광 소자 및 상기 제2 패턴부를 커버하며, 상기 발광 소자 및 상기 제2 전극에 전기적으로 연결된 제2 연결 전극을 포함할 수 있다.
상기 제1 패턴부 및 상기 제2 패턴부 각각은 유기 물질을 포함할 수 있다.
상기 발광 소자는 복수로 제공되고, 복수로 제공된 상기 발광 소자들은 병렬로 연결될 수 있다.
상기 발광 소자의 제1 두께는 상기 제1 패턴부의 제1 최대 높이 및 상기 제2 패턴부의 제2 최대 높이보다 클 수 있다.
상기 제1 최대 높이 및 상기 제2 최대 높이 각각은 상기 제1 두께의 50% 이하일 수 있다.
상기 제1 전극과 상기 발광 소자 사이의 경사각은 60도 이상일 수 있다.
상기 제1 연결 전극에는 상기 발광 소자 위에 배치된 제1 부분, 상기 제1 패턴부 위에 배치된 제2 부분, 및 상기 제1 전극 위에 배치된 제3 부분이 정의되고, 상기 제2 부분과 접하는 상기 제1 패턴부의 경사면과 상기 제1 패턴부 아래에 배치된 상기 제1 전극 사이의 각도는 70도 이하일 수 있다.
상기 발광 소자 위에 배치된 보호부를 더 포함하고, 상기 보호부는 평면 상에서 상기 제1 패턴부 및 상기 제2 패턴부 사이에 배치될 수 있다.
상기 보호부는 무기 물질을 포함하는 제1 보호부 및 유기 물질을 포함하는 제2 보호부를 포함하고, 상기 제1 보호부는 상기 제2 보호부 및 상기 발광 소자 사이에 배치될 수 있다.
상기 제1 패턴부와 상기 발광 소자 사이 및 상기 제1 패턴부와 상기 제1 전극 사이에 배치된 제1 무기 패턴부, 및 상기 제2 패턴부와 상기 발광 소자 사이 및 상기 제2 패턴부와 상기 제2 전극 사이에 배치된 제2 무기 패턴부를 더 포함할 수 있다.
상기 발광 소자는 원기둥 형상 또는 다각 기둥 형상일 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 전극, 상기 제1 전극과 이격된 제2 전극, 상기 제1 전극 및 상기 제2 전극 위에 배치된 발광 소자, 상기 제1 전극과 상기 발광 소자 위에 배치되며, 상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 연결 전극, 상기 제2 전극과 상기 발광 소자 위에 배치되며, 상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 연결 전극, 상기 제1 연결 전극과 상기 발광 소자 사이 및 상기 제1 연결 전극과 상기 제1 전극 사이에 배치되며, 상기 제1 연결 전극과 접하는 제1 경사면을 갖는 제1 패턴부, 및 상기 제2 연결 전극과 상기 발광 소자 사이 및 상기 제2 연결 전극과 상기 제2 전극 사이에 배치되며, 상기 제2 연결 전극과 접하는 제2 경사면을 갖는 제2 패턴부를 포함할 수 있다.
상기 제1 패턴부 및 상기 제2 패턴부 각각은 유기 물질을 포함할 수 있다.
평면 상에서 상기 제1 패턴부는 상기 발광 소자와 상기 제1 전극이 중첩하는 영역 중 적어도 일부를 둘러싸고, 평면 상에서 상기 제2 패턴부는 상기 발광 소자와 상기 제2 전극이 중첩하는 영역 중 적어도 일부를 둘러쌀 수 있다.
상기 제1 경사면과 상기 제1 전극 사이의 각도 및 상기 제2 경사면과 상기 제2 전극 사이의 각도 각각은 70도 이하일 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 절연층 상에 제1 전극 및 제2 전극을 형성하는 단계, 상기 제1 전극 및 상기 제2 전극 위에 발광 소자를 배치하는 단계, 상기 발광 소자, 상기 제1 전극 및 상기 제2 전극을 커버하는 유기층을 형성하는 단계, 상기 유기층 위에 마스크를 배치하는 단계, 상기 마스크를 이용하여, 유기층을 노광 및 현상하여 유기 패턴을 형성하는 단계, 상기 유기 패턴의 일부를 제거하여, 평면 상에서 상기 제1 전극과 상기 발광 소자가 중첩하는 제1 영역에 인접하여 배치된 제1 패턴부, 및 평면 상에서 상기 제2 전극과 상기 발광 소자가 중첩하는 제2 영역과 인접하여 배치된 제2 패턴부를 형성하는 단계, 및 상기 제1 패턴부 위에 상기 발광 소자 및 상기 제1 전극에 전기적으로 연결된 제1 연결 전극 및 상기 발광 소자 및 상기 제2 전극에 전기적으로 연결된 제2 연결 전극을 형성하는 단계를 포함할 수 있다.
상기 마스크는 반투광부를 포함하는 하프톤 마스크이고, 평면 상에서 상기 반투광부는 상기 제1 전극 및 상기 제2 전극과 중첩하는 영역에 배치되도록 상기 마스크를 배치할 수 있다.
상기 유기 패턴의 일부를 제거하여, 상기 발광 소자 위에 배치되는 보호부를 형성하는 단계를 더 포함하고, 상기 보호부는 상기 제1 패턴부 및 상기 제2 패턴부와 동시에 형성될 수 있다.
상기 유기층을 형성하기 전에 상기 발광 소자, 상기 제1 전극 및 상기 제2 전극을 커버하는 무기층을 형성하는 단계, 및 상기 제1 패턴부 및 상기 제2 패턴부를 형성한 후, 노출된 상기 무기층의 일부를 제거하여, 상기 제1 패턴부 아래에 배치된 제1 무기 패턴부 및 상기 제2 패턴부 아래에 배치된 제2 무기 패턴부를 형성하는 단계를 더 포함할 수 있다.
상기 유기 패턴의 일부를 제거하여, 상기 발광 소자 위에 배치되는 유기 보호부를 형성하는 단계, 및 상기 무기층의 일부를 제거하여, 상기 발광 소자와 상기 유기 보호부 사이에 배치되는 무기 보호부를 형성하는 단계를 더 포함하고, 상기 유기 보호부는 상기 제1 패턴부 및 상기 제2 패턴부와 동시에 형성되고, 상기 무기 보호부는 상기 제1 무기 패턴부 및 상기 제2 무기 패턴부와 동시에 형성될 수 있다.
본 발명의 실시예에 따르면, 발광 소자와 전극을 연결하는 연결 전극과 발광 소자 사이에 패턴부를 제공한다. 패턴부는 평면 상에서 발광 소자와 전극이 중첩하는 영역과 인접하여 제공될 수 있다. 연결 전극의 기울기의 변화는 패턴부에 의해 감소될 수 있다. 따라서, 연결 전극이 단선되거나, 연결 전극에 크랙이 발생되는 현상이 감소될 수 있다. 그 결과, 발광 소자와 전극 사이의 연결 안정성이 향상될 수 있고, 표시 장치의 신뢰성이 향상될 수 있다. 또한, 연결 전극의 단선이나 연결 전극에 크랙이 발생될 가능성이 감소되기 때문에, 연결 전극의 두께를 감소시킬 수 있다. 연결 전극의 두께 감소에 따라 식각 공정의 공정 시간이 단축될 수 있고, 이는 미세 패턴 제조 공정에서 유리할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4a는 본 발명의 일 실시예에 따른 화소의 단면도를 도시한 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 화소의 단면도를 도시한 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 5c는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 5d는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 화소의 평면도이다.
도 7은 도 6에 도시된 I-I`을 따라 절단한 단면도의 일 예이다.
도 8은 도 6에 도시된 II-II`을 따라 절단한 단면도의 일 예이다.
도 9는 도 6에 도시된 II-II`을 따라 절단한 단면도의 일 예이다.
도 10은 도 6에 도시된 II-II`을 따라 절단한 단면도의 일 예이다.
도 11a 내지 도 11h는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 도시한 도면들이다.
도 12a 내지 도 12g는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 도시한 도면들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 영역(DA)을 통해 이미지를 표시 할 수 있다. 도 1에서는 표시 영역(DA)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면을 갖는 것을 예시적으로 도시하였다. 하지만, 본 발명의 다른 실시예에서 표시 장치의 표시 영역은 휘어진 형상을 가질 수 있다.
표시 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서 내에서 평면 상에서라는 것의 의미는 제3 방향(DR3)에서 바라보는 경우를 의미할 수 있다.
도 1에서는 표시 장치(DD)가 텔레비전인 것을 예시적으로 도시하였다. 하지만, 표시 장치(DD)는 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2를 참조하면, 표시 장치(DD)는 표시 패널(DP), 신호 제어부(TC, 또는 타이밍 컨트롤러), 데이터 구동부(DDV), 및 스캔 구동부(GDV)를 포함할 수 있다. 신호 제어부(TC), 데이터 구동부(DDV) 및 스캔 구동부(GDV) 각각은 회로를 포함할 수 있다.
표시 패널(DP)은 초소형 발광 소자를 포함하는 초소형 발광 소자 표시 패널(DP)일 수 있다. 예를 들어, 표시 패널(DP)은 마이크로 엘이디 표시 패널(DP)일 수 있다.
표시 패널(DP)은 복수의 데이터 라인들(DL1-DLm), 복수의 스캔 라인들(SL1-SLn) 및 복수의 화소들(PX)을 포함할 수 있다.
복수의 데이터 라인들(DL1-DLm)은 제1 방향(DR1)으로 연장되며, 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 복수의 스캔 라인들(SL1-SLn)은 제2 방향(DR2)으로 연장되며, 제1 방향(DR1)을 따라 배열될 수 있다.
화소들(PX) 각각은 발광 소자 및 발광 소자와 전기적으로 연결된 화소 회로를 포함할 수 있다. 화소 회로는 복수의 트랜지스터들을 포함할 수 있다. 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)은 화소들(PX) 각각으로 제공될 수 있다.
화소들(PX)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 및 블루를 포함할 수 있고, 상기 혼합색은 옐로우, 시안, 마젠타 및 화이트 등 다양한 색상을 포함할 수 있다. 다만, 화소들(PX)이 표시하는 색상이 이에 제한되는 것은 아니다.
신호 제어부(TC)는 외부로부터 제공되는 영상 데이터(RGB)를 수신한다. 신호 제어부(TC)는 영상 데이터(RGB)를 표시 패널(DP)의 동작에 부합하도록 변환하여 변환 영상데이터(R'G'B')를 생성하고, 변환 영상데이터(R'G'B')를 데이터 구동부(DDV)로 출력한다.
또한, 신호 제어부(TC)는 외부로부터 제공되는 제어 신호(CS)를 수신할 수 있다. 제어 신호(CS)는 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호 등을 포함할 수 있다. 신호 제어부(TC)는 제1 제어 신호(CONT1)를 데이터 구동부(DDV)로 제공하고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)로 제공한다. 제1 제어 신호(CONT1)는 데이터 구동부(DDV)를 제어하기 위한 신호이고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)를 제어하기 위한 신호이다.
데이터 구동부(DDV)는 신호 제어부(TC)로부터 수신한 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1-DLm)을 구동할 수 있다. 데이터 구동부(DDV)는 독립된 집적 회로로 구현되어서 표시 패널(DP)의 일 측에 전기적으로 연결되거나, 표시 패널(DP) 상에 직접 실장될 수 있다. 또한, 데이터 구동부(DDV)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.
스캔 구동부(GDV)는 신호 제어부(TC)로부터의 제2 제어 신호(CONT2)에 응답해서 스캔 라인들(SL1-SLn)을 구동한다. 스캔 구동부(GDV)는 표시 패널(DP)의 소정 영역에 집적될 수 있다. 이 경우, 스캔 구동부(GDV)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 또한, 스캔 구동부(GDV)는 독립된 집적 회로 칩으로 구현되어 표시 패널(DP)의 일측에 전기적으로 연결될 수 있다.
복수의 스캔 라인들(SL1-SLn) 중 하나의 스캔 라인에 게이트 온 전압이 인가된 동안 이에 연결된 한 행의 화소들 각각의 스위칭 트랜지스터가 턴 온 된다. 이때 데이터 구동부(DDV)는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴-온 된 스위칭 트랜지스터를 통해 해당 화소에 인가된다. 데이터 구동 신호들은 영상 데이터들의 계조값에 대응하는 아날로그 전압들일 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 3을 참조하면, 화소(PX)는 복수의 신호 라인들과 연결될 수 있다. 본 실시예에서는 신호 라인들 중 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PX)는 다양한 신호 라인들에 추가적으로 연결될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
화소(PX)는 발광 소자(ED) 및 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 제2 박막 트랜지스터(TR2)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TR1)는 스캔 라인(SL)을 통해 전달된 게이트 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.
커패시터(CAP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL1)에 연결된다. 커패시터(CAP)는 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL1)에 인가된 제1 전원전압(ELVDD) 사이의 차이에 대응하는 전하량을 충전한다.
제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 발광 소자(ED)에 연결된다. 제2 박막 트랜지스터(TR2)는 커패시터(CAP)에 저장된 전하량에 대응하여 발광 소자(ED)에 흐르는 구동전류를 제어한다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 N 타입의 박막 트랜지스터 또는 P타입의 박막 트랜지스터일 수 있다. 또한, 본 발명의 다른 일 실시예에서 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 적어도 하나는 N타입의 박막 트랜지스터 다른 하나는 P 타입의 박막 트랜지스터일 수 있다.
발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2)에 연결된다. 발광 소자(ED)는 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 전원전압(ELVSS) 사이의 차이에 대응하는 전압으로 발광한다.
발광 소자(ED)는 초소형 엘이디 소자일 수 있다. 초소형 엘이디 소자는 수 나노 미터 내지 수백 마이크로 미터 사이의 길이를 갖는 엘이디 소자일 수 있다. 다만, 초소형 엘이디 소자의 길이는 일 예로 기재한 것일 뿐, 초소형 엘이디 소자의 길이가 상기 수치 범위에 한정되는 것은 아니다.
도 3에서는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 사이에 하나의 발광 소자(ED)가 연결된 것을 예로 들어 도시하였으나, 발광 소자(ED)는 복수로 제공될 수 있다. 복수로 제공된 발광 소자들(ED)은 서로 병렬로 연결될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 화소의 단면도를 도시한 단면도이다. 도 4a에는 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 발광 소자 (ED)의 단면이 도시된다.
도 4a를 참조하면, 베이스층(BL)은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 각각은 베이스층(BL) 위에 배치될 수 있다. 제1 박막 트랜지스터(TR1)는 제1 제어 전극(CE1), 제1 입력 전극(IE1), 제1 출력 전극(OE1), 및 제1 반도체 패턴(SP1)을 포함할 수 있다. 제2 박막 트랜지스터(TR2)는 제2 제어 전극(CE2), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 및 제2 반도체 패턴(SP2)을 포함할 수 있다.
제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 베이스층(BL) 위에 배치될 수 있다. 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 도전 물질을 포함할 수 있다. 제1 절연층(L1)은 베이스층(BL) 위에 배치되며, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)을 커버할 수 있다. 즉, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 제1 절연층(L1)과 베이스층(BL) 사이에 배치될 수 있다.
제1 절연층(L1) 위에는 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)이 배치될 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)은 서로 동일한 반도체 물질을 포함할 수도 있고, 제1 반도체 패턴(SP1)과 제2 반도체 패턴(SP2)은 서로 상이한 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 예를 들어, 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체, 및 화합물 반도체 중 적어도 어느 하나를 포함할 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은 전자 또는 정공이 이동할 수 있는 통로역할을 하는 채널영역, 채널영역을 사이에 두고 배치된 제1 이온도핑영역 및 제2 이온도핑영역을 포함할 수 있다.
제1 반도체 패턴(SP1) 위에는 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)이 배치되고, 제2 반도체 패턴(SP2) 위에는 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)이 배치될 수 있다.
제2 절연층(L2)은 제1 절연층(L1) 위에 배치되며, 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)을 커버할 수 있다. 즉, 제1 절연층(L1)과 제2 절연층(L2) 사이에는 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)이 배치될 수 있다.
제2 절연층(L2) 위에는 제3 절연층(L3)이 배치될 수 있다. 예를 들어, 제1 절연층(L1) 및 제2 절연층(L2)은 무기물을 포함할 수 있고, 제3 절연층(L3)은 유기물을 포함할 수 있다. 제3 절연층(L3)은 평탄면을 제공할 수 있다. 상기 무기물은 예를 들어 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드, 또는 알루미늄옥사이드 일 수 있으나, 이에 제한되는 것은 아니다.
제3 절연층(L3) 위에는 연결 전극(CCE)이 배치될 수 있다. 연결 전극(CCE)은 제1 출력 전극(OE1)과 제2 제어 전극(CE2)을 연결할 수 있다. 제2 및 제3 절연층들(L2, L3)에는 관통홀이 제공되고, 상기 관통홀에 의해 제1 출력 전극(OE1)이 노출될 수 있다. 연결 전극(CCE)은 노출된 제1 출력 전극(OE1)에 전기적으로 연결될 수 있다. 제1 내지 제3 절연층들(L1, L2, L3)에는 관통홀이 제공되고, 상기 관통홀에 의해 제2 제어 전극(CE2)이 노출될 수 있다. 연결 전극(CCE)은 노출된 제2 제어 전극(CE2)에 전기적으로 연결될 수 있다.
제3 절연층(L3) 위에는 제1 전극(E1)이 배치될 수 있다. 제2 및 제3 절연층들(L2, L3)에는 관통홀이 제공되고, 상기 관통홀에 의해 제2 출력 전극(OE2)이 노출될 수 있다. 제1 전극(E1)은 노출된 제2 출력 전극(OE2)에 전기적으로 연결될 수 있다.
제3 절연층(L3) 위에는 제2 전극(E2)이 배치될 수 있다. 제2 전극(E2)은 도시되지 않았으나, 제2 전원 라인(PL2, 도 3 참조)에 전기적으로 연결될 수 있다. 즉, 제2 전극(E2)에는 제2 전원전압(ELVSS, 도 3 참조)이 제공될 수 있다.
연결 전극(CCE), 제1 전극(E1) 및 제2 전극(E2)은 동일한 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 상기 도전 물질은 금속 물질일 수 있고, 상기 금속 물질은 예컨대, 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
본 발명의 일 실시예에서, 제1 전극(E1) 및 제2 전극(E2) 각각은 반사성 물질을 포함할 수 있다. 따라서, 제1 전극(E1) 및 제2 전극(E2)은 발광 소자(ED)로부터 방출된 광을 반사시킬 수 있다. 예를 들어, 제1 전극(E1) 및 제2 전극(E2) 각각은 반사 전극 및 상기 반사 전극을 커버하는 캡핑 전극을 포함할 수 있다. 상기 반사 전극은 인듐주석 산화물(ITO), 은(Ag), 및 인듐주석 산화물(ITO)이 순차적으로 적층된 구조를 가질 수 있고, 상기 캡핑 전극은 인듐아연 산화물(IZO)을 포함하며, 상기 반사 전극을 커버할 수 있다.
제1 내지 제3 절연층들(L1, L2, L3)에는 그루브(GRV)가 제공될 수 있다. 그루부(GRV)에는 제1 전극(E1) 및 제2 전극(E2)이 연장되어 배치될 수 있다. 제1 전극(E1) 및 제2 전극(E2) 위에는 발광 소자(ED)가 배치될 수 있다. 발광 소자(ED)는 제1 전극(E1) 및 제2 전극(E2)에 전기적으로 연결될 수 있다. 화소 발광 영역(PXA)은 발광 소자(ED)가 배치된 영역과 대응되는 영역을 포함하는 영역으로 정의될 수 있다.
본 발명의 다른 일 실시예에서, 그루브(GRV)는 생략될 수 있고, 제1 전극(E1) 및 제2 전극(E2)은 제3 절연층(L3) 위에 배치될 수 있고, 발광 소자(ED)는 제3 절연층(L3) 위에 배치된 제1 전극(E1) 및 제2 전극(E2) 위에 배치될 수 있다.
평면 상에서 제1 전극(E1)과 발광 소자(ED)가 중첩하는 영역과 인접한 영역에 제1 패턴부(PT1)가 배치되고, 평면 상에서 제2 전극(E2)과 발광 소자(ED)과 중첩하는 영역과 인접한 영역에 제2 패턴부(PT2)가 배치될 수 있다. "평면 상에서"라는 의미는 표시 패널(DP)을 두께 방향, 즉, 제3 방향(DR3, 도 1 참조)에서 보았을 때를 의미할 수 있다. 제1 패턴부(PT1) 및 제2 패턴부(PT2)에 대한 구체적인 설명은 후술된다.
제1 연결 전극(CNE1)은 제1 패턴부(PT1) 위에 배치되고, 제1 연결 전극(CNE1)은 발광 소자(ED) 및 제1 전극(E1)을 전기적으로 연결할 수 있다. 제2 연결 전극(CNE2)은 제2 패턴부(PT2) 위에 배치되고, 제2 연결 전극(CNE2)은 발광 소자(ED) 및 제2 전극(E2)을 전기적으로 연결할 수 있다.
제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)은 동일한 도전 물질을 포함할 수 있다. 예를 들어, 상기 도전 물질은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 상기 도전 물질은 금속 물질일 수 있고, 상기 금속 물질은 예컨대, 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
발광 소자(ED) 위에는 보호부(OPL)가 배치될 수 있다. 보호부(OPL)는 발광 소자(ED)의 적어도 일부를 커버하며, 발광 소자(ED)를 보호할 수 있다. 보호부(OPL)는 제1 패턴부(PT1) 및 제2 패턴부(PT2)와 동일한 물질을 포함할 수 있으며, 동일한 공정을 통해 동시에 형성될 수 있다. 제1 패턴부(PT1), 제2 패턴부(PT2) 및 보호부(OPL)는 유기물을 포함할 수 있다. 또한, 도시되지 않았으나, 보호부(OPL) 위에는 커버층(미도시), 편광 기능층(미도시), 파장 변환층(미도시), 또는 컬러 필터(미도시)등이 배치될 수 있다.
도 4b는 본 발명의 일 실시예에 따른 화소의 단면도를 도시한 단면도이다.
도 4b를 참조하면, 베이스층(BL) 위에 버퍼층(BFL)이 배치될 수 있다.
제1 박막 트랜지스터(TR1a) 및 제2 박막 트랜지스터(TR2a) 각각은 버퍼층(BFL) 위에 배치될 수 있다.
제1 박막 트랜지스터(TR1a)는 제1 제어 전극(CE1a), 제1 입력 전극(IE1a), 제1 출력 전극(OE1a), 및 제1 반도체 패턴(SP1a)을 포함할 수 있다. 제2 박막 트랜지스터(TR2a)는 제2 제어 전극(CE2a), 제2 입력 전극(IE2a), 제2 출력 전극(OE2a), 및 제2 반도체 패턴(SP2a)을 포함할 수 있다.
제1 반도체 패턴(SP1a) 및 제2 반도체 패턴(SP2a)은 버퍼층(BFL) 위에 배치될 수 있다. 버퍼층(BFL)은 제1 반도체 패턴(SP1a) 및 제2 반도체 패턴(SP2a)에 개질된 표면을 제공할 수 있다. 이 경우, 제1 반도체 패턴(SP1a) 및 제2 반도체 패턴(SP2a)은 베이스층(BL) 위에 직접 형성될 때보다 버퍼층(BFL)에 대해 높은 접착력을 가질 수 있다. 또는, 버퍼층(BFL)은 제1 반도체 패턴(SP1a) 및 제2 반도체 패턴(SP2a)각각의 하면을 보호하는 배리어층일 수 있다. 이 경우, 버퍼층(BFL)은 베이스층(BL) 자체 또는 베이스층(BL)을 통해 유입되는 오염이나 습기 등이 제1 반도체 패턴(SP1a) 및 제2 반도체 패턴(SP2a)으로 침투되는 것을 차단할 수 있다.
제1 절연층(L1a)은 버퍼층(BFL) 위에 배치되며, 제1 반도체 패턴(SP1a) 및 제2 반도체 패턴(SP2a)을 커버할 수 있다. 제1 절연층(L1a)은 무기 물질을 포함할 수 있다.
제1 절연층(L1a) 위에는 제1 제어 전극(CE1a) 및 제2 제어 전극(CE2a)이 배치될 수 있다. 제2 절연층(L2a)은 제1 절연층(L1a) 위에 배치되며, 제1 제어 전극(CE1a) 및 제2 제어 전극(CE2a)을 커버할 수 있다. 제2 절연층(L2a)은 무기 물질을 포함할 수 있다. 제2 절연층(L2a) 위에는 신호 배선들, 예를 들어, 스캔 라인들 또는 데이터 라인들, 중 적어도 일부가 배치될 수 있다.
제3 절연층(L3a)은 제2 절연층(L2a) 위에 배치되며, 상기 신호 배선들 중 적어도 일부를 커버할 수 있다.
제1 입력 전극(IE1a), 제1 출력 전극(OE1a), 제2 입력 전극(IE2a), 및 제2 출력 전극(OE2a)은 제3 절연층(L3a) 위에 배치될 수 있다. 제1 입력 전극(IE1a) 및 제1 출력 전극(OE1a)은 제1 내지 제3 절연층들(L1a, L2a, L3a)을 관통하는 관통홀들을 통해 제1 반도체 패턴(SP1a)과 연결될 수 있다. 제2 입력 전극(IE2a), 및 제2 출력 전극(OE2a)은 제1 내지 제3 절연층들(L1a, L2a, L3a)을 관통하는 관통홀들을 통해 제2 반도체 패턴(SP2a)과 연결될 수 있다.
제4 절연층(L4a)은 제3 절연층(L3a) 위에 배치되며, 제1 입력 전극(IE1a), 제1 출력 전극(OE1a), 제2 입력 전극(IE2a), 및 제2 출력 전극(OE2a)을 커버할 수 있다. 제4 절연층(L4a)은 단일의 층 또는 복수의 층일 수 있고, 제4 절연층(L4a)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.
제4 절연층(L4a) 위에는 제1 격벽(BR1) 및 제2 격벽(BR2)이 배치될 수 있다. 제1 격벽(BR1) 및 제2 격벽(BR2)은 서로 이격되어 배치될 수 있다.
제1 전극(E1a)은 제1 격벽(BR1)을 커버하며, 제4 절연층(L4a) 위에 배치될 수 있다. 제4 절연층들(L4a)에는 관통홀이 제공되고, 상기 관통홀에 의해 제2 출력 전극(OE2a)이 노출될 수 있다. 제1 전극(E1a)은 노출된 제2 출력 전극(OE2a)에 전기적으로 연결될 수 있다.
제2 전극(E2a)은 제2 격벽(BR2)을 커버하며, 제4 절연층(L4a) 위에 배치될 수 있다. 제2 전극(E2a)은 도시되지 않았으나, 제2 전원 라인(PL2, 도 3 참조)에 전기적으로 연결될 수 있다. 즉, 제2 전극(E2a)에는 제2 전원전압(ELVSS, 도 3 참조)이 제공될 수 있다.
제1 전극(E1a) 및 제2 전극(E2a) 위에는 발광 소자(ED)가 배치될 수 있다. 발광 소자(ED)는 제1 전극(E1a) 및 제2 전극(E2a)에 전기적으로 연결될 수 있다.
도 4b에서는 발광 소자(ED)가 제4 절연층(L4a) 위에 배치된 것을 예로 들어 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 일 실시예에서, 제1 내지 제4 절연층들(L1a, L2a, L3a, L4a)에는 그루브(미도시)가 제공될 수 있다. 상기 그루브의 형상은 도 4a에 도시된 것과 유사할 수 있다. 상기 그루브에 의해 노출된 버퍼층(BFL) 위로 제1 전극(E1a) 및 제2 전극(E2a)이 연장되어 배치되고, 연장된 제1 전극(E1a) 및 제2 전극(E2a) 위에 발광 소자(ED)가 배치될 수도 있다.
도 5a는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 5a를 참조하면, 발광 소자(ED)는 원기둥 형상 또는 다각 기둥 형상 등 다양한 형상을 가질 수 있다.
발광 소자(ED)는 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 포함할 수 있다. 활성층(AL)은 n형 반도체층(SCN)과 p형 반도체층(SCP) 사이에 배치될 수 있다.
n형 반도체층(SCN)은 반도체층에 n형의 도펀트가 도핑되어 제공될 수 있고, p형 반도체층(SCP)은 반도체층에 p형의 도펀트가 도핑되어 제공될 수 있다. 상기 반도체층은 반도체 물질을 포함할 수 있고, 반도체 물질은 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, 또는 AlInN일 수 있으며, 이에 제한되는 것은 아니다. 상기 n형 도펀트는 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se), 텔루륨(Te) 또는 이들의 조합일 수 있으며, 이에 제한되는 것은 아니다. 상기 p형 도펀트는 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba), 또는 이들의 조합일 수 있으며, 이에 제한되는 것은 아니다.
활성층(AL)은 단일 양자 우물 구조, 다중 양주 우물 구조, 양자선 구조, 또는 양자점 구조 중 적어도 어느 하나로 형성될 수 있다. 활성층(AL)은 n형 반도체층(SCN)을 통해서 주입되는 전자와 p형 반도체층(SCP)을 통해서 주입되는 정공이 재결합되는 영역일 수 있다. 활성층(AL)은 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 광을 방출하는 층이다. 활성층(AL)의 위치는 다이오드의 종류에 따라 다양하게 변경될 수 있다.
발광 소자(ED)의 길이(LT)는 수 나노 미터 내지 수백 마이크로 미터 사이일 수 있다. 예를 들어, 발광 소자(ED)의 길이(LT)는 1 마이크로 미터 내지 100 마이크로 미터일 수 있다.
도 5b는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 5b를 참조하면, 발광 소자(EDa)는 도 5a의 발광 소자(ED)와 비교하였을 때, 제1 전극층(ECL1) 및 제2 전극층(ECL2)을 더 포함할 수 있다.
제1 전극층(ECL1)은 n형 반도체층(SCN)에 인접하고, 제2 전극층(ECL2)은 p형 반도체층(SCP)에 인접할 수 있다. 예를 들어, 제1 전극층(ECL1), n형 반도체층(SCN), 활성층(AL), p형 반도체층(SCP), 및, 제2 전극층(ECL2)이 순차적으로 적층될 수 있다.
제1 전극층(ECL1) 및 제2 전극층(ECL2) 각각은 금속 또는 금속들의 합금으로 이루어질 수 있다. 예를 들어, 제1 전극층(ECL1) 및 제2 전극층(ECL2) 각각은 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 금(Au), 알루미늄(Al), 타이타늄(Ti), 백금(Pt), 바나듐(V), 텅스텐(W), 납 (Pd), 구리(Cu), 로듐(Rh) 및 이리듐(Ir) 중에서 선택된 어느 하나의 금속 또는 상기 금속들의 합금으로 이루어질 수 있다. 제1 전극층(ECL1) 및 제2 전극층(ECL2)은 서로 동일한 물질을 포함할 수도 있고, 서로 상이한 물질을 포함할 수도 있다.
도 5c는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 5c를 참조하면, 발광 소자(EDb)는 도 5a의 발광 소자(ED)와 비교하였을 때, 절연막(IL)을 더 포함할 수 있다. 예를 들어, 발광 소자(EDb)는 코어-쉘 구조일 수 있다.
절연막(IL)은 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 커버하며, n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)의 외부면을 보호할 수 있다. 본 발명의 다른 일 실시예에서, 절연막(IL)은 활성층(AL)만을 커버할 수도 있다.
도 5d는 본 발명의 일 실시예에 따른 발광 소자의 단면도이다.
도 5d를 참조하면, 발광 소자(EDc)는 도 5b의 발광 소자(EDa)와 비교하였을 때, 절연막(ILa)을 더 포함할 수 있다.
절연막(ILa)은 n형 반도체층(SCN), p형 반도체층(SCP), 및 활성층(AL)을 커버하고, 제1 전극(EL1) 및 제2 전극(EL2)을 커버하지 않을 수 있다. 하지만, 본 발명의 다른 일 실시예에서, 절연막(ILa)은 제1 전극(EL1) 및 제2 전극(EL2) 중 적어도 일부를 커버하거나, 제1 전극(EL1) 및 제2 전극(EL2)을 모두 커버할 수도 있다.
도 6은 본 발명의 일 실시예에 따른 화소의 평면도이다. 구체적으로, 도 6은 화소 발광 영역(PXA)에 대응하는 부분의 평면도일 수 있다.
제1 전극(E1) 및 제2 전극(E2)은 서로 이격되어 배치될 수 있다. 발광 소자(ED)의 일 부분은 제1 전극(E1)과 접촉하고, 발광 소자(ED)의 다른 일부분은 제2 전극(E2)과 접촉할 수 있다. 평면 상에서, 발광 소자(ED)와 제1 전극(E1)이 중첩하는 영역을 제1 영역(AR1)이라 정의하고, 발광 소자(ED)와 제2 전극(E2)이 중첩하는 영역을 제2 영역(AR2)이라 정의한다.
제1 패턴부(PT1)는 제1 영역(AR1)과 인접하여 배치되고, 제2 패턴부(PT2)는 제2 영역(AR2)과 인접하여 배치될 수 있다. 제1 패턴부(PT1)는 제1 영역(AR1)의 적어도 일부를 둘러싸고, 제2 패턴부(PT2)는 제2 영역(AR2)의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 평면상에서, 제1 패턴부(PT1)는 발광 소자(ED)의 일 단을 둘러싸고, 제2 패턴부(PT2)는 발광 소자(ED)의 타 단을 둘러쌀 수 있다. 제1 패턴부(PT1) 및 제2 패턴부(PT2)는 유기 물질을 포함할 수 있다.
하나의 화소 발광 영역(PXA)에는 발광 소자(ED)가 복수로 제공될 수 있다. 복수로 제공된 발광 소자들(ED)은 병렬로 연결될 수 있다. 본 발명의 다른 일 실시예에서, 하나의 화소 발광 영역(PXA)에는 단일의 발광 소자(ED)만이 제공될 수도 있다.
제1 연결 전극(CNE1)은 평면 상에서 복수의 발광 소자들(ED)의 일 단을 커버할 수 있다. 제2 연결 전극(CNE2)은 평면 상에서 복수의 발광 소자들(ED)의 타 단을 커버할 수 있다. 또한, 제1 연결 전극(CNE1)은 제1 전극(E1)과 중첩하여 제공되고, 제2 연결 전극(CNE2)은 제2 전극(E2)과 중첩하여 제공될 수 있다. 즉, 제1 연결 전극(CNE1)은 복수의 발광 소자들(ED)의 일 단과 제1 전극(E1)을 전기적으로 연결시키고, 제2 연결 전극(CNE2)은 복수의 발광 소자들(ED)의 타 단과 제2 전극(E2)을 전기적으로 연결시킬 수 있다.
보호부(OPL)는 제1 전극(E1)과 제2 전극(E2) 사이에 배치될 수 있다. 보호부(OPL)는 화소 발광 영역(PXA)에 배치된 복수의 발광 소자들(ED)을 커버할 수 있다. 보호부(OPL)는 복수의 발광 소자들(ED)을 보호하는 역할을 할 수 있으며, 보호부(OPL)는 유기 물질을 포함할 수 있다.
도 7은 도 6에 도시된 I-I`을 따라 절단한 단면도의 일 예이고, 도 8은 도 6에 도시된 II-II`을 따라 절단한 단면도의 일 예이다.
도 7 및 도 8을 참조하면, 베이스 절연층(ILB) 위에 제1 전극(E1) 및 제2 전극(E2)이 배치된다. 베이스 절연층(ILB)은 도 4a에서 설명된 베이스층(BL)일 수도 있고, 도4b에서 설명된 제4 절연층(L4a)일 수도 있다.
제1 전극(E1) 및 제2 전극(E2)위에는 발광 소자(ED)가 배치된다. 제1 패턴부(PT1)는 제1 전극(E1)위에 배치되고, 제2 패턴부(PT2)는 제2 전극(E2) 위에 배치될 수 있다. 발광 소자(ED)는 원기둥 형상일 수 있다. 따라서, 도 8에 도시된 단면에서 발광 소자(ED)는 원형일 수 있다.
제1 패턴부(PT1)는 제1 경사면(SLP1)을 갖고, 제2 패턴부(PT2)는 제2 경사면(SLP2)을 가질 수 있다. 도 7은 제1 패턴부(PT1)에서 최대 높이를 갖는 지점과 제1 패턴부(PT1)의 단부를 연결하는 제1 경사면(SLP1)을 도시한 것이다. 제1 경사면(SLP1)은 복수의 기울기를 가질 수 있다. 예를 들어, 제1 경사면(SLP)은 곡률을 가질 수 있다. 상기 제1 패턴부(PT1)의 단부는 상기 제1 경사면(SLP1)과 제1 전극(E1)이 접하는 제1 패턴부(PT1)의 끝 부분을 의미할 수 있다. 제2 패턴부(PT2)의 제2 경사면(SLP2) 역시 복수의 기울기를 가질 수 있다.
발광 소자(ED), 제1 전극(E1) 및 제1 패턴부(PT1) 위에는 제1 연결 전극(CNE1)이 배치되고, 발광 소자(ED), 제2 전극(E2) 및 제2 패턴부(PT2) 위에는 제2 연결 전극(CNE2)이 배치될 수 있다.
제1 연결 전극(CNE1)은 제1 경사면(SLP1)에 접하고, 제2 연결 전극(CNE2)은 제2 경사면(SLP2)에 접할 수 있다. 제1 연결 전극(CNE1)에는 발광 소자(ED)의 상면의 일부 및 발광 소자(ED)의 측면의 일부를 커버하는 제1 부분(POT1), 제1 패턴부(PT1)를 커버하는 제2 부분(POT2), 및 제1 전극(E1)의 일부를 커버하는 제3 부분(POT3)이 정의될 수 있다. 제1 부분(POT1)는 발광 소자(ED)와 접촉되고, 제2 부분(POT2)은 제1 경사면(SLP1)에 접촉되고, 제3 부분(POT3)은 제1 전극(E1)에 접촉될 수 있다.
제1 패턴부(PT1)가 제공되지 않는 비교 예에 따르면, 비교 연결 전극(CNE-C)은 발광 소자(ED)의 외면을 따라 형성될 수 있다. 이해의 편의를 돕기 위해 도 8에 비교 연결 전극(CNE-C)이 점선으로 도시되었다. 비교 연결 전극(CNE-C)과 제2 전극(E2)이 접하는 부분과 비교 연결 전극(CNE-C)과 발광 소자(ED)가 접하는 부분 사이는 꺾이는 형상을 가질 수 있다. 또한, 도시되지는 않았으나, 도 7의 단면 부분에서 비교 연결 전극(CNE-C)과 발광 소자(ED)가 접하는 부분과 비교 연결 전극(CNE-C)과 제1 전극(E1)이 접하는 부분 사이의 각도는 90도에 가까울 수 있다.
제1 패턴부(PT1) 및 제2 패턴부(PT2)가 생략된 경우, 비교 연결 전극(CNE-C)이 끊어져 제1 전극(E1)과 발광 소자(ED)를 연결시키지 못하거나, 비교 연결 전극(CNE-C)에 크랙이 발생하여 비교 연결 전극(CNE-C)의 저항이 증가하는 문제가 발생될 수 있다. 비교 연결 전극(CNE-C)이 끊어진 경우 발광 소자(ED)는 발광하지 않을 수 있고, 비교 연결 전극(CNE-C)에 크랙이 발생된 경우 발광 소자(ED)의 발광 효율이 저하될 수 있다. 상기 문제를 해결하기 위해 비교 연결 전극(CNE-C)의 두께를 비교적 두껍게 형성하는 경우, 비교 연결 전극(CNE-C)을 패터닝하기 위한 식각 공정의 시간이 증가될 수 있고, 상기 공정 시간 증가에 따라 식각 손실(etch skew)이 발생할 수 있다. 상기 식각 손실에 의해 패턴 균일도가 저하되는 경우, 소자의 특성 변화의 원인이 될 수 있다. 특히, 미세 패턴 공정의 경우, 식각 손실에 의해 패턴이 단선되는 문제가 발생될 수 있다.
본 발명의 일 실시예에 따르면, 제1 연결 전극(CNE1)과 발광 소자(ED) 사이에 제1 패턴부(PT1)가 배치된다. 제1 패턴부(PT1)에 의해 제1 연결 전극(CNE1)의 기울기의 변화는 비교적 완만해질 수 있다. 따라서, 기울기의 급격한 변화로 인해 제1 연결 전극(CNE1)이 끊어지거나 크랙이 발생되는 현상이 감소될 수 있다. 따라서, 제1 연결 전극(CNE1)의 두께는 비교 연결 전극(CNE-C)의 두께보다 얇게 형성할 수 있다. 그 결과, 제1 연결 전극(CNE1)을 패터닝하기 위한 식각 공정의 공정 시간 또한 감소될 수 있다. 식각 공정의 공정 시간이 감소됨에 따라, 식각 손실이 발생될 확률도 감소되며, 이는 미세 패턴 형성에 유리할 수 있다. 제2 패턴부(PT2)는 제1 패턴부(PT1)와 실질적으로 동일한 형상을 가지므로, 제2 패턴부(PT2)에 대한 설명은 생략된다. 본 명세서 내에서 기울기의 변화가 완만해진다는 것의 의미는 서로 다른 제1 기울기와 제2 기울기의 차이가 감소되는 것을 의미한다.
제1 패턴부(PT1) 및 제2 패턴부(PT2) 각각의 최대 높이(TK-P)는 발광 소자(ED)의 두께(TK-E)보다 작을 수 있다. 최대 높이(TK-P)는 제1 패턴부(PT1) 및 제2 패턴부(PT2)가 발광 소자(ED)에 접촉하는 부분의 높이에 대응될 수 있다. 예를 들어, 제1 패턴부(PT1) 및 제2 패턴부(PT2) 각각의 최대 높이(TK-P)는 발광 소자(ED)의 두께(TK-E)의 50% 이하일 수 있다. 제1 패턴부(PT1) 및 제2 패턴부(PT2) 각각의 높이가 높아지면 발광 소자(ED)와 제1 연결 전극(CNE1)의 접촉 면적 및 발광 소자(ED)와 제2 연결 전극(CNE2)의 접촉 면적이 감소될 수 있고, 이는 발광 효율의 저하를 야기할 수 있다. 따라서, 이를 고려하여, 최대 높이(TK-P)는 발광 소자(ED)의 두께(TK-E)의 50% 이하 1 % 이상일 수 있다.
제1 경사면(SLP1)과 제1 전극(E1) 사이의 각도(DG1) 및 제2 경사면(SLP2)과 제2 전극(E2) 사이의 각도(DG2)는 70도 이하일 수 있다. 각도(DG1, DG2)가 커질수록, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 각각의 제2 부분(POT2)과 제3 부분(POT3) 사이의 기울기가 급격히 변할 수 있다. 기울기의 급격한 변화는 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)의 크랙 또는 단선을 야기할 수 있다. 이를 고려하여, 각도(DG1, DG2)는 70도 이하 1도 이상일 수 있다.
본 발명의 일 실시예에 따르면, 제1 및 제2 패턴부들(PT1, PT2)에 의해 제1 및 제2 연결 전극들(CNE1, CNE2)이 단선되거나, 제1 및 제2 연결 전극들(CNE1, CNE2)에 크랙이 발생하는 현상이 방지될 수 있다. 그 결과, 제품 제조 수율이 향상될 수 있고, 발광 소자(ED)가 제1 전극(E1) 및 제2 전극(E2)에 안정적으로 결합되어 제품 신뢰성이 향상될 수 있다.
도 9는 도 6에 도시된 II-II`을 따라 절단한 단면도의 일 예이다.
도 9를 참조하면, 발광 소자(ED-1)는 다각 기둥형상일 수 있다. 예를 들어, 발광 소자(ED-1)는 사각 기둥형상일 수 있다. 발광 소자(ED-1)의 일 측면과 제2 전극(E2)이 이루는 각도(AG-1)는 90도 일 수 있다.
본 발명의 실시예에 따르면, 발광 소자(ED-1)와 연결 전극(CNE-1) 사이에 패턴부(PT-1)가 제공된다. 패턴부(PT-1)에 의해 연결 전극(CNE-1)의 기울기가 급격히 변화되는 부분이 제거될 수 있다. 예를 들어, 패턴부(PT-1)가 생략된 경우, 연결 전극(CNE-1)은 제1 부분(POT1-1)의 기울기에서 바로 제3 부분(POT-3)의 기울기로 변화하게 된다. 하지만, 본 발명의 실시예에 따르면, 연결 전극(CNE-1)은 제1 부분(POT1-1)의 기울기에서 제2 부분(POT2-1)의 기울기로 변화된 후, 제3 부분(POT3-1)의 기울기로 변화될 수 있다.
도 10은 도 6에 도시된 II-II`을 따라 절단한 단면도의 일 예이다.
도 10을 참조하면, 발광 소자(ED-2)는 다각 기둥 형상일 수 있다. 예를 들어, 발광 소자(ED-2)는 사다리꼴 기둥 형상일 수 있다. 발광 소자(ED-2)의 일 측면과 제2 전극(E2)이 이루는 각도(AG-2)는 70도 일 수 있다.
본 발명의 일 실시예에서, 각도(AG-2)가 60도 이상 180도 미만인 경우, 예를 들어 70도 이상 180도 미만인 경우에 패턴부(PT-2)가 적용될 수 있다. 각도(AG-2)가 클수록, 연결 전극(CNE-2)의 기울기 변화가 급격하게 변할 수 있다. 따라서, 패턴부(PT-2)를 적용하여 연결 전극(CNE-2)의 기울기의 변화를 완만하게 해줄 수 있다.
도 11a 내지 도 11h는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 도시한 도면들이다.
도 11a를 참조하면, 베이스 절연층(ILB) 상에 제1 전극(E1) 및 제2 전극(E2)을 형성한다.
제1 전극(E1) 및 제2 전극(E2) 위에 발광 소자(ED)를 배치 또는 전사(transfer)시킨다. 예를 들어, 발광 소자(ED)는 복수로 제공될 수 있으며, 복수의 발광 소자들(ED)을 동시에 전사할 수도 있고, 단일의 발광 소자(ED)를 하나씩 전사할 수도 있다.
발광 소자(ED)를 제1 전극(E1)과 제2 전극(E2)에 전사하는 방법에는 직접 전사 방법 및 인쇄 전사 방법이 있을 수 있다. 직접 전사 방법은 발광 소자(ED)를 제1 전극(E1)과 제2 전극(E2)에 직접 이송시키는 방법일 수 있다. 인쇄 전사 방법은 발광 소자(ED)를 정전 헤드, 평면 스탬프 또는 롤 스탬프를 활용하여, 제1 전극(E1)과 제2 전극(E2)에 이송시키는 방법일 수 있다. 또한, 발광 소자(ED)가 포함된 잉크 또는 페이스트 등의 용매를 제1 전극(E1) 및 제2 전극(E2) 상에 제공하여 발광 소자(ED)를 전사할 수도 있다. 상기 용매는 상온 또는 열에 의해 기화될 수 있는 물질일 수 있다. 제1 전극(E1) 및 제2 전극(E2)에 전원을 인가하여, 제1 전극(E1)과 제2 전극(E2) 사이에 전기장을 형성한다. 상기 전기장에 의해 발광 소자(ED)에 쌍 극성이 유도되고, 발광 소자(ED)는 유전 영동 힘에 의해 제1 전극(E1) 및 제2 전극(E2) 상에 정렬될 수 있다.
발광 소자(ED), 제1 전극(E1) 및 제2 전극(E2)을 커버하는 유기층(OL)을 형성한다. 유기층(OL)은 코팅 공정에 의해 형성될 수 있으며, 유기층(OL)을 형성하는 공정이 이에 제한되는 것은 아니다. 유기층(OL)은 포토레지스트층일 수 있다.
도 11b를 참조하면, 유기층(OL) 위에 마스크(MK)를 배치한다. 마스크(MK)는 반투광부(HTP), 투광부(TP) 및 차광부(BP)를 포함하는 하프톤 마스크일 수 있다.
유기층(OL)은 포지티브 포토레지스트층 또는 네가티브 포토레지스트층일 수 있다. 도 11b에서는 유기층(OL)이 포지티브 포토레지스트층인 경우를 예로 들어 설명한다.
반투광부(HTP)의 적어도 일부는 평면 상에서 제1 전극(E1) 및 제2 전극(E2)과 중첩할 수 있다. 차광부(BP)는 제1 전극(E1) 및 제2 전극(E2)과 비중첩하는 발광 소자(ED)의 일부분과 중첩하도록 배치될 수 있다. 투광부(TP)는 그 외의 영역에 배치될 수 있다. 유기층(OL) 위에 마스크(MK)를 배치한 후 광을 조사한다.
도 11c를 참조하면, 감광된 유기층(OL, 도 11b)을 현상하여 유기 패턴(OP)을 형성한다. 유기 패턴(OP)은 제1 유기 패턴부(OP1) 및 제2 유기 패턴부(OP2)를 포함할 수 있다. 제1 유기 패턴부(OP1)는 광이 차단되어 잔존하는 부분이고, 제2 유기 패턴부(OP2)는 광이 일부 조사되어 유기층(OL, 도 11b 참조)의 두께 방향의 일부가 제거된 부분일 수 있다. 유기 패턴(OP)을 형성한 후, 유기 패턴(OP)을 베이크 한다.
제2 유기 패턴부(OP2) 중 발광 소자(ED) 위에 배치된 부분의 두께(TKx)와 제1 전극(E1) 및 제2 전극(E2) 위에 배치된 부분의 두께(TKy)는 상이할 수 있다. 발광 소자(ED)에 의해 발생된 단차에 의해 제2 유기 패턴부(OP2)의 두께의 차이가 발생될 수 있다.
도 11d 및 도 11e를 참조하면, 유기 패턴(OP)의 일부를 제거하는 단계를 도시한 것이다. 도 11d는 유기 패턴(OP, 도 11c 참조)의 일부가 제거되고 있는 중의 일 상태를 도시한 것이고, 도 11e는 유기 패턴(OP)의 일부가 완전히 제거된 상태를 도시한 것이다.
에싱 공정을 이용하여 유기 패턴(OP)의 일부를 제거할 수 있다. 제1 유기 패턴부(OP1-s)의 두께 및 제2 유기 패턴부(OP2-s)의 두께는 점차 감소될 수 있다.
제2 유기 패턴부(OP2-s)는 영역별 두께의 차이에 의해 일부분이 제거되지 않고 잔존될 수 있다. 상기 잔존된 부분은 제1 패턴부(PT1) 및 제2 패턴부(PT2)를 구성할 수 있다. 제1 유기 패턴부(OP1-s)는 두께가 감소되어, 보호부(OPL)를 구성할 수 있다. 제1 패턴부(PT1), 제2 패턴부(PT2) 및 보호부(OPL)는 동일한 공정을 통해 동시에 형성될 수 있다.
도 11f에서는 도 11e의 평면도를 도시한 것이다. 제1 패턴부(PT1)는 발광 소자(ED)의 일 단을 둘러싸며 잔존할 수 있고, 제2 패턴부(PT2)는 발광 소자(ED)의 타 단을 둘러싸며 잔존할 수 있다.
보호부(OPL)는 발광 소자(ED)의 상면의 적어도 일부를 커버할 수 있다. 보호부(OPL)는 발광 소자(ED)의 배열이 틀어지는 것을 방지하는 역할을 할 수 있고, 또한, 보호부(OPL)는 후속 공정 동안 발광 소자(ED)를 보호하는 역할을 할 수도 있다.
도 11g를 참조하면, 보호부(OPL), 제1 패턴부(PT1) 및 제2 패턴부(PT2)를 형성한 후 도전층(MTL)을 형성한다. 도전층(MTL)은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 혼합물/화합물 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도전층(MTL)은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
도 11h를 참조하면, 도전층(MTL)을 패터닝하여, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 형성한다. 본 발명의 실시예에 따르면, 제1 패턴부(PT1) 및 제2 패턴부(PT2)에 의해 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 각각의 기울기의 변화가 완만해 질 수 있다. 따라서, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 각각이 단선되거나, 크랙이 발생되는 현상이 감소할 수 있다. 단선이나 크랙 발생 가능성이 감소되기 때문에, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)의 두께를 줄일 수 있고, 이는 식각 공정의 시간을 단축시켜 미세 패턴 제조 공정에 유리할 수 있다.
도 12a 내지 도 12g는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 도시한 도면들이다. 도 12a 내지 도 12g를 설명함에 있어서, 도 11a 내지 도 11f와 차이가 있는 부분에 대해 상세히 설명하고, 동일한 구성에 대해서는 동일한 부호를 병기하고 이에 대한 설명은 생략된다.
도 12a를 참조하면, 발광 소자(ED), 제1 전극(E1), 및 제2 전극(E2)을 커버하는 무기층(IOL)을 형성하고, 무기층(IOL)을 형성한 후에 유기층(OL)을 형성한다.
도 12b를 참조하면, 유기층(OL) 위에 마스크(MK)를 배치하고, 유기층(OL)에 광을 조사한다.
도 12c를 참조하면, 감광된 유기층(OL)을 현상하여 유기 패턴(OP)을 형성한다. 유기 패턴(OP)은 무기층(IOL) 위에 배치될 수 있다.
도 12d를 참조하면, 유기 패턴(OP)을 에싱하여 유기 보호부(OPLa), 제1 패턴부(PT1a) 및 제2 패턴부(PT2a)를 형성한다. 유기 보호부(OPLa)는 제2 보호부로 명칭될 수 있다.
도 12e를 참조하면, 유기 보호부(OPLa), 제1 패턴부(PT1a) 및 제2 패턴부(PT2a)에 의해 커버되지 않은 무기층(IOL, 도 12d 참조)의 일부를 제거한다. 무기층(IOL)의 일부를 제거하여 제1 무기 패턴부(IPT1), 제2 무기 패턴부(IPT2) 및 무기 보호부(IOPLa)를 형성할 수 있다. 즉, 제1 무기 패턴부(IPT1), 제2 무기 패턴부(IPT2) 및 무기 보호부(IOPLa)는 동일한 공정을 통해 동시에 형성될 수 있다. 무기 보호부(IOPLa)는 제1 보호부로 명칭될 수 있다. 보호부(PTP)는 무기 물질을 포함하는 제1 보호부(IOPLa) 및 제2 보호부(OPLa)를 포함할 수 있다.
제1 무기 패턴부(IPT1)는 제1 패턴부(PT1a) 아래에 배치되고, 제2 무기 패턴부(IPT2)는 제2 패턴부(PT2a) 아래에 배치될 수 있다. 예를 들어, 제1 무기 패턴부(IPT1)는 제1 패턴부(PT1a)와 발광 소자(ED) 사이 및 제1 패턴부(PT1a)와 제1 전극(E1) 사이에 배치되고, 제2 무기 패턴부(IPT2)는 제2 패턴부(PT2a)와 발광 소자(ED) 사이 및 제2 패턴부(PT2a)와 제2 전극(E2) 사이에 배치될 수 있다.
도 12f 및 도 12g를 참조하면, 도전층(MTL)을 형성한다. 도전층(MTL)은 제1 전극(E1), 제2 전극(E2), 제1 패턴부(PT1a), 제2 패턴부(PT2a), 제1 무기 패턴부(IPT1), 제2 무기 패턴부(IPT2), 제1 보호부(IOPLa) 및 제2 보호부(OPLa)를 모두 커버할 수 있다.
도전층(MTL)을 패터닝하여, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)을 형성한다. 제1 연결 전극(CNE1)은 발광 소자(ED)와 제1 전극(E1)을 전기적으로 연결하고, 제2 연결 전극(CNE2)은 발광 소자(ED)와 제2 전극(E2)을 전기적으로 연결할 수 있다.
도 12f 및 도 12g에서는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 동시에 형성되는 것으로 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 다른 일 실시예에서는 도전층(MTL)을 패터닝하여 제1 연결 전극(CNE1)을 형성하고, 제1 연결 전극(CNE1)을 커버하는 절연층(미도시)을 형성한다. 이후, 상기 절연층 위에 도전층을 형성하고, 상기 도전층을 패터닝하여, 제2 연결 전극(CNE2)을 형성할 수 있다. 즉, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 동시에 형성되지 않을 수도 있다.
본 발명의 실시예에 따르면, 제1 패턴부(PT1a) 및 제2 패턴부(PT2a)에 의해 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 각각의 기울기의 변화가 완만해질 수 있다. 따라서, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2) 각각이 단선되거나, 크랙이 발생되는 현상이 감소할 수 있다. 또한, 단선이나 크랙 발생 가능성이 감소되기 때문에, 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)의 두께를 줄일 수 있고, 이는 식각 공정의 시간을 단축시켜 미세 패턴 제조 공정에서 유리할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
E1: 제1 전극 E2: 제2 전극
ED: 발광 소자 OPL: 보호부
PT1: 제1 패턴부 PT2: 제2 패턴부
CNE1: 제1 연결 전극 CNE2: 제2 연결 전극

Claims (20)

  1. 제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 위에 배치된 발광 소자;
    평면 상에서 상기 제1 전극과 상기 발광 소자가 중첩하는 제1 영역에 인접하여 배치된 제1 패턴부;
    평면 상에서 상기 제2 전극과 상기 발광 소자가 중첩하는 제2 영역과 인접하여 배치된 제2 패턴부;
    상기 발광 소자 및 상기 제1 패턴부를 커버하며, 상기 발광 소자 및 상기 제1 전극에 전기적으로 연결된 제1 연결 전극; 및
    상기 발광 소자 및 상기 제2 패턴부를 커버하며, 상기 발광 소자 및 상기 제2 전극에 전기적으로 연결된 제2 연결 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 패턴부 및 상기 제2 패턴부 각각은 유기 물질을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 발광 소자는 복수로 제공되고, 복수로 제공된 상기 발광 소자들은 병렬로 연결된 표시 장치.
  4. 제1 항에 있어서,
    상기 발광 소자의 제1 두께는 상기 제1 패턴부의 제1 최대 높이 및 상기 제2 패턴부의 제2 최대 높이보다 큰 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 최대 높이 및 상기 제2 최대 높이 각각은 상기 제1 두께의 50% 이하인 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 전극과 상기 발광 소자 사이의 경사각은 60도 이상인 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 연결 전극에는 상기 발광 소자 위에 배치된 제1 부분, 상기 제1 패턴부 위에 배치된 제2 부분, 및 상기 제1 전극 위에 배치된 제3 부분이 정의되고,
    상기 제2 부분과 접하는 상기 제1 패턴부의 경사면과 상기 제1 패턴부 아래에 배치된 상기 제1 전극 사이의 각도는 70도 이하인 표시 장치.
  8. 제1 항에 있어서,
    상기 발광 소자 위에 배치된 보호부를 더 포함하고, 상기 보호부는 평면 상에서 상기 제1 패턴부 및 상기 제2 패턴부 사이에 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 보호부는 무기 물질을 포함하는 제1 보호부 및 유기 물질을 포함하는 제2 보호부를 포함하고, 상기 제1 보호부는 상기 제2 보호부 및 상기 발광 소자 사이에 배치된 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 패턴부와 상기 발광 소자 사이 및 상기 제1 패턴부와 상기 제1 전극 사이에 배치된 제1 무기 패턴부; 및
    상기 제2 패턴부와 상기 발광 소자 사이 및 상기 제2 패턴부와 상기 제2 전극 사이에 배치된 제2 무기 패턴부를 더 포함하는 표시 장치.
  11. 제1 항에 있어서,
    상기 발광 소자는 원기둥 형상 또는 다각 기둥 형상인 표시 장치.
  12. 제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극 및 상기 제2 전극 위에 배치된 발광 소자;
    상기 제1 전극과 상기 발광 소자 위에 배치되며, 상기 제1 전극과 상기 발광 소자를 전기적으로 연결하는 제1 연결 전극;
    상기 제2 전극과 상기 발광 소자 위에 배치되며, 상기 제2 전극과 상기 발광 소자를 전기적으로 연결하는 제2 연결 전극;
    상기 제1 연결 전극과 상기 발광 소자 사이 및 상기 제1 연결 전극과 상기 제1 전극 사이에 배치되며, 상기 제1 연결 전극과 접하는 제1 경사면을 갖는 제1 패턴부; 및
    상기 제2 연결 전극과 상기 발광 소자 사이 및 상기 제2 연결 전극과 상기 제2 전극 사이에 배치되며, 상기 제2 연결 전극과 접하는 제2 경사면을 갖는 제2 패턴부를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 패턴부 및 상기 제2 패턴부 각각은 유기 물질을 포함하는 표시 장치.
  14. 제12 항에 있어서,
    평면 상에서 상기 제1 패턴부는 상기 발광 소자와 상기 제1 전극이 중첩하는 영역 중 적어도 일부를 둘러싸고, 평면 상에서 상기 제2 패턴부는 상기 발광 소자와 상기 제2 전극이 중첩하는 영역 중 적어도 일부를 둘러싸는 표시 장치.
  15. 제12 항에 있어서,
    상기 제1 경사면과 상기 제1 전극 사이의 각도 및 상기 제2 경사면과 상기 제2 전극 사이의 각도 각각은 70도 이하인 표시 장치.
  16. 절연층 상에 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극 위에 발광 소자를 배치하는 단계;
    상기 발광 소자, 상기 제1 전극 및 상기 제2 전극을 커버하는 유기층을 형성하는 단계;
    상기 유기층 위에 마스크를 배치하는 단계;
    상기 마스크를 이용하여, 유기층을 노광 및 현상하여 유기 패턴을 형성하는 단계;
    상기 유기 패턴의 일부를 제거하여, 평면 상에서 상기 제1 전극과 상기 발광 소자가 중첩하는 제1 영역에 인접하여 배치된 제1 패턴부, 및 평면 상에서 상기 제2 전극과 상기 발광 소자가 중첩하는 제2 영역과 인접하여 배치된 제2 패턴부를 형성하는 단계; 및
    상기 제1 패턴부 위에 상기 발광 소자 및 상기 제1 전극에 전기적으로 연결된 제1 연결 전극 및 상기 발광 소자 및 상기 제2 전극에 전기적으로 연결된 제2 연결 전극을 형성하는 단계를 포함하는 표시 장치 제조 방법.
  17. 제16 항에 있어서,
    상기 마스크는 반투광부를 포함하는 하프톤 마스크이고, 평면 상에서 상기 반투광부는 상기 제1 전극 및 상기 제2 전극과 중첩하는 영역에 배치되도록 상기 마스크를 배치하는 표시 장치 제조 방법.
  18. 제16 항에 있어서,
    상기 유기 패턴의 일부를 제거하여, 상기 발광 소자 위에 배치되는 보호부를 형성하는 단계를 더 포함하고, 상기 보호부는 상기 제1 패턴부 및 상기 제2 패턴부와 동시에 형성되는 표시 장치 제조 방법.
  19. 제16 항에 있어서,
    상기 유기층을 형성하기 전에 상기 발광 소자, 상기 제1 전극 및 상기 제2 전극을 커버하는 무기층을 형성하는 단계; 및
    상기 제1 패턴부 및 상기 제2 패턴부를 형성한 후, 노출된 상기 무기층의 일부를 제거하여, 상기 제1 패턴부 아래에 배치된 제1 무기 패턴부 및 상기 제2 패턴부 아래에 배치된 제2 무기 패턴부를 형성하는 단계를 더 포함하는 표시 장치 제조 방법.
  20. 제19 항에 있어서,
    상기 유기 패턴의 일부를 제거하여, 상기 발광 소자 위에 배치되는 유기 보호부를 형성하는 단계, 및
    상기 무기층의 일부를 제거하여, 상기 발광 소자와 상기 유기 보호부 사이에 배치되는 무기 보호부를 형성하는 단계를 더 포함하고,
    상기 유기 보호부는 상기 제1 패턴부 및 상기 제2 패턴부와 동시에 형성되고, 상기 무기 보호부는 상기 제1 무기 패턴부 및 상기 제2 무기 패턴부와 동시에 형성되는 표시 장치 제조 방법.
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