KR20200009473A - 다층 회로 기판 및 그 제조 방법 - Google Patents

Abstract

본 발명에서는 다층 회로 기판을 제조할 때에 발생되는 보잉 문제를 개선하기 위한 다층 회로 기판 및 그 제조 방법을 제공한다. 본 발명에 따른 다층 회로 기판은, 회로 기능을 하는 패턴층을 구비하는 기판에 있어서, 기재층; 기재층의 일면에 형성되는 제2 패턴층; 제2 패턴층 위에 형성되는 제1 패턴층; 및 제1 패턴층과 제2 패턴층 사이에 형성되며, 제1 패턴층이 형성되는 영역에 대응되도록 제2 패턴층 위에 부분적으로 형성되는 층간 절연층을 포함한다.

Description

다층 회로 기판 및 그 제조 방법 {Multilayer circuit board and manufacturing method thereof}

본 발명은 회로 기판 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 다층 회로 기판 및 그 제조 방법에 관한 것이다.

다층 인쇄 회로 기판(Multilayer Printed Circuit Board)은 인쇄 회로 기판을 복수개 적층시켜 세 층 이상의 배선면을 마련한 기판을 말한다. 이러한 다층 인쇄 회로 기판은 베이스 회로 기판 상에 층간 절연층이 추가되어 레이어 업(layer up)이 이루어진다.

한국공개특허 제10-2017-0087302호 (공개일: 2017.07.28.)

다층 회로 기판을 제조할 때에 베이스 회로 기판 상에 추가되는 층간 절연층은, 베이스 회로 기판의 접속 단자부를 제외하고 베이스 회로 기판의 거의 전면에 형성된다.

그런데 이와 같이 베이스 회로 기판 상에 층간 절연층이 형성된 다층 회로 기판은, 일면과 타면 사이의 응력 차이로 인해 평탄성이 저하되어 보잉(bowing) 현상이 발생한다. 더욱이 베이스 회로 기판의 양측에 적층되는 패턴 층수가 비대칭인 상태에서 레이어 업이 계속 이루어질 경우, 이러한 응력 차이는 더욱 커져서 보잉 발생 문제가 더 커질 수 있다.

본 발명에서 해결하고자 하는 과제는, 다층 회로 기판을 제조할 때에 발생되는 보잉 문제를 개선하기 위한 다층 회로 기판 및 그 제조 방법을 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 달성하기 위한 본 발명의 다층 회로 기판의 일 면(aspect)은, 기재층; 상기 기재층의 일면에 형성되는 제2 패턴층; 상기 제2 패턴층 위에 형성되는 제1 패턴층; 및 상기 제1 패턴층과 상기 제2 패턴층 사이에 형성되며, 상기 제1 패턴층이 형성되는 영역에 대응되도록 상기 제2 패턴층 상에 부분적으로 형성되는 층간 절연층을 포함한다.

상기 층간 절연층은 상기 기재층의 전체 면적에 대해 1% ~ 50% 크기의 면적으로 형성될 수 있다.

상기 층간 절연층이 적어도 두 개의 층으로 형성되면, 상부 층간 절연층의 면적이 하부 층간 절연층의 면적보다 작거나 같을 수 있다.

상기 층간 절연층은 상기 기재층 상에 패턴층이 추가될 때마다 인접하는 두 패턴층 사이에 형성되며, 인접하는 두 패턴층 중 상위에 위치하는 패턴층의 형성 영역에 대응하여 형성될 수 있다.

상기 층간 절연층은 액상 형태의 폴리이미드(polyimide) 성분을 인접하는 두 패턴층 사이에 인쇄 또는 도포한 후, 경화시켜 형성될 수 있다.

상기 다층 회로 기판은, 상기 기재층의 타면에 형성되는 제3 패턴층을 더 포함하며, 상기 제3 패턴층은 상기 기재층에 형성되는 도통 홀 및 상기 층간 절연층에 형성되는 도통 홀을 통해 상기 제1 패턴층 및 상기 제2 패턴층과 전기적으로 연결되고, 상기 제1 패턴층은 상기 층간 절연층에 형성되는 도통 홀을 통해 상기 제2 패턴층과 전기적으로 연결될 수 있다.

상기 다층 회로 기판은, 상기 제1 패턴층과 상기 제2 패턴층에서 단자부를 제외한 나머지 영역에 형성되는 보호층을 더 포함할 수 있다.

상기 제1 패턴층 및 상기 제2 패턴층은 구리, 알루미늄 및 철 중 어느 하나의 금속을 이용하여 형성되며, 에칭법(etching process), 애더티브법(additive process), 세미 애디티브법(semi additive process) 및 인쇄법 중 어느 하나의 공법을 이용하여 도금될 수 있다.

상기 기재층은 폴리이미드 성분, 폴리에스테르(polyester) 성분, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 성분, 폴리에틸렌 나프탈렌(polyethylene naphthalene) 성분, 폴리카보네이트(polycarbonate) 성분 및 에폭시(epoxy) 성분 중 어느 하나의 성분을 이용하여 필름 형태로 형성될 수 있다.

상기 다층 회로 기판은, 상기 기재층을 보강하기 위해 상기 기재층의 표면에 적층되는 스티프너(stiffner)를 더 포함할 수 있다.

상기 과제를 달성하기 위한 본 발명의 다층 회로 기판 제조 방법의 일 면(aspect)은, 기재층의 일면에 제2 패턴층을 형성하여 베이스 회로 기판을 형성하는 단계; 제1 패턴층이 형성될 영역에 대응되도록 상기 제2 패턴층 상부에 부분적으로 층간 절연층을 형성하는 단계; 상기 층간 절연층 위에 상기 제1 패턴층을 형성하는 단계; 및 상기 제1 패턴층과 상기 제2 패턴층의 단자부 영역을 제외한 나머지 영역에 보호층을 형성하는 단계를 포함한다.

상기 다층 회로 기판 제조 방법은, 상기 기재층은 타면에 제3 패턴층을 더 형성할 수 있고, 상기 기재층에 상기 제2 패턴층과 상기 제3 패턴층을 형성하기 이전에, 상기 기재층에 도통 홀을 형성하는 단계를 더 포함할 수 있다.

상기 베이스 회로 기판을 형성하는 단계는, 상기 기재층의 양면에 감광성 필름(Dry Film Resist)을 라미네이트(laminate)하는 단계; 상기 기재층의 양면에 도금 레지스트 패턴을 형성하는 단계; 상기 기재층의 양면에서 상기 도금 레지스트 패턴에 의해 노출된 부분과 상기 기재층의 도통 홀 내에 금속층을 형성하고, 상기 금속층을 연결시키는 단계; 및 상기 감광성 필름을 제거하여 상기 기재층의 양면에 상기 제2 패턴층과 상기 제3 패턴층이 있는 상기 베이스 회로 기판을 형성하는 단계를 포함할 수 있다.

상기 제1 패턴층을 형성하는 단계는, 상기 층간 절연층 위에 금속층을 형성하는 단계; 상기 층간 절연층에 도통 홀을 형성하는 단계; 상기 금속층 위에 감광성 필름을 라미네이트하는 단계; 라미네이트된 상기 감광성 필름으로 도금 레지스트 패턴을 형성하는 단계; 도금 공법을 이용하여 상기 층간 절연층 위에 상기 제1 패턴층을 형성하며, 상기 층간 절연층에 형성된 도통 홀과 상기 기재층에 형성된 도통 홀을 통해 상기 제1 패턴층 및 상기 제2 패턴층을 전기적으로 연결시키는 단계; 상기 도금 레지스트 패턴을 제거하는 단계; 및 상기 제2 패턴층의 패턴 사이에 노출된 금속층을 제거하는 단계를 포함할 수 있다.

상기 다층 회로 기판 제조 방법은, 상기 보호층을 형성하는 단계 이후에, 상기 단자부 영역에 소자를 실장시켜 다층 회로 기판을 제조하는 단계를 더 포함할 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일실시예에 따른 다층 회로 기판의 단면도이다.
도 2는 종래의 다층 회로 기판과 본 실시예의 다층 회로 기판을 비교한 도면이다.
도 3은 본 발명의 일실시예에 따른 다층 회로 기판 제조 방법을 개략적으로 도시한 흐름도이다.
도 4 내지 도 9는 본 발명의 일실시예에 따른 다층 회로 기판 제조 방법의 각 단계를 설명하기 위한 참고도들이다.
도 10은 본 발명의 일실시예에 따른 베이스 회로 기판 형성 방법을 개략적으로 도시한 흐름도이다.
도 11은 본 발명의 일실시예에 따른 제1 패턴층 형성 방법을 개략적으로 도시한 흐름도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성요소들과 다른 소자 또는 구성요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

보잉(bowing) 문제는 다층 회로 기판에 전자 부품을 실장할 때에 그 위치를 어긋나게 할 뿐만 아니라 접합 불량을 일으키는 요인이 되고 있다. 또한 보잉 문제는 타 전자 부품과의 조립을 위한 제품 이송시 이탈을 발생시키기도 한다.

본 발명에서 제안하는 다층 회로 기판은 보잉 문제를 개선하기 위한 것으로서, 최상층 레이어(layer) 형성시 필요 영역에 국부적으로 절연층 영역을 형성하는 것을 특징으로 한다. 이하 도면을 참조하여 본 발명을 자세하게 설명한다.

도 1은 본 발명의 일실시예에 따른 다층 회로 기판의 단면도이다.

도 1을 참조하면, 다층 회로 기판(100)은 기재층(110), 패턴층(120), 층간 절연층(130) 및 보호층(140)을 포함할 수 있다.

기재층(110)은 소정의 두께를 가지는 베이스 기재(base film)로서, 평판 형태의 것으로 형성될 수 있다. 이러한 기재층(110)은 폴리이미드(polyimide) 성분을 소재로 하여 필름 형태의 것으로 제조될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 일례로 기재층(110)은 폴리이미드 성분 뿐만 아니라 폴리에스테르(polyester) 성분, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 성분, 폴리에틸렌 나프탈렌(polyethylene naphthalene) 성분, 폴리카보네이트(polycarbonate) 성분, 에폭시(epoxy) 성분 등 고분자 수지로 구성되는 군에서 선택되는 물질(연성재)을 소재로 하여 필름 형태의 것으로 제조되는 것도 가능하다.

기재층(110)은 평판의 강도를 강화하기 위해 스티프너(stiffner; 미도시)를 포함할 수 있다. 스티프너는 폴리에틸렌 테레프탈레이트(PET) 성분을 소재로 하여 제조될 수 있는데, 본 실시예가 이에 한정되는 것은 아니다.

스티프너는 기재층(110)의 일면 또는 양면 상에 적층되어 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 즉, 스티프너는 기재층(110)을 제조할 때 성분으로 추가되어 기재층(110)에 혼합되는 것도 가능하다. 일례로 폴리이미드 성분, 폴리에스테르 성분, 폴리에틸렌 나프탈렌 성분, 폴리카보네이트 성분, 에폭시 성분 등에서 선택되는 물질을 소재로 하여 기재층(110)을 제조할 때, 폴리에틸렌 테레프탈레이트 성분의 스티프너를 혼합하여 강도가 향상된 기재층(110)을 제조하는 것도 가능하다.

패턴층(120)은 전자 부품들을 전기적으로 연결시키는 배선 기능을 하는 것으로서, 소자가 직접적으로 실장되거나 외부 기기와 접속하는 단자가 실장될 수 있다. 이러한 패턴층(120)은 전기적 기능을 하는 패턴 외에 보강 패턴, 더미 패턴, 접지 패턴, 차폐 패턴, 재배선 패턴 등을 포함할 수 있다.

패턴층(120)은 기재층(110)의 일면 또는 양면에 적층 형성될 수 있다. 패턴층(120)은 기재층(110)의 양면에 각각 형성되는 경우, 기재층(110)에 형성되는 도통 홀(113)(ex. 쓰루 홀(through hole), 비아 홀(via hole) 등)을 통해 서로 전기적으로 연결되도록 구성되는 것도 가능하다.

패턴층(120)은 구리를 소재로 하여 금속층으로 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다. 일례로 패턴층(120)은 알루미늄, 철 등 금속으로 구성되는 군에서 선택되는 물질을 소재로 하여 형성되는 것도 가능하다.

패턴층(120)은 인쇄 회로 기판을 제조하는 통상의 회로 형성 공법을 이용하여 기재층(110) 위에 도금(plating)될 수 있다. 일례로 패턴층(120)은 에칭법(etching process), 애더티브법(additive process), 세미 애디티브법(Semi Additive Process), 인쇄법(ex. 스크린 인쇄법) 등을 이용하여 기재층(110) 위에 도금될 수 있다. 한편 패턴층(120)은 코팅, 라미네이트 등의 적층 공법으로 기재층(110) 위에 형성되는 것도 가능하다.

패턴층(120)은 기재층(110)의 양면에 한 개 이상의 패턴층을 포함하여 형성될 수 있다. 이때 패턴층(120)은 기재층(110)의 양면에 동일 개수의 패턴층을 포함하여 형성될 수 있다. 일례로 패턴층(120)은 기재층(110)의 일면에 제1 패턴층(121)과 제2 패턴층(122)을 형성하고, 기재층(110)의 타면에 제3 패턴층(123)을 형성하여, 양면에 세 개의 패턴층을 포함하여 형성될 수 있다. 한편 패턴층(120)은 기재층(110)의 일면에만 두 개 이상의 패턴층을 포함하여 형성되는 것도 가능하다.

한편 일면에만 금속층이 형성된 기재층(110)이 복수개로 적층될 수 있는 점을 고려하여, 패턴층(120)은 일면에만 두 개 이상의 제N 패턴층(N은 2 이상의 자연수)을 포함하여 형성되는 것도 가능하다.

패턴층(120)은 제1 패턴층(121), 제2 패턴층(122), 제3 패턴층(123) 등 세 개의 패턴층을 포함하는 경우, 다음과 같은 형태로 기재층(110) 위에 형성될 수 있다.

제2 패턴층(122)은 기재층(110)의 일면 상에 형성될 수 있으며, 제3 패턴층(123)은 기재층(110)의 타면 상에 형성될 수 있다. 제2 패턴층(122)과 제3 패턴층(123)은 기재층(110)의 양면에 감광성 필름(DFR; Dry Film Resist)을 접착(laminating)시키고, 노광, 현상 등을 통해 도금 레지스트를 형성시킨 후, 도금 레지스트에 의해 노출된 금속층을 도금하여, 기재층(110)의 양면에 형성될 수 있다.

또한 제2 패턴층(122)과 제3 패턴층(123)은 기재층(110)의 도통 홀 내에 형성된 금속층에 의해 상호 간에 전기적으로 연결될 수 있다.

베이스 회로 기판(150)은 기재층(110)과 상기 기재층(110) 위에 직접적으로 형성되는 패턴층(즉, 제2 패턴층(122)과 제3 패턴층(123))을 포함하여 구성될 수 있다. 베이스 회로 기판(150)은 기재층(110)의 양면에서 감광성 필름을 제거함으로써 형성될 수 있다.

제1 패턴층(121)은 제2 패턴층(122) 위에 형성될 수 있다. 이러한 제1 패턴층(121)은 층간 절연층(130)을 이용하여 제2 패턴층(122) 위에 형성될 수 있다. 즉, 제2 패턴층(122) 위에 층간 절연층(130)을 형성하고, 이 층간 절연층(130) 위에 제1 패턴층(121)을 형성할 수 있다.

한편 제1 패턴층(121)은 제2 패턴층(122) 위에 형성되지 않고, 제3 패턴층(123) 위에 형성되는 것도 가능하다. 또한 제1 패턴층(121)은 제2 패턴층(122) 위와 제3 패턴층(123) 위 모두에 형성되는 것도 가능하다.

제1 패턴층(121)은 제2 패턴층(122), 제3 패턴층(123) 등과 마찬가지로 층간 절연층(130) 위의 금속층에 감광성 필름을 라미네이트시키고, 노광, 현상 등을 통해 도금 레지스트를 형성시킨 후, 전해 도금, 무전해 도금 등의 도금 공법을 이용하여 층간 절연층(130) 위에 형성될 수 있다.

제1 패턴층(121)은 층간 절연층(130)에 도금으로 충전된 도통 홀을 형성한 후, 상기 도통 홀을 통해 제2 패턴층(122)와 전기적으로 연결될 수 있다. 또한 제1 패턴층(121)은 층간 절연층(130)에 형성된 도통 홀과 기재층(110)의 도통 홀을 통해 제3 패턴층(123)과 전기적으로 연결되는 것도 가능하다.

한편 본 실시예에서는 필요에 따라 패턴 표면 처리로써 금속 피막을 제1 패턴층(121), 제2 패턴층(122), 제3 패턴층(123) 등의 위에 형성하는 것도 가능하다.

금속 피막은 주석, 금, 크롬 등에서 선택되는 적어도 하나의 금속을 소재로 하여 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다.

금속 피막은 도금 방법을 이용하여 제1 패턴층(121), 제2 패턴층(122), 제3 패턴층(123) 등의 위에 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다.

층간 절연층(130)은 절연 기능을 하는 것으로서, 절연체(또는 유전체)를 소재로 하여 형성될 수 있다. 이러한 층간 절연층(130)은 기재층(110)의 일면 위에 순차적으로 적층되는 패턴층들, 일례로 제1 패턴층(121)과 제2 패턴층(122) 사이에 형성될 수 있다.

층간 절연층(130)은 제2 패턴층(122) 위에 전면에 걸쳐 형성될 수 있다. 그러나 이 경우 기재층(110)의 양면 사이에 응력 차가 발생하고 기재층(110)의 일면 또는 양면에 적층되는 층수가 비대칭이 되어, 다층 회로 기판(100)에 보잉 현상이 발생 및 심화될 수 있다.

본 실시예에서는 이러한 점을 고려하여 층간 절연층(130)을 제2 패턴층(122) 위에 형성하되, 전면에 걸쳐 형성하지 않고, 베이스 회로 기판(150) 상에서 층간 절연층(130)을 통해 적층되는 패턴층(즉, 제1 패턴층(121))이 형성되는 영역에 대응되도록 부분적으로 형성한다.

본 실시예에서는 제2 패턴층(122) 위라 하더라도 그 위에 제1 패턴층(121)이 형성되지 않으면 해당 영역에는 층간 절연층(130)이 형성되지 않는다. 즉, 층간 절연층(130)이 형성되지 않는 영역은 베이스 회로 기판(150) 상에 제1 패턴층(121)과 오버랩되지 않는 패턴이 형성된 영역과, 베이스 회로 기판(150) 상에 형성된 접속 단자 영역(161, 162, 163)을 포함할 수 있다.

층간 절연층(130)은 액상 폴리이미드를 소재로 하여 형성될 수 있다. 이러한 층간 절연층(130)은 인접하는 두 패턴층 사이에 액상 폴리이미드를 인쇄(또는 도포) 및 경화하여 형성될 수 있다.

층간 절연층(130)은 기재층(110)의 전체 면적 중 1% ~ 50%에 해당하는 면적에 형성될 수 있다. 그 이유는, 1% 미만의 면적에 층간 절연층(130)이 형성되면, 층간 절연층(130) 위에 다른 패턴층을 형성하기 위한 공간 확보가 어려우며, 제2 패턴층(122) 위의 전체 면적 중 50% 초과의 면적에 층간 절연층(130)이 형성되면, 응력 불균형으로 보잉 현상이 나타날 수 있기 때문이다.

층간 절연층(130)은 단일 층으로 형성될 수 있지만, 설계에 따라 복수개의 층으로 형성되는 것도 가능하다. 이 경우 상부의 층간 절연층은 하부의 층간 절연층과 형성 면적이 같거나, 하위의 층간 절연층보다 형성 면적이 작을 수 있다.

층간 절연층(130)은 도통 홀을 구비할 수 있다. 층간 절연층(130)의 도통 홀은 제1 패턴층(121)과 제2 패턴층(122)을 전기적으로 연결시키는 역할을 한다. 층간 절연층(130)의 도통 홀은 기재층(110)의 도통 홀과 마찬가지로 레이저를 이용하여 형성될 수 있으며, 층간 절연층(130)이 감광성 재료를 소재로 하여 형성되는 경우 노광, 현상 등을 통해 형성되는 것도 가능하다.

한편 층간 절연층(130)의 도통 홀은 기재층(110)의 도통 홀과 같이 일단의 크기와 타단의 크기를 서로 다르게 하여 형성될 수 있지만, 본 실시예가 이에 한정되는 것은 아니다.

한편 미도시되었으나, 제3 패턴층(123) 위에 제4 패턴층이 형성되는 경우, 층간 절연층(130)은 제1 패턴층(121) 및 제2 패턴층(122)의 경우와 마찬가지로 제3 패턴층(123)과 그 위의 제4 패턴층 사이에도 형성될 수 있다. 또한 제1 패턴층(121) 위에 제5 패턴층이 형성되는 경우에도, 층간 절연층(130)은 제1 패턴층(121)과 그 위의 제5 패턴층 사이에 형성되는 것도 가능하다. 즉, 본 실시예에서 기재층(110)의 일면 상에 N개의 패턴층이 형성되는 경우, 층간 절연층(130)은 그 일면 상에 N-1개 구비될 수 있다.

보호층(140)은 제1 패턴층(121)과 제2 패턴층(122)을 보호하기 위한 것으로서, 제1 패턴층(121), 제2 패턴층(122), 층간 절연층(130) 등이 형성되어 있는 기재층(110)의 일면 위에 형성될 수 있다. 그러나 보호층(140)은 단자가 결합되는 부분에는 형성되지 않는다. 즉, 보호층(140)은 기재층(110)의 일면 위에서 단자가 결합되는 영역을 제외한 나머지 영역에 형성될 수 있다.

보호층(140)은 솔더 레지스트(solder resist)를 소재로 하여 형성될 수 있다. 그러나 본 실시예에서 보호층(140)의 소재가 솔더 레지스트에 한정되는 것은 아니다.

보호층(140)은 솔더 레지스트를 인쇄하여 형성될 수 있다. 그러나 본 실시예에서 보호층(140)의 형성 방법이 인쇄 방법에 한정되는 것은 아니다.

도 2는 종래의 다층 회로 기판과 본 실시예의 다층 회로 기판을 비교한 도면이다.

종래의 비대칭 형태의 다층 회로 기판은 도 2의 (a)에 도시된 바와 같이 보잉 현상으로 인한 차이가 22mm로 나타났다. 반면, 본 실시예의 다층 회로 기판은 도 2의 (b)에 도시된 바와 같이 보잉 현상으로 인한 차이가 2mm로, 종래에 대비하여 현저하게 개선되었음을 확인할 수 있다.

다음으로 본 실시예에 따른 다층 회로 기판을 제조하는 방법에 대하여 설명한다. 도 3은 본 발명의 일실시예에 따른 다층 회로 기판 제조 방법을 개략적으로 도시한 흐름도이다.

먼저, 양면에 금속층(111, 112)이 형성되어 있는 기재층(110)을 준비한다(S210). 이러한 기재층(110)은 도 4에 도시된 바와 같으며, 베이스 기재로서, 폴리이미드 필름을 소재로 하여 형성될 수 있다. 한편 미도시되었으나, 기재층(110)의 일면에만 금속층이 형성되는 것도 가능하다.

기재층(110)의 양면에 형성되어 있는 금속층(111, 112)은 구리층으로 형성될 수 있다. 금속층(111, 112)은 전해 도금, 무전해 도금 등 도금 방법을 이용하여 기재층(110)의 양면에 형성될 수 있다. 그러나 본 실시예가 이에 한정되는 것은 아니다.

이후, 기재층(110)의 소정의 위치에 양면을 관통하는 도통 홀을 형성한다(S220).

이후, 회로 형성 공법을 이용하여 기재층(110)의 양면에 제2 패턴층(122)과 제3 패턴층(123)을 형성하여 베이스 회로 기판(150)을 형성한다(S230). 이러한 베이스 회로 기판(150)은 도 5에 도시된 바와 같다.

본 실시예에서는 다음 순서에 따라 베이스 회로 기판(150)을 형성할 수 있다. 그러나 이것은 하나의 예시일 뿐, 본 실시예가 이에 한정되는 것은 아니다.

도 10은 본 발명의 일실시예에 따른 베이스 회로 기판 형성 방법을 개략적으로 도시한 흐름도이다. 이하 설명은 도 10을 참조한다.

먼저, 기재층(110)의 양면에 감광성 필름(DFR)을 라미네이트한다(S310).

이후, 노광, 현상 등을 통해 기재층(110)의 양면에 도금 레지스트 패턴을 형성한다(S320).

이후, 기재층(110)의 양면에서 도금 레지스트에 의해 노출된 부분과 기재층(110)의 도통 홀 내에 금속층을 형성하여, 기재층(110)의 양면이 서로 전기적으로 연결되도록 패턴을 형성한다(S330).

본 실시예에서는 금속 도금(ex. 동 도금)을 이용하여 도금 레지스트에 의해 노출된 부분과 기재층(110)의 도통 홀 내에 금속층을 형성할 수 있다. 이때 도금 방법으로는 전해 도금, 무전해 도금 등을 이용할 수 있다.

이후, 기재층(110)의 양면에서 감광성 필름을 제거한다(S340).

이후, 패턴이 형성된 부분을 제외한 나머지 부분에서 금속층을 제거하여 패턴을 완성한다(S350). 패턴이 완성되면, 기재층(110)의 일면에 제2 패턴층(122)이 형성되고, 기재층(110)의 타면에 제3 패턴층(123)이 형성된 베이스 회로 기판(150)이 형성된다.

한편 제2 패턴층(122)과 제3 패턴층(123)은 소자를 실장하거나 외부 기기와 접속하는 단자부를 포함할 수 있다. 본 실시예에서는 제1 패턴층(121)도 제2 패턴층(122), 제3 패턴층(123) 등과 마찬가지로 단자부를 포함할 수 있다.

다시 도 3을 참조하여 설명한다.

베이스 회로 기판(150)이 형성되면, 제2 패턴층(122) 위에 층간 절연층(130)을 형성한다(S240). 베이스 회로 기판(150) 위에 층간 절연층(130)이 형성된 구조는 도 6에 도시된 바와 같다.

층간 절연층(130)은 제2 패턴층(122)의 단자부와 베이스 회로 기판(150) 상에 적층되는 패턴이 형성되지 않는 회로 영역을 제외하고 형성될 수 있다. 즉, 층간 절연층(130)은 베이스 회로 기판(150) 상에 층간 절연층(130)을 통해 적층되는 패턴이 형성될 영역에 대응되도록 형성될 수 있다. 본 실시예에서 층간 절연층(130) 상에 형성되는 패턴이 제1 패턴층(121)이다.

이후, 층간 절연층(130) 위에 제1 패턴층(121)을 형성한다(S250). 층간 절연층(130) 위에 제1 패턴층(121)이 형성된 구조는 도 7에 도시된 바와 같다.

본 실시예에서는 다음 순서에 따라 층간 절연층(130) 위에 제1 패턴층(121)을 형성할 수 있다. 그러나 이것은 하나의 예시일 뿐, 본 실시예가 이에 한정되는 것은 아니다.

도 11은 본 발명의 일실시예에 따른 제1 패턴층 형성 방법을 개략적으로 도시한 흐름도이다. 이하 설명은 도 11을 참조한다.

먼저, 층간 절연층(130) 위에 금속층을 형성한다(S410).

이후, 제2 패턴층(122)이 노출되도록 층간 절연층(130)에 도통 홀을 형성한다(S420).

이후, 금속층 위에 감광성 필름을 라미네이트한다(S430).

이후, 노광, 현상 등을 통해 층간 절연층(130) 위에 라미네이트된 감광성 필름으로 도금 레지스트 패턴을 형성한다(S440).

이후, 전해 도금, 무전해 도금 등 도금 공법을 이용하여 층간 절연층(130) 위에 제1 패턴층(121)을 형성한다(S450). 이때 층간 절연층(130)의 도통 홀도 도금으로 충전되어 제1 패턴층(121)이 제2 패턴층(122), 제3 패턴층(123) 등과 전기적으로 연결될 수 있다.

이후, 금속층 위의 감광성 필름과 도금 레지스트 패턴을 제거하고, 패턴이 형성된 부분을 제외한 나머지 부분(ex. 제2 패턴층의 패턴 사이에 노출된 부분)에서 금속층을 제거하여, 제1 패턴층(121)을 완성한다(S460).

다시 도 3을 참조하여 설명한다.

층간 절연층(130) 위에 제1 패턴층(121)이 형성되면, 제1 패턴층(121)과 제2 패턴층(122)을 보호하기 위해 각 패턴의 단자부를 제외한 영역에 보호층(140)을 형성한다(S260). 제1 패턴층(121)과 제2 패턴층(122) 위에 보호층(140)이 형성된 구조는 도 8에 도시된 바와 같다.

이후, 단자부(160)에 소자(170)를 실장시켜 다층 회로 기판(100)을 제조한다(S270). 소자가 실장된 다층 회로 기판(100)은 도 9에 도시된 바와 같다.

이상 도 1 내지 도 11을 참조하여 본 실시예에 따른 다층 회로 기판 및 그 제조 방법에 대하여 설명하였다. 본 실시예는 다층 인쇄 회로 기판 제조시 비대칭 구조 및 절연층의 열 수축 특성에 의한 휨(bowing)을 개선하기 위한 것으로서, 최상층 레이어(layer) 형성시 필요 영역에 국부적으로 절연층 영역을 형성한다. 본 실시예는 이를 통해 다음과 같은 효과를 얻을 수 있다.

첫째, 패턴이 적층되지 않는 영역을 제외하고 패턴이 적층되는 필요한 영역에 층간 절연층(130)을 형성함으로써, 층간 절연층(130)으로 인한 다층 회로 기판의 응력 불균형을 저감시킬 수 있으며, 이에 따라 다층 회로 기판에 발생하는 보잉 문제를 예방할 수 있다.

둘째, 적층을 위한 가열시 층간 절연층(130)의 수축 영역이 현저히 감소하여 평탄성을 향상시킬 수 있으며, 이에 따라 전자 부품 접합도 또한 향상시킬 수 있다.

셋째, 층간 절연층(130) 형성에 이용되는 절연재의 사용량이 감소하여 원재료 절감 효과도 얻을 수 있다.

이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 다층 회로 기판 110: 기재층
121: 제1 패턴층 122: 제2 패턴층
123: 제3 패턴층 130: 층간 절연층
140: 보호층 150: 베이스 회로 기판
160: 단자부 170: 소자

Claims (11)

1. 기재층;
   상기 기재층의 일면에 형성되는 제2 패턴층;
   상기 제2 패턴층 위에 형성되는 제1 패턴층; 및
   상기 제1 패턴층과 상기 제2 패턴층 사이에 형성되며, 상기 제1 패턴층이 형성되는 영역에 대응되도록 상기 제2 패턴층 상에 부분적으로 형성되는 층간 절연층
   을 포함하는, 다층 회로 기판.
2. 제 1 항에 있어서,
   상기 층간 절연층은 상기 기재층의 전체 면적에 대해 1% ~ 50%의 면적으로 형성되는, 다층 회로 기판.
3. 제 1 항에 있어서,
   상기 층간 절연층이 적어도 두 개 이상의 층으로 형성되면, 상부 층간 절연층의 면적이 하부 층간 절연층의 면적보다 작거나 같은, 다층 회로 기판.
4. 제 1 항에 있어서,
   상기 층간 절연층은 상기 기재층 상에 패턴층이 추가될 때마다 인접하는 두 패턴층 사이에 형성되며, 인접하는 두 패턴층 중 상위에 위치하는 패턴층의 형성 영역에 대응하여 형성되는, 다층 회로 기판.
5. 제 1 항에 있어서,
   상기 층간 절연층은 액상 형태의 폴리이미드(polyimide) 성분을 인접하는 두 패턴층 사이에 인쇄 또는 도포한 후, 경화시켜 형성되는, 다층 회로 기판.
6. 제 1 항에 있어서,
   상기 기재층의 타면에 형성되는 제3 패턴층
   을 더 포함하며,
   상기 제3 패턴층은 상기 기재층에 형성되는 도통 홀 및 상기 층간 절연층에 형성되는 도통 홀을 통해 상기 제1 패턴층 및 상기 제2 패턴층과 전기적으로 연결되고,
   상기 제1 패턴층은 상기 층간 절연층에 형성되는 도통 홀을 통해 상기 제2 패턴층과 전기적으로 연결되는, 다층 회로 기판.
7. 제 1 항에 있어서,
   상기 제1 패턴층과 상기 제2 패턴층에서 단자부를 제외한 나머지 영역에 형성되는 보호층
   을 더 포함하는, 다층 회로 기판.
8. 기재층의 일면에 제2 패턴층을 형성하여 베이스 회로 기판을 형성하는 단계;
   제1 패턴층이 형성될 영역에 대응되도록 상기 제2 패턴층 상부에 부분적으로 층간 절연층을 형성하는 단계;
   상기 층간 절연층 위에 상기 제1 패턴층을 형성하는 단계; 및
   상기 제1 패턴층과 상기 제2 패턴층의 단자부 영역을 제외한 나머지 영역에 보호층을 형성하는 단계
   를 포함하는, 다층 회로 기판 제조 방법.
9. 제 8 항에 있어서,
   상기 기재층은 타면에 제3 패턴층을 더 형성할 수 있고,
   상기 기재층에 상기 제2 패턴층과 상기 제3 패턴층을 형성하기 이전에,
   상기 기재층에 도통 홀을 형성하는 단계
   를 더 포함하는, 다층 회로 기판 제조 방법.
10. 제 9 항에 있어서,
    상기 제1 패턴층을 형성하는 단계는,
    상기 층간 절연층 위에 금속층을 형성하는 단계;
    상기 층간 절연층에 도통 홀을 형성하는 단계;
    상기 금속층 위에 감광성 필름을 라미네이트하는 단계;
    라미네이트된 상기 감광성 필름으로 도금 레지스트 패턴을 형성하는 단계;
    도금 공법을 이용하여 상기 층간 절연층 위에 상기 제1 패턴층을 형성하며, 상기 층간 절연층에 형성된 도통 홀과 상기 기재층에 형성된 도통 홀을 통해 상기 제1 패턴층 및 상기 제2 패턴층을 전기적으로 연결시키는 단계;
    상기 도금 레지스트 패턴을 제거하는 단계; 및
    상기 제2 패턴층의 패턴 사이에 노출된 금속층을 제거하는 단계
    를 포함하는, 다층 회로 기판 제조 방법.
11. 제 9 항에 있어서,
    상기 단자부 영역에 소자를 실장시켜 다층 회로 기판을 제조하는 단계
    를 더 포함하는 다층 회로 기판 제조 방법.

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