KR20200008533A

KR20200008533A - 메모리 리던던시

Info

Publication number: KR20200008533A
Application number: KR1020190085987A
Authority: KR
Inventors: 치엔-유 후앙; 치아-엔 후앙; 하우-타이 시에; 쳉 흥 리
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2018-07-16
Filing date: 2019-07-16
Publication date: 2020-01-28
Also published as: US10878934B2; US20200020413A1; TWI731372B; US20230410935A1; CN110729017A; KR102237262B1; TW202018723A; DE102019118926A1; US11756647B2; US20220319631A1; CN110729017B; US20210118521A1; US11367507B2

Abstract

메모리 디바이스에 사용될 수 있는 로컬 중복 디코더 회로의 상이한 실시예들이 개시된다. 상이한 유형들의 로컬 중복 디코더 회로들은 메모리 어레이 내의 메모리 셀들의 열들(columns)에 동작 가능하게 접속된다.

Description

메모리 중복{MEMORY REDUNDANCY}

본 출원은 2018년 7월 16일자로 출원된 "메모리 리던던시(MEMORY REDUNDANCY)"라는 명칭의 미국 가출원 제62/698,640호를 우선권으로 주장하며, 그 전체 내용은 그 전문이 본원에 참조로 포함된다.

메모리 디바이스는 전형적으로 컴퓨팅 또는 통신 디바이스 내에 내부 저장 디바이스로서 제공된다. 일반적으로, 메모리 디바이스는, 데이터를 저장하기 위해 행과 열로 배열된 메모리 셀의 어레이, 및 외부 어드레스에 응답하여 메모리 셀의 어레이에 액세스하기 위해 메모리 셀의 어레이에 결합된 행 및 열 디코더 회로를 포함한다. 메모리 디바이스 내의 메모리 셀의 각각의 열은 외부 어드레스에 의해 지정된 메모리 셀로부터 데이터를 읽고, 메모리 셀에 데이터를 쓰기 위해 하나 이상의 비트 라인에 작동 가능하게 연결될 수 있다.

일부 경우에, 메모리 어레이 내의 메모리 셀은 고장나거나 결함을 가질 수 있다. 메모리 셀이 결함을 가질 가능성을 해결하기 위해, 메모리 어레이는 일반적으로 리던던트 메모리 셀의 하나 이상의 행 및 열을 포함하도록 설계된다. 리던던트 메모리 셀은 리던던트 열 회로 및 리던던트 행 회로에 작동 가능하게 연결된다. 메모리 셀이 고장나거나, 메모리 셀에 작동 가능하게 연결된 행 라인 또는 비트 라인이 고장난 경우, 결함 있는 컴포넌트를 포함하는 열 또는 행은 리던던트 메모리 셀의 열 또는 행으로 대체된다. 그러나, 리던던트 열 및/또는 행 회로의 일부 구현은 모든 열 또는 행 내의 리던던트 회로를 포함하며, 이는 메모리 디바이스에서 상당한 양의 면적을 소비할 수 있다. 추가적으로 또는 대안적으로, 리던던트 열 및/또는 행 회로는 메모리 디바이스의 누설을 증가시킬 수 있다.

본 개시는 첨부 도면 함께 다음의 상세한 설명에 의해서 가장 잘 이해할 수 있다. 여기서, 동일한 참조 번호는 유사한 엘리먼트를 나타낸다.
도 1은 일부 실시예에 따른 예시적인 메모리 디바이스의 블록도이다.
도 2는 일부 실시예에 따른 제1 로컬 리던던시 디코더 회로부를 도시한다.
도 3은 일부 실시예에 따른 대안적인 제2 로컬 리던던시 디코더 회로부를 도시한다.
도 4는 일부 실시예에 따른 제2 로컬 리던던시 디코더 회로부를 도시한다.
도 5는 일부 실시예에 따른 제3 로컬 리던던시 디코더 회로부를 도시한다.
도 6은 일부 실시예에 따른 제4 로컬 리던던시 디코더 회로부를 도시한다.
도 7은 일부 실시예에 따른 제5 로컬 리던던시 디코더 회로부를 도시한다.
도 8a는 일부 실시예에 따라 로컬 리던던시 디코더의 세트에 작동 가능하게 연결된 제1 예시적인 디코더 제어기의 블록도를 도시한다.
도 8b는 일부 실시예에 따라 로컬 리던던시 디코더의 세트에 작동 가능하게 연결된 제2 예시적인 디코더 제어기의 블록도를 도시한다.
도 9는 일부 실시예에 따른 제1 프리 디코더(pre-decoder) 회로를 도시한다.
도 10은 일부 실시예에 따른 제2 프리 디코더 회로를 도시한다.
도 11은 일부 실시예에 따라 본 개시의 양태가 실시될 수 있는 전자 디바이스의 블록도를 도시한다.
도 12는 일부 실시예에 따라 본 개시의 양태가 실시될 수 있는 예시적인 시스템을 도시한다.

아래의 개시는 본 개시의 다양한 피처를 구현하기 위한 많은 다양한 실시예 또는 예시를 제공한다. 본 개시를 간단히 하기 위해 컴포넌트 및 배치의 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 상의 또는 그 위의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명료함을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성 간의 관계를 그 자체로 나타내지 않는다.

또한, "밑에(beneath)," "아래에(below)," "하부의(lower)," "상에(above)," "상부의(upper)," "위에(on)," "순방향(forward)," "역방향(backward)" 등과 같이 공간적으로 상대적인 용어가, 도면에 도시된 하나의 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 이 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.

본 명세서에 설명된 실시예는 메모리 디바이스 내에서 사용하기 위한 다양한 로컬 리던던시 디코더(LRD: Local Redundancy Decoder) 회로를 제공한다. 다양한 유형의 LRD 회로가 메모리 디바이스 내의 메모리 셀의 열에 작동 가능하게 연결된다. LRD 회로는 다수의 LRD 회로의 세트로 그룹화된다. 예를 들어, 일 실시예에서, LRD 회로는 두 개의 LRD 회로를 포함하는 세트로 그룹화된다. 다른 실시예에서, LRD 회로는 네 개의 LRD 회로를 포함하는 세트로 그룹화된다.

하나의 세트 내의 하나의 LRD 회로로부터의 출력 신호("신호(HIT)")는 바로 인접하는 세트로 리플되고, 바로 인접하는 세트의 입력 신호로서 기능한다. 리플 신호는 디코딩 작업에서 인접 세트에 의해 사용된다. 따라서, 본 명세서에 설명된 실시예는 디코딩 작업을 수행하는 경우 인접 세트로부터의 데이터(출력 신호)를 사용하는 로컬 디코더 방식을 제공한다. 또한, 일부 실시예에서, 어느 열이 리페어(repair)될 지 나타내는 입력 신호의 비트 또는 비트들이 LRD 회로에 대한 입력으로 사용되는 반면, 입력 신호의 적어도 하나의 나머지 비트는 입력 신호로 사용된다. LRD 회로는 메모리 어레이 내의 결함 컴포넌트(예를 들어, 결함이 있는 메모리 셀)를 리페어 또는 보상하기 위한 많은 다양한 기술로 구현될 수 있다. 예시적인 기술은 열적 코딩, 이진 코딩 및 글로벌 라우팅을 포함하지만, 이에 한정되지 않는다.

본 실시예 및 다른 실시예가 도 1 내지 도 12를 참조하여 아래에서 논의된다. 그러나, 당업자는 이 도면에 대하여 본 명세서에 제공된 상세한 설명이 단지 설명을 위한 것이며, 한정하는 것으로 해석되어서는 안 된다는 것을 쉽게 이해할 것이다.

도 1은 일부 실시예에 따른 예시적인 메모리 디바이스의 블록도이다. 메모리 디바이스(100)는 임의의 적합한 메모리 디바이스일 수 있다. 예를 들어, 일 실시예에서, 메모리 디바이스(100)는 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 디바이스이다. 다른 비한정적인 예에서, 메모리 디바이스는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 디바이스이다.

메모리 디바이스(100)는 메모리 어레이(102), 메모리 어레이(102)에 작동 가능하게 연결된 행 회로부(104), 및 메모리 어레이(102)에 작동 가능하게 연결된 열 회로부(106)를 포함한다. 메모리 어레이(102)는 행(110) 및 열(112)로 배열된 메모리 셀(108)을 포함한다. 도시된 실시예에서, 열(114)은 리던던트 메모리 셀(108)의 열을 포함하는 리던던트 열이다.

행 회로부(104)는 드라이버 회로(116)를 포함하고, 각 드라이버 회로(116)는 하나 이상의 행 라인(행 라인(118)으로 표시됨)에 작동 가능하게 연결된다. 열 회로부(106)는, 읽기/쓰기(R/W: Read/Write) 회로(124)에 작동 가능하게 연결된 LRD 회로(122)로 각각 구성된 열 회로(120)를 포함한다. 각각의 R/W 회로(124)는 하나 이상의 비트 라인에 작동 가능하게 연결된다. 도시된 실시예에서, 각각의 R/W 회로(124)는 제1 비트 라인(126)(예를 들어, bl) 및 제2비트 라인(128)(예를 들어, blb)에 작동 가능하게 연결된다. 도시된 실시예에서, LRD 회로(122) 및 R/W 회로(124)는 리던던트 열(114)에 작동 가능하게 연결된 리던던트 열 회로(130)를 형성한다. 일부 경우에, LRD 회로(122)를 포함하는 리던던트 열 회로(130)는 다량의 면적을 소비하고, 및/또는 메모리 디바이스(100)의 누출을 증가시킬 수 있다.

메모리 셀에 결함이 있는 경우(예를 들어, 메모리 셀(132)), 열 회로부(106)는, 도 1의 화살표(134)로 도시된 바와 같이, 인접하는 열 회로(120)로 열의 시퀀스를 시프트할 수 있다. 시프트에 선행하는 열은 원래의 열 회로를 사용하여 그 열 내의 메모리 셀에 액세스한다(예를 들어, 화살표(136) 참조). 이러한 상황에서, 시프트되는 열(106) 내의 메모리 셀(108)에 액세스하는 데 LRD(122)가 사용된다.

처리 유닛(138)은 메모리 디바이스(100)에 작동 가능하게 연결될 수 있고, 메모리 디바이스(100)의 작업의 일부 또는 전부를 제어할 수 있다. 예를 들어, 처리 유닛(138)은 행 회로부(104), 열 회로부(106), 및/또는 LRD 회로(122)의 작업을 제어할 수 있다. 다른 실시예에서, 처리 유닛(138)은 메모리 디바이스 내에(메모리 디바이스(100)의 집적 회로 또는 칩 내에) 위치할 수 있다. 임의의 적합한 처리 유닛 또는 유닛들이 사용될 수 있다. 예시적인 처리 유닛은 마이크로 프로세서, 주문형 집적 회로, 및/또는 필드 프로그램 가능 게이트 어레이를 포함하지만 이에 한정되지는 않는다.

도 8a는 일부 실시예에 따라 로컬 리던던시 디코더 회로의 세트에 작동 가능하게 연결된 제1 예시적인 디코더 제어기의 블록도를 도시한다. 디코더 제어기(800)는 두 개의 LRD 회로(802, 806)에 대한 입력 신호를 생성 및 제공하지만, 다른 실시예는 이 구성에 한정되지 않는다. 다른 실시예에서, 디코더 제어기(800)는 하나 이상의 LRD 회로에 대한 입력 신호를 생성할 수 있다. 예시적인 디코더 제어기는 마이크로 프로세서, 주문형 집적 회로 및/또는 필드 프로그램 가능 게이트 어레이를 포함하지만 이에 한정되지는 않는다.

LRD 회로(802)는 열(804) 내에 있고, LRD 회로(806)는 열(808) 내에 있다. LRD 회로(802, 806)는 세트(810)를 형성한다. 이하에서 더 상세하게 설명될 바와 같이, 바로 인접하는 세트로부터의 하나 이상의 출력 신호는 세트(810)에서 입력 신호로 사용된다.

디코더 제어기(800)는 입력 신호(812)에 기초하여 입력 신호(IN0 내지 INm, IN0 내지 INn)를 생성한다. 입력 신호(812)는 어느 열이 리페어(repair)될 것인지를 식별하는 N비트 입력 신호(N은 1 이상임)를 포함한다. 각 변수(m, n)는 0 이상의 숫자이다. 따라서, 일부 실시예에서, LRD 회로(802, 806)는 하나의 입력 신호(예를 들어, n=0) 또는 다수의 입력 신호를 갖는다. 일 실시예에서, 입력 신호는 열적 코드 입력 신호 또는 이진 코드 입력 신호이다.

도 8b는 일부 실시예에 따라 로컬 리던던시 디코더 회로의 세트에 작동 가능하게 연결된 제2 예시적인 디코더 제어기의 블록도를 도시한다. 도시된 디코더 제어기(814)는 네 개의 LRD 회로(816, 820, 824, 828)에 대한 입력 신호를 생성 및 제공한다. 다른 실시예에서, 디코더 제어기(814)는 하나 이상의 LRD 회로에 대한 입력 신호를 생성할 수 있다.

LRD 회로(816)는 열(818)에 위치하고, LRD 회로(820)는 열(822)에 위치하고, LRD 회로(824)는 열(826)에 위치하고, LRD 회로(828)는 열(830)에 위치한다. LRD 회로(816, 820, 824, 828)는 세트(832)를 형성한다. 입력 신호(IN0 내지 INm, IN0 내지 INn, IN0 내지 INo, IN0 내지 INp)는 입력 신호(812)에 기초하여 생성된다. 각 변수(m, n, o, p)는 0 이상의 숫자이다. 따라서, 일부 실시예에서, LRD 회로(816, 820, 824, 828)는 하나의 입력 신호(예를 들어, n=0) 또는 다수의 입력 신호를 갖는다.

입력 신호(IN0 내지 INm, IN0 내지 INn)는 열적 코드 입력 신호 또는 이진 코드 입력 신호일 수 있다. 열적 코드의 입력 신호는 신호의 하나 이상의 그룹을 기반으로 할 수 있으며, 이러한 그룹은 그룹(A), 그룹(B), 그룹(C), 등으로 알려져 있다. 입력 신호(IN0 내지 INm, IN0 내지 INn, IN0 내지 INo, IN0 내지 INp)는 모두 하나의 그룹(예를 들어, 그룹(A))과 연관될 수 있거나, 입력 신호는 다른 그룹(예를 들어, 그룹(A) 및 그룹(B))으로부터의 신호의 조합일 수 있다. 일부 실시예에서, 어느 그룹 또는 그룹들이 사용되는지는 LRD 회로의 구조(예를 들어, 어떤 컴포넌트가 LRD 회로에 사용되는지)에 영향을 줄 수 있다.

도 2는 일부 실시예에 따른 제1 로컬 리던던시 디코더 회로부를 도시한다. 제1 로컬 리던던시 디코더 회로부(200)는 열적 코드 로컬 리던던시 디코더 회로부로서 구현된다. 입력 신호(TC1 내지 TC10)는 디코더 제어기(예를 들어, 도 8a의 디코더 제어기(800))에 의해 생성된 열적 코드 입력 신호를 나타낸다. 제1 로컬 리던던시 디코더 회로부(200)는 열적 코드 내의 하나 이상의 그룹(예를 들어, 그룹(A) 또는 그룹(A)와 그룹(B)의 조합)과 연관된 열적 코드 입력 신호(TC1 내지 TC10)로 구현될 수 있다. 어느 그룹 또는 그룹들이 사용될 것인지는 메모리 어레이의 작업 및 디코더 제어기로의 입력 신호(예를 들어, 1 비트 입력 신호, 2비트 입력 신호, 3비트 입력 신호)에 의해 결정된다는 것을 당업자는 인식할 것이다.

각각의 제1 로컬 리던던시 디코더 회로부(200)는 제1 LRD 회로(202) 및 제2 LRD 회로(204)를 포함한다. 제1 및 제2 LRD 회로(202, 204)의 각 쌍은 세트(205, 207, 209)를 형성하고, 하나 이상의 LRD 회로 출력 신호("신호(HIT)")는 하나의 바로 인접하는 세트만큼만 순방향 및/또는 역방향 리플된다. 신호(HIT)는 열이 리페어될 것인지 여부를 나타낸다. 비한정적인 실시예에서, 열은, 신호(HIT)가 1 일 때 '리페어'로 식별되고, 신호(HIT)가 0일 때 '비리페어'로 식별된다.

도시된 실시예에서, 제1 LRD 회로(202)는 교호 열(206, 210, 214)(예를 들어, 두 개의 열마다 하나의 열)에 위치하고, 제2 LRD 회로(204)는 교호 열(208, 212, 216)에 위치한다. 예를 들어, 제1 LRD 회로(202)는 열(0), 열(2), 및 열(4)(짝수 열)에 포함될 수 있고, 제2 LRD 회로(204)는 열(1), 열(3), 및 열(5)(홀수 열)에 포함될 수 있다. 단지 여섯 개의 열만이 도시되어 있지만, 다른 실시예는 임의의 개수의 열을 포함할 수 있다.

각각의 제1 LRD 회로(202)는 두 개의 OR 회로 및 하나의 NAND 회로를 포함하는 조합 논리 회로이다. 도시된 실시예에서, OR-NAND 회로 구조는, 전압 공급원(예를 들어, VDD) 및 기준 전압(예를 들어, 접지) 사이에 작동 가능하게 직렬로 연결된 제1 트랜지스터(218), 제2 트랜지스터(220), 제3 트랜지스터(222), 제4 트랜지스터(224), 제5 트랜지스터(226), 및 제6 트랜지스터(228), 노드(230)(제1 및 제2 트랜지스터(218, 220) 사이)와 노드(232)(제3 및 제4 트랜지스터(222, 224) 사이) 사이에 작동 가능하게 연결된 제7 트랜지스터(229), 전압 공급원과 노드(232) 사이에 작동 가능하게 연결된 제8 트랜지스터(234), 노드(238)(제 4 및 제5 트랜지스터(224, 226) 사이)와 기준 전압 사이에 작동 가능하게 연결된 제9 트랜지스터(236), 및 노드(242)(제 5 및 제6 트랜지스터(226, 228) 사이)와 기준 전압 사이에 작동 가능하게 연결된 제10 트랜지스터(240)를 포함한다. 두 개의 인버터(244, 246)는 노드(232)와 출력 사이에 직렬로 연결된다. 도 2의 실시예에 도시된 바와 같이, 제1, 제2, 제3, 제7 및 제8 트랜지스터(218, 220, 222, 229, 234)는 PMOS 트랜지스터이고, 제4, 제5, 제6, 제9 및 제10 트랜지스터(224, 226, 228, 236, 240)는 NMOS 트랜지스터이나, 다른 실시예가 본 구현으로 한정되는 것은 아니다.

제2 LRD 회로(204)는 또한 NOR 회로(250)의 제1 입력에 작동 가능하게 연결된 AND 회로(248)의 출력 및 NOR 회로(250)의 출력에 작동 가능하게 연결된 인버터(252)를 포함하는 조합 논리 회로이다.

도 2에 도시된 바와 같이, 세트의 출력 신호("신호(HIT)")는 바로 인접하는 세트로 리플되고, 바로 인접하는 세트에서 입력 신호로서 기능할 수 있다. 이러한 방식으로, 바로 인접하는 세트로부터의 출력 신호는 디코딩 작업에 사용된다. 어느 열이 리페어로 식별되는지에 기초하여, 리플될 출력 신호를 갖는 LRD 회로(202, 204)가 결정된다.

예를 들어, 열(210)이 리페어될 때, 열(212) 내의 AND 회로(248)의 입력(IN)은 1이고, 열(214)의 출력 신호(HIT<1>)는 열(212) 내의 LRD 회로(204) 내의 AND 회로(248)의 입력(NEXT_HIT)으로 리플(리플은 화살표(258)로 표시됨)될 것이다. 용어 "NEXT_HIT"는, 입력 신호가 후속 LRD 회로(예를 들어, 우측 또는 상위 번호의 열 내의 LRD 회로)로부터의 출력 신호임을 나타내는 데 사용된다. 유사하게, 도 2에는 도시되지 않았지만, 열(218) 내의 LRD 회로(202)로부터의 출력 신호는 열(216) 내의 AND 회로(248)의 입력(NEXT_HIT)으로 리플될 것이고, 열(222) 내의 LRD 회로(202)로부터의 출력 신호는 열(220) 내의 AND 회로(248)의 입력(NEXT_HIT)으로 리플될 것이고, 열(210)의 후속하는 열(생략 부호(260)로 표시된 후속하는 열)에서 계속될 것이다.

도 2에 도시된 실시예에서, LRD 회로(202, 204)로부터의 출력 신호는 순방향으로도 리플되지만, 이 리플은 세트(205, 207, 209) 내에 위치한다. LRD 회로(202)로부터의 출력 신호는 동일한 세트 내의 LRD 회로(204)로 리플되고, NOR 회로(250)에 대한 입력 신호로서 기능한다. 따라서, LRD 회로(202)로부터의 출력 신호는 디코딩 작업에서 LRD 회로(204)에 의해 사용된다. 예를 들어, 열(210)이 리페어될 때, 열(210)의 출력 신호(HIT<1>)는 열(212) 내의 LRD 회로(204) 내의 NOR 회로(250)의 입력(PRE_HIT)으로 리플(화살표(256)으로 표시되는 리플)될 것이다. 용어 "PRE_HIT"는 입력 신호가 선행 LRD 회로(예를 들어, 좌측 또는 하위 번호의 열 내의 LRD 회로)로부터의 출력 신호임을 나타내는 데 사용된다. 유사하게, 도 2에는 도시되지 않았지만, 열(214) 내의 LRD 회로(202)로부터의 출력 신호는 열(216) 내의 NOR 회로(250)의 입력(PRE_HIT)으로 리플되고, 열(218) 내의 LRD 회로(202)로부터의 출력 신호는 열(220) 내의 NOR 회로(250)의 입력(PRE_HIT)으로 리플되고, 이는 열(210)에 후속하는 열에서 계속될 것이다.

도 3은 일부 실시예에 따른 대안적인 제1 로컬 리던던시 디코더 회로부를 도시한다. 메모리 어레이 내의 총 열의 개수가 홀수(N)인 경우, 마지막 열(N)에는 LRD 회로가 포함되지 않는다. 예를 들어, 도 3에 도시된 바와 같이, 제2 LRD 회로(204)는 열(310)에서 구현되지 않는다.

도 2 및 도 3의 다른 유형의 LRD 회로는 다른 개수의 컴포넌트 및/또는 다른 유형의 컴포넌트를 포함한다. 예를 들어, 제1 LRD 회로(202)는 열네 개의 컴포넌트(예를 들어, 트랜지스터)를 포함하고, 제2 LRD 회로(204)는 AND 회로, NOR 회로, 및 인버터(또는 여덟 개의 트랜지스터)를 포함한다.

도 4는 일부 실시예에 따른 제2 로컬 리던던시 디코더 회로부를 도시한다. 각각의 제2 로컬 리던던시 디코더 회로부(400)는 제1 LRD 회로(402) 및 제2 LRD 회로(404)를 포함한다. 제1 및 제2 LRD 회로(402, 404)의 각각의 쌍은 세트(405, 407, 409)를 형성하고, 하나 이상의 출력 신호는 바로 인접하는 세트에 순방향 및/또는 역방향 리플된다. 도시된 실시예에서, 제2 로컬 리던던시 디코더 회로부(400)는 이진 코드 로컬 리던던시 디코더 회로부로서 구현된다. 이와 같이, 입력 신호(B1 내지 B6)는 디코더 제어기(예를 들어, 도 8a의 디코더 제어기(800))에 의해 생성된 이진 코드 입력 신호를 나타낸다.

도시된 실시예에서, 제1 LRD 회로(402)는 교호 열(406, 410, 414)(예를 들어, 두 개의 열마다 하나의 열)에 위치하고, 제2 LRD 회로(404)는 교호 열(408, 412, 416)에 위치한다. 예를 들어, 제1 LRD 회로(402)는 열(0), 열(2) 및 열(4)(짝수 열)에 포함될 수 있고, 제2 LRD 회로(404)는 열(1), 열(3), 및 열(5)(홀수 열)에 포함될 수 있다. 단지 여섯 개의 열만이 도시되어 있지만, 다른 실시예는 임의의 개수의 열을 포함할 수 있다.

제1 LRD 회로(402)는 제1 NOR 회로(422)에 입력되는 두 개의 NAND 회로(418, 420)의 출력을 포함하는 조합 논리 회로이다. 제1 NOR 회로(422)의 출력은 제2 NOR 회로(424)의 제1 입력에 입력된다. 신호(PRE-HIT)는 제2 NOR 회로(424)의 제2 입력에 입력된다. 제2 NOR 회로(424)의 출력은 인버터(426)로의 입력이다.

제2 LRD 회로(404)는, NOR 회로(430)의 제1 입력에 작동 가능하게 연결된 AND 회로(428)의 출력을 포함한다. 인버터(432)는 NOR 회로(430)의 출력에 작동 가능하게 연결된다. NOR 회로(430)에 대한 제2 입력은 선행 세트로부터 리플된 출력 신호(PRE-HIT)이다.

도 4에 도시된 바와 같이, 세트 내의 제1 출력 신호(HIT1)는 바로 인접하는 세트로 역방향 리플되고, 바로 인접하는 세트의 입력 신호로서 기능할 수 있다. 이러한 방식으로, 바로 인접한 세트로부터의 출력 신호는 디코딩 작업에 사용된다. 또한, 세트 내의 제2 출력 신호는 LRD 회로(402)로부터 LRD 회로(404)로 순방향 리플될 수 있다. 어느 열이 리페어로 식별되는지에 기초하여, 리플될 출력 신호를 갖는 LRD 회로(402, 404)가 결정된다.

예를 들어, 열(410)이 리페어될 열로 식별될 때, 열(412) 내의 AND 회로(428)의 입력 신호(IN)는 1이고, 열(410) 내의 제1 LRD 회로(402)의 출력 신호(HIT1)는 순방향 리플되어(화살표 434로 표시된 리플), 열(412) 내의 제2 LRD 회로(404) 내의 NOR 회로(430)에 대한 입력 신호(PRE-HIT)로서 기능한다. 또한, 열(414) 내의 제1 LRD 회로(402)의 출력 신호(HIT1)는 역방향 리플되고(화살표(436)로 표시되는 리플), 열(412) 내의 제2 LRD 회로(404) 내의 AND 회로(428)에 대한 입력 신호(NEXT_HIT)로서 기능한다. 따라서, 출력 신호(HIT1)는 세트 내에서(예를 들어, 세트(407) 내에서) 순방향 리플되고, 출력 신호(HIT1)는 하나의 인접한 세트만큼만(예를 들어, 세트(409)로부터 세트(407)로) 역방향 리플된다.

또한, 열(410)이 리페어될 열인 경우, 열(414) 내의 LRD 회로(402)로부터의 출력 신호(HIT1)는 열(416) 내의 NOR 회로(430)의 입력(PRE_HIT)으로 리플(미도시)되고, 열(418) 내의 LRD 회로(402)로부터의 출력 신호는 열(220) 내의 NOR 회로(430)의 입력(PRE_HIT)으로 리플(미도시)되고, 열(410)에 후속하는 열(생략 부호(260)으로 표시된 후속하는 열)에서 계속될 것이다. 유사하게, 도 4에는 도시되지 않았지만, 열(418) 내의 LRD 회로(402)로부터의 출력 신호(HIT1)는 열(416) 내의 AND 회로(428)의 입력(NEXT_HIT)으로 역방향 리플되고, 열(422) 내의 LRD 회로(402)로부터의 출력 신호(HIT1)는 열(420)의 AND 회로(428)의 입력(NEXT_HIT)으로 리플되고, 열(410)에 후속하는 열에서 계속될 것이다.

도 4의 다른 유형의 LRD 회로는 다른 개수의 컴포넌트 및/또는 다른 유형의 컴포넌트를 포함한다. 예를 들어, 제1 LRD 회로(402)는 두 개의 NAND 회로, 두 개의 NOR 회로 및 인버터를 포함하고, 제2 LRD 회로(404)는 AND 회로, NOR 회로 및 인버터를 포함한다.

일부 실시예에서, 코드 방식은 다른 코드 방식으로 변환된다. 비한정적인 예에서, 3-8 열적 코드 방식은 2-4 열적 코드 방식으로 변환된다. 코드 방식이 더 높은 신호 코드 방식(예를 들어, 3-8)에서 더 낮은 신호 코드 방식(예를 들어, 2-4)으로 변환될 때, 메모리 디바이스는 더 적은 라우팅 라인을 포함할 수 있다. 추가적으로 또는 대안적으로, LRD 회로는 코드 방식이 더 높은 신호 코드 방식(예를 들어, 3-8)에서 더 낮은 신호 코드 방식(예를 들어, 2-4)으로 변환될 때 덜 복잡할 수 있다.

일 실시예에서, 입력 신호(예를 들어, 도 8a 및 도 8b의 입력 신호(812)) 내의 비트의 일부는 LRD 회로의 입력 신호로 사용되고, 나머지 비트(들)는 이진 코드를 변환하거나, 열적 코드 방식을 다른 방식으로 변환하는 데 사용된다. 예를 들어, 3비트 입력 신호의 경우, 최하위 비트는 LRD 회로의 입력 신호로 사용될 수 있고, 나머지 두 개의 비트는 3-8 열적 코드 방식을 2-4 열적 코드 방식으로 변환하는 데 사용된다. 일부 실시예에서, 입력 신호의 비트를 LRD 회로의 입력 신호로 전이하는 것 및 방식을 변환하는 것은 프리 디코더(pre-decoder) 회로로 수행된다.

도 9는 일부 실시예에 따른 제1 프리 디코더 회로를 도시한다. 프리 디코더 회로(900)는 3-8 코드 방식을 2-4 코드 방식으로 변환하도록 구성된다. 프리 디코더 회로(900)의 작업은 3비트 열적 코드 입력 신호와 관련하여 설명된다. 프리 디코더 회로(900)는 제1 인버터(902) 및 변환기 회로(904)를 포함한다. 3비트 입력 신호의 최하위 비트가 인버터(902)에 입력되어 출력 신호(A_A1)를 생성한다. 도 5와 관련하여 더 상세히 설명될 바와 같이, 출력 신호(A_A1)는 LRD 회로에서 입력 신호(A_A1)로 사용된다.

3비트 입력 신호의 나머지 2비트는 변환기 회로(904)에 입력되어 출력 신호(A0, A1, A2, A3)를 생성한다. 3비트 입력 신호의 나머지 2비트는 3-8 열적 코드 방식을 출력 신호(A0, A1, A2, A3)를 포함하는 2-4 열적 코드 방식으로 변환하는 데 사용된다. 일 실시예에서, 프리 디코더 회로(900)는 디코더 제어기(예를 들어, 도 8a의 디코더 제어기(800)) 내에서 구현된다. 다른 실시예에서, 프리 디코더 회로(900)는 이진 코드와 함께 사용되며, 출력 신호(A0, A1, A2, A3)는 3-8 이진 코드 방식을 2-4 이진 코드 방식으로 변환한다.

도 10은 일부 실시예에 따른 제2 프리 디코더 회로를 도시한다. 프리 디코더 회로(1000)는 3-8 코드 방식을 1-2 코드 방식으로 변환하도록 구성된다. 프리 디코더 회로(1000)의 작업은 3비트 열적 코드 입력 신호와 관련하여 설명된다. 프리 디코더 회로는 제1 인버터(1002), 제2 인버터(1004), 및 변환기 회로(1006)를 포함한다. 3비트 입력 신호의 첫번째 최하위 비트는 인버터(1002)에 입력되어 출력 신호(A_A_A1)를 생성한다. 3비트 입력 신호의 두번째 최하위 비트는 인버터(1004)에 입력되고 출력 신호(A_A1)을 생성한다. 아래에서 도 6과 관련하여 더 상세히 설명될 바와 같이, 출력 신호(A_A1, A_A_A1)는 몇몇 LRD 회로에서 입력 신호(A_A1, A_A_A1)로 사용된다.

3비트 입력 신호의 나머지 비트는 변환기 회로(1006)에 입력되어 출력 신호(A0)를 생성한다. 3비트 입력 신호의 나머지 비트는 3-8 열적 코드 방식을 출력 신호(A0)를 포함하는 1-2 열적 코드 방식으로 변환하는 데 사용된다. 일 실시예에서, 프리 디코더 회로(1000)는 디코더 제어기(예를 들어, 도 8b의 디코더 제어기(814)) 내에서 구현된다. 다른 실시예에서, 프리 디코더 회로(1000)는 이진 코드와 함께 사용되며, 출력 신호(A0, A1, A2, 및 A3)는 3-8 이진 코드 방식을 3-6 이진 코드 방식으로 변환한다.

도 5는 일부 실시예에 따른 제3 로컬 리던던시 디코더 회로부를 도시한다. 도 5의 실시예는 열적 코딩을 사용하고, 3-8 열적 코드 방식이 2-4 열적 코드 방식으로 변환되는 경우의 LRD 회로 및 입력 신호를 나타낸다. 또한, 출력 신호 중 하나가 LRD 회로에서 입력 신호로 사용된다. 도시된 실시예에서, 열적 코드 방식은 3-8 열적 코드 방식에서 2-4 열적 코드 방식으로 변환된다.

입력 신호(TC1 내지 TC10)는 디코더 제어기(예를 들어, 도 8a의 디코더 제어기(800))에 의해 생성된 열적 코드 입력 신호를 나타낸다. 로컬 리던던시 디코더 회로부(500)는 열적 코드 내의 하나 이상의 그룹(예를 들어, 그룹(A) 또는 그룹(A)와 그룹(B)의 조합)과 연관된 입력 신호(TC1 내지 TC10)로 구현될 수 있다. 어느 그룹 또는 그룹들이 사용될 것인지는 메모리 어레이의 작업 및 디코더 제어기로의 입력 신호(예를 들어, 1 비트 입력 신호, 2비트 입력 신호, 3비트 입력 신호)에 의해 결정된다는 것을 당업자는 알 것이다.

제3 로컬 리던던시 디코더 회로부(500)는 열(504) 내의 제1 LRD 회로(502) 및 열(508) 내의 제2 LRD 회로(506)를 포함한다. 제1 및 제2 LRD 회로(502, 506)는 세트(510)를 형성한다. 하나의 완전한 세트(510)만이 도 5에 도시되어 있지만, 실시예는 (생략 부호(260)으로 표시되는) 임의의 개수의 세트를 포함할 수 있다. 예를 들어, 제1 및 제2 LRD 회로(502, 506)의 두번째 세트(509)(세트(509) 내의 제2 LRD 회로(506)만이 도 5에 도시됨)는 세트(510)에 바로 인접할 수 있다. 세트의 LRD 회로(502, 506)의 하나 이상의 출력 신호는 하나의 바로 인접하는 세트만큼만 순방향 및/또는 역방향 리플되며, 바로 인접하는 세트의 입력 신호로서 기능한다.

일부 실시예에서, 제1 LRD 회로(502)는 교호 열(예를 들어, 두 개의 열마다 하나의 열)에 위치하고, 제2 LRD 회로(506)는 교호 열에 위치할 수 있다. 예를 들어, 제1 LRD 회로(502)는 열(0), 열(2), 및 열(4)(짝수 열)에 포함될 수 있고, 제2 LRD 회로(506)는 열(1), 열(3), 및 열(5)(홀수 열)에 포함될 수 있다. 단지 세 개의 열만이 도 5에 도시되어 있지만, 다른 실시예는 임의의 개수의 열을 포함할 수 있다.

제1 LRD 회로(502)는 전압 공급원(예를 들어, VDD) 및 기준 전압(예를 들어, 접지) 사이에 작동 가능하게 직렬로 연결된 제1 트랜지스터(518), 제2 트랜지스터(520), 제3 트랜지스터(522), 제4 트랜지스터(524), 제5 트랜지스터(526), 및 제6 트랜지스터(528), 노드(530)(제1 및 제2 트랜지스터(518, 520) 사이)와 노드(532)(제3 및 제4 트랜지스터(522, 524) 사이) 사이에 작동 가능하게 연결된 제7 트랜지스터(529), 전압 공급원과 노드(532) 사이에 작동 가능하게 연결된 제8 트랜지스터(534), 노드(538)(제 4 및 제5 트랜지스터(524, 226) 사이)와 기준 전압 사이에 작동 가능하게 연결된 제9 트랜지스터(536), 및 노드(542)(제 5 및 제6 트랜지스터(526, 528) 사이)와 기준 전압 사이에 작동 가능하게 연결된 제10 트랜지스터(540)를 포함하는 조합 논리 회로이다. 노드(532)에서의 신호(THO)는 NAND 회로(544)에 대한 제1 입력이다. 신호(THO)는 LRD 회로(502, 506) 모두에 위치하는 공통 신호(동일한 신호)를 나타낸다. NAND 회로(544)에 대한 제2 입력은 OR 회로(546)의 출력이다. OR 회로(546)에 대한 제1 입력은 신호(PRE-HIT)이고, OR 회로(546)에 대한 제2 입력은 신호(A_A1)이다. 전술한 바와 같이, 신호(A_A1)는 (도 9의 프리 디코더 회로(900)에 입력되는) 원래의 3비트 입력 신호의 최하위 비트의 반전된 신호이다.

인버터(548)는 NAND 회로(544)의 출력에 작동 가능하게 연결된다. 도 5의실시예에 도시된 바와 같이, 제1, 제2, 제3, 제7 및 제8 트랜지스터(518, 520, 522, 529, 534)는 PMOS 트랜지스터이고, 제4, 제5, 제6, 제9 및 제10 트랜지스터(524, 526, 528, 536, 540)는 NMOS 트랜지스터이나, 다른 실시예가 이 구성에 한정되는 것은 아니다.

제2 LRD 회로(506)는 직렬로 작동 가능하게 연결된 두 개의 인버터(550, 552)를 포함하는 조합 논리 회로이다. 도 5에 도시된 바와 같이, 세트의 출력 신호는 바로 인접하는 세트로 순방향 리플될 수 있다. 예를 들어, 열(504)이 리페어될 열로 식별될 때, 세트(509) 내의 제2 LRD 회로(506)의 출력 신호(HIT1)는 순방향 리플(화살표(554)로 표시된 리플)되고, 세트(510)의 열(504)내의 제1 LRD 회로(502) 내의 OR 회로(546)에 대한 입력 신호(PRE-HIT1)로서 기능할 수 있다.

열(504)에 후속하는 열 내의 제2 LRD 회로(506)의 출력 신호(HIT1)는 또한 상응하는 바로 인접하는 세트로 리플된다. 예를 들어, 후속 세트(512)(도 5에 미도시) 내의 제2 LRD 회로(506)의 출력 신호(HIT1)는 순방향 리플되고, 후속 세트(514)(도 5에 미도시) 내의 제1 LRD 회로(502) 내의 OR 회로(546)에 대한 입력 신호(PRE-HIT1)로서 기능한다(도 5에는 미도시).

도 5의 다른 유형의 LRD 회로는 다른 개수의 컴포넌트 및/또는 다른 유형의 컴포넌트를 포함한다. 예를 들어, 제1 LRD 회로(502)는 다수의 PMOS 및 NMOS 트랜지스터, OR 회로, NAND 회로, 및 인버터(예를 들어, 열여덟 개의 트랜지스터)를 포함하고, 제2 LRD 회로(506)는 두 개의 인버터(예를 들어, 네 개의 트랜지스터)를 포함한다.

도 6은 일부 실시예에 따른 제4 로컬 리던던시 디코더 회로부를 도시한다. 도 6의 실시예는 열적 코딩을 사용하고 3-8 열적 코드 방식이 1-2 열적 코드 방식으로 변환되는 경우의 LRD 회로 및 입력 신호를 나타낸다. 원래의 3비트 입력 신호의 첫번째 최하위 비트(LSB: Least Significant Bit)(예를 들어, A_A_A1) 및 두번째 LSB(예를 들어, A_A1)는 로컬 리던던시 디코더 회로부의 입력으로 사용된다(예를 들어, 도 10 참조).

제4 로컬 리던던시 디코더 회로부(600)는 열(604) 내의 제1 LRD 회로(602), 열(608) 내의 제2 LRD 회로(606), 열(612) 내의 제3 LRD 회로(610), 및 열(616) 내의 제4 LRD 회로(614)를 포함한다. 제1, 제2, 제3, 및 제4 LRD 회로(602, 606, 610, 612)는 세트(618)를 형성한다. 하나의 세트만이 도시되어 있지만, 실시예는 (생략 부호(260)으로 표시되는) 임의의 개수의 세트를 포함할 수 있다. LRD 디코더로부터의 하나 이상의 출력 신호는 하나의 바로 인접하는 세트만큼만 순방향 및/또는 역방향 리플되며, 바로 인접하는 세트의 입력 신호로서 기능한다.

일부 실시예에서, 제1, 제2, 제3 및 제4 LRD 회로(602, 606, 610, 614)는 4 번째 열마다 위치할 수 있다. 예를 들어, 제1 LRD 회로(602)는 열(0), 열(4), 및 열(8)에 포함될 수 있고, 제2 LRD 회로(606)는 열(1), 열(5), 및 열(9)에 포함될 수 있고, 제3 LRD 회로(610)는 열(2), 열(6), 및 열(10)에 포함될 수 있고, 제4 LRD 회로(614)는 열(3), 열(7), 및 열(11)에 포함될 수 있다. 단지 네 개의 열만이 도 6에 도시되어 있지만, 다른 실시예는 임의의 개수의 열을 포함할 수 있다.

제1 LRD 회로(602)는 NAND 회로(624)의 제1 입력에 작동 가능하게 연결된 OR 회로(622)의 출력을 포함한다. OR 회로(622)에 대한 제1 입력 신호는 신호(PRE-HIT)이고, OR 회로(622)에 대한 제2 입력은 신호(A_A_A1)이다. 인버터(626)는 NAND 회로(624)의 출력에 작동 가능하게 연결된다. 전술한 바와 같이, 신호(A_A_A1)는 원래 입력 신호의 첫번째 LSB의 반전 신호이다(예를 들어, 도 10 참조).

제2 LRD 회로(606)의 컴포넌트는 도 5의 제1 LRD 회로(502)의 컴포넌트와 동일하다. 그러나, 제2 LRD 회로(606)의 신호 중 일부는 제1 LRD 회로(502)의 신호와 다르다. 신호(PRE-HIT)는 OR 회로(546)의 제1 입력에 입력되고, 신호(A_A1)는 OR 회로(546)의 제2 입력에 입력된다. 도시된 실시예에서, 신호(A_A1)는 원래의 3비트 입력 신호의 두번째 LSB의 반전된 신호이다(예를 들어, 도 10 참조).

제3 LRD 회로(610)의 컴포넌트는 제1 LRD 회로(602)의 컴포넌트와 동일하다. 제4 LRD 회로(614)의 컴포넌트는 도 5의 제2 LRD 회로(506)의 컴포넌트와 동일하다.

도 6에 도시된 바와 같이, 세트의 출력 신호는 바로 인접하는 세트로 순방향 리플되고, 바로 인접하는 세트의 입력 신호로 기능할 수 있다. 예를 들어, 바로 인접하는 세트(600의 위에 도시되지 않은 완전한 세트) 내의 제4 LRD 회로(614)의 출력 신호(HIT4)는, 제1 LRD 회로(602) 내의 OR 회로(622)에 대한 입력 신호(PRE-HIT)로서, 제2 LRD 회로(606) 내의 OR 회로(546)에 대한 입력 신호(PRE-HIT)로서, 그리고 제3 LRD 회로(610) 내의 OR 회로(622)에 대한 입력 신호(PRE-HIT)로서 순방향 리플(화살표(628)로 표시된 리플)될 수 있다. 또한, 제2 LRD 회로(606) 내의 OR 회로(546)에 입력되는 신호(A_A1)는 열적 코딩 신호들의 그룹(예를 들면, A 그룹)의 3-입력의 반전된 첫번째 LSB 비트이다. 제1 및 제3 LRD 회로(602, 610) 내의 OR 회로(622)에 입력되는 신호(A_A_A1)는 원래의 3비트 입력 신호의 반전된 첫번째 LSB 비트이다.

도 6의 다른 유형의 LRD 회로는 다른 개수의 컴포넌트 및/또는 다른 유형의 컴포넌트를 포함한다. 예를 들어, 제1 LRD 회로(02)는 OR 회로, NAND 회로, 및 인버터(예를 들어, 여덟 개의 트랜지스터)를 포함하고, 제2 LRD 회로(606)는 다수의 PMOS 및 NMOS 트랜지스터, OR 회로, NAND 회로, 및 인버터(예를 들어, 열여덟 개의 트랜지스터)를 포함하고, 제4 LRD 회로(614)는 두 개의 인버터(예를 들어, 네 개의 트랜지스터)를 포함한다.

도 7은 일부 실시예에 따른 제5 로컬 리던던시 디코더 회로부를 도시한다. 도 7의 실시예는 이진 코딩 신호를 사용하고, 이진 코드 방식은 2-4 이진 코드 방식에서 1-2 이진 코드 방식으로 변환된다. 예를 들어, 원래의 2비트 입력 신호의 첫번째 LSB는 (예를 들어, 도 9의 프리 디코더 회로(900)를 사용하여) 로컬 리던던시 디코더 회로부에서 입력 신호로 사용된다.

제2 LRD 회로(704)는 열(700) 내에 포함되고, 제1 LRD 회로(702)는 열(706) 내에 포함되고, 제2 LRD 회로(704)는 열(708) 내에 포함된다. 열(700) 내의 제2 LRD 회로(704)는 제1 세트(710)의 일부이고, 열(706, 708) 내의 제1 및 제2 LRD 회로(702, 704)는 각각 제2 세트(712)를 형성한다. 하나 이상의 출력 신호는 하나의 바로 인접하는 세트만큼만 순방향 및/또는 역방향 리플되며, 바로 인접하는 세트의 입력 신호로서 기능한다.

제1 LRD 회로(702)의 컴포넌트는 도 6의 제1 LRD 회로(602)의 컴포넌트와 동일하다. 제2 LRD 회로(704)의 컴포넌트는 도 4의 제1 LRD 회로(402)의 컴포넌트와 동일하다. 그러나, 제1 LRD 회로(702)의 신호 중 일부는 제1 LRD 회로(602)의 신호와 다르다. 입력 신호(PRE-HIT)는 OR 회로(622)의 제1 입력에 입력되고, 신호(A_A1)는 OR 회로(622)의 제2 입력에 입력된다. 전술한 바와 같이, 신호(A_A1)는 원래의 2비트 입력 신호의 최하위 비트의 반전된 신호이다(예를 들어, 도 9 참조).

도 7에 도시된 바와 같이, 열(706)이 리페어로 식별될 때, 세트(710) 내의 제2 LRD 회로(704)의 출력 신호(HIT2)는 바로 인접하는 세트(712)의 열(706) 내의 제1 LRD 회로(702)의 입력 신호(PRE-HIT)로서 순방향 리플(화살표(714)로 표시되는 리플)될 수 있다.

도 7의 다른 유형의 LRD 회로는 다른 개수의 컴포넌트 및/또는 다른 유형의 컴포넌트를 포함한다. 예를 들어, 제1 LRD 회로(02)는 두 개의 NAND 회로, 두 개의 NOR 회로, 및 인버터를 포함하고, 제2 LRD 회로(704)는 OR 회로, NAND 회로, 및 인버터를 포함한다.

도 11은 일부 실시예에 따라 본 개시의 양태가 실시될 수 있는 전자 디바이스의 블록도를 도시한다. 기본 구성에서, 전자 디바이스(1100)는 적어도 하나의 처리 유닛(1102) 및 적어도 하나의 메모리(1104)를 포함할 수 있다. 임의의 적합한 처리 유닛 또는 유닛들이 사용될 수 있다. 예시적인 처리 유닛은 마이크로 프로세서, 주문형 집적 회로 및/또는 필드 프로그램 가능 게이트 어레이를 포함하지만 이에 한정되지는 않는다.

전자 디바이스의 구성 및 유형에 따라, 메모리(1104)는 휘발성 저장 디바이스(예를 들어, 랜덤 액세스 메모리), 비휘발성 저장 디바이스(예를 들어, 읽기 전용 메모리), 플래시 메모리, 또는 이러한 메모리의 임의의 조합을 포함할 수 있지만, 이에 한정되지는 않는다. 메모리(1104)는, 전자 디바이스(1100)의 작업을 제어하기 위한 운영 체제(1106), 수신된 입력을 파싱하고, 수신된 입력의 주제를 결정하고, 입력 등과 연관된 동작을 결정하기에 적합한 하나 이상의 프로그램 모듈(1108), 및 하나 이상의 기타 애플리케이션(1110)과 같은 다수의 프로그램 모듈 및 데이터 파일을 포함할 수 있다.

전자 디바이스(1100)는 추가적인 특징 또는 기능을 가질 수 있다. 예를 들어, 전자 디바이스(1100)는 또한 자기 디스크, 광 디스크, 또는 테이프와 같은 추가 데이터 저장 디바이스(이동식 및/또는 비이동식)를 포함할 수 있다. 이러한 추가 저장 디바이스는 이동식 저장 디바이스(1112) 및 비이동식 저장 디바이스(1114)로 도 11에 도시되어 있다.

전자 디바이스(1100)는 또한 키보드, 트랙 패드, 마우스, 펜, 사운드 또는 음성 입력 디바이스, 터치, 힘 및/또는 스와이프 입력 디바이스와 같은 하나 이상의 입력 디바이스(들)(1116)를 가질 수 있다. 디스플레이, 스피커, 프린터 등과 같은 출력 디바이스(1118)가 또한 포함될 수 있다. 전술한 디바이스는 예시이며, 다른 디바이스가 사용될 수도 있다. 전자 디바이스(1100)는 다른 전자 디바이스(1122)와의 통신을 허용하는 하나 이상의 통신 디바이스(1120)를 포함할 수 있다. 적합한 통신 디바이스(1120)의 예는 셀룰러, IR, NFC, RF 및/또는 위성 송신기, 수신기, 및/또는 송수신기 회로부, 범용 직렬 버스(USB: Universal Serial Bus), 병렬 및/또는 직렬 포트를 포함할 수 있으나, 이에 한정되지 않는다.

본 명세서에서 사용되는 컴퓨터 읽기 가능 매체라는 용어는 컴퓨터 저장 매체를 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 읽기 가능 명령, 데이터 구조, 또는 프로그램 모듈과 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현되는 휘발성 및 비휘발성, 이동식 및 비이동식 매체를 포함할 수 있다.

메모리(1104), 이동식 저장 디바이스(1112) 및 비이동식 저장 디바이스(1114)는 본 명세서에 개시된 LRD 회로의 다양한 조합을 포함할 수 있는 모든 컴퓨터 저장 매체의 예(예를 들어, 메모리 저장체 또는 메모리 디바이스)이다. 컴퓨터 저장 매체는 RAM, ROM, 전기적으로 지우기 가능한 읽기 전용 메모리(EEPROM: Electrically Erasable Read-Only Memory), 플래시 메모리 또는 기타 메모리 기술, CD-ROM, 디지털 다용도 디스크(DVD: Digital Versatile Disk) 또는 기타 광학 저장 디바이스, 자기 카세트, 자기 테이프, 자기 디스크 저장체 또는 기타 자기 저장 디바이스, 또는 정보를 저장하는데 사용될 수 있고 전자 디바이스(1100)에 의해 액세스될 수 있는 임의의 기타 제조 물품을 포함할 수 있다. 임의의 이러한 컴퓨터 저장 매체는 전자 디바이스(1100)의 일부일 수 있다. 컴퓨터 저장 매체는 반송파 또는 다른 전파 또는 변조된 데이터 신호는 포함하지 않는다.

전자 디바이스(1100)와 관련하여 설명된 컴포넌트는 하나 이상의 메모리 디바이스를 포함하는 임의의 전자 디바이스에 적합할 수 있다.

도 12는 일부 실시예에 따라 본 개시의 양태가 실시될 수 있는 시스템을 도시하는 블록도이다. 시스템(1200)은 제1 전자 디바이스(1202)가 제2 전자 디바이스(1204)와 통신할 수 있도록 한다. 제1 및 제2 전자 디바이스(1202, 1204)는 각각 유선 또는 무선 통신 디바이스를 통해 신호를 송수신할 수 있다. 일부 실시예에서, 제1 및 제2 전자 디바이스(1202, 1204)는 각각 셀룰러 폰, 태블릿 컴퓨팅 디바이스 또는 모바일 컴퓨팅 디바이스일 수 있다. 제1 및 제2 전자 디바이스(1202, 1204)는 각각 도 11의 전자 디바이스(1100)와 연관하여 도시된 컴포넌트를 포함하거나 컴포넌트에 연결될 수 있다.

제1 및 제2 전자 디바이스(1202, 1204)는 각각 하나 이상의 네트워크(네트워크(1208)로 표시됨)를 사용하여 하나 이상의 서버 컴퓨팅 디바이스(서버 컴퓨팅 디바이스(1206)로 표시됨)에 액세스 또는 통신하도록 구성된다. 서버 컴퓨팅 디바이스(1206)는 하나 이상의 저장 디바이스(저장 디바이스(1214)로 표시됨) 내에 저장된 하나 이상의 애플리케이션(애플리케이션(1210)으로 표시됨) 및/또는 하나 이상의 파일(파일(1212)로 표시됨)에 액세스하거나 이를 실행할 수 있다. 서버 컴퓨팅 디바이스는 도 11의 전자 디바이스(1100)와 관련하여 도시된 컴포넌트를 포함하거나 컴포넌트에 연결될 수 있다.

비록, 도 2 내지 도 7은 예시적인 출력 신호 및 입력 신호와 관련하여 설명되었으나, 다른 실시예에서, 추가적인 또는 다른 출력 신호가 LRD 디코더의 바로 인접하는 세트로 리플될 수 있고, 및/또는 다른 또는 추가적인 입력 신호가 리플된 출력 신호를 수신할 수 있다. 예를 들어, 도 6에서, 출력 신호(HIT2)는 바로 인접하는 세트로부터 리플되고 LRD 회로(602) 내의 NAND 회로(624)에 대한 입력 신호(HIT2)로서 기능할 수 있거나, 또는 LRD 회로(606)의 출력 신호(HIT2)는 LRD 회로(602)의 입력 신호(HIT2)로서 기능할 수 있다. 따라서, 실시예는 본 명세서에서 논의된 출력 신호 및/또는 입력 신호로 한정되지 않는다.

일 양태에서, 메모리 디바이스는 메모리 셀의 제1 열 및 메모리 셀의 제2 열을 포함한다. 제1 로컬 리던던시 디코더 회로는 상기 메모리 셀의 제1 열에 작동 가능하게 연결된다. 제2 로컬 리던던시 디코더 회로는 상기 메모리 셀의 제2 열에 작동 가능하게 연결된다. 상기 제1 로컬 리던던시 디코더 회로는 상기 제2 로컬 리던던시 디코더 회로와 다르다. 예를 들어, 상기 제1 로컬 리던던시 디코더 회로 내의 컴포넌트의 개수 및/또는 유형은 상기 제2 로컬 리던던시 디코더 회로 내의 컴포넌트의 개수 및/또는 유형과 다르다.

다른 일 양태에서, 전자 디바이스는 메모리 디바이스에 작동 가능하게 연결된 처리 유닛을 포함한다. 메모리 디바이스는 메모리 셀의 제1 열 및 상기 메모리 셀의 제1 열에 바로 인접하는 메모리 셀의 제2 열을 포함한다. 제1 로컬 리던던시 디코더 회로부는 상기 메모리 셀의 제1 및 제2 열에 작동 가능하게 연결된다. 상기 제1 로컬 리던던시 디코더 회로부는 제1 로컬 리던던시 디코더 회로 및 제2 로컬 리던던시 디코더 회로를 포함한다. 상기 메모리 디바이스는 메모리 셀의 제3 열 및 상기 메모리 셀의 제3 열에 바로 인접하는 메모리 셀의 제4 열을 더 포함한다. 제2 로컬 리던던시 디코더 회로부는 상기 메모리 셀의 제3 및 제4 열에 작동 가능하게 연결된다. 상기 제2 로컬 리던던시 디코더 회로부는 제1 로컬 리던던시 디코더 회로 및 제2 로컬 리던던시 디코더 회로를 포함한다. 상기 제1 로컬 리던던시 디코더 회로는 상기 제2 로컬 리던던시 디코더 회로와 다르다. 예를 들면, 제1 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수 및/또는 유형은 제2 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수 및/또는 유형과는 다르다.

또 다른 일 양태에서, 메모리 어레이는 행과 열로 배열된 복수의 메모리 셀을 포함하고, 제1 로컬 리던던시 디코더 회로는 상기 메모리 어레이 내의 상기 열의 제1 서브세트에 작동 가능하게 연결되고, 각각의 제1 로컬 리던던시 디코더 회로는 상기 제1 서브세트 내에서 두 개의 열마다 하나에 작동 가능하게 연결된다. 제2 로컬 리던던시 디코더 회로는 상기 메모리 어레이 내의 상기 열의 제2 서브세트에 작동 가능하게 연결되고, 각각의 제2 로컬 리던던시 디코더 회로는 상기 제2 서브세트 내에서 두 개의 열마다 하나에 작동 가능하게 연결된다. 상기 제1 및 제2 로컬 리던던시 디코더 회로가 열 사이에서 교번한다. 각각의 제1 로컬 리던던시 디코더 회로 및 바로 인접하는 각각의 제2 로컬 리던던시 디코더 회로가 세트를 형성하여, 상기 메모리 어레이가 복수의 세트를 포함한다. 상기 제1 또는 제2 로컬 리던던시 디코더 회로로부터의 출력 신호는 바로 인접하는 세트 사이에서만 리플되고, 바로 인접하는 세트에서 입력 신호로서 기능한다.

본 개시의 양태는, 예를 들어, 개시의 양태에 따른 방법, 시스템, 및 컴퓨터 프로그램 제품의 블록도 및/또는 동작 예시를 참조하여 위에서 설명되었다. 블록에 언급된 기능/동작은 임의의 흐름도에 도시된 바와 순서가 맞지 않을 수 있다. 예를 들어, 연속으로 도시된 두 개의 블록은 실제로 실질적으로 동시에 실행될 수 있거나, 또는 관련된 기능/동작에 따라 블록이 때때로 역순으로 실행될 수 있다.

본 출원에 제공된 하나 이상의 양태의 설명 및 예시는 어떠한 방식으로든 청구된 본 개시의 범위를 제한하거나 한정하려는 것이 아니다. 본 출원에 제공된 양태, 예 및 상세 사항은 보유물을 전하고, 다른 사람들이 청구된 개시의 최상의 모드를 만들고 사용할 수 있도록 하는 것으로 간주된다. 청구된 개시는 본 출원에서 제공하는 임의의 양태, 예 또는 상세 사항으로 제한되는 것으로 해석되어서는 안된다. 조합하여 또는 개별적으로 도시 및 설명되는지에 관계없이, 다양한 특징들은 (구조적 및 방법론적 모두) 특정 특징들의 세트를 갖는 실시예를 생성하도록 선택적으로 포함되거나 생략되도록 의도된다. 본 출원의 설명 및 예시가 제공하는 바와 같이, 당업자는 청구된 개시의 보다 넓은 범위에서 벗어나지 않는, 본 출원에 구현된 일반적인 발명의 개념의 보다 넓은 양태의 사상 내에 속하는 변형, 수정 및 대안적인 양태를 예상할 수 있을 것이다.

실시예들

실시예 1. 메모리 디바이스로서,

메모리 셀들의 제1 열(column);

상기 메모리 셀들의 제1 열에 작동 가능하게 연결된 제1 로컬 리던던시 디코더 회로(local redundancy decoder circuit);

메모리 셀들의 제2 열; 및

상기 메모리 셀들의 제2 열에 작동 가능하게 연결된 제2 로컬 리던던시 디코더 회로

를 포함하고,

상기 제1 로컬 리던던시 디코더 회로는 상기 제2 로컬 리던던시 디코더 회로와는 다른 것인, 메모리 디바이스.

실시예 2. 실시예 1에 있어서, 상기 제1 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수는 상기 제2 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수와는 다른 것인, 메모리 디바이스.

실시예 3. 실시예 1에 있어서, 상기 제1 로컬 리던던시 디코더 회로 및 상기 제2 로컬 리던던시 디코더 회로는 제1 세트를 포함하고, 상기 제1 로컬 리던던시 디코더 회로 또는 상기 제2 로컬 리던던시 디코더 회로로부터의 출력 신호만이, 상기 제1 로컬 리던던시 디코더 회로 및 상기 제2 로컬 리던던시 디코더 회로를 포함하는 바로 인접하는 세트에 리플(ripple)되는 것인, 메모리 디바이스.

실시예 4. 실시예 1에 있어서, 상기 제1 리던던시 디코더 회로는,

전압 공급원과 기준 전압 사이에 직렬 연결된 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 및 제6 트랜지스터;

상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 제1 노드와 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이의 제2 노드에 작동 가능하게 연결된 제7 트랜지스터;

상기 전압 공급원과 상기 제2 노드 사이에 작동 가능하게 연결된 제8 트랜지스터;

상기 제4 트랜지스터와 상기 제5 트랜지스터 사이의 제3 노드와 상기 기준 전압에 작동 가능하게 연결된 제9 트랜지스터; 및

상기 제5 트랜지스터와 상기 제6 트랜지스터 사이의 제4 노드와 상기 기준 전압에 작동 가능하게 연결된 제10 트랜지스터

를 포함하는 것인, 메모리 디바이스.

실시예 5. 실시예 1에 있어서, 상기 제2 리던던시 디코더 회로는, NOR 회로의 입력에 작동 가능하게 연결된 AND 회로의 출력, 및 인버터의 입력에 작동 가능하게 연결된 상기 NOR 회로의 출력을 포함하는 것인, 메모리 디바이스.

실시예 6. 실시예 1에 있어서, 상기 제1 리던던시 디코더 회로는,

제1 NAND 회로;

제2 NAND 회로;

제1 NOR 회로의 입력에 작동 가능하게 연결된 상기 제1 NAND 회로의 출력 및 상기 제2 NAND 회로의 출력;

제2 NOR 회로의 입력에 작동 가능하게 연결된 상기 제1 NOR 회로의 출력; 및

인버터의 입력에 작동 가능하게 연결된 상기 제2 NOR 회로의 출력

을 포함하는 것인, 메모리 디바이스.

실시예 7. 실시예 1에 있어서, 상기 제2 리던던시 디코더 회로는 제2 인버터에 직렬로 연결된 제1 인버터를 포함하는 것인, 메모리 디바이스.

실시예 8. 실시예 1에 있어서,

상기 제1 리던던시 디코더 회로는 제2 인버터에 직렬로 연결된 제1 인버터를 포함하고,

상기 제2 리던던시 디코더 회로는,

OR 회로;

NAND 회로의 입력에 작동 가능하게 연결된 상기 OR 회로의 출력; 및

인버터의 입력에 작동 가능하게 연결된 상기 NAND 회로의 출력

을 포함하는 것인, 메모리 디바이스.

실시예 9. 전자 디바이스로서,

처리 유닛; 및

상기 처리 유닛에 작동 가능하게 연결된 메모리 디바이스를 포함하고,

상기 메모리 디바이스는,

메모리 셀들의 제1 열;

상기 메모리 셀들의 제1 열에 바로 인접하는 메모리 셀들의 제2 열;

상기 메모리 셀들의 제1 열 및 제2 열에 작동 가능하게 연결되고, 제1 로컬 리던던시 디코더 회로 및 제2 로컬 리던던시 디코더 회로를 포함하는 제1 로컬 리던던시 디코더 회로부(circuitry);

메모리 셀들의 제3 열;

상기 메모리 셀들의 제3 열에 바로 인접하는 메모리 셀들의 제4 열; 및

상기 메모리 셀들의 제3 열 및 제4 열에 작동 가능하게 연결되고, 상기 제1 로컬 리던던시 디코더 회로 및 상기 제2 로컬 리던던시 디코더 회로를 포함하는 제2 로컬 리던던시 디코더 회로부

를 포함하며,

상기 제1 로컬 리던던시 디코더 회로는 상기 제2 로컬 리던던시 디코더 회로와는 다른 것인, 전자 디바이스.

실시예 10. 실시예 9에 있어서, 상기 제1 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수는 상기 제2 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수와는 다른 것인, 전자 디바이스.

실시예 11. 실시예 9에 있어서, 상기 제1 로컬 리던던시 디코더 회로부는 제1 세트를 포함하고, 상기 제2 로컬 리던던시 디코더 회로부는 바로 인접한 제2 세트를 포함하며, 상기 제1 세트 내의 상기 제1 리던던시 디코더 회로 또는 상기 제2 로컬 리던던시 디코더 회로로부터의 출력 신호만이 상기 제2 세트에 리플되며, 상기 제2 세트의 입력 신호로 기능하는 것인, 전자 디바이스.

실시예 12. 실시예 9에 있어서, N비트 입력 신호의 적어도 하나의 비트를 사용하여 이진 코드 방식을 다른 이진 코드 방식으로 변환하도록 구성된 프리 디코더 회로를 더 포함하고, N은 2 이상의 숫자이며, 상기 적어도 하나의 비트는 N과 동일하지 않은 것인, 전자 디바이스.

실시예 13. 실시예 12에 있어서, 상기 N비트 입력 신호 내의 나머지 비트 각각은 상기 제1 세트 및 상기 제2 세트에서 입력 신호로 사용되는 것인, 전자 디바이스.

실시예 14. 실시예 9에 있어서, 상기 제1 리던던시 디코더 회로는,

상기 제1 트랜지스터와 제2 트랜지스터 사이의 제1 노드와 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이의 제2 노드에 작동 가능하게 연결된 제7 트랜지스터;

를 포함하는 것인, 전자 디바이스.

실시예 15. 실시예 9에 있어서, 상기 제2 리던던시 디코더 회로는, NOR 회로의 입력에 작동 가능하게 연결된 AND 회로의 출력, 및 인버터의 입력에 작동 가능하게 연결된 상기 NOR 회로의 출력을 포함하는 것인, 전자 디바이스.

실시예 16. 실시예 9에 있어서, 상기 제1 리던던시 디코더 회로는,

제1 NAND 회로;

제2 NAND 회로;

을 포함하는 것인, 전자 디바이스.

실시예 17. 실시예 9에 있어서, 상기 제2 리던던시 디코더 회로는 제2 인버터에 직렬로 연결된 제1 인버터를 포함하는 것인, 전자 디바이스.

실시예 18. 실시예 9에 있어서,

상기 제2 리던던시 디코더 회로는,

OR 회로;

을 포함하는 것인, 전자 디바이스.

실시예 19. 메모리 디바이스로서,

행들과 열들로 배열된 복수의 메모리 셀들을 포함하는 메모리 어레이;

상기 메모리 어레이 내의 상기 열들의 제1 서브세트에 작동 가능하게 연결된 제1 로컬 리던던시 디코더 회로 - 상기 제1 로컬 리던던시 디코더 회로는 상기 제1 서브세트 내에서 두 개의 열마다 하나에 작동 가능하게 연결됨 -; 및

상기 메모리 어레이 내의 상기 열의 제2 서브세트에 작동 가능하게 연결된 제2 로컬 리던던시 디코더 회로

를 포함하고,

상기 제2 로컬 리던던시 디코더 회로는 상기 제2 서브세트 내에서 두 개의 열마다 하나에 작동 가능하게 연결되어, 상기 제1 로컬 리던던시 디코더 회로 및 상기 제2 로컬 리던던시 디코더 회로가 열들 사이에서 교번하고,

각각의 제1 로컬 리던던시 디코더 회로 및 바로 인접하는 각각의 제2 로컬 리던던시 디코더 회로는 세트를 형성하여, 상기 메모리 어레이가 복수의 세트들을 포함하며,

상기 제1 로컬 리던던시 디코더 회로 또는 상기 제2 로컬 리던던시 디코더 회로로부터의 출력 신호만이 바로 인접하는 세트들 사이에서 리플되고, 상기 바로 인접하는 세트들에서 입력 신호로서 기능하는 것인, 메모리 디바이스.

실시예 20. 실시예 19에 있어서,

제1 세트는 제2 세트 및 제3 세트에 바로 인접하고,

출력 신호는 상기 제2 세트로부터 상기 바로 인접하는 제1 세트로 순방향 리플되거나,

상기 출력 신호는 상기 제2 세트로부터 순방향으로 상기 바로 인접하는 제1 세트로 순방향 리플되거나, 또는

상기 출력 신호가 상기 제2 세트 내에서 리플되는 것인, 메모리 디바이스.

Claims

메모리 디바이스로서,
메모리 셀들의 제1 열(column);
상기 메모리 셀들의 제1 열에 작동 가능하게 연결된 제1 로컬 리던던시 디코더 회로(local redundancy decoder circuit);
메모리 셀들의 제2 열; 및
상기 메모리 셀들의 제2 열에 작동 가능하게 연결된 제2 로컬 리던던시 디코더 회로
를 포함하고,
상기 제1 로컬 리던던시 디코더 회로는 상기 제2 로컬 리던던시 디코더 회로와는 다른 것인, 메모리 디바이스.
제1항에 있어서, 상기 제1 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수는 상기 제2 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수와는 다른 것인, 메모리 디바이스.
제1항에 있어서, 상기 제1 로컬 리던던시 디코더 회로 및 상기 제2 로컬 리던던시 디코더 회로는 제1 세트를 포함하고, 상기 제1 로컬 리던던시 디코더 회로 또는 상기 제2 로컬 리던던시 디코더 회로로부터의 출력 신호만이, 상기 제1 로컬 리던던시 디코더 회로 및 상기 제2 로컬 리던던시 디코더 회로를 포함하는 바로 인접하는 세트에만 리플(ripple)되는 것인, 메모리 디바이스.
제1항에 있어서, 상기 제1 리던던시 디코더 회로는,
전압 공급원과 기준 전압 사이에 직렬 연결된 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 및 제6 트랜지스터;
상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 제1 노드와 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이의 제2 노드에 작동 가능하게 연결된 제7 트랜지스터;
상기 전압 공급원과 상기 제2 노드 사이에 작동 가능하게 연결된 제8 트랜지스터;
상기 제4 트랜지스터와 상기 제5 트랜지스터 사이의 제3 노드와 상기 기준 전압에 작동 가능하게 연결된 제9 트랜지스터; 및
상기 제5 트랜지스터와 상기 제6 트랜지스터 사이의 제4 노드와 상기 기준 전압에 작동 가능하게 연결된 제10 트랜지스터
를 포함하는 것인, 메모리 디바이스.
제1항에 있어서, 상기 제2 리던던시 디코더 회로는, NOR 회로의 입력에 작동 가능하게 연결된 AND 회로의 출력, 및 인버터의 입력에 작동 가능하게 연결된 상기 NOR 회로의 출력을 포함하는 것인, 메모리 디바이스.
제1항에 있어서, 상기 제1 리던던시 디코더 회로는,
제1 NAND 회로;
제2 NAND 회로;
제1 NOR 회로의 입력에 작동 가능하게 연결된 상기 제1 NAND 회로의 출력 및 상기 제2 NAND 회로의 출력;
제2 NOR 회로의 입력에 작동 가능하게 연결된 상기 제1 NOR 회로의 출력; 및
인버터의 입력에 작동 가능하게 연결된 상기 제2 NOR 회로의 출력
을 포함하는 것인, 메모리 디바이스.
제1항에 있어서, 상기 제2 리던던시 디코더 회로는 제2 인버터에 직렬로 연결된 제1 인버터를 포함하는 것인, 메모리 디바이스.
제1항에 있어서,
상기 제1 리던던시 디코더 회로는 제2 인버터에 직렬로 연결된 제1 인버터를 포함하고,
상기 제2 리던던시 디코더 회로는,
OR 회로;
NAND 회로의 입력에 작동 가능하게 연결된 상기 OR 회로의 출력; 및
인버터의 입력에 작동 가능하게 연결된 상기 NAND 회로의 출력
을 포함하는 것인, 메모리 디바이스.
전자 디바이스로서,
처리 유닛; 및
상기 처리 유닛에 작동 가능하게 연결된 메모리 디바이스를 포함하고,
상기 메모리 디바이스는,
메모리 셀들의 제1 열;
상기 메모리 셀들의 제1 열에 바로 인접하는 메모리 셀들의 제2 열;
상기 메모리 셀들의 제1 열 및 제2 열에 작동 가능하게 연결되고, 제1 로컬 리던던시 디코더 회로 및 제2 로컬 리던던시 디코더 회로를 포함하는 제1 로컬 리던던시 디코더 회로부(circuitry);
메모리 셀들의 제3 열;
상기 메모리 셀들의 제3 열에 바로 인접하는 메모리 셀들의 제4 열; 및
상기 메모리 셀들의 제3 열 및 제4 열에 작동 가능하게 연결되고, 상기 제1 로컬 리던던시 디코더 회로 및 상기 제2 로컬 리던던시 디코더 회로를 포함하는 제2 로컬 리던던시 디코더 회로부
를 포함하며,
상기 제1 로컬 리던던시 디코더 회로는 상기 제2 로컬 리던던시 디코더 회로와는 다른 것인, 전자 디바이스.
제9항에 있어서, 상기 제1 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수는 상기 제2 로컬 리던던시 디코더 회로 내의 컴포넌트들의 수와는 다른 것인, 전자 디바이스.
제9항에 있어서, 상기 제1 로컬 리던던시 디코더 회로부는 제1 세트를 포함하고, 상기 제2 로컬 리던던시 디코더 회로부는 바로 인접한 제2 세트를 포함하며, 상기 제1 세트 내의 상기 제1 리던던시 디코더 회로 또는 상기 제2 로컬 리던던시 디코더 회로로부터의 출력 신호만이 상기 제2 세트에 리플되며, 상기 제2 세트의 입력 신호로 기능하는 것인, 전자 디바이스.
제9항에 있어서, N비트 입력 신호의 적어도 하나의 비트를 사용하여 이진 코드 방식을 다른 이진 코드 방식으로 변환하도록 구성된 프리 디코더 회로를 더 포함하고, N은 2 이상의 숫자이며, 상기 적어도 하나의 비트는 N과 동일하지 않은 것인, 전자 디바이스.
제12항에 있어서, 상기 N비트 입력 신호 내의 나머지 비트 각각은 상기 제1 세트 및 상기 제2 세트에서 입력 신호로 사용되는 것인, 전자 디바이스.
제9항에 있어서, 상기 제1 리던던시 디코더 회로는,
전압 공급원과 기준 전압 사이에 직렬 연결된 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 및 제6 트랜지스터;
상기 제1 트랜지스터와 제2 트랜지스터 사이의 제1 노드와 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이의 제2 노드에 작동 가능하게 연결된 제7 트랜지스터;
상기 전압 공급원과 상기 제2 노드 사이에 작동 가능하게 연결된 제8 트랜지스터;
상기 제4 트랜지스터와 상기 제5 트랜지스터 사이의 제3 노드와 상기 기준 전압에 작동 가능하게 연결된 제9 트랜지스터; 및
상기 제5 트랜지스터와 상기 제6 트랜지스터 사이의 제4 노드와 상기 기준 전압에 작동 가능하게 연결된 제10 트랜지스터
를 포함하는 것인, 전자 디바이스.
제9항에 있어서, 상기 제2 리던던시 디코더 회로는, NOR 회로의 입력에 작동 가능하게 연결된 AND 회로의 출력, 및 인버터의 입력에 작동 가능하게 연결된 상기 NOR 회로의 출력을 포함하는 것인, 전자 디바이스.
제9항에 있어서, 상기 제1 리던던시 디코더 회로는,
제1 NAND 회로;
제2 NAND 회로;
제1 NOR 회로의 입력에 작동 가능하게 연결된 상기 제1 NAND 회로의 출력 및 상기 제2 NAND 회로의 출력;
제2 NOR 회로의 입력에 작동 가능하게 연결된 상기 제1 NOR 회로의 출력; 및
인버터의 입력에 작동 가능하게 연결된 상기 제2 NOR 회로의 출력
을 포함하는 것인, 전자 디바이스.
제9항에 있어서, 상기 제2 리던던시 디코더 회로는 제2 인버터에 직렬로 연결된 제1 인버터를 포함하는 것인, 전자 디바이스.
제9항에 있어서,
상기 제1 리던던시 디코더 회로는 제2 인버터에 직렬로 연결된 제1 인버터를 포함하고,
상기 제2 리던던시 디코더 회로는,
OR 회로;
NAND 회로의 입력에 작동 가능하게 연결된 상기 OR 회로의 출력; 및
인버터의 입력에 작동 가능하게 연결된 상기 NAND 회로의 출력
을 포함하는 것인, 전자 디바이스.
메모리 디바이스로서,
행들과 열들로 배열된 복수의 메모리 셀들을 포함하는 메모리 어레이;
상기 메모리 어레이 내의 상기 열들의 제1 서브세트에 작동 가능하게 연결된 제1 로컬 리던던시 디코더 회로 - 상기 제1 로컬 리던던시 디코더 회로는 상기 제1 서브세트 내에서 두 개의 열마다 하나에 작동 가능하게 연결됨 -; 및
상기 메모리 어레이 내의 상기 열의 제2 서브세트에 작동 가능하게 연결된 제2 로컬 리던던시 디코더 회로
를 포함하고,
상기 제2 로컬 리던던시 디코더 회로는 상기 제2 서브세트 내에서 두 개의 열마다 하나에 작동 가능하게 연결되어, 상기 제1 로컬 리던던시 디코더 회로 및 상기 제2 로컬 리던던시 디코더 회로가 열들 사이에서 교번하고,
각각의 제1 로컬 리던던시 디코더 회로 및 바로 인접하는 각각의 제2 로컬 리던던시 디코더 회로는 세트를 형성하여, 상기 메모리 어레이가 복수의 세트들을 포함하며,
상기 제1 로컬 리던던시 디코더 회로 또는 상기 제2 로컬 리던던시 디코더 회로로부터의 출력 신호만이 바로 인접하는 세트들 사이에서 리플되고, 상기 바로 인접하는 세트들에서 입력 신호로서 기능하는 것인, 메모리 디바이스.
제19항에 있어서,
제1 세트는 제2 세트 및 제3 세트에 바로 인접하고,
출력 신호는 상기 제2 세트로부터 상기 바로 인접하는 제1 세트로 순방향 리플되거나,
상기 출력 신호는 상기 제2 세트로부터 순방향으로 상기 바로 인접하는 제1 세트로 순방향 리플되거나, 또는
상기 출력 신호가 상기 제2 세트 내에서 리플되는 것인, 메모리 디바이스.