KR20190136914A - 발광 다이오드 및 그것을 갖는 발광 소자 - Google Patents

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KR20190136914A
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박태준
서덕일
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Abstract

발광 다이오드 및 그것을 갖는 발광 소자가 제공된다. 일 실시예에 따른 발광 다이오드는, n형 반도체층; n형 반도체층의 상면을 부분적으로 노출시키도록 n형 반도체층 상에 위치하며, 활성층과 활성층 상에 위치하는 p형 반도체층을 포함하는 메사; n형 반도체층에 전기적으로 접속하는 제1 본딩 패드; p형 반도체층에 전기적으로 접속하는 와이어 본딩용 제2 본딩 패드; 및 메사에 의해 노출된 n형 반도체층의 노출 영역과 제2 본딩 패드 사이에 적어도 일부가 배치된 제1 절연층을 포함하되, 제1 절연층은 메사에 의해 노출된 n형 반도체층의 노출 영역 중 제2 본딩 패드에 가장 가까운 노출 영역과 제2 본딩 패드 사이의 p형 반도체층 영역의 일부를 덮고, 제1 절연층은 노출된 n형 반도체층에 인접한 p형 반도체층의 가장자리를 따라 배치된다.

Description

발광 다이오드 및 그것을 갖는 발광 소자{LIGHT EMITTING DIODE AND LIGHT EMITTING DEVICE HAVING THE SAME}
본 발명은 발광 다이오드 및 그것을 갖는 발광 소자에 관한 것으로, 특히, 광 출력이 높으면서 고습 조건하에서 신뢰성이 우수한 발광 다이오드 및 발광 소자에 관한 것이다.
반도체를 이용한 무기 발광 다이오드는 조명, 디스플레이, 자동차 헤드 램프 등 다양한 분야에 사용되고 있으며, 그 적용 분야는 계속해서 늘어나고 있다.
상기 발광 다이오드는 활성층을 사이에 두고 p형 반도체층과 n형 반도체층이 대향하여 배치된 구조를 가진다. 나아가, 전극들이 n형 반도체층 및 p형 반도체층에 각각 형성되며, 이들 전극들을 통해 외부로부터 전력이 공급되며, 이에 따라, 발광 다이오드로부터 광이 생성된다.
발광 다이오드는 다양한 조건의 사용 환경에 놓이며, 악조건하에서도 안정된 사용을 보장할 필요가 있다. 특히, 발광 다이오드는 수분에 취약하므로, 고온 고습 조건의 가속 시험을 통과해야 한다.
한편, 수분으로부터 발광 다이오드를 보호하기 위해 일반적으로 보호막이 사용되어 왔다. 보호막은 발광 다이오드를 덮어, 반도체층들이나 투명 전극이 외부에 노출되는 것을 방지한다. 이에 따라, 보호막은 수분 등 외부 환경에 의해 발광 다이오드가 손상되는 것을 차단한다.
그러나 보호막은 발광 다이오드에서 방출되는 광의 경로 상에 배치되므로, 광의 일부를 흡수하며, 결과적으로 발광 다이오드의 광 출력을 감소시킨다. 예를 들어, SiO2와 같은 투명 보호막을 사용하는 경우에 비해 보호막을 사용하지 않을 때 광 출력이 약 5~10% 더 높아진다.
따라서, 고습 조건하에서 신뢰성이 우수하면서도 높은 광 출력을 갖는 발광 다이오드 및 발광 소자가 요구된다.
본 발명이 해결하고자 하는 과제는, 보호막에 의한 광 출력 감소를 방지하면서 고습 조건하에서도 신뢰성이 우수한 발광 다이오드 및 그것을 갖는 발광 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 발광 다이오드는, n형 반도체층; 상기 n형 반도체층의 상면을 부분적으로 노출시키도록 상기 n형 반도체층 상에 위치하며, 활성층과 상기 활성층 상에 위치하는 p형 반도체층을 포함하는 메사; 상기 n형 반도체층에 전기적으로 접속하는 제1 본딩 패드; 상기 p형 반도체층에 전기적으로 접속하는 와이어 본딩용 제2 본딩 패드; 및 상기 메사에 의해 노출된 n형 반도체층의 노출 영역과 상기 제2 본딩 패드 사이에 적어도 일부가 배치된 제1 절연층을 포함하되, 상기 제1 절연층은 상기 메사에 의해 노출된 n형 반도체층의 노출 영역 중 상기 제2 본딩 패드에 가장 가까운 노출 영역과 상기 제2 본딩 패드 사이의 상기 p형 반도체층 영역의 일부를 덮고, 상기 제1 절연층은 상기 노출된 n형 반도체층에 인접한 상기 p형 반도체층의 가장자리를 따라 배치된다.
본 발명의 또 다른 실시예에 따른 발광 소자는, n형 반도체층; 상기 n형 반도체층의 상면을 부분적으로 노출시키도록 상기 n형 반도체층 상에 위치하며, 활성층과 상기 활성층 상에 위치하는 p형 반도체층을 포함하는 메사; 상기 n형 반도체층에 전기적으로 접속하는 제1 본딩 패드; 상기 p형 반도체층에 전기적으로 접속하는 제2 본딩 패드; 상기 제2 본딩 패드에 본딩된 본딩 와이어; 및 상기 노출된 n형 반도체층과 상기 제2 본딩 패드 사이에 배치된 금속 마이그레이션 방지층을 포함하되, 상기 금속 마이그레이션 방지층은 상기 제2 본딩 패드로부터 이격되어 상기 제1 본딩 패드에 대향하여 형성되고, 상기 본딩 와이어에 인접한 상기 p형 반도체층의 가장자리를 따라 배치된다.
본 발명의 또 다른 실시예에 따른 발광 소자는, 베이스; 상기 베이스에 인접하여 배치된 제1 및 제2 리드들; 상기 베이스 상에 실장된 상술된 발광 다이오드; 상기 발광 다이오드를 상기 제1 및 제2 리드들에 전기적으로 연결하는 본딩 와이어들; 및 상기 발광 다이오드 및 본딩 와이어들을 덮는 몰딩부를 포함하되, 상기 발광 다이오드는 p형 반도체층 상에 배치된 투명 전극을 포함하고, 상기 본딩 와이어들은 각각 제1 및 제2 본딩 패드들에 본딩되고, 상기 몰딩부는 상기 발광 다이오드의 제1 및 제2 본딩 패드들, 상기 투명 전극 및 제1 절연층에 접함과 아울러, 메사에 의해 노출된 n형 반도체층에 부분적으로 접한다.
본 발명의 실시예들에 따르면, 보호막을 제거하여 광출력을 증가시키면서 와이어 본딩용 제2 본딩 패드 주위에 부분적으로 제1 절연층을 배치함으로써 고습 조건에서의 신뢰성이 향상된 발광 다이오드를 제공할 수 있다.
본 발명의 다른 특징 및 장점은 이하 상세한 설명에 기재되거나 그것을 통해 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 2a, 도 2b, 및 도 2c는 각각 도 1의 절취선 A-A', B-B' 및 C-C'를 따라 취해진 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드의 변형예를 설명하기 위한 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 발광 다이오드의 또 다른 변형예를 설명하기 위한 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 발광 다이오드의 또 다른 변형예를 설명하기 위한 개략적인 단면도이다.
도 6은 본 발명의 일 실시예에 따른 발광 다이오드의 또 다른 변형예를 설명하기 위한 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 발광 다이오드의 또 다른 변형예를 설명하기 위한 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 발광 다이오드의 또 다른 변형예를 설명하기 위한 개략적인 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 10a 및 도 10b는 각각 도 9의 절취선 D-D' 및 E-E'를 따라 취해진 개략적인 단면도들이다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 개략적인 평면도이다.
도 12a 및 도 12b는 각각 도 11의 절취선 F-F' 및 G-G'를 따라 취해진 개략인 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 14a는 비교예에 따른 발광 소자의 고온 고습 신뢰성 테스트 후의 SEM 이미지이다.
도 14b는 본 발명의 실시예에 따른 발광 소자의 고온 고습 신뢰성 테스트 후의 광학이미지이다.
도 15a는 비교예 및 실시예에 따른 발광 소자의 고온 고습 신뢰성 테스트 시간에 따른 순방향 전압 변화를 보여주는 그래프이다.
도 15b는 비교예 및 실시예에 따른 발광 소자의 고온 고습 신뢰성 테스트 시간에 따른 광 출력 변화를 보여주는 그래프이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 발명이 속하는 기술분야의 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분이 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시예에 따른 발광 다이오드는, n형 반도체층; 상기 n형 반도체층의 상면을 부분적으로 노출시키도록 상기 n형 반도체층 상에 위치하며, 활성층과 상기 활성층 상에 위치하는 p형 반도체층을 포함하는 메사; 상기 n형 반도체층에 전기적으로 접속하는 제1 본딩 패드; 상기 p형 반도체층에 전기적으로 접속하는 와이어 본딩용 제2 본딩 패드; 및 상기 메사에 의해 노출된 n형 반도체층의 노출 영역과 상기 제2 본딩 패드 사이에 적어도 일부가 배치된 제1 절연층을 포함하되, 상기 제1 절연층은 상기 메사에 의해 노출된 n형 반도체층의 노출 영역 중 상기 제2 본딩 패드에 가장 가까운 노출 영역과 상기 제2 본딩 패드 사이의 상기 p형 반도체층 영역의 일부를 덮고, 상기 제1 절연층은 상기 노출된 n형 반도체층에 인접한 상기 p형 반도체층의 가장자리를 따라 배치된다.
상기 제1 절연층을 채택함에 따라, 메사의 대부분의 영역을 덮는 보호막을 제거하여 광 출력을 향상시키면서 또한 고습 조건하에서 금속 마이그레이션 등에 의한 불량 발생을 방지할 수 있어 신뢰성을 향상시킬 수 있다.
상기 제1 절연층은 상기 제2 본딩 패드보다 상기 노출된 n형 반도체층에 더 가깝게 배치될 수 있다. 또한, 상기 제1 절연층은 상기 노출된 n형 반도체층을 부분적으로 덮을 수 있다.
한편, 상기 제1 절연층은 상기 제2 본딩 패드의 폭보다 더 긴 길이를 가질 수 있다. 나아가, 상기 제1 절연층은 상기 제2 본딩 패드의 3면을 둘러싸는 형상을 가질 수 있다.
일 실시예에서, 상기 메사는 기다란 형상을 가질 수 있으며, 상기 제2 본딩 패드는 상기 메사 상에 상기 제1 본딩 패드에 대향하여 상기 메사의 길이 방향의 일측 끝단 가장자리 근처에 배치될 수 있으며, 상기 제1 절연층은 상기 제2 본딩 패드와 상기 일측 끝단 가장자리 사이의 상기 p형 반도체층 영역의 일부를 덮을 수 있다.
또한, 상기 제1 절연층은 또한, 상기 일측 끝단 가장자리 근처의 메사 측면 및 노출된 n형 반도체층을 덮을 수 있다.
나아가, 상기 제1 절연층은 상기 일측 끝단 가장자리 근처에서 상기 메사의 가장자리를 따라 길이 방향으로 연장할 수 있다. 상기 메사의 길이 방향을 따라 배치된 제1 절연층 부분의 길이는 상기 제2 본딩 패드의 폭보다 크되, 상기 메사의 최대 길이의 1/2보다 작을 수 있다. 이에 따라, 상기 제1 절연층에 의한 광 손실을 줄이면서 고습 조건에서의 신뢰성을 보증할 수 있다.
다른 실시예에서, 상기 메사는 상기 p형 반도체층 및 상기 활성층을 통해 상기 n형 반도체층을 노출시키는 그루브를 포함할 수 있으며, 상기 제1 절연층은 상기 그루브와 상기 제2 본딩 패드 사이에 위치하는 상기 p형 반도체층 영역의 일부를 덮을 수 있다.
또 다른 실시예에서, 상기 발광 다이오드는, 상기 제1 절연층으로부터 이격된 추가 절연층을 더 포함할 수 있으며, 상기 메사는 상기 p형 반도체층 및 상기 활성층을 통해 상기 n형 반도체층을 노출시키는 그루브를 포함할 수 있고, 상기 추가 절연층이 상기 그루브와 상기 제2 본딩 패드 사이에 위치하는 상기 p형 반도체층 영역의 일부를 덮을 수 있다.
또한, 상기 추가 절연층은 상기 그루브의 측벽 일부를 덮을 수 있다.
상기 발광 다이오드는, 상기 p형 반도체층에 오믹 콘택하는 투명 전극을 더 포함할 수 있으며, 상기 제2 본딩 패드는 상기 투명 전극 상에 위치하여 상기 투명 전극에 전기적으로 접속될 수 있다.
일 실시예에서, 상기 투명 전극은 상기 제1 절연층의 일부를 덮을 수 있다.
나아가, 상기 투명 전극과 제1 절연층은 제1 폭(w1)의 크기로 중첩하고, 상기 투명 전극은 상기 p형 반도체층의 가장자리로부터 제2 폭(w2)의 크기로 이격될 수 있으며, 상기 제1 폭(w1)이 제2 폭(w2)보다 크고, 상기 제1 폭(w1)은 10um 이하일 수 있다. 예를 들어, 상기 제1 폭(w1)은 5um일 수 있으며, 상기 제2 폭(w2)은 4um일 수 있다.
또한, 상기 제1 본딩 패드에서 연장하는 제1 연장부를 더 포함할 수 있다. 상기 제1 연장부는 n형 반도체층에 전기적으로 접속한다. 상기 제1 연장부는 상기 제1 절연층에 형성된 홀들을 통해 n형 반도체층에 전기적으로 접속할 수 있다. 이와 달리, 상기 제1 절연층은 서로 이격된 복수의 아일랜드들을 포함하고, 상기 제1 연장부는 상기 아일랜드들 사이의 영역에서 상기 n형 반도체층에 전기적으로 접속할 수 있다.
다른 실시예에서, 상기 제1 절연층의 일부가 상기 투명 전극을 덮을 수 있다. 또 다른 실시예에서, 상기 제1 절연층의 측면과 상기 투명 전극의 측면은 서로 마주보도록 배치될 수 있다.
본 발명의 또 다른 실시예에 따른 발광 소자는, n형 반도체층; 상기 n형 반도체층의 상면을 부분적으로 노출시키도록 상기 n형 반도체층 상에 위치하며, 활성층과 상기 활성층 상에 위치하는 p형 반도체층을 포함하는 메사; 상기 n형 반도체층에 전기적으로 접속하는 제1 본딩 패드; 상기 p형 반도체층에 전기적으로 접속하는 제2 본딩 패드; 상기 제2 본딩 패드에 본딩된 본딩 와이어; 및 상기 노출된 n형 반도체층과 상기 제2 본딩 패드 사이에 배치된 금속 마이그레이션 방지층을 포함하되, 상기 금속 마이그레이션 방지층은 상기 제2 본딩 패드로부터 이격되어 상기 제1 본딩 패드에 대향하여 형성되고, 상기 본딩 와이어에 인접한 상기 p형 반도체층의 가장자리를 따라 배치된다.
상기 금속 마이그레이션 방지층의 길이는 상기 메사의 가장자리 전체 길이의 1/2보다 작을 수 있다.
고습 조건하에서 애노드 전극 측에 배치된 금속 와이어로부터 금속 이온이 캐소드 전극 측으로 이동될 수 있다. 이에 따라, 누설 전류가 발생되고 단락에 의한 불량이 발생될 수 있다. 그러나 금속 마이그레이션 방지층을 배치함으로써 금속 이온의 마이그레이션을 방지할 수 있어 고습 조건하에서 단락에 의한 불량 발생을 방지할 수 있다.
일 실시예에서, 상기 본딩 와이어는 실버(Ag) 와이어일 수 있다.
본 발명의 또 다른 실시예에 따른 발광 소자는, 베이스; 상기 베이스에 인접하여 배치된 제1 및 제2 리드들; 상기 베이스 상에 실장된 상술된 발광 다이오드; 상기 발광 다이오드를 상기 제1 및 제2 리드들에 전기적으로 연결하는 본딩 와이어들; 및 상기 발광 다이오드 및 본딩 와이어들을 덮는 몰딩부를 포함하되, 상기 발광 다이오드는 p형 반도체층 상에 배치된 투명 전극을 포함하고, 상기 본딩 와이어들은 각각 제1 및 제2 본딩 패드들에 본딩되고, 상기 몰딩부는 상기 발광 다이오드의 제1 및 제2 본딩 패드들, 상기 투명 전극 및 제1 절연층에 접함과 아울러, 메사에 의해 노출된 n형 반도체층에 부분적으로 접한다.
나아가, 상기 몰딩부와 상기 투명 전극이 접하는 면적이 상기 몰딩부가 상기 발광 다이오드의 다른 구성요소와 접하는 면적보다 클 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드(100)를 설명하기 위한 개략적인 평면도이고 도 2a, 도 2b, 및 도 2c는 각각 도 1의 절취선 A-A', B-B' 및 C-C'를 따라 취해진 단면도들이다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 상기 발광 다이오드(100)는 기판(21), 메사(M)를 포함하는 발광 구조체(30), 전류 장벽층(29a), 전류 차단층(29b), 제1 절연층(31), 투명 전극(33), 제1 본딩 패드(35), 제1 연장부(35a), 제2 본딩 패드(37) 및 제2 연장부(37a)를 포함할 수 있다.
기판(21)은 절연성 또는 도전성 기판일 수 있다. 또한, 기판(21)은 발광 구조체(120)를 성장시키기 위한 성장 기판일 수 있으며, 사파이어 기판, 실리콘 카바이드 기판, 실리콘 기판, 질화갈륨 기판, 질화알루미늄 기판 등을 포함할 수 있다. 예를 들어, 기판(21)은 사파이어 기판일 수 있으며, 특히, 패터닝된 사파이어 기판(patterned sapphire substrate; PSS)일 수 있고, 이 경우, 기판(21)은 그 상면에 복수의 돌출부들을 포함할 수 있다. 기판(21)은 대체로 기다란 직사각형 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
기판(21) 상에 메사(M)를 포함하는 발광 구조체(30)가 배치된다. 발광 구조체(120)는 n형 반도체층(23), n형 반도체층(23) 상에 위치하는 p형 반도체층(27), 및 n형 반도체층(23)과 p형 반도체층(27)의 사이에 위치하는 활성층(25)을 포함할 수 있다. 한편, 메사(M)는 p형 반도체층(27) 및 활성층(25)을 포함한다.
n형 반도체층(23), 활성층(25) 및 p형 반도체층(27)은 MBE(molecular beam epitaxy)나 MOCVD(metalorganic chemical vapor deposition) 등과 같은 공지의 방법을 이용하여 챔버 내에서 기판(21) 상에 성장될 수 있다. n형 반도체층(23)은 기판(21)과 함께 다이싱됨으로써 기판(21)과 동일한 평면 형상을 가질 수 있다. 그러나 본 발명이 반드시 이에 한정되는 것은 아니며, n형 반도체층(23)의 기판(21)의 일부 영역 내에 위치할 수도 있다.
한편, n형 반도체층(23), 활성층(25) 및 p형 반도체층(27)은 Ⅲ-Ⅴ 계열 질화물계 반도체를 포함할 수 있고, 예를 들어, (Al, Ga, In)N과 같은 질화물계 반도체를 포함할 수 있다. n형 반도체층(23)은 n형 불순물 (예를 들어, Si, Ge. Sn)을 포함할 수 있고, p형 반도체층(27)은 p형 불순물 (예를 들어, Mg, Sr, Ba)을 포함할 수 있다. 활성층(25)은 단일양자우물 구조 또는 다중양자우물 구조(MQW)를 포함할 수 있고, 원하는 파장의 광을 방출하도록 질화물계 반도체의 조성비가 조절될 수 있다.
메사(M)는 n형 반도체층(23)의 일부 영역 상에 위치하며, 이에 따라, 메사(M)가 형성되지 않는 영역에는 n형 반도체층(23)의 상면이 노출된다. 메사(M)는 기판(21) 상에 n형 반도체층(23), 활성층(25) 및 p형 반도체층(27)을 성장시킨 후, p형 반도체층(27)과 활성층(25)을 부분적으로 식각하여 형성될 수 있다. 메사(M)의 형태는 제한되지 않으나, 대체로 기판(21)과 유사한 형상을 가질 수 있다. 즉, 메사(M)는 도 1에 도시한 바와 같이 대체로 직사각형 형상을 가질 수 있으며, 일측 방향(길이 방향)으로 기다란 형상을 가질 수 있다. 또한, 메사(M)는 경사진 측면을 가질 수 있으나, 이에 한정되는 것은 아니며, n형 반도체층(23)의 상면에 대해 수직한 측면을 가질 수도 있다. 또한, 본 실시예에 있어서, 메사(M)는 후술하는 제1 연장부(35a)를 배치하기 위해 일측 측면에 내부로 함입된 함입부를 포함할 수 있다.
또한, 메사(M)는 그 측면에 형성된 요철 패턴(미도시)을 더 포함할 수 있다. 상기 요철 패턴은 건식 식각 및/또는 습식 식각 등의 패터닝 방법을 통해 형성될 수 있다. 상기 요철 패턴은 활성층(25)에서 생성된 광의 추출 효율을 향상시킨다.
투명 전극(33)은 p형 반도체층(27) 상에 위치하며, p형 반도체층(27)에 오믹 콘택할 수 있다. 투명 전극(33)은 도전성 산화물 또는 광 투과성 금속층과 같이 광 투과성 및 전기적 도전성을 갖는 물질을 포함할 수 있다. 예를 들어, 투명 전극(33)은 ITO(Indium Tin Oxide), ZnO(Zinc Oxide), ZITO (Zinc Indium Tin Oxide), ZIO (Zinc Indium Oxide), ZTO (Zinc Tin Oxide), GITO (Gallium Indium Tin Oxide), GIO (Gallium Indium Oxide), GZO (Gallium Zinc Oxide), AZO(Aluminum doped Zinc Oxide), FTO (Fluorine Tin Oxide), 또는 Ni/Au 적층 구조 중 적어도 하나를 포함할 수 있다.
제1 본딩 패드(35)는 메사(M) 상에 배치될 수 있다. 제1 본딩 패드(35)는 p형 반도체층(27)으로부터 전기적으로 절연되며, 이를 위해, 전류 차단층(29b)이 제1 본딩 패드(35)와 p형 반도체층(27) 사이에 배치될 수 있다. 전류 차단층(29b)은 또한 제1 본딩 패드(35) 주위에 노출된 메사(M) 측면 및 n형 반도체층(23)을 부분적으로 덮을 수 있다. 전류 차단층(29b)은 제1 본딩 패드(35)를 p형 반도체층(27)으로부터 절연시킴과 아울러, 제1 본딩 패드(35) 상에 배치되는 본딩 와이어가 투명 전극(33)이나 p형 반도체층(27)에 단락되는 것을 방지한다.
한편, 상기 제1 본딩 패드(35)로부터 제1 연장부(35a)가 연장될 수 있다. 제1 연장부(35a)는 노출된 n형 반도체층(23) 상으로 연장되어 n형 반도체층(23)에 콘택할 수 있다. 제1 연장부(35a)는 제1 본딩 패드(35)와 함께 동일 공정에서 동일 재료로 형성될 수 있다. 제1 연장부(35a)는 넓은 영역에 걸쳐 n형 반도체층(23)에 콘택하여 전류 분산을 돕는다.
제2 본딩 패드(37)는 메사(M) 상에 배치될 수 있다. 도시한 바와 같이, 제2 본딩 패드(37)는 제1 본딩 패드(35)에 대향하여 메사(M)의 길이 방향의 일측 끝단가장자리 근처에 배치될 수 있다. 제2 본딩 패드(37)는 메사(M)의 가장자리로부터 이격되며, 따라서, 제2 본딩 패드(37)와 메사(M) 주위에 노출된 n형 반도체층(23) 사이에 메사(M)의 일부가 배치된다.
한편, 제2 본딩 패드(37)로부터 제2 연장부(37a)가 제1 본딩 패드(35)측으로 연장한다. 제2 연장부(37a)는 제2 본딩 패드(37)와 동일 재료로 동일 공정에서 함께 형성될 수 있다. 다만, 제2 본딩 패드(37)는 와이어를 본딩하기 위한 패드로서 와이어 볼을 형성할 수 있도록 제2 연장부(37a)에 비해 상대적으로 넓은 폭을 가진다.
제2 본딩 패드(37)는 금속 물질을 포함할 수 있고, Ti, Pt, Au, Cr, Ni, Al 등을 포함할 수 있으며, 단일층 또는 다중층 구조로 형성될 수 있다. 예를 들어, 제2 본딩 패드(37)는 Ti층/Au층, Ti층/Pt층/Au층, Cr층/Au층, Cr층/Pt층/Au층, Ni층/Au층, Ni층/Pt층/Au층, 및 Cr층/Al층/Cr층/Ni층/Au층의 금속 적층 구조 중 적어도 하나를 포함할 수 있다. 제2 본딩 패드(37)는 또한 제1 본딩 패드(35)와 동일한 물질로 함께 형성될 수 있다.
전류 장벽층(29a)이 제2 본딩 패드(37)와 제2 연장부(37a) 하부에 배치될 수 있다. 특히, 전류 장벽층(29a)은 p형 반도체층(27)과 투명 전극(33) 사이에 배치될 수 있다. 전류 장벽층(29a)은 제2 본딩 패드(37)를 통해 공급된 전류가 제2 본딩 패드(37)나 제2 연장부(37a) 주위에 집중되는 것을 방지할 수 있다. 따라서, 전류 장벽층(29a)은 절연성 물질을 포함할 수 있으며, 단일층 또는 다중층으로 형성될 수도 있다. 예를 들어, 전류 장벽층(29a)은 SiOx 또는 SiNx을 포함할 수 있고, 또는 굴절률이 다른 절연성 물질층들이 적층된 분포 브래그 반사기를 포함할 수도 있다. 전류 장벽층(29a)은 광 투과성을 가질 수도 있고, 광 반사성을 가질 수도 있으며, 또한 선택적 광 반사성을 가질 수도 있다.
또한, 제2 본딩 패드(37) 및 제2 연장부(37a)가 전류 장벽층(29a) 상에 한정되어 위치하도록 전류 장벽층(29a)은 제2 본딩 패드(37) 및 제2 연장부(37a)보다 큰 면적을 가질 수 있다.
한편, 도 2a에 도시한 바와 같이, 투명 전극(33)은 제2 본딩 패드(37) 하부에 전류 장벽층(29a)을 노출시키는 개구부를 가질 수 있으며, 따라서, 제2 본딩 패드(37)는 전류 장벽층(29a)에 접촉할 수 있다.
한편, 제1 절연층(31)은 제2 본딩 패드(37)와 메사(M) 주위에 노출된 n형 반도체층(23) 사이의 p형 반도체층(27) 영역의 일부를 덮는다. 제1 절연층(31)은 메사(M)의 가장자리를 따라 부분적으로 배치된다. 특히, 제1 절연층(31)은 메사(M) 에 의해 노출된 n형 반도체층(23)의 노출 영역 중 제2 본딩 패드(37)에 가장 가까운 노출 영역과 상기 제2 본딩 패드(37) 사이의 p형 반도체층(27) 영역의 일부를 덮으며, p형 반도체층(27)의 가장자리를 따라 기다란 형상으로 배치될 수 있다. 또한, 도 1에 도시한 바와 같이, 제1 절연층(31)은 제2 본딩 패드(37)의 3면을 둘러싸도록 배치될 수 있다. 또한, 제1 절연층(31)은 도 1 및 도 2a에 도시되듯이, 메사(M)의 측면 및 n형 반도체층(23)의 노출 영역을 부분적으로 덮을 수 있다. 대체로, 제1 절연층(31)은 제2 본딩 패드(37)로부터 이격되어 제1 본딩 패드(35)에 대향하여 즉, 제1 본딩 패드(35)의 반대쪽에 형성될 수 있다.
제1 절연층(31)은 제2 본딩 패드(37) 상에 형성되는 본딩 와이어로부터 금속 이온이 전기장에 의해 이동하는 것을 차단하기 위해 배치된다. 따라서, 제1 절연층(31)은 금속 마이그레이션 방지층으로 명명될 수 있다. 고습 조건 하에서 투명 전극(33) 상에 수분층이 형성되고, 금속 이온은 이 수분층을 통해 제2 본딩 패드(37)로부터 n형 반도체층(23) 측으로 이동할 수 있다. 제2 본딩 패드(37)와 노출된 n형 반도체층(23) 사이의 간격이 가까울수록 전기장이 강하게 걸리므로, 금속 이온의 이동 경로가 가장 가까운 부분에 제1 절연층(31)을 배치할 필요가 있다. 나아가, 금속 이온이 이동할 수 있는 경로를 충분히 차단하도록 제1 절연층(31)을 상대적으로 기다란 형상으로 배치함으로써 금속 이온에 의한 전기적 단락을 방지할 수 있을 것이다. 이를 위해, 제1 절연층(31)은 제2 본딩 패드(37)의 폭보다는 크게 형성될 필요가 있다.
한편, 제1 절연층(31)은 광 출력을 떨어뜨릴 수 있으므로, 일부 영역에 제한된다. 특히, 제1 절연층(31)의 전체 길이는 메사(M)의 가장자리 전체 길이의 1/2보다 작을 수 있으며, 나아가, 1/4보다 작을 수 있다. 제1 절연층(31)의 전체 길이를 제어함으로써 제1 절연층(31)에 의한 광 손실을 줄일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 절연층(31)은 메사(M)의 가장자리를 거의 대부분 덮을 수도 있으며, 제1 전류 차단층(29b)에 이어질 수도 있다.
투명 전극(33)은, 도 2a에 도시되듯이, 제1 절연층(31)의 일부를 덮을 수 있다. 즉, 제1 절연층(31)은 투명 전극(33) 아래에 배치될 수 있다. 도 2a의 부분 확대 단면도에 도시된 바와 같이, 제1 절연층(31)과 투명 전극(33)은 제1 폭(w1)의 크기로 중첩될 수 있다. 한편, 투명 전극(33)은 p형 반도체층(27)의 가장자리로부터 제2 폭(w2)만큼 이격된다. 일반적으로 투명 전극(33)은 p형 반도체층(27)의 가장자리로부터 이격되며, 예컨대 제2 폭(w2)의 크기를 약 4um일 수 있다. 한편, 금속 이온이 제1 절연층(31)의 하부로 이동하는 것을 효율적으로 방지하기 위해 투명 전극(33)과 제1 절연층(31)이 충분히 중첩할 필요가 있다. 따라서, 제1 폭(w1)은 제2 폭(w2)보다 크며, 예를 들어, 약 5um 이상일 수 있다. 한편, 제2 폭(w2)의 상한은 p형 반도체층(27)의 가장자리 근처에 전류를 분산시킬 수 있도록 제한될 수 있다. 예를 들어, 제2 폭(w2)는 10um 미만일 수 있다.
한편, 제1 절연층(31)은 전류 장벽층(29a) 및 전류 차단층(29b)과 함께 투명 전극(31)을 형성하기 전에 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 절연층(31)은 전류 장벽층(29a) 및 전류 차단층(29b)과 다른 물질로 형성될 수도 있다. 제1 절연층(31)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
본 실시예에서, p형 반도체층(27) 상에 배치되는 절연층들은 전류 장벽층(29a), 전류 차단층(29b) 및 제1 절연층(31)으로 제한될 수 있다. 이에 따라, p형 반도체층(27)의 대부분의 영역은 투명 전극(33) 이외에 다른 물질층으로 덮이지 않으며, 따라서, 절연층들에 의한 광 손실을 줄일 수 있다.
또한, 종래 기술에 따른 보호막은 투명 전극(33)을 덮지만, 본 실시예에서 투명 전극(33) 상에는 어떠한 절연층도 배치되지 않는다. 다만, 본 발명은 이에 한정되는 것은 아니며, 후술하듯이, 제1 절연층(31)의 일부가 투명 전극(21)을 덮을 수도 있다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 발광 다이오드(100)의 다양한 변형예를 설명하기 위한 개략적인 단면도들이다.
우선, 도 3을 참조하면, 앞서 설명한 발광 다이오드(100)에서 제1 절연층(31)은 메사(M) 주위에 노출된 n형 반도체층(23)의 가장자리까지 연장되지만, 본 변형예에서, 제1 절연층(31)은 노출된 n형 반도체층(23)을 부분적으로 덮되, n형 반도체층(23)의 가장자리 근처 영역을 노출시킨다. 제1 절연층(31)이 n형 반도체층(23)의 가장자리로부터 이격되므로, 다이싱 공정에 의해 발광 다이오드를 분할할 때, 제1 절연층(31)이 다이싱 공정에 의해 손상되는 것을 방지할 수 있다.
도 4를 참조하면, 본 변형예에서, 제1 절연층(31)의 일부가 투명 전극(33)을 덮는다. 따라서, 제1 절연층(31)은 투명 전극(33)을 형성한 후에 형성될 것이다. 제1 절연층(31)이 투명 전극(33)을 덮기 때문에, 제2 본딩 패드(37)측에서 금속 이온이 n형 반도체층(23) 측으로 이동하는 것을 더욱 확실하게 차단할 수 있다.
도 5를 참조하면, 본 변형예서, 제1 절연층(31)은 그 측면이 투명 전극(33)의 측면과 마주보도록 배치된다. 따라서, 제1 절연층(31)과 투명 전극(33)은 서로 중첩하지 않는다. 제1 절연층(31)의 측면은 투명 전극(33)의 측면과 접할 수 있으나, 이에 한정되는 것은 아니며, 투명 전극(33)으로부터 이격될 수도 있다.
도 6을 참조하면, 본 변형예에서, 제1 절연층(31)은 p형 반도체층(27) 상에 한정되어 배치되며, 메사(M)의 측면이나 노출된 n형 반도체층(23)을 덮지 않는다. 제1 절연층(31)이 투명 전극(33)과 중첩하지 않도록 배치된 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 제1 절연층(31)의 적어도 일부가 투명 전극(33) 하부 또는 상부에 배치될 수 있다.
도 7a, 도 7b 및 도 7c는 본 발명의 일 실시예에 따른 발광 다이오드의 또 다른 변형예들을 설명하기 위한 개략적인 평면도들이다.
도 7a를 참조하면, 본 실시예에 따른 발광 다이오드(100a)는 도 1의 발광 다이오드와 대체로 유사하나, 제1 절연층(31)이 메사(M)의 가장 자리를 따라 더 연장된 것에 차이가 있다.
제1 절연층(31)은 메사(M)의 양측 가장자리를 따라 연장될 수 있으며, 전류 차단층(29b) 근처까지 이어질 수 있다. 제1 절연층(31)이 투명 전극(33)과 중첩하는 폭(w1)은 대체로 일정할 수 있으며, 5 내지 10um, 더 구체적으로 약 5um일 수 있다. 또한, 제1 절연층(31)은 전류 차단층(29b)으로부터 약 2 내지 5um 이격될 수 있다.
본 실시예에 있어서, 전류 차단층(29b)은 투명 전극(33)으로부터 이격된다. 그러나 본 발명이 이에 한정되는 것은 아니며, 전류 차단층(29b) 또한 투명 전극(33)과 중첩할 수 있다.
한편, 제1 절연층(31)은 메사(M) 근처에 노출된 n형 반도체층(23)을 덮으며, 따라서, 제1 연장부(35a)는 제1 절연층(31) 상부를 지난다. 도시한 바와 같이, 제1 절연층(31)은 n형 반도체층(23)을 노출시키는 복수의 개구부들(31a)을 가질 수 있으며, 제1 연장부(35a)는 복수의 개구부들(31a)을 통해 n형 반도체층(23)에 전기적으로 접속할 수 있다. 복수의 개구부들(31a)은 일정한 간격으로 배치될 수도 있으나, 이에 한정되는 것은 아니며, 서로 다른 간격으로 배치될 수 있다. 예를 들어, 개구부들(31a)은 제1 본딩 패드(35)에서 멀어질 수록 좁은 간격을 갖도록 배치될 수 있으며, 이에 따라, 전류를 더 고르게 분산시킬 수 있다.
도 7b를 참조하면, 본 실시예에 따른 발광 다이오드(100b)는 도 7a의 발광 다이오드(100a)와 대체로 유사하나, 제1 절연층(31)의 왼쪽 끝 단부에 전류 차단층(29b)을 향해 돌출한 돌출부를 더 포함하는 것에 차이가 있다. 이에 따라, 투명 전극(33)과 제1 절연층(31)이 중첩하는 영역을 최대한 확보할 수 있다.
도 7c를 참조하면, 본 실시예에 따른 발광 다이오드(100c)는 도 7a를 참조하여 설명한 발광 다이오드(100a)와 대체로 유사하나, 제1 절연층(31)이 전류 차단층(29b)까지 연장하여 서로 이어진 것에 차이가 있다. 제1 절연층(31)과 전류 차단층(29b)은 동일 공정에서 동일 재료로 함께 형성될 수 있으며, 이들이 서로 이어지도록 함으로써 공정을 단순화할 수 있다.
도 8은 본 발명의 일 실시예에 따른 발광 다이오드의 또 다른 변형예를 설명하기 위한 개략적인 단면도이다.
도 8을 참조하면, 본 실시예에 따른 발광 다이오드(100d)는 도 7c의 발광 다이오드(100c)와 대체로 유사하나, 제1 절연층(31)에 개구부들(31a)이 형성되는 대신, 제1 절연층(31)이 복수의 아일랜드들(31b)로 패터닝된 것에 차이가 있다.
아일랜드들(31b)은 제1 연장부(35a)를 따라 제1 연장부 아래에 배치된다. 따라서, 제1 연장부(35a)는 아일랜드들(31b) 사이에 노출된 n형 반도체층(23)에 전기적으로 접속할 수 있다.
아일랜드들(31b)은 또한 제1 절연층(31)과 마찬가지로 제1 폭(w1)으로 투명 전극(33)과 중첩할 수 있다. 아일랜드들(31b)은 다양한 형상을 가질 수 있으며, 특히, 측면이 경사진 형상을 가질 수 있다. 이에 따라, 제1 연장부(35a)가 아일랜들(31b)의 측면에서 단선되는 것을 방지할 수 있다.
또한, 도 8에, 제1 절연층(31)의 왼쪽 끝 단부가 전류 차단층(29b)에 연결된 것으로 도시하지마나, 도 7a 및 도 7b의 변형예들과 같이, 제1 절연층(31)의 왼쪽 끝 단부가 약 2 내지 5um 이격될 수도 있다.
한편, 앞서 설명한 도 3 내지 도 5의 변형예들은 도 7a, 도 7b, 도 7c 및 도 8의 변형예들에도 적용될 수 있다. 또한, 도 3 내지 도 8을 참조하여 설명한 변형예들은 후술하는 다양한 실시예들에도 유사하게 적용될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드(200)를 설명하기 위한 개략적인 평면도이고, 도 10a 및 도 10b는 각각 도 9의 절취선 D-D' 및 E-E'를 따라 취해진 개략적인 단면도들이다.
도 9, 도 10a 및 도 10b를 참조하면, 본 실시예에 따른 발광 다이오드(200)는 앞서 설명한 발광 다이오드(100)와 대체로 유사하나, 발광 다이오드(200)가 상대적으로 더 넓은 발광 면적을 가지며, 이에 따라, 더 많은 연장부들(35a 및 37b)을 갖는다. 또한, 앞서 설명한 발광 다이오드(100)는 p형 반도체층(27) 상에 배치된 제1 본딩 패드(35)를 포함하나, 본 실시예에 따른 발광 다이오드는 메사(M)에 형성된 그루브 내에 배치된 제1 본딩 패드(35)를 포함한다.
우선, 메사(M)는 그 둘레를 따라 n형 반도체층(23)의 상면을 노출시키도록 n형 반도체층(23)의 일부 영역 상에 배치된다. 메사(M)는 기다란 직사각형 형상을 가질 수 있으며, 도시한 바와 같이, 측면에 요철 패턴을 가질 수 있다.
한편, 메사(M)는 n형 반도체층(23)을 노출시키는 그루브를 포함할 수 있으며, 제1 본딩 패드(35)는 상기 그루브 내에 배치될 수 있다. 제1 연장부들(35a)이 제1 본딩 패드(35)로부터 제2 본딩 패드(37) 측으로 연장된다.
제2 본딩 패드(37)는 제1 본딩 패드(35)에 대향하여 메사(M)의 길이 방향의 일측 끝단 가장자리(길이 방향에 수직한 일측 가장자리) 근처에 배치된다. 본 실시예에서, 노출된 n형 반도체층(23) 영역 중 제2 본딩 패드(37)에 가장 가까운 영역은 메사(M)의 상기 일측 끝단 가장자리 근처에 위치할 수 있다.
제1 절연층(31)은 제2 본딩 패드(37)와 노출된 n형 반도체층(23) 사이의 p형 반도체층(27)의 일부 영역을 덮는다. 특히, 제1 절연층(31)은 노출된 n형 반도체층(23) 영역 중 제2 본딩 패드(37)에 가장 가까운 영역과 제2 본딩 패드(37) 사이의 p형 반도체층의 일부를 덮으며, 메사(M)의 가장자리를 따라 연장할 수 있다. 제1 절연층(31)의 길이는 제2 본딩 패드(37)의 폭보다 크다. 한편, 제1 절연층(31)은 길이 방향에 평행한 가장자리 측으로 연장할 수 있으며, 이에 따라, 제2 본딩 패드(37)의 3면을 둘러쌀 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 길이 방향에 평행한 가장자리는 제1 절연층(31)으로 전혀 덮이지 않을 수도 있다. 예컨대, 메사(M)의 길이 방향에 평행한 가장자리가 제2 본딩 패드(37)로부터 상대적으로 멀리 떨어져 있을 경우, 제1 절연층(31)이 생략되어도 전기적 단락이 쉽게 발생되지 않는다. 따라, 이 경우, 제1 절연층(31)은 단지 길이 방향에 수직한 일측 가장자리 근처에만 배치될 수 있다.
한편, 제1 연장부(35a)를 형성하기 위한 그루브를 통해 n형 반도체층(23)이 노출되며, 그루브에 의해 노출된 n형 반도체층(23)과 제2 본딩 패드(37) 사이에도 전기장이 상대적으로 크게 형성될 수 있다. 따라서, 제1 절연층(31)은 상기 그루브와 상기 제2 본딩 패드(37) 사이에 위치하는 p형 반도체층(27) 영역의 일부를 덮을 수 있다. 제2 본딩 패드(37)가 메사(M)의 둘레를 따라 노출된 n형 반도체층(23)에 비해 그루브에 상대적으로 가깝게 배치된 경우, 메사(M) 가장자리 근처에 배치된 제1 절연층(31)은 생략되고, 제1 절연층(31)은 단지 그루브 근처에만 배치될 수도 있다.
한편, 제2 본딩 패드(37) 및 제2 연장부(37a) 하부에 전류 장벽층(129a)이 배치될 수 있으며, 전류 장벽층(129a)은 앞서 설명한 전류 장벽층(29a)과 같이 투명 전극(33) 하부에 배치될 수 있다.
또한, 전류 장벽층(129b)이 제1 본딩 패드(35)의 하부 영역 내에 부분적으로배치될 수 있으며, 전류 차단층(129c)이 제1 본딩 패드(35) 주위의 그루브 측벽을 덮을 수 있다.
본 실시예에 있어서, 제1 절연층(31)은 투명 전극(33) 하부에 배치되고, 노출된 n형 반도체층(23)의 가장자리까지 연장된 것으로 도시하지만, 앞서, 도 3 내지 도 6을 참조하여 설명한 바와 같이 다양한 변형이 가능하다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드(300)를 설명하기 위한 개략적인 평면도이고, 도 12a 및 도 12b는 각각 도 11의 절취선 F-F' 및 G-G'를 따라 취해진 개략적인 단면도들이다.
도 11, 도 12a 및 도 12b를 참조하면, 상기 발광 다이오드(300)는 앞서 도 9을 참조하여 설명한 발광 다이오드(200)와 대체로 유사하나, 기판(21) 상에 복수의 발광셀들(R1C1~R2C3)이 배치되고, 이들 발광셀들이 서로 전기적으로 연결된 것에 차이가 있다. 이하에서는 중복을 피하기 위해 앞서 설명한 사항과 구별되는 내용에 대해 설명한다.
기판(21)은 도 11의 평면도에서 보듯이 직사각형 또는 정사각형의 외형을 가질 수 있다. 앞의 실시예들에서 기판(21)은 대체로 기다란 형상을 가지나, 본 실시예에서 기판(21)은 대체로 정사각형에 가까운 형상을 갖는다. 그러나 본 실시예가 반드시 이에 한정되는 것은 아니며, 기판(21)의 크기 및 형상은 다양하게 선택될 수 있다.
복수의 발광셀들(R1C1~R2C3)은 기판(21) 상에 배치된다. 각 발광셀은 n형 반도체층(23) 및 상기 n형 반도체층(23) 상에 배치된 메사(M)를 포함한다. 메사(M)는 앞서 설명한 바와 같이, 활성층(25) 및 p형 반도체층(27)을 포함하며, n형 반도체층(23)보다 작은 면적을 가진다.
상기 복수의 발광셀들(R1C1~R2C3)은 메사 식각 영역 및 셀 분리 영역(ISO)에 의해 행렬 구조로 배열될 수 있다. 도면에, 복수의 발광셀들이 2×3 행렬로 배열된 것을 도시하고 있으나, 이에 한정되는 것은 아니며, 2×2 이상의 다양한 행렬로 배열될 수 있다.
한편, 동일한 행에 배열된 발광셀들은 n형 반도체층(23)을 공유할 수 있다. 예를 들어, 제1행에 배열된 발광셀들(R1C1, R1C2, R1C3)은 n형 반도체층을 공유하며, 제2행에 배열된 발광셀들(R2C1, R2C2, R2C3) 또한, n형 반도체층을 공유할 수 있다.
한편, 동일한 열에 배열된 발광셀들은 서로 분리된 n형 반도체층(23)을 가질 수 있다. 예를 들어, 제1열에 배열된 발광셀들(R1C1, R2C1)의 n형 반도체층들(23)은 셀 분리 영역(ISO)에 의해 서로 분리되며, 제2열에 배열된 발광셀들(R1C2, R2C2)의 n형 반도체층들(23) 또한, 셀 분리 영역(ISO)에 의해 서로 분리되며, 제3열에 배열된 발광셀들(R1C3, R2C3)의 n형 반도체층들(23) 또한, 셀 분리 영역(ISO)에 의해 분리된다.
본 실시예에 있어서, 동일한 행에 배열된 발광셀들이 n형 반도체층(23)을 공유함으로써 전류가 특정 열을 따라 집중되는 것을 방지할 수 있다. 즉, 어느 하나의 행 내에서 특정 발광셀을 통해 전류가 집중되더라도 서로 공유된 n형 반도체층(23)을 통해 전류가 재분산될 수 있으며, 따라서, 다음 행의 발광셀들에 전류가 균일하게 분산되어 공급될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니며, 같은 행 내의 발광셀들도 셀 분리 영역에 의해 서로 분리될 수 있다.
투명 전극들(33)은 발광셀들 상에 각각 배치된다. 투명 전극(33)은 p형 반도체층(27)과 대체로 동일한 형상을 가진다. 다만, 투명 전극(33)이 p형 반도체층(27)보다 좁은 면적을 가질 수 있다.
한편, 각 발광셀은 p형 반도체층(27) 및 활성층(25)을 관통하여 n형 반도체층(23)을 노출시키는 그루브를 포함할 수 있다. 그루브는 투명 전극(33), p형 반도체층(27) 및 활성층(25)으로 둘러싸인다. 그루브는 도시한 바와 같이 발광셀의 일측 가장자리에서 타측 가장자리를 향해 기다란 형상을 가질 수 있다. 예를 들어, 도 11에 도시한 바와 같이, 그루브들은 셀 분리 영역(ISO)에 대해 수직한 방향으로 기다란 형상을 가질 수 있다.
발광셀들에 형성되는 그루브들은 대체로 서로 동일한 크기를 가지며, 따라서 그루브들에 의해 노출되는 n형 반도체층들(23)의 노출 영역들 또한 대체로 서로 동일한 크기를 가진다. 또한, 복수의 발광셀들(R1C1~R2C3)은 대체로 서로 동일한 크기를 가지며, 이에 따라, 활성층들(25)은 대체로 서로 동일한 광 생성 영역을 가질 수 있다. 즉, 활성층들(25)이 서로 동일한 외형을 가질 수 있으며, 나아가 동일한 크기의 그루브들이 활성층들(25)을 관통한다. 활성층들(25)의 광 생성 영역들이 서로 동일하므로, 발광셀들에 전류를 균일하게 분산시킬 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 광을 균일하게 생성할 수 있도록 발광셀들의 면적이 조절될 수도 있다. 예를 들어, 제2열에 배치된 발광셀들(R1C2, R2C2)이 제1열 및 제3열에 배치된 발광셀들(R1C1, R2C1, R1C3, R2C3)보다 더 큰 면적을 가질 수 있다.
한편, 도 11에 도시한 바와 같이, 그루브들이 각각 활성층들(25) 내에서 대체로 동일한 위치들에 형성될 수 있으나, 제2 본딩 패드(37)가 형성되는 발광셀(R1C2)의 경우 제2 본딩 패드(37)에 의해 그루브의 위치가 약간 변형될 수 있다. 즉, 제2 본딩 패드(37)로부터의 이격 거리를 확보하기 위해 발광셀(R1C2) 에 형성된 그루브가 다른 발광셀들에 형성된 그루브들에 비해 약간 짧을 수 있다.
제1 및 제2 본딩 패드들(35, 37)은 각각, 도 11에 도시한 바와 같이, 서로 다른 발광셀 영역 내에 배치될 수 있다. 예를 들어, 제1 본딩 패드(35)는 발광셀(R2C2) 영역에 배치되고, 제2 본딩 패드(37)는 발광셀(R1C2) 상에 배치될 수 있다.
한편, 앞서 도 9를 참조하여 설명한 것과 유사하게, 전류 장벽층(129b)이 제1 본딩 패드(35)의 하부 영역 내에 부분적으로 배치되고, 전류 차단층(129c)이 제1 본딩 패드(35) 주위의 메사 측벽을 덮는다. 나아가, 전류 장벽층(129a)이 제2 본딩 패드(37) 및 연장부들(37a) 하부에 배치될 수 있다. 전류 장벽층(129a)은 앞의 실시예들에서 설명한 바와 같이 투명 전극(33)과 p형 반도체층(27) 사이에 배치될 수 있다.
한편, 제1 본딩 패드(35)로부터 연장부들(35a)이 연장되며, 연장부들(35a)은 각 그루브들 내에서 n형 반도체층들(23)에 접촉한다. 또한, 연장부들(35a) 아래에 전류 장벽층들(129d)이 아일랜드 형태로 배치될 수도 있다.
제1 전극 연결부들(37b)은 이웃하는 발광셀들 상의 연장부들(37a)을 서로 전기적으로 연결하며, 제2 전극 연결부들(36)은 이웃하는 제1 연장부(35a)와 제2 연장부(37a)를 전기적으로 연결한다. 제2 전극 연결부들(36)에 의한 전기적 단락을 방지하기 위해, 전류 차단층들(129e)이 제2 전극 연결부들(36) 하부에 각각 배치될 수 있다. 제1 전극 연결부들(37b)은 n형 반도체층(23)으로부터 절연되며, 이를 위해 제1 전극 연결부들(37b) 하부에도 전류 차단층이 배치될 수 있다. 본 실시예에서, 제1 절연층(31)이 제1 전극 연결부들(37b) 하부에 배치된 것으로 도시하였으나, 반드시 이에 한정되는 것은 아니며, 제1 절연층(31)과 이격된 다른 전류 차단층이 배치될 수도 있다.
한편, 본 실시예에서, 제1 절연층(31)은 발광셀(R1C2) 주위에 도 9를 참조하여 설명한 바와 유사하게 배치될 수 있다. 즉, 제1 절연층(31)은 발광셀(R1C2) 상의 메사(M)에 의해 노출된 n형 반도체층(23)과 제2 본딩 패드(37) 사이의 p형 반도체층(27) 영역의 일부를 덮는다. 제1 절연층(31)은 도 11에 도시한 바와 같이 제2 본딩 패드(37)에 인접한 메사(M)의 가장자리로부터 발광셀들 사이의 영역으로 연장할 수 있다. 제1 절연층(31)은 제2 본딩 패드(37)의 3면을 둘러싸도록 배치될 수 있으며, 또한, 메사(M)의 측면 및 노출된 n형 반도체층(23)을 부분적으로 덮을 수 있다. 제1 절연층(31)은 또한 도 3 내지 도 6을 참조하여 설명한 바와 같이 변형될 수 있다.
나아가, 제1 절연층(31)은 추가적으로 제2 본딩 패드(37)와 그루브 사이의 p형 반도체층(27) 영역의 일부를 덮을 수 있다.
도 13은 본 발명의 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 단면도이다.
도 13을 참조하면, 상기 발광 소자는 베이스(210), 제1 및 제2 리드들(221), 본딩 와이어들(231, 233), 리플렉터(231), 발광 다이오드(100), 본딩 와이어들(231, 233) 및 몰딩부(240)를 포함할 수 있다.
베이스(210)는 플라스틱 또는 세라믹 등 다양한 재료로 형성될 수 있으며, 인쇄회로기판 또는 몰딩된 리드프레임일 수 있다.
제1 리드(221) 및 제2 리드(223)는 베이스(210)에 부착된다. 제1 리드(221) 및 제2 리드(223)는 베이스(210)에 인쇄된 인쇄회로이거나 리드 프레임으로부터 제공된 리드들일 수 있다.
발광 다이오드(100)는 베이스(210) 상에 실장될 수 있다. 도시한 바와 같이 발광 다이오드(100)는 제2 리드(223) 상에 실장될 수 있으나, 이에 한정되는 것은 아니며, 제1 리드(221) 상에 실장될 수도 있고, 제1 리드(221) 및 제2 리드(223)로부터 이격되어 베이스(210) 상에 실장될 수도 있다.
본딩 와이어(231)는 발광 다이오드(100)의 제1 본딩 패드(35)에 본딩되고, 본딩 와이어(233)는 제2 본딩 패드(37)에 본딩된다. 도 13에 도시된 바와 같이, 본딩와이어(233)는 제2 본딩 패드(37) 상에 배치된 볼 부분과 이로부터 연장하는 와이어 부분을 포함할 수 있다. 제1 본딩와이어(231) 또한 제1 본딩 패드(35) 상에 배치된 볼 부분과 이로부터 연장하는 와이어 부분을 포함할 수 있다.
본딩 와이어(233)의 볼 부분은 제2 본딩 패드(37) 상부 영역 내에 한정되어 배치되지만, 반드시 이에 한정되는 것은 아니며, 적어도 일 부분이 제2 본딩 패드(37)의 측면측으로 벗어날 수 있다.
상기 본딩 와이어들(231, 233)은 구리 또는 은으로 형성될 수 있다. 구리 또는 은 와이어는 금 와이어에 비해 경제적이므로, 발광 소자 제조 비용을 절감할 수 있다.
발광 다이오드(100)의 금속 마이그레이션 방지층(31)은 적어도 본딩 와이어(233)에 인접한 p형 반도체층(27)의 가장자리를 따라 배치될 수 있으며, 금속이 본딩 패드(233)와 n형 반도체층(23) 사이의 짧은 거리를 따라 이동하는 것을 차단할 수 있다.
리플렉터(211)는 베이스(210) 상에 배치되어 발광 다이오드(100)를 둘러쌀 수 있다. 리플렉터(211)는 경사면을 가질 수 있으며, 발광 다이오드(100)에서 방출된 광을 반사시켜 발광 소자의 발광 효율을 향상시킬 수 있다.
몰딩부(240)는 파장변환 물질을 포함할 수 있으며, 리플렉터(211)로 둘러싸인 영역을 몰딩한다. 따라서, 몰딩부(240)는 본딩 와이어들(231, 233)을 감싸며 제1 및 제2 본딩 패드들(35, 37)에 접할 수 있다. 또한, 몰딩부(240)는 제1 본딩 패드(35)로부터 연장하는 제1 연장부(35a) 및 제2 본딩 패드(37)로부터 연장하는 제2 연장부(37a)에 접한다. 또한, 몰딩부(240)는 제1 절연층(31), 투명 전극(33), 전류 차단층(29b)에 접할 수 있다. 또한, 몇몇 실시예들에 있어서, 몰딩부(240)는 메사(M) 주위에 노출된 n형 반도체층(23)에 부분적으로 접할 수 있다. 본 실시예에 있어서, 몰딩부(240)는 발광 다이오드(100)의 다양한 구성 요소들과 접하는데, 이들 중 투명 전극(33)과 접하는 면적이 가장 넓다. 따라서, 발광 다이오드(100)에서 방출된 광은 주로 투명 전극(33)에서 직접 몰딩부(240)로 입사될 수 있으며, 이에 따라, 발광 소자의 광 효율이 향상된다.
본 실시예에서, 베이스(210) 상에 발광 다이오드(100)가 배치된 것으로 설명하지만, 특별히 발광 다이오드(100)에 한정되는 것은 아니며, 발광 다이오드(100a, 100b, 200, 또는 300)가 배치될 수도 있고, 이들을 변형한 발광 다이오드가 배치될 수도 있다. 또한, 발광 소자는 여기에 설명된 특정 패키지 형태로 제한되는 것은 아니며, 본딩 와이어를 사용하는 다양한 패키지 또는 발광 모듈로 구현될 수 있다.
또한, 발광 소자는 조명 기구, 디스플레이, 자동차 헤드 램프 등 다양한 제품에 실장되어 사용될 수 있다.
(실험예)
제2 본딩 패드(37)의 3면을 둘러싸도록 제1 절연층(31)을 형성한 도 1의 발광 다이오드와 같은 구조의 발광 다이오드를 이용하여 다수의 발광 소자(실시예)를 제작하고, 이를 이용하여 60℃ 상대습도 90% 조건에서 신뢰성 테스트를 수행하였다. 한편, 도 1의 발광 다이오드에서 제1 절연층(31)을 생략한 발광 다이오드를 이용하여 다수의 발광 소자(비교예)를 제작하고 이를 이용하여 실시예와 동일한 조건에서 신뢰성 테스트를 수행하였다. 비교예 및 실시예 모두 실버(은) 와이어를 본딩 와이어로 사용하였다.
비교예에 따른 발광 소자들은 장시간 테스트를 진행함에 따라 많은 시료들에서 누설 전류가 발생하는 경향을 나타내었으며, 소자 불량이 많이 발생했다. 이에 반해, 실시예에 따른 발광 소자들은 누설 전류가 발생하지 않고, 또한 불량이 발생하지 않았다.
도 14a는 비교예에 따른 발광 소자의 고온 고습 신뢰성 테스트 후 불량이 발생한 발광 소자에서 채취한 발광 다이오드의 제2 본딩 패드(37) 주변의 SEM 이미지이고, 도 14b는 본 발명의 실시예에 따른 발광 소자의 고온 고습 신뢰성 테스트 후의 제2 본딩 패드(37) 주변의 광학이미지이다.
도 14a를 참조하면, 사진에서 P1, P2, P3로 박스 처리된 부분들에 실버 응집물이 형성된 것을 확인할 수 있다. 실버 응집물들은 와이어 볼에 가까운 메사의 가장자리 근처에 집중되어 있었다. 이에 반해, 도 14b에 도시한 바와 같이, 와이어가 본딩되는 제2 전극 패드(37) 주변에 제1 절연층(31)이 배치된 실시예에서는 실버 응집물이 관찰되지 않았다.
도 15a는 비교예 및 실시예에 따른 발광 소자의 고온 고습 신뢰성 테스트 시간에 따른 순방향 전압 변화를 보여주는 그래프이다. 비교예의 발광 소자는 실시예의 발광 소자에 비해 신뢰성 테스트 시간이 지남에 따라 순방향 전압이 상당히 증가하였다. 순방향 전압 증가의 원인에 대해서 명확하게 설명하기는 어렵지만, 고온 고습 조건하에서 금속 마이그레이션이 발광 다이오드의 전기적 특성을 불안정하게 하는 것이라 판단된다.
도 15b는 비교예 및 실시예에 따른 발광 소자의 고온 고습 신뢰성 테스트 시간에 따른 광 출력 변화를 보여주는 그래프이다. 비교예의 발광 소자는 실시예의 발광 소자에 비해 신뢰성 테스트 시간이 지남에 따라 광출력이 상대적으로 빠르게 감소하였다.
이상에서, 본 발명의 다양한 실시예들에 대해 설명하였으나, 본 발명은 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 발명의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (25)

  1. n형 반도체층;
    상기 n형 반도체층의 상면을 부분적으로 노출시키도록 상기 n형 반도체층 상에 위치하며, 활성층과 상기 활성층 상에 위치하는 p형 반도체층을 포함하는 메사;
    상기 n형 반도체층에 전기적으로 접속하는 제1 본딩 패드;
    상기 p형 반도체층에 전기적으로 접속하는 와이어 본딩용 제2 본딩 패드; 및
    상기 메사에 의해 노출된 n형 반도체층의 노출 영역과 상기 제2 본딩 패드 사이에 적어도 일부가 배치된 제1 절연층을 포함하되,
    상기 제1 절연층은 상기 메사에 의해 노출된 n형 반도체층의 노출 영역 중 상기 제2 본딩 패드에 가장 가까운 노출 영역과 상기 제2 본딩 패드 사이의 상기 p형 반도체층 영역의 일부를 덮고,
    상기 제1 절연층은 상기 노출된 n형 반도체층에 인접한 상기 p형 반도체층의 가장자리를 따라 배치된 발광 다이오드.
  2. 청구항 1에 있어서,
    상기 제1 절연층은 상기 제2 본딩 패드보다 상기 노출된 n형 반도체층에 더 가깝게 배치된 발광 다이오드.
  3. 청구항 2에 있어서,
    상기 제1 절연층은 상기 노출된 n형 반도체층을 부분적으로 덮는 발광 다이오드.
  4. 청구항 1에 있어서,
    상기 제1 절연층은 상기 제2 본딩 패드의 폭보다 더 긴 길이를 가지는 발광 다이오드.
  5. 청구항 4에 있어서,
    상기 제1 절연층은 상기 제2 본딩 패드의 3면을 둘러싸는 형상을 가지는 발광 다이오드.
  6. 청구항 1에 있어서,
    상기 메사는 기다란 형상을 가지며,
    상기 제2 본딩 패드는 상기 메사 상에 상기 제1 본딩 패드에 대향하여 상기 메사의 길이 방향의 일측 끝단 가장자리 근처에 배치되고,
    상기 제1 절연층은 상기 제2 본딩 패드와 상기 일측 끝단 가장자리 사이의 상기 p형 반도체층 영역의 일부를 덮는 발광 다이오드.
  7. 청구항 6에 있어서,
    상기 제1 절연층은 또한, 상기 일측 끝단 가장자리 근처의 메사 측면 및 노출된 n형 반도체층을 덮는 발광 다이오드.
  8. 청구항 6에 있어서,
    상기 제1 절연층은 상기 일측 끝단 가장자리 근처에서 상기 메사의 가장자리를 따라 길이 방향으로 연장하는 발광 다이오드.
  9. 청구항 8에 있어서,
    상기 메사의 길이 방향을 따라 배치된 제1 절연층 부분의 길이는 상기 제2 본딩 패드의 폭보다 크되, 상기 메사의 최대 길이의 1/2보다 작은 발광 다이오드.
  10. 청구항 1에 있어서,
    상기 메사는 상기 p형 반도체층 및 상기 활성층을 통해 상기 n형 반도체층을 노출시키는 그루브를 포함하고,
    상기 제1 절연층은 상기 그루브와 상기 제2 본딩 패드 사이에 위치하는 상기 p형 반도체층 영역의 일부를 덮는 발광 다이오드.
  11. 청구항 1에 있어서,
    상기 제1 절연층으로부터 이격된 추가 절연층을 더 포함하되,
    상기 메사는 상기 p형 반도체층 및 상기 활성층을 통해 상기 n형 반도체층을 노출시키는 그루브를 포함하고,
    상기 추가 절연층은 상기 그루브와 상기 제2 본딩 패드 사이에 위치하는 상기 p형 반도체층 영역의 일부를 덮는 발광 다이오드.
  12. 청구항 11에 있어서,
    상기 추가 절연층은 상기 그루브의 측벽 일부를 덮는 발광 다이오드.
  13. 청구항 1에 있어서,
    상기 p형 반도체층에 오믹 콘택하는 투명 전극을 더 포함하고,
    상기 제2 본딩 패드는 상기 투명 전극 상에 위치하여 상기 투명 전극에 전기적으로 접속된 발광 다이오드.
  14. 청구항 13에 있어서,
    상기 투명 전극은 상기 제1 절연층의 일부를 덮는 발광 다이오드.
  15. 청구항 14에 있어서,
    상기 투명 전극과 제1 절연층은 제1 폭(w1)의 크기로 중첩하고,
    상기 투명 전극은 상기 p형 반도체층의 가장자리로부터 제2 폭(w2)의 크기로 이격되되,
    상기 제1 폭(w1)이 제2 폭(w2)보다 크되,
    상기 제1 폭(w1)은 10um 이하인 발광 다이오드.
  16. 청구항 15에 있어서,
    상기 제1 폭(w1)은 5um이고,
    상기 제2 폭(w2)은 4um인 발광 다이오드.
  17. 청구항 15에 있어서,
    상기 제1 본딩 패드에서 연장하는 제1 연장부를 더 포함하되,
    상기 제1 연장부는 상기 제1 절연층에 형성된 홀들을 통해 n형 반도체층에 전기적으로 접속하는 발광 다이오드.
  18. 청구항 15에 있어서,
    상기 제1 본딩 패드에서 연장하는 제1 연장부를 더 포함하되,
    상기 제1 절연층은 서로 이격된 복수의 아일랜드들을 포함하고,
    상기 제1 연장부는 상기 아일랜드들 사이의 영역에서 상기 n형 반도체층에 전기적으로 접속하는 발광 다이오드.
  19. 청구항 13에 있어서,
    상기 제1 절연층의 일부는 상기 투명 전극을 덮는 발광 다이오드.
  20. 청구항 13에 있어서,
    상기 제1 절연층의 측면과 상기 투명 전극의 측면은 서로 마주보도록 배치된 발광 다이오드.
  21. n형 반도체층;
    상기 n형 반도체층의 상면을 부분적으로 노출시키도록 상기 n형 반도체층 상에 위치하며, 활성층과 상기 활성층 상에 위치하는 p형 반도체층을 포함하는 메사;
    상기 n형 반도체층에 전기적으로 접속하는 제1 본딩 패드;
    상기 p형 반도체층에 전기적으로 접속하는 제2 본딩 패드;
    상기 제2 본딩 패드에 본딩된 본딩 와이어; 및
    상기 노출된 n형 반도체층과 상기 제2 본딩 패드 사이에 배치된 금속 마이그레이션 방지층을 포함하되,
    상기 금속 마이그레이션 방지층은 상기 제2 본딩 패드로부터 이격되어 상기 제1 본딩 패드에 대향하여 형성되고, 상기 본딩 와이어에 인접한 상기 p형 반도체층의 가장자리를 따라 배치된 발광 소자.
  22. 청구항 21에 있어서,
    상기 금속 마이그레이션 방지층의 길이는 상기 메사의 가장자리 전체 길이의 1/2보다 작은 발광 소자.
  23. 청구항 21에 있어서,
    상기 본딩 와이어는 실버 와이어인 발광 소자.
  24. 베이스;
    상기 베이스에 인접하여 배치된 제1 및 제2 리드들;
    상기 베이스 상에 실장된 청구항 1의 발광 다이오드;
    상기 발광 다이오드를 상기 제1 및 제2 리드들에 전기적으로 연결하는 본딩 와이어들; 및
    상기 발광 다이오드 및 본딩 와이어들을 덮는 몰딩부를 포함하되,
    상기 발광 다이오드는 p형 반도체층 상에 배치된 투명 전극을 포함하고,
    상기 본딩 와이어들은 각각 제1 및 제2 본딩 패드들에 본딩되고,
    상기 몰딩부는 상기 발광 다이오드의 제1 및 제2 본딩 패드들, 상기 투명 전극 및 제1 절연층에 접함과 아울러, 메사에 의해 노출된 n형 반도체층에 부분적으로 접하는 발광 소자.
  25. 청구항 24에 있어서,
    상기 몰딩부와 상기 투명 전극이 접하는 면적이 상기 몰딩부가 상기 발광 다이오드의 다른 구성요소와 접하는 면적보다 큰 발광 다이오드.
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