KR20190130461A - 고편극 커플링을 갖는 반도체 장치 및 그 제조 방법 - Google Patents

고편극 커플링을 갖는 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 채널, 게이트 및 게이트와 채널 사이에 형성되는 멀티 레이어 게이트 절연구조체를 포함한다. 멀티 레이어 게이트 절연구조체는 적어도 하나의 강유전체층(ferroelectric layer) 및 적어도 하나의 절연층(dielectric layer)을 포함한다. 적어도 하나의 강유전체층 및 적어도 하나의 절연층은 적어도 하나의 인터페이스를 공유하고, 고편극 커플링(strong polarization coupling)을 형성한다.

Description

고편극 커플링을 갖는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH STRONG POLARIZATION COUPLING AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 고편극 커플링이 형성된 멀티 레이어 절연구조체를 포함하는 반도체 장치에 관한 것이다.
MOS 디바이스를 더 작은 노드로 스케일링하기 위해, 높은 유전상수(high κ)를 갖는 물질이 게이트 스택에 사용될 수 있다. 예를 들어, 게이트 스택은 채널에 인접한 계면 절연체층(interfacial dielectric layer, IL) 및 계면 절연체층 상에 고유전상수층(high κ layer)을 포함할 수 있다. 계면 절연체층과 고유전상수층의 조합은 등가 산화막 두께(equivalent oxide thickness, EOT)를 갖는다. EOT는 계면 절연체층 및 고유전상수층의 조합과 동일한 효과를 갖는 실리콘 산화물 층의 두께이다. 추가적인 EOT 스케일링을 위한 현재의 방법은 계면 절연체층의 조성(composition)을 변화시켜 계면 절연체층의 κ 값을 증가시키거나 유전 상수가 증가되도록 고유전상수층을 제조하는 것을 포함하고, 이러한 접근 방식은 제한적인 성공을 거두었다. 그러나, 높은 유전상수를 갖는 유전체는 더 높은 유전 상수에 대해 낮은 장벽을 가지므로 누설이 증가한다. 누설 및 이동성(mobility)의 저하뿐만 아니라 절연체 스택에 대한 실질적인 제한으로 인해 EOT 스케일링은 문제가 될 수 있다.
게이트 스택 내에 강유전체층을 갖는 MOS 소자가 또한 제안되었다. 강유전체층을 사용하면 일시적인 음(negative)의 커패시턴스(capacitance)로 인해 60mV/dec 미만의 임계 값 기울기가 발생할 수 있지만, 이는 스위칭 속도 제한 및 강유전성 스위칭에서 소모되는 전력으로 인해 저전력 소자에 유용하지 않을 수 있다.
계면 절연층과 채널과 같이, 강유전체층과 MOS 게이트의 잔여 커패시턴스 사이의 커패시턴스 매칭 조건에 초점을 맞추는 종래의 접근법도 존재하나, 이러한 접근으로부터 안정된 음의 커패시턴스의 원하는 효과가 실현 가능하거나, 예를 들어 동작 중에 강유전체층이 스위칭되는 경우와 같은 다른 이유로 MOS 디바이스가 성능 저하를 겪지 않을 것이라는 것이 명확하지 않다.
따라서, 더 높은 면적 밀도(higher areal densities)로 스케일링될 수 있는 보다 낮은 EOT를 갖는 개선된 MOS 디바이스가 요구된다.
본 발명의 바람직한 실시 예는, 고편극 커플링(strong polarization coupling)을 형성하는 강유전체층 및 절연층이 구비된 멀티 레이어 게이트 절연구조체 및 이를 포함하는 반도체 장치를 통한 향상된 EOT(equivalent oxide thickness) 스케일링 방법을 제공하고자 한다.
본 발명의 실시 예에 따른 반도체 장치는, 채널, 적어도 하나의 강유전체층(ferroelectric layer) 및 적어도 하나의 절연층(dielectric layer)을 포함하는 멀티 레이어 게이트 절연구조체(multilayer gate insulator structure)로서, 적어도 하나의 강유전체층 및 적어도 하나의 절연층은 적어도 하나의 인터페이스를 공유하고, 고편극 커플링(strong polarization coupling)을 형성하는 멀티 레이어 게이트 절연구조체 및 게이트를 포함하되, 멀티 레이어 게이트 절연구조체는 게이트 및 채널 사이에 배치될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 복수의 MOS(Metal Oxide Semiconductor) 디바이스를 포함하되, 복수의 MOS 디바이스 각각은 적어도 하나의 채널, 적어도 하나의 멀티 레이어 게이트 절연구조체 및 적어도 하나의 게이트를 포함하고, 적어도 하나의 멀티 레이어 게이트 절연구조체는 적어도 하나의 강유전체층 및 적어도 하나의 절연층을 포함하고, 적어도 하나의 강유전체층 및 적어도 하나의 절연층은, 적어도 하나의 인터페이스를 공유하고, 고편극 커플링을 형성하고, 멀티 레이어 절연구조체는 게이트 및 채널 사이에 배치될 수 있다.
본 발명의 또 다른 실시 예에 따른 반도체 장치의 제조 방법은, 채널 상에 멀티 레이어 게이트 절연구조체를 형성하는 단계 및 게이트를 형성하는 단계를 포함하되, 멀티 레이어 절연구조체는 게이트와 채널 사이에 형성되고, 멀티 레이어 절연구조체를 형성하는 단계는, 적어도 하나의 강유전체층을 형성하는 단계 및 적어도 하나의 절연층을 형성하는 단계를 포함하되, 적어도 하나의 강유전체층 및 적어도 하나의 절연층은 적어도 하나의 인터페이스를 공유하고, 고편극 커플링을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
도 1a 및 도 1b는 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체를 포함하는 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체를 포함하는 반도체 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체의 일부분을 도시한다.
도 4는 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체의 일부분을 도시한다.
도 5는 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체의 일부분을 도시한다.
도 6은 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체의 제조 방법을 설명하기 위한 순서도이다.
설명의 간략화 및 명확화를 위해, 도면에 도시된 요소는 달리 기술되지 않는 한 반드시 축척대로 도시된 것은 아니라는 것이 이해될 것이다. 예를 들어, 일부 요소의 치수는 명확성을 위해 다른 요소에 비해 과장되어 있다. 또한, 적절한 것으로 판단되는 경우, 대응하는 요소 또는 유사한 요소를 나타내기 위해 도면 간에 도면 부호가 반복되어 도시되었다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명한다. 그러나, 본 발명의 개념은 다른 형태로 구체화 될 수 있으며, 이하에 설명된 실시 예에 한정되는 것으로 해석되어서는 안된다.
본 발명의 실시 예에 다른 반도체 장치는, 적어도 하나의 강유전체층(ferroelectric layer) 및 적어도 하나의 절연층(dielectric layer)을 포함하는 게이트 스택(gate stack)을 가지고, 강유전체층 및 절연층은 고편극 커플링(strong polarization coupling)을 형성할 수 있다. 이하 설명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 실시할 수 있도록 제공되었으며 특허 출원과 그 요구 사항의 일부로 제공된다. 본 명세서에 기재된 예시적인 실시 예들, 그에 대한 원리 및 형태들의 다양한 변형들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 수 있다. 예시적인 실시 예들은 주로 특정한 실시 예에 제공되는 특정한 방법들 및 시스템들로 기술되었다. 하지만, 상기 방법들 및 시스템들은 다른 실시에서도 유효하게 작동할 수 있다.
"예시적인 실시 예", "일 실시 예" 및 "다른 실시 예"와 같은 문구는 복수의 실시 예들뿐만 아니라 동일하거나 다른 실시 예들에 대한 것일 수 있다. 실시 예들은 일정 구성들을 갖는 시스템들 및/또는 장치들에 대하여 기술될 것이다. 하지만, 시스템들 및/또는 장치들은 도시된 구성들보다 많거나 적은 구성들을 포함할 수 있고, 배치 및 구성 들의 형태에 대한 변화가 본 발명의 범위 내에서 이루어질 수 있다. 예시적인 실시 예들은 일정 단계들을 갖는 특정 방법들의 맥락에서 기술될 수 있다. 하지만, 방법 및 시스템은 다른 및/또는 추가적인 단계들을 갖거나 예시적인 실시 예들에 모순되지 않는 다른 순서들의 단계들을 갖는 다른 방법들에서 유효하게 작동할 것이다. 따라서, 본 발명은 도시된 실시예들에 한정할 의도가 아니며, 본 명세서에 기재된 원리들 및 형태들과 모순되지 않는 가장 넓은 범위에 따른다.
본 명세서에서 사용되는 용어는 특정 실시 예를 설명하기 위한 것이며, 본 발명을 제한하려는 것은 아니다. 본 명세서에 사용 된 바와 같이, 단수 형태는 문맥에 달리 명시되지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함" 및/또는 "구성"이라는 용어는 문맥에 달리 명시되지 않는 한 "포함 및/또는 구성되나, 이에 제한되지는 않는다"는 의미를 내포한다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의되지 않은 이상 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하에서 반도체 장치 및 이의 제공 방법이 설명된다. 반도체 장치는 채널, 게이트 및 멀티 레이어 게이트 절연구조체를 포함하고, 멀티 레이어 게이트 절연구조체는 상기 게이트 및 상기 채널 사이에 배치된다. 멀티 레이어 게이트 절연구조체는 적어도 하나의 강유전체층 및 적어도 하나의 절연층을 포함한다. 적어도 하나의 강유전체층 및 적어도 하나의 절연층은 인터페이스를 공유하고, 고편극 커플링을 형성한다.
도 1a 및 도 1b는 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체를 포함하는 반도체 장치(100)를 설명하기 위한 도면이다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시 예에 따른 반도체 장치(100)는 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체(110) 및 어레이(130)에 결합된(integrated) 다수의 반도체 장치들(100A, 100B 및 100C)을 포함한다. 설명의 편의를 위해, 반도체 장치(100, 130)의 일부만이 도시되었고, 도 1a 및 도 2b는 스케일링(scale)되지 않는다. 반도체 장치(100)는 금속 산화물 반도체(MOS) 트랜지스터와 같은 트랜지스터일 수 있다.
반도체 장치(100)는 반도체 기판(102) 상에 형성될 수 있다. 반도체 장치(100)는 적어도 하나의 채널(104), 게이트 절연구조체(106) 및 게이트(120)를 포함할 수 있다. 반도체 장치(100)에 대한 게이트 스택은 게이트 구조체(106) 및 구조체(120)을 포함할 수 있다. 소스, 드레인 및/또는 다른 구성요소들 역시 포함될 수 있다. 게이트 절연구조체(106)는 멀티 레이어 게이트 절연구조체(110)를 포함한다. 몇몇 실시 예에 따라, 게이트 절연구조체(106)는 오직 멀티 레이어 게이트 절연구조체(110)만으로 형성될 수 있다. 다른 실시 예에 따라, 절연구조체(106)는 추가적인 층을 더 포함할 수 있다. 도시된 반도체 장치(100)는 평면 장치(planar device)이다. 다만, 핀펫(finFET), 게이트 올 어라운드 디바이스(gate-all-around device)과 같은 다른 종류의 반도체 장치가 적용될 수 있다. 게이트(120) 및 채널(104)은 알려진 물질(known materials)일 수 있다. 예를 들어, 채널(104)은 Si, SiGe 합금(SiGe alloy), 적어도 하나의 III-V족 물질 및 적어도 하나의 전이 금속 디-칼코겐 화합물(transition metal di-chalcogenide compound) 중 적어도 하나를 포함할 수 있다. 게이트(120)는 스트론튬 루테 네이트 산화물(strontium ruthenate oxide, SRO) 및/또는 TiN과 같은 물질을 포함할 수 있다.
실시 예에 따라, 멀티 레이어 게이트 절연구조체(110)는 단일 절연층 및 단일 강유전체층으로 구성된 이중 레이어(bilayer)일 수 있다. 다른 실시 예에 따라, 멀티 레이어 게이트 절연구조체(110)는 3 이상의 층을 포함할 수 있다. 멀티 레이어 게이트 절연구조체(110)가 3 이상의 층을 포함할 때, 강유전체층(들) 및 절연층(들)은 인터리브(interleaved)될 수 있다. 강유전체층(들) 및 절연층(들)은 인터페이스(들)을 공유한다. 실시 예에 따라, 채널(104)에 가장 인접한 절연층은, 채널(104)과 다른 인터페이스를 공유하는 계면 절연층(interfacial dielectric)일 수 있다. 다른 실시 예에 따라, 강유전체층이 채널(104)과 가깝게 형성될 수 있고, 이 때 강유전체층과 채널(104)이 다른 인터페이스를 공유할 수 있다.
적어도 하나의 강유전체층 및 적어도 하나의 절연층은 고편극 커플링(strong polarization coupling)을 형성한다. 본 명세서에서 "편극"은 인터페이스와 수직으로 인접한 전기적 편극(electrical polarization)을 의미한다. 강유전체층과 절연층 사이의 고편극 커플링은, 인터페이스에 인접하고 수직인 강유전체층의 전기적 편극이 상기 인터페이스에 수직으로 인접한 절연층의 전기적 편극과 강하게 결합(strongly coupled)된 것을 의미한다. 몇몇 실시 예에 따라, 고편극 커플링은 절연층 상에 강유전체층을 에피택셜(epitaxially)하게 형성함으로써 달성된다. 몇몇 실시 예에 따라, 적어도 하나의 강유전체층과 적어도 하나의 절연층 사이의 고편극 커플링은, 적어도 하나의 강유전체층의 적어도 하나의 전기적 편극과 적어도 하나의 절연층의 적어도 하나의 전기적 편극이 서로 20% 이내일 수 있다. 이러한 전기적 편극은 인터페이스에 수직으로 인접한 구성들에 대한 것이다. 몇몇 실시 예에 따라, 강유전체층과 절연층 간의 편극은 서로 2%이내일 수 있다. 고편극 커플링으로 인해, 구조체(110) 내의 적어도 하나의 강유전체층은 작은 편극에서 절연체로서 작용할 수 있다. 따라서, 강유전체-절연체의 조합은 절연층만으로 구성되는 경우보다 높은 유전 상수(κ)를 갖는 고 유전상수 절연체(high-κ dielectric)로서 작용할 수 있다.
도 1b는 장치(130) 내에 결합된 반도체 장치들(100A, 100B 및 100C)을 도시한다. 이 때, 반도체 장치들(100A, 100B 및 100C)은 반도체 장치(도 1A의 100)으로 통합될 수 있다. 3개의 반도체 장치(100a, 100b 및 100c)만이 도시되어 있지만, 다른 (예를 들어, 3 이상의) 개수의 장치가 단일 반도체 장치(130)에 통합될 수 있다. 각각의 반도체 장치들(100A, 100B 및 100C)은 서로 다를 수 있기 때문에, 각각의 반도체 장치들(100A, 100B 및 100C)은 서로 다른 도면부호를 갖는다. 각각의 반도체 장치들(100A, 100B 및 100C)은 도 1a의 반도체 장치 (100)와 유사하며, 도 1a를 참조하여 설명된 것과 유사한 구성 요소를 포함한다.
각각의 반도체 장치들(100A, 100B, 100C)은 채널(104), 게이트 절연구조체(106A, 106B 및 106C) 및 게이트 (120)를 포함하고, 이는 도 1a를 참조하여 설명된 채널(104), 게이트 절연구조체(106) 및 게이트(120)와 유사하게 구성된다. 각각의 반도체 장치들(100A, 100B, 100C)는 본 발명의 실시 예에 대한 명확한 설명을 위해 도시되지 않은 소스 및 드레인과 같은 다른 구성 요소를 포함할 수 있다.
게이트 절연구조체(106A, 106B 및 106C)는 멀티 레이어 게이트 절연구조체(110)와 유사한 멀티 레이어 게이트 절연구조체(110A, 110B 및 110C)를 각각 포함한다. 따라서, 멀티 레이어 게이트 절연구조체(110A, 110B 및 110C)는 적어도 하나의 강유전체층 및 강유전체층과 고편극 커플링을 형성하는 적어도 하나의 인터페이스를 공유하는 적어도 하나의 절연층을 포함한다.
몇몇 실시 예에 따라, 반도체 장치(100A, 100B 및 100C)는 서로 동일할 수 있다. 따라서, 멀티 레이어 게이트 절연구조체(110A, 110B 및 110C)는 동일한 물질들로 형성될 수 있고, 동일한 개수의 층들을 가질 수 있으며, 실질적으로 동일할 수 있다. 그러나, 다른 실시 예에 따라, 멀티 레이어 게이트 절연구조체들(110A, 110B 및 110C)은 서로 상이할 수 있다.
멀티 레이어 게이트 절연구조체(110, 110A, 110B 및 110C)는, 적어도 하나의 절연층 및 적어도 하나의 강유전체층 사이의 고편극 커플링을 형성할 수 있다. 이러한 고편극 커플링은, 절연층 및 강유전체층을 아주 높은 유전 상수(κ)를 갖는 절연체로서 기능하게 할 수 있고, 이러한 경우 강유전체층 내의 히스테리시스(hysteresis)를 방지할 수 있다. 본 발명의 실시 예에 따른 멀티 레이어 게이트 절연구조체(110, 110A, 110B 및 110C)는, 반도체 장치(100)의 게이트 스택에 대한 매우 낮은 누설을 갖도록 매우 높은 유전 상수(κ) 값을 갖도록 할 수 있다. 그리하여, 매우 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 구현할 수 있고, 더 작은 노드로의 스케일링이 개선될 수 있다.
도 1a 및 도 1b에는 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체들을 이용한 평면 장치들이 도시되어 있으나, 반도체 장치의 구조는 이에 한정되지 않는다. 예를 들어, 도 2는 게이트 올 어라운드 구조(gate-all-around geometry)를 갖는 반도체 장치를 도시한다. 반도체 장치(100D)는 반도체 장치(100, 100A, 100B 및/또는 100C)와 유사할 수 있다. 따라서, 반도체 장치(100D)는 채널(104D), 게이트 절연구조체들(106D-1, 106D-2) 및 게이트들(120D-1, 120D-2)을 포함할 수 있고, 이는 각각 도 1A 및 도 1B의 채널(104), 게이트 절연구조체(106, 106A, 106B 및 106C) 및 게이트(120)과 유사할 수 있다. 반도체 장치(100D)는, 실시 예의 명확한 설명을 위해 도시하지 않은 소스 및 드레인과 같은 다른 구성요소를 더 포함할 수 있다.
도시된 바와 같이, 게이트 절연 구조체들(106D-1, 106D-2)은 멀티 레이어 게이트 절연구조체(110D-1, 110D-2)로 구성될 수 있다. 다른 실시 예에 따라, 추가적인 층을 더 포함할 수 있다. 멀티 레이어 게이트 절연구조체(110D-1, 110D-2)는 멀티 레이어 게이트 절연구조체(110, 110A, 110B 및/또는 110C)와 유사할 수 있다. 따라서, 멀티 레이어 게이트 절연구조체(110D-1, 110D-2)는 각각 적어도 하나의 강유전체층, 적어도 하나의 절연층을 포함할 수 있고, 강유전체층 및 절연층은 서로 인터페이스를 공유할 수 있고, 강유전체층 및 절연층은 고편극 커플링을 형성할 수 있다.
실시 예에 따라, 게이트 절연구조체들(100D-1, 110D-2)서로 동일할 수 있다. 다른 실시 예에 따라, 게이트 절연구조체(100D-1)와 게이트 절연구조체(100D-2)는 서로 상이할 수 있다. 따라서, 반도체 장치(100D)는 반도체 장치들(100, 100A, 100B, 100C 및/또는 130)의 장점을 공유할 수 있다. 또한, 본 발명은 고편극 커플링을 형성하는 멀티 레이어 게이트 절연구조체를 포함하는 반도체 장치의 구조에 제한되지 않는다. 예를 들어, finFET은 상술한 게이트 절연구조체를 포함할 수 있다.
도 3은 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체를 도시한다. 도 3을 참조하면, 멀티 레이어 게이트 절연구조체(150)는 도 1a, 도 1b 및 도 2를 참조하여 설명한 구성(110, 110a, 110b, 110c, 110d 및/또는 이와 유사한 구성)을 이용할 수 있다. 멀티 레이어 절연구조체(150)은 절연층(160) 및 이와 인접하게 배치되고, 인터페이스를 공유하는 강유전체층(170)을 포함한다. 몇몇 실시 예에 따라, 절연층(160)은 인터페이스를 공유하는 계면층일 수 있고, 채널 상에 에픽택셜(epitaxially)하게 성장된 구조일 수 잇다. 몇몇 실시 예에 따라, 절연층은 페로브스카이트 산화물(perovskite oxide), SrTiO3, Al2O3, SiO2 및 SiON 중 적어도 하나를 포함할 수 있다. 몇몇 실시 예에 따라, 강유전체층은 강유전성 페로브스카이트(ferroelectric perovskite), Pb(Zr-Ti)O3, BaTiO3, 적어도 하나의 HfO2계 강유전체 물질, Si 도핑된(Si-doped) HfO2 및 강유전성 (Hf-Zr)O2 중 적어도 하나를 포함할 수 있다.
레이어(160) 및 레이어(170)은 고편극 커플링을 형성할 수 있다. 상기 레이어(160)과 레이어(170) 사이의 고편극 커플링은, 레이어(160)과 레이어(170)사이의 인터페이스와 수직으로 인접한 강유전체층(170)의 전기적 편극(electrical polarization)과 레이어(160)과 레이어(170)사이의 인터페이스와 수직으로 인접한 절연층(160)의 전기적 편극의 구성일 수 있다. 이러한 커플링은 레이어(160)와 레이어(170)의 인터페이스에서 발생하고, 따라서 인터페이스와 밀접한 관련이 있다. 몇몇 실시 예에 따라, 인터페이스와 가까운(또는 인접한) 것은, 인터페이스로부터 5 나노미터 내에 위치하는 것을 의미할 수 있다. 다른 실시 예에 따라, 인터페이스에 가까운 것은 인터페이스로부터 2 나노미터 내에 위치하는 것을 의미할 수 있다. 또 다른 실시 예에 따라, 인터페이스에 가까운 것은 인터페이스로부터 1 나노미터 내에 위치하는 것을 의미할 수 있다.
몇몇 실시 예에 따라, 고편극 커플링은 강유전체층(170)의 전기적 편극과 절연층(160)의 전기적 편극이 20% 이내인 것을 의미할 수 있다. 고편극에 대한 기준은 아래 수학식 1과 같이 표현될 수 있다.
Figure pat00001
여기에서, PFE는 절연층(160)과의 인터페이스과 인접하고, 상기 인터페이스에 수직인 강유전체층(170)의 편극 성분(component of the polarization)을 의미한다. PDE는 강유전체층(170)과의 인터페이스와 인접하고, 상기 인터페이스에 수직인 절연층(160)의 편극 성분을 의미한다. PFEMAX는 인터페이스에 수직으로 인접한 강유전체층(170)의 편극의 최대 성분의 절대 값이다. PDEMAX는 인터페이스에 수직으로 인접한 절연층(160)의 편극의 최대 성분의 절대 값이다.
몇몇 실시 예에 따라, 강유전체층(170)의 편극과 절연층(160)의 편극은 10% 이내일 수 있다. 이는 아래 수학식 2와 같이 표현될 수 있다.
Figure pat00002
몇몇 실시 예에 따라, 강유전체층(170)의 편극과 절연층(160)의 편극은 서로 2% 이내일 수 있다. 이러한 조건은 아래 수학식 3과 같이 표현될 수 있다.
Figure pat00003
몇몇 실시 예에 따라, 강유전체층(170)의 편극과 절연층(160)의 편극은 서로 1% 이내일 수 있다. 이러한 조건은 아래 수학식 4와 같이 표현될 수 있다.
Figure pat00004
또한, 강유전체층(170)과 절연층(160) 사이의 고편극 커플링은 인터페이스 편극 커플링 상수(interface polarization coupling constant,
Figure pat00005
), 절연층(160)의 두께(tDE) 및 강유전체층(170)의 두께(tFE) 등으로 표현될 수 있다. 실시 예에 따라, 절연층(160) 및 강유전체층(170)의 결합(combination)은 1 나노미터(nanometer) 이상 및 30 나노미터 이하의 두께를 가질 수 있다. 페로브스카이트 시스템(perovskite system)에서의 SiO2/강유전성 Hf계 산화물(SiO2/ferroelectric Hf-based oxide)의 경우, 절연층(160) 및 강유전체층(170)의 결합된 두께는 5 나노미터 이상 및 40 나노미터 이하를 만족할 수 있다. 이 때, SiO2 절연층(160)은 1.5 나노미터 이상 및 3나노미터 이하일 수 있다. Hf계 산화물인 강유전체층(170)의 두께는 1.5 나노미터 이상 및 6nm 이하를 만족할 수 있다. 강유전체층(170)에 사용되는 강유전성 Hf계 산화물은 강유전체(예를 들어, Si, Al, Y 등)로 도핑된 HfO2 또는 강유전성 (Hf-Zr)O2 (또한, HZO로 표기될 수 있음)일 수 있고, 전형적으로는 Hf0.5Zr0.5O2일 수 있다.
실시 예에 따라, 절연층(160)과 강유전체층(170) 사이의 고편극 커플링은 '
Figure pat00006
>-αFE*tFE' 또는 '
Figure pat00007
>|αFE|*tFE'의 조건을 가질 수 있다. 이 때, αFE, βFE 및 γFE는 강유전체층의 물질 파라미터로 아래 수학식 5로 표현된 Landau 식에 의해 주어진 강유전체의 에너지 근사 값을 통하여 정의된다.
Figure pat00008
여기에서, αFE이 0보다 크고, βFE 또는 γFE는 0보다 작다. 2차 강유전체 상 전이(second order ferroelectric phase transition) 물질에 대하여 βFE는 0보다 크다. 반면에, 1차 강유전체 상 전이(first order ferroelectric phase transition) 물질에 대하여는 βFE가 0보다 작고, γFE가 0보다 크도록 모델링된다.
몇몇 실시 예에 따라, 고편극 커플링은 멀티 레이어 게이트 절연구조체(150)의 전체 시스템 에너지를 의미할 수 있다. 이 때, 결합된(combined) 절연층(160)과 강유전체층(170)의 최저 자유 에너지(lowest free energy)는 절연체의 편극 동작(polarization behavior)의 동작 조건에 상응할 수 있다. 다시 말해서, 멀티 레이어 게이트 절연구조체(150)의 전기적 편극은 히스테리시스한 동작(hysteretic behavior)없이 인가된 전기장(electric field)에 비례할 수 있다.
이러한 고편극 커플링은 MOS 장치와 같은 대부분의 반도체 장치의 게이트 스택에 강유전체층을 사용하는 것과 대조적이다. 종래의 MOS 장치에서, 일반적으로 레이어 사이의 편극 커플링은 거의 존재하지 않거나, 전혀 존재하지 않는다. 비일관적(incoherent)이거나 무질서한 인터페이스에서, 절연층 및 강유전체층의 편극들에 대한 매칭을 유지하는 것은 장점이 없다. 각 레이어는 최적의 편극을 채택하여 자유 에너지를 독립적으로 최소화한다. 이러한 현상은 절연체와 강유전체 사이 또는 반도체와 강유전체 사이의 비일관적 및/또는 무질서한 인터페이스에서 일반적으로 일어난다. 이와 대조적으로, 멀티 레이어 게이트 절연구조체(150)에 대한 고편극 조건은 다음과 같이 설명될 수 있다.
편극 커플링은 하나의 레이어가 강유전체인 에피택셜 페로브스카이트(epitaxial perovskite) 레이어들 사이와 같은 에피택셜 시스템 내에 존재할 수 있다. 몇몇 실시 예에 따라, 절연층(160) 및 강유전체층(170)은 아래 수학식 6의 기준을 충족할 수 있다.
Figure pat00009
수학식 6에서, P10 및 P20은 각각 절연층(160)의 계면 편극(interfacial polarization) 및 강유전체층(170)의 계면 편극이다. 이 때, 계면 편극은 인터페이스에 수직으로 인접한 전술한 편극 구성을 의미한다. 전술한 바와 같이, 파라미터
Figure pat00010
는 편극 커플링(상호 작용)의 강도를 나타내는 커플링 상수이다.
하나 또는 두개의 레이어가 강유전성인 에피택셜 시스템에서, 고계면 커플링(strong interfacial coupling)이 존재할 수 있다. 이 때, 상기 하나 또는 두개의 레이어는 압전성(piezoelectric)일 수 있다. 이러한 시스템에서, 인터페이스 근처의 편극들 간의 차이에 대한 큰 인터페이스 에너지 패널티가 있다. 멀티 레이어 게이트 절연구조체(150)가 얇은 레이어를 포함할 때, 인터페이스 자유 에너지 항(interface free energy term)은 절연층(160) 및 강유전체층(170)의 볼륨 자유 에너지 항(volume free energy term)을 지배(dominate)할 수 있다. 결과적으로, 멀티 레이어 게이트 절연구조체(150)는 서로 다른 레이어들에 걸쳐서 비교적 균일한 편극을 채용할 수 있다. 다시 말해서, 하나의 층(170)이 강유전체이고 다른 층(160)은 강유전체가 아니더라도, 상술한 바와 같이 강하게 커플링될 수 있다.
고편극 커플링에 대한 설명을 더하기 위해, 강유전체층(170)과 절연층(160) 간의 직접 접촉에 대한 단순화된 분석이 설명된다. 멀티 레이어 게이트 절연구조체(150)는 면적 A를 갖는 게이트(120), dDE의 두께를 갖는 절연층(160) 및 dFE의 두께를 갖는 강유전체층(170)을 포함하는 MOS 장치에서 사용될 수 있다. 이 때, 전체 시스템 에너지는 아래 수학식 7과 같이 모델링될 수 있다.
Figure pat00011
수학식 7에서,
Figure pat00012
(
Figure pat00013
> 0)는 인터페이스 편광 커플링의 세기를 의미하는 인터페이스 편광 커플링 상수이고, PDE는 절연층(160)의 편극이고, αDE은 절연층(160)의 물질 파라미터(material parameter, αDE>0)이고, PFE는 강유전체층(170)의 편극이고, αFE,
Figure pat00014
FE 및 γFE는 강유전체층(170)의 물질 파라미터들이다. 이러한 경우, 강유전성 상(ferroelectric phase)의 강유전체층(170)에서 사용되는 물질의 온도에 대하여, αFE<0을 만족한다. 2차(second order) 강유전체 상 전이(ferroelectric phase transition)를 갖는 물질의 경우,
Figure pat00015
FE>0이고, 1차 강유전성 상 전이를 갖는 물질은
Figure pat00016
FE<0 및 γFE>0을 만족하도록 모델링될 수 있다. 작은 편극(small polarization)에서, 아래 수학식 8을 만족한다.
Figure pat00017
따라서, 절연층(160)과 강유전체층(170) 사이의 고편극 커플링에 대한 조건은 아래 수학식 9와 같이 표현될 수 있다.
Figure pat00018
몇몇 실시 예에 따라, 절연층(160)과 강유전체층(170) 사이의 고편극 커플링에 대한 조건은 아래 수학식 10과 같이 표현될 수 있다.
Figure pat00019
실시 예에 따라, ">>"는 적어도 5배 이상 큰 경우를 의미한다. 다른 몇몇 실시 예에 따라, ">>"는 크기가 적어도 한 자리 이상 큰 경우를 의미한다. 다른 몇몇 실시 예에 따라, ">>"는 크기가 2 자리 이상 큰 경우를 의미한다. 다른 몇몇 실시 예에 따라, ">>"는 크기가 3 자리 이상 큰 경우를 의미한다.
몇몇 실시 예에 따라, 고편극 커플링에 대한 조건은 아래 수학식 11을 만족한다.
Figure pat00020
이 경우, 멀티 레이어 게이트 절연구조체(150) 내의 강유전체층(170)은 절연체와 같이 구현될 수 있다. 다시 말해서, 강유전체층(170)은 히스테리시스한 동작(hysteretic behavior) 없이 인가된 전기장(electric field)에 비례할 수 있다.
따라서, 절연층(160) 및 강유전체층(170) 사이의 고편극 커플링은 많은 방식으로 표현될 수 있다. 또한, 이러한 고편극 커플링은 강유전체층(170)의 존재에도 불구하고 적용된 전기장에 비례하고 히스테리시스를 나타내지 않는 전기적 편극을 갖는 멀티 레이어 게이트 절연구조체(150)를 형성할 수 있다. 또한, 이러한 멀티 레이어 게이트 절연구조체(150)는 낮은 누설(leakage)과 결합(combination)하여 매우 높은 유전 상수 κ를 가질 수 있다. 따라서, 멀티 레이어 게이트 절연구조체(150)를 사용하는 MOS 장치와 같은 반도체 장치에서의 EOT 스케일링이 향상될 수 있다.
상술한 내용은 이중 레이어(bilayers)보다 복잡한 스택으로 일반화할 수 있고, 전극과의 상호 작용을 포함할 수 있다. 도 4는 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체(150A)의 예시적인 실시 예를 나타내는 도면이다. 멀티 레이어 게이트 절연구조체(150A)는 도 1a 내지 도 3의 멀티 레이어 게이트 절연구조체(110, 110A, 110B, 110C 및 110D) 및/또는 이와 유사한 구성으로서 사용될 수 있다. 또한, 멀티 레이어 게이트 절연구조체(150A)는 멀티 레이어 게이트 절연구조체(150)와 유사하게 형성될 수 있다. 따라서, 멀티 레이어 게이트 절연구조체(150A)는 인터페이스를 공유하고, 도 3의 절연층(160) 및 강유전체층(170)과 유사하게 형성되는 절연층(160) 및 이에 인접한 강유전체층(170)을 포함한다. 또한, 멀티 게이트 절연구조체(150A)는 강유전체층(170)과의 인터페이스를 공유하는 추가적인 절연층(162)을 포함한다. 따라서, 강유전체층(170)은 절연층(160)과 절연층(162) 사이에 배치된다. 절연층(160) 및 절연층(162)은 동일하거나 상이한 물질로 형성될 수 있다.
절연층(160), 강유전체층(170) 및 절연층(162)은 고편극 커플링을 갖는다. 절연층(160)과 강유전체층(170) 사이의 고편극 커플링은, 절연층(160)과 강유전체층(170) 사이의 인터페이스에 수직으로 인접한 절연층(160)의 전기적 편극과 강하게(strongly) 커플링되는, 절연층(160)과 강유전체층(170) 사이의 인터페이스에 수직으로 인접한 강유전체층(170)의 전기적 편극일 수 있다. 이와 유사하게, 절연층(162)과 강유전체층(170) 사이의 고편극 커플링은, 절연층(162)과 강유전체층(170) 사이의 인터페이스에 수직으로 인접한 절연층(162)의 전기적 편극과 강하게 커플링되는, 절연층(162)과 강유전체층(170) 사이의 인터페이스에 수직으로 인접한 강유전체층(170)의 전기적 편극일 수 있다.
몇몇 실시 예에 따라, 절연층(160), 강유전체층(170) 및 절연층(162)의 전기적 편극은 20% 이내에서 형성될 수 있다. 몇몇 실시 예에 따라, 절연층(160), 강유전체층(170) 및 절연층(162)의 전기적 편극은 10% 이내에서 형성될 수 있다. 몇몇 실시 예에 따라, 절연층(160), 강유전체층(170) 및 절연층(162)의 전기적 편극은 2% 이내에서 형성될 수 있다. 이러한 조건은 상술한 수학식 1 내지 수학식 3과 같이 표현될 수 있다.
또한, 강유전체층(170)과 절연체층(160) 및 절연체층(162) 사이의 고편극 커플링은, 각각의 인터페이스들에 대한 인터페이스 편극 커플링 상수(
Figure pat00021
1 및
Figure pat00022
2), 강유전체층(170)의 두께(tFE) 및 기타 다른 물질 파라미터를 이용하여 표현될 수 있다. 예를 들어, 절연층(160), 강유전체층(170) 및 절연층(162) 사이의 고편극 커플링은 아래 수학식 12와 같이 표현될 수 있다.
Figure pat00023
몇몇 실시 예에 따라, 절연층(160), 강유전체층(170) 및 절연층(162) 사이의 고편극 커플링은 아래 수학식 13과 같이 표현될 수 있다.
Figure pat00024
몇몇 실시 예에 따라, 절연층(160), 강유전체층(170) 및 절연층(162) 사이의 고편극 커플링은 각각의 레이어들의 두께의 합을 이용하여 표현될 수 있다. 예를 들어, 절연층(160), 강유전체층(170) 및 절연층(162) 사이의 고편극 커플링은 아래 수학식 14와 같이 표현될 수 있다.
Figure pat00025
여기에서, dFE는 강유전체층(들)의 총 두께를 의미하고, dDE는 절연체층(들)의 총 두께를 의미하고,
Figure pat00026
는 인터페이스 편극 커플링 상수(interface polarization coupling constant)를 의미한다. 강유전체층(들)의 총 두께는 각각의 강유전체층(170)(도 4의 경우, 단일층의 두께)에 대한 두께의 합이다. 절연층들의 총 두께는 절연층(160) 및 절연층(162)의 두께의 합이다(t160+t162). 몇몇 실시 예에 따라, 고편극 커플링은 강유전체층(170)의 편극이 절연체의 편극과 일치하도록 형성된다. 다시 말해서, 강유전체층(170)의 전기적 편극은 히스테리시스한 동작(hysteretic behavior) 없이 인가된 전기장(electric field)에 비례할 수 있다. 이러한 멀티 레이어 게이트 절연구조체(150A)는 낮은 누설과 함께 매우 높은 유전 상수 κ를 가질 수 있다. 따라서, 멀티 레이어 게이트 절연구조체(150A)를 사용하는 반도체 장치에서의 EOT 스케일링이 향상될 수 있다.
실시 예에 따라, 인터리브된(interleaved) 다른 수의 절연층 및 강유전체층으로 일반화될 수 있다. 예를 들어, 도 5는 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체(150B)의 예시적인 실시 예를 도시하는 다이어그램이다. 멀티 레이어 게이트 절연구조체(150B)는 도 1a 내지 도 3의 멀티 레이어 게이트 절연구조체(110, 110A, 110B, 110C 및 110D) 및/또는 이와 유사한 구성으로서 사용될 수 있다. 또한, 멀티 레이어 게이트 절연구조체(150B)는 멀티 레이어 게이트 절연구조체(150 및/또는 150A)와 유사하게 형성될 수 있다. 따라서, 멀티 레이어 게이트 절연구조체(150B)는 인터페이스를 공유하고, 도 3 및 도 4의 절연층(160 및 162) 및 강유전체층(170)과 유사하게 형성되는 절연층(160 및 162) 및 이에 인접한 강유전체층(170)을 포함한다. 또한, 멀티 레이어 게이트 절연구조체(150B)는 절연층(162)과의 인터페이스를 공유하는 추가적인 강유전체층(172)을 포함한다. 따라서, 강유전체층(170)은 절연층(160 및 162) 사이에 배치된다.
절연층(160), 강유전체층(170), 절연층(162) 및 강유전체층(172)은 고편극 커플링을 갖는다. 절연층(160)과 강유전체층(170) 사이의 고편극 커플링은, 절연층(160)과 강유전체층(170) 사이의 인터페이스에 수직으로 인접한 절연층(160)의 전기적 편극과 강하게(strongly) 커플링되는, 절연층(160)과 강유전체층(170) 사이의 인터페이스에 수직으로 인접한 강유전체층(170)의 전기적 편극일 수 있다. 절연층(162)과 강유전체층(170) 사이의 고편극 커플링은, 절연층(162)과 강유전체층(170) 사이의 인터페이스에 수직으로 인접한 절연층(162)의 전기적 편극과 강하게 커플링되는, 절연층(162)과 강유전체층(170) 사이의 인터페이스에 수직으로 인접한 강유전체층(170)의 전기적 편극일 수 있다. 또한, 절연층(162)과 강유전체층(172) 사이의 고편극 커플링은, 절연층(162)과 강유전체층(172) 사이의 인터페이스에 수직으로 인접한 절연층(162)의 전기적 편극과 강하게 커플링되는, 절연층(162)과 강유전체층(172) 사이의 인터페이스에 수직으로 인접한 강유전체층(172)의 전기적 편극일 수 있다.
몇몇 실시 예에 따라, 모든 강유전체층이 인접한 절연층(들)과의 고편극 커플링을 형성하지는 않는다. 예를 들어, 강유전체층(172)만이 절연층(162)과 강하게 커플링될 수 있다.
상기 고편극 커플링에 따라, 절연층(160), 강유전체층(170), 절연층(162) 및 강유전체층(172)의 전기적 편극은 20% 이내에서 형성될 수 있다. 몇몇 실시 예에 따라, 절연층(160), 강유전체층(170), 절연층(162) 및 강유전체층(172)의 전기적 편극은 10% 이내에서 형성될 수 있다. 몇몇 실시 예에 따라, 절연층(160), 강유전체층(170), 절연층(162) 및 강유전체층(172)의 전기적 편극은 2% 이내에서 형성될 수 있다. 이러한 조건은 상술한 수학식 1 내지 수학식 3과 같이 표현될 수 있다.
대안적으로, 절연층(160), 강유전체층(170), 절연층(162) 및 강유전체층(172) 사이의 고편극 커플링은 레이어들의 두께의 합으로 표현될 수 있다. 실시 예에 따라, 고편극 커플링은 아래 수학식 15와 같이 표현될 수 있다.
Figure pat00027
여기에서, dFE는 강유전체층(들)의 총 두께를 의미하고, dDE는 절연체층(들)의 총 두께를 의미하고,
Figure pat00028
는 인터페이스 편극 커플링 상수(interface polarization coupling constant)를 의미한다. 강유전체층(들)의 총 두께는 각각의 강유전체층(170) 및 강유전체층(172)에 대한 두께의 합(t170+t172)이다. 절연층들의 총 두께는 절연층(160) 및 절연층(162)의 두께의 합(t160+t162)이다.
몇몇 실시 예에 따라, 모든 레이어(160, 162, 170, 172) 사이의 편극 커플링이 강하게 형성되지 않을 수 있다. 대신에, 적어도 하나의 절연층(160, 162)과 적어도 하나의 강유전체층(170, 172) 사이의 편극 커플링이 상기 정의된 고편극 커플링을 형성할 수 있다.
몇몇 실시 예에 따라, 멀티 레이어 게이트 절연구조체는 다른 수의 레이어를 포함할 수 있고, 상기 수학식 15는 다른 수의 절연층 및 강유전체층으로 일반화될 수 있다. 몇몇 실시 예에 따라, 고편극 커플링은 하나 적어도 하나의 강유전체층(170, 172)의 편극이 절연체과 일치하도록 형성된다. 다시 말해서, 강유전체층(170) 및/또는 강유전체층(172)의 전기적 편극(들)은 히스테리시스한 동작(hysteretic behavior) 없이 인가된 전기장(electric field)에 비례할 수 있다. 이러한 멀티 레이어 게이트 절연구조체(150B)는 낮은 누설과 함께 매우 높은 유전 상수 κ를 가질 수 있다. 따라서, 멀티 레이어 게이트 절연구조체(150B)를 사용하는 반도체 장치에서의 EOT 스케일링이 향상될 수 있다.
도 6은 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체를 포함하는 반도체 장치의 제조 방법(200)을 설명하기 위한 순서도이다. 또한, 방법(200)은 반도체 장치(100 및 100D)와 관련하여 설명된다. 그러나, 방법(200)은 다른 반도체 장치와 관련하여 사용될 수 있다. 설명의 단순화를 위해, 생략된 단계가 있을 수 있다. 또한, 각각의 단계들은 도시된 순서와 다른 순서로 수행되거나, 하위 단계를 포함하거나 결합될 수 있다. 또한, 방법(200)은 형성되는 단일 반도체 장치와 관련하여 설명된다. 그러나, 다수의 장치를 실질적으로 동시에 형성하는 것이 더 일반적일 수 있다.
도 1a, 도 2 및 도 5를 참조하면, 202 단계에서, 게이트 절연구조체(106 및 106D)가 채널(104) 상에 제공된다. 202 단계는 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체(110 및 110D)를 제공하는 단계를 포함한다. 따라서, 202 단계는 강유전체층(들) 및 절연층(들)이 인터페이스를 공유하고 상기 정의된 바와 같이 고편극 커플링을 갖도록 적어도 하나의 강유전체층 및 적어도 하나의 절연층을 제공하는 단계를 포함한다. 몇몇 실시 예에 따라, 202 단계는 추가적인 레이어를 형성하는 단계를 더 포함할 수 있다.
204 단계에서, 게이트(120)가 게이트 절연구조체(106 및 106D) 상에 제공된다. 따라서, 멀티 레이어 게이트 절연구조체는 게이트와 채널 사이에 형성된다. 204 단계에서, 반도체 장치들(100, 100A, 100B, 100C 및/또는 100D)이 형성될 수 있다. 장치에 이용되는 게이트 전극의 예는 SRO 및 TiN을 포함할 수 있으나, 이에 한정되지는 않는다. 따라서, 고편극 커플링을 갖는 멀티 레이어 층 게이트 절연구조체를 갖는 평면 장치(planar device), 게이트 올 어라운드 장치(gate-all-around device), finFET 및/또는 다른 반도체 장치가 형성될 수 있다.
도 7은 본 발명의 몇몇 실시 예에 따라 고편극 커플링을 갖는 멀티 레이어 게이트 절연구조체의 제조 방법(210)을 설명하기 위한 순서도이다. 또한, 방법(210)은 도 3 내지 도 5의 멀티 레이어 게이트 절연구조체(150, 150A 및 150B) 및/또는 다른 유사한 멀티 레이어 게이트 절연구조체와 관련하여 설명된다. 설명의　단순화를 위해, 생략된 단계가 있을 수 있다. 또한, 각각의 단계들은 서로 다른 순서로 수행되거나, 하위 단계를 포함하거나 결합될 수 있다. 또한, 방법(210)은 단일 게이트 절연구조체와 관련하여 설명될 수도 있다. 다만, 다수의 장치를 실질적으로 동시에 형성하는 것이 더 일반적일 수 있다.
212 단계에서, 절연층(160)은 채널(104) 상에 제공된다. 따라서, 212 단계는 채널 상에 계면 층(interfacial layer)을 형성한다. SrTiO3, Al2O3, SiO2 및 SiON과 같은 하나 이상의 페로브스카이트 산화물과 같은 물질이 212 단계에서 증착될 수 있다.
214 단계에서, 강유전체층(170)이 절연층(160) 상에 증착된다. 214 단계에서는 상술한 고편극 커플링이 절연층(160) 및 강유전체층(170)사이에 형성되도록 수행된다. 214 단계는 강유전체층(170)을 유전체층(160) 상에 에피택셜(epitaxially)하게 증착하는 단계를 포함할 수 있다. 214 단계에서는, Pb(Zr-Ti)O3 및/또는 BaTiO3와 같은 강유전성 페로브스카이트 및 HfO2 계(HfO2-based) 강유전성 물질(예를 들어, Si 도핑된 HfO2 또는 강유전성 (Hf-Zr)O2)이 제공될 수 있다.
212 단계 및/또는 214 단계는 216 단계를 통해 선택적으로 반복된다. 예를 들어, 멀티 레이어 게이트 절연구조체(150A)의 절연층(162)을 형성하기 위해 212 단계가 반복될 수 있다. 212 단계 및 214 단계는 멀티 레이어 게이트 절연구조체(150B)의 절연층(162) 및 강유전체층(172)을 형성하기 위해 반복될 수 있다. 절연층 및 강유전체층이 인터리빙되고 고편극 커플링을 갖는 구조를 제공하기 위해 추가의 레이어가 증착될 수도 있다. 결과적으로, 구조(110, 110A, 110B, 110C, 110D, 150, 150A 및 150B) 및/또는 이와 유사한 구조가 형성될 수 있고, 이에 따라 상술한 본 발명의 이점이 실현될 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 아래의 특허청구범위에 의해 정의되는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
100: 반도체 장치 102: 반도체 기판
104: 채널 106: 게이트 절연구조체
110: 멀티 레이어 게이트 절연구조체 120:게이트

Claims (19)

  1. 채널;
    적어도 하나의 강유전체층(ferroelectric layer) 및 적어도 하나의 절연층(dielectric layer)을 포함하는 멀티 레이어 게이트 절연구조체(multilayer gate insulator structure)로서, 상기 적어도 하나의 강유전체층 및 상기 적어도 하나의 절연층은 적어도 하나의 인터페이스를 공유하고, 고편극 커플링(strong polarization coupling)을 형성하는 멀티 레이어 게이트 절연구조체; 및
    게이트를 포함하되,
    상기 멀티 레이어 게이트 절연구조체는 상기 게이트 및 상기 채널 사이에 배치되는 반도체 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 강유전체층은 제1 편극을 가지고, 상기 적어도 하나의 절연층은 제2 편극을 가지되,
    상기 고편극 커플링은, 상기 제1 편극 및 상기 제2 편극이 서로 20% 이내가 되도록 형성되는 반도체 장치.
  3. 제2항에 있어서,
    상기 고편극 커플링은, 상기 제1 편극 및 상기 제2 편극이 서로 10% 이내가 되도록 형성되는 반도체 장치.
  4. 제2항에 있어서,
    상기 고편극 커플링은, 상기 제1 편극 및 상기 제2 편극이 서로 2% 이내가 되도록 형성되는 반도체 장치.
  5. 제1항에 있어서,
    상기 적어도 하나의 강유전체층은 제1 강유전체층을 포함하고, 상기 적어도 하나의 절연층은 제1 절연층을 포함하고,
    상기 제1 강유전체층은 상기 제1 절연층과 상기 적어도 하나의 인터페이스 중 제1 인터페이스를 공유하고,
    상기 멀티 레이어 게이트 절연구조체는, -αFE와 tFE의 곱보다 크거나(λ > -αFE*tFE) αFE의 절대 값과 tFE의 곱보다 큰(λ > |αFE|*tFE) 인터페이스 편광 커플링 상수(interface polarization coupling constant, λ)를 갖되,
    αFE는 상기 강유전체층의 물질 상수(material parameter)이고, tFE는 상기 강유전체층의 두께(thickness)인, 반도체 장치.
  6. 제1항에 있어서,
    상기 적어도 하나의 강유전체층은 제1 강유전체층을 포함하고, 상기 적어도 하나의 절연층은 제1 절연층 및 제2 절연층을 포함하고,
    상기 제1 강유전체층은 상기 제1 절연층과 상기 적어도 하나의 인터페이스 중 제1 인터페이스를 공유하고,
    상기 제1 강유전체층은 상기 제2 절연층과 상기 적어도 하나의 인터페이스 중 제2 인터페이스를 공유하고,
    상기 멀티 레이어 게이트 절연구조체는, 상기 제1 인터페이스에 대한 제1 인터페이스 편광 커플링 상수(λ1) 및 상기 제2 인터페이스에 대한 제2 인터페이스 편광 커플링 상수(λ2)를 갖되, 상기 제1 인터페이스 편광 커플링 상수(λ1)와 상기 제2 인터페이스 편광 커플링 상수(λ2)의 합은 -αFE와 tFE의 곱보다 크거나(λ1+λ2 > -αFE*tFE) αFE의 절대 값과 tFE의 곱보다 크고(λ1+λ2 > |αFE|*tFE),
    αFE는 상기 강유전체층의 물질 상수(material parameter)이고, tFE는 상기 강유전체층의 두께(thickness)인, 반도체 장치.
  7. 제1항에 있어서,
    상기 멀티 레이어 게이트 절연구조체는 상기 적어도 하나의 강유전체층의 총 두께(total thickness, dFE), 상기 적어도 하나의 절연층의 총 두께(dDE), 인터페이스 편광 커플링 상수(λ), 상기 적어도 하나의 강유전체층의 물질 상수(αFE) 및 상기 적어도 하나의 절연층의 물질 상수(αDE)를 가지되,
    αDE*dDE > (|αFE|*dFE* λ)/(λ-(|αFE|*dFE))
    을 만족하고,
    상기 적어도 하나의 강유전체층의 총 두께는 각각의 상기 적어도 하나의 강유전체층의 적어도 하나의 두께에 대한 합이고, 상기 적어도 하나의 절연층의 총 두께는 각각의 상기 적어도 하나의 절연층의 적어도 하나의 두께에 대한 합인, 반도체 장치.
  8. 제1항에 있어서,
    상기 적어도 하나의 절연층은 페로브스카이트 산화물(perovskite oxide), SrTiO3, Al2O3, SiO2 및 SiON 중 적어도 하나를 포함하고,
    상기 적어도 하나의 강유전체층은 강유전성 페로브스카이트(ferroelectric perovskite), Pb(Zr-Ti)O3, BaTiO3, 적어도 하나의 HfO2계 강유전성 물질, Si 도핑된(Si-doped) HfO2 및 강유전성 (Hf-Zr)O2 중 적어도 하나를 포함하고,
    상기 채널은 Si, SiGe 합금(SiGe alloy), 적어도 하나의 III-V족 물질 및 적어도 하나의 전이 금속 디-칼코겐 화합물(transition metal di-chalcogenide compound) 중 적어도 하나를 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 적어도 하나의 강유전체층은 상기 적어도 하나의 절연층 상에 에피택셜(epitaxial)하게 형성되는, 반도체 장치.
  10. 제1항에 있어서,
    상기 반도체 장치는 평면 디바이스(planar device), finFET 및 게이트 올 어라운드 디바이스로(gate-all-around device) 중 어느 하나인 반도체 장치.
  11. 제1항에 있어서,
    상기 적어도 하나의 강유전체층 중 적어도 하나는, 히스테리시스(hysteresis)가 없는 적어도 하나의 전기 편극(electrical polarization)을 갖는 반도체 장치.
  12. 복수의 MOS(Metal Oxide Semiconductor) 디바이스를 포함하되,
    상기 복수의 MOS 디바이스 각각은 적어도 하나의 채널, 적어도 하나의 멀티 레이어 게이트 절연구조체 및 적어도 하나의 게이트를 포함하고,
    상기 적어도 하나의 멀티 레이어 게이트 절연구조체는 적어도 하나의 강유전체층 및 적어도 하나의 절연층을 포함하고,
    상기 적어도 하나의 강유전체층 및 상기 적어도 하나의 절연층은, 적어도 하나의 인터페이스를 공유하고, 고편극 커플링을 형성하고,
    상기 멀티 레이어 게이트 절연구조체는 상기 게이트 및 상기 채널 사이에 배치되는 반도체 장치.
  13. 제12항에 있어서,
    상기 적어도 하나의 강유전체층은 제1 편극을 가지고, 상기 적어도 하나의 절연층은 제2 편극을 가지되,
    상기 고편극 커플링은, 상기 제1 편극 및 상기 제2 편극이 서로 20% 이내가 되도록 형성되는 반도체 장치.
  14. 제13항에 있어서,
    상기 고편극 커플링은, 상기 제1 편극 및 상기 제2 편극이 서로 10% 이내가 되도록 형성되는 반도체 장치.
  15. 제12항에 있어서,
    상기 적어도 하나의 절연층은 페로브스카이트 산화물(perovskite oxide), SrTiO3, Al2O3, SiO2 및 SiON 중 적어도 하나를 포함하고,
    상기 적어도 하나의 강유전체층은 강유전성 페로브스카이트(ferroelectric perovskite), Pb(Zr-Ti)O3, BaTiO3, 적어도 하나의 HfO2계 강유전성 물질, Si 도핑된(Si-doped) HfO2 및 강유전성 (Hf-Zr)O2 중 적어도 하나를 포함하고,
    상기 채널은 Si, SiGe 합금(SiGe alloy), 적어도 하나의 III-V족 물질 및 적어도 하나의 전이 금속 디-칼코겐 화합물(transition metal di-chalcogenide compound) 중 적어도 하나를 포함하는 반도체 장치.
  16. 제12항에 있어서,
    상기 적어도 하나의 강유전체층은 상기 적어도 하나의 절연층 상에 에피택셜(epitaxial)하게 형성되는, 반도체 장치.
  17. 반도체 장치의 제조 방법으로서,
    채널 상에 멀티 레이어 게이트 절연구조체를 형성하는 단계 및
    게이트를 형성하는 단계를 포함하되, 상기 멀티 레이어 절연구조체는 상기 게이트와 상기 채널 사이에 형성되고,
    상기 멀티 레이어 게이트 절연구조체를 형성하는 단계는,
    적어도 하나의 강유전체층을 형성하는 단계 및
    적어도 하나의 절연층을 형성하는 단계를 포함하되, 상기 적어도 하나의 강유전체층 및 상기 적어도 하나의 절연층은 적어도 하나의 인터페이스를 공유하고, 고편극 커플링을 형성하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 적어도 하나의 강유전체층은 제1 편극을 갖고, 상기 적어도 하나의 절연층은 제2 편극을 갖고,
    상기 고편극 커플링은, 상기 제1 편극 및 상기 제2 편극이 서로 20% 이내가 되도록 형성되는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 멀티 레이어 게이트 절연구조체는 상기 적어도 하나의 강유전체층의 총 두께(total thickness, dFE), 상기 적어도 하나의 절연층의 총 두께(dDE), 인터페이스 편광 커플링 상수(λ), 상기 적어도 하나의 강유전체층의 물질 상수(αFE) 및 상기 적어도 하나의 절연층의 물질 상수(αDE)를 가지되,
    αDE*dDE > (|αFE|*dFE* λ)/(λ-(|αFE|*dFE))
    을 만족하고,
    상기 적어도 하나의 강유전체층의 총 두께는 각각의 상기 적어도 하나의 강유전체층의 적어도 하나의 두께에 대한 합이고, 상기 적어도 하나의 절연층의 총 두께는 각각의 상기 적어도 하나의 절연층의 적어도 하나의 두께에 대한 합인, 반도체 장치의 제조 방법.
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