KR20190129145A - Ｓｏｉ 웨이퍼를 가공 처리하는 방법 - Google Patents

Ｓｏｉ 웨이퍼를 가공 처리하는 방법 Download PDF

Info

Publication number
KR20190129145A
KR20190129145A KR1020197033430A KR20197033430A KR20190129145A KR 20190129145 A KR20190129145 A KR 20190129145A KR 1020197033430 A KR1020197033430 A KR 1020197033430A KR 20197033430 A KR20197033430 A KR 20197033430A KR 20190129145 A KR20190129145 A KR 20190129145A
Authority
KR
South Korea
Prior art keywords
wafer
reactor
silicon
temperature
soi
Prior art date
Application number
KR1020197033430A
Other languages
English (en)
Inventor
스왑닐 와이. 디후말
로렌스 피. 플래너리
토마스 에이. 투랙
존 에이. 피트니
Original Assignee
글로벌웨이퍼스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 글로벌웨이퍼스 씨오., 엘티디. filed Critical 글로벌웨이퍼스 씨오., 엘티디.
Publication of KR20190129145A publication Critical patent/KR20190129145A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

핸들 웨이퍼, 실리콘층, 및 상기 핸들 웨이퍼와 상기 실리콘층 사이의 유전체층을 포함하는 SOI 구조 위에 에피택셜층을 식각 및/또는 피착 방법이 제공된다. 실리콘층은 상기 구조의 외면을 정의하는 벽개된 표면을 포함한다. 다음에 식각 반응이 속도론적으로 제한되도록 상기 반응기의 온도를 제어하면서 웨이퍼의 상기 벽개된 표면이 식각된다. 다음에 상기 벽개된 표면 위의 피착 속도가 속도론적으로 제한되도록 상기 반응기의 상기 온도를 제어하면서 에피택셜층이 웨이퍼 위에 피착된다.

Description

ＳＯＩ 웨이퍼를 가공 처리하는 방법{METHODS FOR PROCESSING SILICON ON INSULATOR WAFERS}
반도체 웨이퍼는 일반적으로 단결정 잉곳(예를 들어, 실리콘 잉곳)으로부터 준비된 후 개별 웨이퍼로 절단된다. 본 명세서에서는 실리콘으로 제조된 반도체 웨이퍼를 참조하지만, 게르마늄 또는 갈륨비소 등의 기타의 재료 또한 사용될 수 있다.
웨이퍼의 한 종류로서, SOI(silicon-on-insulator) 웨이퍼가 있다. SOI 웨이퍼는 절연층(즉, 산화물층)의 상부에 실리콘 박층을 포함하고, 절연층은 차례로 실리콘 기판 위에 배치된다. SOI 웨이퍼는 SOI 구조의 한 종류이다.
SOI 웨이퍼를 제조하는 일례의 공정은 도너 웨이퍼의 연마된 정면 위에 산화물층을 피착하는 것을 포함한다. 입자들(예를 들어, 수소 원자 또는 수소 및 헬륨 원자의 조합)이 도너 웨이퍼의 정면 아래 특정 깊이에 주입된다. 주입된 입자들은 그것들이 주입된 특정 깊이에서 도너 웨이퍼 내에 벽개면(cleave plane)을 형성한다. 도너 웨이퍼의 표면은 주입 공정 중 웨이퍼 위에 피착된 재료를 제거하기 위해 세정된다.
그 후, 도너 웨이퍼의 정면이 핸들 웨이퍼에 접합되어, 접합 웨이퍼를 형성한다. 도너 웨이퍼 및 핸들 웨이퍼는 웨이퍼 표면을, 예를 들어, 산소 또는 질소를 포함하는 플라스마에 노출시킴으로써 서로 접합된다. 플라스마로의 노출은 흔히 표면 활성화(surface activation)라고 하는 공정에서 표면의 구조를 변경시킨다. 그 후, 웨이퍼들이 서로 압착되어, 그들 사이에 접합이 형성된다. 이 접합은 비교적 약하고, 또 다른 공정이 이루어지기 전에 강화되어야 한다.
일부 공정들에서, 도너 웨이퍼와 핸들 웨이퍼 사이의 접합(즉, 접합 웨이퍼)은 약 300℃와 500℃ 사이의 온도에서 접합 웨이퍼 쌍을 가열 또는 어닐링함으로써 강화된다. 상승 온도는 도너 웨이퍼와 핸들 웨이퍼의 인접 표면 사이에 공유 결합의 형성을 유발하여, 도너 웨이퍼와 핸들 웨이퍼 사이의 접합을 강화시킨다. 접합 웨이퍼의 가열 또는 어닐링과 동시에, 도너 웨이퍼에 먼저 주입된 입자들은 벽개면을 약화시킨다. 그 후, 도너 웨이퍼의 일부가 접합 웨이퍼로부터 벽개면을 따라 분리(즉, 벽개(cleave))되어 SOI 웨이퍼를 형성한다.
먼저, 도너 웨이퍼의 일부를 접합 웨이퍼로부터 떨어지게 당기기 위하여, 기계적 힘이 접합 웨이퍼의 대향하는 면들에 수직으로 인가되는 고정장치(fixture)에 접합 웨이퍼가 배치된다. 몇몇 방법에 따르면, 기계적 힘을 인가하기 위하여 흡착 컵(suction cup)이 사용된다. 도너 웨이퍼의 일부의 분리는 벽개면을 따라 균열의 전파를 개시하기 위하여 벽개면에 접합 웨이퍼의 가장자리에 기계적인 쐐기(wedge)를 적용함으로써 개시된다. 흡착 컵에 의하여 인가된 기계적 힘은 그 후 접합 웨이퍼로부터 도너 웨이퍼의 일부를 당겨, SOI 웨이퍼를 형성한다. 다른 방법에 따르면, 접합 쌍은 그 대신 접합 웨이퍼로부터 도너 웨이퍼의 일부를 분리하기 위해 일정 시간 동안 상승 온도에 노출될 수도 있다. 상승 온도에의 노출은 벽개면을 따라 균열의 개시 및 전파를 유발하여, 도너 웨이퍼의 일부를 분리한다.
그 결과의 SOI 웨이퍼는 핸들 웨이퍼 및 산화물층의 상부에 배치된 실리콘의 박층(벽개 후 남아 있는 도너 웨이퍼의 부분)을 포함한다. 실리콘 박층의 벽개된 표면은 최종 사용 적용에는 부적합한 거친 표면을 갖는다. 표면 손상은 입자 주입 및 그 결과의 실리콘 결정 구조 내의 전위의 결과일 수 있다. 따라서, 벽개된 표면을 매끄럽게 만들기 위한 부가적 공정이 필요하다.
실리콘의 표면층(즉, 벽개된 표면)을 매끄럽고 얇게 만들기 위하여, 종전 공정은 고온 가스 식각(즉, 에피택셜 스무딩(epi-smoothing)) 또는 표면층 위의 실리콘 박층의 피착(즉, 에피택셜 피착(epi-deposition))을 사용했다. 이들 종전 방법에서, 식각 또는 피착은 반응이 이송 제한적인(transport limited)(즉, 반응 속도가 새로운 반응물의 가용도에 의해 제한됨) 온도에서 수행된다. 이러한 이송 제한적 반응은 실리콘 표면층의 가장자리에서 두께 변화(예를 들어, 두께 프로파일에서의 예리한 기울기)를 초래한다. 종전 공정에 의하여 초래된 두께 변화를 없애기 위하여 또 다른 공정이 필요하다. 표면층의 가장자리에서의 두께 변화를 줄이기 위한 종전 시도에서는, 핸들 웨이퍼로부터 노출된 산화물층을 박리하는 것을 포함하였다. 그러나, 핸들 웨이퍼로부터 산화물층을 박리하는 것은 시간 소모적이고 고가이며, 종종 산화물층의 노출되지 않은 부분에 의하여 초래되는 잔여 응력에 기인하는 웨이퍼의 구부러짐(bowing) 또는 휨(warping)을 초래한다.
따라서, 현재의 처리 동작의 단점을 해소하고, 접합 웨이퍼 공정 동작에 사용하기에 적합한 웨이퍼 표면 처리 방법에 대한 충족되지 않은 필요성이 존재한다고 하겠다.
하나의 양태는, 핸들 웨이퍼, 실리콘층, 및 상기 핸들 웨이퍼와 상기 실리콘층 사이의 유전체층을 포함하는 SOI(silicon-on-insulator) 구조를 가공 처리 방법이다. 실리콘층은 구조의 외면을 정의하는 벽개된 표면(cleaved surface)을 포함한다. 본 방법은 반응기 내에 구조를 삽입하는 단계를 포함한다. 그 후, 식각 반응이 속도론적으로 제한되도록 반응기의 온도를 제어하면서 웨이퍼의 벽개된 표면이 식각된다. 그 후, 벽개된 표면 위의 피착 속도가 속도론적으로 제한되도록 반응기의 온도를 제어하면서, 웨이퍼 위에 에피택셜층이 피착된다.
또 다른 양태는, 핸들 웨이퍼, 실리콘층, 및 핸들 웨이퍼와 실리콘층 사이의 유전체층을 포함하는 SOI 구조를 가공 처리 방법이다. 실리콘층은 구조의 외면을 정의하는 벽개된 표면을 포함한다. 본 방법은 반응기 내에 그 구조를 삽입하는 단계를 포함한다. 그 후, 반응기의 온도는 벽개된 표면의 에칭 속도가 속도론적으로 제한되도록 설정된다. 그 후, 상기 반응기 내로 가스 식각제의 흐름이 개시되고, 벽개된 표면이 식각된다.
또 다른 양태는, 핸들 웨이퍼, 실리콘층, 및 핸들 웨이퍼와 실리콘층 사이의 유전체층을 포함하는 SOI 구조를 가공 처리 방법이다. 실리콘층은 구조의 외면을 정의하는 벽개된 표면을 포함한다. 본 방법은 반응기에 구조를 삽입하는 것을 포함한다. 그 후, 반응기의 온도는 벽개된 표면 위의 실리콘 피착 속도가 속도론적으로 제한되도록 설정된다. 그 후, 반응기 내로 피착 가스의 흐름이 개시되고, 실리콘이 구조의 벽개된 표면에 피착된다.
상기 양태와 관련하여 기재된 특징들에 대한 다양한 개선들이 존재한다. 상기 양태에 또 다른 특징이 포함될 수도 있다. 이러한 개선 및 추가의 특징들은 개별적으로 또는 임의의 조합으로 존재할 수 있다. 예를 들어, 도시된 실시예들 중 임의의 것에 관하여 이하에 기재하는 다양한 특징들은 상기 양태들 중 임의의 것에 단독으로 또는 임의의 조합으로 포함될 수 있다.
도면들은 축척대로 되어 있지 않고, 어떤 특징들은 예시의 편의를 위하여 과장되어 있을 수 있다.
도 1a는 도너 실리콘 웨이퍼의 평면도.
도 1b는 도 1a의 도너 실리콘 웨이퍼의 단면도.
도 2는 이온주입 후의 도너 실리콘 웨이퍼의 단면도.
도 3은 핸들 실리콘 웨이퍼에 접합된 도너 실리콘 웨이퍼를 포함하는 접합 웨이퍼의 단면도.
도 4는 도너 웨이퍼의 일부가 제거된 후 도 3의 접합 웨이퍼의 단면도.
도 5는 접합 웨이퍼의 벽개된 표면의 처리 후 도 4의 접합 웨이퍼의 단면도.
도 6은 예시의 편의를 위하여 특징이 과장되게 표현된 도 5의 부분확대도.
도 7은 SOI 웨이퍼 위에 에피택셜 스무딩 공정을 수행하는 방법을 나타낸 흐름도.
도 8은 SOI 웨이퍼 위에 에피택셜 피착 공정을 수행하는 방법을 나타낸 흐름도.
도 9는 접합 웨이퍼의 벽개된 표면의 식각 속도와 온도와의 관계를 나타낸 도면.
도 10a 내지 10c는 상이한 온도에 대한 표면의 중앙으로부터 가변 거리에서의 접합 웨이퍼의 벽개된 표면의 식각 속도 사이의 관계를 나타낸 도면.
도 11은 접합 웨이퍼의 벽개된 표면의 피착 속도와 온도와의 관계를 나타낸 도면.
먼저, 도 1a 및 도 1b를 참조하면, 도너 웨이퍼(110) 및 산화물층(120)이 도시되어 있다. 도 1a는 도너 웨이퍼(110)의 평면도인 반면, 도 1b는 도너 웨이퍼의 단면도이다. 산화물층(120)은 도너 웨이퍼(110)의 정면(112)에 접합된다. 산화물층(120)은 도너 웨이퍼(110)를 산화물층의 성장에 적합한 분위기에 노출시켜 정면(112)의 상부에 성장될 수 있다. 다른 방법으로, 산화물층(120)은 임의의 알려진 화학피착공정을 통하여 정면(112) 위에 피착될 수 있고 절연체(즉, 유전체)로 기능한다.
도 2는 입자들(예를 들어, 수소 원자 또는 수소 원자와 헬륨 원자의 조합)이 주입되고 있는 도너 웨이퍼(110)의 단면도이다. 도너 웨이퍼(110)는 도너 웨이퍼(110)의 정면(112) 아래 특정 깊이까지 입자들이 주입된다. 일부 실시예들에서, 입자들은 이온주입 공정을 통하여 주입되는 수소 또는 헬륨 이온이다. 그 후, 입자들이 주입된 특정 깊이와 같은 정면으로부터의 거리에 도너 웨이퍼(120)의 정면(112) 아래에 벽개면(114)이 형성된다. 벽개면(114)은 도너 웨이퍼의 후속 가열시 이온주입에 의하여 도너 웨이퍼가 실질적으로 약화되는 도너 웨이퍼(110)를 통하는 면(plane)을 정의한다.
도 3은 도너 웨이퍼(110) 및 핸들 웨이퍼(130)의 단면도이다. 도너 웨이퍼(110) 및 핸들 웨이퍼(130)는 친수성 접합 등의 임의의 적합한 방법에 따라 서로 접합된다. 도너 웨이퍼(110) 및 핸들 웨이퍼(130)는 웨이퍼 표면을, 예를 들어, 산소 또는 질소를 포함하는 플라스마에 노출시킴으로써 서로 접합된다. 웨이퍼(110, 130)의 표면은 흔히 표면 활성화라고 하는 공정에서 플라스마에 노출시켜 변경된다. 그 후, 웨이퍼(110, 130)는 서로 압착되어, 그들 사이에 접합이 형성된다. 이 접합은 약하고, 또 다른 공정이 일어나기 전에 강화되어야 한다. 일부 실시예들에서, 핸들 웨이퍼(130)는, 도 6에 잘 나타낸 바와 같이, 산화물 박층(156)에 의하여 덮여 있다. 산화물층(156)은 핸들 웨이퍼를 산화물층의 성장에 적합한 분위기에 노출시켜 핸들 웨이퍼(130)의 상부에 성장될 수 있다.
도너 웨이퍼(110) 및 핸들 웨이퍼(130)는 함께 접합 웨이퍼(140)를 형성한다. 일부 공정에서, 도너 웨이퍼와 핸들 웨이퍼 사이의 친수성 결합(즉, 접합 웨이퍼)은 약 300℃와 500℃ 사이의 온도에서 접합 웨이퍼 쌍을 가열 또는 어닐링함으로써 강화된다. 상승 온도는 도너 웨이퍼와 핸들 웨이퍼의 인접 표면들 사이의 공유 결합의 형성을 유발하여, 도너 웨이퍼와 핸들 웨이퍼 사이의 접합을 강화시킨다. 접합 웨이퍼의 가열 또는 어닐링과 동시에, 도너 웨이퍼 내에 미리 주입된 입자들이 벽개면을 움직이고 약화시키기 시작한다.
도 4는 도 3에 도시된 접합 웨이퍼(140)의 단면도이다. 접합 웨이퍼(140)의 일부는 벽개 공정 중 제거되어, 일반적으로 150으로 참조되는, SOI 웨이퍼의 생성을 가져온다. 다른 방법에 따르면, 접합 쌍은 대신에 접합 웨이퍼로부터 도너 웨이퍼의 일부를 분리하기 위하여 일정 시간 동안 상승 온도에 노출될 수도 있다. 상승 온도에의 노출은 벽개면을 따라 균열을 개시하여 전파하도록 기능하여, 도너 웨이퍼의 일부를 분리한다.
벽개면(114)은 이온주입에 의하여 실질적으로 약화되었기 때문에, 그것은 힘이 가해질 때 그것을 따라 웨이퍼가 쉽게 분리되는 경계선을 정의한다. 일부 실시예들에 따르면, 접합 웨이퍼(140)는 먼저 도너 웨이퍼의 일부를 접합 웨이퍼로부터 떨어지게 당기기 위하여 기계적 힘이 접합 웨이퍼의 대향하는 면들에 수직으로 인가되는 고정장치 내에 배치된다. 일 실시예에서, 기계적 힘을 인가하기 위하여 흡착 컵이 사용된다. 도너 웨이퍼(110)의 일부의 분리는 벽개면을 따라 균열의 전파를 개시하기 위하여 벽개면에 접합 웨이퍼의 가장자리에 기계적 쐐기를 적용함으로써 개시된다. 벽개면의 약화된 구조로 인하여, 접합 웨이퍼(140)가 벽개면을 따라 두 조각으로 분리될 때까지 벽개면(114)을 따라 균열이 전파한다. 그 후, 흡착 컵에 의하여 적용된 기계적 힘은 접합 웨이퍼(140)를 두 조각으로 당긴다. 한 조각은 도너 웨이퍼(110)의 일부만으로 구성된다. 다른 조각은 핸들 웨이퍼(130) 및 그것에 접합한 도너 웨이퍼(110)의 일부로 구성되어, SOI 웨이퍼(150)를 형성한다.
SOI 웨이퍼(150)의 벽개된 표면(152)은 벽개면(114)을 따라 접합 웨이퍼(140)의 분리 후에 생기는 표면을 정의한다. 벽개된 표면(152)은 벽개면(114)을 따른 분리 결과로 손상된 표면을 갖는다. 또 다른 처리가 없다면, 손상은 그 표면을 최종 사용 적용에 부적합하게 만든다. 따라서, 벽개된 표면(152)은 손상을 보수하고 벽개된 표면(152)을 매끄럽게 만들기 위한 추가의 처리 단계를 거치게 된다.
도 5는 매끄러워진 벽개된 표면(152S)을 생성하는, 벽개된 표면(152)의 처리 후의 SOI 웨이퍼(150)의 단면도이다. 도 5에 도시된 바와 같이, 매끄러워진 벽개된 표면(152S)은 균일한 프로파일을 갖는 매끄러운 표면을 갖는다. SOI 웨이퍼(150)의 공정을 도 7 내지 도 9를 참조하여 이하에서 상세하게 설명한다.
도 6은 크게 과장된 부분을 갖는 도 5의 확대된 부분을 나타낸다. 핸들 웨이퍼(130) 위의 산화물층(156), 산화물층(120), 및 매끄러워진 벽개된 표면(152S)의 상대적 두께가 명확화를 위하여 크게 과장되어 있다. 또한, 테라스 영역(160)의 폭 또한 과장되어 있다. 도 6에 도시된 바와 같이, 매끄러워진 벽개된 표면(152S) 및 산화물층(120)은 핸들 웨이퍼(130)의 산화물층(156)의 전체에 걸쳐 연장하지 않는다. 대신에, 매끄러워진 벽개된 표면(152S) 및 인접한 산화물층(120)은 핸들 웨이퍼(130)의 주변 가장자리(158)로부터 방사상으로 내측으로 종단되어, 테라스 영역(160), 및 산화물층(156)이 노출된 상태로 둔다. 산화물층(156)은 핸들 웨이퍼(130)를 둘러싸고 그의 주변 가장자리(158)로부터 방사상으로 외측으로 연장한다. 테라스 영역(160)은 따라서 핸들 웨이퍼(130)의 주변 가장자리(158)에 인접하여 둘러싸는 산화물층(156)의 일부를 포함한다. 일부 실시예들에서 테라스 영역(160)의 폭은 핸들 웨이퍼(130) 두께의 두 배일 수 있다.
전술한 바와 같이, 종전 시스템은 도 5에 도시된 매끄러운 벽개된 표면(152S)을 형성하기 위하여 상승 온도에서 에피택셜 스무딩 및 에피택셜 피착 공정들을 이용한다. 이러한 공정들은 이 공정들의 각각의 화학 반응 속도가 이송 제한적인 온도에서 종전 시스템에서 수행된다. 즉, 화학 반응 속도는, 반응 속도가 화학 반응의 속도론(kinetics)으로만 제한되는 속도론적 제한 반응과 반대로, 새로운 반응물의 가용도(availability)에 의하여 제한된다.
공정의 이송 제한은 핸들 웨이퍼(130)의 주변 가장자리(158)에 인접하는 매끄러워진 표면(152S)의 두께에 가파른 변화도(sharp gradient)를 가져오는 것으로 생각된다. 일부 공정에서, 매끄러워진 표면(152S)의 두께의 가파른 변화도는 핸들 웨이퍼(130)의 가장자리로부터 내측으로 5 mm 내지 10 mm 연장한다.
에피택셜 스무딩 또는 에피택셜 피착 공정의 반응물이 핸들 웨이퍼(130)의 주변 가장자리(158) 근처의 산화물층(156)에 인접하는 매끄러워진 표면(152S)의 가장자리와 접하게 될 때, 가장자리에 인접한 재료의 부재로 인하여 반응 속도가 증가한다. 또한, 에피택셜 스무딩 또는 에피택셜 피착 공정의 반응물은 테라스 영역의 산화물층(156)과 반응하지 않는다. 따라서, 가장자리에서 반응 속도가 증가하는데, 그 이유는 주변 가장자리(158)의 내측에 배치된 매끄러워진 표면(152S)의 다른 영역들에 대하여 가용한 반응물에 비하여 더 많은 양의 가용한 반응물이 있기 때문이다. 또한, 테라스 영역 근처의 매끄러워진 표면(152S) 위의 증가된 반응 속도는 경계층 이론 및/또는 테라스 영역으로부터의 반응물의 측방 확산에 또한 기인한다.
따라서, 에피택셜 피착 공정에서 주변 가장자리(158)에 또는 이 근처에서의 이러한 증가된 반응 속도는 실리콘 피착의 증가 및 이에 상응하여 주변 가장자리에 인접하는 매끄러워진 표면(152S)의 두께 증가를 초래한다. 에피택셜 스무딩 공정에서, 이러한 증가된 반응 속도는 표면으로부터 식각된 실리콘 양의 증가 및 이에 상응하여 주변 가장자리(158)에 인접한 매끄러워진 표면(152S)의 두께의 감소를 초래한다.
도 7은 SOI 웨이퍼(150)의 벽개된 표면(152) 위에 에피택셜 스무딩(즉, 식각) 공정을 수행하는 방법(700)을 나타낸다. 방법(700)은 반응기에 SOI 웨이퍼(150)의 삽입으로 개시한다. SOI 웨이퍼(150)는, 로봇 조작기 등의, 임의의 적절한 장치에 의하여 반응기 내로 삽입될 수 있다. 반응기는 SOI 웨이퍼 위에 에피택셜 스무딩 공정을 수행하기에 적합한 임의의 적절한 에피택셜 피착 및/또는 스무딩 반응기일 수 있다. 반응기는 통상 반응기의 내부를 가열하기 위한 하나 이상의 램프 또는 기타의 장치를 갖는다.
그 후, 블록 720에서 식각 반응이 이송 제한적인 것과 반대로 속도론적으로 제한되도록 반응기 내의 온도가 설정된다. 전술한 바와 같이, 에피택셜 스무딩 반응이 속도론적으로 제한되도록 온도를 설정 및 제어함으로써 SOI 웨이퍼(150)의 벽개된 표면(152) 상의 두께가 더 균일하게 된다. 반응 속도가 속도론적으로 제한되는 경우, SOI 웨이퍼(150)의 중앙에서 외측 가장자리까지의 속도의 차이가 감소한다. SOI 웨이퍼(150)의 가장자리에서 증가하는 대신에, SOI 웨이퍼(150)의 표면에 걸쳐 반응 속도가 비교적 균일하다. 일부 실시예들에 따르면, 식각 반응이 속도론적으로 제한되는 온도는 900℃와 950℃ 사이이다. 또한, 피착 속도의 속도론적 제한에 상응하는 감소된 온도는 또한 더 차가운 오프셋 온도가 사용될 수 있도록 한다. 일부 실시예들에서, 반응기 내에 독립한 온도 제어기를 갖는 세 개의 오프셋 영역이 있다. 세 개의 오프셋 영역은 전방, 측방, 및 후방이다. 온도 균일성을 달성하기 위하여, 오프셋 영역 온도 설정점은 중앙 영역 온도 설정점에 대하여 조절된다. 따라서, 중앙 영역에 대한 더 낮은 설정점은 오프셋 영역들에서 사용되는 더 낮은 설정점을 초래한다.
블록 730에서, 반응기 내로의 가스 식각제의 흐름이 개시된다. 일부 실시예들에 따르면, 가스 식각제의 흐름은 SOI 웨이퍼(150)가 반응기 내로 삽입된 후 즉시 개시된다. 이러한 실시예들에서, 반응기의 온도는 식각 반응이 속도론적으로 제한되도록 하기 위해 적절한 온도에서 이미 설정된다. 가스 식각제는, 일부 실시예들에 따르면, HCl 또는 염소 및 H2의 혼합물일 수 있다.
그 후, 반응기 내로의 가스 식각제의 흐름이 일정 시간 동안 계속된다. 그 시간의 길이는 SOI 웨이퍼의 벽개된 표면(152)으로부터 제거되어야 할 실리콘의 양 및 실리콘이 식각되고 있는 속도에 기초하여 결정될 수 있다. 예를 들어, 식각 속도가 3.0 Å/sec이고, 제거될 실리콘의 양이 900 Å이면, SOI 웨이퍼는 가스 식각제의 흐름이 개시되고 300초 후 반응기에서 탈거되게 된다.
그 후, 원하는 양의 실리콘이 가스 식각제의 흐름에 의하여 제거된 후 가스 식각제의 흐름이 중지된다. 그 후, SOI 웨이퍼(150)가 반응기에서 탈거된다. 일부 실시예들에서, SOI 웨이퍼(150)는 로봇 이송 시스템에 의하여 반응기에서 탈거될 수 있다. 다른 실시예들에서, 도 8에 관련하여 후술하는 바와 같이, SOI 웨이퍼(150)가 반응기 내에 유지되어, 동일한 반응기 내에서 에피택셜 피착 공정을 거치게 될 수 있다.
도 8은 SOI 웨이퍼(150)의 벽개된 표면(152) 위에 에피택셜 피착 공정을 수행하는 방법(800)을 나타낸다. 본 방법(800)은 SOI 웨이퍼(150)의 반응기로의 삽입으로 개시된다. SOI 웨이퍼(150)는 로봇에 의하는 등의 임의의 적절한 장치에 의하여 반응기 내로 삽입될 수 있다. 반응기는 도 7과 관련하여 전술한 것과 동일한 종류일 수 있다. SOI 웨이퍼(150)가 이전에 에피택셜 스무딩 공정을 거쳤던 일부 실시예들에서, 웨이퍼가 이미 반응기 내에 배치되어 있을 수 있다.
그 후, 블록 820에서 반응기 내의 온도는 피착 속도가 이송 제한적인 것과 반대로 속도론적으로 제한되도록 설정된다. 전술한 바와 같이, 피착 속도가 속도론적으로 제한되도록 온도를 설정 및 제어하는 것으로 인해 SOI 웨이퍼(150)의 벽개된 표면(152)에 걸쳐 두께 변화도가 더 균일하게 된다. 피착 속도가 속도론적으로 제한되는 경우, SOI 웨이퍼(150)의 중앙에서 외측 가장자리까지의 실리콘의 피착층의 두께의 차이가 감소한다. SOI 웨이퍼(150)의 가장자리에서 증가하는 대신에, 웨이퍼의 표면에 걸쳐 피착층의 두께가 비교적 균일하다. 트리클로로실란(trichlorosilane)을 사용하는 일부 실시예들에 따르면, 피착 속도가 속도론적으로 제한되는 온도는 약 950℃와 약 1050℃ 사이, 또는 또 다른 실시예에서 약 1000℃이다. 다른 실리콘 소스 가스 종류에 있어서, 속도론적으로 제한되는 온도 범위는 상이할 수 있다. 예를 들어, 다이클로로실란 또는 모노실란과 같은 다른 가스에 있어서, 속도론적으로 제한되는 성장 온도 범위는 트리클로로실란에 대한 것보다 다소 낮다. 또한, 피착 속도의 속도론적 제한에 대응하는 감소된 온도는 또한 반응기 내에서 더 차가운 오프셋 온도가 사용될 수 있도록 한다. 테라스(160) 근처의 벽개된 표면(152)의 두께 프로파일을 효과적으로 제어하기 위하여 더 차가운 오프셋 온도가 사용될 수 있다.
블록 830에서, 피착 가스의 반응기로의 흐름이 개시된다. 피착 가스는 모노실란, 디클로로실란, 트리클로로실란, 테트라클로로실란 중 임의의 것 또는 임의의 다른 적절한 가스일 수 있다. 일부 실시예들에서, 피착 가스는 수소를 포함할 수 있다. 일부 실시예들에 따르면, SOI 웨이퍼(150)가 반응기 내로 삽입된 후 즉시 피착 가스의 흐름이 개시된다. 이러한 실시예들에서, 반응기의 온도는 피착 속도(즉, 성장 속도)가 속도론적으로 제한되도록 하는 적절한 온도에 이미 설정되어 있다. 테라스 영역(160) 근처에서 두께 변화도의 감소 및/또는 제거에 더하여, 피착 속도의 속도론적 제한과 연관된 증가된 온도는 또한 더 큰 유량의 피착 가스의 사용을 가능하게 한다. 또한, 더 큰 유량의 피착 가스는 또한 피착 가스의 감소된 레일리 수(Rayleigh number)에 기인하여 피착 가스의 재순환 흐름의 감소를 초래한다. 감소된 재순환 흐름은 또한 피착 가스에 의해 반응기 벽에 피착되는 실리콘의 양을 감소시킨다.
그 후, 피착 가스의 반응기로의 흐름은 일정 시간 동안 계속된다. 이 시간의 길이는 SOI 웨이퍼의 벽개된 표면(152) 상으로 피착되어야 할 실리콘의 양과 실리콘이 피착되고 있는 속도에 기초하여 결정될 수 있다. 예를 들어, 피착 속도가 220 Å/sec이고, 피착될 실리콘의 양이 13200 Å(1.32 마이크로미터)인 경우, SOI 웨이퍼는 피착 가스의 흐름이 개시되고 60초 후 반응기로부터 탈거되게 된다(또는 피착 가스의 흐름이 중지).
그 후, 원하는 양의 실리콘이 SOI 웨이퍼의 벽개된 표면(152) 위에 피착된 후 피착 가스의 흐름이 중지된다. 그 후, SOI 웨이퍼(150)가 반응기에서 탈거된다. 일부 실시예들에서, SOI 웨이퍼(150)는 로봇 이송 시스템에 의하여 반응기에서 탈거될 수 있다.
도 9에 도시된 도면은 SOI 웨이퍼의 표면의 식각 속도와 온도 사이의 관계를 나타낸다. 도 9에 명확하게 나타낸 바와 같이, 식각 속도는 온도가 950℃ 아래로 감소함에 따라 급격히 감소한다. 약 950℃에서 식각 반응은 이송 제한적인 것을 중단하고 대신에 속도론적으로 제한되는 것으로 생각된다.
도 10a 내지 도 10c에 도시된 도면은 웨이퍼의 중앙으로부터 가변 거리에서의 SOI 웨이퍼(이 경우에 200 mm SOI 웨이퍼)의 표면의 식각 속도 사이의 관계를 도시한다. 도 10a는 1100℃에서 수행된 에피택셜 스무딩 공정에 대한 관계를 나타내는 반면, 도 10b는 950℃에서 수행될 때의 관계를 나타내며, 도 10c는 900℃에서의 관계를 나타낸다.
도 10a 및 도 10b(종전에 사용되는 온도에서의 관계를 나타냄)에 명백하게 나타난 바와 같이, 에피택셜 스무딩 공정 중의 식각 속도는 웨이퍼의 가장자리를 향하여 증가한다. 식각 속도의 이러한 증가는 웨이퍼의 가장자리 또는 이 근처에서 웨이퍼의 두께의 상응하는 감소를 초래하고, 따라서 웨이퍼의 가장자리 또는 이 근처에서의 가파른 두께 변화도를 형성한다. 그러나, 도 10c는 반응이 이송 제한적이지 않고, 속도론적으로 제한되는 도 7에서 앞에 설명한 방법에 따른 식각 속도와 웨이퍼 중앙으로부터의 거리 사이의 관계를 도시한다. 도 10c에서 알 수 있듯이, 웨이퍼의 가장자리 근처에서의 식각 속도의 불균일성은 도 10a 및 도 10b와 비교할 때 거의 네 배 감소된다. 예시적 실시예에서 반응이 이송 제한적이지 않고, 속도론적으로 제한되는 온도는 거의 900℃와 950℃ 사이에 있다.
도 11에 도시된 도면은 SOI 웨이퍼의 표면 위의 피착 속도와 온도 사이의 관계를 나타낸다. 도 11에 명백하게 알 수 있듯이, 피착 속도는 온도가 950℃ 아래로 감소할 때 급격히 감소한다. 약 950℃에서 피착 반응은 이송 제한적인 것을 중단하고 대신에 속도론적으로 제한된다고 생각된다.
본 명세서에 도시되고 기재된 본 발명의 실시예들에서의 동작의 실행 또는 수행 순서는, 달리 명시되지 않는 한, 필수적인 것이 아니다. 즉, 동작은, 달리 명시되지 않는 한, 임의의 순서로 수행될 수 있고 본 발명의 실시예들은 부가적 또는 본 명세서에 개시된 것보다 적은 동작을 포함할 수 있다. 예를 들어, 또 다른 동작 전, 동시, 또는 후에 특정 동작을 실행 또는 수행하는 것은 본 발명의 양태의 범위 내에 있는 것으로 상정된다.
본 발명 또는 이의 실시예(들)의 요소들을 소개함에 있어서, 관사(a, an, the, 및 said)는 하나 이상의 요소들이 존재하는 것을 뜻한다는 것을 의도한다. "포함한다(comprising, including, having)"라는 용어는 포괄적인 의미로서, 나열된 요소들 이외의 부가적 요소들이 존재할 수 있다는 것을 뜻한다.
본 발명의 범위에서 벗어나지 않고 위의 구성에서 다양한 변경이 이루어질 수 있기 때문에, 위의 기재에 포함되고 첨부된 도면에 도시된 모든 것은 예시적으로 해석되어야 하고 한정의 의미로 해석되어서는 아니 된다.

Claims (1)

  1. 제1항에 기재된 장치.
KR1020197033430A 2009-12-29 2010-12-23 Ｓｏｉ 웨이퍼를 가공 처리하는 방법 KR20190129145A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US29078709P 2009-12-29 2009-12-29
US61/290,787 2009-12-29
PCT/US2010/062094 WO2011082116A1 (en) 2009-12-29 2010-12-23 Methods for processing silicon on insulator wafers

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020187036601A Division KR20180137593A (ko) 2009-12-29 2010-12-23 Ｓｏｉ 웨이퍼를 가공 처리하는 방법

Publications (1)

Publication Number Publication Date
KR20190129145A true KR20190129145A (ko) 2019-11-19

Family

ID=43589593

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020177028852A KR102155253B1 (ko) 2009-12-29 2010-12-23 Ｓｏｉ 웨이퍼를 가공 처리하는 방법
KR1020127016847A KR101787552B1 (ko) 2009-12-29 2010-12-23 Ｓｏｉ 웨이퍼를 가공 처리하는 방법
KR1020187036601A KR20180137593A (ko) 2009-12-29 2010-12-23 Ｓｏｉ 웨이퍼를 가공 처리하는 방법
KR1020197033430A KR20190129145A (ko) 2009-12-29 2010-12-23 Ｓｏｉ 웨이퍼를 가공 처리하는 방법

Family Applications Before (3)

Application Number Title Priority Date Filing Date
KR1020177028852A KR102155253B1 (ko) 2009-12-29 2010-12-23 Ｓｏｉ 웨이퍼를 가공 처리하는 방법
KR1020127016847A KR101787552B1 (ko) 2009-12-29 2010-12-23 Ｓｏｉ 웨이퍼를 가공 처리하는 방법
KR1020187036601A KR20180137593A (ko) 2009-12-29 2010-12-23 Ｓｏｉ 웨이퍼를 가공 처리하는 방법

Country Status (8)

Country Link
US (1) US8080464B2 (ko)
EP (1) EP2519962A1 (ko)
JP (1) JP5681209B2 (ko)
KR (4) KR102155253B1 (ko)
CN (1) CN102687237A (ko)
SG (1) SG181556A1 (ko)
TW (1) TWI528443B (ko)
WO (1) WO2011082116A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343379B2 (en) * 2011-10-14 2016-05-17 Sunedison Semiconductor Limited Method to delineate crystal related defects
US9087687B2 (en) * 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
US9202711B2 (en) * 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
CN112420509B (zh) * 2014-12-19 2024-03-19 环球晶圆股份有限公司 用于对半导体结构执行外延平滑工艺的系统和方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258416A (ja) * 1988-04-08 1989-10-16 Nec Corp 気相成長方法
JP3097107B2 (ja) * 1990-07-13 2000-10-10 日本電気株式会社 エピタキシャル成長方法
JPH08162427A (ja) * 1994-12-01 1996-06-21 Mitsubishi Electric Corp 半導体装置の製造方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US6287941B1 (en) 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
JP2003249451A (ja) 2002-02-22 2003-09-05 Mitsubishi Electric Corp エピタキシャル薄膜の形成方法
US7294582B2 (en) 2002-07-19 2007-11-13 Asm International, N.V. Low temperature silicon compound deposition
US6774040B2 (en) * 2002-09-12 2004-08-10 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
CN101124657B (zh) 2005-02-28 2010-04-14 信越半导体股份有限公司 贴合晶圆的制造方法及贴合晶圆
DE102005045339B4 (de) * 2005-09-22 2009-04-02 Siltronic Ag Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben
US7790565B2 (en) * 2006-04-21 2010-09-07 Corning Incorporated Semiconductor on glass insulator made using improved thinning process
US7976723B2 (en) 2007-05-17 2011-07-12 International Business Machines Corporation Method for kinetically controlled etching of copper
US20090032873A1 (en) * 2007-07-30 2009-02-05 Jeffrey Scott Cites Ultra thin single crystalline semiconductor TFT and process for making same

Also Published As

Publication number Publication date
WO2011082116A1 (en) 2011-07-07
CN102687237A (zh) 2012-09-19
EP2519962A1 (en) 2012-11-07
SG181556A1 (en) 2012-07-30
TW201140679A (en) 2011-11-16
JP2013516085A (ja) 2013-05-09
KR20170117612A (ko) 2017-10-23
KR20120094076A (ko) 2012-08-23
KR102155253B1 (ko) 2020-09-11
KR101787552B1 (ko) 2017-10-19
US8080464B2 (en) 2011-12-20
JP5681209B2 (ja) 2015-03-04
KR20180137593A (ko) 2018-12-27
US20110159668A1 (en) 2011-06-30
TWI528443B (zh) 2016-04-01

Similar Documents

Publication Publication Date Title
US7253081B2 (en) Surface finishing of SOI substrates using an EPI process
US6291313B1 (en) Method and device for controlled cleaving process
US7348258B2 (en) Method and device for controlled cleaving process
US6171965B1 (en) Treatment method of cleaved film for the manufacture of substrates
US8859393B2 (en) Methods for in-situ passivation of silicon-on-insulator wafers
KR20080036209A (ko) 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법
JP2019501523A (ja) 滑らかな半導体表面の製造方法
US7470600B2 (en) Method and device for controlled cleaving process
KR20110115570A (ko) 절연체-상-실리콘 구조의 가공 방법
KR101787552B1 (ko) Ｓｏｉ 웨이퍼를 가공 처리하는 방법
US20050247668A1 (en) Method for smoothing a film of material using a ring structure
JP2013516085A5 (ko)

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application