KR20190105041A - 4개의 프로브 저항 측정에 관한 위치 보정을 위한 위치 보정 방법 및 시스템 - Google Patents

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Abstract

본 발명은 멀티-포인트 프로브 및 테스트 샘플을 제공하여 특정 전극 위치들을 설정하는 방법에 관한 것이다. 본 방법은 멀티-포인트 프로브의 전극들 중 2개의 전극 사이의 거리를 측정 또는 결정하는 단계 및 테스트 샘플을 나타내는 저항 모델을 설정하는 단계를 포함한다. 본 방법은 적어도 3개의 상이한 시트 저항 측정을 수행하는 단계 및 저항 모델에 기반하여 대응하는 예측 시트 저항을 상이한 시트 저항 측정 각각에 대해 설정하는 단계를 더 포함한다. 그 후에, 본 방법은 예측된 시트 저항 각각과 이의 대응하는 측정된 시트 저항 사이의 차이를 구성하는 차이들의 세트를 설정하는 단계, 및 거리를 사용하여 테스트 샘플의 표면 상의 멀티-포인트 프로브의 특정 전극 위치들을 도출하고 차이들의 세트의 합을 구성하는 에러 함수를 최소화하여 데이터 맞춤을 수행하는 단계를 포함한다.

Description

4개의 프로브 저항 측정에 관한 위치 보정을 위한 위치 보정 방법 및 시스템
본 발명은 4개의 프로브 저항 측정에 관한 위치 보정을 위한 위치 보정 방법 및 시스템에 관한 것이다.
멀티-전극 프로브들은 보통 테스트 샘플의 하나 이상의 전기적 파라미터를 결정하는 데 사용된다. 그런 측정들을 수행할 때, 멀티-전극 프로브는 전기 접촉을 생성하기 위해 샘플 표면과 접촉하게 된다. 전극들과 샘플 표면 사이의 실제 접촉 로케이션은 각각의 주어진 전극들-표면 맞물림의 설계된 위치들로부터 랜덤 방식으로 항상 상이할 것이고, 이는 기하학적 에러들을 발생시켜, 샘플 전기적 파라미터들 추정의 유한 반복성 및 재현성으로 이어진다. 특히, 동일 선상 전극들을 갖는 멀티-전극 프로브가 사용될 때, 인-라인(in-line) 및 오프-라인(off-line) 위치 에러들을 구별하는 것이 가능하다. 인-라인 위치 에러들은 중요 기여를 제공하는 반면, 오프-라인 위치 에러들은 2차 기여를 제공한다. 본 발명은 특히 멀티-전극 프로브 전기 측정에 대한 인-라인 위치 에러들의 영향을 감소시키기 위한 방법 및 시스템을 제공한다.
전기 전도성 샘플들에 대한 멀티-전극 프로브 측정치들의 위치 에러 보정을 수행하기 위한 현재의 종래 기술 방법들은 문헌(L. J. van der Pauw in the well-known publications Philips Res. Rep. 13, 1 1958 및 Philips Tech. Rev. 20, 220 1958), 및 문헌(D.C. Worledge in Appl. Phys. Lett. 84, 1695 (2004)) 및 미국 특허 출원 US 2004/0183554에 설명되었다. 소위 van der Pauw 방법의 통상적인 공식은 다음 관계에 의존한다:
Figure pct00001
여기서 RA 및 RB는 잘 알려진 A 및 B 구성들에서 행해진 저항 측정들인 반면, R0는 추정될 시트 저항(sheet resistance)이다. D.C. Worledge는 다음과 같이 단순화된 버전을 제공하였다:
Figure pct00002
여기서 α,
Figure pct00003
및
Figure pct00004
는 4개의 설계된 전극 좌표에만 의존하는 계수들이다.
위의 종래 기술 위치 보정 방법들은, 샘플이 단일 층으로 구성된 무한 시트라고 가정한다. 그런 추정이 만족되고 그런 프로브가 2개의 전극 사이의 가장 큰 거리보다 훨씬 더 큰 임의의 샘플 경계로부터 떨어져 위치되면, 종래 기술에서 개발된 위치 보정 방법들은 단일 층 테스트 샘플에 대해 멀티-전극 프로브를 사용할 때 적절하게 작동한다.
그러나, 종래 기술의 2개의 위치 보정 방법이, 전극들 사이의 실제 상대적 거리들을 추정하지 않지만, 시트 저항을 고려할 때, 오히려 측정된 저항 값을 완전히 설명하는 기하학적 대수 항들 사이의 관계에 의존한다는 것이 주목되어야 한다. 다른 말로, 종래 기술 위치 보정 방법들은, 저항 측정 값(RA 및 RB)이 다음과 같이 쓰여질 수 있을 때만 효율적으로 작동한다:
Figure pct00005
그러나, 측정들이 이들 이상적인 조건들, 이를테면 비-전도성 터널링 장벽 층에 의해 분리된 2개 이상의 시트를 포함하는 MTJ(Magnetic Tunnel Junction), 또는 단일 시트의 경계에 가깝거나, 또는 시트가 멀티-전극 프로브와 대략 동일한 크기이거나 단지 약간 더 큰 경우 또는 유사한 기하학적 제약들 하에서 수행되지 않을 때, 위의 방법들은 최상의 경우에만 대략적인 위치 보정을 생성하거나 어떠한 위치 보정도 생성하지 않을 것이거나, 또는 최악의 경우, 측정들은 잘못된 위치 보정으로 인해 왜곡될 것이다.
테스트 샘플의 경계에 접근하는 것은, 전류가 경계에 의해 제한되고 따라서 저항이 경계 가까이에서 더 높을 것이기 때문에 종래 기술의 이상적인 무한 단일 층 가정으로부터 벗어날 것이다. 대응하여, 다층 테스트 샘플을 사용하는 것은 전류가 이들 개별 층 시트 저항 및 전류 주입 전극들로부터의 거리에 따라 다수의 층으로 재분배되게 할 것이고, 이는 단일 무한 시트의 경우에 부재한 특성 길이 스케일(scale)을 도입시킨다.
언급된 경우들 중 2개의 경우에 대한 관련 수학적 모델들은 문헌(D.C. Worledge 및 P.L. Trouilloud에 의한, Appl. Phys. Lett 83 84 (2003) 공개물 - 이 공개물은 평면 터널링 터널(CIPT)을 사용한 MTJ(magnetic tunnel junctions)에 대한 저항 모델을 제시함), 및 US 8,907,690 B2호 및 문헌(D.H. Petersen 등에 의한), J. Appl. Phys. 104 (2008) 공개물 - 이 공개물은 경계 가까이에서의 마이크로-홀 효과 측정에 대한 저항 모델을 설명함)에서 설명된다. 4개-포인트 프로브 측정을 위한 전기 저항 모델이 위의 식과 같이 간단하게 설명될 수 없는 것을 명확하게 알 수 있다.
따라서, 본 발명의 목적은 또한 위에서 언급된 특정 경우들에 대해, 즉 다층 테스트 샘플들을 사용하는 것에 대해 또는 테스트 샘플이 무한인 것으로 고려될 수 없는 경우들에서, 즉 큰 테스트 샘플의 경계에 근접한 경우들에서 또는 테스트 샘플이 4개-포인트 프로브와 비교하여 작을 때 효과적인 기하학적 위치 보정을 가능하게 하는 기술들을 제공하는 것이다. 본 발명자들은, 약 2-3의 프로브 폭들인 경계에 더 근접하여 측정할 때 기존 방법들이 실패하기 시작한다는 것을 발견하였다.
관련된 시스템들 및 방법들은 공개물들, 이를테면 US 6,943,571, US 4,703,252, US 5,691,648, US 6,747,445, US 7,034,519 B2, US 2005/0151552, US 2005/0081609에서 발견될 수 있다. 위에서-언급된 미국 특허 공개물들 모두에 대해 참조가 이루어지고, 이 공개물들 모두는 이로써 모든 목적들을 위해 그 전체가 인용에 의해 본 명세서에 통합된다.
또한, 4개-포인트 프로브를 사용하여 저항 측정들의 위치결정 에러들의 감소를 위한 보정 계수를 계산하기 위한 방법에 관련된 출원자 소유 특허 US 7852093 B2 및 관련 PCT 출원 WO 2007/045246에 대해 참조가 이루어진다. 본 방법은 제1 및 제2 4개-포인트 저항을 측정하고 이들 측정들에 기반하여 보정 계수를 계산하는 것을 포함한다.
게다가, 국제 출원들 WO 2009/030230 A1 및 WO 2012/083955 A1뿐 아니라 문헌들(공개물들인 Micro four point probe Hall effect measurement method, Journal of applied physics 104 (2008), Characterization of magnetic tunnel junction test pads, F.W. Østerberg et al, J. Appl. Phys. 118 2015 및 High precision micro scale Hall effect characterization method using in-line micro four point probes, D.H. Petersen et al.,16th IEEE international conference on advanced thermal processing of semiconductors) 모두는 본 특허 출원에 유용한 배경 정보를 추가로 제공한다.
위의 필요 및 위의 목적은 본 발명의 제1 양상에서 멀티-포인트 프로브 및 테스트 샘플을 제공함으로써 특정 전극 위치들을 설정하는 방법에 의해 달성되는 본 발명의 교시들에 따르고, 멀티-포인트 프로브는 프로브 몸체 및 몸체로부터 평행하게 연장되고 각각 하나의 전극을 포함하는 복수의 프로브 아암(probe arm)을 가지며 복수의 프로브 아암 및 전극은 각각 4개 초과이고, 테스트 샘플은 표면을 정의하고, 방법은:
전극들이 테스트 샘플의 표면과 접촉하도록 멀티-포인트 프로브를 위치결정하는 단계,
멀티-포인트 프로브의 전극들 중 2개의 전극, 바람직하게는 멀티-포인트 프로브의 2개의 최외측 전극 사이의 거리를 결정하는 단계,
테스트 샘플을 나타내는 저항 모델을 설정하는 단계 - 저항 모델은 알려지지 않은 파라미터들로서 포함된 테스트 샘플의 표면에 관한 멀티-포인트 프로브의 특정 전극 위치들을 가지며, 저항 모델은 테스트 샘플을 유한 시트 및/또는 다층 시트로 나타냄 -,
적어도 4개의 상이한 저항 측정을 수행하는 단계 - 저항 측정 각각은:
복수의 전극 중 4개의 상이한 전극을 선택하는 단계,
4개의 상이한 전극을 제1 전극들의 쌍 및 제2 전극들의 쌍으로 분할하는 단계,
제1 전극들의 쌍 사이에 테스트 샘플을 통해 전파되는 전류를 인가하는 단계,
제2 전극들의 쌍 사이에 유도된 전압을 검출하는 단계, 및
전압과 전류의 비율에 기반하여 측정된 저항을 설정하는 단계를 포함함 -,
저항 모델에 기반하여 대응하는 예측된 저항을 상이한 저항 측정 각각에 대해 설정하는 단계,
예측된 저항 각각과 이의 대응하는 측정된 저항 사이의 차이를 구성하는 차이들의 세트를 설정하는 단계, 및
거리를 사용하여 테스트 샘플의 표면 상의 멀티-포인트 프로브의 특정 전극 위치들을 도출하고 차이들의 세트의 합을 구성하는 에러 함수를 최소화하여 데이터 맞춤(fit)을 수행하는 단계를 포함한다.
본 방법은 바람직하게 컴퓨터 구현되고 종래 기술 측정 방법들 및 위치 보정 방법들과 함께 사용될 수 있다. 테스트 샘플이 무한이고 단일 시트인 것이 가정될 수 있는 조건들하에서 측정이 발생하면, 위에서-언급된 종래 기술 방법들이 사용될 수 있는 것이 이해된다. 본 맥락에서, 멀티-포인트 프로브는 멀티-전극 프로브와 동일한 것으로 이해된다. 방법은 전극 위치들의 추정에 의해 전극 위치들을 설정한다.
본 방법에서, 테스트 샘플이 무한 단일 시트라고 가정하는 것이 바람직하지 않은 조건들하에서 측정이 발생한다, 즉 측정이 테스트 시트의 경계에 인접하여 발생할 때 또는 테스트 시트가 다층인 경우가 가정된다. 따라서, 본 경우에 사용될 저항 모델은 무한 시트 및/또는 단일 층을 가정하는 것이 아니라, 비-무한 시트, 즉 유한 시트 및/또는 비-단일 시트, 즉 적어도 2개의 전도성 층을 가진 다층 시트를 가정해야 한다.
본 컴퓨터화된 방법에 사용되는 멀티-포인트 프로브는 일반적으로 관련 기술분야에서 알려져 있고 각각 전극을 가진 적어도 5개의 평행 프로브 아암을 포함한다. 전극은 단순히 프로브 아암과 테스트 샘플 사이의 접촉점이다. 따라서, 전극들은 통상적으로 자신들 사이에 직선을 정의한다. 그러나, 접촉점이 예상된 바가 아니라 예상된 위치로부터의 에러에 의해 상이하도록 프로브 아암/전극의 위치결정에 에러가 있을 수 있다. 방법은, 2개의 프로브 아암, 즉 전극들 사이의 물리적 거리가 예컨대 물리적 측정 또는 다른 방법으로 알려지는 것을 가정한다. 통상적으로, 2개의 최외측 전극 사이의 거리는, 이것이 가장 큰 거리이고 따라서 상대적 에러가 가능한 한 작을 것이기 때문에 사용된다. 다른 말로, 2개의 전극 사이의 거리의 결정은 거리를 가정함으로써 이루어질 수 있다. 그런 가정은 측정들, 데이터 시트들 또는 임의의 적절한 방법에 기반할 수 있다.
저항 모델은 각각의 전극의 전극 위치를 알려지지 않은 변수로서 사용한다. 멀티-포인트 프로브의 프로브 아암들의 수에 의존하여, 다수의 상이하고 독립적인 측정이 이루어질 수 있다. 5개의 프로브 아암 및 대응하는 전극, 즉 특정 최소치를 사용하여, 4개의 독립적인 측정이 이루어질 수 있다. 12개의 프로브 아암 및 대응하는 전극들을 사용하여, 총 11개의 독립적인 측정이 최소로서 이루어질 수 있다. 더 많은 측정들, 이를테면 통상적으로 14개의 측정이 이루어질 수 있다.
각각의 독립적인 측정에 대해, 적어도 5개의 전극 중 4개의 전극이 사용되고, 4개의 전극 중 2개의 전극은 자신들 사이의 전류를 구동하는 데 사용되고 나머지 2개의 전극은 전압을 측정하는 데 사용된다. 이로부터, 저항이 계산될 수 있다. 4개의 전극의 정확한 위치들은 측정 정밀도에 중요하다. 상이한 측정은, 측정들 모두가 4개의 프로브의 상이한 구성들, 즉 전류를 구동하고 전압을 측정하는 것과 관련하여 사용된다는 것을 의미한다.
최소화될 데이터 맞춤의 에러 함수는 멀티-포인트 프로브에 의해 측정된 전기 저항 값들과 모델 예측 사이의 차이의 합이다. 합에 포함될 각각의 차이, 즉 측정된 값과 이의 대응하는 예측 값 사이의 각각의 차이가 양의 값인 것이 이해된다. 그런 차이는 몇몇 방식들로 계산될 수 있다. 차이들의 합을 계산하는 가장 일반적인 방식들은 차이의 제곱의 합을 사용하여 각각의 차이의 절대 값의 합을 사용하거나 또는 2의 거듭제곱보다 더 큰 차이의 임의의 짝수 거듭제곱을 사용하는 것이다. 사용가능한 방법들은 최소 제곱 방법 및 최소 절대 편차 방법을 포함한다.
제1 양상의 추가 실시예에 따르면, 테스트 샘플은 자기 터널 접합을 구성하는 다층 시트이고 저항 모델은 자기 터널 접합을 나타낸다. 다층 시트가 얇은 절연 층에 의해 분리되는 2개의 전도성 층을 가진 시트인 것이 이해된다. 그런 시트는 종래 기술의 이상화된 단일 층 시트에서 벗어날 것이고 따라서, 현재 제안된 위치 보정/결정 방법이 유용하다. 다층 시트들은 예컨대 자기 랜덤 액세스 메모리용 웨이퍼들의 제조에 사용된다.
제1 양상의 추가 실시예에 따르면, 테스트 샘플은 2개 이상의 전도성 층, 이를테면 3개, 4개 또는 5개의 층을 가진다. 2개의 전도성 층은 얇은 절연 막에 의해 분리될 것이다. 층들은 상단 층 및 하단 층으로 표시되고, 여기서 상단 층은 측정이 발생하는, 즉 전극들이 접촉되는 표면을 정의한다. 또한, 3개의 층, 하나의 상단 층, 하나의 중간 층 및 하나의 하단 층을 사용하는 것이 실현가능하다. 상단 층 및 중간 층은 얇은 절연 막에 의해 분리되고 유사하게 또한 중간 층 및 하단 층은 얇은 절연 막에 의해 분리된다. 마찬가지로, 테스트 샘플은 절연 막들에 의해 분리되는 3개 초과의 전도성 층을 포함할 수 있다.
제1 양상의 추가 실시예에 따르면, 하나 초과의 무한 전도성 층에 대한, 즉 자기 터널 접합 및 CIPT(current in plane tunnelling)를 사용하는 저항 모델은 다음과 같이 쓰여질 수 있다:
Figure pct00006
여기서 RT는 상단-층 저항이고, RB는 하단-층 저항이고 λ는 전이 길이이다. K0는 제2 종류의 0차의 수정된 베셀 함수(Bessel function)이다. 값들(xi, yi, zi 및 wi)은 본원에서 주어진 구성에서 프로브 아암들 사이의 거리들이고 λ는 아래에 의해 주어진다.
Figure pct00007
여기서 RA는 저항 면적 곱이다.
제1 양상의 추가 실시예에 따르면, 테스트 샘플은 MRAM 웨이퍼이다. 위에서-언급된 자기 터널 접합은 바람직하게 MRAM 웨이퍼들에 관련하여 사용된다. MRAM은 낮은 전력 소비, 높은 복사 저항, 확장가능 생산, SRAM 같이 빠름 및 비-휘발성, 즉 리프레시(refresh)가 필요하지 않고 빠른 시동을 허용하는 것 같은 기존 RAM 타입들에 비해 몇몇 장점들을 가진다. MRAM에 대한 애플리케이션은 가까운 미래에 CPU들 및 전용 내장 메모리들에서 레벨 3 캐시를 포함하고 먼 미래에서 SRAM 및 DDRAM을 대체한다.
제1 양상의 추가 실시예에 따르면, 전극들은 테스트 샘플의 표면의 경계에 인접하여 위치되고 저항 모델은 마이크로-홀 효과 측정을 나타낸다. 경계, 즉 절연 장벽에 근접하여 마이크로-홀 효과 측정이 종래 기술의 이상화된 단일 무한 층 시트로부터 벗어날 것이고 따라서 현재 제안된 위치 보정/결정 방법이 유용하다는 것이 이해된다.
제1 양상의 추가 실시예에 따르면, 테스트 샘플의 표면은 멀티-포인트 프로브의 2개의 최외측 전극 사이의 거리의 2배 미만으로 임의의 방향으로 연장되거나, 또는 대안적으로, 전극들 중 적어도 하나는 멀티-포인트 프로브의 2개의 최외측 전극 사이의 거리의 2배보다 경계에 더 가깝게 위치된다.
제1 양상의 추가 실시예에 따르면, 저항 모델은 다음과 같다:
Figure pct00008
여기서, R0는 시트 저항이고, RH는 홀 효과 시트 저항이고, xi, yi, zi 및 wi는 주어진 구성에서 프로브 아암들 사이의 거리들이고, l은 동일 선상의 프로브와 평행한 절연 샘플 경계 사이의 거리이다.
제1 양상의 추가 실시예에 따르면, 테스트 샘플은 반도체 재료이다. 통상적으로, 측정들은 실리콘 웨이퍼 또는 게르마늄 웨이퍼 상에서 이루어진다.
제1 양상의 추가 실시예에 따르면, 복수의 프로브 아암 및 전극은 각각 5-100개, 바람직하게 6-50개, 더 바람직하게 8-25개, 가장 바람직하게 10-15개, 이를테면 12개이다. 4개 초과의 프로브 아암 및 연관된 전극은 충분한 수의 독립적인 측정들을 달성하기 위해 요구된다. 더 많은 프로브 아암들이 사용되고, 더 많은 독립적인 측정들이 획득될 수 있다. 이상적으로, 12개의 프로브 아암 및 전극이 사용된다.
제1 양상의 추가 실시예에 따르면, 상이한 시트 저항 측정들의 수는 3-50개, 바람직하게 4-25개, 더 바람직하게 5-15개, 가장 바람직하게 6-10개, 이를테면 8개이다. 12개의 프로브 아암 및 연관된 전극을 사용함으로써, 총 8개의 독립적인 측정이 이루어질 수 있고, 전극들의 위치는 높은 정확도로 해석될 수 있다.
제1 양상의 추가 실시예에 따르면, 저항 모델을 데이터에 맞춤화하는 동안 최소화될 에러 함수(e)는 다음과 같다:
Figure pct00009
합(f(α,βn))의 제1 항은 모델 예측 저항들을 나타내고 제2 항(Rn(βn))은 대응하는 측정된 저항을 나타낸다. f는 저항 모델 함수이고, α는 샘플 파라미터들을 포함하는 벡터를 나타내고 βn은 임의의 독립적인 측정(n)에 사용된 4개의 프로브의 위치들을 포함하는 벡터이다. m은 이루어진 4개-포인트 측정의 수이다. 이 방정식은 관련 전기적 샘플 파라미터들 및 고정된 것으로 고려되지 않는 전극들의 실제 위치들을 동시에 추출하기 위해 멀티-변수 최소 제곱 데이터 맞춤 방법을 구현한다. 최소 제곱 방법은 합리적인 계산 시간에서 높은 정밀도를 허용한다.
제1 양상의 추가 실시예에 따르면, 방법은 전기적 파라미터들, 이를테면 전압, 전류 또는 저항을 결정하는 부가적인 단계를 포함한다. 전극들의 위치가 높은 정확도로 도출되었을 때, 샘플 전기적 파라미터들이 결정될 수 있다. 샘플 전기적 파라미터들은 동시에 도는 이전 단계들에 후속하여 결정될 수 있다.
제1 양상의 추가 실시예에 따르면, 방법은 시트 저항을 결정하는 추가의 부가적인 단계를 포함한다. 샘플의 시트 저항뿐 아니라, 다른 샘플 파라미터들은 측정들로부터의 전류, 전압 및 전극 위치들을 사용하여 결정될 수 있다.
위의 필요 및 위의 목적은 본 발명의 제2 양상에서 특정 전극 위치들을 설정하기 위한 컴퓨터-기반 시스템에 의해 달성되는 본 발명의 교시들에 따르고, 시스템은 멀티-포인트 프로브를 포함하고, 멀티-포인트 프로브는 프로브 몸체 및 몸체로부터 평행하게 연장되고 각각 하나의 전극을 포함하는 복수의 프로브 아암을 가지며, 복수의 프로브 아암 및 전극은 각각 4개 초과이고, 멀티-포인트 프로브는, 전극들이 테스트 샘플의 표면과 접촉하도록 위치결정가능하고, 멀티-포인트 프로브의 전극들 중 2개의 전극, 바람직하게는 멀티-포인트 프로브의 2개의 최외측 전극은 이들 전극들 사이의 거리를 정의하고, 시스템은 테스트 샘플을 나타내는 저항 모델을 포함하고, 저항 모델은 알려지지 않은 파라미터들로서 포함된 테스트 샘플의 표면에 관한 멀티-포인트 프로브의 특정 전극 위치들을 가지며, 저항 모델은 테스트 샘플을 유한 시트 및/또는 다층 시트로서 나타내고, 시스템은:
적어도 4개의 상이한 저항 측정을 수행하기 위한 수단 - 저항 측정들 각각은:
복수의 전극 중 4개의 상이한 전극을 선택하는 것,
4개의 상이한 전극을 제1 전극들의 쌍 및 제2 전극들의 쌍으로 분할하는 것,
제1 전극들의 쌍 사이에 테스트 샘플을 통해 전파되는 전류를 인가하는 것,
제2 전극들의 쌍 사이에 유도된 전압을 검출하는 것, 및
전압과 전류의 비율에 기반하여 측정된 저항을 설정하는 단계를 포함함 -,
저항 모델에 기반하여 대응하는 예측된 저항을 상이한 저항 측정 각각에 대해 설정하기 위한 수단,
예측된 저항 각각과 이의 대응하는 측정된 저항 사이의 차이를 구성하는 차이들의 세트를 설정하기 위한 수단, 및
거리를 사용하여 테스트 샘플의 표면 상의 멀티-포인트 프로브의 특정 전극 위치들을 도출하고 차이들의 세트의 합을 구성하는 에러 함수를 최소화하여 데이터 맞춤을 수행하기 위한 수단을 더 포함한다.
제2 양상에 따른 위의 컴퓨터-기반 시스템은 바람직하게 제1 양상에 다른 방법들 중 임의의 방법을 실행하는 데 사용된다. 방법은 또한 기존 컴퓨터-기반 시스템에 대한 소프트웨어 팩의 형태로 구현될 수 있다.
도 1은 본 발명의 실시예에 따른 컴퓨터-기반 시스템의 개략적인 사시도이다.
도 2a는 경계에 인접하여 홀 효과 측정을 수행하는 멀티 프로브 측정 셋업의 제1 실시예의 개략도이다.
도 2b는 CIPT(current in plane tunnelling) 측정을 수행하는 멀티 프로브 측정 셋업의 제2 실시예의 개략도이다.
도 2c는 본 발명에 따른 멀티 프로브 측정 셋업(12''')의 제3 실시예의 개략도이다. 본 셋업(12''')에서, 홀 효과 측정이 작은 테스트 샘플(24''')에 대해 이루어진다.
도 2d는 드문 프로브 랜딩(occasional probe landing)에 대한 이상적인 전극 위치들 대 실제 전극 위치들의 개략도이다.
도 3a는 자기 터널 접합들에 대한 전류 정위치 터널링 측정을 수행하는 단계들을 도시하는 흐름도이다.
도 3b는 반도체들에 대한 마이크로 홀 효과 측정을 수행하는 단계들을 도시하는 흐름도이다.
도 4a는 본 발명에 따른 12개 포인트 프로브의 개략도이다.
도 4b는, 4개의 프로브 아암이 선택된 위의 프로브에 의한 제1 측정의 개략도이다.
도 4c는, 4개의 프로브 아암이 선택된 위의 프로브에 의한 제2 측정의 개략도이다.
도 4d는, 4개의 프로브 아암이 선택된 위의 프로브에 의한 제3 측정의 개략도이다.
도 4e는, 4개의 프로브 아암이 선택된 위의 프로브에 의한 제4 측정의 개략도이다.
도 4f는, 4개의 프로브 아암이 선택된 위의 프로브에 의한 제5 측정의 개략도이다.
도 4g는, 4개의 프로브 아암이 선택된 위의 프로브에 의한 제6 측정의 개략도이다.
도 4h는, 4개의 프로브 아암이 선택된 위의 프로브에 의한 제7 측정의 개략도이다.
도 4i는, 4개의 프로브 아암이 선택된 위의 프로브에 의한 제8 측정의 개략도이다.
도 5a 및 도 5b는 세로 좌표 축 상에 퍼센트 단위의 시뮬레이팅된 상대 에러를 도시하고, 가로 좌표 상에 핀 간격 인덱스를 도시하는 그래프들이다.
도 6a는 세로 좌표 축 상에 추정된 자기저항(MR) 및 저항 면적 곱(RA)의 상대 표준 편차를 도시하고, 가로 좌표 상에 테스트 샘플의 상이한 특성 길이 스케일(scale)들을 도시하는 막대 다이어그램이다.
도 6b는 세로 좌표 축 상에 추정된 자기저항(MR) 및 저항 면적 곱(RA)의 평균 값을 도시하고, 가로 좌표 상에 테스트 샘플의 상이한 특성 길이 스케일들을 도시하는 막대 다이어그램이다.
도 7a는 세로 좌표 축 상에 저항 면적 곱(RA)을 도시하고, 가로 좌표 상에 MTJ 샘플에 대한 프로브 랜딩 수를 도시하는 그래프이다.
도 7b는 세로 좌표 축 상에 자기저항(MR)을 도시하고, 가로 좌표 상에 MTJ 샘플에 대한 프로브 랜딩 수를 도시하는 그래프이다.
도 7c는 세로 좌표 축 상에 저항 면적 곱(RA)을 도시하고, 가로 좌표 상에 MTJ 샘플에 대한 프로브 랜딩 수를 도시하는 그래프이다.
도 7d는 세로 좌표 축 상에 자기저항(MR)을 도시하고, 가로 좌표 상에 MTJ 샘플에 대한 프로브 랜딩 수를 도시하는 그래프이다.
도 1은 멀티-프로브 저항 측정을 수행하는 데 사용되는 멀티 프로브 측정 셋업(12)을 개략적으로 예시하는 본 발명에 따른 컴퓨터-기반 시스템(10)의 개략적인 사시도를 도시한다. 컴퓨터-기반 시스템(10)은 측정들을 제어하기 위해 고정식 컴퓨터(14)에 연결된 멀티-프로브 측정 셋업(12)을 포함한다. 고정식 컴퓨터(14)는 본원에 예시된 바와 같이 별개의 캐비넷에 위치될 수 있거나 또는 대안적으로 멀티 프로브 측정 셋업(12)의 일부로서 통합될 수 있다. 고정식 컴퓨터(14)는 측정들을 예시 및 제어하기에 쉬운 사용자 인터페이스를 제공하기 위해 랩톱 컴퓨터(16)에 연결될 수 있지만, 랩톱 컴퓨터(16)는 분명히 모니터 및 키보드, 또는 다른 적합한 인터페이스들에 의해 대체될 수 있다.
멀티 프로브 측정 셋업(12)은 제어된 청정 환경에 위치되고 프로브 몸체(18)를 포함한다. 차례로, 프로브 몸체(18)는 복수의 프로브 아암, 본 경우에서 5개의 프로브 아암(20a-e)을 포함한다. 프로브 아암들(20a-e) 각각은 개별 프로브 아암(20a-e)의 끝 부분을 구성하는 전극(22a-e)을 포함한다. 전극들(22a-e)은 테스트 샘플(24)의 표면과 접촉한다.
도 2a는 본 발명에 따른 멀티 프로브 측정 셋업(12')의 제1 실시예를 도시한다. 본 셋업(12')에서, 마이크로-홀 효과 측정은, 전극들(22a-e)이 테스트 샘플(24')의 외부 에지에 인접하여 또는 대안적으로 테스트 샘플(24')의 절연 장벽에 인접하여 테스트 샘플(24')의 표면과 접촉하는 것을 의미하는 테스트 샘플(24')의 경계에 인접하여 이루어진다. 테스트 샘플(24')은 단일 반-무한 층 테스트 시트이다.
도 2b는 본 발명에 따른 멀티 프로브 측정 셋업(12'')의 제2 실시예를 도시한다. 본 셋업(12'')에서, CIPT(current in plane tunnelling) 측정이 테스트 샘플(24'')에 대해 이루어진다. 테스트 샘플(24)은 상단 전도성 층(24a), 하단 전도성 층(24b) 및 상단 층(24a)과 하단 층(24b) 사이의 절연 층(24c)으로 구성된 다층들을 포함한다. 이것은 자기 터널 접합을 구성한다. 전극들은 테스트 샘플(24')의 상단 층(24a)의 표면과 접촉한다. 부가적인 층들이 가능하다.
도 2c는 본 발명에 따른 멀티 프로브 측정 셋업(12''')의 제3 실시예를 도시한다. 본 셋업(12''')에서, 홀 효과 측정은, 테스트 샘플이 최외측 프로브 아암들(20a 및 20e) 사이의 거리와 거의 동일한 크기이거나, 약간 더 큰 것을 의미하는 작은 테스트 샘플(24''')에 대해 이루어진다. 테스트 샘플(24''')은 단일 층 테스트 시트이다.
도 2d는 이상적인 전극 위치들을 a +로 도시하고 드문 프로브 랜딩에 대한 실제 전극 위치들의 일 예를 도시한다. 이상적인 전극 위치들과 실제 전극 위치들 사이의 차이는 δx 및 δy로 표시된다.
도 3a는 자기 터널 접합들에 대한 전류 정위치 터널링 측정을 수행하는 단계들을 도시한다. 단계들은 아래에 설명된다:
1: 샘플이 제공되고 샘플 및 측정에 대응하는 모델이 설정된다.
2: 저항 측정들은 멀티 프로브 측정 셋업을 사용하여 수행된다.
3: 관련 기술분야는 소형 디바이스들을 설계할 수 있도록 테스트 샘플들의 더 작은 특성 길이 스케일들로 이동하고 있다.
4: 정확한 측정을 수행하기 위한 분명한 해결책은 높은 측정 정확도를 유지하기 위해 더 작은 전극 거리를 사용하거나, 측정 전류를 증가시키거나 또는 더 많은 핀들을 가진 프로브들을 제조하는 것이다.
5: 종래 기술에서, 전극 위치 보정들은 무한 단일 층 테스트 샘플을 가정하는 van der Pauw 또는 Rymaszewski에 따라 이루어졌다.
6: 다층 테스트 샘플들(MTJ) 또는 경계에 가까운 마이크로-홀 측정들에 대해 도출된 샘플 파라미터들은 올바르지 않을 것이다.
7: 대신, 정확한 기하구조, 즉 테스트 샘플이 위치 보정에 사용되는 것이 제안되고, 프로브 위치는 측정 셋업에 사용되는 더 우수한 모델을 설정하기 위해 고려된다.
8: 더 우수한 결과들은 더 우수한 위치 보정에 의해 달성된다.
도 3b는 반도체들에 대한 마이크로 홀 효과 측정을 수행하는 단계들을 도시한다. 단계들은 아래에 설명된다:
1: 샘플이 제공되고 샘플 및 측정에 대응하는 모델이 설정된다.
2: 저항 측정들은 멀티 프로브 측정 셋업을 사용하여 수행된다.
3: 관련 기술분야는 소형 디바이스들을 설계할 수 있도록 테스트 샘플들의 더 작은 특성 길이 스케일들로 이동하고 있다.
4: 정확한 측정을 수행하기 위한 분명한 해결책은 높은 측정 정확도를 유지하기 위해 더 작은 전극 거리를 사용하거나, 측정 전류를 증가시키거나 또는 더 많은 핀들을 가진 프로브들을 제조하는 것이다.
5: 보정 자유 홀 효과 근사화가 이루어진다.
6: 종래 기술에서, 전극 위치 보정들은 무한 단일 층 테스트 샘플을 가정하는 van der Pauw 또는 Rymaszewski에 따라 이루어졌다.
7: 다층 테스트 샘플들(CIPT) 또는 경계에 가까운 마이크로-홀 측정들에 대해 도출된 샘플 파라미터들은 부정확할 것이다.
8: 대신, 정확한 기하구조, 즉 테스트 샘플이 위치 보정에 사용되는 것이 제안되고, 프로브 위치는 측정 셋업에 사용되는 더 우수한 모델을 설정하기 위해 고려된다.
9: 더 우수한 결과들은 더 우수한 위치 보정에 의해 달성되고, 완전 자동화 툴들, 더 높은 품질 제어, 더 우수한 정밀도, 하나 이상의 터널링 장벽을 갖는 MTJ 스택, 더 작은 테스트 샘플들 및 더 두꺼운 전극들을 허용한다.
도 4a는 본 발명에 따른 12개 포인트 프로브를 도시한다. 12개-포인트 프로브는 각각 전극(22a-l)을 갖는 12개의 프로브 아암(20a-l)을 가진다.
도 4b는 위의 프로브에 의한 제1 측정을 도시하고, 여기서 12개의 프로브 아암(20a-l) 중 4개 및 대응하는 전극(22a-l)이 선택되고, 이중 2개는 전류가 주입되는 전류 전극들을 구성할 것이고, 다른 2개는 전압이 측정되는 전압 전극들을 구성할 것이다. 선택된 전극들은 a, d, i 및 l이다.
도 4c는 위의 프로브에 의한 제2 측정을 도시하고, 여기서 12개의 프로브 아암(20a-l) 중 4개 및 대응하는 전극(22a-l)이 선택된다. 선택된 전극들은 a, c, h 및 k이다.
도 4d는 위의 프로브에 의한 제2 측정을 도시하고, 여기서 12개의 프로브 아암(20a-l) 중 4개 및 대응하는 전극(22a-l)이 선택된다. 선택된 전극들은 c, g, j 및 l이다.
도 4e는 위의 프로브에 의한 제2 측정을 도시하고, 여기서 12개의 프로브 아암(20a-l) 중 4개 및 대응하는 전극(22a-l)이 선택된다. 선택된 전극들은 a, b, d, 및 g이다.
도 4f는 위의 프로브에 의한 제2 측정을 도시하고, 여기서 12개의 프로브 아암(20a-l) 중 4개 및 대응하는 전극(22a-l)이 선택된다. 선택된 전극들은 b, d, g 및 i이다.
도 4g는 위의 프로브에 의한 제2 측정을 도시하고, 여기서 12개의 프로브 아암(20a-l) 중 4개 및 대응하는 전극(22a-l)이 선택된다. 선택된 전극들은 b, c, e, 및 g이다.
도 4h는 위의 프로브에 의한 제2 측정을 도시하고, 여기서 12개의 프로브 아암(20a-l) 중 4개 및 대응하는 전극(22a-l)이 선택된다. 선택된 전극들은 h, i, j, 및 k이다.
도 4i는 위의 프로브에 의한 제2 측정을 도시하고, 여기서 12개의 프로브 아암(20a-l) 중 4개 및 대응하는 전극(22a-l)이 선택된다. 선택된 전극들은 c, d, e, 및 f이다.
도 5a 및 도 5b는 세로 좌표 축 상에 2개의 시뮬레이팅된 CIPT 측정에 대한 전극 위치들의 위치 에러(마이크로미터 단위)를 그리고 가로 좌표 상에 각각의 전극을 식별하는 인덱스를 각각 도시하는 개념 실험들의 2개의 증명을 나타내는 2개의 그래프이다. 일점 쇄선은 2개의 특정 시뮬레이팅된 CIPT 측정에 대한 각각의 전극의 시뮬레이팅된 실제 위치 에러를 나타내고, 파선들 및 실선들은 본 발명에 따른 위치 보정 방법에 의해 행해진 위치 에러 추정들을 나타낸다. 알 수 있는 바와 같이, 추정된 위치 에러들은 실제 위치 에러들을 현저히 잘 따른다.
도 6a는 테스트 하의 대응하는 4개의 테스트 샘플에 대해 세로 좌표 축 상에 추정된 자기저항(MR) 및 저항 면적 곱(RA)의 상대 표준 편차들을 도시하고 가로 좌표 상에 μm 단위의 상이한 특성 길이 스케일들을 도시하는 막대 다이어그램이다. CIPT 측정들에 대한 본 발명의 이익의 개념의 증명으로서, 실험은 4개의 상이한 MTJ 샘플(100) 데이터 포인트를 측정함으로써 수행되었고 반복성(상대 표준 편차로서 정의됨)이 계산되었다. 채워진 막대는 종래 기술 기법에 따라 도출된 RA를 표시하고, 엉성하게 선이 그어진 막대는 종래 기술 기법에 따라 도출된 MR을 표시하고, 조밀하게 선이 그어진 막대는 본 발명에 따라 청구된 기법에 따라 도출된 RA를 표시하고, 채워지지 않은 막대는 본 발명에 따라 청구된 기법에 따라 도출된 MR을 표시한다. 4개의 샘플 각각에 대해, CIPT 측정의 더 개선된 반복성을 의미하는 MR 및 RA 파라미터 둘 다에 대한 상대 표준 편차들의 급격한 감소가 존재한다. 람다 0.46 μm를 갖는 샘플에 대한 개선은 MR 반복성에 대해 약 80%이다.
도 6b는 테스트 하의 대응하는 4개의 테스트 샘플에 대해 세로 좌표 축 상에 추정된 자기저항(MR) 및 저항 면적 곱(RA)의 평균 값들을 도시하고 가로 좌표 상에 μm 단위의 상이한 특성 길이 스케일들을 도시하는 막대 다이어그램이다. CIPT 측정들에 대한 본 발명의 이익의 개념의 증명으로서, 실험은 4개의 상이한 MTJ 샘플(100) 데이터 포인트를 측정함으로써 수행되었고 평균 값들이 계산되었다. 채워진 막대는 종래 기술 기법에 따라 도출된 RA를 표시하고, 엉성하게 선이 그어진 막대는 종래 기술 기법에 따라 도출된 MR을 표시하고, 조밀하게 선이 그어진 막대는 본 발명에 따라 청구된 기법에 따라 도출된 RA를 표시하고, 채워지지 않은 막대는 본 발명에 따라 청구된 기법에 따라 도출된 MR을 표시한다. 알 수 있는 바와 같이, 위치 보정에 대한 종래 기술 방법들을 사용하여 계산된 평균 값들은 위치 에러들을 보상하기 위해 본 발명을 사용하여 추정된 평균 값들과 동일하다. 명확하게, 평균 값들은 사용된 에러 위치 보정 방법으로부터가 아닌 샘플에만 의존하여야 한다.
도 7a는 세로 좌표 축 상에, Ωμm2 단위의 저항 면적 곱(RA)을 도시하고 가로 좌표 상에, 프로브 랜딩 수를 도시하는 그래프이다. 0.46 μm의 람다를 가진 테스트 샘플을 사용하여 개념 실험의 이런 증명에서 총 100개의 프로브 랜딩들이 이루어진다. 채워진 정사각형들은 종래 기술 기법에 따라 도출된 RA를 표시하는 반면, 라인은 본 발명에 따라 청구된 기법에 따라 도출된 RA를 표시한다.
도 7b는 세로 좌표 축 상에, % 단위의 자기저항(MR)을 도시하고 가로 좌표 상에, 프로브 랜딩 수를 도시하는 그래프이다. 0.46 μm의 람다를 가진 테스트 샘플을 사용하여 개념 실험의 이런 증명에서 총 100개의 프로브 랜딩들이 이루어진다. 채워진 정사각형들은 종래 기술 기법에 따라 도출된 MA를 표시하는 반면, 라인은 본 발명에 따라 청구된 기법에 따라 도출된 MA를 표시한다.
도 7c는 세로 좌표 축 상에, Ωμm2 단위의 저항 면적 곱(RA)을 도시하고 가로 좌표 상에, 프로브 랜딩 수를 도시하는 그래프이다. 0.8 μm의 람다를 가진 테스트 샘플을 사용하여 개념 실험의 이런 증명에서 총 100개의 프로브 랜딩들이 이루어진다. 채워진 정사각형들은 종래 기술 기법에 따라 도출된 RA를 표시하는 반면, 라인은 본 발명에 따라 청구된 기법에 따라 도출된 RA를 표시한다.
도 7d는 세로 좌표 축 상에, % 단위의 자기저항(MR)을 도시하고 가로 좌표 상에, 프로브 랜딩 수를 도시하는 그래프이다. 0.8 μm의 람다를 가진 테스트 샘플을 사용하여 개념 실험의 이런 증명에서 총 100개의 프로브 랜딩들이 이루어진다. 채워진 정사각형들은 종래 기술 기법에 따라 도출된 MA를 표시하는 반면, 라인은 본 발명에 따라 청구된 기법에 따라 도출된 MA를 표시한다.
위의 그래프들은 본 발명에 따라 청구된 기법의 대폭 개선된 정밀도, 특히 반복성을 예시한다.
위에서-설명된 실시예들은 특정 특징들을 도시하는 본 발명에 따른 특정 실현들을 설명하지만, 위에서-설명된 실시예들이 다수의 추가 실시예를 형성하기 위해 수정, 결합 또는 집합될 수 있다는 것이 통상의 기술자에게 명백하다.
10. 컴퓨터-기반 측정 시스템
12. 멀티 프로브 측정 셋업
14. 고정식 컴퓨터
16. 랩톱 컴퓨터
18. 프로브 몸체
20. 프로브 아암들
22. 전극들
24. 테스트 샘플

Claims (15)

  1. 멀티-포인트 프로브 및 테스트 샘플을 제공함으로써 특정 전극 위치들을 설정하는 방법으로서,
    상기 멀티-포인트 프로브는 프로브 몸체 및 상기 몸체로부터 평행하게 연장되고 하나의 전극을 각각 포함하는 복수의 프로브 아암(probe arm)을 가지며, 상기 복수의 프로브 아암 및 전극들은 각각 4개 초과이고, 상기 테스트 샘플은 표면을 정의하고, 상기 방법은:
    상기 전극들이 상기 테스트 샘플의 상기 표면과 접촉하도록 상기 멀티-포인트 프로브를 위치결정하는 단계,
    상기 멀티-포인트 프로브의 상기 전극들 중 2개의 전극, 바람직하게는 상기 멀티-포인트 프로브의 2개의 최외측 전극 사이의 거리를 결정하는 단계,
    상기 테스트 샘플을 나타내는 저항 모델을 설정하는 단계 - 상기 저항 모델은 알려지지 않은 파라미터들로서 포함된 상기 테스트 샘플의 상기 표면에 관한 상기 멀티-포인트 프로브의 상기 특정 전극 위치들을 가지며, 상기 저항 모델은 상기 테스트 샘플을 유한 시트(finite sheet) 및/또는 다층 시트로 나타냄 -,
    적어도 4개의 상이한 저항 측정을 수행하는 단계 - 상기 저항 측정 각각은:
    상기 복수의 전극 중 4개의 상이한 전극을 선택하는 단계,
    상기 4개의 상이한 전극을 제1 전극들의 쌍 및 제2 전극들의 쌍으로 분할하는 단계,
    상기 제1 전극들의 쌍 사이에 상기 테스트 샘플을 통해 전파되는 전류를 인가하는 단계,
    상기 제2 전극들의 쌍 사이에 유도된 전압을 검출하는 단계, 및
    상기 전압과 상기 전류의 비율에 기반하여 측정된 저항을 설정하는 단계를 포함함 -,
    상기 저항 모델에 기반하여 대응하는 예측된 저항을 상기 상이한 저항 측정 각각에 대해 설정하는 단계,
    상기 예측된 저항 각각과 이의 대응하는 측정된 저항 사이의 차이를 구성하는 차이들의 세트를 설정하는 단계, 및
    상기 거리를 사용하여 상기 테스트 샘플의 상기 표면 상의 상기 멀티-포인트 프로브의 상기 특정 전극 위치들을 도출하고 상기 차이들의 세트의 합을 구성하는 에러 함수를 최소화하여 데이터 맞춤(fit)을 수행하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 테스트 샘플은 자기 터널 접합을 구성하는 다층 시트이고, 상기 저항 모델은 자기 터널 접합을 나타내는 방법.
  3. 제2항에 있어서, 상기 테스트 샘플은 2개 이상의 전도성 층, 이를테면 3개, 4개 또는 5개의 층을 가지는 방법.
  4. 제2항 또는 제3항에 있어서, 상기 저항 모델은:
    Figure pct00010
    인 방법.
  5. 제1항에 있어서, 상기 전극들은 상기 테스트 샘플의 상기 표면의 경계에 인접하여 위치되고, 상기 저항 모델은 마이크로-홀 효과 측정을 나타내는 방법.
  6. 제5항에 있어서, 상기 테스트 샘플의 상기 표면은 상기 멀티-포인트 프로브의 2개의 최외측 전극 사이의 거리의 2배 미만으로 임의의 방향으로 연장되거나, 또는 대안적으로, 상기 전극들 중 적어도 하나는 상기 멀티-포인트 프로브의 2개의 최외측 전극 사이의 거리의 2배보다 상기 경계에 더 가깝게 위치되는 방법.
  7. 제5항 또는 제6항에 있어서, 상기 저항 모델은:
    Figure pct00011
    인 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 테스트 샘플은 반도체 재료인 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 복수의 프로브 아암 및 전극들은 각각 5-100개, 바람직하게는 6-50개, 더 바람직하게는 8-25개, 가장 바람직하게는 10-15개, 이를테면 12개인 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 상이한 저항 측정들의 수는 3-50개, 바람직하게는 4-25개, 더 바람직하게는 5-15개, 가장 바람직하게 6-10개, 이를테면 8개인 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 에러 함수는
    Figure pct00012
    이고, α는 전기적 샘플 파라미터들을 구성하고, βn은 특정 전극 위치들을 구성하는 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 방법은 전기적 파라미터들, 이를테면 전압, 전류 또는 저항을 결정하는 부가적인 단계를 포함하는 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 방법은 시트 저항을 결정하는 추가의 부가적인 단계를 포함하는 방법.
  14. 특정 전극 위치들을 설정하기 위한 컴퓨터-기반 시스템으로서,
    상기 시스템은 멀티-포인트 프로브를 포함하고, 상기 멀티-포인트 프로브는 프로브 몸체 및 상기 몸체로부터 평행하게 연장되고 하나의 전극을 각각 포함하는 복수의 프로브 아암을 가지며, 상기 복수의 프로브 아암 및 전극들은 각각 4개 초과이고, 상기 멀티-포인트 프로브는 상기 전극들이 테스트 샘플의 표면과 접촉하도록 위치결정가능하고, 상기 멀티-포인트 프로브의 상기 전극들 중 2개의 전극, 바람직하게는 상기 멀티-포인트 프로브의 2개의 최외측 전극은 이들 전극들 사이의 거리를 정의하고, 상기 시스템은 상기 테스트 샘플을 나타내는 저항 모델을 포함하고, 상기 저항 모델은 알려지지 않은 파라미터들로서 포함된 상기 테스트 샘플의 상기 표면에 관한 상기 멀티-포인트 프로브의 상기 특정 전극 위치들을 가지며, 상기 저항 모델은 상기 테스트 샘플을 유한 시트 및/또는 다층 시트로서 나타내고, 상기 시스템은:
    적어도 4개의 상이한 저항 측정을 수행하기 위한 수단 - 상기 저항 측정 각각은:
    상기 복수의 전극 중 4개의 상이한 전극을 선택하는 것,
    상기 4개의 상이한 전극을 제1 전극들의 쌍 및 제2 전극들의 쌍으로 분할하는 것,
    상기 제1 전극들의 쌍 사이에 상기 테스트 샘플을 통해 전파되는 전류를 인가하는 것,
    상기 제2 전극들의 쌍 사이에 유도된 전압을 검출하는 것, 및
    상기 전압과 상기 전류의 비율에 기반하여 측정된 저항을 설정하는 것을 포함함 -,
    상기 저항 모델에 기반하여 대응하는 예측된 저항을 상기 상이한 저항 측정 각각에 대해 설정하기 위한 수단,
    상기 예측된 저항 각각과 이의 대응하는 측정된 저항 사이의 차이를 구성하는 차이들의 세트를 설정하기 위한 수단, 및
    상기 거리를 사용하여 상기 테스트 샘플의 상기 표면 상의 상기 멀티-포인트 프로브의 상기 특정 전극 위치들을 도출하고 상기 차이들의 세트의 합을 구성하는 에러 함수를 최소화하여 데이터 맞춤을 수행하기 위한 수단
    을 더 포함하는 시스템.
  15. 제14항에 있어서, 제2항 내지 제13항 중 어느 한 항의 특징들 중 임의의 특징을 더 포함하는 시스템.
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