KR20190100971A - 자기-정렬식 epi 콘택 플로우 - Google Patents

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신유 바오
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Abstract

반도체 디바이스들, 이를테면 FinFET들을 형성하기 위한 방법들이 제공된다. 일 실시예에서, FinFET 디바이스를 형성하기 위한 방법은 복수의 핀들의 각각의 핀의 일부를 제거하는 단계를 포함하며, 각각의 핀의 나머지 부분은 유전체 표면으로부터 리세스된다. 방법은, 각각의 핀의 나머지 부분 상에 피처를 형성하는 단계; 인접 피처들 사이에 형성된 갭들을 유전체 재료로 충전하는 단계; 피처들을 제거하는 단계; 및 각각의 핀의 나머지 부분 상에 충전 재료를 형성하는 단계를 더 포함한다. 피처들의 형상이 제어되기 때문에, 충전 재료의 형상이 제어될 수 있다.

Description

자기-정렬식 EPI 콘택 플로우
[0001] 본원에서 설명되는 실시예들은 일반적으로, 반도체 디바이스들을 형성하기 위한 방법들에 관한 것으로, 더 구체적으로, 핀 전계 효과 트랜지스터(FinFET)들을 형성하기 위한 방법들에 관한 것이다.
[0002] 차세대 디바이스들에 대해 회로 밀도들이 증가됨에 따라, 인터커넥트들, 이를테면 비아들, 트렌치(trench)들, 콘택(contact)들, 게이트 구조들 및 다른 피처(feature)들 뿐만 아니라 이들 사이의 유전체 재료들의 폭들이 22 nm 이하의 치수들로 감소되는 반면에, 유전체 층들의 두께는 실질적으로 일정하게 유지되어, 결과적으로 피처들의 종횡비들이 증가된다. 최근, CMOS(complementary metal oxide semiconductor) FinFET 디바이스들은 다수의 로직 및 다른 애플리케이션들에서 널리 사용되었으며, 다양한 상이한 타입들의 반도체 디바이스들 내에 통합되었다.
[0003] FinFET 디바이스들은 전형적으로, 고 종횡비들을 갖는 반도체 핀들을 포함하며, 여기서, 그 반도체 핀들 위에 트랜지스터를 위한 채널 및 소스/드레인 구역들이 형성된다. 이어서, 더 빠르고 더 신뢰성 있고 더 양호하게-제어되는 반도체 트랜지스터 디바이스들을 생성하기 위해, 채널 및 소스/드레인 구역들의 증가된 표면적의 이점을 활용하여, 핀 디바이스들의 일부 위에 그리고 그 일부와 나란히 게이트 전극이 형성된다. FinFET들의 추가적인 이점들은 쇼트 채널 효과(short channel effect)를 감소시키고 더 높은 전류 흐름을 제공하는 것을 포함한다.
[0004] 트랜지스터 성능을 개선하기 위해, 스트레서(stressor) 재료들이 소스/드레인 영역들을 충전(fill)할 수 있고, 스트레서 재료들은 에피택시에 의해 소스/드레인 영역들에서 성장될 수 있다. 에피택셜 막은 (111) 평면들로 패싯화(facet)되고, 트랜지스터 채널 방향을 따라 다이아몬드 형상을 갖는다. 다시 말하면, 에피택셜 막은 측방향으로 연장될 수 있고, 패싯들을 형성할 수 있다. 트랜지스터들의 축소에 따라, 핀 피치(인접 핀들 사이의 거리)가 점점 더 작아지고 있다. 이는 핀 상에 성장되는 에피택셜 막과 인접 핀 상에 성장되는 에피택셜 막 사이의 거리를 감소시킬 수 있고, 이는 인접 에피택셜 막들이 병합되게 할 수 있다. 병합된 에피택셜 막들은 트랜지스터 채널의 스트레인(strain)에 대한 에피택셜 막들의 영향을 감소시키고, 그리고 병합된 영역의 접합부에서 결함들이 쉽게 형성될 수 있다.
[0005] 따라서, FinFET들을 형성하기 위한 개선된 방법이 필요하다.
[0006] 반도체 디바이스들, 이를테면 FinFET들을 형성하기 위한 방법들이 제공된다. 일 실시예에서, 방법은, 반도체 기판 상에 형성된 복수의 핀들의 각각의 핀의 일부를 제거하여, 각각의 핀의 나머지 부분의 표면을 노출시키는 단계 ― 상기 표면은 각각의 핀에 인접하게 형성된 제1 유전체 재료의 표면으로부터 리세스(recess)됨 ―; 각각의 핀의 나머지 부분의 표면 상에 피처를 형성하는 단계; 인접 피처들 사이의 갭들을 제2 유전체 재료로 충전하는 단계; 및 제2 유전체 재료에 복수의 개구들을 형성하기 위해 피처들을 제거하는 단계를 포함하며, 여기서, 각각의 핀의 나머지 부분의 표면이 노출된다.
[0007] 다른 실시예에서, 방법은, 반도체 표면의 복수의 노출된 부분들의 각각의 노출된 부분 상에 피처를 에피택셜 방식으로 형성하는 단계 ― 피처는 화합물 반도체 재료를 포함하고, 노출된 부분들은 반도체 표면의 덮인 부분들 상에 배치된 제1 유전체 재료에 의해 분리됨 ―; 인접 피처들 사이의 갭들을 제2 유전체 재료로 충전하는 단계; 제2 유전체 재료에 복수의 개구들을 형성하기 위해 피처들을 제거하는 단계 ― 반도체 표면의 노출된 부분들의 표면은 덮이지 않음 ―; 및 각각의 개구 내에 충전 재료를 증착하는 단계를 포함한다.
[0008] 다른 실시예에서, 방법은, 반도체 필러(pillar)들에 인접하게 형성된 유전체 재료에 복수의 트렌치들을 형성하기 위해 반도체 필러들을 제거하는 단계 ― 핀 재료를 포함하는 반도체 표면이 각각의 트렌치에서 노출됨 ―; 각각의 노출된 반도체 표면 상에 도전성 소스 또는 드레인 재료를 형성하는 단계 ― 각각의 소스 또는 드레인 재료는 복수의 트렌치들 중 대응하는 트렌치 내에 형성됨 ―; 및 각각의 소스 또는 드레인 재료 위에 금속 콘택을 형성하는 단계를 포함하며, 여기서, 금속 콘택, 및 대응하는 소스 또는 드레인 재료는 복수의 트렌치들 중 대응하는 트렌치 내에서 정렬된다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본원에서 설명되는 일 실시예에 따른 반도체 구조의 사시도이다.
[0011] 도 2a 내지 도 2h는 본원에서 설명되는 일 실시예에 따른, 반도체 디바이스를 형성하기 위한 프로세스를 예시한다.
[0012] 도 3a 내지 도 3c는 본원에서 설명되는 다른 실시예에 따른, 반도체 디바이스를 형성하기 위한 프로세스를 예시한다.
[0013] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다.
[0014] 반도체 디바이스들, 이를테면 FinFET들을 형성하기 위한 방법들이 제공된다. 일 실시예에서, FinFET 디바이스를 형성하기 위한 방법은 복수의 핀들의 각각의 핀의 일부를 제거하는 단계를 포함하며, 각각의 핀의 나머지 부분은 유전체 표면으로부터 리세스된다. 방법은, 각각의 핀의 나머지 부분 상에 피처를 형성하는 단계; 인접 피처들 사이에 형성된 갭들을 유전체 재료로 충전하는 단계; 피처들을 제거하는 단계; 및 각각의 핀의 나머지 부분 상에 충전 재료를 형성하는 단계를 더 포함한다. 피처들의 형상이 제어되기 때문에, 충전 재료의 형상이 제어될 수 있다.
[0015] 도 1은 본원에서 설명되는 일 실시예에 따른 반도체 구조(100)의 사시도이다. 반도체 구조(100)는 기판(101), 복수의 핀들(102)(2개만 도시되어 있지만 구조는 2개 초과의 핀들을 가질 수 있음), 기판(101) 상의 인접 핀들(102) 사이에 배치된 유전체 재료(104), 및 유전체 재료(104) 상에 그리고 각각의 핀(102)의 일부 위에 배치된 게이트 전극(110)을 포함할 수 있다. 기판(101)은 벌크 실리콘 기판일 수 있고, p-타입 또는 n-타입 불순물로 도핑될 수 있다. 다른 기판 재료들은 게르마늄, 실리콘-게르마늄, 및 다른 유사한 재료들을 포함한다(그러나 이에 제한되지는 않음). 복수의 핀들(102)은 기판(101)과 동일한 재료로 제작될 수 있다. 유전체 재료(104)는 격리 구역들, 이를테면 STI(shallow trench isolation) 구역들을 형성할 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 실리콘 카보나이트라이드, 또는 임의의 다른 적합한 유전체 재료를 포함할 수 있다. 도 1에 도시된 바와 같이, 복수의 핀들(102) 각각은 유전체 재료(104)의 상부 표면 위로 일정 거리만큼 연장된다. 게이트 전극(110)과 복수의 핀들(102) 사이에 게이트 유전체(108)가 형성된다. 게이트 유전체(108)는 게이트 전극(110)과 복수의 핀들(102) 사이의 전기적 격리를 가능하게 한다. 게이트 유전체(108)는 실리콘 질화물, 실리콘 산화물, 하프늄 산화물, 하프늄 실리콘 옥시나이트라이드, 하프늄 실리케이트, 하프늄 실리콘 산화물, 또는 임의의 다른 편리한 게이트 유전체 재료로 제작될 수 있다. 게이트 전극(110)은 폴리실리콘, 비정질 실리콘, 게르마늄, 실리콘 게르마늄, 금속들, 또는 금속 합금들로 제작될 수 있다.
[0016] 도 2a 내지 도 2h는 본원에서 설명되는 일 실시예에 따른, 반도체 디바이스를 형성하기 위한 프로세스를 예시한다. 도 2a는 반도체 구조(100)의 측면도이다. 반도체 구조(100)는 유전체 재료(104)의 상부 표면(201) 위로 연장된 복수의 핀들(102)(3개가 도시되어 있음), 및 게이트 전극(110)을 포함한다. 게이트 유전체(108) 및 기판(101)은 명료성을 위해 생략된다. 다음으로, 도 2b에 도시된 바와 같이, 각각의 핀(102)의 일부가 제거되어, 핀(102)의 나머지 부분(204)의 표면(202)이 노출된다. 각각의 핀(102)의 일부의 제거는 선택적 에칭 프로세스에 의해 이루어질 수 있고, 그에 따라, 게이트 전극(110) 및 유전체 재료(104)는 영향을 받지 않는다. 다시 말하면, 핀(102), 게이트 전극(110), 및 유전체 재료(104)가 상이한 재료들로 제조되기 때문에, 핀(102)의 에칭 레이트가 게이트 전극(110) 및 유전체 재료(104)의 에칭 레이트들보다 더 빠르게 되도록, 에칭 케미스트리가 선택된다. 각각의 핀(102)의 나머지 부분(204)의 표면(202)은 유전체 재료의 상부 표면(201)으로부터 리세스된다.
[0017] 도 2c에 도시된 바와 같이, 각각의 핀(102)의 나머지 부분(204)의 표면(202) 상에 피처(206), 이를테면 필러 또는 리지(ridge)가 형성된다. 도 2c의 도면에서, 피처들(206)은 전경에 보이는 한편, 게이트 전극(110)은 배경에 보인다. 피처들(206)을 형성하기 전에, 표면들(201 및 202) 상에 형성된 임의의 자연 산화물들이 사전-세정 프로세스에 의해 제거될 수 있다. 피처들(206)은 에피택셜 증착 챔버에서 형성될 수 있다. 일 실시예에서, 각각의 피처(206)는 각각의 핀(102)의 나머지 부분(204)의 표면(202) 상에 핵형성 층을 먼저 형성함으로써 형성된다. 핵형성 층의 형성 동안, 기판(101)(도 1)은 섭씨 약 300도 내지 섭씨 약 400도의 범위의 온도를 가질 수 있고, 에피택셜 증착 챔버는 약 100 Torr 미만의 압력을 가질 수 있다. 핵형성 층은 약 50 옹스트롬 내지 약 100 옹스트롬의 범위의 두께를 가질 수 있다. 핵형성 층들의 형성 후에, 기판(101)(도 1)은 섭씨 약 500도 내지 섭씨 약 600도의 범위의 온도로 가열되고, 에피택셜 증착 챔버의 압력은 약 10 Torr 내지 약 40 Torr로 감소되며, 피처들(206)이 형성된다. 핵형성 층들 및 피처들(206)을 형성하기 위해 사용되는 재료들은 III-V 족 반도체 재료들, 이를테면, GaAs, InGaAs, InAs, GaP, InP, InGaP, GaSb, InSb, GaAsSb, InAsSb, 및 다른 적합한 재료들을 포함한다. 일부 실시예들에서, II-VI 족 반도체 재료들이 피처들(206)을 형성하기 위해 사용될 수 있다. 상이한 표면 평면들 상의 상이한 성장 레이트로 인해 다이아몬드 형상을 형성하는 실리콘계 또는 게르마늄계 스트레서 재료들과 달리, 피처들(206)을 형성하는 데 사용되는 재료들은 다이아몬드 형상을 형성하지 않는다. 피처들(206)의 높이, 폭, 및 패싯들은 온도, 압력, 및/또는 전구체 유동에 의해 제어될 수 있다. 도 2c에 도시된 바와 같이, 각각의 피처(206)는 각각의 핀(102)의 나머지 부분(204)의 표면(201) 위에서 실질적으로 일정한 폭(W1) 및 직사각형 단면을 가질 수 있다. 폭(W1)은 핀(102)의 나머지 부분(204)의 폭(W2)보다 더 클 수 있다. 일 실시예에서, 폭(W1)은 폭(W2)보다 약 1 nm 내지 약 10 nm 더 넓다.
[0018] 다음으로, 도 2d에 도시된 바와 같이, 인접 피처들(206) 사이에 유전체 재료(208)가 형성된다. 일 실시예에서, 유전체 재료(208) 및 피처들(206)은 유전체 재료(208)의 증착 프로세스의 종료 시에 동일 평면 상에 있다. 다른 실시예에서, 유전체 재료(208)는 또한, 게이트 전극(110) 및 피처들(206) 상에 형성된다. 유전체 재료(208)는 유전체 재료(104)와 동일한 재료일 수 있다. 일 실시예에서, 유전체 재료(208)는 실리콘 산화물이고, 유동성 화학 기상 증착(FCVD) 프로세스에 의해 증착된다. 이어서, 도 2e에 도시된 바와 같이, 피처들(206)을 노출시키기 위해, 유전체 재료(208)에 대해 화학 기계적 평탄화(CMP) 프로세스가 수행된다. 각각의 피처(206)의 표면(210)이 노출되고, 표면들(210)은 유전체 재료(208)의 표면(212)과 동일 평면 상에 있다.
[0019] 다음으로, 도 2f에 도시된 바와 같이, 피처들(206)이 제거되어, 나머지 부분들(204)의 표면들(202)이 노출된다. 게이트 유전체(108) 및 게이트 전극(110)이 배경에 보이게 되어야 하지만, 명료성을 위해 생략된다. 피처들(206)은 선택적 에칭 프로세스에 의해 제거될 수 있고, 그에 따라, 유전체 재료(208)는 영향을 받지 않는다. 다시 말하면, 피처(206) 및 유전체 재료(208)가 상이한 재료들로 제조되기 때문에, 피처(206)의 에칭 레이트가 유전체 재료(208)의 에칭 레이트보다 훨씬 더 빠르다. 제거 프로세스의 결과로서, 복수의 개구들(214), 이를테면 트렌치들 또는 비아들이 유전체 재료(208)에 형성된다. 각각의 개구(214)는 피처(206)와 동일한 형상을 갖는다. 이어서, 도 2g에 도시된 바와 같이, 각각의 핀(102)의 나머지 부분(204)의 표면(202) 상의 각각의 개구(214)에 충전 재료(216), 이를테면 스트레서 재료가 증착된다. 충전 재료가 또한 유전체 재료(208)의 표면(212) 상에 증착될 수 있고, 그리고 유전체 재료(208)의 표면(212) 상에 증착된 충전 재료를 제거하기 위해 에칭 백 프로세스가 수행될 수 있다. 충전 재료(216)는 FinFET 디바이스의 소스 또는 드레인일 수 있고, 실리콘계 및/또는 게르마늄계 재료일 수 있다. 일 실시예에서, 충전 재료(216)는 전기 전도성 재료이다. 충전 재료(216)는 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 에피택셜 증착 챔버에서 에피택셜 증착 프로세스에 의해 형성될 수 있다. 에피택셜 증착 프로세스는 일반적으로, 에피택셜 증착 챔버 내에 에피택시 전구체들, 이를테면 실란, 게르만, 포스핀, 및 아르신을 유동시킴으로써, 그리고 기판을 온도, 예컨대 섭씨 300도 내지 섭씨 600도로 가열시킴으로써 수행되며, 이는 기판 상의 에피택셜 증착을 발생시킨다. III-V 족 반도체 재료들에 대해, III 족 원소들에 대한 전구체들은 할라이드들을 포함하며, 그 할라이드들은 재료들, 이를테면 아르신, 포스핀, 및 스틸벤과 반응될 수 있다. 일 실시예에서, 충전 재료(216)는 인으로 도핑된 실리콘이며, FinFET 디바이스는 n-타입 FET이다. 다른 실시예에서, 충전 재료(216)는 붕소 또는 갈륨으로 도핑된 실리콘 게르마늄이며, FinFET 디바이스는 p-타입 FET이다. 충전 재료(216)의 형상은 충전 재료(216)가 내부에 형성되는 개구(214)에 의해 제약된다. 따라서, 다이아몬드 형상을 갖는 대신, 충전 재료(216)는 직사각형 단면을 가지며, 인접 충전 재료들(216) 사이의 거리가 증가된다. 각각의 충전 재료(216)는 유전체 재료(208)의 표면(212)으로부터 리세스된 표면(213)을 갖는다.
[0020] 복수의 개구들(214)을 형성하는 다른 이점은 개구(214) 내의 충전 재료(216)의 표면(213) 상에 증착되는 임의의 재료가 자기-정렬된다는 것이다. 일 실시예에서, 도 2h에 도시된 바와 같이, 개구(214) 내의 충전 재료(216) 위에 금속 콘택(222)이 증착된다. 금속 콘택(222)은 충전 재료(216), 즉 소스 또는 드레인에 대해 자기-정렬되는데, 이는 금속 콘택(222)과 충전 재료(216) 둘 모두가 개구(214) 내에 형성되기 때문이다. 금속 콘택(222)은 금속, 이를테면 코발트 또는 텅스텐으로 제작될 수 있다. 금속 콘택(222)의 증착 전에, 부가적인 재료들이 충전 재료(216) 상에 형성될 수 있다. 예컨대, 실리사이드화(silicidation) 프로세스에 의해 실리사이드 또는 저마나이드(germanide) 층(218)이 충전 재료(216) 상에 형성될 수 있다. 원자 층 증착(ALD) 프로세스에 의해 라이너(220)가 개구(214)에 등각적으로(conformally) 형성될 수 있다. 이어서, 금속 콘택(222)이 라이너(220) 상에 증착된다. 표면을 평탄화하기 위해 CMP 프로세스가 수행될 수 있다.
[0021] 도 3a 내지 도 3c는 본원에서 설명되는 다른 실시예에 따른, 반도체 디바이스를 형성하기 위한 프로세스를 예시한다. 도 3a는 반도체 구조(300)의 측면도이다. 반도체 구조(300)는 반도체 표면(305)을 갖는 기판(302)을 포함한다. 반도체 표면(305)은 복수의 덮인 부분들(306)에 의해 분리된 복수의 노출된 부분들(304)을 포함한다. 일 실시예에서, 기판(302)은 실리콘 기판이며, 반도체 표면(305)은 실리콘 표면이다. 반도체 표면(305)의 덮인 부분들(306) 상에 제1 유전체 재료(308)가 배치된다. 제1 유전체 재료(308)는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 실리콘 카보나이트라이드, 또는 임의의 다른 적합한 유전체 재료일 수 있다. 다음으로, 도 3b에 도시된 바와 같이, 반도체 표면(305)의 각각의 노출된 부분(304) 상에 피처(310)가 형성된다. 피처들(310)은 피처들(206)과 동일할 수 있다. 피처들(310)을 형성하기 전에, 반도체 표면(305) 상에 형성된 임의의 자연 산화물들이 사전-세정 프로세스에 의해 제거될 수 있다. 피처들(310)은 에피택셜 증착 챔버에서 형성될 수 있다. 일 실시예에서, 각각의 피처(310)는 반도체 표면(305)의 대응하는 노출된 부분(304) 상에 핵형성 층을 먼저 형성함으로써 형성된다. 핵형성 층 및 피처들(310)은, 핵형성 층 및 피처들(206)과 동일한 프로세스 조건들 하에서 형성될 수 있다. 상이한 표면 평면들 상의 상이한 성장 레이트로 인해 다이아몬드 형상을 형성하는 실리콘계 또는 게르마늄계 재료들과 달리, 피처들(310)을 형성하는 데 사용되는 재료들은 다이아몬드 형상을 형성하지 않는다. 피처들(310)의 높이, 폭, 및 패싯들은 온도, 압력, 및/또는 전구체 유동에 의해 제어될 수 있다.
[0022] 다음으로, 도 3c에 도시된 바와 같이, 인접 피처들(310) 사이에 제2 유전체 재료(312)가 형성된다. 일 실시예에서, 제2 유전체 재료(312) 및 피처들(310)은 제2 유전체 재료(312)의 증착 프로세스의 종료 시에 동일 평면 상에 있다. 다른 실시예에서, 제2 유전체 재료(312)가 또한 피처들(310) 상에 형성되고, 피처들(310)을 노출시키기 위해 CMP 프로세스가 제2 유전체 재료(312)에 대해 수행된다. 제2 유전체 재료(312)는 유전체 재료(208)와 동일한 재료일 수 있다.
[0023] 이어서, 도 2f, 도 2g, 및 도 2h에 도시된 프로세스 단계들이 반도체 구조(300)에 대해 수행되어, 제2 유전체 재료(312)에 복수의 개구들이 형성되고, 복수의 개구들에 충전 재료가 증착되며, 복수의 개구들에 금속이 증착된다. 충전 재료는 충전 재료(216)와 동일할 수 있으며, 금속은 금속 콘택(222)과 동일할 수 있다. 충전 재료 및 금속은 자기-정렬되며, 이는 재료들 둘 모두가 동일한 개구 내에 형성되기 때문이다.
[0024] 전술한 바가 본 개시내용의 실시예들에 관련되어 있지만, 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서, 다른 및 추가적인 실시예들이 고안될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 반도체 기판 상에 형성된 복수의 핀(fin)들의 각각의 핀의 일부를 제거하여, 상기 각각의 핀의 나머지 부분의 표면을 노출시키는 단계 ― 상기 표면은 상기 각각의 핀에 인접하게 형성된 제1 유전체 재료의 표면으로부터 리세스(recess)됨 ―;
    상기 각각의 핀의 나머지 부분의 표면 상에 피처(feature)를 형성하는 단계;
    인접 피처들 사이의 갭들을 제2 유전체 재료로 충전(fill)하는 단계; 및
    상기 제2 유전체 재료에 복수의 개구들을 형성하기 위해 상기 피처들을 제거하는 단계
    를 포함하며,
    상기 각각의 핀의 나머지 부분의 표면이 노출되는,
    방법.
  2. 제1 항에 있어서,
    상기 각각의 핀의 나머지 부분의 표면 상에 충전 재료를 형성하는 단계를 더 포함하며,
    각각의 충전 재료는 상기 복수의 개구들 중 대응하는 개구 내에 형성되는,
    방법.
  3. 제1 항에 있어서,
    상기 피처들은 에피택셜 증착 챔버에서 형성되는,
    방법.
  4. 제1 항에 있어서,
    상기 피처들은 선택적 에칭 프로세스에 의해 제거되는,
    방법.
  5. 제1 항에 있어서,
    각각의 피처는 III-V 족 반도체 재료 또는 II-VI 족 반도체 재료로 제작되는,
    방법.
  6. 제1 항에 있어서,
    각각의 피처는 제1 폭을 갖고, 각각의 핀은 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 더 큰,
    방법.
  7. 반도체 표면의 복수의 노출된 부분들의 각각의 노출된 부분 상에 피처를 에피택셜 방식으로 형성하는 단계 ― 상기 피처는 화합물 반도체 재료를 포함하고, 상기 노출된 부분들은 상기 반도체 표면의 덮인 부분들 상에 배치된 제1 유전체 재료에 의해 분리됨 ―;
    인접 피처들 사이의 갭들을 제2 유전체 재료로 충전하는 단계;
    상기 제2 유전체 재료에 복수의 개구들을 형성하기 위해 상기 피처들을 제거하는 단계 ― 상기 반도체 표면의 노출된 부분들은 덮이지 않음 ―; 및
    각각의 개구 내에 충전 재료를 증착하는 단계
    를 포함하는,
    방법.
  8. 제7 항에 있어서,
    상기 피처들을 형성하기 전에, 상기 반도체 표면의 노출된 부분들에 대해 사전-세정 프로세스를 수행하는 단계를 더 포함하는,
    방법.
  9. 제7 항에 있어서,
    상기 피처들은 선택적 에칭 프로세스에 의해 제거되는,
    방법.
  10. 제7 항에 있어서,
    상기 충전 재료는 에피택셜 증착 챔버에서 형성되는,
    방법.
  11. 제7 항에 있어서,
    상기 충전 재료는 반도전성 재료 또는 도전성 재료를 포함하는,
    방법.
  12. 반도체 필러(pillar)들에 인접하게 형성된 유전체 재료에 복수의 트렌치(trench)들을 형성하기 위해 상기 반도체 필러들을 제거하는 단계 ― 핀 재료를 포함하는 반도체 표면이 각각의 트렌치에서 노출됨 ―;
    각각의 노출된 반도체 표면 상에 도전성 소스 또는 드레인 재료를 형성하는 단계 ― 각각의 소스 또는 드레인 재료는 상기 복수의 트렌치들 중 대응하는 트렌치 내에 형성됨 ―; 및
    각각의 소스 또는 드레인 재료 위에 금속 콘택(contact)을 형성하는 단계
    를 포함하며,
    상기 금속 콘택, 및 대응하는 소스 또는 드레인 재료는 상기 복수의 트렌치들 중 대응하는 트렌치 내에서 정렬되는,
    방법.
  13. 제12 항에 있어서,
    각각의 소스 또는 드레인 재료 위에 상기 금속 콘택을 형성하기 전에, 각각의 소스 또는 드레인 재료 상에 실리사이드 또는 저마나이드(germanide) 층을 형성하는 단계를 더 포함하는,
    방법.
  14. 제13 항에 있어서,
    각각의 소스 또는 드레인 재료 위에 상기 금속 콘택을 형성하기 전에, 실리사이드 또는 저마나이드 층 상에 라이너(liner)를 형성하는 단계를 더 포함하는,
    방법.
  15. 제14 항에 있어서,
    상기 금속 콘택은 상기 라이너 상에 형성되는,
    방법.
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