KR20190096402A - 선형 버스트 모드 트랜스임피던스 증폭기에서의 폐루프 자동 이득 제어 - Google Patents

선형 버스트 모드 트랜스임피던스 증폭기에서의 폐루프 자동 이득 제어 Download PDF

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Abstract

광 회선 단말(Optical Line Terminal: OLT), 그리고 OLT에 커플링되며 광 신호를 통해 OLT와 통신하도록 구성된 광 네트워크 유닛(Optical Network Unit: ONU)를 포함하는 광 네트워크 시스템. OLT 또는 ONU 중 적어도 하나는, 입력 신호를 수신하고, 제1 증폭기의 이득 계수에 따라 입력 신호를 증폭함으로써 주 출력 신호를 생성하며, 입력 신호에 비례하는 보조 출력을 생성하도록 구성된 제1 증폭기와, 제1 증폭기에 커플링되며, 보조 출력을 수신하고, 보조 출력에 따라 입력 신호의 평균을 판정하도록 구성된 평균 검출기와, 제1 증폭기 및 평균 검출기에 커플링되며, 입력 신호의 평균에 따라 제1 증폭기의 이득 계수를 제어하도록 구성된 피드백 루프를 포함하는 폐루프 이득 제어형 트랜스임피던스 증폭기(TransImpedance Amplifier: TIA)를 포함한다.

Description

선형 버스트 모드 트랜스임피던스 증폭기에서의 폐루프 자동 이득 제어
관련 출원에 대한 상호 참조
이 출원은 "Closed-loop automatic gain control in linear burst-mode transimpedance amplifier"(선형 버스트 모드 트랜스임피던스 증폭기에서의 폐루프 자동 이득 제어)라는 표제로 2017년 3월 14에 출원된 미국 정규 특허 출원 제15/458,698호의 이익 및 이에 대한 우선권을 주장하는데, 그 출원은 이로써 참조에 의해 포함된다.
기술 분야
본 개시는 광 네트워크(optical network)의 기술 분야에 관련되고, 더욱 구체적으로, 광 네트워크를 위한 트랜스임피던스 증폭기에 관련된다.
수동 광 네트워크(Passive Optical Network: PON) 시스템은 라스트 마일(last mile)을 통하여 네트워크 액세스를 제공하기 위한 하나의 시스템인데, 이는 고객에게 통신을 전하는 전기통신 네트워크(telecommunications network)의 최종 부분이다. PON 시스템은 중앙 위치에 있는 광 회선 단말(Optical Line Terminal: OLT), 사용자 구내(user premise)에 있는 광 네트워크 유닛(Optical Network Unit: ONU), 그리고 OLT를 ONU에 커플링하는(coupling) 광 분배 네트워크(Optical Distribution Network: ODN)를 포함하는 점 대 다점(Point-to-Many-Point: P2MP) 네트워크이다. OLT는 길이에 있어서 단지 수십 밀리초 지속되는 송신인 버스트 모드(burst-mode) 송신을 ONU에 송신하거나, ONU로부터 수신할 수 있다. 수신 시에, 버스트 모드 송신은 광 신호(optical signal)로부터 전기 신호(electrical signal)로 변환되고 수신 디바이스에 의해 처리된다.
고속 PON 시스템을 실현하기 위하여, 변조 포맷이 사용될 수 있는데 이는 선형 버스트 모드 수신기가 업스트림(upstream) 송신을 수행하는 것이다. 이들 PON 시스템에서 광 통신으로부터 기인하는 전기 신호를 처리하기 위하여, 트랜스임피던스 증폭기(TransImpedance Amplifier: TIA)가 구현된다. PON 시스템에서 입력 신호의 큰 동적 범위(dynamic range)를 지원하기 위하여, 자동 이득 제어(automatic gain control), 높은 선형성 및 빠른 안정화 시간(settling time)이 TIA에 바람직할 수 있다. 현재, 요망되는 특성 각각을 제공하는 해결안은 몇 가지뿐이다. 본 문서에 개시된 발명적 개념은 빠른 안정화 시간, 높은 정도의 선형성, 그리고 자동 이득 제어된 TIA에서의 큰 동적 범위를 가능케 한다.
실시예에서, 본 개시는, 주 입력부(main input)에서 입력 전류를 수신하고, 입력 전류 및 제1 증폭기의 이득(gain)에 따라 제1 증폭기 출력 신호를 생성하며, 입력 전류에 비례하는 보조 출력을 생성하도록 구성된 제1 증폭기를 포함하는 장치를 포함한다. 장치는, 제1 증폭기에 커플링되고(coupled) 보조 출력을 수신하고 보조 출력에 의해 나타내어지는 입력 전류의 평균을 판정하도록 구성된 평균 검출기(average detector)를 더 포함한다. 장치는, 평균 검출기에 커플링되고 입력 전류의 평균을 수신하고 입력 전류의 평균 및 제2 증폭기의 이득에 따라 제2 증폭기 출력 신호를 생성하도록 구성된 제2 증폭기를 더 포함한다. 장치는, 제2 증폭기에 커플링되고 제2 증폭기 출력 신호를 수신하고, 제2 증폭기 출력 신호를 기준 신호(reference signal)와 비교하여 비교 결과를 판정하며, 비교 결과에 따라 제1 증폭기의 이득 및 제2 증폭기의 이득을 제어하도록 구성된 제3 증폭기를 더 포함한다.
선택적으로, 선행 실시예 중 임의의 것에서, 장치는, 제1 증폭기에 커플링되고 제1 증폭기의 이득을 제공하도록 구성된 제1 피드백 저항기(feedback resistor)(제1 피드백 저항기의 제1 저항 값은 제어가능함(controllable)) 및 제2 증폭기에 커플링되고 제2 증폭기의 이득을 제공하도록 구성된 제2 피드백 저항기(제2 피드백 저항기의 제2 저항 값은 제어가능함)를 더 포함한다. 선택적으로, 선행 실시예 중 임의의 것에서, 장치는, 제3 증폭기, 제1 피드백 저항기 및 제2 피드백 저항기에 커플링된 저항기 제어기(resistor controller)를 더 포함하되, 저항기 제어기는 제3 증폭기로부터 비교 결과를 수신하고, 저항기 제어 신호(resistor control signal)를 결정하며, 제1 피드백 저항기의 제1 저항 값 및 제2 피드백 저항기의 제2 저항 값을 저항기 제어 신호에 따라 제어하여 제1 증폭기의 이득 및 제2 증폭기의 이득을 제어하도록 구성된다. 선택적으로, 선행 실시예 중 임의의 것에서, 저항기 제어기는 제1 증폭기 및 제2 증폭기에 또한 커플링되고, 저항기 제어기는 제1 증폭기 및 제2 증폭기 중 적어도 일부분을 저항기 제어 신호에 따라 제어하도록 또한 구성된다. 선택적으로, 선행 실시예 중 임의의 것에서, 제1 피드백 저항기 및 제2 피드백 저항기는 복수의 저항기를 포함하고, 복수의 저항기 중 적어도 하나는 제1 증폭기의 이득 및 제2 증폭기의 이득을 제어하기 위해 저항기 제어 신호에 따라 저항기 제어기에 의해 개별적으로 제어가능하다. 선택적으로, 선행 실시예 중 임의의 것에서, 입력 전류는 포토다이오드(photodiode)로부터 수신된다. 선택적으로, 선행 실시예 중 임의의 것에서, 제2 증폭기의 구조, 전기적 특성 및 기계적 특성은 제1 증폭기와 동일하다. 선택적으로, 선행 실시예 중 임의의 것에서, 입력 전류는 광 네트워크 유닛(optical network unit)에 의해 수신된 버스트 모드 신호(burst-mode signal)이다.
실시예에서, 본 개시는, OLT와, OLT에 커플링되고 광 신호(optical signal)를 통해 OLT와 통신하도록 구성된 ONU를 포함하는 광 네트워크 시스템을 포함한다. OLT 또는 ONU 중 적어도 하나는, 입력 신호를 수신하고, 제1 증폭기의 이득 계수(gain factor)에 따라 입력 신호를 증폭함으로써 주 출력 신호(main output signal)를 생성하며, 입력 신호에 비례하는 보조 출력을 생성하도록 구성된 제1 증폭기와, 제1 증폭기에 커플링되고 보조 출력을 수신하고 보조 출력에 따라 입력 신호의 평균을 판정하도록 구성된 평균 검출기와, 제1 증폭기 및 평균 검출기에 커플링되고 입력 신호의 평균에 따라 제1 증폭기의 이득 계수를 제어하도록 구성된 피드백 루프(feedback loop)를 포함하는 폐루프 이득 제어형(closed-loop gain controlled) TIA를 포함한다.
선택적으로, 선행 실시예 중 임의의 것에서, 폐루프 이득 제어형 TIA는 제1 증폭기에 커플링된 제1 피드백 저항기를 더 포함하고, 제1 증폭기의 이득 계수는 제1 피드백 저항기의 저항 값에 따라 결정된다. 선택적으로, 선행 실시예 중 임의의 것에서, 피드백 루프는, 평균 검출기에 커플링되고 입력 신호의 평균을 수신하고 제2 증폭기의 이득 계수에 따라 입력 신호의 평균을 증폭함으로써 제2 출력 신호를 생성하도록 구성된 제2 증폭기와, 제2 증폭기에 커플링된 제2 피드백 저항기(제2 증폭기의 이득 계수는 제2 피드백 저항기의 저항 값에 따라 결정됨)와, 제2 증폭기에 커플링되고 제2 출력 신호를 기준 신호와 비교하여 비교 결과를 판정하도록 구성된 제3 증폭기와, 제3 증폭기, 제1 피드백 저항기 및 제2 피드백 저항기에 커플링되고 비교 결과를 수신하고, 비교 결과에 따라 제어 신호를 결정하며, 제1 피드백 저항기의 저항 값 및 제2 피드백 저항기의 저항 값을 제어 신호에 따라 제어하여 제1 증폭기의 이득 계수를 변경하도록 구성된 제어기를 포함한다. 선택적으로, 선행 실시예 중 임의의 것에서, 제1 증폭기 및 제2 증폭기는 동일하다. 선택적으로, 선행 실시예 중 임의의 것에서, 제어기는 제1 증폭기 및 제2 증폭기에 또한 커플링되고, 제어기는 제1 증폭기 및 제2 증폭기 중 적어도 일부분을 제어 신호에 따라 제어하도록 또한 구성된다. 선택적으로, 선행 실시예 중 임의의 것에서, 제1 피드백 저항기 및 제2 피드백 저항기는 복수의 저항기를 포함하고, 복수의 저항기 중 적어도 하나는 제1 증폭기의 이득 및 제2 증폭기의 이득을 제어하기 위해 제어 신호에 따라 제어기에 의해 개별적으로 제어가능하다. 선택적으로, 선행 실시예 중 임의의 것에서, 제1 증폭기는 포토다이오드에 또한 커플링되고, 제1 증폭기는 포토다이오드로부터 입력 신호를 수신한다.
실시예에서, 본 개시는, 제1 증폭기에 의해, 입력 신호를 수신하는 것과, 제1 증폭기에 의해, 이득 계수에 따라 주 출력을 생성하는 것과, 평균 검출기에 의해, 수신된 입력 신호의 평균을 판정하는 것과, 피드백 루프에 의해, 수신된 입력 신호의 평균에 따라 이득 제어 신호를 결정하는 것과, 피드백 루프에 의해, 이득 제어 신호에 기반하여 주 출력을 수정하는 것을 포함하는 방법을 포함한다.
선택적으로, 선행 실시예 중 임의의 것에서, 이득 제어 신호를 결정하는 것은, 제2 증폭기에 의해, 수신된 입력 신호의 평균을 수신하는 것과, 제2 증폭기에 의해, 제2 이득 계수에 따라 제2 출력을 생성하는 것과, 제3 증폭기에 의해, 제2 출력을 기준 값과 비교하여 이득 제어 신호를 결정하는 것을 포함한다. 선택적으로, 선행 실시예 중 임의의 것에서, 이득 제어 신호에 기반하여 주 출력을 수정하는 것은, 제어기에 의해, 이득 제어 신호를 수신하는 것과, 제어기에 의해, 주 출력과 연관된 이득 계수를 제어하도록 구성된 피드백 저항기의 저항 값을 수정하는 것을 포함한다. 선택적으로, 선행 실시예 중 임의의 것에서, 피드백 저항기의 저항 값을 수정하는 것은 트랜지스터(transistor)의 포화 영역(saturation region)에 관해서 트랜지스터의 동작을 제어하는 것을 포함한다. 선택적으로, 선행 실시예 중 임의의 것에서, 입력 신호는 포토다이오드로부터 수신된다.
명확성의 목적으로, 전술된 실시예 중 임의의 실시예는 본 개시의 범위 안에서 새로운 실시예를 창출하기 위하여 다른 전술된 실시예 중 임의의 하나 이상과 조합될 수 있다.
이들 및 다른 특징은 첨부된 도면 및 청구항과 함께 취해지는 다음의 상세한 설명으로부터 더욱 명확히 이해될 것이다.
이 개시의 더 완전한 이해를 위해, 유사한 참조 번호가 유사한 부분을 나타내는 첨부 도면 및 상세한 설명과 관련되는, 다음의 간략한 설명이 이제 참조된다.
도 1은 PON의 실시예의 개략도이다.
도 2는 증폭기 아키텍처(amplifier architecture)의 실시예의 도해이다.
도 3은 증폭기 아키텍처의 실시예의 부분적인 개략도이다.
도 4는 자동 이득 제어의 방법의 실시예의 흐름도이다.
도 5는 본 개시의 다양한 실시예에 따른 네트워크 요소(network element)의 개략도이다.
하나 이상의 실시예의 예시적 구현이 아래에서 제공되나, 개시된 시스템 및/또는 방법은, 현재 알려진 것이든 또는 존재하는 것이든 임의의 수의 기법을 사용하여 구현될 수 있다는 점이 처음에 이해되어야 한다. 본 개시는 본 문서에 예시되고 기술된 예시적인 설계 및 구현을 비롯하여, 아래에서 예시된 예시적 구현, 도면 및 기법에 결코 한정되어서는 안 되며, 부기된 청구항의 범위(더불어 그것의 균등물 전체 범위) 내에서 수정될 수 있다.
폐루프 시스템(closed-loop system)에서 자동 이득 제어(automatic gain control)를 가능케 하는 실시예와 수단이 본 문서에 개시된다. 개시된 실시예 중 적어도 일부는 버스트 모드(burst-mode)에서 동작(가령, 몇십 나노초 급에서 수십 밀리초 급에 걸칠 수 있는 시간 길이를 갖는 하나 이상의 버스트(burst)를 포함하는 신호를 수신)하고 있을 수 있는 TIA를 위한 폐루프 이득 제어를 제공하도록 구현된다. 개시된 실시예의 적어도 일부는 수신된 신호의 특성(가령, 세기, 전류 레벨, 평균 전류 레벨, 전압 레벨, 평균 전압 레벨, 기타 등등)을 판정하고, 판정된 특성을 기준 값과 비교하며, 비교에 기반하여 제어 신호를 생성하고, 제어 신호를 사용하여 TIA의 이득을 제어한다. 개시된 실시예는 폐루프 이득 제어가 요망되는 TIA의 모사(replica)인 증폭기 및 수신된 값을 기준 값과 비교하도록 구성된 증폭기를 포함하는 피드백 또는 제어 루프를 활용하여 폐루프 이득 제어를 제공할 수 있다. 피드백 또는 제어 루프 내의 제한된 수량의 컴포넌트는 피드백 및/또는 피드포워드(feedforward) 이득 제어 방법과 같은 알려진 이득 제어 방법과 비교될 때 비교적 빠른 안정화 시간(가령, 제어 신호를 결정하고 제어 신호를 사용하여 TIA의 이득을 제어하는 경우에 경과되는 시간)을 가능하게 할 수 있다. 개시된 실시예는 능동 및/또는 수동 전기 컴포넌트의 임의의 조합을 사용하여 단일의 전자 칩 내에(가령, 단일 다이(die), 기판(substrate), 또는 인쇄 회로 보드(Printed Circuit Board: PCB) 상에) 구현될 수 있다. 추가적으로, 개시된 실시예는, 직접적으로든 또는 간접적으로든, 함께 커플링된 여러 전자 칩 또는 전자 컴포넌트로서 구현될 수 있는바, 전자 컴포넌트는 다이, 기판 또는 PCB를 공유하지 않고/거나 전자 컴포넌트는 동일한 전자 칩 패키지 내에 봉입되지(enclosed) 않는다.
이제 도 1을 참조하면, PON(100)의 실시예가 도시된다. PON(100)은 통신 네트워크이며 OLT(110)와, 복수의 ONU(120)와, OLT(100)를 ONU(120)에 커플링하는 ODN(130)을 포함한다. PON(100)은 개시된 실시예를 구현하는 데에 적합하다.
OLT(110)는 ONU(120) 및 다른 네트워크와 통신한다. 구체적으로, OLT(110)는 다른 네트워크 및 ONU(120) 간의 매개물(intermediary)이다. 예컨대, OLT(110)는 다른 네트워크로부터 수신된 데이터를 ONU(120)에 송출하고, ONU(120)로부터 수신된 데이터를 다른 네트워크에 송출한다. OLT(110)는 송신기 및 수신기를 포함한다. 다른 네트워크가 PON(100)에서 사용되는 프로토콜과는 상이한 네트워크 프로토콜을 사용하는 경우에, OLT(110)는 네트워크 프로토콜을 PON 프로토콜로 변환하고 반대로도 마찬가지인 변환기(converter)를 포함한다. OLT(110)는 전형적으로 중앙국(Central Office: CO)과 같은 중앙 위치에 위치되나, 그것은 또한 다른 적합한 위치에 위치될 수 있다.
ODN(130)은 광 섬유 케이블, 커플러(coupler), 스플리터(splitter), 분배기(distributor) 및 다른 적합한 컴포넌트를 포함하는 데이터 분배 시스템이다. 컴포넌트는 OLT(110) 및 ONU(120) 간에 신호를 분배하는 데에 전력을 요구하지 않는 수동 광 컴포넌트(passive optical component)를 포함한다. 컴포넌트는 전력을 요구하는 광 증폭기(optical amplifier)와 같은 능동 컴포넌트를 또한 포함할 수 있다. ODN(130)은 도시된 바와 같은 분기 구성(branching configuration)에서 OLT(110)로부터 ONU(120)로 연장되나, ODN(130)은 임의의 다른 적합한 P2MP 방식으로 구성될 수 있다.
ONU(120)는 OLT(110) 및 고객과 통신하고 OLT(110) 및 고객 간의 매개물로서 작동한다. 예컨대, ONU(120)는 OLT(110)로부터 고객으로 데이터를 송출하고 고객으로부터 OLT(110)로 데이터를 송출한다. ONU(120)는 전기 신호를 광 신호롤 변환하고 광 신호를 OLT(110)에 송신하는 광 송신기(optical transmitter)를 포함하고, ONU(120)는 OLT(110)로부터 광 신호를 수신하고 광 신호를 전기 신호로 변환하는 광 수신기(optical receiver)를 포함한다. ONU(120)는 전기 신호를 고객에게 송신하는 제2 송신기 및 고객으로부터 전기 신호를 수신하는 제2 수신기를 더 포함한다. ONU(120) 및 ONT는 유사하며, 용어는 교환가능하게 사용될 수 있다. ONU(120)는 전형적으로 고객 구내(customer premise)와 같은 분산된 위치에 위치되나, 그것은 또한 다른 적합한 위치에 위치될 수 있다. OLT(110) 또는 ONU(120) 중 어느 쪽이든 또는 양자 모두, 몇몇 실시예에서, 수신된 광 신호(가령, 포토다이오드를 통해 수신된 광 신호)에서 기인하는 전기 신호를 위한 증폭 및 이득 제어를 제공하도록, 예를 들어, 도 2 및 도 3에 관해서 아래에서 논의되는 바와 같은, 폐루프 이득 제어형 TIA를 포함한다.
이제 도 2을 참조하면, 증폭기 아키텍처(200)의 실시예의 도해가 도시된다. 증폭기 아키텍처(200)는, 몇몇 실시예에서, 도 1에서의, 복수의 ONU(120) 중 임의의 것 및/또는 OLT(110)와 같은 광 디바이스(optical device) 내에 구현된다. 예를 들어, 증폭기 아키텍처(200)는 유입 신호의 자동 이득 제어를 제공하기 위하여 광 디바이스의 전단(front end) 내에 구현될 수 있다. 그러나, 증폭기 아키텍처(200)는 유입 신호의 자동 이득 제어를 제공하고자 하는 다른 전자 디바이스 내에 구현될 수 있고, 증폭기 아키텍처(200)는 본 문서에서 예시적으로 사용된 바와 같은 광 디바이스 내에의 구현에 한정되지 않음에 유의하여야 한다.
증폭기 아키텍처(200)는, 몇몇 실시예에서, 주 입력부(main input)(212), 제어 입력부(control input)(214), 주 출력부(216) 및 보조 출력부(218)를 포함하는 주 증폭기(main amplifier)(210), 입력부(222) 및 출력부(224)를 포함하는 평균 전류 검출기(average current detector)(220), 주 입력부(232), 제어 입력부(234) 및 주 출력부(236)를 포함하는 제2 증폭기(230), 제1 입력부(가령, 비반전(non-inverting) 입력부)(242), 제2 입력(가령, 반전(inverting) 입력부)(244) 및 출력부(246)를 포함하는 제3 증폭기(240), 제1 피드백 저항기(250), 그리고 제2 피드백 저항기(260)를 포함한다. 선택적으로, 증폭기 아키텍처(200)는 입력부(272), 주 출력부(274), 제1 제어 출력부(276) 및 제2 제어 출력부(278)를 포함하는 저항기 제어기(270)를 더 포함한다. 주 증폭기(210)는 주 입력부(212)에서 입력 전류를 수신하고 입력 전류를 주 증폭기(210)의 주 출력부(216)에 존재하는 출력 전압으로 변환하도록 구성된다. 몇몇 실시예에서, 주 증폭기(210)는 제어 입력부(214)에서 수신된 하나 이상의 신호에 적어도 부분적으로 기반하여 입력 전류를 출력 전압으로 변환할 수 있다. 입력 전류는 주 증폭기(210)의 주 입력부(212)에 커플링되고 전류를 제공하는, (가령, 센서와 같은) 임의의 적합한 전기 컴포넌트(280)로부터 주 입력부(212)에서 수신된다. 입력 전류의 특정한 소스(source) 또는 전기 컴포넌트(280)의 유형은 본 문서에서 한정되지 않는다.
예를 들어, 몇몇 구현에서 전기 컴포넌트(280)는 입력 전류로서 주 증폭기(210)에 의한 사용을 위한 포토다이오드에 의해 흡수된 (가령, 광원(light source), 예를 들면 레이저 빔, 광 신호, 햇빛, 또는 임의의 적합한 파장에서 발생하는 임의의 다른 적합한 광원으로부터의) 광자(photon)의 양에 대한 관계를 갖는 전류를 출력하도록 구성된 포토다이오드이다. 몇몇 실시예에서, 출력 전압을, 예를 들어, 제1 피드백 저항기(250)의 함수로서 형성하기 위하여 입력 전류는 주 증폭기(210)에 의해 스케일링되거나(scaled) 증폭된다. 예를 들어, 입력 전류의 값이 감소하는 경우에, 제1 피드백 저항기(250)의 저항 값은 입력 전류에서의 감소를 보상하고 입력 전류를 증폭하여 출력 전압을 형성하기 위하여 증가할 수 있다. 입력 전류의 값이 증가하는 경우에, 제1 피드백 저항기(250)의 저항 값은 입력 전류에서의 증가를 보상하고 입력 전류를 증폭하여 출력 전압을 형성하기 위하여 감소할 수 있다. 이와 같이, 주 증폭기(210)의 이득 또는 증폭 계수는 제1 피드백 저항기(250)에 따라 결정될 수 있다. 주 증폭기(210)가 단일의 제어 입력부(214)를 포함하는 것으로서 예시되고 논의되나, 주 증폭기(210)는 대신에 증폭기 아키텍처(200)의 구조에 기반하여 상이한 제어 신호를 수신하도록 각각 구성된 복수의 제어 입력부(214)를 포함할 수 있고, 주 증폭기(210)의 제어 입력부(214)의 수는 본 문서에서 한정되지 않는다는 점에 유의하여야 한다.
제1 피드백 저항기(250)는 주 입력부(212) 및 주 출력부(216) 간에 커플링된다. 제1 피드백 저항기(250)의 저항 값은, 몇몇 실시예에서, 출력 전압으로서 입력 전류를 출력하기 전에 입력 전류에 주 증폭기(210)에 의해 제공되는 증폭의 양을 결정한다. 몇몇 실시예에서, 주 증폭기(210) 및 제1 피드백 저항기(250)는 함께 TIA로 지칭된다. 제1 피드백 저항기(250)는 제1 피드백 저항기(250)의 저항 값을 제어하도록 구성된 다른 전기 컴포넌트에 또한 커플링된다. 몇몇 실시예(가령, 저항기 제어기(270)가 증폭기 아키텍처(200) 내에 존재하지 않는 실시예)에서, 제1 피드백 저항기(250)는 제3 증폭기(240)에 커플링되어서 제3 증폭기(240)의 출력이 제1 피드백 저항기(250)의 저항 값을 제어한다. 다른 실시예(가령, 저항기 제어기(270)가 증폭기 아키텍처(200) 내에 존재하는 실시예)에서, 제1 피드백 저항기(250)는 저항기 제어기(270)에 커플링되어서 저항기 제어기(270)의 하나 이상의 출력이 제1 피드백 저항기(250)의 저항 값을 제어한다. 제1 피드백 저항기(250)가 단일의 조절가능한(adjustable) 또는 제어가능한 저항기(가령, 전위차계(potentiometer))인 것으로 도 2에 예시되나, 제1 피드백 저항기(250)는 어떤 양의 저항을 나타낼 뿐이며 다소간의 양의 저항을 각각 갖는 임의의 수의 수동 또는 능동 전기 컴포넌트로서 구현될 수 있음이 이해되어야 한다. 예를 들어, 제1 피드백 저항기(250)는 임의의 직렬 및/또는 병렬 조합으로 함께 커플링된 복수의 저항기, 예를 들면 병렬 및/또는 직렬 커플링된 전위차계, 제1 피드백 저항기(250)의 저항 값을 증가시키거나 감소시키기 위하여 병렬 커플링 내에 또는 이로부터 저항기를 스위칭하는 스위치로서 트랜지스터가 기능하도록 트랜지스터와 직렬로 각각 커플링된 병렬 커플링된 저항기, 기타 등등으로서 구현될 수 있다. 나아가, 제1 피드백 저항기(250)가 여러 전기 컴포넌트를 포함하는 경우에, 그런 전기 컴포넌트 각각은 제1 피드백 저항기(250)에 의해 나타내어지는 저항의 유효량(effective amount)을 선택적으로 증가시키거나 감소시키기 위하여 개별적으로 제어가능할 수 있다. 예를 들어, 제1 피드백 저항기(250)는 병렬로 커플링된 복수의 저항기로서 구현될 수 있는데, 각 개개의 저항기는 저항기의 병렬 조합 내에 또는 이로부터 개개의 저항기를 선택적으로 커플링하거나 디커플링하는(decouple) 스위치로서 기능하여, 이로써 저항기의 병렬 조합 및 상응하여 제1 피드백 저항기(250)의 저항 값을 증가시키고/거나 감소시키는 트랜지스터와 직렬로 또한 커플링된다.
주 증폭기(210)는 입력 전류를 주 증폭기(210)의 보조 출력부(218)에 존재하는 보조 출력 전압으로 변환하도록 또한 구성된다. 몇몇 실시예에서, 보조 출력 전압은 입력 전류에 선형적으로 비례하는바 입력 전류에서의 변화는 제1 피드백 저항기(250)의 저항 값에 상관없이 보조 출력 전압에 상응하여 반영된다. 몇몇 실시예에서, 보조 출력 전압의 값은 입력 전류의 값보다 작고 입력 전류 및 보조 출력 전압 간의 선형적으로 비례하는 관계는 주 증폭기(210)의 내부 특성에 따라 결정될 수 있다. 예를 들어, 주 증폭기(210)는 입력 전류에 대해서 보조 출력 전압의 값을 설정하는 (가령, 도 3에 관해 아래에서 논의되는 부하 저항기(load resistor)와 같은) 하나 이상의 컴포넌트를 포함할 수 있다. 몇몇 실시예에서, 하나 이상의 컴포넌트는, 보조 출력 전압이 주 증폭기(210)의 주 입력부(212)에서 수신될 수 있는 가능한 입력 전류의 전체 동적 범위에 걸쳐서 선형적으로 비례하는 채로 있을 만큼 충분히 작은 입력 전류에 대해서 보조 출력 전압의 값을 설정한다.
평균 전류 검출기(220)는, 입력부(222)를 통해, 주 증폭기(210)의 보조 출력부(218)에 커플링되고 주 증폭기(210)의 보조 출력부(218)에 존재하는 보조 출력 전압을 평균 전류 신호로 변환하도록 구성된다. 예를 들어, 평균 전류 검출기(220)는 주 증폭기(210)로부터 보조 출력 전압을 수신하고, 보조 출력 전압의 평균을 검출하며, 보조 출력 전압의 검출된 평균을 전류 신호로 변환하고, 전류 신호를 평균 전류 신호로서 출력부(224)를 통해 출력한다. 몇몇 실시예에서, 평균 전류 신호는 주 증폭기(210)에 의해 수신된 입력 전류와 실질적으로 유사하다(가령, 평균 전류 신호의 값이 주 증폭기(210)에 의해 수신된 입력 전류의 값을 실질적으로 나타냄). 평균 전류 검출기(220)는 보조 출력 전압의 평균을 검출하고 임의의 적합한 수단(이의 특정한 하드웨어 구조 및/또는 방법은 본 문서에서 한정되지 않음)에 따라 보조 출력 전압의 검출된 평균을 전류 신호로 변환할 수 있다. 평균 전류 검출기(220)로서의 구현에 적합한 평균 전류 검출기의 하나의 실시예의 일례가 도 3에 관해서 아래에서 예시되고 논의된다.
제2 증폭기(230)는 주 입력부(232)를 통해 평균 전류 검출기(220)의 출력부(224)에 커플링된다. 제2 증폭기(230)는, 몇몇 실시예에서, 주 증폭기(210)와 구조적으로 유사하고/하거나 동일하다. 예를 들어, 제2 증폭기(230)는 주 증폭기(210)의 특성과 실질적으로 동일 내지 똑같은 특성(가령, 구조, 전기적 특성, 기계적 특성, 트랜스임피던스, 기타 등등)을 가질 수 있어서 평균 전류 검출기(220)로부터 주 입력부(232)에서 수신된 평균 전류 신호에 대한 제2 증폭기(230)의 응답은 전기 컴포넌트(280)로부터 주 입력부(212)에서 수신된 평균 전류 신호에 대한 주 증폭기(210)의 응답과 실질적으로 유사하다.
제2 증폭기(230)는 평균 전류 검출기(220)로부터 주 입력부(232)에서 평균 전류 신호를 수신하고 평균 전류 신호를 제2 증폭기(230)의 주 출력부(236)에 존재하는 출력 전압으로 변환하도록 구성된다. 몇몇 실시예에서, 제2 증폭기(230)는 제어 입력부(234)에서 수신된 하나 이상의 신호에 적어도 부분적으로 기반하여 출력 전압을 형성하도록 입력 전류를 변환할 수 있다. 몇몇 실시예에서, 출력 전압을, 예를 들어, 제2 피드백 저항기(260)의 함수로서 형성하기 위하여 평균 전류 신호는 제2 증폭기(230)에 의해 스케일링되거나 증폭된다. 예를 들어, 입력 전류의 값이 감소하는 경우에, 제2 피드백 저항기(260)의 저항 값은 입력 전류에서의 감소를 보상하고 입력 전류를 증폭하여 출력 전압을 형성하기 위하여 증가할 수 있다. 입력 전류의 값이 증가하는 경우에, 제2 피드백 저항기(260)의 저항 값은 입력 전류에서의 증가를 보상하고 입력 전류를 증폭하여 출력 전압을 형성하기 위하여 감소할 수 있다. 이와 같이, 제2 증폭기(230)의 이득 또는 증폭 계수는 제2 피드백 저항기(260)에 따라 결정될 수 있다. 실질적으로 동일한 특성을 가지고, 실질적으로 유사한 입력을 수신하며, 실질적으로 유사한 방식으로 기능하고, 실질적으로 유사한 출력을 출력함으로써, 제2 증폭기(230)는 주 증폭기(210)의 실질적으로 동일한 모사이도록 구성된다. 제2 증폭기(230)가 단일의 제어 입력부(234)를 포함하는 것으로서 예시되고 논의되나, 제2 증폭기(230)는 대신에 증폭기 아키텍처(200)의 구조에 기반하여 상이한 제어 신호를 수신하도록 각각 구성된 복수의 제어 입력부(234)를 포함할 수 있다는 점에 유의하여야 한다. 제2 증폭기(230)의 제어 입력부(234)의 수는 본 문서에서 한정되지 않는다.
제2 피드백 저항기(260)는 주 입력부(232) 및 주 출력부(236) 간에 커플링된다. 제2 피드백 저항기(260)의 저항 값은, 몇몇 실시예에서, 출력 전압으로서 평균 전류 신호를 출력하기 전에 평균 전류 신호에 제2 증폭기(230)에 의해 제공되는 증폭의 양을 결정한다. 몇몇 실시예에서, 제2 증폭기(230) 및 제2 피드백 저항기(260)는 함께 TIA로 지칭된다. 제2 피드백 저항기(260)는 제2 피드백 저항기(260)의 저항 값을 제어하도록 구성된 다른 전기 컴포넌트에 또한 커플링된다. 예를 들어, 제어를 위해 제2 피드백 저항기(260)가 커플링된 전기 컴포넌트는, 몇몇 실시예에서, 제어를 위해 제1 피드백 저항기(250)가 커플링된 동일한 전기 컴포넌트인바 제1 피드백 저항기(250) 및 제2 피드백 저항기(260) 양자 모두에 실질적으로 유사한 제어가 가해져 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)의 저항 값으로 하여금 주어진 시점에서 실질적으로 동일하게 한다. 몇몇 실시예(가령, 저항기 제어기(270)가 증폭기 아키텍처(200) 내에 존재하지 않는 실시예)에서, 제2 피드백 저항기(260)는 제3 증폭기(240)에 커플링되어서 제3 증폭기(240)의 출력이 제2 피드백 저항기(260)의 저항 값을 제어한다. 다른 실시예(가령, 저항기 제어기(270)가 증폭기 아키텍처(200) 내에 존재하는 실시예)에서, 제2 피드백 저항기(260)는 저항기 제어기(270)에 커플링되어서 저항기 제어기(270)의 하나 이상의 출력이 제2 피드백 저항기(260)의 저항 값을 제어한다.
제2 피드백 저항기(260)가 단일의 조절가능한 또는 제어가능한 저항기(가령, 전위차계)인 것으로 도 2에 예시되나, 제2 피드백 저항기(260)는 어떤 양의 저항을 나타낼 뿐이며 다소간의 양의 저항을 각각 갖는 임의의 수의 수동 또는 능동 전기 컴포넌트로서 구현될 수 있음이 이해되어야 한다. 예를 들어, 제2 피드백 저항기(260)는 임의의 직렬 및/또는 병렬 조합으로 함께 커플링된 복수의 저항기, 예를 들면 병렬 및/또는 직렬 커플링된 전위차계, 제2 피드백 저항기(260)의 저항 값을 증가시키거나 감소시키기 위하여 병렬 커플링 내에 또는 이로부터 저항기를 스위칭하는 스위치로서 트랜지스터가 기능하도록 트랜지스터와 직렬로 각각 커플링된 병렬 커플링된 저항기, 기타 등등으로서 구현될 수 있다. 나아가, 제1 피드백 저항기(250)가 여러 전기 컴포넌트를 포함하는 경우에, 그런 전기 컴포넌트 각각은 제2 피드백 저항기(260)에 의해 나타내어지는 저항의 유효량을 선택적으로 증가시키거나 감소시키기 위하여 개별적으로 제어가능할 수 있다. 예를 들어, 제2 피드백 저항기(260)는 병렬로 커플링된 복수의 저항기로서 구현될 수 있는데, 각 개개의 저항기는 저항기의 병렬 조합 내에 또는 이로부터 개개의 저항기를 선택적으로 커플링하거나 디커플링하는 스위치로서 기능하여, 이로써 저항기의 병렬 조합 및 상응하여 제2 피드백 저항기(260)의 저항 값을 증가시키고/거나 감소시키는 트랜지스터와 직렬로 또한 커플링된다. 몇몇 실시예에서, 제2 피드백 저항기(260)의 구조 및/또는 구성은 제1 피드백 저항기(250)와 실질적으로 동일하다. 예를 들어, 제1 저항 값으로부터 제2 저항 값으로의 제2 피드백 저항기(260)의 저항 값에서의 변화를 야기한 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)에 의해 수신된 제어 신호가 실질적으로 제1 저항 값으로부터 실질적으로 제2 저항 값으로의 제1 피드백 저항기(250)의 저항 값에의 대응하는 변화를 또한 야기한다.
제3 증폭기(240)는 제2 입력부(244)를 통해 제2 증폭기(230)의 주 출력부(236)에 커플링되고 제2 증폭기(230)의 출력 전압을 수신하도록 구성된다. 몇몇 실시예에서, 제3 증폭기(240)는 주 출력부(236)를 통해 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)에 또한 커플링된다. 다른 실시예에서, 제3 증폭기(240)는 주 출력부(236)를 통해 저항기 제어기(270)의 입력부(272)에 또한 커플링된다. 제3 증폭기(240)는 제1 입력부(242)에서 기준 전압(Vref)을 수신한다. 기준 전압은 (도시되지 않은) 임의의 적합한 수동 및/또는 능동 전기 컴포넌트 또는 컴포넌트의 조합으로부터 수신된다. 예를 들어, 기준 전압은 전압 조정기(voltage regulator), 전압 배분기(voltage divider), 프로세서(processor)(또는 마이크로 프로세서(micro-processor)), 전압 소스(voltage source), 집적 회로(integrated circuit), 또는 기준 전압을 제공하는 것이 가능한 임의의 다른 적합한 전기 컴포넌트 또는 컴포넌트들로부터 수신될 수 있다. 기준 전압은, 몇몇 실시예에서, 주 증폭기(210)의 주 출력부(216)에 존재하는 출력 전압 및 제2 증폭기(230)의 주 출력부(236)에 존재하는 출력 전압의 요망되는 값에 대응하는 값을 갖는다.
제3 증폭기(240)는, 몇몇 실시예에서, 제1 입력부(242)에서 수신된 기준 전압을 제2 입력부(244)에서 수신된 제2 증폭기(230)의 출력 전압과 비교하고 비교에 기반하여 출력부(246)에 존재하는 비교 출력 전압을 생성하도록 구성된 연산 증폭기(operational amplifier)로서 구현된다. 다른 실시예에서, 제3 증폭기(240)는 두 입력을 수신하고 두 입력 간의 비교 및/또는 차이에 기반하여 출력을 제공하기에 적합한 임의의 전기 컴포넌트일 수 있다. 출력부(246)에 존재하는 비교 출력 전압은, 몇몇 실시예(가령, 저항기 제어기(270)가 증폭기 아키텍처(200) 내에 존재하지 않는 실시예)에서, 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)의 저항 값을 제어하도록 구성되고, 따라서, 제어 신호로 지칭될 수 있다. 제3 증폭기(240)가 제2 증폭기(230)의 출력 전압이 기준 전압보다 작다고 판정하는 경우에, 제어 신호는 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)의 저항 값이 증가하게 하는바, 이로써 각각 주 증폭기(210) 및 제2 증폭기(230)의 증폭의 양 또는 이득을 증가시킨다. 상응하여, 제3 증폭기(240)가 제2 증폭기(230)의 출력 전압이 기준 전압보다 크다고 판정하는 경우에, 제어 신호는 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)의 저항 값이 감소하게 하는바, 이로써 각각 주 증폭기(210) 및 제2 증폭기(230)의 증폭의 양 또는 이득을 감소시킨다. 제3 증폭기(240)는 임의의 적합한 수단(이의 특정한 하드웨어 구조 및/또는 방법은 본 문서에서 한정되지 않음)에 따라 기준 전압 및 제2 증폭기(230)의 출력 전압 간의 비교를 수행할 수 있다.
저항기 제어기(270)는, 예컨대, 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)가 (가령, 위에서 논의된 바와 같이, 스위치로서 구현된 트랜지스터를 통해) 개별적으로 제어가능한 복수의 저항기 또는 다른 전기 컴포넌트를 포함하는 경우에 증폭기 아키텍처(200) 내에 포함된다. 저항기 제어기(270)는, 증폭기 아키텍처(200) 내에 존재하는 경우에, 입력부(272)를 통해 제3 증폭기(240)의 출력부(246)에 커플링된다. 저항기 제어기(270)는 주 출력부(274)를 통해 제1 피드백 저항기(250) 및 제2 피드백 저항기에, 제1 제어 출력부(276)를 통해 주 증폭기(210)의 제어 입력부(214)에, 그리고 제2 제어 출력부(278)를 통해 제2 증폭기(230)의 제어 입력부(234)에 또한 커플링된다.
제1 피드백 저항기(250) 및 제2 피드백 저항기(260) 각각과 저항기 제어기(270) 간의 단일 커플링으로서 예시되나, 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)의 구조에 기반하여 제1 피드백 저항기(250) 및 제2 피드백 저항기(260) 각각과 저항기 제어기(270) 간에 존재하는 임의의 수의 커플링이 있을 수 있음이 이해되어야 한다. 예를 들어, 커플링의 수는 제1 피드백 저항기(250) 및 제2 피드백 저항기(260) 각각에 포함된 개별적으로 제어가능한 저항기 또는 다른 전기 컴포넌트의 수에 기반할 수 있다. 이와 같이, 저항기 제어기(270)가 단수의 주 출력부(274)를 포함하는 것으로서 예시되고 논의되나, 저항기 제어기(270)는 대신에 복수의 주 출력부(274)(이들 각각은 전압 신호를 출력하도록 구성되는데, 그 각각은 때때로 제어 신호로 지칭될 수 있음)를 포함할 수 있다. 복수의 주 출력부(274)는 각각 제1 피드백 저항기(250) 및/또는 제2 피드백 저항기(260)의 대응하는 저항기 또는 전기 컴포넌트를 제어하도록 구성될 수 있고 각각은 주 증폭기(210) 및/또는 제2 증폭기(230)에 송신될 수 있다. 추가적으로, 주 증폭기(210) 및 제2 증폭기(230) 각각과 저항기 제어기(270) 간의 단일 커플링으로서 예시되나, 증폭기 아키텍처(200)의 구조에 기반하여 주 증폭기(210) 및 제2 증폭기(230) 각각과 저항기 제어기(270) 간에 존재하는 임의의 수의 커플링이 있을 수 있음이 이해되어야 한다. 예를 들어, 커플링의 수는 제어기 저항기(270)에 의해 결정된 제어 신호의 수 및/또는 제1 피드백 저항기(250) 및 제2 피드백 저항기(260) 각각에 포함된 개별적으로 제어가능한 저항기 또는 다른 전기 컴포넌트의 수에 기반할 수 있다.
저항기 제어기(270)는, 몇몇 실시예에서, 제3 증폭기(240)로부터 비교 출력 전압을 수신하고 비교 출력 전압과, 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)의 구조에 기반하여 하나 이상의 제어 신호를 형성하도록 구성된다. 예를 들어, 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)가 각각 복수의 개별적으로 제어가능한 전기 컴포넌트를 포함하는 경우에 저항기 제어기(270)는 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)의 개별적으로 제어가능한 전기 컴포넌트 각각을 위한 제어 신호를 결정하도록 구성된다. 예를 들어, 저항기 제어기(270)는 X 볼트(volts)의 값을 갖는 제3 증폭기(240)로부터의 비교 출력 전압을 수신하는 경우이고, 제1 피드백 저항기(250) 및 제2 피드백 저항기(260)는 각각 4개의 개별적으로 제어가능한 전기 컴포넌트를 포함할 수 있다. 그러한 실시예에서, 저항기 제어기(270)는 대략 X 볼트, 대략 X/2 볼트, 대략 X/3 볼트 및 대략 X/4 볼트의 값을 갖는 제어 신호를 제1 피드백 저항기(250) 및 제2 피드백 저항기(2260) 각각의 제1, 제2 제3 및 제4의 개별적으로 제어가능한 전기 컴포넌트에 각각 제공할 수 있다. 그러나, 위의 값은 단지 예시적이며 어떠한 식으로든 본 개시의 범위를 한정하도록 의도되지 않음에 유의하여야 한다. 대신에, 저항기 제어기(270)는 입력 전압을 수신하고 실질적으로 입력 전압에 기반하여 하나 이상의 출력 전압을 제공하기에 적합한 임의의 전기 컴포넌트일 수 있다. 예를 들어, 저항기 제어기(270)는 전압 배분기, 저항기 래더(resistor ladder), 전압 조정기, 프로세서(또는 마이크로 프로세서), 전압 소스, 집적 회로, 또는 입력 전압을 수신하고 실질적으로 입력 전압에 기반하여 하나 이상의 출력 전압을 제공하는 것이 가능한 임의의 다른 적합한 전기 컴포넌트 또는 컴포넌트들로서 구현되거나 이를 포함할 수 있다. 저항기 제어기(270)는, 출력 신호를 결정하기 위하여 수신된 신호를 처리하는 데에서 주 증폭기(210) 및 제2 증폭기(230)에 의한 사용을 위해, 예컨대, 제어 입력으로서, 임의의 수의 결정된 제어 신호를 주 증폭기(210) 및 제2 증폭기(230)에 또한 제공할 수 있다.
이제 도 3을 참조하면, 증폭기 아키텍처(200)의 실시예의 부분적인 개략도가 도시된다. 도 3에 도시된 바와 같이, 주 증폭기(210)는 복수의 NPN 타입 양극성 접합 트랜지스터(Bipolar Junction Transistor: BJT)(302, 304, 306, 308, 310 및 312)(302-312), n 타입 금속 산화물 반도체 전계 효과 트랜지스터(n-type metal oxide semiconductor field effect transistor)(NMOS)(314), p 타입 금속 산화물 반도체 전계 효과 트랜지스터(p-type metal oxide semiconductor field effect transistor)(PMOS)(318 및 320)(이는 도 3에 도시된 바와 같이 커플링된 경우에 전류 미러(current mirror)로 지칭될 수 있음), 조절 저항기(322 및 324), 그리고 부하 저항기(326)를 포함한다. BJT(302-312) 각각은 베이스(base)(3xxB), 컬렉터(collector)(3xxC) 및 이미터(emitter)(3xxE)를 각기 포함한다(가령, BJT(302)는 베이스(302B), 컬렉터(302C) 및 이미터(302E)를 포함함, BJT(304)는 베이스(304B), 컬렉터(304C) 및 이미터(304E)를 포함함, 기타 등등). NMOS(314) 및 PMOS(318 및 320)는 각각 게이트(gate)(3xxG), 드레인(drain)(3xxD) 및 소스(source)(3xxS)를 각기 포함한다.
BJT(302-312)가 각각 이미터(302E-312E)(그리고 본 문서에서 각각 3xxE로 지칭됨)에 존재하는 전압 더하기 문턱 전압(threshold voltage)(가령, 0.7 볼트의 문턱 전압 또는 개별적인 BJT(302-312)의 특성에 따라 결정된 임의의 다른 문턱 전압)을 초과하는 전압을 각각 베이스(302B-312B)(그리고 본 문서에서 각각 3xxB로 지칭됨)에서 수신하는 경우에, BJT(302-312)는 포화 영역(saturation region)에서 동작한다. 포화 영역에서 동작하는 경우에, 베이스(3xxB) 및 각각 컬렉터(302C-312C)(그리고 본 문서에서 각각 3xxC로 지칭됨)에서 수신된 실질적으로 모든 전류는 각 BJT(302-312)를 통해서 이미터(3xxE)로 흐른다. 포화 영역에서 동작하는 경우에, BJT(302-312)는 "온"(on)인 것으로 지칭될 수 있고 BJT(302-312)로 하여금 포화 영역에서 동작하도록 하는 전압을 베이스(3xxB)에 제공하는 것은 각 BJT(302-312)를 "턴온하는"(turning on) 것으로 지칭될 수 있다. BJT(302-312)가 이미터(3xxE)에 존재하는 전압 더하기 문턱 전압을 초과하지 않는 전압을 베이스(3xxB)에서 수신하는 경우에, BJT(302-312)는 컬렉터(3xxC) 또는 베이스(3xxB)에서 수신된 전류는 실질적으로 어떤 것도 각 BJT(302-312)를 통해서 이미터(3xxE)로 흐르지 않는 차단 영역(cutoff region)에서 동작한다. 차단 영역에서 동작하는 경우에, BJT(302-312)는 "오프"(off)인 것으로 지칭될 수 있고 BJT(302-312)로 하여금 차단 영역에서 동작하도록 하는 전압을 베이스(3xxB)에 제공하는 것은 각 BJT(302-312)를 "턴오프하는"(turning off) 것으로 지칭될 수 있다. 이 방식으로, BJT(302-312) 각각은, 턴온된 경우에, 전류가 흐를 수 있게 하는 (가령, 각 BJT(302-312)에 걸쳐서 발생하는 임의의 연관된 전압 강하(voltage drop)를 뺀) 실질적으로 단락된(short-circuited) 스위치로서 기능하고, 턴오프된 경우에, 전류의 흐름을 억제하고/하거나 제한하는 실질적 개방 회로(open circuit)로서 기능하는 스위치로 간주될 수 있다.
유사하게, NMOS(314)의 게이트(314G) 및 소스(314S) 간의 전압 차동(voltage differential)이 문턱 전압을 초과하는 경우에, NMOS(314)는 드레인(314D)에서 수신된 실질적으로 모든 전류가 NMOS(314)를 통해서 소스(314S)로 흐르는 포화 영역에 진입한다. 포화 영역에서 동작하는 경우에, NMOS(314)는 "온"인 것으로 지칭될 수 있고 NMOS(314)로 하여금 포화 영역에서 동작하도록 하는 전압을 게이트(314G)에 제공하는 것은 NMOS(314)를 "턴온하는" 것으로 지칭될 수 있다. NMOS(314)의 게이트(314G) 및 소스(314S) 간의 전압 차동이 문턱 전압을 초과하지 않는 경우에, NMOS(314)는 드레인(314D)에서 수신된 전류는 실질적으로 어떤 것도 NMOS(314)를 통해서 소스(314S)로 흐르지 않는 차단 영역에 진입한다. 차단 영역에서 동작하는 경우에, NMOS(314)는 "오프"인 것으로 지칭될 수 있고 NMOS(314)로 하여금 차단 영역에서 동작하도록 하는 전압을 게이트(314G)에 제공하는 것은 NMOS(314)를 "턴오프하는" 것으로 지칭될 수 있다. 역으로, PMOS(318 또는 320)의 게이트(318G 또는 320G) 및 소스(318S 또는 320S) 간의 전압 차동이 각각 문턱 전압을 초과하지 않는 경우에, PMOS(318 또는 320)는 소스(318S 또는 320S)에서 수신된 실질적으로 모든 전류가 각 PMOS(318 또는 320)를 통해서 각 드레인(318D 또는 320D)로 흐르는 포화 영역에 진입한다. 포화 영역에서 동작하는 경우에, PMOS(318 또는 320)는 "온"인 것으로 지칭될 수 있고 각 PMOS(318 또는 320)로 하여금 포화 영역에서 동작하도록 하는 전압을 게이트(318G 또는 320G)에 제공하는 것은 각 PMOS(318 또는 320)를 "턴온하는" 것으로 지칭될 수 있다. 각 PMOS(318 또는 320)의 게이트(318G 또는 320G) 및 소스(318S 또는 320S) 간의 전압 차동이 문턱 전압을 초과하는 경우에, 각 PMOS(318 또는 320)는 소스(318S 또는 320S)에서 수신된 전류는 실질적으로 어떤 것도 각 PMOS(318 또는 320)를 통해서 드레인(318D 또는 320D)로 흐르지 않는 차단 영역에 진입한다. 차단 영역에서 동작하는 경우에, PMOS(318 또는 320)는 "오프"인 것으로 지칭될 수 있고 각 PMOS(318 또는 320)로 하여금 차단 영역에서 동작하도록 하는 전압을 게이트(318G 또는 320G)에 제공하는 것은 PMOS(318 또는 320)를 "턴오프하는" 것으로 지칭될 수 있다.
BJT(302)는 베이스(320B)를 통해 (도 2에 도시된) 전기 컴포넌트(280)에 커플링되는바 베이스(302B)는 도 2에서 논의된 바와 같은 주 증폭기(210)의 주 입력부(212)이다. BJT(302)는 컬렉터(302C)를 통해 BJT(304)의 이미터(304E)뿐만 아니라, 이미터(302E)를 통해 NMOS(314)의 드레인(314D) 및 조절 저항기(324)에 또한 커플링된다. BJT(304)는 컬렉터(304C)를 통해 조절 저항기(322), BJT(306)의 컬렉터(306C), BJT(312)의 베이스(312B), 그리고 이전에 논의된 바와 같은 BJT(302)에 커플링된다. 추가적으로, BJT(304)는 베이스(304B)에서 기준 또는 바이어스(bias) 전압을 수신하는데, 이의 특정 값은 증폭기 아키텍처(200)의 구성에 좌우되며 본 문서에서 한정되지 않는다. 몇몇 실시예에서, 기준 전압은 이전에 논의된 바와 같은, 포화 영역에 관해 BJT(304)의 동작을 결정하는 문턱 전압의 2배(2VBE)이다. BJT(306)는 컬렉터(306C)를 통해, 이전에 논의된 바와 같은 BJT(304)의 컬렉터(304C), 조절 저항기(322), 그리고 BJT(312)의 베이스(312B)에 커플링된다. BJT(306)는 이미터(306E)를 통해 BJT(308)의 컬렉터(380C)에 또한 커플링된다. 추가적으로, BJT(306)는 베이스(306B)에서 기준 또는 바이어스 전압을 수신하는데, 이의 특정 값은 증폭기 아키텍처(200)의 구성에 좌우되며 본 문서에서 한정되지 않는다. 몇몇 실시예에서, 기준 전압은 베이스(304B)에서 BJT(304)에 의해 수신되는 기준 전압, 예컨대, 2VBE와 실질적으로 동일하다. BJT(308)는 컬렉터(308C)를 통해, 이전에 논의된 바와 같은 BJT(306)에, 그리고 이미터(308E)에 의해 접지 전위(ground potential)(360)에 커플링된다. 추가적으로, BJT(308)는 베이스(308B)에서 기준 또는 바이어스 전압(VB2,STARV)을 수신하는데, 이의 특정 값은 증폭기 아키텍처(200)의 구성에 좌우되며 본 문서에서 한정되지 않는다. 몇몇 실시예에서, 기준 전압의 값은, 적어도 부분적으로, 제1 피드백 저항기(250)에 존재하는 저항의 양에 따라 결정된다. 예를 들어, 제1 피드백 저항기(250)가 복수의 개별적으로 제어가능한 전기 컴포넌트를 포함하는 경우에, BJT(308)의 베이스(308B)에서 수신되는 기준 전압은 제어 신호(가령, 도 2의 저항기 제어기(270)에 의해 산출되고 제어 입력부(214)에서 주 증폭기(210)에 의해 수신되는 제1 제어 신호)에 선형적으로 비례할 수 있다.
BJT(310)는 컬렉터(310C)를 통해 BJT(312)의 이미터(312E)에, 그리고 피드백 저항기(250)에 커플링된다. BJT(310)는 이미터(310E)를 통해 접지 전위(360)에 또한 커플링된다. (가령, 주 출력부(216)에 존재하는 바와 같은) 주 증폭기(210)의 출력 전압은, 몇몇 실시예에서, BJT(310)의 컬렉터(310C)로부터 취해져서 BJT(310)의 컬렉터(310C)에 존재하는 전압이 주 증폭기(210)의 출력 전압과 실질적으로 동일하다. 추가적으로, BJT(310)는 베이스(310B)에서 기준 또는 바이어스 전압(VB,BUF)을 수신하는데, 이의 특정 값은 증폭기 아키텍처(200)의 구성에 좌우되며 본 문서에서 한정되지 않는다. 몇몇 실시예에서, 기준 전압의 값은 증폭기 아키텍처(200)가 활성(active)인 내내 BJT(310)가 포화 영역에서 동작하도록 선택될 수 있다. 다른 실시예에서, 기준 전압의 값은 증폭기 아키텍처(200) 내의 다른 전기 컴포넌트 또는 조건에 결부될 수 있는바 증폭기 아키텍처(200) 내의 또는 이에 의해 수신된 그런 각 전기 컴포넌트의 상태 또는 다른 신호의 값이 BJT(310)의 베이스(310B)에서 수신되는 기준 전압으로서 사용되거나 이를 결정한다.
BJT(312)는 이미터(312E)를 통해 BJT(310)의 컬렉터(310C)에, 그리고 피드백 저항기(250)에 커플링되는바 BJT(310)의 컬렉터(310C)에 존재하는 주 증폭기(210)의 출력 전압은 BJT(312)의 이미터(312E)에 또한 존재한다. BJT(312)는 베이스(312B)를 통해, 각각 이전에 논의된 바와 같은 BJT(306)의 컬렉터(306C), BJT(304)의 컬렉터(304C)에, 또 조절 저항기(322)에 또한 커플링된다. BJT는 컬렉터(312C)를 통해, PMOS(320)의 게이트(320G)뿐만 아니라, PMOS(318)의 드레인(318D) 및 게이트(318G)에 또한 커플링된다. NMOS(314)는 드레인(314D)을 통해 BJT(302)의 이미터(302E) 및 조절 저항기(324)에, 그리고 소스(314S)를 통해 접지 전위(360)에 커플링된다. 추가적으로, NMOS(314)는 게이트(314G)에서 기준 또는 바이어스 전압(VC2)을 수신하는데, 이의 특정 값은 증폭기 아키텍처(200)의 구성에 좌우되며 본 문서에서 한정되지 않는다. 몇몇 실시예에서, 기준 전압의 값은 제1 피드백 저항기(250)에 존재하는 저항의 양에 따라 결정된다. 예를 들어, 제1 피드백 저항기(250)가 복수의 개별적으로 제어가능한 전기 컴포넌트를 포함하는 경우에, NMOS(314)의 게이트(314G)에서 수신되는 기준 전압은 제어 신호(가령, 도 2의 저항기 제어기(270)에 의해 산출되고 제어 입력부(214)에서 주 증폭기(210)에 의해 수신되는 제2 제어 신호)에 선형적으로 비례할 수 있다. 몇몇 실시예에서, NMOS(314)의 게이트(314G)에서 수신되는 기준 전압은 BJT(308)의 베이스(308B)에서 수신되는 기준 전압과 실질적으로 동일한 반면, 다른 실시예에서 그 기준 전압들은 상이하다.
PMOS(318)는 소스(318S)를 통해 전압 소스(358) 및 PMOS(348)의 소스(348S)에, 그리고 드레인(318D)을 통해 BJT(312)의 컬렉터(312C), 게이트(318G) 및 PMOS(320)의 게이트(320G)에 커플링된다. PMOS(320)는 소스(320S)를 통해 전압 소스(358) 및 PMOS(318)의 소스(318S)에, 게이트(320G)를 통해 PMOS(318)의 게이트(318G)와 드레인(318D)에 및 BJT(312)의 컬렉터(312C)에, 그리고 드레인(320D)을 통해 부하 저항기(326)에 커플링된다. (가령, 보조 출력부(218)에 존재하는 바와 같은) 주 증폭기(210)의 보조 출력 전압은, 몇몇 실시예에서, PMOS(320)의 소스(320S)로부터 취해져서 PMOS(320)의 소스(320S)에 존재하는 전압이 주 증폭기(210)의 보조 출력 전압과 실질적으로 동일하다. 함께, PMOS(318) 및 PMOS(320)는 PMOS(318)를 통과하는 것과 실질적으로 동일한 전류가 PMOS(320)를 통과하도록 PMOS(318)를 통과하는 전류를 미러링하거나(mirror) 복제하도록(copy) 구성된 전류 미러를 포함한다.
조절 저항기(322)는 전압 소스(358) 및 BJT(304)의 컬렉터(304C), BJT(306)의 컬렉터(306C), 그리고 BJT(312)의 베이스(312B) 간에 커플링된다. 조절 저항기(324)는 접지 전위(360) 및 BJT(302)의 이미터(302E), 그리고 NMOS(314)의 드레인(314D) 간에 커플링된다. 부하 저항기(324)는 PMOS(320)의 드레인(320D) 및 접지 전위(360) 간에 커플링된다.
도 3에 또한 도시된 바와 같이, 몇몇 실시예에서 제1 피드백 저항기(250)는 제1 피드백 저항기(250)의 저항 값이 위에서 논의된 바와 같이 증가되고/거나 감소될 수 있도록 복수의 전기 컴포넌트를 포함한다. 도 3에 도시된 제1 피드백 저항기(250)의 구성은 단지 예시적이며 제1 피드백 저항기(250)의 다양한 실시예의 더욱 완전한 논의를 위해 제1 피드백 저항기(250)의 도 2에 관한 위의 논의가 참조된다는 점에 유의하여야 한다. 도 3에 도시된 바와 같이, 제1 피드백 저항기(250)는 제1 저항기(328), 제2 저항기(330) 및 제3 저항기(332)를 포함한다. 제1 피드백 저항기(250)는 NMOS(334) 및 NMOS(336)를 더 포함한다. NMOS(334) 및 NMOS(336)는 위에서 논의된 NMOS(314)와 실질적으로 유사한 방식으로 기능할 수 있다. 제1 저항기(328)는 BJT(310)의 컬렉터(310C) 및 BJT(302)의 베이스(302B) 간에(가령, 주 증폭기(210)의 주 출력부(216) 및 주 입력부(212) 간에) 커플링된다. 제2 저항기(330)는 BJT(310)의 컬렉터(310C) 및 NMOS(334)의 소스(334S) 간에 커플링된다. NMOS(334)는, 소스(334S)를 통해 제2 저항기(330)에, 그리고 드레인(334D)을 통해 BJT(302)의 베이스(302B)에 커플링된다. 추가적으로, NMOS(334)는 게이트(334G)를 통해 도 2의 저항기 제어기(270)에 커플링되어서(도시되지 않음) NMOS(334)는 NMOS(334)를 스위치로서 동작시켜, 위에서 논의된 바와 같이, 제1 저항기(328) 및/또는 제3 저항기(332)와 병렬인 제2 저항기(330)를 선택적으로 커플링하거나 디커플링하여 제1 피드백 저항기(250)의 저항 값을 변경하기 위해 게이트(334G)에서 제어 신호(가령, 위에서 논의되고 도 3에서 VC1으로서 예시된 바와 같은, 도 2의 저항기 제어기(270)에 의해 산출되는 제1 제어 신호)를 수신한다. 제3 저항기(332)는 BJT(310)의 컬렉터(310C) 및 NMOS(336)의 소스(336S) 간에 커플링된다. NMOS(336)는, 소스(336S)를 통해 제3 저항기(332)에, 그리고 드레인(336D)을 통해 BJT(302)의 베이스(302B)에 커플링된다. 추가적으로, NMOS(336)는 게이트(336G)를 통해 도 2의 저항기 제어기(270)에 커플링되어서(도시되지 않음) NMOS(336)는 NMOS(336)를 스위치로서 동작시켜, 위에서 논의된 바와 같이, 제1 저항기(328) 및/또는 제2 저항기(330)와 병렬인 제3 저항기(332)를 선택적으로 커플링하거나 디커플링하여 제1 피드백 저항기(250)의 저항 값을 변경하기 위해 게이트(336G)에서 제어 신호(가령, 도 2의 저항기 제어기(270)에 의해 산출되고 위에서 논의되고 도 3에서 VC2로서 예시된 제2 제어 신호)를 수신한다. 제1 피드백 저항기(250)는 제1 피드백 저항기(250)를 위한 복수의 저항 값의 선택을 가능하게 하는 임의의 수의 저항기 및 트랜지스터 조합을 포함할 수 있음이 이해되어야 한다. 추가적으로, NMOS(334) 및 NMOS(336)가 NMOS 트랜지스터로서 예시되나, 그것들은 대신에 BJT 트랜지스터 및/또는 PMOS 트랜지스터의 임의의 조합으로서 구현될 수 있고 제1 피드백 저항기(250)의 각각의 트랜지스터 및 저항기 쌍은 상이한 NMOS, PMOS, BJT 및/또는 임의의 적합한 제어가능한 스위치를 한정 없이 활용할 수 있음에 또한 유의하여야 한다.
도 3에 또한 도시된 바와 같이, 평균 전류 검출기(220)는 버스트 모드 평균 검출기(337), 증폭기(340)(제1 입력부(가령, 비반전 입력부)(338), 제2 입력부(가령, 반전 입력부)(339) 및 출력부(341)를 포함함), PMOS(346, 348 및 350), NMOS(343, 352 및 354) 및 부하 저항기(356)를 포함한다. NMOS(343, 352 및 354)는 위에서 논의된 NMOS(314)와 실질적으로 유사한 방식으로 기능할 수 있고, PMOS(346, 348 및 350)는 위에서 논의된 PMOS(318 및 320)와 실질적으로 유사한 방식으로 기능할 수 있다. 버스트 모드 평균 검출기(337)는 PMOS(320)의 드레인(320D) 및 증폭기(340)의 제1 입력부(338) 간에 커플링된다. 버스트 모드 평균 검출기(337)는 임의의 적합한 수단(이의 특정한 하드웨어 구조 및/또는 방법은 본 문서에서 한정되지 않음)에 따라 버스트 모드 전압 및/또는 전류 신호의 평균을 판정하는 것이 가능한 임의의 적합한 전기 컴포넌트이다. 예를 들어, 버스트 모드 평균 검출기(337)는 수신된 전류 신호를 전압 출력 신호로 변환할 수 있는 저역 통과 필터(low-pass filter), 적분기(integrator), 표본 및 유지 회로(sample and hold circuitry), 또는 버스트 모드 신호의 평균을 판정하기 위한 임의의 다른 적합한 전기 컴포넌트 또는 수단으로서 구현될 수 있다. 증폭기(340)는 제1 입력부(338)를 통해 버스트 모드 평균 검출기(337)에, 출력부(341)를 통해 NMOS(343)의 게이트(343G)에, 그리고 제2 입력부(339)를 통해 NMOS(343)의 소스(343S) 및 부하 저항기(356)에 커플링된다. NMOS(343)는 위에서 논의된 바와 같이 증폭기(340)에, 부하 저항기(356)에 소스(343S)를 통해, 그리고 드레인(343D)을 통해 PMOS(346)의 드레인(346D)과 게이트(346G) 및 PMOS(348)의 게이트(348G)에 커플링된다.
PMOS(346)는 소스(346S)를 통해 PMOS(348)의 소스(348S) 및 PMOS(350)의 소스(350S)에, 드레인(346D)을 통해 NMOS(343)의 드레인(343D), 게이트(346G) 및 PMOS(348)의 게이트(348G)에 커플링된다. PMOS(348)는 소스(348S)를 통해 PMOS(346)의 소스(346S) 및 PMOS(350)의 소스(350S)에, 게이트(348G)를 통해 PMOS(346)의 게이트(346G)와 드레인(346D)에 및 NMOS(343)의 드레인(343D)에, 그리고 드레인(320D)을 통해 NMOS(352)의 드레인(352D)과 게이트(352G) 및 NMOS(354)의 게이트(354G)에 커플링된다. 함께, PMOS(346) 및 PMOS(348)는 PMOS(346)를 통과하는 것과 실질적으로 동일한 전류가 PMOS(348)를 통과하도록 PMOS(346)를 통과하는 전류를 미러링하거나 복제하도록 구성된 전류 미러를 포함한다. PMOS(350)는 소스(350S)를 통해 PMOS(346)의 소스(346S) 및 PMOS(348)의 소스(348S)에, 그리고 드레인(350D)을 통해 NMOS(354)의 드레인(354D)에 커플링된다. 추가적으로, PMOS(350)는 게이트(350G)에서 기준 또는 바이어스 전압(VB)을 수신하는데, 이의 특정 값은 증폭기 아키텍처(200)의 구성에 좌우되며 본 문서에서 한정되지 않는다. 몇몇 실시예에서, 게이트(350G)에서 수신되는 기준 전압은, 이전에 논의된 바와 같이, PMOS(350)로 하여금 포화 영역에서 동작하도록 하기에 충분한 전압인 반면, 다른 실시예에서 전압 기준은 PMOS(350)로 하여금 포화 영역 및 차단 영역 사이에 존재하는 활성 영역에서 동작하도록 하기에 충분하여서, 소스(350S)로부터 드레인(350D)으로 PMOS(350)를 통과하는 전류(가령, PMOS(350)에 의해 도통된(conducted) 전류)는 BJT(310)와 연관된 바이어스 전류(가령, 베이스(310B), 컬렉터(310C) 또는 이미터(310E)에 존재하는 바이어스 전류)와 실질적으로 같다. NMOS(352)는 드레인(352D)을 통해 PMOS(348)의 드레인(348D), 게이트(352G) 및 NMOS(354)의 게이트(354G)에, 게이트(352G)를 통해 NMOS(354)의 드레인(352D) 및 게이트(354G)에, 그리고 소스(352S)를 통해 접지 전위(360)에 커플링된다. NMOS(354)는 드레인(354D)을 통해 PMOS(350)의 소스(350D)에, 게이트(354G)를 통해 NMOS(352)의 게이트(352G)와 드레인(352D) 및 PMOS(346)의 드레인(346D)에, 그리고 소스(354S)를 통해 접지 전위(360)에 커플링된다. 부하 저항기(356)는 증폭기(340)의 제2 입력부(339), NMOS(343)의 소스(343S) 및 접지 전위(360) 간에 커플링된다. 몇몇 실시예에서, 부하 저항기(356)는 부하 저항기(326)와 실질적으로 동일한 저항 값을 갖는 반면, 다른 실시예에서 부하 저항기(356) 및 부하 저항기(326)는 상이한 저항 값을 갖는다.
전압 소스(358)는 임의의 적합한 전기 컴포넌트(가령, 전압 조정기, 전력 공급부(power supply), 또는 다른 전압 소스)에 의해 제공되며 증폭기 아키텍처(200)의 구조에 의존할 수 있는 임의의 적합한 값을 갖는다. 이와 같이, 전압 소스(358)의 특정 소스 및 값은 본 문서에서 한정되지 않는다. 몇몇 실시예에서, 소스 전압은 대략 3.3 볼트의 값을 가질 수 있다. 접지 전위(360)는 대지 접지(Earth ground)(가령, 실질적으로 0 볼트), 부동(floating) 또는 신호 접지(가령, 증폭기 아키텍처(200)에서 다른 신호를 측정하기 위한 기준점으로서 사용되는 0이 아닌(non-zero) 전압 신호), 또는 통상의 기술자에게 알려진 바와 같이 증폭기 아키텍처(200)에서의 구현을 위해 적합한 임의의 다른 접지 연결일 수 있다. 나아가, 몇몇 실시예에서 접지 전위(360)는 접지 전위(360)에의 커플링에 걸쳐서 실질적으로 동일한 값을 갖는 반면, 다른 실시예에서 하나 이상의 상이한 접지 전위(360)가 증폭기 아키텍처(200) 내에 구현될 수 있다. 도 3을 참조하여 논의된 다양한 기준 전압은 도 2에 관해 위에서 논의된 바와 같이, 임의의 적합한 전기 컴포넌트에 의해 제공될 수 있음에 유의하여야 한다. 도 3에 도시되지 않지만, 제2 증폭기(230) 및 제2 피드백 저항기(260)는 각각 주 증폭기(210) 및 제1 피드백 저항기(250)의 구조와 실질적으로 유사한 구조를 가질 수 있다는 점, 그리고 위에서 논의된 바와 같이, 제3 증폭기(240) 및 저항기 제어기(270)의 특정한 구조는 본 문서에서 한정되지 않는다는 점에 또한 유의하여야 한다.
위에서 논의된 바와 같이, BJT(304)는 기준 전압으로써 바이어싱되어(biased) BJT(304)로 하여금 증폭기 아키텍처(200)가 활성인 동안 포화 영역에서 실질적으로 줄곧 동작하도록 하며, 따라서 연관된 전압 강하를 가질 수 있는 단락 회로로서 간주된다. BJT(302)가 턴온되게 하기 위해 충분한 전압 및/또는 전류를 갖는 BJT(302)의 베이스(302B)에서 주 증폭기(210)가 입력 전류를 수신하는 경우에, BJT(302)는 컬렉터(302C) 및 이미터(302E) 간에 전류를 도통시킨다. BJT(302)가 포화 영역에서 동작하는 경우에, 그것은 또 연관된 전압 강하를 가질 수 있고 전류가 전압 소스(358)로부터 조절 저항기(322), BJT(304), BJT(302) 및 조절 저항기(324)를 거쳐 접지 전위(360)로 흐를 수 있게 하는 완성 회로를 만드는 단락 회로로서 간주될 수도 있다. 몇몇 실시예에서, 조절 저항기(324)는 NMOS(314)가 포화 영역에서 동작하는 경우에 바이패스될(bypassed) 수 있고, 따라서 전압 소스(358)로부터 흐르는 전류를 위한 접지로의 덜 저항성인 경로를 만든다. 유사하게, BJT(302)가 포화 영역에서 동작하는 경우에, BJT(312)의 베이스(312B)에 존재하는 전압은 대략 전압 소스(358)의 값에서, BJT(312)로 하여금 포화 영역에서 동작하고 컬렉터(312C) 및 이미터(312E) 간에 전류를 도통시키게 하는 피드백 저항기(322)의 전압 강하를 뺀 것이다. BJT(312)를 통해 도통된 전류는 BJT(310)의 바이어스 전류(가령, 베이스(310B)에서 BJT(310)에 의해 수신된 전류)로부터 베이스(302B)에서 BJT(302)에 의해 수신된 전류를 뺀 것과 대략 같다. 유사하게, BJT(312)에 의해 도통된 전류는 PMOS(318)에 의해 또한 도통되고, 미러링되어 소스(320S) 및 드레인(320D) 간에 PMOS(320)에 의해 도통되는 것이다.
소스(320S) 및 드레인(320D) 간에 PMOS(320)에 의해 도통된 전류는 부하 저항기(326)를 통해서 흘러 전압 전위를 만들며, 버스트 모드 평균 검출기(337)에 의해 수신되고 대략 BJT(310)의 바이어스 전류로부터 베이스(302B)에서 BJT(302)에 의해 수신된 전류를 뺀 전류를 갖는 전압 신호를 제어한다. 버스트 모드 평균 검출기(337)는 수신된 신호 전위의 평균을 판정하고 평균을 나타내는 전압 출력을 증폭기(340)에 전한다. 증폭기(340)는, 몇몇 실시예에서, 제1 입력부(338)에서 수신된 입력 및 제2 입력부(339)에서 수신된 입력 간의 차이를 증폭시키고 증폭된 차이를 출력으로서 출력부(340)에서 제공하는 연산 증폭기 구성에 따라 구성된다. 증폭기(340)의 출력이 NMOS(343)로 하여금 포화 영역에서 동작하도록 하기에 충분한 값을 갖는 경우에, NMOS(343)는 드레인(343D) 및 소스(343S) 간에 전류를 도통시키는바, 이로써 대략 BJT(310)의 바이어스 전류로부터 베이스(302B)에서 BJT(302)에 의해 수신된 전류를 뺀 값을 갖는 전류가 PMOS(346), NMOS(343)를 거쳐서, 그리고 부하 저항기(356)를 거쳐서 접지 전위(360)로 흐르게 한다. PMOS(346)를 거쳐서 흐르는 전류는 또한 PMOS(348)를, 그리고 이로써 NMOS(352)를 거쳐서 흐르도록 미러링된다. NMOS(352)를 거쳐서 흐르는 전류는 또한 NMOS(354)를 거쳐서 흐르도록 미러링되는바, 이로써 대략 BJT(310)의 바이어스 전류로부터 베이스(302B)에서 BJT(302)에 의해 수신된 전류를 뺀 값을 갖는 전류가 NMOS(354)를 거쳐서 흐르도록 한다. 위에서 논의된 바와 같이, PMOS(350)는 PMOS(350)에 의해 도통된 전류로 하여금 대략 BJT(310)의 바이어스 전류의 값을 갖도록 하는 기준 전압으로써 그것의 게이트(350G)에서 바이어싱되는바, 이로써 출력부(224)에서 평균 전류 검출기(220)로부터 흐르는 전류로 하여금 대략 베이스(302B)에서 BJT(302)에 의해 수신된 전류의 값을 갖도록 하여서 (각각 도 2에 도시된) 주 입력부(232)에서 제2 증폭기(230)에 의해 수신된 전류 신호가 주 입력부(212)에서 주 증폭기(210)에 의해 수신된 전류 신호와 대략 동일한 값을 갖는다.
이제 도 4를 참조하면, 자동 이득 제어의 방법(400)의 실시예의 흐름도가 도시된다. 방법(400)은, 증폭기의 자동 이득 제어가 요망되는 경우에, 자동 이득 능력을 갖는 전기 컴포넌트(가령, 자동 이득 제어 회로 또는 아키텍처, 예를 들면 증폭기 아키텍처(200))에 의해 구현된다. 단계(410)에서, 입력 신호가 수신된다. 입력 신호는, 예를 들어, 제1 증폭기(가령, 도 2의 주 증폭기(210))에 의해 센서(가령, 도 2의 전기 컴포넌트(280))로부터 수신된다. 단계(420)에서, 이득 계수에 따라 주 출력이 생성된다. 주 출력은, 예를 들어, 제1 증폭기가 이득 계수에 따라 입력 신호를 증폭함으로써 산출되는데, 이득 계수는 제1 피드백 저항기(가령, 도 2의 제1 피드백 저항기(250))에 의해 설정된다. 단계(430)에서, 수신된 입력 신호의 평균이 판정된다. 평균은, 예를 들어, 제1 증폭기에 의해 수신된 입력 신호에 비례하는 제1 증폭기의 보조 출력에 기반하여 판정된다. 평균은, 몇몇 실시예에서, 평균 전류 검출기(가령, 도 2의 평균 전류 검출기(220))에 의해 판정된다. 단계(440)에서, (가령, 제1 피드백 저항기의 저항 값을 제어하기 위한) 주 출력과 연관된 이득 제어 신호가 단계(420)에서 판정된 수신된 입력 신호의 평균에 따라 결정된다. 이득 제어 신호는, 예를 들어, 수신된 입력 신호의 평균을 제2 피드백 저항기(가령, 도 2의 제2 피드백 저항기(260))에 의해 설정된 이득에 따라 증폭함으로써 제1 증폭기의 동작을 모사하도록 구성된 제2 증폭기(가령, 도 2의 제2 증폭기(230)), 제2 증폭기의 출력을 기준 값과 비교하도록 구성된 제3 증폭기(가령, 도 2의 제3 증폭기(240)), 그리고 선택적으로, 제1 피드백 저항기 및 제2 피드백 저항기의 저항 값을 양 저항 값 모두가 대략 같도록 실질적으로 동시에 제어하도록 구성된 저항기 제어기(가령, 도 2의 저항기 제어기(270))를 포함하는 피드백 루프에 의해 결정된다. 이득 제어 신호는, 예를 들어, 제3 증폭기가 제2 증폭기의 출력을 기준 값과 비교하고 비교에 기반하여 제어 신호를 출력함으로써 결정된다. 선택적으로, 저항기 제어기는 제3 증폭기의 출력을 수신하고 제1 피드백 저항기, 제2 피드백 저항기, 제1 증폭기 및/또는 제2 증폭기를 제어하기 위한 하나 이상의 제어 신호를 결정한다. 단계(450)에서, 주 출력은 결정된 이득 제어 신호에 기반하여 수정된다. 주 출력은, 예를 들어, 제1 증폭기 및 제2 증폭기의 이득이 단계(440)에서 결정된 이득 제어 신호에 기반하여 조절되도록 저항기 제어기가 제1 피드백 저항기 및 제2 피드백 저항기의 저항 값을 (가령, 도 3에 관해 위에서 논의된 바와 같이, 트랜지스터의 포화 영역에 대해 트랜지스터의 동작을 제어하는 것에 의함과 같이, 스위치로서 동작하는 트랜지스터에 커플링된 저항기의 하나 이상의 조합을 활용하여 회로 내에 또는 이로부터 저항을 스위칭하는 것에 의해) 조절함(가령, 증가시킴 또는 감소시킴)으로써 수정된다.
이제 도 5를 참조하면, 본 개시의 다양한 실시예에 따른 네트워크 요소(500)의 개략도가 도시된다. 네트워크 요소(500)는 입력 신호를 수신하고 증폭된 출력 신호를 산출하는 것이 가능한 임의의 적합한 처리 디바이스일 수 있다. 예를 들어, 네트워크 요소(500)는 도 2의 증폭기 아키텍처(200)를 구현하고 도 1의 OLT(110) 및/또는 ONU(120)로서 동작할 수 있다. 다양한 실시예에서, 예를 들면, 이 개시의 특징/방법은 하드웨어, 펌웨어 및/또는 하드웨어 상에서 가동되도록 설치된 소프트웨어를 사용하여 구현된다.
네트워크 요소(500)는 네트워크, 시스템 및/또는 도메인을 통해서 데이터를 전송하고/하거나, 네트워크 내의 다른 디바이스에 서비스를 제공하거나 계산 기능을 수행하는 디바이스(가령, 액세스 포인트(access point), 액세스 포인트 스테이션(access point station), 라우터(router), 스위치(switch), 게이트웨이(gateway), 브릿지(bridge), 서버(server), 클라이언트(client), 사용자 장비(user-equipment), 모바일 통신 디바이스(mobile communications device), 기타 등등)이다. 하나의 실시예에서, 네트워크 요소(500)는 본 문서에 개시된 증폭기 아키텍처(200)를 포함하는 장치 및/또는 시스템이다.
네트워크 요소(500)는 송신기, 수신기, 또는 이의 조합을 포함하는 송수신기(transceiver)(Tx/Rx)(520)에 커플링된 하나 이상의 다운스트림 포트(510)를 포함한다. Tx/Rx(520)는 다운스트림 포트(510)를 통해 다른 네트워크 요소로부터 프레임을 수신하고/거나 송신한다. 유사하게, 네트워크 요소(500)는 복수의 업스트림 포트(540)에 커플링된 다른 Tx/Rx(520)를 포함하는데, Tx/Rx(520)는 업스트림 포트(540)를 통해 다른 노드로부터 프레임을 수신하고/거나 송신한다. 다운스트림 포트(510) 및/또는 업스트림 포트(540)는 전기 및/또는 광 송신 및/또는 수신 컴포넌트를 포함할 수 있다. 다른 실시예에서, 네트워크 요소(500)는 Tx/Rx(520)에 커플링된 하나 이상의 안테나(도시되지 않음)를 포함한다. Tx/Rx(520)는 하나 이상의 안테나를 통해 무선으로 다른 컴퓨팅 또는 저장 디바이스로부터 데이터(가령, 패킷)를 수신하고/거나 송신한다. Tx/Rx(520)는, 예를 들어, 증폭기 아키텍처(200)와 같은, Tx/Rx(520)에 의해 수신된 버스트 모드 신호를 증폭하도록 구성된 증폭기를 더 포함하거나, 이에 커플링될 수 있다.
프로세서(530)는 Tx/Rx(520)에 커플링되며, 예를 들어, 하나 이상의 버스트 모드 송신에 따라, 네트워크 요소(500) 및 다른 네트워크 요소 간의 통신을 수행하도록 구성된다. 실시예에서, 프로세서(530)는 하나 이상의 다중코어(multi-core) 프로세서 및/또는 메모리 모듈(550)(이는 데이터 스토어, 버퍼, 기타 등등으로서 기능함)을 포함한다. 프로세서(530)는 일반 프로세서로서 또는 하나 이상의 애플리케이션 특정 집적 회로(Application Specific Integrated Circuit: ASIC), 필드 프로그램가능 게이트 어레이(Field-Programmable Gate Array: FPGA) 및/또는 디지털 신호 프로세서(Digital Signal Processor: DSP)의 일부로서 구현된다. 단일 프로세서로서 예시되나, 프로세서(530)는 그와 같이 한정되지 않으며 대안적으로는 여러 프로세서를 포함한다. 프로세서(530)는 자동 이득 제어(560)를 실행하도록 구성된 처리 로직을 더 포함한다.
도 5는 메모리 모듈(550)이 프로세서(530)에 커플링되며 다양한 타입의 데이터를 저장하도록 구성된 비일시적(non-transitory) 매체임을 또한 보여준다. 메모리 모듈(550)은 이차적 스토리지(secondary storage), 판독 전용 메모리(Read-Only Memory: ROM) 및 랜덤 액세스 메모리(Random-Access Memory: RAM)를 포함하는 메모리 디바이스를 포함한다. 이차적 스토리지는 전형적으로 하나 이상의 디스크 드라이브, 광 드라이브, 솔리드 스테이트 드라이브(Solid-State Drive: SSD) 및/또는 테이프 드라이브로 구성되며, RAM이 모든 작업 데이터를 유지할 만큼 충분히 크지 않은 경우 오버플로우(over-flow) 저장 디바이스로서, 그리고 데이터의 비휘발성 저장을 위해 사용된다. 이차적 스토리지는 실행을 위해 프로그램이 선택된 경우에 RAM 내로 로딩된 그런 프로그램을 저장하는 데에 사용된다. ROM은 명령어 및 아마도 데이터를 저장하는 데에 사용되는데 이는 프로그램 실행 동안에 판독되는 것들이다. ROM은 전형적으로 이차적 스토리지의 더 큰 메모리 용량에 비해 작은 메모리 용량을 갖는 비휘발성 메모리 디바이스이다. RAM은 휘발성 데이터를 저장하는 데에, 그리고 아마도 명령어를 저장하는 데에 사용된다. ROM 및 RAM 양자 모두에 대한 액세스는 이차적 스토리지에 대한 것보다 전형적으로 더 빠르다.
메모리 모듈(550)은 본 문서에 기술된 다양한 실시예를 수행하기 위한 명령어를 수용하는 데에 사용될 수 있다. 예를 들어, 메모리 모듈(550)은 프로세서(530)에 의해 실행되는 자동 이득 제어(560)를 구현하도록 구성된 명령어를 포함할 수 있다.
네트워크 요소(500) 상으로 실행가능 명령어를 로딩하고/거나 프로그래밍함으로써, 프로세서(530) 및/또는 메모리 모듈(550) 중 적어도 하나가 변경되어, 부분적으로 네트워크 요소(500)를 특정한 머신 또는 장치, 예를 들어, 본 개시에 의해 교시된 신규한 자동 이득 제어 기능을 갖는 증폭기 아키텍처로 변형한다는 점이 이해된다. 실행가능 소프트웨어를 컴퓨터 내에 로딩함으로써 구현될 수 있는 기능은 업계에서 알려진 주지의 설계 규칙에 의해 하드웨어 구현으로 변환될 수 있음은 전기 엔지니어링 및 소프트웨어 엔지니어링 업계에 본질적인 것이다. 소프트웨어 대 하드웨어로 개념을 구현하는 것 간의 결정은 전형적으로, 소프트웨어 영역으로부터 하드웨어 영역으로 전환하는 데에서 수반되는 어떤 문제보다도 산출될 유닛의 개수 및 설계의 안정성의 고려에 달려 있다. 일반적으로, 여전히 빈번한 변경의 대상인 설계는 소프트웨어로 구현되는 것이 선호될 수 있는데, 하드웨어 구현을 다시 돌리는 것이 소프트웨어 설계를 다시 돌리는 것보다 더 비싸기 때문이다. 일반적으로, 안정적이며 대량으로 산출될 설계는 하드웨어로(가령, ASIC으로) 구현되는 것이 선호될 수 있는데 대량 생산 조업에 있어서 하드웨어 구현이 소프트웨어 구현보다 덜 비쌀 수 있기 때문이다. 흔히 설계가 소프트웨어 형태로 개발되고 테스트되고 나서 나중에, 업계에 잘 알려진 설계 규칙에 의해, 소프트웨어의 명령어를 고정배선화하는(hardwire) ASIC으로 된 균등한 하드웨어 구현으로 변형될 수 있다. 새로운 ASIC에 의해 제어되는 머신과 동일한 방식으로 특정한 머신 또는 장치가 되며, 마찬가지로 실행가능 명령어로써 로딩되고/거나 프로그래밍된 컴퓨터는 특정한 머신 또는 장치로서 여겨질 수 있다.
예시적인 실시예에서, 네트워크 요소(500)는, 제1 증폭기에 의해, 입력 신호를 수신하는 수신 모듈과, 제1 증폭기에 의해, 이득 계수에 따라 주 출력을 생성하는 출력 생성 모듈과, 평균 검출기에 의해, 수신된 입력 신호의 평균을 판정하는 평균화 모듈과, 피드백 루프에 의해, 수신된 입력 신호의 평균에 따라 이득 제어 신호를 결정하는 이득 제어 모듈과, 피드백 루프에 의해, 이득 제어 신호에 기반하여 주 출력을 수정하는 출력 수정 모듈을 포함한다. 몇몇 실시예에서, 네트워크 요소(500)는 실시예에서 기술된 단계 중 임의의 것 또는 이의 조합을 수행하기 위한 다른 또는 추가적인 모듈을 포함할 수 있다. 또한, 도면 중 임의의 것에서 도시되거나 청구항 중 임의의 것에서 상술된 바와 같은, 방법의 추가적인 또는 대안적인 실시예 또는 양상 중 임의의 것은, 유사한 모듈을 포함한다고 또한 고려된다.
폐루프 시스템에서의 자동 이득 제어를 위한 수단이 본 문서에 개시된다. 본 개시는 버스트 모드에서 동작(가령, 몇십 나노초 급에서 수십 밀리초 급에 걸칠 수 있는 시간 길이를 갖는 하나 이상의 버스트를 포함하는 신호를 수신)하고 있을 수 있는 TIA를 위한 폐루프 이득 제어를 위한 수단을 포함한다. 본 개시는, 입력 전류를 수신하고, 입력 전류 및 제1 모듈의 이득에 따라 제1 출력 신호를 생성하며, 입력 전류에 비례하는 보조 출력을 생성하기 위한 수단으로써 구성된 제1 모듈, 제1 모듈에 커플링되며 보조 출력을 수신하고 보조 출력에 의해 나타내어진 입력 전류의 평균을 판정하기 위한 수단으로써 구성된 제2 모듈, 제2 모듈에 커플링되며 입력 전류의 평균을 수신하고 입력 전류의 평균 및 제3 모듈의 이득에 따라 제2 출력 신호를 생성하기 위한 수단으로써 구성된 제3 모듈, 그리고 제3 모듈에 커플링되며 제2 출력 신호를 수신하고, 제2 출력 신호를 기준 신호와 비교하여 비교 결과를 판정하며, 비교 결과에 따라 제1 모듈의 이득 및 제2 모듈의 이득을 제어하기 위한 수단으로써 구성된 제4 모듈을 포함하는 장치를 더 포함한다.
추가적인 실시예가 다음의 조항에서 인용된다.
조항 1. 다음을 포함하는 장치:
제1 증폭기로서,
주 입력부에서 입력 전류를 수신하고,
입력 전류 및 제1 증폭기의 이득에 따라 제1 증폭기 출력 신호를 생성하며,
입력 전류에 비례하는 보조 출력을 생성하도록 구성된 제1 증폭기;
평균 검출기로서, 제1 증폭기에 커플링되며,
보조 출력을 수신하고,
보조 출력에 의해 나타내어진 입력 전류의 평균을 판정하도록 구성된 평균 검출기;
제2 증폭기로서, 평균 검출기에 커플링되며,
입력 전류의 평균을 수신하고,
입력 전류의 평균 및 제2 증폭기의 이득에 따라 제2 증폭기 출력 신호를 생성하도록 구성된 제2 증폭기;
제3 증폭기로서, 제2 증폭기에 커플링되며,
제2 증폭기 출력 신호를 수신하고,
제2 증폭기 출력 신호를 기준 신호와 비교하여 비교 결과를 판정하며,
비교 결과에 따라 제1 증폭기의 이득 및 제2 증폭기의 이득을 제어하도록 구성된 제3 증폭기.
조항 2. 조항 1의 장치로서, 다음을 더 포함함:
제1 증폭기에 커플링되며 제1 증폭기의 이득을 제공하도록 구성된 제1 피드백 저항기(제1 피드백 저항기의 제1 저항 값은 제어가능함); 및
제2 증폭기에 커플링되며 제2 증폭기의 이득을 제공하도록 구성된 제2 피드백 저항기(제2 피드백 저항기의 제2 저항 값은 제어가능함).
조항 3. 조항 1 내지 조항 2 중 임의의 것의 장치로서, 제3 증폭기, 제1 피드백 저항기 및 제2 피드백 저항기에 커플링된 저항기 제어기를 더 포함하되, 저항기 제어기는,
제3 증폭기로부터 비교 결과를 수신하고,
저항기 제어 신호를 결정하며,
제1 증폭기의 이득 및 제2 증폭기의 이득을 제어하기 위해 저항기 제어 신호에 따라 제1 피드백 저항기의 제1 저항 값 및 제2 피드백 저항기의 제2 저항 값을 제어하도록 구성된다.
조항 4. 조항 1 내지 조항 3 중 임의의 것의 장치로서, 저항기 제어기는 제1 증폭기 및 제2 증폭기에 또한 커플링되며, 저항기 제어기는 제1 증폭기 및 제2 증폭기 중 적어도 일부분을 저항기 제어 신호에 따라 제어하도록 또한 구성된다.
조항 5. 조항 1 내지 조항 4 중 임의의 것의 장치로서, 제1 피드백 저항기 및 제2 피드백 저항기는 복수의 저항기를 포함하고, 복수의 저항기 중 적어도 하나는 제1 증폭기의 이득 및 제2 증폭기의 이득을 제어하기 위해 저항기 제어 신호에 따라 저항기 제어기에 의해 개별적으로 제어가능하다.
조항 6. 조항 1 내지 조항 5 중 임의의 것의 장치로서, 입력 전류는 포토다이오드로부터 수신된다.
조항 7. 조항 1 내지 조항 6 중 임의의 것의 장치로서, 제2 증폭기의 구조, 전기적 특성 및 기계적 특성은 제1 증폭기와 동일하다.
조항 8. 조항 1 내지 조항 7 중 임의의 것의 장치로서, 입력 전류는 광 네트워크 유닛에 의해 수신된 버스트 모드 신호이다.
조항 9. 다음을 포함하는 광 네트워크 시스템:
광 회선 단말(Optical Line Terminal: OLT); 및
OLT에 커플링되며 광 신호를 통해 OLT와 통신하도록 구성된 광 네트워크 유닛(Optical Network Unit: ONU);
여기서 OLT 또는 ONU 중 적어도 하나는 다음을 포함하는 폐루프 이득 제어형 트랜스임피던스 증폭기(TransImpedance Amplifier: TIA)를 포함한다:
제1 증폭기로서,
입력 신호를 수신하고,
제1 증폭기의 이득 계수에 따라 입력 신호를 증폭함으로써 주 출력 신호를 생성하며,
입력 신호에 비례하는 보조 출력을 생성하도록 구성된 제1 증폭기;
평균 검출기로서, 제1 증폭기에 커플링되며,
보조 출력을 수신하고,
보조 출력에 따라 입력 신호의 평균을 판정하도록 구성된 평균 검출기; 및
제1 증폭기 및 평균 검출기에 커플링되며 입력 신호의 평균에 따라 제1 증폭기의 이득 계수를 제어하도록 구성된 피드백 루프.
조항 10. 조항 9의 광 네트워크 시스템으로서, 폐루프 이득 제어형 TIA는 제1 증폭기에 커플링된 제1 피드백 저항기를 더 포함하고, 제1 증폭기의 이득 계수는 제1 피드백 저항기의 저항 값에 따라 결정된다.
조항 11. 조항 9 내지 조항 10 중 임의의 것의 광 네트워크 시스템으로서, 피드백 루프는 다음을 포함한다: 제2 증폭기로서, 평균 검출기에 커플링되며,
입력 신호의 평균을 수신하고,
제2 증폭기의 이득 계수에 따라 입력 신호의 평균을 증폭함으로써 제2 출력 신호를 생성하도록 구성된 제2 증폭기;
제2 증폭기에 커플링된 제2 피드백 저항기(제2 증폭기의 이득 계수는 제2 피드백 저항기의 저항 값에 따라 결정됨);
제2 증폭기에 커플링되며 제2 출력 신호를 기준 신호와 비교하여 비교 결과를 판정하도록 구성된 제3 증폭기; 및
제어기로서, 제3 증폭기, 제1 피드백 저항기 및 제2 피드백 저항기에 커플링되며,
비교 결과를 수신하고,
비교 결과에 따라 제어 신호를 결정하며,
제1 증폭기의 이득 계수를 변경하기 위해 제어 신호에 따라 제1 피드백 저항기의 저항 값 및 제2 피드백 저항기의 저항 값을 제어하도록 구성된 제어기.
조항 12. 조항 9 내지 조항 11 중 임의의 것의 광 네트워크로서, 제1 증폭기 및 제2 증폭기는 동일하다.
조항 13. 조항 9 내지 조항 12 중 임의의 것의 광 네트워크 시스템으로서, 제어기는 제1 증폭기 및 제2 증폭기에 또한 커플링되며, 제어기는 제1 증폭기 및 제2 증폭기 중 적어도 일부분을 제어 신호에 따라 제어하도록 또한 구성된다.
조항 14. 조항 9 내지 조항 13 중 임의의 것의 광 네트워크 시스템으로서, 제1 피드백 저항기 및 제2 피드백 저항기는 복수의 저항기를 포함하고, 복수의 저항기 중 적어도 하나는 제1 증폭기의 이득 및 제2 증폭기의 이득을 제어하기 위해 제어 신호에 따라 제어기에 의해 개별적으로 제어가능하다.
조항 15. 조항 9 내지 조항 14 중 임의의 것의 광 네트워크 시스템으로서, 제1 증폭기는 포토다이오드에 또한 커플링되며, 제1 증폭기는 포토다이오드로부터 입력 신호를 수신한다.
조항 16. 다음을 포함하는 방법:
제1 증폭기에 의해, 입력 신호를 수신하는 단계;
제1 증폭기에 의해, 이득 계수에 따라 주 출력을 생성하는 단계;
평균 검출기에 의해, 수신된 입력 신호의 평균을 판정하는 단계;
피드백 루프에 의해, 수신된 입력 신호의 평균에 따라 이득 제어 신호를 결정하는 단계; 및
피드백 루프에 의해, 이득 제어 신호에 기반하여 주 출력을 수정하는 단계.
조항 17. 조항 16의 방법으로서, 이득 제어 신호를 결정하는 단계는 다음을 포함한다:
제2 증폭기에 의해, 수신된 입력 신호의 평균을 수신하는 단계;
제2 증폭기에 의해, 제2 이득 계수에 따라 제2 출력을 생성하는 단계; 및
제3 증폭기에 의해, 제2 출력을 기준 값과 비교하여 이득 제어 신호를 결정하는 단계.
조항 18. 조항 16 내지 조항 17 중 임의의 것의 방법으로서, 이득 제어 신호에 기반하여 주 출력을 수정하는 단계는 다음을 포함한다:
제어기에 의해, 이득 제어 신호를 수신하는 단계; 및
제어기에 의해, 주 출력과 연관된 이득 계수를 제어하도록 구성된 피드백 저항기의 저항 값을 수정하는 단계.
조항 19. 조항 16 내지 조항 18 중 임의의 것의 방법으로서, 피드백 저항기의 저항 값을 수정하는 단계는 트랜지스터의 포화 영역에 관해서 트랜지스터의 동작을 제어하는 딘계를 포함한다.
조항 20. 조항 16 내지 조항 19 중 임의의 것의 방법으로서, 입력 전류는 포토다이오드로부터 수신된다.
용어 "커플링하다" 또는 "커플링되다"의 사용은 직접적인 커플링 또는 간접적인 커플링을 의미할 수 있다. 제1 컴포넌트 및 제2 컴포넌트 사이에 선로, 트레이스(trace), 또는 다른 매체를 제외하고는, 어떠한 개재(intervening) 컴포넌트도 없는 경우에 제1 컴포넌트가 제2 컴포넌트에 직접적으로 커플링된다. 제1 컴포넌트 및 제2 컴포넌트 사이에 선로, 트레이스, 또는 다른 매체가 아닌 개재 컴포넌트가 있는 경우에 제1 컴포넌트가 제2 컴포넌트에 간접적으로 커플링된다. 용어 "커플링된" 및 그것의 변형물은 직접적으로 커플링됨 및 간접적으로 커플링됨 양자 모두를 포함한다. 용어 "대략"의 사용은 달리 언급되지 않는 한 차후의 수의 ±10%를 포함하는 범위를 의미한다.
몇 개의 실시예가 본 개시에서 제공되었으나, 개시된 시스템 및 방법은 본 개시의 사상 또는 범위로부터 벗어나지 않고서 많은 다른 구체적 형태로 체현될 수 있음이 이해되어야 한다. 본 예는 제한적인 것이 아니고 예시적인 것으로 간주되어야 하며, 의도는 본 문서에 주어진 세부사항에 제한되는 것이 아니다. 예를 들어, 다양한 요소 또는 컴포넌트가 다른 시스템 내에 조합되거나 집적될 수 있거나 어떤 특징은 생략될 수 있거나, 구현되지 않을 수 있다.
추가로, 다양한 실시예에서 별개 또는 개별적인 것으로 기술되고 예시된 기법, 시스템, 서브시스템 및 방법은 본 개시의 범위로부터 벗어나지 않고서 다른 시스템, 모듈, 기법 또는 방법과 조합되거나 집적될 수 있다. 서로 커플링되거나 직접적으로 커플링되거나 통신하는 것으로 도시되거나 논의된 다른 아이템들은 전기적으로든, 기계적으로든, 또는 다른 식으로든 어떤 인터페이스, 디바이스, 또는 중간 컴포넌트를 통해서 간접적으로 커플링되거나 통신하고 있을 수 있다. 변경, 대체 및 수정의 다른 예는 당업자가 알아낼 수 있으며 본 문서에 개시된 사상 및 범위로부터 벗어나지 않고 행해질 수 있다.

Claims (20)

  1. 제1 증폭기 - 상기 제1 증폭기는, 주 입력부에서 입력 전류를 수신하고, 상기 입력 전류 및 상기 제1 증폭기의 이득에 따라 제1 증폭기 출력 신호를 생성하며, 상기 입력 전류에 비례하는 보조 출력을 생성하도록 구성됨 - 와,
    상기 제1 증폭기에 커플링되며, 상기 보조 출력을 수신하고, 상기 보조 출력에 의해 나타내어진 상기 입력 전류의 평균을 판정하도록 구성된 평균 검출기와,
    제2 증폭기 - 상기 제2 증폭기는 상기 평균 검출기에 커플링되며, 상기 입력 전류의 상기 평균을 수신하고, 상기 입력 전류의 상기 평균 및 상기 제2 증폭기의 이득에 따라 제2 증폭기 출력 신호를 생성하도록 구성됨 - 와,
    상기 제2 증폭기에 커플링되며, 상기 제2 증폭기 출력 신호를 수신하고, 상기 제2 증폭기 출력 신호를 기준 신호와 비교하여 비교 결과를 판정하며, 상기 비교 결과에 따라 상기 제1 증폭기의 상기 이득 및 상기 제2 증폭기의 상기 이득을 제어하도록 구성된 제3 증폭기를 포함하는
    장치.
  2. 제1항에 있어서,
    상기 제1 증폭기에 커플링되며, 상기 제1 증폭기의 상기 이득을 제공하도록 구성된 제1 피드백 저항기 - 상기 제1 피드백 저항기의 제1 저항 값은 제어가능함 - 와,
    상기 제2 증폭기에 커플링되며, 상기 제2 증폭기의 상기 이득을 제공하도록 구성된 제2 피드백 저항기 - 상기 제2 피드백 저항기의 제2 저항 값은 제어가능함 - 를 더 포함하는
    장치.
  3. 제2항에 있어서,
    상기 제3 증폭기, 상기 제1 피드백 저항기 및 상기 제2 피드백 저항기에 커플링된 저항기 제어기를 더 포함하되, 상기 저항기 제어기는,
    상기 제3 증폭기로부터 상기 비교 결과를 수신하고,
    저항기 제어 신호를 결정하며,
    상기 제1 증폭기의 상기 이득 및 상기 제2 증폭기의 상기 이득을 제어하기 위해 상기 저항기 제어 신호에 따라 상기 제1 피드백 저항기의 상기 제1 저항 값 및 상기 제2 피드백 저항기의 상기 제2 저항 값을 제어하도록 구성된,
    장치.
  4. 제3항에 있어서,
    상기 저항기 제어기는 상기 제1 증폭기 및 상기 제2 증폭기에 또한 커플링되며, 상기 저항기 제어기는 상기 제1 증폭기 및 상기 제2 증폭기 중 적어도 일부분을 상기 저항기 제어 신호에 따라 제어하도록 또한 구성된,
    장치.
  5. 제3항에 있어서,
    상기 제1 피드백 저항기 및 상기 제2 피드백 저항기는 복수의 저항기를 포함하고, 상기 복수의 저항기 중 적어도 하나는 상기 제1 증폭기의 상기 이득 및 상기 제2 증폭기의 상기 이득을 제어하기 위해 상기 저항기 제어 신호에 따라 상기 저항기 제어기에 의해 개별적으로 제어가능한,
    장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 입력 전류는 포토다이오드(photodiode)로부터 수신되는,
    장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 증폭기의 구조, 전기적 특성 및 기계적 특성은 상기 제1 증폭기와 동일한,
    장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 입력 전류는 광 네트워크 유닛(optical network unit)에 의해 수신된 버스트 모드 신호(burst-mode signal)인,
    장치.
  9. 광 회선 단말(Optical Line Terminal: OLT)과,
    상기 OLT에 커플링되며, 광 신호를 통해 상기 OLT와 통신하도록 구성된 광 네트워크 유닛(Optical Network Unit: ONU)을 포함하되,
    상기 OLT 또는 상기 ONU 중 적어도 하나는 폐루프 이득 제어형 트랜스임피던스 증폭기(TransImpedance Amplifier: TIA)를 포함하되, 상기 폐루프 이득 제어형 TIA는,
    제1 증폭기 - 상기 제1 증폭기는, 입력 신호를 수신하고, 상기 제1 증폭기의 이득 계수(gain factor)에 따라 상기 입력 신호를 증폭함으로써 주 출력 신호를 생성하며, 상기 입력 신호에 비례하는 보조 출력을 생성하도록 구성됨 - 와,
    상기 제1 증폭기에 커플링되며, 상기 보조 출력을 수신하고, 상기 보조 출력에 따라 상기 입력 신호의 평균을 판정하도록 구성된 평균 검출기와,
    상기 제1 증폭기 및 상기 평균 검출기에 커플링되며, 상기 입력 신호의 상기 평균에 따라 상기 제1 증폭기의 상기 이득 계수를 제어하도록 구성된 피드백 루프를 포함하는,
    광 네트워크 시스템.
  10. 제9항에 있어서,
    상기 폐루프 이득 제어형 TIA는 상기 제1 증폭기에 커플링된 제1 피드백 저항기를 더 포함하고, 상기 제1 증폭기의 상기 이득 계수는 상기 제1 피드백 저항기의 저항 값에 따라 결정되는,
    광 네트워크 시스템.
  11. 제10항에 있어서,
    상기 피드백 루프는,
    제2 증폭기 - 상기 제2 증폭기는 상기 평균 검출기에 커플링되며, 상기 입력 신호의 상기 평균을 수신하고, 상기 제2 증폭기의 이득 계수에 따라 상기 입력 신호의 상기 평균을 증폭함으로써 제2 출력 신호를 생성하도록 구성됨 - 와,
    상기 제2 증폭기에 커플링된 제2 피드백 저항기 - 상기 제2 증폭기의 상기 이득 계수는 상기 제2 피드백 저항기의 저항 값에 따라 결정됨 - 와,
    상기 제2 증폭기에 커플링되며, 상기 제2 출력 신호를 기준 신호와 비교하여 비교 결과를 판정하도록 구성된 제3 증폭기와,
    상기 제3 증폭기, 상기 제1 피드백 저항기 및 상기 제2 피드백 저항기에 커플링되며, 상기 비교 결과를 수신하고, 상기 비교 결과에 따라 제어 신호를 결정하며, 상기 제1 증폭기의 상기 이득 계수를 변경하기 위해 상기 제어 신호에 따라 상기 제1 피드백 저항기의 상기 저항 값 및 상기 제2 피드백 저항기의 상기 저항 값을 제어하도록 구성된 제어기를 포함하는,
    광 네트워크 시스템.
  12. 제11항에 있어서,
    상기 제1 증폭기 및 상기 제2 증폭기는 동일한,
    광 네트워크 시스템.
  13. 제11항 또는 제12항에 있어서,
    상기 제어기는 상기 제1 증폭기 및 상기 제2 증폭기에 또한 커플링되며, 상기 제어기는 상기 제1 증폭기 및 상기 제2 증폭기 중 적어도 일부분을 상기 제어 신호에 따라 제어하도록 또한 구성된,
    광 네트워크 시스템.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 피드백 저항기 및 상기 제2 피드백 저항기는 복수의 저항기를 포함하고, 상기 복수의 저항기 중 적어도 하나는 상기 제1 증폭기의 상기 이득 및 상기 제2 증폭기의 상기 이득을 제어하기 위해 상기 제어 신호에 따라 상기 제어기에 의해 개별적으로 제어가능한,
    광 네트워크 시스템.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 증폭기는 포토다이오드에 또한 커플링되며, 상기 제1 증폭기는 상기 포토다이오드로부터 상기 입력 신호를 수신하는,
    광 네트워크 시스템.
  16. 제1 증폭기에 의해, 입력 신호를 수신하는 단계와,
    상기 제1 증폭기에 의해, 이득 계수에 따라 주 출력을 생성하는 단계와,
    평균 검출기에 의해, 상기 수신된 입력 신호의 평균을 판정하는 단계와,
    피드백 루프에 의해, 상기 수신된 입력 신호의 상기 평균에 따라 이득 제어 신호를 결정하는 단계와,
    상기 피드백 루프에 의해, 상기 이득 제어 신호에 기반하여 상기 주 출력을 수정하는 단계를 포함하는
    방법.
  17. 제16항에 있어서,
    상기 이득 제어 신호를 결정하는 단계는,
    제2 증폭기에 의해, 상기 수신된 입력 신호의 상기 평균을 수신하는 단계와,
    상기 제2 증폭기에 의해, 제2 이득 계수에 따라 제2 출력을 생성하는 단계와,
    제3 증폭기에 의해, 상기 제2 출력을 기준 값과 비교하여 상기 이득 제어 신호를 결정하는 단계를 포함하는,
    방법.
  18. 제17항에 있어서,
    상기 이득 제어 신호에 기반하여 상기 주 출력을 수정하는 단계는,
    제어기에 의해, 상기 이득 제어 신호를 수신하는 단계와,
    상기 제어기에 의해, 상기 주 출력과 연관된 상기 이득 계수를 제어하도록 구성된 피드백 저항기의 저항 값을 수정하는 단계를 포함하는,
    방법.
  19. 제18항에 있어서,
    상기 피드백 저항기의 상기 저항 값을 수정하는 단계는 트랜지스터(transistor)의 포화 영역(saturation region)에 관해서 상기 트랜지스터의 동작을 제어하는 단계를 포함하는,
    방법.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 입력 전류는 포토다이오드로부터 수신되는,
    방법.
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