KR20190082885A - 층 이송에 의한 마이크로 발광 다이오드의 제조 - Google Patents

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KR20190082885A
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Abstract

본 발명의 실시예들은 층 이송된 물질을 이용하여 마이크로 발광 다이오드(LED) 구조를 제조하는 것에 관한 것이다. 특히, 수소화물 기상 에피택시(Hydride Vapor Phase Epitaxy: HVPE)와 같은 기술을 이용하여 도너 기판 상에 고품질 질화 갈륨(GaN)이 성장된다. 예시적인 도너 기판은 GaN, AlN, SiC, 사파이어 및/또는 (111)과 같은 단결정 실리콘을 포함할 수 있다. 이러한 방식으로 성장된 GaN의 큰 상대 두께(예를 들어, ~몇십 ㎛)는 물질에 존재하는 쓰레딩 전위 밀도(Threading Dislocation Density: TDD)를 현저히 감소시킨다(예를 들어, 약 2-3×106 cm-2까지). 이는 클리빙된 성장된 GaN 물질이 저 전류/열 생성 조건 하에서 고휘도로 동작하는 마이크로 LED 구조로의 이송 및 통합에 매우 적합하게 한다.

Description

층 이송에 의한 마이크로 발광 다이오드의 제조
관련 출원에 대한 상호 참조
본 미국 정규 특허 출원은 2016년 11월 11일자로 출원된 미국 임시특허출원 제 62/421,149호 및 2016년 12월 12일자로 출원된 미국 임시특허출원 제 62/433,189호에 대한 우선권을 주장하며, 이들 모두는 그 전체가 모든 목적을 위해 본 명세서에 참조에 의해 편입된다.
본 발명의 실시예들은 층 이송된 물질을 이용하여 마이크로 발광 다이오드(LED) 구조를 제조하는 것에 관한 것이다. 특히, HVPE(Hydride Vapor Phase Epitaxy) 또는 액상 에피택시(Liquid-Phase Epitaxy: LPE)와 같은 기술을 이용하여 도너 기판 상에 고품질 질화 갈륨(GaN)이 성장된다.
반도체 물질은 로직 디바이스, 태양 전지, 그리고 점차 일반적인 등이나 디스플레이와 같은 조명의 형성과 같은 다양한 용도로 많이 사용된다. 디스플레이에 사용될 수 있는 반도체 디바이스의 한 유형은 마이크로 발광 다이오드(micro-LED)이다. 액정 디스플레이(LCD)와 같은 전통적인 디스플레이 기술 및 유기 LED(OLED) 디스플레이와 같은 방출형 디스플레이와 달리, 마이크로 LED는 감소된 소비 전력, 밝기 및 신뢰성 측면에서 상당한 이점을 제공한다.
본 발명의 실시예들은 층 이송된 물질을 이용하여 마이크로 발광 다이오드(LED) 구조를 제조하는 것에 관한 것이다. 특히, HVPE(Hydride Vapor Phase Epitaxy) 또는 액상 에피택시(Liquid-Phase Epitaxy: LPE)와 같은 기술을 이용하여 도너 기판 상에 고품질 질화 갈륨(GaN)이 성장된다.
예시적인 도너 기판은 GaN, AlN, SiC, 사파이어, 및/또는 단결정 실리콘, 예컨대, (111)을 포함할 수 있다. 이러한 방식으로 성장된 GaN의 큰 상대 두께(예를 들어, ~십 내지 수백 ㎛)는 물질에 존재하는 쓰레딩 전위 밀도(TDD)를 현저히 감소시킨다(예를 들어, 약 2-3×106 cm-2까지). 이는 클리빙된 성장된 GaN 물질이 다양한 전류 밀도 영역에서 효율적으로 동작할 수 있는 마이크로 LED 구조로의 이송 및 통합에 매우 적합하게 한다.
도 1은 특정 실시예에 의한 주 프로세스 흐름을 형성하는 도너 프로세스 시퀀스, 층-이송 프로세스 시퀀스, 및 마이크로 LED 프로세스 시퀀스를 도시한다.
도 1a는 극성(polar) 및 무극성(non-polar) 형태의 GaN을 도시한다.
도 1b는 극성 GaN의 Ga면 및 N면을 도시한다.
도 1c 및 도 1d는 일 실시예에 의한 도너 작업물 위의 고품질 물질의 성장을 단순화하여 도시한다.
도 2는 일 실시예에 의한 N-면 도너 준비의 프로세스를 도시한다.
도 3은 사파이어 위에 성장된 GaN 물질의 두께 대 전위 밀도(dislocation density)를 나타낸다.
도 4는 SiC 위에 성장된 GaN 물질의 두께 대 전위 밀도를 나타낸다.
도 5a 내지 5e는 마이크로 LED 디스플레이를 제조함에 있어 나중에 사용하기 위해 타겟 기판 상에 2단계 층 이송 프로세스 시퀀스를 사용하여 이송된 고품질의 성장된 물질의 단면도를 도시한다.
도 6a 내지 6c는 마이크로 LED 디스플레이를 제조함에 있어 나중에 사용하기 위해 타겟 기판 상에 1단계 층 이송 프로세스 시퀀스를 사용하여 이송된 고품질의 성장된 물질의 단면도를 도시한다.
도 7은 마이크로 LED 디바이스 제조 시퀀스의 다양한 도면을 도시한다.
도 8a 및 도 8b는 다양한 영구(permanent) 타겟 기판 구성을 도시한다.
도 9는 이탈가능한(releasable) 타겟 기판 구성을 사용하는 제조 프로세스 흐름의 일 실시예를 도시한다.
도 10은 직시형(direct-view) 디스플레이 백플레인에 마이크로 LED 디바이스를 장착하는 마지막 단계를 보여준다.
도 11a 내지 11c는 픽셀의 집합에 대한 디스플레이 입력/출력 함수의 정규화를 가능하게 하는 제조 프로세스를 도시한다.
도 12는 다양한 LED 타입 구조에 대한 출력 전력 온도 의존성 대 전류 밀도를 나타낸다.
도 13은 실온에서 이송된 후 석영(Quartz) 기판 위에 1050℃에서 성장시킨 GaN 막(film)에 존재하는 MPa 단위의 GaN 응력(stress)을 나타낸다.
도 14는 사파이어 기판 위에 1050℃에서 성장시킨 실온에서 GaN 막에 전사 된 MPa에서의 GaN 응력을 보여준다.
도 15a 내지 15g는 보호 층을 이용하는 프로세스 흐름의 일 실시예의 단순화된 단면도를 도시한다.
마이크로 LED 구조는 하나 또는 그 이상의 광전(opto-electrical) 특성을 나타낼 수 있다. 하나는 약 0.001 A/cm2 내지 30-35 A/cm2 사이의 전류 밀도를 지지하기 위해 약 1㎛ × 1㎛ 내지 100㎛ × 100㎛의 면적을 갖는 광학적 활성 양자 우물(optically active quantum well) 영역의 능력이다.
마이크로 LED와 같은 광전자 디바이스는 다양한 정도의 결정성(crystalline)에서 이용가능한 질화 갈륨(gallium nitride: GaN)과 같은 타입 III/V 물질을 포함하지만 이에 국한되지 않는, 반도체 특성을 나타내는 물질들에 의존할 수 있다. 그러나, 이 물질들은 보통 제조하기 어렵고, 특히 고품질 레벨에서 그러하다.
세 가지 주요 프로세스 시퀀스는 다양한 실시예들에 의한 요소들을 정의할 수 있다. 이들은 도 1에 요약되어 있다. 제 1 프로세스 시퀀스(100A)는 예시적인 III-V 광전자 물질로서 GaN을 사용하는 도너의 성장이다. 일단 GaN 물질의 소스가 필요한 배향 및 크기로 제조되면, 도너 기판을 처리하고 고품질의 GaN 막을 MOCVD 호환 프로세스 기판으로 이송하기 위해 호환가능한 GaN 층-이송 프로세스 시퀀스(100B)가 선택된다. 이 프로세스 기판은 추가 처리 및 디스플레이 상의 장착을 위해 개별화가능한(singulatable) 마이크로-LED 디바이스의 이탈을 가능하게 하는 임시 기판이거나 마이크로-LED 디스플레이 어셈블리의 일부가 되는 영구 기판일 수 있다. 참조 번호 100C는 마이크로 LED 프로세스 시퀀스 옵션 및 인광체(phosphor) 하향 변환(down-conversion) 및 광 반사/산란 층과 같은 다른 층의 가능한 통합을 나타낸다.
본 발명에 의해 가능해진 마이크로 LED 제조를위한 대면적의, 비용 효율적이고 및 고품질인 GaN 성장 층의 잠재적 장점은 다양하다. 하나의 가능한 장점은 낮은 쓰레딩 전위 밀도(TDD) GaN으로 제조된 소면적 마이크로 LED 디바이스로부터 기대되는 높은 외부 양자 효율(external quantum efficiency: EQE), 높은 온도 안정성 및 높은 수율이다. 도 12는 대부분의 마이크로 LED 애플리케이션의 더 낮은 전류 밀도(0.01-10 A/cm2) 영역에서 GaN의 더 낮은 TDD 레벨에 상관된 높은 온도 안정성을 나타낸다. 이것은 일반적으로 30-100 A/cm2 또는 그 이상에서 작동되는 일반 조명 장치와는 대조적이다. 이러한 높은 전류 주입 레벨에서, GaN-사파이어와 같은 고 TDD GaN 물질로 제조된 일반 조명 LED의 효율(EQE)은 피크이다. 이는 광자를 방출하지 않고 캐리어를 재결합하는 비 방사성(non-radiative) 프로세스의 상대적 기여도가 낮기 때문이다. 그러나, 더 낮은 주입 레벨에서는, 비방사성 재결합 프로세스가 점차 중요해질 수 있다. 더 낮은 TDD(고품질) GaN은 상이한 동작 조건 하에서 더 높은 EQE 및 마이크로 LED 디바이스 대 디바이스 EQE 균일성 및 안정성에 있어서 장점을 제공할 것이다. 약 1x108 cm-2 TDD 레벨의 현재 GaN-사파이어 성장 기술로 제조된 10㎛ × 10㎛ 마이크로 LED 디바이스는 ~100 결함(defects)/마이크로 LED 영역을 갖는 반면, 약 1×106 cm-2 TDD 레벨의 본 발명에 의한 방법으로 제조된 동일한 마이크로 LED 디바이스는 ~1 결함/마이크로 LED 영역을 가질 것이다.
다양한 실시예들에 의해 가능해진 대형 기판 크기 템플릿은 또한 많은 다양한 크기의 프로젝션 및 직시(direct view) 디스플레이의 대량 제조와 양립가능한 고품질 마이크로 LED 디바이스의 비용 효율적인 제조를 가능하게 할 수 있다.
도너 프로세스 시퀀스
도 1의 도너 프로세스 시퀀스(100A)로 돌아가서, 추가 물질의 성장을 위한 템플릿을 형성하기 위해 다양한 유형의 GaN이 도너 기판으로서 채용될 수 있다. 예를 들어, 우르츠광(wurtzite) GaN 기반 물질은 극성 및 무극성 형태로 존재한다. 도 1a는 m-평면 1100을 나타내는 무극성 GaN을 도시한다. 무극성 형태의 GaN은 상대적으로 비싸다. 또한 도 1c에 도시된 바와 같이, 극성 GaN은 c-평면 0001을 나타낸다. 도 1b는 극성 GaN이 N면 및 Ga면을 갖는 것을 특징으로 함을 보여준다.
특정 실시예는 성장 조건에 노출된 도너 기판의 Ga면을 특징으로 하여 그 Ga면이 노출된 추가적인 GaN의 형성을 초래할 수 있다. 이는 Ga면이 전통적으로 N면보다 고품질 GaN의 성장에 더 잘 부합하기 때문이다.
그러나, 다른 실시예가 가능하다는 것이 강조된다. 예를 들어, 몇몇 애플리케이션(예를 들어, 전력 전자 장치들)은 Ga면보다는 N면으로부터의 GaN 물질의 성장을 요구할 수 있다. 다음의 논문들은 모든 목적을 위해 참조에 의하여 본 명세서에 편입된다: ? 리(Xun Li) 등의 "N면 독립형 GaN 기판 상에 성장된 GaN 층의 속성(Properties of GaN layers grown on N-face free-standing GaN substrates)" (Journal of Crystal Growth 413, 81-85 (2015)); A.R.A. Zauner 등의 "GaN 단결정의 N면 상에서의 호모 에피택셜 성장: 표면 형태에 대한 방위차의 영향(Homo-epitaxial growth on the N-face of GaN single crystals: the influence of the misorientation on the surface morphology)" (Journal of Crystal Growth 240, 14-21 (2002)). 따라서, 도너 기판은 Ga면보다는 추가 물질의 성장을 위해 N면이 노출된 GaN 층을 특징으로 할 수 있다. 또한, 아래에서 상세히 설명하는 바와 같이, N면 도너로부터의 단일 층 이송 단계를 수반하는 프로세스는 Ga면이 노출되고 이로운 조건 하에서 추가적인 GaN 성장을 위해 이용가능해지게 한다. c-평면 Ga면 GaN 물질에 대한 MOCVD 프로세스의 상대적 용이성 및 일반적으로 더 높은 경험 및 품질 때문에, 다수의 마이크로 LED 디바이스 실시예가 이 특정 배향 및 면에 관하여 기술되지만, 본 발명은 GaN의 이러한 선택으로 국한되거나 특히 GaN으로 국한되는 것으로 간주되어서는 안 된다. 다른 결정 배향 및 GaP, GaAs 및 InGaP 결정과 같은 및 다른 III/V 물질도 마이크로 LED 방출 소스로서 사용될 수 있다. 대안적인 III-V 물질을 사용하는 비(non) 하향 변환(비 인광체) LED 구성의 예들이 아래에서 더 자세히 설명될 것이다.
일 실시예에 의하면, GaN 도너 프로세스 시퀀스는 후속 마이크로 LED 프로세스와 양립할 수 있는 고품질 GaN 막의 소스로서 작용할 수 있는 2종류의 c-평면 도너 기판을 합성하는데 사용된다. 첫 번째는 Ga면을 갖는 도너 기판이고 다른 하나는 N면을 갖는 도너 기판이다.
하나의 제조 방법이 도 1c 내지 도 1d에 도시되어 있다. 여기서, 도너 작업물(100)이 제공된다. 이 도너 성장 지지 기판은 위에 놓인 고품질 GaN 물질의 성장과 양립할 수 있는 특성(예컨대, 격자 상수, 열팽창 계수)을 갖는 물질을 포함한다. 도너 작업물(100)은 그 위에 성장 또는 결합된 에피택셜 성장 시드 층(101)을 가질 수 있다. 시드 층(101)의 예는 벌크 GaN, 사파이어 층, AlN, SiC, 및 단결정 실리콘, 예컨대 (111)을 포함할 수 있지만, 이에 국한되지 않는다. 아래에 놓이는 다양한 물질들 위의 GaN의 성장을 기술하는 다음의 임시 특허출원들은 모든 목적을 위해 그 전체가 본 명세서에 참조에 의해 편입된다: 2016년 8월 2일자로 출원된 미국 임시특허출원 제62/370,169호, 및 2016년 8월 22일자로 출원된 미국 임시특허출원 제62/378,126호.
특정 실시예에 의하면, 도너 성장 지지 기판 물질은 GaN 물질과 양립가능한 열팽창 계수(Coefficient of Thermal Expansion: CTE) 특성을 갖도록 선택될 수 있다. 기판 물질에 대한 가능한 후보들의 특정 예는 AlN, 멀라이트(Mullite) 등을 포함한다. 예시적인 테이블은 아래와 같다.
[테이블 1]
Figure pct00001
도 1d에 도시된 바와 같이, 도너 기판의 상부의 시드 층의 노출된 표면을 처리하는 것은 추가적인 두께(102)의 고품질 GaN 물질의 형성을 허용할 수 있다. 상기 추가적인 두께의 GaN 물질(기판 및/또는 유전체 물질을 동반하거나 또는 동반하지 않음)은 궁극적으로 더 큰 광전자 디바이스 구조물(예를 들어, 마이크로 LED)에 통합될 수 있다.
순 차등(net differential) CTE 부정합(mismatch)을 갖는 베이스 기판 상에 성장된 GaN의 임계 두께 hc를 계산하기 위한 일반적인 방법은 좌굴(buckling)에 의해 박막(혹은 얇은 막)(thin-film)을 박리시키기 위한 임계 에너지 방출 속도(energy release rate)를 이용한다. 이러한 방법들은 허치슨(Hutchinson)과 수오(Suo)의 "적층된 물질들의 혼합 모드 균열(Mixed Mode Cracking in Layered Materials)" (Advances in Applied Mechanics, Vol. 29, pp. 63-187 (1992))에 설명되어 있고, 상기 문헌은 전체적으로 모든 목적을 위해 참조에 의하여 본 명세서에 편입된다.
열적 부정합에 기인한 막 응력(film stress)을 구동(driving) 에너지(σ = EΔαΔΤ, 여기서 E = 영률(Young's Modulus), Δα = CTE 부정합 및 ΔΤ = 온도 차이)로서 사용하면, 이 구동 에너지를 막 균열/박리의 시작을 특징짓는 임계 두께에 관련시키는 등식은 다음과 같다:
[수학식 1]
G = 0.5(1-υ2)σ2h/E
여기서 G는 에너지 방출 속도, σ는 열적 부정합에 기인하는 막 응력, h는 막 두께, E는 영률이다.
좌굴이 시작될 때, 에너지 방출 속도는 GaN 막에 대한 임계 에너지 방출 속도와 같거나 이를 초과할 것이다. 이 임계 에너지 Gc는 약 2 J/m2이다. 임계 두께 hc를 풀기 위해 이 조건에 대해 방정식 (1)을 다음과 같이 다시 쓸 수 있다.
[수학식 2]
hc = 2EGc/((1-υ2)σ2)
GaN에 대해 E = 300GPa, 물질 파라미터에 대해 υ = 0.38, 성장과 실온 사이의 온도차로 ΔT = 1000℃를 사용하면, 0.2ppm/℃ (Δα) CTE 부정합이 60MPa의 막 응력을 발생시키고 균열없이 다결정 AlN 기판 상에 최대 약 380㎛ GaN 두께를 가능하게 할 것이다. 이는 마이크로 LED를 포함하는 애플리케이션을 위한 GaN 디바이스 템플릿을 제조하기 위한 후속 층 이송을 위한 실제 도너 시드 기판으로서 고려될 수 있는 충분히 두꺼운 GaN 막이다.
또한, 도너 프로세스 시퀀스 설명은 다층 구조를 형성하기 위해 단결정 시드 GaN 층을 포함하는 작업물 상에 추가 물질을 형성하는 것에 초점을 맞추었지만, 이것 또한 반드시 요구되는 것은 아니다. 다른 실시예에 의하면, 추가 물질이 작업물 상에 존재했을 수 있다. 이러한 추가 물질의 한 예는 단결정 SiC, (111) 실리콘, 단결정 및 금속 막인데, 상기 물질은 GaN 헤테로 에피택셜(heteroepitaxial) 성장을 위한 시드 층으로 작용할 수 있다.
도 2는 일 실시예에 의한 Ga면 도너 구성의 일반적인 구조를 도시한다. 이 특정 실시예에서, 도너 성장 지지 기판 작업물은 실리케이트 스핀-온-글래스 또는 산화물(2001)과 같은 선택적 충진(fill) 층을 갖는 다결정성 AlN 기판(2000), 비정질 실리콘(2002)과 같은 선택적인 에칭 보호 층, 산화물 결합 층(2003)과 같은 결합/이탈 층, 비정질 실리콘(2004)과 같은 또 다른 선택적인 에칭 보호 층, 및 실리콘 (111)(2005)과 같은 시드 층을 포함할 수 있다. 산화물 결합 층(2003)은, 예를 들어, 약 200 내지 400 nm 사이의 두께를 가질 수 있다.
산화물 결합 층(2003) 및 선택적인 에칭 이탈 보호 층(2004)에는 단결정 실리콘 층(2005)이 부착된다. 이 단결정 실리콘 층은 (111) 결정 평면 배향을 갖고, 약 0.1-0.5°의 의도적인 오프-컷 각(off-cut angle)을 가질 수 있다.
단결정 실리콘 층은 약 100-200nm의 두께를 가질 수 있다. 이는 층 이송 프로세스를 이용하는 고품질의 잉곳(ingot)으로부터의 분리에 의해, 예를 들어, 본원에서 설명된 것과 같은 특정 실시예에 있어서의 제어된 클리빙 프로세스에 의해, 템플릿 기판 상에 형성될 수 있다. 전체적으로 적용된 열적 클리빙 층 이동 프로세스, Soitec S.A.의 SMART-CUT™ 프로세스 또는 Canon Inc.의 ELTRAN™ 프로세스와 같은 다른 층 이송프로세스가 효과적일 수 있다.
하나의 가능한 실시예에서, AlN의 얇은 층이 GaN 성장 전구체(precurcor) 층(2006)으로서 단결정 실리콘 층 위에 차례로 형성된다. 이 AlN 층은 약 100 내지 200nm의 두께로 MOCVD에 의해 형성된다. 실리콘을 캡핑하면, 성장될 GaN 벌크 성장 시드 층에 대한 전구체 층의 역할을 한다. 고품질 GaN 성장을 촉진시키는 역할을 하는 다른 저온 핵형성(nucleation) 층 조성물도 사용될 수 있다. 피닝턴 등(Pinnington et al)의 "유기 금속 화학 기상 증착에 의한 웨이퍼 본딩 사파이어-온-다결정성 AlN 기판 상의 InGaN/GaN 다중-양자 우물 및 LED 성장(InGaN/GaN multi-quantum well and LED growth on wafer-bonded sapphire-on-polycrystalline AlN substrates by metalorganic chemical vapor deposition)" (Journal of Crystal Growth 310 (2008) 2514-2519)이 모든 목적을 위해 본 명세서에 참조에 의해 편입된다.
특히, GaN 시드 층이 AlN 캡핑 층 위에 놓일 수 있다. 그 GaN 시드 층은 또한 MOCVD 기술을 이용하여 고품질로 AlN 층 위에 놓이도록 성장된다. 이 실시예에서, 두 층은 GaN 성장 전구체 층(2006)을 형성한다.
작업물에 의해 제공되는 고품질 GaN 층의 표면은 실질적인 두께를 얻기 위한 추가적인 GaN 물질의 성장을 위한 템플릿으로서 기능한다. LPE 및/또는 HVPE와 같은 기술을 이용하여 GaN 시드 층 위에 더 큰 두께로 더욱 고품질의 GaN 물질(2007)이 성장된다.
특정 실시예에서, LPE에 의해 성장된 추가적인 고품질 GaN 물질은 ~1×106 내지 5×107 cm-2의 결함 밀도를 갖는 것으로 예상될 것이다. 몇몇 실시예에 의하면, HVPE에 의해 성장된 추가적인 고품질 GaN 물질은 ~1×106 내지 1×107 cm-2의 결함 밀도를 갖는 것으로 예상될 것이다.
다중 층 작업물은 전자 디바이스(예를 들어, LED, 마이크로 LED 및 전력 전자 디바이스)에 통합될 고품질 GaN 층의 분리를 위한 도너로서 작용할 수 있다. 이는 아래에 상세히 설명된 바와 같이 분리된 GaN 층을 생성하기 위해 연속적인 주입 및 제어된 클리빙에 의해 달성될 수 있다.
몇몇 실시예에서, 분리된 GaN 층은 독립적으로 존재할 수 있다. 다른 실시예에서, 분리된 GaN 층은 임시 핸들(handle) 기판 또는 영구 타겟 기판에 결합될 수 있다.
다결정성 AlN상의 (111) 단결정 실리콘은 위에 성장된 GaN과의 CTE에 있어서의 양호한 정합을 제공한다는 점에 유의한다. 테이블 1을 참조하면, 다결정성 AlN 베이스 기판에 의해 지배되는 CTE 정합은 약 0.2ppm/℃가 될 것이다. 이는 수백 마이크론의 추가적인 GaN이 균열없이 성장될 수 있게 한다. 단결정 실리콘은 또한 위에 성장된 GaN과 이용가능한 격자 정합(~17%)을 제공한다.
그러나, (111) 단결정 실리콘 이외의 물질이 GaN과 격자 간격에 있어서 보다 근접한 정렬을 제공할 수도 있다. 이러한 물질의 일 예는 시드 층(2005)을 위한 단결정 실리콘 카바이드(SiC)이다.
단결정 SiC는 3C, 4H 및 6H를 포함하는 다양한 형태로 이용가능하다. 4H SiC 형태는 GaN과 근접한 격자 정합(~4%)을 제공한다. 물론, 3C, 6H 또는 다른 SiC 폴리타입(polytype)도 다양한 실시예에 따라 활용될 수 있다.
따라서, GaN 시드 작업물의 다른 실시예는 결합 층(2003) 및 다른 가능한 중간 층을 통해 하부의 AlN 기판(2000)에 결합된 4H SiC 층을 특징으로 한다. 그 결합 층은, 예를 들어, 스핀-온-글래스(spin-on-glass)를 포함하지만 이에 국한되지 않는 산화물 결합 층일 수 있다. 다시, MOCVD AlN 층은 MOCVD GaN 시드 층에 대한 전구체 층의 역할을 할 수 있고, MOCVD GaN 시드 층은 LPE 및/또는 HVPE 기술을 이용하여 시드 템플릿 작업물 위에 성장될 수 있는 후막화된(thickened) GaN의 템플릿으로서 기능한다.
여기서, 이 특정 실시예의 AlN 전구체는 선택적일 수 있음에 유의한다. 다른 저온 핵 형성 층(또는 없을 수도 있음)이 층 자체에 따라 대안적으로 선택될 수 있다.
4H형 SiC 층은 벌크 기판으로부터 제어된 클리빙에 의해 형성될 수 있다. 여기서, 제어된 클리빙 프로세스는 벌크 SiC 물질에 입자들을 주입한 다음, 약 600-900℃의 비교적 높은 온도에 노출시키는 단계를 포함할 수 있다. 4H형 SiC에서 클리빙 영역을 형성하기 위한 예시적인 입자 주입 조건은 300℃의 주입 온도에서 5-10×l016 H+/cm2이고, SiC의 클리빙 및 이송을 달성하기 위한 180keV 양성자(proton) 에너지, 약 2시간 동안의 800-900℃ 어닐링이다. 아마라싱 등(Amarasinghe et al.) 등의 "얇은 결정성 막의 박리와 관련된 H+ 주입된 4H-SiC의 성질(Properties of H+ Implanted 4H-SiC as Related to Exfoliation of Thin Crystalline Films)" (ECS Journal of Solid State Science and Technology, 3 (3) pp. 37-42 (2014))이 모든 목적을 위해 참조에 의하여 본 명세서에 편입된다.
SiC 클리빙과 연관된 과도하게 높은 열 예산(budget)(결합 기판 파괴를 유발하는 높은 어닐링 온도 및/또는 비실용적으로 긴 어닐링 시간)으로의 시드 작업물의 노출을 줄이기 위해, 결합 및 클리빙 전에 주입된(4H 또는 다른 폴리타입) SiC 벌크 잉곳에 열 에너지를 가하는 것도 가능할 수 있다. 이러한 추가적인 열적 노출은 SiC 벌크 잉곳과 주입에 의해 형성된 클리빙 영역 위에 놓인 나머지 SiC 물질 사이의 결합을 약화시키기 위한 어닐링 및/또는 레이저 처리의 형태를 취할 수 있다. 결합된 열 예산을 낮추는 목적은 결합된 쌍을 부수지 않고 타겟 기판 상으로의 SiC 막의 층 이송을 허용하는 것이다. 주입된 SiC 도너 기판은, 예를 들어 미국 특허 제6,162,705호 및/또는 미국 특허 제6,013,563호에 설명된 방법들을 사용하여 결합된 쌍을 클리빙하는 열 예산을 낮추기 위해 열적으로 어닐링될 수 있고, 상기 특허들은 그 전체가 모든 목적을 위해 참조에 의하여 본 명세서에 편입된다. 블리스터링(blistering)이 부족한 레벨에서의 열 어닐링이 효과적이다. 일 예로서, 블리스터링을 발달시키는데 필요한 것보다 약 25~50 °C 낮은 레벨까지 온도를 낮추면 결합 후 어닐링 열 예산을 제한하는데 효과적일 것이다.
프로세스의 또 다른 가능한 실시예는 초기 시드 층(2004)으로서 층-이송된 단결정 사파이어(A1203)의 얇은 층을 사용한다. 템플릿 작업물은 다른 가능한 중간 층뿐만 아니라 산화물 결합 층(2003)을 갖는 AlN 기판(2000)을 포함한다. 상기 산화물 결합 층은 예를 들어 약 200 내지 400nm 사이의 두께를 가질 수 있다.
산화물 결합 층(2003)에는 사파이어 층(2005)이 부착된다. 이 사파이어 층은 바람직한 격자 정합을 제공하기 위해 c-컷 배향을 가질 수 있다. 그러나 a-컷, m-컷, r-컷 배향 물질을 포함하는 다른 형태의 단결정 사파이어가 알려져 있고 잠재적으로 사용될 수 있다.
사파이어 층은 약 0.1-5㎛ 사이의 두께를 가질 수 있다. 이는 본 명세서에 기술된 바와 같이 제어된 클리빙 프로세스를 사용하여 고품질 잉곳으로부터 분리함으로써 템플릿 기판 상에 형성될 수 있다.
에피택셜 성장된 AlN의 얇은 층이 단결정 사파이어 층 위에 형성된다. 이 AlN 층은 약 50-200nm 사이의 두께로 MOCVD에 의해 형성된다. 사파이어를 캡핑하면, AlN 층은 형성될 GaN 시드 층에 대한 전구체 층의 역할을 한다.
GaN 시드 층은 AlN 캡핑 층 위에 놓일 수있다. 상기 GaN 시드 층은 MOCVD 기술을 이용하여 고품질로 AlN 층 위에 형성된다.
다결정성 AlN(P-AlN)은 GaN과 사파이어 사이의 CTE 차이보다 더 낮은 c-평면 GaN과의 CTE 부정합을 갖는다는 점에 유의한다. P-AlN의 열 전도도는 사파이어보다 훨씬 높다. 이렇게 하면 템플릿 작업물에서 발생하는 온도 구배의 크기가 감소되고 처리 중 온도 균일성이 향상된다.
작업물에 의해 제공되는 고품질 GaN 층의 표면은 실질적인 두께를 얻기 위한 추가적인 GaN 물질의 성장을 위한 템플릿으로서 기능한다. 고품질 GaN 물질은 LPE 및/또는 HVPE와 같은 기술을 이용하여 GaN 시드 층 위에 더 큰 두께로 성장될 수 있다.
층 이송된 사파이어 층의 사용의 한 가지 가능한 장점은 사파이어와 그 위에 성장된 GaN 사이에 얼마간의(~13%) 격자 부정합이 있더라도, 도너 성장 지지 기판(2000)의 CTE 정합은 여전히 두꺼운 GaN 성장에 있어서 유리하다는 것이다. 또한, GaN을 위한 성장 표면으로서의 사파이어의 사용은, 예를 들어, 위에서 참조에 의해 편입된 피닝턴 등(Pinnington et al.)의 논문에 기술된 것과 같이 잘 연구되어 있다.
요약하면, 실시예들은 (111) Si, N형 SiC, 및/또는 사파이어와 같은 CTE/격자 양립가능 물질을 통합함으로써, 고품질 GaN 물질을 포함하는 도너 작업물의 형성을 가능하게 한다. 제어된 클리빙 프로세스는 그러한 CTE/격자 양립가능 물질이 큰 직경(예를 들어, >2")의 벌크 물질로부터 분리되도록 하여, 위에 놓인 성장된 GaN이 동일한 큰 대응 영역을 나타낼 수 있게 한다. 이러한 기판은 LED, 마이크로 LED, 전력 전자 장치 및 RF-GaN과 같은 GaN 기반 디바이스를 제조하는데 활용될 수 있다. 이들은 절연 또는 도전성 베이스 기판 상에 큰 직경(4"-12") 크기로 경제적으로 제작될 수 있다.
또한, 작업물 및 추가 층 모두를 위한 물질의 선택은 상기 추가 층에 의해 경험되는 응력/변형(strain)의 특성을 결정하는 역할을 할 수 있음에 또한 유의한다. 예를 들어, 작업물/추가 층의 선택은 또한 이들 사이의 열 팽창 계수의 상대적인 부정합을 결정할 수 있으며, 이는 결국 소정의 온도 범위에 걸쳐 추가 층에서 발생하는 응력/변형의 극성 및 크기 모두에 기여할 수 있다. 상기 관점에서, 작업물 및/또는 추가 층 물질은 다양한 처리 단계에 걸쳐 상기 추가 층 내에서 원하는 응력/변형 층을 성취하도록 신중하게 선택될 수 있다.
특정 실시예에서, 실리콘 다이옥사이드 또는 AlN 층은 스퍼터링 또는 PECVD를 통해 도포될 수 있고, 선택적으로 주입 단계 전에 치밀화(densify)될 수 있다. 막 또는 막 스택이 적용되면, 선택된 에너지에서의 주입이 원하는 클리빙 깊이에서 벌크로 침투할 수 있도록 총 두께가 제한될 수 있다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
이전의 도너 프로세스 시퀀스는 노출된 Ga면을 갖는 후박화된(thickened) 도너를 만든다. 노출된 Ga면을 갖는 최종 디바이스 성장 층을 제조하기 위해, 도 1의 이중 층 이송 시퀀스 1050이 사용될 수 있다. Ga면 도너(1001)가 1x106 cm-2 정도의 낮은 TDD를 갖는 이전에 성장된 GaN 도너를 사용하여 제조된다면, 이 후막화된 GaN 도너(1005)는 베이스 성장 지지 기판(1002)으로부터 이탈되어 N면이 노출된 새로운 지지 기판(1007) 위에 탑재될 수 있다. 이 N면 도너 기판은 낮은 쓰레딩 전위 밀도(TDD)를 갖고 잠재적으로 더 비용 효율적인 단일 층 이송 시퀀스 1060를 가능하게 할 것이다.
상기한 바와 같이, 다양한 실시예들은 추가 물질이 부가됨에 따라 성장된 물질의 TDD가 감소한다는 특성을 이용한다. 이는 마이크로 LED 구조로의 통합을 위한 추가 성장 물질의 적합성을 향상시킨다.
구체적으로, 도 3은 사파이어 상에 성장된 GaN 물질의 두께 대 전위 밀도를 나타낸다. 도 4는 SiC 상에 성장된 GaN 물질의 두께 대 전위 밀도를 나타낸다. 도 4는 SiC 시드 층의 성장 두께에 걸쳐 실질적으로 더 높은 TDD 감소율을 보여준다. 이는 마이크로 LED 구조로서 실용적인 SiC-GaN 구조의 직접적인 사용을 가능하게 할 수 있다. 아래에서 보다 상세히 설명되는 이 옵션에서, SiC 층이 먼저 적절한 성장 지지 기판 상에 결합되고 수 마이크론의 GaN 성장(~1-3㎛) 후에, 약 1-5×106 cm-2 정도의 낮은 TDD를 갖는LED 다중 양자 우물(multi-quantum well) 구조가 GaN 상에 성장될 수 있다. 이는 영구적인 마이크로 LED 집적 구조를 형성할 수 있지만, 그것이 패턴화되고, 단일화가능한(singulatable) 마이크로 LED 구조로서 사용되어야 한다면, SiC-도너 성장 기판 결합 층은 이탈 층으로서 기능할 수 있다.
도 2의 (B) 부분을 참조하면, N-면 도너 기판을 제조하기 위한 하나의 동작은 이전의 성장 지지 기판(2000)을 분리하고 새로운 지지 기판(2009) 및 결합 층(2008) 상에 GaN(2007) N면을 재장착하는 단계를 포함한다. 이것은 결합/이탈 층(2003)의 화학적 에칭을 통해 도 2의 Ga면 어셈블리로부터 GaN 물질(2007)을 분리함으로써 달성될 수 있다. 이 층이 실리콘 다이옥사이드이면, 플루오르화 수소산(hydrofluoric acid: HF)이 효과적인 실리콘 다이옥사이드 에천트(etchant)로서 사용될 수 있다. N면 GaN 및 성장 지지 기판을 손상으로부터 보호하기 위해, 비정질 실리콘(a-Si)의 얇은 층이 에칭 정지 층(층 2002 및 2004)으로서 작용하도록 결합/이탈 층의 각 면에 디포짓될 수 있다. 특정 실시예에서와 같이 시드 층이 실리콘 (111)이면, 그것은 자연적으로 이 기능을 수행할 것이고, 결합/이탈 층의 이 면에는 추가적인 HF 에칭 정지 층(2004)이 필요하지 않다.
도 1로 돌아가서, N면 도너 기판(1006)의 또 다른 가능한 이점(단일-단계 층-이송 시퀀스 1060을 허용하는 것 이외에)은, 클리빙 후 N면 표면이 다른 층 이송 시퀀스를 위해 재생될 수 있는 상대적 용이성이다. Ga면은 화학적으로 매우 단단하고 상대적으로 폴리싱하기 어렵다는 것은 잘 알려져 있다. 대조적으로, N면은 화학적으로 약하고 폴리싱될 수 있으며 현저히 더 적은 시간과 노력으로 다른 레이어 이송을 위해 준비될 수 있다.
도 2의 (B) 부분에 도시된 바와 같이 예를 들어 고품질의 성장된 GaN 물질을 포함하는 마이크로 LED 구조를 제조하는데 유용할 수 있는 단일 및 이중 층 이송 프로세스 시퀀스에서의 도너 프로세스 시퀀스의 사용이 이제 상세히 설명된다. 특히, 특정 실시예들은 전자 디바이스에서 이용되는 물질(예를 들어, 광전자 디바이스용 GaN)의 층을 도너로부터 수취(receiving) 기판으로 이송한다.
층 이송 프로세스 시퀀스
마이크로 LED 구조를 제조하는 방법의 실시예들은 도너 형성(GaN, 실리콘 (111), SiC, 사파이어, 또는 다른 적합한 GaN 성장 시드 층을 적층하고 이어서 GaN 벌크 후막화를 함으로써 비용 효율적인 GaN 물질 소스를 제조하기 위해) 및 이탈가능하거나 영구적인 마이크로 LED 성장 템플릿을 제조하기 위한 최종적인 이탈가능 또는 영구 생산물을 위해서 층 이송 프로세스를 이용한다. 후속 예에서, Ga면 GaN 도너는 2개의 주요 프로세스 시퀀스를 사용하여 마이크로 LED 성장 템플릿을 만드는데 사용된다: 상기 2개의 주요 프로세스 시퀀스 중 하나는 2단계 층 이송 프로세스 시퀀스와 Ga면 도너를 사용하고, 다른 하나는2 단계 층 이송 프로세스 시퀀스와 N면 도너를 사용한다. 두 경우 모두, 결과는 마이크로 LED 디스플레이 제조를 위한 후속 처리를 위해 타겟 기판 상에 결합된 Ga면 최종 GaN 층이다. 그러나, 두께가 수 마이크론인 마이크로 LED GaN 성장을 위한 헤테로 에피택셜 성장 시드 층으로서 작용할 수 있는 SiC 층의 이송과 같은 다른 실시예가 가능하다는 것을 이해해야 한다.
도 5a 내지 도 5e는 2단계 층 이송 프로세스 시퀀스를 사용하는 Ga면 GaN 도너 기판을 도시한다. 도 5a는 입자(508)가 주입된 추가의 성장된 물질의 GaN 노출된 표면(506)을 도시한다. 이 주입은 표면 아래 클리빙 영역(510)의 형성을 일으키고, 상기 영역을 따라 추가 물질의 층의 이송이 일어날 수 있다.
도 5b는 결합/이탈 층(515)을 사용하여 주입된 도너가 이송 기판(512)에 결합되고 장착되는 것을 도시한다. 결과적인 어셈블리는 이제 제어된 클리빙 또는 열 유도(thermally-induced) 클리빙 프로세스와 같은 방법을 사용하여 클리빙된다.
도 5c는 이제 N면이 노출되는 2단계 층 이송 프로세스의 중간 상태이다. 도 5d에 도시된 바와 같이, 표면 폴리싱, 에칭 또는 다른 컨디셔닝이 선택적으로 N면 GaN 표면에 대해 행해지고, 이어서 결합 층(516)의 준비 및 타겟 기판(517) 상으로의 이송 기판 어셈블리의 결합이 행해진다.
제2 이송 단계는 또 다른 클리빙을 포함하지 않을 수도 있고, 오히려 단지 타겟 기판으로의 결합을 수반하는 이송 기판으로의 처음의 이탈가능한 결합이다. 이송 프로세스(2단계 프로세스를 포함)에 관한 부가적인 세부 사항은 2016년 6월 17일자로 출원된 미국 임시특허출원 제15/186,184호(US 2016/0372628호로서 공개됨)에 개시되어 있으며, 모든 목적을 위해 그 전체가 참조에 의해 본 명세서에 편입된다.
이송 기판(512)의 이탈 후에, 도 5e는 (i) 타겟 기판(517), 결합 층(516) 및 Ga면이 노출된 GaN 층(514)을 갖는 최종 층 이송 어셈블리를 도시한다.
위의 설명은 2단계 층 이송 프로세스 시퀀스를 보여준다. 일반적으로, N면 도너 기판으로 시작함으로써 Ga면 타겟 기판 어셈블리를 만들기 위해 1단계의 층 이송 프로세스 시퀀스만 필요하게 되어 이 프로세스 시퀀스를 단순화하는 것이 가능하다.
N면 도너의 경우 도 2를 참조하면, 표면(2010)은 대략 시작 깊이(2011)(GaN의 수 마이크론을 제거하는 폴리싱 및/또는 컨디셔닝 단계를 고려함)로부터 기원한다. 예를 들어 시드 층이 c-평면 사파이어 또는 실리콘 (111)이면, 이 GaN 물질은 시드 층에 가장 가까운 지점이기 때문에 잠재적으로 매우 높은 TDD 레벨을 가질 수 있다. 일 예로서, 도 3은 사파이어가 사용되는 경우 TDD 레벨이 1×109 cm-2를 초과하는 것으로 추정한다. 이 문제는 도 2의 시드 층(2005)으로서 더 낮은 TDD(~2-3×106 cm-2) GaN을 이송함으로써 해결될 수 있다. 이 "2 세대" GaN 층은 또한 도 1의 프로세스 흐름 1010으로서 도시된다(새로운 도너 GaN 시드 층). 벌크 성장 2007(도 2) 또는 1005(도 1)는 대체로 시작 GaN TDD 레벨이거나 그보다 낮을 것이다. 도 2의 플립 및 결합 프로세스 이후에, N면 도너 기판을 생성하게 되는 결과물은 시드 층(1010)의 또는 그 이하의 TDD 레벨을 가질 것이다. 이 새로운 도너 GaN 시드 층 프로세스 1010은 연이은 GaN 성장/층 이송/재성장 세대에서 무한히 반복되어 더 낮은 TDD 레벨을 산출할 수 있다. 본질적으로, 도 5 및 도 6의 프로세스는 이전의(도 5e 또는 6c) 템플릿 상에서 이루어진 벌크 GaN 성장으로부터 제조된 GaN 시드 물질을 사용하여 반복될 것이다. 이러한 연이은 프로세스 사이클(벌크 GaN 성장 "세대")은 각 GaN 벌크 성장 세대의 더 큰 총 GaN 두께로 인해 더 낮은 TDD 레벨을 갖는다. 예를 들어, 도 3을 참조하면, c-평면 사파이어 시드 층(세대 0)으로부터의 500㎛의 제1 벌크 성장은 TDD 레벨을 약 1×1010 cm-2로부터 약 1×107 cm-2로 떨어뜨릴 것이다. 2단계 프로세스 시퀀스(도 5a 내지 5e)를 사용하는 상부 GaN 층으로부터 만들어진 템플릿으로부터의 추가적인 500㎛ 벌크 GaN 성장은 총 유효 두께에서 2×500㎛ 또는 1 mm에 해당하는 TDD 레벨을 산출할 것이다. 도 3을 참조하면, 이 세대 1 템플릿에 대한 예상 TDD 레벨은 ~3×106 cm-2이다. 총 두께 3mm(세대 5)에서, TDD 레벨은 1x106 cm-2 이하로 떨어진다. 연이은 템플릿 재사용 및 GaN 후막화를 통한 이러한 TDD 레벨 저하 및 GaN 품질 향상은 실시예들에 의하여 제공되는 또 다른 측면이다. 특정 세대 템플릿의 GaN 두께가 많은 연이은 층 이송 사이클을 통해 고갈되면, 부가적인 벌크 GaN 후막화가 행해질 수 있다. 그러나 TDD 레벨은 크게 변하지 않아야 한다.
이제는 상이한 실시예들의 다양한 양상이 설명된다. 도너 기판 및/또는 시드 층은 사용되어야 하는 GaN의 형태와 양립가능한 격자 및/또는 CTE 특성을 가질 수 있다. 가능한 후보 기판 물질은 다결정 AlN 및 멀라이트(Mullite)를 포함한다.
벌크 GaN은 극성 또는 무극성 GaN의 결정일 수 있다. 특정 실시예에서, 벌크 GaN(및/또는 기판)은 2" 웨이퍼일 수 있지만, 특정 크기 또는 치수로 국한되는 것은 아니다.
기판은 이송된 GaN을 수용하도록 준비될 수 있다. 이것은 산화물 결합 층의 형성을 수반할 수 있다. 결합될 벌크 GaN의 표면은 또한 결합 단계와 더욱 양립가능하도록 결합 층이 부가되거나 처리되도록 취급될 수 있다.
특정 실시예에서, 결합 층은 산화 조건에 노출시킴으로써 형성될 수 있다. 몇몇 실시예에서, 이 결합 층은 산화물, 예를 들어, 스핀-온-글라스(SOG) 또는 다른 스핀 온 물질(예를 들어, 다우 코닝(Dow Corning)으로부터 입수가능한 XR-1541 수소 실세스퀴옥산(hydrogen silsesquioxane) 전자 빔 스핀-온 레지스트) 및/또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD)이나 산화물 스퍼터링(oxide sputtering) 기술에 의해 형성된 SiO2의 첨가에 의해 형성될 수 있다.
특정 실시예에서, 주입된 입자들은 표면 아래 클리빙 영역을 형성하기 위한 수소 이온이다. 몇몇 실시예에서, 이 클리빙 영역은 벌크 물질의 표면 아래 약 10-20 um의 깊이에 놓일 수 있다. 다른 실시예에서, 클리빙 영역은 벌크 물질의 표면 아래 0.05-2 um의 깊이에 놓일 수 있다.
클리빙 영역을 형성하는 것은 타겟 물질, 타겟 물질의 결정 방위(crystal orientation), 주입된 입자(들)의 성질, 주입의 양(dose), 주입의 에너지 및 온도, 및 주입의 방향과 같은 요인에 좌우될 수 있다. 이러한 주입은 이하의 특허출원들과 관련하여 상세하게 기술된 하나 또는 그 이상의 특성을 공유할 수 있고, 이들 모두는 전체적으로 본 명세서에 참조에 의해 편입된다: 미국 특허출원 제12/789,361호(US 2010/0282323호로서 공개됨); 미국 특허출원 제12/730,113호(US 2010/0178723호로서 공개됨); 미국 특허출원 제11/935,197호(US 2008/0206962호로서 공개됨); 미국 특허출원 제11/936,582호(US 2008/0128641호로서 공개됨); 미국 특허출원 제12/019,886호(US 2009/0042369호로서 공개됨); 미국 특허출원 제12/244,687호(US 2009/0206275 호로서 공개됨); 미국 특허출원 제11/685,686호(US 2007/0235074호로서 공개됨); 미국 특허출원 제11/784,524호(US 2008/0160661호로서 공개됨); 미국 특허출원 제11/852,088호(US 200/0179547 호로서 공개됨).
특정 실시예에서, 도너의 주입된 표면의 상기 두께의 물질은 MeV 범위에서 비교적 높은 H+ 양성자(proton) 주입 에너지를 사용함으로써 형성된 클리빙 영역을 사용하여 벌크 물질로부터 클리빙된다. 이는 약 10-20 um 사이의 두께를 갖는 분리된 반도체 물질 층을 생성한다. 결합된 층 이송을 사용하는 다른 실시예에서, 0.05-1 um의 더 얇은 클리빙된 층이 사용될 수 있다. 이러한 두께의 GaN 클리빙된 막을 생성하기 위해, 대략 5 내지 180keV 범위의 더 낮은 H+ 양성자 주입 에너지가 사용될 수도 있다. 예를 들어, 40keV H+ 양성자 에너지는 두께가 약 0.25 um인 GaN 클리빙된 막을 생성할 것이다. H2+ 또한 이 주입 단계에 활용될 수 있음을 이해할 수 있다. 그러한 경우, 유효 H+ 에너지가 반으로 줄어드는 반면 선량률(dose rate)은 배가 될 것이다. 예를 들어, 80keV H2+ 주입은 40keV H+ 주입과 동일한 분리 층 두께(범위)를 가질 수 있다. 그러나 선량률은 동일한 주입 전류에 대한 H+ 선량률의 두 배가 될 것이다.
결합은 기판의 산화물 함유 표면을 벌크 GaN의 주입된 면과 접촉시킨 후 가열함으로써 행해질 수 있다. 결합 전의 터치 폴리싱, 플라즈마 처리 및 세정과 같은 다른 동작이 이 시점에서 행해질 수 있다.
클리빙은 다양한 형태의 에너지의 인가를 이용하여 발생할 수 있으며, 위에서 참조에 의해 편입된 특허출원들 중 어느 하나에 개시된 하나 또는 그 이상의 특성을 나타낼 수 있다. 특정 실시예에서, 이 클리빙은 주입된 벌크 물질이 들어있는 고압 챔버에서 정적 가스(static gas)의 형태로 인가되는 압축력(compressional force)을 이용하여 일어날 수 있다. 특정 실시예에 의한 클리빙을 달성하기 위한 다양한 형태의 에너지의 인가 또한 모든 목적을 위해 본 명세서에 참조에 의해 편입된 미국 특허 제6,013,563호에 기재되어 있다. 제어되지 않은 열적 클리빙도 활용될 수 있다.
추가 단계는 도너 및/또는 시드 GaN 층의 표면의 처리를 포함할 수 있다. 이러한 처리는 노출된 표면의 거칠기를 감소시켜, 고품질의 GaN의 추가가 보다 용이해질 수 있다. 표면 처리는 열적, 화학적 및/또는 플라즈마 처리를 포함할 수 있다.
상기 단계들의 시퀀스는 본 발명의 특정 실시예에 의한 방법을 제공한다. 단계들이 추가되거나, 하나 이상의 단계가 제거되거나, 또는 하나 이상의 단계가 다른 시퀀스로 제공될 수 있는 다른 대안이 또한 제공될 수 있다. 예를 들어 다른 실시예에서, 도너는 그 자체가 결합 물질을 포함할 수 있고, 입자 주입은 그 결합 물질의 형성 전 또는 후에 일어난다.
다양한 실시예들은 GaN 시드 층 및 기판이 나중에 서로 분리되는 결합-이탈 시스템의 사용을 포함할 수 있음에 또한 유의한다. 상기 결합 및 이탈 접근법에 대한 추가 설명은 2016년 6월 17일자로 출원된 미국 특허출원 제15/186,185에 개시되고, 상기 출원은 모든 목적을 위해 본원에 참조에 의해 편입된다.
표면 처리(예를 들어, 폴리싱, 어닐링 및/또는 캡 층 형성을 포함)는 또한 에칭 프로세스를 포함할 수 있다. 에칭 프로세스의 예는 플라즈마 에칭 및/또는 화학 에칭을 포함하지만 이에 국한되지는 않는다. 화학 보조 이온빔 에칭(chemical assisted ion beam etching: CAIBE)은 화학 에칭의 일 예이다. 습식 화학 에칭(Wet chemical etching)은 화학 에칭의 또 다른 예이다.
상기 단계들의 시퀀스는 본 발명의 특정 실시예에 의한 방법을 제공한다. 단계들이 추가되거나, 하나 이상의 단계가 제거되거나, 또는 하나 이상의 단계가 다른 시퀀스로 제공될 수 있는 다른 대안이 또한 제공될 수 있다. 예를 들어, 다른 실시예에서, 기판 결합은 클리빙 후 일어날 수 있고, 상기 클리빙은 결국 기판에 결합되는 독립형(free standing) 막을 초래한다.
애플리케이션에 따라서는, 바람직한 실시예에 의해 물질 영역의 손상의 가능성을 감소시키고 물질 내의 원하는 깊이로의 주입에 필요한 에너지를 감소시키기 위하여 특정 실시예들에 의하면 일반적으로 더 작은 질량 입자들이 선택된다. 즉, 더 작은 질량 입자들은 입자가 통과하는 물질 영역을 실질적으로 손상시키지 않고 기판 물질을 통해 선택된 깊이까지 더욱 용이하게 이동한다. 예를 들어, 더 작은 질량 입자들(또는 에너지 입자들)은 거의 모든 대전된(예를 들어, 양 또는 음) 및/또는 중성 원자 또는 분자, 또는 전자 등일 수 있다. 특정 실시예에서, 상기 입자들은 수소 및 그 동위 원소(isotope)의 이온 종(species)과 같은 이온, 헬륨 및 그 동위 원소, 및 네온과 같은 희가스(rare gas) 이온, 또는 실시예에 따라서는 다른 것들을 포함하는 중성 또는 대전 입자들일 수 있다. 상기 입자들은 또한 가스(예컨대, 수소 가스, 수증기, 메탄 및 수소 화합물) 및 기타 경량 원자 질량(light atomic mass) 입자들과 같이 화합물로부터 유도될 수 있다. 대안적으로, 상기 입자들은 상기 입자, 및/또는 이온 및/또는 분자 종 및/또는 원자 종의 임의의 조합일 수 있다. 상기 입자들은 일반적으로 표면 아래의 선택된 깊이까지 표면을 관통하기에 충분한 운동 에너지를 갖는다.
예를 들어, GaN 표면에 주입된 종으로서 일 예로서 수소를 사용하면, 주입 프로세스는 한 세트의 특정 조건들을 사용하여 수행된다. 수소의 주입 선량(implantation dose) 범위는 약 5×1016 내지 약 5×1017 atoms/cm2이고, 바람직하게는 주입된 수소의 선량은 약 2×1017 atoms/cm2보다 작고, 약 5×1016 atoms/cm2보다 작을 수도 있다. 주입 에너지는 광전자 애플리케이션에 유용한 후막(thick film)의 형성을 위해 약 0.5 MeV 이상이고 약 2MeV까지의 범위이다. 특정의 결합된 기판 실시예에서, 주입 에너지는 500 keV보다 낮을 수 있고, 예를 들어 5 내지 180 keV일 수 있다. 주입 온도는 약 -50 내지 약 +500℃ 범위이고, 약 100-500℃일 수 있으며, 주입된 GaN 물질로부터 수소 이온이 확산되어 나갈 가능성을 방지하기 위해 바람직하게는 약 700℃ 이하이다. 물론, 사용되는 이온의 유형 및 프로세스 조건은 애플리케이션에 따라 달라진다.
효과적으로, 주입된 입자들은 선택된 깊이에서 기판 또는 벌크 물질의 상면에 평행한 평면을 따라 응력을 가하거나 파괴 에너지(fracture energy)를 감소시킨다. 에너지는 부분적으로 주입 종과 조건에 달려있다. 이들 입자들은 선택된 깊이에서 기판 또는 벌크 물질의 파괴 에너지 레벨을 감소시킨다. 이에 의해 선택된 깊이에서 주입된 면을 따라 제어된 클리빙이 가능하다. 주입은 모든 내부 위치에서의 기판 또는 벌크 물질의 에너지 상태가 기판 또는 벌크 물질에서 비가역성 파괴(즉, 분리 또는 클리빙)를 개시하기에 불충분한 조건 하에서 일어날 수 있다. 그러나, 주입 선량은 일반적으로 기판 또는 벌크 물질에서 일정량의 결함(예를 들어, 마이크로 결함)을 야기하고, 이러한 결함은 후속 열처리, 예를 들어, 열 어닐링 또는 급속 열 어닐링에 의해 적어도 부분적으로 복구될 수 있다는 점에 유의한다.
선택적으로, 특정 실시예는 주입 프로세스 후에 열처리 프로세스를 포함할 수 있다. 특정 실시예에 의하면, 상기 방법은 GaN 물질에 대해 섭씨 150도 내지 800도 범위의 열처리를 사용한다. 일 실시예에서, 열처리는 전도, 대류, 복사 또는 이들 기술의 임의의 조합을 사용하여 일어날 수 있다. 고 에너지 입자 빔은 또한 원하는 주입 온도를 달성하기 위해 외부 온도 소스와 조합하여 열 에너지의 일부를 제공할 수도 있다. 특정 실시예에서는, 고 에너지 입자 빔 만이 주입을 위해 요구되는 전체 열 에너지를 제공할 수도 있다. 바람직한 실시예에서, 상기 처리 프로세스는 후속 클리빙 프로세스를 위해 클리빙 영역을 시즈닝(seasoning)하기 위해 일어난다. 물론 다른 변형, 수정 및 대안이 있을 수 있다.
특정 실시예는 클리빙 개시 단계를 포함 할 수 있고, 클리빙을 개시하기 위해 클리빙 부분에 약간의 에너지가 인가된다. 아래에서 상세히 설명하는 바와 같이, 이러한 클리빙 개시는 상이한 특성을 갖는 상이한 유형의 에너지의 인가를 포함할 수 있다.
또한, 본 발명은 박막의 제어된 클리빙 프로세스동안 상대적으로 낮은 온도를 사용하여 다른 실시예에 의한 분리된 막, 도너 또는 다중 물질 막의 온도 편위(excursion)를 감소시킨다. 이러한 저온 접근법은 예를 들어, 실질적으로 상이한 열팽창 계수를 갖는 물질들의 클리빙 및 결합과 같은 더 많은 물질 및 프로세스 관용도(latitude)를 허용한다. 다른 실시예에서, 본 발명은 기판 내의 에너지 또는 응력을, 일반적으로 랜덤한 클리빙 개시 사이트 또는 전면(front)을 생성할 가능성을 제거하는 클리빙 개시 에너지보다 낮은 값으로 제한한다. 이는 기존 기술에서 종종 야기되는 클리빙 손상(예를 들어, 피트(pit), 결정 결함, 파손, 균열, 단차(step), 보이드(void), 과도한 거칠기)을 감소시킨다. 더욱이, 실시예들은 기존 기술과 비교해서 에너지 입자들에 의해 야기되는 필요한 응력 또는 압력 효과 및 핵형성 사이트보다 높은 것에 의해 야기되는 손상을 감소시킬 수 있다.
특정 실시예에서, GaN 및 타겟 기판은 저온 열 단계를 사용하여 함께 접합되거나 융합(fuse)된다. 저온 열처리 프로세스는 일반적으로 주입된 입자들이 물질 영역에 제어되지 않은 클리빙 동작을 일으킬 수 있는 과도한 응력을 주지 않게 한다. 일 국면에서, 저온 결합 프로세스는 자가 결합(self-bonding) 프로세스에 의해 일어난다. 구체적으로, 하나의 웨이퍼가 그로부터 산화를 제거하기 위해 벗겨진다(혹은 하나의 웨이퍼가 산화되지 않는다). 세정액은 상기 웨이퍼의 표면을 처리하여 웨이퍼 표면에 O--H 결합을 형성한다. 상기 웨이퍼를 세정하는데 사용되는 용액의 일 예는 H2O2--H2SO4의 혼합물이다. 건조기는 웨이퍼 표면을 건조시켜 웨이퍼 표면으로부터 임의의 잔류 액체 또는 입자를 제거한다. 자가 결합은 세정된 상기 웨이퍼의 면을 산화된 웨이퍼의 면에 댐으로써 일어난다.
대안적으로, 자가 결합 프로세스는 플라즈마 세정에 의해 결합될 웨이퍼 표면들 중 하나를 활성화시킴으로써 일어난다. 구체적으로, 플라즈마 세정은 아르곤, 암모니아, 네온, 수증기, 질소 및 산소와 같은 가스로부터 유도된 플라즈마를 사용하여 웨이퍼 표면을 활성화시킨다. 활성화된 웨이퍼 표면은 그 위에 산화 피막(coat)을 갖는 다른 웨이퍼의 면에 배치된다. 상기 웨이퍼들은 노출된 웨이퍼 면들을 갖는 샌드위치 구조로 되어 있다. 하나의 웨이퍼를 다른 웨이퍼에 자가 결합하기 위해 웨이퍼들의 각 노출면에 선택된 양의 압력이 가해진다.
샌드위치 구조로 웨이퍼들을 결합한 후에, 상기 방법은 기판 물질을 제거하는 제어된 클리빙 동작을 포함하여, 타겟 기판 상의 계면 층(들)을 덮는 기판 물질의 얇은 막을 제공한다. 제어된 클리빙은 선택적인 에너지 배치에 의해 또는 에너지 소스를 도너 및/또는 타겟 웨이퍼 상에 위치시키거나 타겟팅함으로써 일어난다. 예를 들어, 에너지 임펄스(들)는 클리빙 동작을 개시하는데 사용될 수 있다. 임펄스(또는 임펄스들)는 기계적 소스, 화학적 소스, 열적 싱크 또는 소스, 및 전기적 소스를 포함하는 에너지 소스를 사용하여 제공된다.
제어된 클리빙 동작은 이전에 언급된 기술 및 다른 방법을 통해 개시된다. 예를 들어, 제어된 클리빙 동작을 개시하는 프로세스는 기판의 선택된 영역에 에너지를 제공하는 단계를 사용하여 기판 내의 선택된 깊이(z0)에서 제어된 클리빙 동작을 개시하고, 그 다음 클리빙 동작은 기판으로부터 제거되어야 할 기판 물질의 일부를 자유롭게 하기 위해 전파되는 클리빙 전면을 사용하여 이루어진다. 특정 실시예에서, 상기 방법은 위에서 언급한 바와 같이, 단일 임펄스를 사용하여 클리빙 동작을 시작한다. 대안적으로, 상기 방법은 개시 임펄스를 사용하고, 다음으로 기판의 선택된 영역에 다른 임펄스 또는 연속적인 임펄스들이 가해진다. 대안적으로, 상기 방법은 클리빙 동작을 개시하는 임펄스를 제공하고, 상기 클리빙 동작은 기판을 따라 주사되는(scanned) 에너지에 의해 유지된다. 대안적으로, 에너지는 제어된 클리빙 동작을 개시 및/또는 유지하기 위해 기판의 선택된 영역을 가로 질러 주사될 수 있다.
GaN 물질의 막의 분리된 표면은 거칠고 마무리(finishing)가 필요할 수 있다. 마무리는 연삭 및/또는 폴리싱 기술의 조합을 사용하여 일어난다. 몇몇 실시예에서, 분리된 표면은, 예를 들어, 임의의 불완전성 또는 표면 거칠기를 제거하기 위해 상기 분리된 표면의 아래에 놓인 연마재(abrasive material)를 회전시키는 것과 같은 기술을 사용하는 래핑(lapping) 및 폴리싱 단계를 거친다. 스코틀랜드(UK) 글래스고(Glasgow)의 로지텍 리미티드(Logitech Limited)라는 회사에서 만든 "PM5 lapping & polishing system"과 같은 기계가 이 기술을 제공할 수 있다.
대안적으로, 화학적 기계적 폴리싱(chemical mechanical polishing) 또는 평탄화("CMP") 기술은 막의 분리된 표면을 마무리한다. CMP에서, 슬러리 혼합물은 회전 압반(platen)에 부착된 폴리싱 표면에 직접적으로 적하(drip)된다. 이러한 슬러리 혼합물은 슬러리 소스에 연결되는 슈트(chute)를 통해 폴리싱 표면으로 전달될 수 있다. 슬러리는 흔히 알루미나(alumina) 연마 입자들 및 산화제(예를 들어, 로지텍 리미티드에 의해 SF1 또는 Chemlox라는 상품명으로 팔리는 하이포아염소산나트륨(sodium hypochlorite)(NaOCl) 또는 알칼리 콜로이드성 실리카(alkaline colloidal silica))를 함유하는 용액이다. 연마재(abrasive)는 흔히 알루미늄 산화물, 알루미늄 트리옥사이드(aluminum trioxide), 비정질 실리카(amorphous silica), 실리콘 카바이드, 다이아몬드 파우더, 및 이들의 임의의 혼합물이다. 이 연마재는 탈이온수(deionized water)와 산화제의 용액 또는 이와 유사한 것에 혼합된다. 상기 용액은 산성일 수 있다.
이 산성 용액은 일반적으로 폴리싱 프로세스 동안 웨이퍼로부터 질화 갈륨 물질과 상호 작용한다. 폴리싱 프로세스는 바람직하게는 매우 단단한 폴리우레탄 폴리싱 패드를 사용한다. 이 폴리싱 패드의 일 예는 로델(Rodel)에 의해 제조되고 IC-1000이라는 상품명으로 판매되는 것이다. 폴리싱 패드는 선택된 속도로 회전된다. 막을 갖는 타겟 웨이퍼를 픽업하는 캐리어 헤드는 선택된 힘이 막에 인가되도록 타겟 웨이퍼의 후면에 선택된 양의 압력을 가한다. 폴리싱 프로세스는 선택된 양의 막 물질을 제거하여, 후속 처리를 위한 비교적 평활한 막 표면을 제공한다. N면 또는 Ga면 GaN이 폴리싱될지 여부에 따라, 적합한 연마 입자 크기를 갖는 슬러리 및 폴리싱 패드가 그에 따라 사용될 수 있다. 예를 들어 N면에 대해서는 콜로이드성 실리카가, Ga면에 대해서는 하이포아염소산나트륨이 사용될 수 있다.
폴리싱 이외에 그리고/또는 폴리싱에 더하여, 고품질 단결정 GaN 벌크 기판으로부터 GaN 층이 작업물로 이송되면 상기 GaN 층의 표면 상태를 준비하기 위해 사용될 수 있는 다수의 다른 표면 준비 옵션이 존재한다. 이 표면 준비의 목적은 주입 또는 클리빙 단계로 인해 손상되거나 절충될 수 있는 이송된 GaN 층의 결정 품질을 회복시키는 것이다.
a. 실리콘 다이옥사이드 또는 AlN과 같은 보호 캡이 있거나 없는 상태로 퍼니스에서 열 어닐링. 이 캡은 어닐링 온도 및 주변 가스 조건에 따라 요구될 수 있다.
b. 1기압(atm) 질소 대기 내의 GaN에 있어서, GaN의 분해(decomposition) 온도는 800-900℃ 정도로 낮을 수 있다. 캡 층이 사용되는 경우, GaN 결정 분해가 없는 어닐링 온도는 실질적으로 더 높을 수 있다.
c. 플라즈마 드라이 에칭으로 GaN 표면의 제한된 두께를 제거하여 손상된 표면 영역을 제거하고 고품질의 에피택셜 성장을 가능하게 한다.
d. 손상된 표면 영역을 제거하고 고품질의 에피택셜 성장을 가능하게 하기 위해 GaN 표면의 제한된 두께를 제거하는 습식 화학 에칭(wet chemical etch).
e. 에피택셜 GaN 성장 전에 MOCVD 반응기에서 어닐링 및 에칭. 이것은 MOCVD 반응기 내에서 인 시츄(in-situ)로 행해질 수 있다는 점을 제외하고는 상기 a.와 유사한 기술이다.
또한, 후속 에피택셜 성장 단계가 충분한 품질의 GaN 결정을 산출한다면, 사전 표면 준비없이 클리빙된 상태의 GaN 표면을 사용하는 것이 물론 가능하다. 본 명세서 및 도면에서 참조된 바와 같이, "폴리싱"이라는 용어는 특정 실시예에 따라서는 폴리싱을 포함하거나 포함하지 않을 수 있는 일종의 표면 처리를 나타내는 것일 수 있다.
상기 설명은 도너 GaN 벌크 물질에 관련되어 있지만, 다른 것들도 사용될 수 있다. 예를 들어, 도너는 빛을 방출하도록 만들어질 수 있는 거의 모든 단결정, 다결정 또는 비정질 유형의 물질일 수 있다. 또한, 도너는 III/V 물질(예를 들어 비소화 갈륨(gallium arsenide)) 또는 IV족 물질(예를 들어, 실리콘, 실리콘 카바이드(silicon carbide) 등)로 이루어질 수 있다. 다층 기판은 GaN 층 기판, 반도체 기판 상의 다양한 샌드위치 층들, 및 다수의 다른 유형의 기판을 포함한다. 또한, 상기 실시예들은 일반적으로 제어된 클리빙 동작을 개시하기 위해 에너지의 펄스를 제공하는 측면에서 기술되었다. 펄스는 제어된 클리빙 동작을 개시하기 위해 기판의 선택된 영역을 가로질러 주사되는 에너지로 대체될 수 있다. 또한 제어된 클리빙 동작을 유지하거나 지속하기 위해 기판의 선택된 영역을 가로질러 에너지를 주사할 수 있다. 다양한 대안, 수정 및 변형이 사용될 수 있다.
결론적으로, 특정 실시예들의 범위 내에 속하는 적어도 다음의 변형들이 주목된다. 어떤 실시예는 클리빙을 향상시키기 위한 백킹(backing) 기술을 포함하여 다양한 하부 기판 및 반사체/배리어/캡슐화재(encapsulant) 층을 이용할 수 있다. 몇몇 실시예에 의하면, 도너는 GaN, Si, SiC 또는 다른 반도체 물질을 포함할 수 있다. 클리빙 후, 상기 물질은 추가 성장을 위해 폴리싱/준비될 수도 있다.
마이크로 LED 프로세스 시퀀스
중간 결합 층을 갖는 타겟 기판 상에 층 이송된 Ga면 GaN의 실시예에서, 기판은 마이크로 LED 디스플레이 제조에 사용하기 위해 최종 상태로 추가 처리될 수 있다.
타겟 기판 물질 옵션 및 통합된 층들의 가능성은 이하에서 더 설명될 것이다.
도 5 및 도 6의 층 이송 프로세스 시퀀스로 제조된 마이크로 LED 성장 층으로서 c-평면 Ga면 GaN의 실시예를 다시 참조하면, 다음은 마이크로 LED 제품을 제조하기 위한 대안적인 구성 및 프로세스 선택지들을 설명한다.
많은 구성에서, 도 5e 및 도 6c의 어셈블리는 마이크로 LED 디바이스의 MOCVD 성장 템플릿으로서의 역할을 한다. 도 7의 (A) 내지 (D)는 마이크로 LED 디바이스 제조 시퀀스를 도시하고, 여기서 템플릿 어셈블리는 타겟 기판(700), 결합 층(701) 및 층 이송된 GaN 층(702)으로서 도 7의 (A)에 도시된다.
도 7의 (B)에서, LED 다이오드 구조는 예를 들어 MOCVD 반응기를 사용하여 GaN 층(701) 상에 성장된다. 층(702)은 GaN의 n-도핑된 층(보통 실리콘이 도핑되지만 게르마늄과 같은 다른 도펀트가 가능하다)이다. 버퍼층 및 고온 수소 베이킹 및 에치-백과 같은 다른 프로세스 시퀀스가 추가될 수 있지만 도시되지는 않는다. 실제의 다이오드 구조를 형성하고 광을 방출하는 일반적으로 다중 양자 우물(MQW) 구조인 활성층이 디포짓된다. 그 다음에는 일반적으로 마그네슘 도핑된 GaN인 p-GaN 접촉 층이 뒤따른다.
두 개의 접촉부 중 적어도 하나를 전기적으로 격리하기 위해, 표면 상에 "길(street)"(705)을 선택적으로 에칭하는 리소그래피 단계가 수행되고, 선택적으로 산화물과 같은 절연/패시베이션 물질의 충진을 수반한다. 예를 들어, 한면에 10㎛의 능동 마이크로 LED 디바이스들(706)을 갖고 피치(pitch)가 13㎛이면, 평방 센티미터당 거의 600,000개의 디바이스가 제조될 수 있다. RGB 서브픽셀 구조(RGB 픽셀당 3 마이크로 LED)를 가지면, 백만 화소 디스플레이는 약 5 cm2의 MOCVD 처리된 영역을 필요로 할 것이다. 이 높은 픽셀 밀도는 비용면에서 효과적이지만 높은 제조 수율을 달성하기 위한 결함이 적은 고품질 GaN의 중요성을 강조한다.
도 7의 (C)는 디바이스 및 그 아래에 있는 결합 층(701)을 통한 싱귤레이션(singulation) 에칭을 도시한다. 공통 전기 접촉부가 필요하다면, 에칭 단계가 n-GaN 층(702)에서 정지하여, 공통 접촉부를 허용할 수 있다. 또한, 도 7의 (B) 및 (C)의 에칭 및 MOCVD 성장 단계를 교대로 수행하여 에칭 및 충진 단계가 MOCVD 성장 단계 이전에 이루어지는 것도 가능하다.
마이크로 LED 디바이스가 정의되고 예를 들어 출발 GaN 층(702)이 또한 에칭된다면, MOCVD 성장 중에 막의 강화된 응력 완화가 실현될 수 있다. CTE 부정합 기판(사파이어) 상의 GaN 디바이스의 섬(island) 성장에 대한 유한 요소 분석(Finite- element analysis: FEA)은 디바이스(706)가 약 50㎛보다 작을 때 실질적으로 더 낮은 응력 축적을 보여준다. 연속적인 막이 없으므로 전단(shear) 응력의 축적이 제한된다. 이러한 기술은 큰 CTE 부정합으로 인해 이전에는 호환되지 않았던 기판을 사용할 수 있게 한다. 사파이어, 실리콘, 석영은 마이크로 LED 구조의 MOCVD 전 에칭이 이루어질 때 응력 축적이 훨씬 적은 기판의 몇 가지 예이다. 도 13과 도 14는 상온에서 이송된 후 각각 석영 및 사파이어 기판 상에 1050℃에서 성장시킨 GaN 막 상에 존재하는 MPa 단위의 GaN 응력을 보여준다. 막에 존재하는 막 응력은 디바이스 크기가 작을수록 낮다는 것이 명확하다. 에지에서의 응력 감소는 50㎛ 디바이스에서 나타나지만 석영과 같이 CTE가 대단히 정합하지 않는 기판의 경우에도 약 20㎛ 미만의 디바이스에 대해서는 극적인 막 응력 완화가 발생한다.
1. 영구(permanent) 타겟 기판 구성
영구 기판 구성은 개개의 마이크로 LED가 MOCVD 성장 기판으로부터 이탈되지 않아서 마이크로 LED 디바이스 피치가 디스플레이의 최종 픽셀 피치가 되는 구성으로서 정의된다. 이러한 구성은 다수의 직시 애플리케이션에 대해 이하에서 상세히 설명되는 이탈가능한, 단일화된 마이크로 LED 제조 시퀀스보다 더 비쌀 수 있다. 그러나, 프로젝션 및 소형 고해상도 디스플레이 애플리케이션에 이점이 있을 수 있다.
이 기판 위에 제조된 마이크로 LED 디바이스는 하향 또는 상향의 광 방출과 함께 사용된다. 도 8a는 하향 광 방출을 갖는 마이크로 LED 구조의 일 예를 도시하고, 도 8b는 상향 광 방출을 갖는 마이크로 LED 구조의 일 예를 도시한다.
도 8a를 참조하면, 하향 광 방출 구성은 타겟 기판(800)이 투명하고 MOCVD 처리 환경과 양립가능하다는 것을 포함한다. 사파이어 또는 석영이 사용될 수 있다. 통합된 인광체 층은 층(801)로서 GaN 성장 템플릿으로 통합될 수 있고, 결합 층(802) 및 층 이송된 GaN(803)이 뒤따르며, MOCVD 성장 프로세스 후에는 추가적인 n-GaN(층(803)의 균형), 다중 양자(multi-quantum) 우물 층(804), 및 p-GaN 층(805)을 포함하게 된다. 상부 접촉부(806)는 전기 접촉부(815)로서 작용할 수있는 금속 및 방출된 빛을 아래쪽으로 향하게 하는 반사체로 제조될 수 있다. 알루미늄, 은 및 기타 금속이 MOCVD 성장 프로세스 후에 더 낮은 온도에서 사용 및 디포짓될 수 있다. 디바이스를 기능적으로 격리시키는 에칭 프로세스(816)는 MOCVD 프로세스 이전 또는 이후에 수행될 수 있다. 트렌치의 충진 및 디바이스 측벽의 패시베이션은 또한 에칭 프로세스 후에 가능하다. 바닥 전기 접촉부는 에칭 프로세스(816)가 n-GaN 층을 연속적이도록 하고 공통 접촉부로서 이용가능하도록 하는 경우 이루어질 수 있는 공통 접촉부에 의해 이루어질 수 있다. 가능한 다른 접촉 방법은 GaN 템플릿 내의 n-GaN 층 아래에 전기 배선의 행 및 열을 통합하는 것을 포함한다. 물론 다른 가능한 접촉 방법을 적용하여 개별 마이크로 LED 디바이스에 전류를 독립적으로 인가할 수 있다. 통합된 인광 물질 층(801)은 유해한 영향없이 MOCVD 온도 환경에서 견딜 수 있는 인광 물질로 선택된다. 실리케이트(silicate) 인광체는 고온 환경에 견딜 수 있는 잠재적인 무기 인광체이다. 선택적으로, 통합된 인광체는 제거될 수 있고 인광체가 MOCVD 프로세스 시퀀스 전 또는 후에 타겟 기판(800)의 바닥 표면에 도포될 수 있다. 광 방출(806)은 투명한 타겟 기판을 통해 아래쪽으로 향하게 된다.
도 8b를 참조하면, 상향 광 방출 구성은 양호한 열 도전 특성을 갖는 타겟 기판(807)을 사용할 수 있는데, 이 구성이 중 내지 고전력 프로젝션 디스플레이 애플리케이션에 이용될 가능성이 있기 때문이다. 다결정성 질화 알루미늄 또는 실리콘이 이러한 요건을 만족시킬 수 있다. MOCVD 프로세스 호환가능 반사체 층(808)은 GaN 성장 템플릿에 통합될 수 있고, 이어서 결합 층(809) 및 층 이송된 GaN(810)을 수반하고, MOCVD 성장 프로세스 후에 추가적인 n-GaN(균형 층(810)), 다중 양자 우물 층(811) 및 p-GaN 층(812)을 포함한다. 상부 접촉부(813)는 인듐 주석 산화물(Indium Tin Oxide: ITO)과 같은 투명 도전체로 제조될 수 있고, 그 다음 전기 접촉부(815)를 수반할 수 있다. 디바이스들을 기능적으로 격리시키기 위한 에칭 프로세스(816)는 MOCVD 프로세스 이전 또는 이후에 행해질 수 있다. 트렌치의 충진 및 디바이스 측벽의 패시베이션은 또한 에칭 프로세스 후에 가능하다. 바닥 전기 접촉부는 공통 접촉부/반사체(808)에 형성될 수 있다. 하나의 MOCVD 호환가능 반사체/전기 접촉부 물질은 몰리브덴(Mo)이다. 추가적인 코팅 또한 GaN 방출 스펙트럼에서의 반사를 향상시키기 위해 부가될 수 있다. 다른 가능한 접촉 방법은 격리된 반사체 섬(island)에 접촉시키기 위해 GaN 템플릿 내의 n-GaN 층 아래에 전기 배선의 행 및 열을 집적하는 것을 포함한다. 물론 다른 가능한 접촉 방법을 적용하여 개별 마이크로 LED 디바이스에 전류를 독립적으로 인가할 수 있다. 상향 광 방출(817)을 갖는 마이크로 LED 구성을 위해 인광 물질(814)이 도체(813) 위에 추가된다.
상향 광 방출 구성이 예를 들어 프로젝션 디스플레이로서 사용된다면, 마이크로 LED 디바이스의 비교적 높은 전류 주입 동작은 마이크로 LED 디바이스를 안전한 동작 온도로 유지하기 위해 효율적인 열 싱크(818) 및 열 도전 층(819)을 이용할 것이다.
예를 들어, 10㎛×30㎛ 마이크로 LED 서브 픽셀 디바이스 영역, 3㎛ 트렌치 폭을 갖는 100 인치, 1000 nit 휘도 풀-HD TV(1920 × 1080 해상도) 프로젝션 애플리케이션은 대략 26cm2의 소스 면적을 갖는다. 동작점에서 10% EQE 및 2.5V 순(forward) 전압을 가정하면, 각각의 마이크로 LED는 약 2.7A/cm2에서 동작하고, 총 디스플레이 전력 127W 또는 약 5W/cm2에 대해 대략 8μA를 요구한다. 이는 양호한 열 도전 특성을 갖는 타겟 기판(807)에 대한 실제 전력 밀도이다.
2. 이탈가능한 타겟 기판 구성
많은 직시 디스플레이 애플리케이션에서, 최종 직시 디스플레이 지지 평판 상에서의 재배치를 위해 LED 디바이스들을 단일화하면 비용 및 유연성에서 이점을 얻을 수 있다. 100 인치 프로젝션 디스플레이의 비용 효율적인 예가 영구 타겟 기판 구성을 사용하여 위에서 설명되었지만, 이러한 방식으로 직시 패널에 마이크로 LED를 적용하는 것은 비용이 많이 들 수 있다. 예를 들어, 13 인치 노트북 직시 디스플레이는 약 470cm2의 MOCVD 영역을 필요로 할 것이다. GaN 템플릿을 포함하는 MOCVD 마이크로 LED 프로세스에 대해 약 $2/cm2를 가정하면, 마이크로 LED 비용 자체는 900 달러를 초과할 것이다. 마이크로 LED 디바이스들은 1000 nit 디스플레이 휘도에서 매우 낮은 전류 주입 레벨(약 0.002 A/cm2 미만)로 동작하기 때문에 이 접근법은 비효율적이다.
마이크로 LED 디바이스를 재배치할 수 있는 능력이 있다면, 마이크로 LED 디바이스는 더 높은 전류 밀도 레벨에서 동작할 수 있고 1.0보다 나은 면적비(마이크로 LED 디바이스의 면적에 대한 픽셀의 면적)를 가능하게 할 수 있다. 예를 들어, 동일한 13 인치 노트북 스크린 직시 디스플레이가 10㎛×10㎛ 디바이스 크기 및 3μm 트렌치 폭을 갖는 마이크로 LED 디바이스로 만들어진 경우, MOCVD 영역 중 10.5cm2만이 대략 22 달러의 비용으로 요구된다. 이 예에서, 마이크로 LED 픽셀은 1.4A/cm2 및 0.2W/cm2의 전류 주입 레벨에서 동작될 것이다. 이 예에서, 면적비는 영구 타겟 기판과 이탈가능한 타겟 기판 구성을 사용하는 경우의 비용 차이와 동일한 44이다.
다른 예는 다음과 같다(각각 /1000 nits 휘도, 10㎛×10㎛ 마이크로 LED 디바이스 크기, 3㎛ 트렌치):
디스플레이 타입/픽셀 J(A/cm2) MOCVD 면적(cm2) 면적비 비용
55인치 HDTV 2.46 10.5 793 $21.50
(1920 x 1080)
32인치 모니터 0.83 10.5 269 $21.50
(1920 x 1080)
15인치 노트북 0.18 10.5 59 $21.50
(1920 x 1080)
스마트폰 디스플레이 0.037 5.07 12 $10.40
(1334 x 750, 4.7 인치)
시계 디스플레이 0.044 0.62 14 $1.26
(390 x 312, 1.65 인치)
3개의 HDTV 해상도 디스플레이 크기에 대해서 다양한 디스플레이 크기에 대한 면적비와 MOCVD 면적 간의 상호 작용은 이 기술의 비용적인 이점을 보여준다. 동일한 마이크로 LED 디스플레이 크기에서 동일한 휘도를 달성하기 위해, 전류 밀도는 15 인치 랩탑 스크린에 대해 0.18 A/cm2 내지 55인치 TV 크기 디스플레이에 대해 2.46 A/cm2로 선택된다. MOCVD 마이크로 LED 디바이스의 예상 비용은 또한 이 기술의 잠재적 이점을 입증한다.
본 명세서에 기술된 것과 같은 마이크로 LED 디바이스 접근법은 또한 배터리 구동 디바이스에 특히 중요한 전력 감소 이점을 제공할 수 있다. 예를 들어 위의 스마트폰 디스플레이 예는 캘리포니아주 쿠퍼티노의 애플(Apple Inc.)에서 만든 iPhone 7 디스플레이의 폼 팩터이다. 10% EQE에서 동작하고 625 니트 디스플레이 휘도의 LCD 디스플레이 사양과 동일한 레벨에서, 예상되는 총 마이크로 LED 디스플레이 전력은 약 175mW로, 실제 iPhone 7 디스플레이에 대해 발표된 1.08W와 비교된다. 이는 전력 요구량보다 6배 이상 낮고, 직사광선 가독성을 위해 더 높은 휘도 레벨에서 동작한다면 배터리 수명에 있어서 현저한 제품 장점을 제공한다.
이탈가능한 타겟 기판 구성을 사용하는 제조 프로세스 흐름은 도 9 및 도 10에서 설명된다. 도 9의 (A)를 참조하면, 고품질의 GaN MOCVD 성장 템플릿(900)은 적절한 기판(901), 결합 층(902)(이탈 층으로서의 이후의 사용을 위해 이 특정 실시예에서는 산화물) 및 층 이송 GaN(903)을 사용하여 제조된다. 마이크로 LED 디바이스는 도 9의 (B)에 도시된 바와 같이 성장되고 에칭되어 단일화될 수 있게 된다. 이 특정 실시예의 마이크로 LED 디바이스는 하향 광 방출을 위한 것이며, 최종 상부 층은 도 8a에서 충분히 기술된 바와 같이 p-GaN 접촉부 및 광 반사체가 될 것이다. 각각의 마이크로 LED디바이스의 상부 영역은 도 9의 (C)에 도시된 바와 같이 이탈가능한 결합 층(906)을 갖는 픽업 플레이트(905)에 의해 접촉된다. 애플리케이션에 따라서는, 이 이탈가능한 결합 층(906)의 점착성(tackiness)이 전기, 열, UV 또는 다른 수단을 사용하여 역전될 수 있다. 애플리케이션에 따라 전역적인 또는 선택가능한 이탈 방법을 사용할 수도 있다.
마이크로 LED 디바이스의 상부 표면의 부착 후에, 마이크로 LED 디바이스는 도 9의 (D)에 도시된 바와 같이 타겟 기판(907)으로부터 분리된다. 실리콘 다이옥사이드로 구성된 결합 층(902)을 사용하는 이 예에서, 플루오르화 수소산(HF) 기반 에천트는 마이크로 LED 디바이스가 픽업 플레이트(905)에 부착되어 있는 동안 결합 층(902)을 제거하는데 효과적일 수 있다. 픽업 플레이트(905) 및 이탈가능한 결합 층(906)과의 에천트에 의한 접촉이 있을 수 있다면, 이들은 분리 프로세스가 완료될 때까지 에천트에 대해 충분한 내성을 갖는다.
도 10은 직시 디스플레이 백플레인에 마이크로 LED 디바이스들을 장착하는 마지막 단계를 보여준다. 도 10의 (A)는, (A)에 있어서 이송 툴과 픽업 플레이트 사이의 마이크로 LED 디바이스의 점착성을 선택적으로 조정함으로써 픽업 플레이트(1000)로부터 이송 툴(1002) 상으로의 특정 마이크로 LED의 픽업을 도시한다. 마이크로 LED(1004)와 같은 마이크로 LED는 이송 툴에 의해 픽업되고, 마이크로 LED(1003)와 같은 다른 마이크로 LED는 픽업 플레이트 상에 남아있게 된다. 이 선택 프로세스를 수행하기위한 가능한 방법은 층(1001)의 점착성을 낮추고 그리고/또는 이송 툴(즉, 국지적 정전기 등)의 점착성을 국지적으로 증가시키기 위한 국지적인 열 충격을 포함할 수 있다. 일단 마이크로 LED가 선택되면, 적절한 피치로 직접(direct) 디스플레이 백플레인(1005) 상에 장착될 수 있고, 다음으로 각 마이크로 LED(1006)가 디스플레이의 원하는 픽셀 피치마다 분리되고 접촉된다. 이 예에서, 마이크로 LED 반사체 측은 디스플레이 백플레인(1005) 상에서 아래쪽으로 향하고 광은 위쪽으로 향한다.
이제 픽셀의 적색/녹색/청색 색 영역을 생성하기 위한 하향 변환(도시되지 않음)을 위해 각 마이크로 LED에 RGB 인광체가 인가될 수 있다.
이 특정 예는 평판을 사용한다. 그러나, 대량 생산을 용이하게하기 위해, 이송 툴은 도 10의 (A)에서와 같이 롤러 및 연속 이동과 픽업 단계를 활용하여 대량 생산 방법을 최대한 활용할 수 있다.
수율을 향상시키기 위해, 여러 개의 마이크로 LED 디바이스가 각 서브 픽셀 내에 장착될 수 있다. 고장 메커니즘에 따라서, 제조 비용을 낮추고 수율을 향상시키기 위해 다른 접촉 방법들이 채용될 수 있다. 예를 들어, 마이크로 LED 고장은 개회로(open circuit)보다 단락(short) 회로로 나타날 가능성이 더 크다. 두 개의 마이크로 LED가 나란히 장착되면, 이들은 직렬로 연결되어 하나가 단락되었을 때 적어도 하나의 디바이스가 기능하게 할 수 있다. 이 구성에서 마이크로 LED를 전류로 구동할 수 있다. 대안으로, 전압 구동 방식이 사용되는 경우, 안정기(ballast) 저항기 및 병렬 마이크로 LED 연결이 사용될 수도 있다.
실시예들은 GaN 물질의 품질을 향상시키고 결함 밀도를 낮추지만, 구동 레벨(전류 또는 전압 입력)의 함수로서 출력 광 레벨에 있어서의 약간의 불균일성은 남을 수 있다. 이러한 불균일성은 다수의 마이크로 LED 디바이스가 제조 수율을 향상시키기 위해 서브 픽셀 내에서 연결되는 경우에 발생할 수 있다. 사용된 구동 및 마이크로 LED 리던던트(redundant) 연결 방식에 따라서, 개별 서브 픽셀 고장이 주변 서브 픽셀보다 어둡거나 밝은 것으로 나타날 수 있다. 이러한 가능한 문제를 해결하고 픽셀 집합에 대한 디스플레이 입력/출력 함수를 정규화하기 위해, 도 11a 내지 도 11c는 제조 중에 이용될 수있는 단계들을 설명한다.
도 11a는 본 발명에 의한 마이크로 LED를 이용한 직시 디스플레이를 도시한다. 디스플레이(1100)는 마이크로 LED 디스플레이 매트릭스(1102)를 구동하는 프로그램가능 메모리(1101)를 갖는 디스플레이 제어기를 포함한다.
제조 프로세스 중에, 카메라(1103)는 컴퓨터(1104)를 통해 디스플레이에 공급되는 프로그램가능한 패턴(1105)의 결과로서 방사 분석으로(radiometrically) 각 마이크로 LED 픽셀의 강도를 측정하는데 사용된다(도 11b 참조). 상기 측정은 변화하는 입력 신호(각 서브 픽셀의 그레이 스케일)에 응답하여 각 마이크로 LED 서브 픽셀(1106)의 광 출력을 매핑하는 것이다. 균일한 구동 입력(도 11c에서 도면 번호 1108로 표시됨)의 함수로서 균일한 광 출력에 대해 디스플레이를 정규화하는데 필요한 역(inverse) 응답 함수를 계산한 후, 디스플레이 제어기는 선형화 데이터(1107)로 프로그램된다. 이는 일련의 최종 품질 보증 단계 중 하나로서 제조 프로세스 중에 수행될 수 있다. 예를 들어, 인광체 인가 전에 각 픽셀 영역에서 마이크로 LED의 존재를 측정하고 마이크로 LED의 잠정적인 기능 테스트를 수행하기 위해 이미지 캡처 및 처리를 사용하는 것과 같은 다른 품질 및 수율 방법이 사용될 수 있다.
위에서는 GaN을 LED 물질로서 설명했다. GaN과 같은 하향 변환된 UV LED 대신에 특히 컬러(RGB) 마이크로 LED가 사용될 때 다른 물질이 활용될 수 있다. 예를 들어, 컬러 마이크로 LED 디스플레이를 만들기 위해 다른 III-V 물질의 층 이송이 가능하다. 가능한 대체 물질들은 다음과 같다.
- 적색 LED: AlGaAs, GaAsP, AlGaInP
- 녹색 LED: GaP, AlGalnP, AlGaP
- 청색 LED: ZnSe, InGaN, SiC
MOCVD III-Ⅴ 및 II-Ⅵ 물질은 GaAs 및 GaP 기판을 포함할 수 있다. 일단 이 층들이 타겟 기판 상으로 이송되면, MOCVD 성장, 싱귤레이션 및 각각의 RGB 서브 픽셀 영역 상으로의 장착이 고품질 마이크로 LED 직시 디스플레이를 산출할 것이다.
제1항.
도너 기판 상에 결정성 반도체 물질을 성장시키는 단계 - 상기 물질의 쓰레딩 전위 밀도(threading dislocation density; TDD)는 두께에 따라 감소함 -;
표면 아래 클리빙 영역을 생성하기 위해 상기 물질의 노출된 면에 복수의 입자를 주입하는 단계;
상기 노출된 면을 기판에 결합하는 단계;
클리빙 면을 따라 상기 물질을 클리빙하여 상기 기판에 결합된 층을 남기기 위해 에너지를 인가하는 단계; 및
마이크로 발광 다이오드(LED) 구조에 통합하기 위해 상기 층을 처리하는 단계
를 포함하는 방법.
제2항. 제1항에 있어서,
상기 물질은 c-평면 극성 GaN을 포함하고,
상기 노출된 면은 c-평면 극성 GaN의 N면을 포함하는 방법.
제3항. 제1항에 있어서,
상기 물질은 c-평면 극성 GaN을 포함하고,
상기 노출된 면은 c-평면 극성 GaN의 Ga면을 포함하는 방법.
제4항. 제1항에 있어서,
상기 결합은 일시적인 결합을 포함하고, 상기 기판은 핸들 기판을 포함하며,
상기 방법은,
상기 층을 타겟 기판에 영구적으로 결합시키는 단계; 및
상기 핸들 기판으로부터 상기 층을 이탈시키는 단계
를 더 포함하고, 상기 층을 처리하는 단계는 상기 타겟 기판을 상기 마이크로 LED 구조에 통합시키는 단계를 포함하는 방법.
제5항. 제4항에 있어서,
상기 마이크로 발광 다이오드(LED) 구조는 하향 변환 물질로 컬러 광을 생성하는 방법.
제6항. 제5항에 있어서,
하향 변환 물질이 인광체를 포함하는 방법.
제7항. 제6항에 있어서,
상기 인광체는 상기 타겟 기판 내의 통합 층인 방법.
제8항. 제1항에 있어서,
상기 층의 TDD가 1×107 cm-2 이하인 방법.
제9항. 제1항에 있어서,
상기 도너 기판은 노출된 표면을 갖는 에피택셜 성장 시드 층으로서 GaN, 실리콘 카바이드, 실리콘, 사파이어, 및 AlN 중 적어도 하나를 포함하는 방법.
제10항. 제9항에 있어서,
실리콘 카바이드는 4H 또는 6H 폴리타입인 방법.
제11항. 제9항에 있어서,
실리콘은 단결정 및 (111) 배향인 방법.
제12항. 제9항에 있어서,
상기 에피택셜 성장 시드 층은 결합 및 클리빙 프로세스를 사용하여 인가되는 방법.
제13항. 제12항에 있어서,
상기 결합 및 클리빙 프로세스는 제어된 클리빙 층 이송 프로세스를 포함하는 방법.
제14항. 제12항에 있어서,
상기 결합 및 클리빙 프로세스는 전체적으로 적용되는 열 클리빙 층 이송 프로세스를 포함하는 방법.
제15항. 제12항에 있어서,
상기 에피택셜 성장 시드 층은 이탈가능한 결합 층을 사용하여 결합되는 방법.
제16항. 제15항에 있어서,
상기 이탈가능한 결합 층은 에천트를 사용하여 이탈되는 방법.
제17항. 제16항에 있어서,
상기 에천트는 플루오르화 수소산(HF)을 포함하는 방법.
제18항. 제16항에 있어서,
에칭 정지 층이 상기 이탈가능한 결합 층의 일면 또는 양면 상에 존재하는 방법.
제19항. 제18항에 있어서,
상기 에칭 정지 층은 비정질 실리콘을 포함하는 방법.
제20항. 제15항에 있어서,
상기 이탈가능한 결합 층이 실리콘 다이옥사이드를 포함하는 방법.
제21항. 제1항에 있어서,
상기 도너 기판은 다결정성 질화 알루미늄을 포함하는 방법.
제22항. 제1항에 있어서,
상기 결정성 반도체 물질은 GaN, GaAs, ZnSe, SiC, InP, 및 GaP 중 적어도 하나를 포함하는 방법.
제23항. 제1항에 있어서,
상기 마이크로 발광 다이오드(LED) 구조는 하향 변환 물질로 컬러 광을 생성하는 방법.
제24항. 제23항에 있어서,
상기 하향 변환 물질은 인광체를 포함하는 방법.
제25항. 제24항에 있어서,
상기 인광체는 상기 기판 내의 통합 층인 방법.
제26항. 제1항에 있어서,
상기 층을 처리하는 단계는 복수의 분리된 광학적 활성 영역을 정의하기 위해 선택된 영역에서 상기 층을 제거하는 단계를 포함하는 방법.
제27항. 제26항에 있어서,
상기 제거 단계는 리소그래피 프로세스를 포함하는 방법.
제28항. 제26항에 있어서,
상기 제거 단계는 에너지 빔을 인가하는 단계를 포함하는 방법.
제29항. 제26항에 있어서,
상기 처리는 MOCVD를 더 포함하고,
상기 MOCVD는 상기 제거 후에 수행되는 방법.
제30항. 제1항에 있어서,
상기 에너지를 인가하는 단계는 제어된 클리빙 층 이송 프로세스를 포함하는 방법.
제31항. 제1항에 있어서,
상기 에너지를 인가하는 단계는 전체적으로 적용되는 열 클리빙 층 이송 프로세스를 포함하는 방법.
제32항. 제1항에 있어서,
상기 주입은 이온 에너지가 약 20keV 내지 750keV 인 수소 또는 헬륨으로부터 선택된 입자들을 갖는 이온 주입 단계인 방법.
제33항. 제1항에 있어서,
상기 처리는 주입 이전에 수행되는 MOCVD를 포함하고,
상기 주입은 이온 에너지가 약 200keV 내지 750keV인 수소 또는 헬륨으로부터 선택된 입자들을 갖는 이온 주입인 방법.
제34항. 제1항에 있어서,
상기 마이크로 발광 다이오드(LED) 구조는 적어도 2개의 마이크로 LED 픽셀에 대해 프로그램가능한 룩업(lookup) 테이블을 통합하는 디스플레이 제어기에 의해 구동되는 방법.
제35항. 제34항에 있어서,
각각의 마이크로 LED에 대한 출력 광 대 입력 구동 함수는 카메라를 사용하여 측정되고 컴퓨터 메모리에 저장되어 제1 이송 함수를 발생시키는 방법.
제36항. 제35항에 있어서,
컴퓨터가 출력 광 이송 함수를 정규화하고 선형화하기 위하여 상기 디스플레이 제어기에 프로그래밍된 선형화 테이블을 계산하기 위해 상기 제1 이송 함수를 분석하는 방법.
제37항. 제36항에 있어서,
복수의 픽셀에 걸친 결과적인 광 균일도는 약 10% 이내인 방법.
제38항. 제37항에 있어서,
상기 복수의 픽셀에 걸친 결과적인 광 균일도는 약 5% 이내인 방법.
제39항. 제38항에 있어서,
상기 복수의 픽셀에 걸친 결과적인 광 균일도는 약 2% 이내인 방법.
제40항. 제37항에 있어서,
상기 기판은 석영, 실리콘, 다결정성 AlN, 및 사파이어로부터 선택되는 방법.
제41항. 제1항에 있어서,
상기 마이크로 발광 다이오드(LED) 구조는 하향 변환 물질없이 컬러 광을 생성하는 방법.
제42항. 제1항에 있어서,
상기 층을 처리하는 단계는,
길에 의해 분리된 복수의 개별 픽셀들을 형성하는 단계; 및
상기 복수의 개별 픽셀들을 일제히 타겟 기판으로 이송하는 단계를 포함하는 방법.
제43항. 제42항에 있어서,
상기 타겟 기판은 인광체를 포함하는 방법.
제44항. 제1항에 있어서,
상기 층을 처리하는 단계는,
길에 의해 분리된 복수의 개별 픽셀들을 형성하는 단계; 및
상기 복수의 개별 픽셀들 전체보다 적은 수를 선택적으로 타겟 기판에 이송하는 단계를 포함하는 방법.
제45항. 제44항에 있어서,
상기 선택적으로 이송하는 단계는 이송 툴을 이용하는 방법.
제46항. 제44항에 있어서,
상기 선택적으로 이송하는 단계는 이탈 층을 이용하는 방법.
제47항.
도너 기판 상에 결정성 반도체 물질을 성장시키는 단계 - 상기 물질의 쓰레딩 전위 밀도(TDD)는 두께에 따라 감소함 -;
노출된 면을 타겟 기판에 결합시키는 단계;
제 2 노출면을 갖고 기판에 결합된 두께를 남기도록 상기 물질을 이탈시키는 단계; 및 마이크로 발광 다이오드(LED) 구조에 통합하기 위해 상기 기판을 처리하는 단계
를 포함하는 방법.
제48항. 제47항에 있어서,
상기 물질은 c-평면 극성 GaN을 포함하고,
상기 노출된 면은 c-평면 극성 GaN의 Ga면을 포함하고,
상기 제2 노출면은 c-평면 극성 GaN의 N면을 포함하는 방법.
제49 항.
결정성 반도체 물질을 제공하는 단계;
표면 아래 클리빙 영역을 생성하기 위해 물질의 노출된 면에 복수의 입자를 주입하는 단계;
상기 노출된 면을 기판에 결합시키는 단계;
클리빙 면을 따라 상기 물질을 클리빙하기 위해 에너지를 인가하여 상기 기판에 결합된 층을 남기는 단계;
마이크로 발광 다이오드(LED) 구조에 통합하기 위해 상기 층을 처리하는 단계
를 포함하는 방법.
제50항. 제 49항에 있어서,
상기 결정성 반도체 물질은 GaN, GaAs, ZnSe, SiC, InP 및 GaP 중 적어도 하나를 포함하는 방법.
제51항. 제50항에 있어서,
마이크로 발광 다이오드(LED) 구조가 하향 변환 물질없이 컬러 광을 생성하는 방법.
제52항. 제49항에 있어서,
상기 층을 처리하는 단계는,
길에 의해 분리 된 복수의 개별 픽셀들을 형성하는 단계; 및
상기 복수의 개별 픽셀들을 일제히 타겟 기판으로 이송하는 단계를 포함하는 방법.
제53항. 제52항에 있어서,
상기 타겟 기판은 인광체를 포함하는 방법.
제54항. 제49항에 있어서,
상기 층을 처리하는 단계는,
길에 의해 분리된 복수의 개별 픽셀들을 형성하는 단계; 및
상기 복수의 개별 픽셀들 전체보다 적은 수를 선택적으로 타겟 기판에 이송하는 단계를 포함하는 방법.
제55항. 제54항에 있어서,
상기 선택적으로 이송하는 단계는 이송 툴을 이용하는 방법.
제56항. 제54항에 있어서,
상기 선택적으로 이송하는 단계는 이탈 층을 이용하는 방법.
특정 실시예는 이송된 물질의 레이저 제거를 위한 보호 층을 추가로 개시할 수 있다. 보호 층은 아래에 놓인 핸들 기판에 손상을 주지 않으면서 레이저의 정확한 국소적 인가에 의해 이전에 이송된 물질을 제거할 수 있게 한다. 일 실시예에 의하면, 보호 층은 고품질 물질(예를 들어, III/V족)이 이송된 사파이어 핸들 기판 위에 놓이는 실리콘 산화물을 포함한다. III/V족 물질의 개별 섬들은 길을 패터닝함으로써(예를 들어, 리소그래피 기술을 이용하여) 격리된다. 광학적으로 투명한 핸들 기판 및 보호 층의 적어도 일부를 통한 레이저로부터의 에너지의 후속 인가는 아래에 놓인 핸들 기판의 손상을 방지하는 역할을 한다. 이 프로세스를 통해 고품질 III/V 물질의 섬(island)을 선택적으로 유리시키고 타겟 기판으로 이동시킬 수 있다. 이러한 방식으로 (상대적으로 비싼) 핸들 기판을 손상으로부터 보호하는 것은 도너로부터 층 이송된 추가적인 고품질 III/V족 물질을 수용하기 위한 재사용을 용이하게 한다. 특정 실시예는 타겟 상에 마이크로 발광 다이오드(μ-LED) 픽셀을 형성하기 위한 GaAs 또는 GaN 섬들의 이동 중에 사파이어 핸들 기판을 보호하는데 특히 적합할 수 있다.
하나의 접근법은, 예를 들어, 에피택셜 성장 기술을 이용하여 고품질의 도너 기판 상에 물질의 층을 먼저 형성하는 것일 수 있다. 그 다음, 성장된 물질의 일부는 추후 처리를 위해 핸들 기판으로 층 이송될 수 있다.
이러한 추가 처리의 예는 개개의 픽셀 또는 그 컴포넌트에 대응하는 고품질의 성장된 물질의 격리된 섬을 정의하기 위한 (예를 들어, 리소그래피에 의한) 길의 형성을 포함할 수 있다. 핸들 상의 물질의 추가 처리의 또 다른 예는 광학 디바이스로의 통합을 위해 개별 섬을 타겟 기판에 선택적으로 이송하는 것일 수 있다. 그러나, 이와 같은 물질의 추가 처리는 값이 비쌀 수 있는 핸들 기판을 손상시킬 수 있다.
따라서, 몇몇 실시예들은 이송된 물질의 레이저 제거를 위한 보호 층의 사용에 관한 것이다. 보호 층은 아래에 놓인 핸들 기판에 손상을 주지 않으면서 레이저의 정확한 국소적 인가에 의해 이전에 이송된 물질을 제거할 수 있게 한다.
일 실시예에서, 보호 층은 고품질 III/V족 물질이 이송된 사파이어 핸들 기판 위에 놓인 실리콘 산화물을 포함한다. III/V족 물질의 개별 섬들은 길을 패터닝함으로써(예를 들어, 리소그래피 기술을 이용함) 격리되고, 보호 층은 선택적으로 아래에 놓인 핸들 기판의 손상을 피하기 위한 효과적인 정지(stop)로서 작용한다. 광학적으로 투명한 핸들 기판을 통한 레이저로부터의 에너지의 후속 인가는 고품질 III/V 물질의 섬(들)이 선택적으로 유리되어 타겟 기판으로 이동되게 한다.
이러한 방식으로 (상대적으로 비싼) 핸들 기판을 손상으로부터 보호하는 것은 도너로부터 층 이송된 추가적인 고품질 III/Ⅴ족 물질을 수용하기 위한 핸들 기판의 재사용을 용이하게 한다. 특정 실시 예는 타겟 상에 마이크로 발광 다이오드(μ-LED) 픽셀을 형성하기 위해 GaAs 또는 GaN 섬의 이동 중에 사파이어 핸들 기판을 보호하는데 특히 적합할 수 있다.
도 15a 내지 15g는 보호 층을 이용하는 프로세스 흐름의 일 실시예의 단순화된 단면도를 도시한다. 구체적으로, 도 15 a는 개재된(intervening) 보호 층(1504)을 통해 핸들 기판(1502)에 결합되는 고품질의 III/V족 물질을 포함하는 도너(1500)를 도시한다.
도너의 고품질 III/V족 물질은 2016년 8월 2일자로 출원된 미국 임시특허출원 제62/370,169호, 2016년 8월 22일자로 출원된 제62/378,126호, 및 2016년 11월 11일자로 출원된 미국 임시특허출원 제62/421,149호에 기술된 바와 같이 템플릿 및/또는 시드 층 상의 에피택셜 성장에 의해 생성될 수 있고, 상기 임시특허출원의 각각은 그 전체가 모든 목적을 위해 참조에 의하여 본 명세서에 편입된다.
특정 실시예에서, 보호 층은 실리콘 산화물을 포함할 수 있다. 이러한 실리콘 산화물 보호 층은 디포지션, 산소 분위기에서의 플라즈마 노출, 및 스핀-온-글라스(spin-on-glass: SOG) 기술을 포함하지만 이에 국한되지 않는 다양한 방법으로 형성될 수 있다.
도 15b는 후속하는 층 이송 단계를 도시하며, 고품질 III/V족 물질의 층(1506)은 도너로부터 분리되어 보호 층 및 핸들에 결합된 상태로 유지된다. 이러한 층 이송은 다양한 방법으로 수행될 수 있는데, 예를 들어, 적어도 모든 목적을 위해서 본 명세서에 그 전체가 참조에 의해 편입된 미국특허 제6,013,563호에 개시된 바와 같이 제어된 클리빙 프로세스를 수반하는 입자 주입을 이용할 수 있다. 다른 층 이송 방법은 Soitec S.A.의 SMART-CUT™ 프로세스 또는 Canon Inc.의 ELTRAN™ 프로세스를 포함할 수 있지만 이에 국한되지는 않는다.
도 15c는 층 이송된 층(1506) 위에 추가적인 고품질 III/V족 물질(1508)의 후속적인 형성을 도시한다. 다시, 이 추가 물질은 금속 유기 화학 기상 증착(MOCVD) 또는 수소화물 기상 에피택시(HVPE)와 같은 에피택셜 성장 기술에 의해 형성될 수 있다.
도 15d는 핸들 기판 상의 고품질 IIl/V족 물질의 개별 섬들(1510a, 1510b, 1510c)의 패턴화를 도시한다. 이는 인접한 섬들을 분리하는 길(1512)을 형성함으로써 달성될 수 있다.
특정 실시예는 리소그래피에 의해 길을 형성할 수 있다. 이러한 리소그래피 프로세스는 노광 및 현상을 수반하는, 포토 레지스트의 패턴화(네가티브 또는 포지티브)를 포함할 수 있다. 현상된 레지스트(네가티브 또는 포지티브)에 의해 드러난 영역들에서의 에칭은 길에서 고품질 III/V족 물질을 제거할 수 있다.
중요하게는, 보호 층(1504)의 존재는 길 형성 동안 하부 핸들 기판을 열화로부터 보호할 수 있다. 즉, III/V족 물질의 제거를 유도하는 에칭 프로세스는 보호 층(예를 들어, SiO2)에 대해 고도로 선택적일 수 있지만, 아래에 놓인 핸들 기판(예를 들어, 사파이어)에 대해서는 선택적이지 않다.
따라서, 보호 층이 없으면 길을 형성하기 위한 에칭에 의해 핸들 기판이 손상될 수 있다. 실시예들에 의한 보호 층의 적용은 핸들에 대한 이러한 손상을 방지하는 역할을 할 수 있다.
도시되지는 않았지만, 길의 형성이 완료되면, 현상된 포토레지스트 마스크는, 예를 들어, 애싱(ashing)에 의해 제거될 수 있다. 보호 층의 존재는 또한 리소그래피 마스크 제거의 이러한 프로세스에 의한 핸들의 손상을 방지하는 역할을 한다.
상기에서는 에칭 프로세스로서의 길 형성에 대해 설명하였지만, 이것이 반드시 요구되는 것은 아니다. 다른 실시예는 길을 형성하기 위해 다른 유형의 접근법을 사용할 수 있다. 예들은 물질의 제거를 포함하는 없애기(subtractive) 프로세스, 예를 들면, 융삭(ablation), 기화 및/또는 분해를 포함할 수 있지만, 이에 국한되는 것은 아니다.
도 15e내지 도 15g는 개별 섬을 핸들로부터 타겟 기판(1512)으로 후속 이송하는 것을 도시한다. 구체적으로, 도 15e에서, 타겟은 개별 섬들을 지지하는 핸들 기판에 결합된다(1513).
도 15f에서, 특정 섬(1510a)은 투명 핸들 기판을 통해 전달되는 광학적(optical) 에너지(1515)에 선택적으로 노출된다. 특정 실시예에 의하면, 상기 광학적 에너지는 타겟 기판으로 이송될 III/V족 물질의 섬의 위치에 정확히 인가되는 레이저 빔의 형태를 취할 수 있다.
또한, 인가된 광학적 에너지는 보호 층의 적어도 일부를 가로지른다. 핸들 기판과 III/V족 물질 사이의 광학적 에너지의 흡수는 핸들 기판으로부터의 III/V족 물질의 분리를 초래한다.
특정 실시예에서, 분리는 III/V족 물질의 국소적 분해(1520)를 통해 일어날 수 있다. 그러한 분해의 일 예는 GaAs가 약 650℃를 초과하는 온도에서 Ga 및 As로 변하면서 일어난다.
다른 열적으로 유도된 물리적(예를 들어, 상 변화) 및/또는 화학적 변형은 섬을 타겟 기판에 선택적으로 분리하기 위한 기초를 형성할 수 있다.
도 15g는 타겟 기판이 제거되고(1530), 타겟 기판이 현재 분리된 섬(1510a)을 취하는 결과적인 리프트-오프(lift-off) 단계를 도시한다. 다른 섬들(1510b, 1510c)은 핸들 기판에 결합된 상태로 유지되고, 후속하는 타겟 기판으로의 선택적 이송을 위해 이용가능하다.
이러한 선택적인 이송을 달성하기 위한 하나의 방법은 타겟 기판의 표면을 충분히 점착성있게 만드는 것이다. 타겟 기판의 점착성은 광학적 에너지(1515)가 인가된 후에 디바이스를 떼어 내고 들어 올리기에 필요한 이탈 강도보다는 높지만 광학적 에너지(1515)의 인가가 없을 때의 디바이스의 파괴 강도보다는 낮도록 선택될 것이다. 또한, 타겟 기판에 장착된 정전 척(electrostatic chuck)은 일정한 점착성을 부여하는 효과적인 방법이 될 수 있다.
도시된 방식으로, 고품질 III/V족 물질의 개별 섬들은 광학 디바이스(예를 들어, 별개의 μ-LED 픽셀들)로의 통합을 위해 핸들 기판으로부터 타겟 기판으로 선택적으로 이송될 수 있다. 또한, 이는 핸들 기판을 손상시키지 않으면서 달성될 수 있으며, 핸들 기판이 후속하는 층 이송 단계에서의 사용에 적합하게 한다.
마이크로 LED 제조를 위한 대면적의, 비용 효율적인, 그리고 고품질인 III/V족 성장 층(예를 들어, GaAs, GaN)의 잠재적 이점은 다양하다.
다양한 실시예에 의해 가능해진 큰 기판 크기 템플릿은 매우 다양한 크기의 프로젝션 및 직시 디스플레이의 대량 제조와 양립가능한 고품질 마이크로 LED 디바이스의 비용 효율적인 제조를 가능하게 할 수 있다.
제1A항.
핸들 기판을 제공하는 단계;
핸들 기판과 III/V족 물질 사이에 보호 층을 배치하는 단계;
상기 III/V족 물질의 층을 상기 보호 층으로 이송하는 단계;
상기 층으로부터 III/V족 물질을 추가로 성장시키는 단계;
상기 핸들 기판 상에 섬들을 형성하기 위해 상기 층 및 상기 추가적인 III/V족 물질을 통해 길을 패터닝하는 단계 - 상기 패터닝은 상기 보호 층 상에서 정지함 -; 및
섬을 핸들 기판으로부터 이송 기판으로 이송하는 단계
를 포함하는 방법.
제2A항. 제1A항에 있어서,
상기 보호 층은 실리콘 산화물을 포함하는 방법.
제3A항. 제1A항에 있어서,
상기 핸들 기판은 사파이어를 포함하는 방법.
제4A항. 제1A항에 있어서,
상기 길은 리소그래피 기술에 의해 패터닝되는 방법.
제5A항. 제4A항에 있어서,
상기 리소그래피 기술은 III/V족 물질을 에칭하는 단계를 포함하는 방법.
제6A항. 제 4A항에 있어서,
III/V족 물질은 GaAs를 포함하는 방법.
제7A항. 제4 A항에 있어서,
상기 III/V족 물질은 GaN을 포함하는 방법.
제8A항. 제4A항에 있어서,
상기 섬을 이송하는 단계는 상기 핸들 기판 및 상기 보호 층의 적어도 일부를 통해 광학적 에너지를 인가하는 단계를 포함하는 방법.
제9A항. 제8A항에 있어서,
상기 광학적 에너지는 레이저 빔을 포함하는 방법.
제10A항. 제8A항에 있어서,
상기 광학적 에너지는 III/V족 물질의 화학적 변화를 유도하는 방법.
제11A항. 제1A항에 있어서,
상기 III/Ⅴ족 물질의 층을 이송하는 단계는 도너 기판에 입자를 주입한 후에 클리빙 프로세스를 행하는 단계를 포함하는 방법.
제12A항. 제1A항에 있어서,
상기 배치하는 단계는 상기 보호 층을 가진 상기 핸들 기판에 III/V족 물질을 결합시키는 단계를 포함하는 방법.
제13A항. 제1A항에 있어서,
상기 배치하는 단계는 상기 보호 층을 갖는 III/V족 물질을 상기 핸들 기판에 결합시키는 단계를 포함하는 방법.
제14A항. 제1A항에 있어서,
상기 배치하는 단계는 상기 보호 층의 일부를 갖는 III/V족 물질을 상기 보호 층의 다른 부분을 갖는 상기 핸들 기판에 결합시키는 단계를 포함하는 방법.
제15A항.
입사되는 광학적 에너지에 대해 실질적으로 투명한 핸들 기판;
상기 핸들 기판 위에 놓이는 보호 층; 및
상기 보호 층 위에 놓이는 층 이송된 IIl/V족 물질을 포함하고,
상기 III/V족 물질은 상기 입사된 광학적 에너지에 반응하여 상기 핸들 기판으로부터 분리되는 장치.
제16A항. 제15A항에 있어서,
상기 핸들 기판은 사파이어를 포함하는 장치.
제17A항. 제15A항에 있어서,
상기 보호 층은 실리콘 산화물을 포함하는 장치.
제18A항. 제15A항에 있어서,
상기 층 이송된 III/V족 물질은 GaAs를 포함하는 장치.
제19A항. 제15A항에 있어서,
상기 층 이송된 III/V족 물질은 GaN을 포함하는 장치.
위에서 특정 실시예들에 관해 충분히 설명했지만, 다양한 수정, 대안적인 구성 및 균등물이 사용될 수 있다. 위의 설명은 선택된 단계들의 시퀀스를 이용했지만, 다른 단계뿐만 아니라 상기 단계들의 임의의 요소의 임의의 조합이 사용될 수도 있다. 이에 더하여, 특정 단계는 실시예에 따라 결합 및/또는 제거될 수 있다. 또한, 다른 실시예에 의하면, 수소 입자가 헬륨 및 수소 이온 또는 중수소(dueterium) 및 수소 이온의 공-주입(co-implantation)을 사용하여 대체되어, 변경된 선량 및/또는 클리빙 특성으로 클리빙 면이 형성되도록 할 수 있다. 또한, 입자들은 주입 프로세스가 아닌 확산 프로세스에 의해 도입될 수 있다. 물론 다른 변형, 수정 및 대안이 있을 수 있다. 그러므로, 상기 설명 및 예시들은 첨부된 청구범위에 의해 정의되는 본 발명의 범위를 제한하는 것으로 간주되어서는 안된다.

Claims (20)

  1. 도너 기판 위에 결정성 반도체 물질을 성장시키는 단계 - 상기 물질의 쓰레딩 전위 밀도(TDD)는 두께에 따라 감소함 -;
    표면 아래 클리빙 영역을 생성하기 위해 상기 물질의 노출된 면에 복수의 입자들을 주입하는 단계;
    상기 노출된 면을 기판에 결합하는 단계;
    클리빙 면을 따라 상기 물질을 클리빙하기 위해 에너지를 인가하여 상기 기판에 결합된 층을 남기는 단계; 및
    마이크로 발광 다이오드(LED) 구조로의 통합을 위해 상기 층을 처리하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 물질은 c-평면 극성 GaN을 포함하고,
    상기 노출된 면은 c-평면 극성 GaN의 N면을 포함하는 방법.
  3. 제1항에 있어서,
    상기 물질은 c-평면 극성 GaN을 포함하고,
    상기 노출된 면은 c-평면 극성 GaN의 Ga면을 포함하는 방법.
  4. 제1항에 있어서,
    상기 결합은 일시적인 결합을 포함하고, 상기 기판은 핸들 기판을 포함하며,
    상기 방법은,
    상기 층을 타겟 기판에 영구적으로 결합시키는 단계; 및
    상기 핸들 기판으로부터 상기 층을 이탈시키는 단계를 더 포함하고,
    상기 층을 처리하는 단계는 상기 마이크로 LED 구조로 상기 타겟 기판을 통합시키는 단계를 포함하는 방법.
  5. 제4항에 있어서,
    상기 마이크로 발광 다이오드(LED) 구조는 하향 변환 물질로 컬러 광을 생성하는 방법.
  6. 제1항에 있어서,
    상기 층의 TDD는 1×107 cm-2 이하인 방법.
  7. 제1항에 있어서,
    상기 도너 기판은 노출된 표면을 갖는 에피택셜 성장 시드 층으로서 GaN, 실리콘 카바이드, 실리콘, 사파이어 및 AlN 중 적어도 하나를 포함하는 방법.
  8. 제1항에 있어서,
    상기 도너 기판은 다결정성 질화 알루미늄을 포함하는 방법.
  9. 제1항에 있어서,
    상기 결정성 반도체 물질은 GaN, GaAs, ZnSe, SiC, InP 및 GaP 중 적어도 하나를 포함하는 방법.
  10. 제1항에 있어서,
    상기 마이크로 발광 다이오드(LED) 구조는 하향 변환 물질로 컬러 광을 생성하는 방법.
  11. 제1항에 있어서,
    상기 층을 처리하는 단계는 복수의 분리된 광학적 활성 영역을 정의하기 위해 선택된 영역에서 상기 층을 제거하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 처리는 MOCVD를 더 포함하고;
    상기 MOCVD는 상기 제거 후에 수행되는, 방법.
  13. 제1항에 있어서,
    상기 처리는 상기 주입 전에 수행되는 MOCVD를 포함하고,
    상기 주입은 약 200keV 내지 750keV 사이의 이온 에너지를 갖는 수소 또는 헬륨으로부터 선택된 입자의 이온 주입인 방법.
  14. 제1항에 있어서,
    상기 층을 처리하는 단계는,
    길에 의해 분리된 복수의 개별 픽셀들을 형성하는 단계; 및
    상기 복수의 개별 픽셀들을 일제히(en masse) 타겟 기판으로 이송하는 단계
    를 포함하는, 방법.
  15. 제1항에 있어서,
    상기 층을 처리하는 단계는,
    길에 의해 분리된 복수의 개별 픽셀들을 형성하는 단계; 및
    상기 복수의 개별 픽셀들 전체보다 적은 수의 개별 픽셀을 선택적으로 타겟 기판으로 이송하는 단계를 포함하는 방법.
  16. 도너 기판 위에 결정성 반도체 물질을 성장시키는 단계 - 상기 물질의 쓰레딩 전위 밀도(TDD)는 두께에 따라 감소함 -;
    노출면을 타겟 기판에 결합시키는 단계;
    제2 노출면을 갖는, 기판에 결합된 소정의 두께를 남기도록 상기 물질을 이탈시키는 단계; 및
    마이크로 발광 다이오드(LED) 구조에 통합시키기 위해 상기 기판을 처리하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    상기 물질은 c-평면 극성 GaN을 포함하고,
    상기 노출면은 c-평면 극성 GaN의 Ga면을 포함하고,
    제 2 노출면은 c-평면 극성 GaN의 N면을 포함하는 방법.
  18. 결정성 반도체 물질을 제공하는 단계;
    표면 아래 클리빙 영역을 생성하기 위해 상기 물질의 노출된 면에 복수의 입자들을 주입하는 단계;
    상기 노출된 면을 기판에 결합시키는 단계;
    클리빙 면을 따라 상기 물질을 클리빙하기 위해 에너지를 인가하여 상기 기판에 결합된 층을 남기는 단계; 및
    마이크로 발광 다이오드(LED) 구조로의 통합을 위해 상기 층을 처리하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서,
    상기 층을 처리하는 단계는,
    길에 의해 분리된 복수의 개별 픽셀들을 형성하는 단계; 및
    상기 복수의 개별 픽셀들을 일제히 타겟 기판으로 이송하는 단계를 포함하는, 방법.
  20. 제18항에 있어서,
    상기 층을 처리하는 단계는,
    길에 의해 분리된 복수의 개별 픽셀들을 형성하는 단계; 및
    상기 복수의 개별 픽셀들 전체보다 적은 수의 픽셀을 선택적으로 타겟 기판으로 이송하는 단계를 포함하는, 방법.
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