KR20190079366A - 미세 패턴 형성 방법 및 기판 처리 장치 - Google Patents

미세 패턴 형성 방법 및 기판 처리 장치 Download PDF

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Abstract

기판 위에 피식각막을 형성하는 단계; 상기 피식각막 위에 친수성기로 종결되는 감광 보조층(photosensitivity assisting layer)을 형성하는 단계; 상기 감광 보조층 위에 상기 친수성기와 공유 결합을 하는 접착층을 형성하는 단계; 상기 접착층 위에 소수성의 감광막을 형성하는 단계; 및 상기 감광막을 패터닝하는 단계를 포함하는 미세 패턴 형성 방법이 제공된다.

Description

미세 패턴 형성 방법 및 기판 처리 장치 {Method of forming a micropattern and substrate processing apparatus}
본 발명은 미세 패턴 형성 방법 및 기판 처리 장치에 관한 것으로서, 패턴 붕괴 없이 선명한 패턴을 얻을 수 있는 미세 패턴 형성 방법 및 기판 처리 장치에 관한 것이다.
미세 패턴을 형성하기 위하여 극자외선을 이용하는 포토리소그래피 기술이 개발되고 있다. 극자외선은 종전에 사용하던 광과 비교하여 여러 가지 특성이 상이하기 때문에 세부 공정의 수정이 요구되고 있다. 또한 패턴의 지속적인 미세화로 포토레지스트 패턴이 붕괴되는 경우가 증가하고 있는데 이를 개선하는 방안도 요구되고 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 패턴 붕괴 없이 선명한 패턴을 얻을 수 있는 미세 패턴 형성 방법을 제공하는 것이다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 패턴 붕괴 없이 선명한 패턴을 얻을 수 있는 기판 처리 장치를 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여 기판 위에 피식각막을 형성하는 단계; 상기 피식각막 위에 친수성기로 종결되는 감광 보조층(photosensitivity assisting layer)을 형성하는 단계; 상기 감광 보조층 위에 상기 친수성기와 공유 결합을 하는 접착층을 형성하는 단계; 상기 접착층 위에 소수성의 감광막을 형성하는 단계; 및 상기 감광막을 패터닝하는 단계를 포함하는 미세 패턴 형성 방법을 제공한다.
본 발명의 다른 태양은 기판 위에 피식각막을 형성하는 단계; 상기 피식각막 위에 감광 보조층(photosensitivity assisting layer)을 형성하는 단계; 상기 감광 보조층 위에 접착층을 형성하는 단계; 상기 접착층 위에 소수성의 감광막을 형성하는 단계; 및 상기 감광막을 패터닝하는 단계를 포함하는 미세 패턴 형성 방법을 제공한다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여 기판에 제 1 처리를 수행하도록 구성된 제 1 처리 챔버; 제 1 처리된 상기 기판에 제 2 처리를 수행하도록 구성된 제 2 처리 챔버; 및 상기 제 1 처리 챔버 내의 기판을 상기 제 2 처리 챔버로 이송하도록 구성된 이송 챔버를 포함하는 기판 처리 장치를 제공한다.
본 발명의 실시예들에 따른 미세 패턴 형성 방법을 이용하면 극히 미세한 패턴을 패턴 붕괴 없이 용이하게 형성할 수 있다. 또한 직접적으로 조사되는 광 외에 2차 전자를 이용하기 때문에 보다 적은 도스(dose)의 광을 이용하면서도 선명한 패턴을 얻을 수 있는 효과가 있다.
도 1a는 본 발명의 일 실시예에 따라 미세 패턴을 형성하는 원리를 개념적으로 나타낸 개념도이다.
도 1b는 도 1a의 B 부분을 확대한 도면으로서, 본 발명의 일 실시예에 따른 접착층의 작용을 나타낸 개념도이다.
도 2는 본 발명의 일 실시예에 따라 미세 패턴을 형성하는 방법을 나타낸 흐름도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따라 미세 패턴을 형성하는 방법을 나타낸 단면도들이다.
도 4는 본 발명 개념에 따른 미세 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템을 개략적으로 도시한 블록도이다.
도 5는 셀 어레이의 예시적인 구조를 설명하기 위한 회로도이다.
도 6은 본 발명 개념에 따른 반도체 소자의 미세 패턴 형성 방법에 따라 구현될 수 있는 반도체 소자의 구성을 부분적으로 예시한 평면도이다.
도 7a 내지 도 7f는 본 발명 개념의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 순서에 따라 나타낸 단면도들이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 기판 처리 장치를 나타낸 평면도들이다.
도 9는 본 발명의 다른 실시예에 따른 기판 처리 장치를 나타낸 평면도이다.
도 10은 상기 플라스마 증착 장치의 일예인 수소 플라스마 화학 기상 증착 장치를 나타낸 측단면도이다.
도 1a는 본 발명의 일 실시예에 따라 미세 패턴을 형성하는 원리를 개념적으로 나타낸 개념도이다.
도 1a를 참조하면, 피식각막(105) 상에 감광 보조층(110), 접착층(120) 및 감광막(130)이 순차 제공될 수 있다.
상기 피식각막(105)은 패턴을 형성하고자 하는 물질막으로서 물질의 종류는 특별히 한정되지 않는다. 예를 들면, 상기 피식각막(105)은 반도체 물질막, 절연 물질막, 탄소계 물질막, 또는 금속 물질막일 수 있다.
일부 실시예들에 있어서, 상기 반도체 물질막은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 다른 일부 실시예에서, 상기 반도체 물질막은 Ge (germanium)과 같은 반도체, 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
상기 절연 물질막은 실리콘 산화물(SiOx), 실리콘 질화막(SiN), 실리콘 산화탄화 질화막(SiOCN), 실리콘 탄화질화막(SiCN), 또는 이들의 조합일 수 있다. 상기 실리콘 산화물은 SOD (spin on dielectric) 산화물, HDP (high density plasma) 산화물, 열 산화물, BPSG (borophosphosilicate glass), PSG (phosphosilicate glass), BSG (borosilicate glass), PSZ (polysilazane), FSG (fluorinated silicate glass), LP-TEOS (low pressure tetraethylorthosilicate), PE-TEOS (plasma enhanced tetraethylorthosilicate), TOSZ(tonen silazane), FOX (flowable oxide), HTO (high temperature oxide), MTO (medium temperature oxide), USG (undoped silicate glass), SOG (spin on glass), ALD (atomic layer deposition) 산화물, PE 산화물(plasma enhanced oxide), O3-TEOS, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 탄소계 물질막은 ACL (amorphous carbon layer), 또는 SOH (spin-on hardmask) 재료와 같은 탄소 함유막을 포함할 수 있다. 상기 SOH 재료로 이루어지는 탄소 함유막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기 화합물로 이루어질 수 있다. 상기 유기 화합물은 방향족 고리를 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다.
상기 금속 물질막은 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 루테늄(Ru), 니오븀(Nb), 몰리브덴(Mo), 하프늄(Hf), 니켈(Ni), 코발트(Co), 백금(Pt), 이터븀(Yb), 터븀(Tb), 디스프로슘(Dy), 에르븀(Er), 및 팔라듐(Pd) 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
상기 감광 보조층(110)은 극자외선(extreme ultraviolet, EUV), 예컨대 약 13.5 nm의 파장을 갖는 광을 조사하였을 때 2차 전자(secondary electron)을 방출할 수 있는 물질로 된 물질층일 수 있다. 도 1a에 개념적으로 도시된 바와 같이, 극자외선 광이 조사되었을 때, 조사된 영역의 감광 보조층(110)은 조사된 극자외선 광으로부터 흡수한 에너지로 여기된(excited) 전자를 그의 상부에 위치하는 감광막(130)으로 방출할 수 있다.
일부 실시예들에 있어서, 상기 감광 보조층(110)은 비정질 실리콘(amorphous silicon, a-Si), 주석 산화물(SnOx), 타이타늄 산화물(TiOx), 또는 실리콘 산질화물(silicon oxynitride, SiON)을 포함할 수 있다.
상기 접착층(120)은 자신의 하부에 위치하는 감광 보조층(110)과 자신의 상부에 위치하는 감광막(130) 사이의 결합을 강화하는 역할을 수행할 수 있다. 상기 접착층(120)은 약 2 옹스트롬(Å) 내지 약 25Å의 두께를 가질 수 있다. 상기 접착층(120)의 두께가 너무 얇으면 감광 보조층(110)과 감광막(130) 사이의 결합을 강화하는 효과가 미흡할 수 있다. 상기 접착층(120)의 두께가 너무 두꺼우면 감광 보조층(110)이 갖는 보조적 감광의 효과가 저하될 수 있다. 다시 말해, 극자외선이 조사된 부분의 감광 보조층(110)에서 발생된 2차 전자가 감광막(130)으로 전달되지 못할 수 있다.
도 1b는 도 1a의 B 부분을 확대한 도면으로서, 본 발명의 일 실시예에 따른 접착층(120)의 작용을 나타낸 개념도이다.
도 1b를 참조하면, 상기 접착층(120)은 상기 감광 보조층(110)과 공유 결합을 형성할 수 있다. 상기 접착층(120)은 실란 화합물 및/또는 실라잔(silazane) 화합물들이 서로 결합되고, 결합된 분자의 일단이 상기 감광 보조층(110)에 결합될 수 있다.
예를 들면, 상기 접착층(120)은 하나의 실리콘 원자를 갖는 알킬 모노실란 또는 알콕시 모노실란, 둘 이상의 실리콘 원자들을 갖는 알킬 디실란 또는 알콕시 디실란, 알킬 실라잔, 및/또는 알콕시 디실라잔이 직쇄형(chain type), 분지형(branch type), 또는 망상형(network type)으로 결합된 것일 수 있다. 도 1b에서는 직쇄형으로 결합된 모습의 접착층(120)을 도시하였지만 본 발명이 여기에 한정되는 것은 아니다.
상기 접착층(120)의 일단은 위에서 설명한 바와 같이 상기 감광 보조층(110)과 공유 결합을 이룰 수 있다. 한편, 상기 접착층(120)의 타단은 탄소수 1 내지 5의 알킬기로 종결될 수 있다. 알킬기는 소수성일 수 있으며, 상기 감광막(130)이 소수성인 경우 상기 접착층(120)과 감광막(130)은 비교적 강하게 결합될 수 있다. 상기 접착층(120)과 감광막(130)은 공유 결합을 이룰 수도 있지만, 비교적 강한 반데르 발스(van der Waals) 힘으로 결합될 수 있다.
상기 접착층(120)의 일면(도 1a에서는 접착층(120)의 하부 표면)은 감광 보조층(110)과 공유 결합을 이루고 타면(도 1a에서는 접착층(120)의 상부 표면)은 감광막(130)과 공유 결합 또는 비교적 강한 반데르 발스 결합을 이루기 때문에 감광막(130)이 패터닝되었을 때 패턴이 붕괴되는 현상이 효과적으로 방지될 수 있다.
나아가 접착층(120)은 두께가 매우 얇기 때문에 감광 보조층(110)에서 발생한 2차 전자가 자신을 통과하여 감광막(130)으로 이동하는 것을 방해하지 않을 수 있다.
다시 도 1a를 참조하면, 포토마스크(PM)을 통과하는 광에 의하여 노광된 부분의 감광막(130)은 화학 반응을 겪으면서 변화된 성질을 갖게 될 수 있다. 이에 대해서는 뒤에서 더욱 상세하게 설명한다.
감광막(130)의 노광에는 상기 포토마스크(PM)를 통하여 입사되는 광 뿐만 아니라, 감광막(130) 및 접착층(120)을 통과하여 감광 보조층(110)으로 입사한 광도 앞서 설명한 2차 전자의 형태로 부분적으로 기여할 수 있다. 즉, 감광막(130) 및 접착층(120)을 통과하여 감광 보조층(110)으로 입사한 광에 의해 전달된 빛 에너지가 감광 보조층(110)의 전자를 여기하여 감광막(130)으로 방출될 수 있다. 상기 전자(2차 전자)는 감광막(130) 내의 산-염기 반응에 기여함으로써 감광막(130)의 노광에 기여할 수 있다.
도 2는 본 발명의 일 실시예에 따라 미세 패턴을 형성하는 방법을 나타낸 흐름도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따라 미세 패턴을 형성하는 방법을 나타낸 단면도들이다.
도 2 및 도 3a를 참조하면, 기판(101) 위에 피식각막(105)이 제공될 수 있다.
상기 기판(101)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 다른 일부 실시예에서, 상기 기판(101)은 Ge (germanium)과 같은 반도체, 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예에서, 상기 기판(101)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(101)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(101)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
또, 상기 기판(101)에는 트랜지스터나 다이오드와 같은 반도체 소자들이 형성되어 있을 수 있다. 또한 상기 기판(101)에는 다수의 배선들이 다층으로 배열되고 이들이 층간절연막에 의하여 전기적으로 분리되어 있을 수 있다.
상기 피식각막(105)은 반도체 물질막, 절연 물질막, 탄소계 물질막, 금속 물질막, 또는 이들의 조합으로 이루어질 수 있다. 이들에 대해서는 도 1a를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 피식각막(105)은, 물질의 종류에 따라 물리 기상 증착, 화학 기상 증착, 원자층 증착, 스핀 코팅 등과 같이 임의의 적절한 방법으로 형성될 수 있다.
일부 실시예들에 있어서, 상기 피식각막(105)과 상기 기판(101)은 일체로 이루어질 수도 있다. 바꾸어 말하면 상기 피식각막(105)과 상기 기판(101)의 사이에 계면이 확인되지 않을 수도 있다.
계속하여 도 2 및 도 3b를 참조하면, 상기 피식각막(105)의 위에 감광 보조층(110)을 형성할 수 있다(S110). 상기 감광 보조층(110)의 물질은 도 1a를 참조하여 상세하게 설명하였으므로 여기서는 중복되는 설명을 생략한다.
상기 감광 보조층(110)은 물리 기상 증착(plasma vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD), 원자층 증착(atomic layer deposition, ALD)과 같은 방법에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 감광 보조층(110)은, PECVD(plasma enhanced chemical vapor deposition), HDP CVD(high density plasma CVD), ICP CVD(inductively coupled plasma CVD), 또는 CCP CVD(capacitor coupled plasma CVD) 공정에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 감광 보조층(110)은 PECVD 공정에 의하여 형성될 수 있다.
상기 감광 보조층(110)의 상부 표면은 친수성기(-A)로 종결될 수 있다. 상기 친수성기는, 예를 들면, 히드록시기(-OH), 카르복시기(-COOH), 아민기(-NH2), 카르보닐기(-CO-), 및 티올기(-SH) 중의 1종 이상일 수 있다.
상기 친수성기(-A)는 자연적으로 생성되는 것일 수도 있고, 표면 처리를 통하여 부착되는 것일 수도 있다. 상기 표면 처리는 상기 표면을, 예를 들면, 알코올, 카르복시산, 아민, 에테르, 머캡탄(mercaptan) 등과 같은 화합물과 접촉시키는 처리일 수 있다. 통상의 기술자는 감광 보조층(110)의 물질을 고려하여 상기 친수성기(-A)를 부착하는 방법을 알 수 있을 것이다.
도 2 및 도 3c를 참조하면, 감광 보조층(110) 상에 접착층(120)을 형성한다(S120).
상기 접착층(120)을 형성하기 위한 소스 물질로서는 실란 화합물 및/또는 실라잔 화합물이 이용될 수 있다.
상기 실란 화합물은 모노실란 또는 디실란 화합물일 수 있다. 상기 실라잔 화합물은 모노실라잔 또는 디실라잔 화합물일 수 있다. 실라잔 화합물은 아미노실란 화합물로 지칭될 수도 있다.
상기 모노실란 화합물은 SiR1R2R3R4의 구조를 가질 수 있다. 여기서, R1, R2, R3, 및 R4는 각각 독립적으로 수소, 탄소수 1 내지 5의 알킬기, 또는 탄소수 1 내지 5의 알콕시기, 탄소수 2 내지 5의 알케닐기, 탄소수 2 내지 5의 알키닐기, 탄소수 6 내지 10의 아릴기일 수 있다. 다만, R1, R2, R3, 및 R4는 각각 독립적으로 수소일 수 있지만, 이들 중 적어도 둘은 수소가 아닌 다른 치환기일 수 있다.
예를 들면, 상기 모노실란 화합물은 테트라메톡시실란, 테트라에톡시실란, 테트라-n-프로폭시실란, 테트라이소프로폭시실란, 테트라-n-부톡시실란, 테트라-t-부톡시실란, 디메틸디메톡시실란, 디메틸디에톡시실란, 디에틸디메톡시실란, 메틸트리에톡시실란, 에틸트리메톡시실란, 테트라메틸실란, 메톡시트리메틸실란, 에톡시트리메틸실란, 이소-프로폭시트리메틸실란, t-부톡시트리메틸실란, t-펜톡시트리메틸실란, 메톡시트리에틸실란, 에톡시트리에틸실란, 이소-프로폭시트리에틸실란, t-부톡시트리에틸실란, t-펜톡시트리에틸실란, 메톡시디메틸실란, 에톡시디메틸실란, 이소-프로폭시디메틸실란, t-부톡시디메틸실란, t-펜톡시디메틸실란, 디메톡시디메틸실란, 디에톡시디메틸실란, 디-이소프로폭시디메틸실란, 디-t-부톡시디메틸실란, 디메톡시디에틸실란, 디에톡시디에틸실란, 디-이소프로폭시디에틸실란, 디-t-부톡시디에틸실란, 디메톡시디-이소프로필실란, 디에톡시디-이소프로필실란, 디-이소프로폭시디-이소프로필실란, 디-t-부톡시디-이소프로필실란, 테트라에틸 오쏘실리케이트(Si(OCH2CH3)4, TEOS), 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
또는 상기 모노실란 화합물은 비닐트리메틸실란, 페녹시트리메틸실란, 아세톡시트리메틸실란, 페녹시트리에틸실란, 아세톡시트리에틸실란, 페녹시디메틸실란, 아세톡시디메틸실란, 메톡시디메틸페닐실란, 에톡시디메틸페닐실란, 이소-프로폭시디메틸페닐실란, t-부톡시디메틸페닐실란, t-펜톡시디메틸페닐실란, 페녹시디메틸페닐실란, 아세톡시디메틸페닐실란, 디아세톡시디메틸실란, 디아세톡시디에틸실란, 디아세톡시디-이소프로필실란, 디메톡시메틸비닐실란, 디에톡시메틸비닐실란, 디-이소프로폭시메틸비닐실란, 디-t-부톡시메틸비닐실란, 디아세톡시메틸비닐실란, 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 디실란 화합물은 R5R6R7Si-SiR8R9R10의 구조를 가질 수 있다. 여기서 R5, R6, R7, R8, R9, 및 R10은 각각 독립적으로 수소, 히드록시기, 탄소수 1 내지 5의 알킬기, 탄소수 1 내지 5의 알콕시기, 탄소수 2 내지 5의 알케닐기, 탄소수 2 내지 5의 알키닐기, 탄소수 6 내지 10의 아릴기 중에서 선택될 수 있다. 다만, R5, R6, R7, R8, R9, 및 R10는 각각 독립적으로 수소일 수 있지만, R5, R6, 및 R7 중 적어도 하나는 수소가 아닌 다른 치환기이고, R8, R9, 및 R10 중 적어도 하나는 수소가 아닌 다른 치환기일 수 있다.
예를 들면, 상기 디실란 화합물은 모노메틸디실란, 디메틸디실란, 1,1,2,2-테트라메틸디실란, 1,1,1,2-테트라메틸디실란, 1,1,2,2-테트라에틸디실란, 1,1,1,2-테트라에틸디실란, 트리메틸메톡시실란, 디메틸디메톡시실란, 메틸트리메톡시실란, 트리메틸에톡시실란, 디메틸디에톡시실란, 메틸트리에톡시실란, 펜타메틸디실란, 헥사메틸디실란, 헥사메틸디실록산, 헥사에틸디실란, 헥사프로필디실란, 헥사페틸디실란, 1,2-디페닐테트라메틸디실란, 1,1,2,2-테트라페닐디실란, 1,2-디메톡시-1,1,2,2-테트라메틸디실란, 1,2-디에톡시-1,1,2,2-테트라메틸디실란, 1,2-디메틸-1,1,2,2-테트라페닐디실란, 트리스(트리메틸실릴)실란, 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 실라잔 화합물(즉, 아미노실란 화합물)은, 예를 들면, 비스(디메틸아미노)디메틸실란, 비스(디메틸아미노)메틸비닐실란, 비스(에틸아미노)디메틸실란, 디에틸아미노트리메틸실란, 디메틸아미노디메틸실란, 테트라키스디메틸아미노실란, 트리스(디메틸아미노)실란, 비스(디메틸아미노)실란(bis(dimethylamino)silane, BDMAS)(SiH2(NMe2)2), 비스(디에틸아미노)실란(bis(diethylamino)silane, BDEAS)(SiH2(NEt2)2), 비스(tert-부틸아미노)실란(bis(tert-butylamino)silane, BTBAS)(SiH2(NH(tBu))2), 디에틸아미노트리에틸실란, 디메틸아미노트리에틸실란, 에틸메틸아미노트리에틸실란, t-부틸아미노트리에틸실란, 이소-프로필아미노트리에틸실란, 디-이소프로필아미노트리에틸실란, 디에틸아미노트리메틸실란, 디메틸아미노트리메틸실란, 에틸메틸아미노트리메틸실란, t-부틸아미노트리메틸실란, 이소-프로필아미노트리메틸실란, 디-이소프로필아미노트리메틸실란, 디에틸아미노디메틸실란, 디메틸아미노디메틸실란, 에틸메틸아미노디메틸실란, t-부틸아미노디메틸실란, 이소-프로필아미노디메틸실란, 디-이소프로필아미노디메틸실란, 디에틸아미노디에틸실란, 디메틸아미노디에틸실란, 에틸메틸아미노디에틸실란, t-부틸아미노디에틸실란, 이소-프로필아미노디에틸실란, 디-이소프로필아미노디에틸실란, 비스(디에틸아미노)디메틸실란, 비스(디메틸아미노)디메틸실란, 비스(에틸메틸아미노)디메틸실란, 비스(디-이소프로필아미노)디메틸실란, 비스(이소-프로필아미노)디메틸실란, 비스(3차-부틸아미노)디메틸실란, 비스(디에틸아미노)디에틸실란, 비스(디메틸아미노)디에틸실란, 비스(에틸메틸아미노)디에틸실란, 비스(디-이소프로필아미노)디에틸실란, 비스(이소-프로필아미노)디에틸실란, 비스(3차-부틸아미노)디에틸실란, 비스(디에틸아미노)메틸비닐실란, 비스(디메틸아미노)메틸비닐실란, 비스(에틸메틸아미노)메틸비닐실란, 비스(디-이소프로필아미노) 메틸비닐실란, 비스(이소-프로필아미노)메틸비닐실란, 비스(3차-부틸아미노)메틸비닐실란, 트리스(디메틸아미노)페닐실란, 트리스(디메틸아미노)메틸실란, 트리스(디메틸아미노)에틸실란, 1,2-디에틸-테트라키스(디에틸아미노)디실란 ((CH2CH3((CH3CH2)2N)2Si)2), 헥사키스(N-피롤리디노) 디실란 (((C4H9N)3)Si)2), 1,2-디메틸테트라키스(디에틸아미노)디실란 ((CH3(CH3CH2N)2Si)2), 헥사키스(에틸아미노)디실란 (((EtHN)3Si)2), 및 이들의 혼합물로 구성되는 군으로부터 선택되는 1종 이상일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 접착층(120)은 PECVD(plasma enhanced chemical vapor deposition), HDP CVD(high density plasma CVD), ICP CVD(inductively coupled plasma CVD), 또는 CCP CVD(capacitor coupled plasma CVD) 공정에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 접착층(120)은 PECVD 공정에 의하여 형성될 수 있다.
상기 접착층(120)은, 예를 들면, 약 250℃ 내지 약 450℃의 온도에서 생성될 수 있다. 일부 실시예들에 있어서, 상기 접착층(120)은 약 310℃ 내지 약 390℃의 온도에서 생성될 수 있다. 상기 접착층(120)의 생성 온도가 너무 낮으면 반응 속도가 낮아 생산성이 미흡할 수 있다. 상기 접착층(120)의 생성 온도가 너무 높으면 접착층(120)을 형성하기 위한 전구체 물질이 열분해되고 부반응이 과도하게 일어날 수 있다.
상기 접착층(120)을 형성할 때, 상기 실란 화합물 및/또는 실라잔 화합물의 치환기가 상기 친수성기(-A)와 화학 반응하여 공유 결합을 형성할 수 있다. 그 결과 접착층(120)과 감광 보조층(110) 사이의 계면에는 공유 결합층(CBL)이 존재할 수 있다.
만일 상기 친수성기(-A)가 히드록시기(-OH)이고, 상기 접착층(120)을 형성하는 소스 물질이 테트라메틸실란이라면 하기 반응식에 의하여 공유 결합층(CBL)이 생성될 수 있다.
<반응식 1>
-OH + Si(CH3)4 → -O-Si(CH3)3 + CH4
다음 반응식 2 내지 반응식 4는 다양한 친수성기(-A)에 대하여 공유 결합층(CBL)이 생성되는 반응을 나타낸다. 다만, 본 발명이 특정 이론에 의하여 한정되는 것은 아니다.
<반응식 2>
-NH2 + Si(CH3)4 → -NH-Si(CH3)3 + CH4
-NH-Si(CH3)3 + Si(CH3)4 → -N-[Si(CH3)3]2 + CH4
<반응식 3>
-COOH + Si(CH3)4 → -COO-Si(CH3)3 + CH4
<반응식 4>
-SH + Si(CH3)4 → -S-Si(CH3)3 + CH4
도 2 및 도 3d를 참조하면, 접착층(120) 상에 감광막(130)을 형성한다(S130). 상기 감광막(130)은 감광성 수지의 층일 수 있다.
일부 실시예들에 있어서, 상기 감광성 수지로서 포지티브형 포토레지스트가 사용될 수 있다. 상기 포지티브형 포토레지스트는 극자외선(extreme ultraviolet, EUV)(13.5 nm)용 레지스트일 수 있다. 상기 포지티브형 포토레지스트는, 예를 들면, (메트)아크릴레이트계 폴리머가 이용될 수 있다. 상기 (메트)아크릴레이트계 폴리머는 특히 지방족 (메트)아크릴레이트계 폴리머일 수 있으며, 예를 들면, 폴리메틸메타크릴레이트(polymethylmethacrylate, PMMA), 폴리(t-부틸메타크릴레이트)(poly(t-butylmethacrylate)), 폴리(메타크릴산)(poly(methacrylic acid)), 폴리(노보닐메타크릴레이트)(poly(norbornylmethacrylate)), 상기 (메트)아크릴레이트계 폴리머들의 반복단위들의 이원 또는 삼원 공중합체, 또는 이들의 혼합물일 수 있다. 또한, 이들은 산에 의하여 분해 가능한(acid-labile) 다양한 보호기(protecting group)로 치환되어 있을 수 있다. 상기 보호기로서는 tert-부톡시카르보닐기(tert-butoxycarbonyl, t-BOC), 테트라하이드로피라닐기(tetrahydropyranyl), 트리메틸실릴기(trimethylsilyl), 페녹시에틸기(phenoxyethyl), 시클로헥세닐기(cyclohexenyl), tert-부톡시카르보닐메틸기(tert-butoxycarbonyl methyl), tert-부틸(tert-butyl), 아다만틸기(adamantyl), 또는 노보닐기(norbornyl) 등이 이용될 수 있다. 그러나, 여기에 한정되는 것은 아니다.
다른 일부 실시예들에 있어서, 상기 감광성 수지로서 네거티브형 포토레지스트가 사용될 수도 있다. 상기 네거티브형 포토레지스트는 노볼락 수지일 수 있고, 포토레지스트 기술분야에서 널리 사용되고 있는 것을 사용할 수 있으며, 예컨대 페놀류와 알데히드류 또는 케톤류의 화합물을 산성 촉매의 존재 하에서 반응시켜 얻을 수 있다.
상기 페놀류 화합물로는 페놀, 오르토크레졸, 메타크레졸, 파라크레졸, 2,3-디메틸페놀, 3,4-디메틸페놀, 3,5-디메틸페놀, 2,4-디메틸페놀, 2,6-디메틸페놀, 2,3,6-트리메틸페놀, 2-t-부틸페놀, 3-t-부틸페놀, 4-t-부틸페놀, 2-메틸레졸시놀, 4-메틸레졸시놀, 5-메틸레졸시놀, 4-t-부틸카테콜, 2-메톡시페놀, 3-메톡시페놀, 2-프로필페놀, 3-프로필페놀, 4-프로필페놀. 2-이소프로필페놀, 2-메톡시-5-메틸페놀, 2-t-부틸-5-메틸페놀, 티몰, 이소티몰 등을 들 수 있다. 이들은 각각 단독으로 또는 2종 이상을 조합하여 사용할 수 있다.
상기 알데히드류 화합물로는 포름알데히드, 포르말린, 파라포름알데히드, 트리옥산, 아세트알데히드, 프로필알데히드, 벤즈알데히드, 페닐아세트알데히드, а-페닐프로필알데히드, в-페닐프로필알데히드, O-히드록시젠즈알데히드, m-히드록시벤즈알데히드, p-히드록시벤즈알데히드, O-클로로벤즈알데히드, m-클로로벤즈알데히드, p-클로로벤즈알데히드, O-메틸벤즈알데히드, m-메틸벤즈알데히드, p-메틸벤즈알데히드, p-에틸벤즈알데히드, p-n-부틸벤즈알데히드, 테레프탈산알데히드 등을 들 수 있다. 이들은 각각 단독으로 또는 2종 이상을 조합하여 사용할 수 있다.
상기 케톤류 화합물로는 아세톤, 메틸에틸케톤, 디에틸케톤, 디페닐케톤을 들 수 있다. 이들은 각각 단독으로 또는 2종 이상을 조합하여 사용할 수 있다.
상기 감광성 수지는 폴리스티렌을 스탠더드로 사용하여 겔침투 크로마토그래피로 측정하였을 때 약 1,000 내지 500,000의 중량 평균 분자량을 가질 수 있다. 상기 감광성 수지는 전체 포토레지스트 재료에 대하여 약 1 중량% 내지 약 60 중량%의 함량 백분율을 가질 수 있다.
상기 감광막(130)은, 예를 들면, 스핀 코팅과 같은 방법을 통하여 형성할 수 있다.
도 2 및 도 3e를 참조하면, 포토마스크(PM)를 이용하여 상기 감광막(130)을 극자외선 광에 노광시킨다. 상기 극자외선 광은, 예를 들면, 약 13.5 nm의 파장을 갖는 광일 수 있다.
상기 포토마스크(PM)를 통과하는 광은 상기 감광막(130)을 노광된 감광막(130')으로 변화시킬 수 있다. 상기 노광된 감광막(130a)은 노광부(130b)와 비노광부(130a)를 포함할 수 있다. 상기 노광부(130b)에서는 조사된 광에 반응하여 화학 반응이 일어날 수 있다. 상기 화학 반응은 산-염기 반응일 수도 있고, 소정 작용기의 이탈(detachment)일 수도 있다.
조사된 광의 일부는 상기 감광막(130')을 통과하여 감광 보조층(110)으로 전달될 수 있다. 그에 의하여 감광 보조층(110)의 광이 조사된 부분은 에너지를 흡수할 수 있다. 흡수된 상기 에너지는 광이 조사된 부분의 전자를 여기시킬 수 있으며, 여기된 전자들의 적어도 일부는 감광 보조층(110)의 외부로, 바꾸어 말하면 노광부(130b)를 향하여 방출될 수 있다(2차 전자). 이와 같이 노광부(130b)로 방출된 2차 전자는 노광부(130b)에서의 화학 반응을 더욱 촉진하기 때문에 비노광부(130a)와 대비하여 더욱 선명한 패터닝이 가능하도록 할 수 있다.
도 2 및 도 3f를 참조하면, 상기 노광부(130b)를 현상하여 제거함으로써 상기 감광막(130)을 패터닝할 수 있다(S140).
상기 노광부(130b)를 현상하기 위한 현상제는, 예를 들면, 벤젠, 톨루엔, 또는 자일렌과 같은 방향족 탄화수소; 시클로헥산, 시클로헥사논; 디메틸에테르, 디에틸에테르, 에틸렌글리콜, 프로필렌글리콜, 헥실렌글리콜, 에틸렌글리콜 모노메틸에테르, 에틸렌글리콜 모노에틸에테르, 에틸렌글리콜 메틸에틸에테르, 디에틸렌글리콜 모노메틸에테르, 디에틸렌글리콜 모노에틸에테르, 디에틸렌글리콜 디메틸에테르, 프로필렌글리콜 메틸에테르, 프로필렌글리콜 에틸에테르, 프로필렌글리콜 프로필에테르, 프로필렌글리콜 부틸에테르, 테트라하이드로퓨란, 디옥산 등의 비고리형 또는 고리형의 에테르류; 메틸 아세테이트, 에틸 아세테이트, 프로필 아세테이트, 부틸 아세테이트, 메틸 히드록시 아세테이트, 에틸 히드록시 아세테이트, 프로필 히드록시 아세테이트, 부틸 히드록시 아세테이트, 메틸메톡시 아세테이트, 에틸메톡시 아세테이트, 프로필메톡시 아세테이트, 부틸메톡시 아세테이트, 메틸에톡시 아세테이트, 에틸에톡시 아세테이트, 프로필에톡시 아세테이트, 부틸에톡시 아세테이트, 메틸프로폭시 아세테이트, 에틸프로폭시 아세테이트, 프로필프로폭시 아세테이트, 부틸프로폭시 아세테이트, 메틸부톡시 아세테이트, 에틸부톡시 아세테이트, 프로필부톡시 아세테이트, 부틸부톡시 아세테이트, 프로필렌글리콜 메틸에테르 아세테이트, 프로필렌글리콜 에틸에테르 아세테이트, 프로필렌글리콜 프로필에테르 아세테이트, 프로필렌글리콜 부틸에테르 아세테이트, 메틸셀로솔브 아세테이트, 에틸셀로솔브 아세테이트 등의 아세테이트류; 메틸 3-히드록시 프로피오네이트, 에틸 3-히드록시 프로피오네이트, 프로필 3-히드록시 프로피오네이트, 부틸 3-히드록시 프로피오네이트, 메틸 2-메톡시 프로피오네이트, 에틸 2-메톡시 프로피오네이트, 프로필 2-메톡시 프로피오네이트, 부틸 2-메톡시 프로피오네이트, 메틸 2-에톡시프로피오네이트, 에틸 2-에톡시프로피오네이트, 프로필 2-에톡시프로피오네이트, 부틸 2-에톡시프로피오네이트, 메틸 2-부톡시프로피오네이트, 에틸 2-부톡시프로피오네이트, 프로필 2-부톡시프로피오네이트, 부틸 2-부톡시프로피오네이트, 메틸 3-메톡시프로피오네이트, 에틸 3-메톡시프로피오네이트, 프로필 3-메톡시프로피오네이트, 부틸 3-메톡시프로피오네이트, 메틸 3-에톡시프로피오네이트, 에틸 3-에톡시프로피오네이트, 프로필 3-에톡시프로피오네이트, 부틸 3-에톡시프로피오네이트, 메틸 3-프로폭시프로피오네이트, 에틸 3-프로폭시프로피오네이트, 프로필 3-프로폭시프로피오네이트, 부틸 3-프로폭시프로피오네이트, 메틸 3-부톡시프로피오네이트, 에틸 3-부톡시프로피오네이트, 프로필 3-부톡시프로피오네이트, 부틸 3-부톡시프로피오네이트, 프로필렌글리콜 메틸에테르 프로피오네이트, 프로필렌글리콜 에틸에테르 프로피오네이트, 프로필렌글리콜 프로필에테르 프로피오네이트, 프로필렌글리콜 부틸에테르 프로피오네이트 등의 프로피오네이트류; 옥시이소부티르산 에스테르, 예를 들어 메틸-2-히드록시이소부티레이트, 메틸 α-메톡시이소부티레이트, 에틸 메톡시이소부티레이트, 메틸 α-에톡시이소부티레이트, 에틸 α-에톡시이소부티레이트, 메틸 β-메톡시이소부티레이트, 에틸 β-메톡시이소부티레이트, 메틸 β-에톡시이소부티레이트, 에틸 β-에톡시이소부티레이트, 메틸 β-이소프로폭시이소부티레이트, 에틸 β-이소프로폭시이소부티레이트, 이소프로필 β-이소프로폭시이소부티레이트, 부틸 β-이소프로폭시이소부티레이트, 메틸 β-부톡시이소부티레이트, 에틸 β-부톡시이소부티레이트, 부틸 β-부톡시이소부티레이트, 메틸 α-히드록시이소부티레이트, 에틸 α-히드록시이소부티레이트, 이소프로필 α-히드록시이소부티레이트 및 부틸 α-히드록시이소부티레이트 등의 부티레이트류; 또는 메틸 락테이트, 에틸 락테이트, 프로필 락테이트, 부틸 락테이트 등의 락테이트류; 또는 이들의 조합일 수 있다. 하지만 본 발명이 여기에 한정되는 것은 아니다.
도 2 및 도 3g를 참조하면, 비노광부(130a)로 이루어지는 포토레지스트 패턴을 식각 마스크로 하여 접착층(120) 및 감광 보조층(110)을 패터닝할 수 있다.
상기 접착층(120) 및 감광 보조층(110)의 패터닝은 이방성 식각에 의하여 수행될 수 있으며, 상기 이방성 식각은, 예를 들면, CxFyHz 함유 가스 (x 및 y는 각각 1 내지 10의 정수이고, z는 0 내지 10의 정수)를 포함하는 식각 가스를 이용하여 플라즈마 식각으로 수행될 수 있다. 상기 CxFyHz 함유 가스는, 탄소(C) 및 불소(F)를 함유하는 가스, 또는 C, F 및 수소(H)를 함유하는 가스일 수 있다. 예를 들면, 상기 CxFyHz 함유 가스는 CF4, C3F6, C4F6, C4F8, C5F8, CH3F, CHF3, CH2F2, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 식각 가스는 아르곤(Ar)과 같은 불활성 가스를 더 포함할 수 있다.
보다 구체적으로 Ar 가스를 이용하여 상기 식각 챔버 내에 CH3F 가스 및 O2 가스를 약 2:1의 부피비로 공급하면서 플라스마를 인가함으로써 상기 접착층(120) 및 감광 보조층(110)의 노출된 부분을 이방성 식각하여 제거할 수 있다.
상기 이방성 식각을 위하여 반응성 이온 식각(reactive ion etch, RIE) 설비, MERIE (magnetically enhanced reactive ion etch) 설비, ICP (inductively coupled plasma) 설비, TCP (transformer coupled plasma) 설비, 중공 애노드형 플라즈마 (hollow anode type plasma) 설비, 나선형 공명기 플라즈마 (helical resonator plasma) 설비, ECR (electron cyclotron resonance) 설비 등이 사용될 수 있다.
상기 이방성 식각에 의하여 감광 보조층 패턴(110m)이 형성된다. 일부 실시예들에 있어서, 상기 감광 보조층 패턴(110m)의 상부에는 접착층 패턴이 부분적으로 잔존할 수 있다. 다른 일부 실시예들에 있어서, 상기 접착층(120)은 상기 이방성 식각에 의하여 실질적으로 모두 제거될 수 있다.
도 2 및 도 3h를 참조하면, 상기 감광 보조층 패턴(110m)을 식각 마스크로 하여 피식각막(105)을 식각하여 패터닝된 피식각막(105p)을 얻을 수 있다(S150). 식각 마스크로서 이용된 상기 감광 보조층 패턴(110m)은 제거될 수 있다.
도 4는 본 발명 개념에 따른 미세 패턴 형성 방법을 적용하여 구현할 수 있는 예시적인 반도체 소자의 메모리 시스템(50)을 개략적으로 도시한 블록도이다.
도 4를 참조하면, 반도체 소자의 메모리 시스템(50)은 호스트(10), 메모리 콘트롤러(20), 및 플래시 메모리(30)를 구비할 수 있다.
상기 메모리 콘트롤러(memory controller)(20)는 호스트(host)(10)와 플래시 메모리(flash memory)(30) 사이의 인터페이스 역할을 하며, 버퍼 메모리(buffer memory)(22)를 포함할 수 있다. 도시하지는 않았으나, 상기 메모리 콘트롤러(20)는 CPU(central processing unit), ROM(read only memory), RAM(random access memory) 및 인터페이스 블록들을 더 포함할 수 있다.
상기 플래시 메모리(30)는 셀 어레이(32), 디코더(decoder)(34), 페이지 버퍼(page buffer)(36), 비트라인 선택회로(bit line selection circuit)(38), 데이터 버퍼(data buffer)(42), 및 제어 유닛(control unit)(44)을 더 포함할 수 있다.
상기 호스트(10)로부터 데이터 및 쓰기 명령(write command)이 메모리 콘트롤러(20)에 입력되고, 상기 메모리 콘트롤러(20)에서는 입력된 명령에 따라 데이터가 셀 어레이(32)에 쓰여지도록 플래시 메모리(30)를 제어한다. 또한, 메모리 콘트롤러(20)는 호스트(10)로부터 입력되는 읽기 명령(read command)에 따라, 셀 어레이(32)에 저장되어 있는 데이터가 읽어지도록 플래시 메모리(30)를 제어한다. 상기 버퍼 메모리(22)는 호스트(10)와 플래시 메모리(30) 사이에서 전송되는 데이터를 임시 저장하는 역할을 한다.
상기 플래시 메모리(30)의 셀 어레이(32)는 복수의 메모리 셀로 구성된다. 상기 디코더(34)는 워드 라인(WL0, WL1, ... , WLn)을 통해 셀 어레이(32)와 연결되어 있다. 상기 디코더(34)는 메모리 콘트롤러(20)로부터 어드레스를 입력받고, 1개의 워드 라인(WL0, WL1, ... , WLn)을 선택하거나, 비트 라인(BL0, BL1, ... , BLm)을 선택하도록 선택 신호(Yi)를 발생한다. 페이지 버퍼(36)는 비트 라인(BL0, BL1, ... , BLm)을 통해 셀 어레이(32)와 연결된다.
도 5는 상기 셀 어레이(32)의 예시적인 구조를 설명하기 위한 회로도이다. 도 5를 참조하면, 상기 셀 어레이(32)는 복수의 메모리 셀로 이루어지는 메모리 셀 블록(32A)을 복수개 포함할 수 있으며, 상기 메모리 셀 블록(32A)은 비트 라인(BL0, BL1, ... , BLm)과 공통 소스 라인(CSL) 사이에 형성되는 복수의 셀 스트링(90)을 포함한다. 상기 셀 스트링(90)은 직렬로 연결된 복수의 메모리 셀(92)들을 포함한다. 1개의 셀 스트링(90)에 포함되어 있는 복수의 메모리 셀(92)의 게이트 전극들은 각각 서로 다른 워드 라인(WL0, WL1, ... , WLn)에 접속된다. 상기 셀 스트링(90)의 양단에는 각각 접지 선택 라인(GSL)에 연결되어 있는 접지 선택 트랜지스터(94)와, 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터(96)가 배치되어 있다. 상기 접지 선택 트랜지스터(94) 및 스트링 선택 트랜지스터(96)는 복수의 메모리 셀(92)과 비트 라인(BL0, BL1, ... , BLm) 및 공통 소스 라인(CSL) 사이의 전기적인 연결을 제어한다. 상기 복수의 셀 스트링(90)에 걸쳐서 1개의 워드 라인(WL0, WL1, ... , WLn)에 연결된 메모리 셀들은 페이지 단위 또는 바이트 단위를 형성한다.
통상의 낸드(NAND) 플래시 메모리 소자에서 상기 워드 라인(WL0, WL1, ... , WLn)에는 상기 워드 라인(WL0, WL1, ... , WLn)을 디코더(34)에 연결시키기 위한 콘택 패드가 상호 연결되어 일체로 형성된다. 이와 같이 워드 라인에 연결되는 콘택 패드는 상기 워드 라인(WL0, WL1, ... , WLn)과 동시에 형성할 필요가 있다. 또한, 낸드 플래시 메모리 소자의 경우, 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 주변회로용 트랜지스터 들과 같은 상대적으로 광폭(wider width)인 저밀도 패턴들을 그보다 협폭(narrower width)인 워드 라인(WL0, WL1, ... , WLn)과 동시에 형성할 필요가 있다.
도 6은 본 발명 개념에 따른 반도체 소자의 미세 패턴 형성 방법에 따라 구현될 수 있는 반도체 소자의 구성을 부분적으로 예시한 평면도이다. 도 6에는, 낸드 플래시 메모리 소자의 메모리 셀 영역(300A)의 일부와, 상기 메모리 셀 영역(300A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 디코더와 같은 외부 회로(미도시)에 연결시키기 위한 접속 영역(300B)의 일부의 레이아웃이 예시되어 있다.
도 6을 참조하면, 상기 메모리 셀 영역(300A)에는 복수의 메모리 셀 블록(340)이 형성되어 있다. 도 6에는 1개의 메모리 셀 블록(340)만을 도시하였다. 상기 메모리 셀 블록(340)에는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)과의 사이에 1개의 셀 스트링(90, 도 5 참조)을 구성하는 데 필요한 복수의 도전 라인(301, 302, ... , 332)이 제 1 방향(도 5에서 x 방향)으로 상호 평행하게 연장되어 있다. 상기 복수의 도전 라인(301, 302, ... , 332)은 각각 상기 메모리 셀 영역(300A) 및 접속 영역(300B)에 걸쳐서 연장되어 있다.
상기 복수의 도전 라인(301, 302, ... , 332)을 디코더와 같은 외부 회로에 연결시키기 위하여, 상기 접속 영역(300B)에서 상기 복수의 도전 라인(301, 302, ... , 332) 각각의 일단에는 복수의 콘택 패드(352)가 상기 복수의 도전 라인(301, 302, ... , 332)과 각각 일체로 형성되어 있다.
도 6에서, 상기 복수의 도전 라인(301, 302, ..., 332), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 및 콘택 패드(352)는 모두 상호 동일한 물질로 이루어질 수 있다. 상기 복수의 도전 라인(301, 302, ..., 332)은 각각 상기 메모리 셀 영역(300A)에서 복수의 메모리 셀을 구성하는 워드 라인일 수 있다. 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 각각 상기 복수의 도전 라인(301, 302, ..., 332)의 폭(W1) 보다 더 큰 폭(W2, W3)을 가질 수 있다.
다른 예로서, 상기 복수의 도전 라인(301, 302, ..., 332)은 메모리 셀 영역(300A)에서 메모리 셀을 구성하는 비트 라인일 수 있다. 이 경우, 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 생략될 수도 있다.
도 6에는 1개의 메모리 셀 블록(340)에서 복수의 도전 라인(301, 302, ..., 332)이 32개의 도전 라인을 포함하는 것으로 도시되어 있으나, 본 발명 개념의 사상의 범위 내에서 1개의 메모리 셀 블록(340)은 다양한 수의 도전 라인을 포함할 수 있다.
다음에, 본 발명 개념의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법에 대하여 구체적인 예를 들어 상세히 설명한다.
도 7a 내지 도 7f는 본 발명 개념의 일 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 순서에 따라 나타낸 단면도들이다. 상기 단면들은 도 5의 AA' 부분에 대응될 수 있다.
도 7a를 참조하면, 기판(201) 위에 피식각막(205), 감광 보조층(210), 접착층(220), 및 감광막(230)을 차례로 적층하고, 노광 마스크(240)를 이용하여 패턴 형성을 위한 노광을 수행한다. 상기 노광을 위해 조사되는 광은 극자외선(extreme ultraviolet, EUV), 예컨대 약 13.5 nm의 파장을 갖는 광일 수 있다.
상기 기판(201), 피식각막(205), 감광 보조층(210), 접착층(220), 및 감광막(230)은 위에서 도 1a 내지 도 3h를 참조하여 상세하게 설명하였으므로 여기서는 중복되는 설명을 생략한다.
일부 실시예들에 있어서, 상기 감광막(230)은 스핀 코팅과 같은 습식 방법에 의하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 감광 보조층(210) 및 접착층(220)은 화학 기상 증착과 같은 증착(vapor deposition)에 의하여 형성될 수 있다.
상기 접착층(220)은 약 2 옹스트롬(Å) 내지 약 25Å의 두께를 가질 수 있다. 특히, 상기 감광막(230)과 상기 감광 보조층(210) 사이의 거리(D1)는 50 옹스트롬(Å) 미만일 수 있다. 만일 상기 접착층(220)이 과도하게 두꺼운 등의 이유로 상기 감광막(230)과 상기 감광 보조층(210) 사이의 거리(D1)가 너무 멀면 상기 감광 보조층(210)에서 발생한 2차 전자가 상기 감광막(230)으로 전달되지 못할 수 있다.
여기서는 상기 감광막(230)이 네거티브 포토레지스트인 경우를 들어 설명하지만, 통상의 기술자는 상기 감광막(230)이 포지티브 포토레지스트인 경우에 대해서도 본 발명을 적용할 수 있을 것이다.
일부 실시예들에 있어서, 상기 감광막(230)의 두께는 약 20 nm 내지 약 50 nm일 수 있다. 일부 실시예들에 있어서, 상기 감광막(230)의 두께는 약 22 nm 내지 약 44 nm일 수 있다. 일부 실시예들에 있어서, 상기 감광막(230)의 두께는 약 25 nm 내지 약 39 nm일 수 있다. 만일 상기 감광막(230)의 두께가 너무 두꺼우면 노광되는 극자외선 광이 감광막(230)의 하부 부분까지 전달되지 않을 수 있다. 만일 상기 감광막(230)의 두께가 너무 얇으면 식각 마스크로서 작용하지 못할 수 있다.
일부 실시예들에 있어서, 상기 접착층(220)과 상기 감광막(230) 사이에는 반사방지막의 역할을 수행하는 물질막이 개재되지 않을 수 있다. 일부 실시예들에 있어서, 상기 접착층(220)과 상기 감광 보조층(210)의 사이에는 반사방지막의 역할을 수행하는 물질막이 개재되지 않을 수 있다.
상기 노광 마스크(240)는, 예를 들면 석영 기판(242) 위에 라인-앤-스페이스의 상을 갖도록 적절히 설계된 차광막(244)을 가질 수 있다. 상기 차광막(244)은, 예를 들면, 크롬으로 만들어질 수 있다.
도 7b를 참조하면, 상기 감광막(230)을 현상하여 감광 패턴(230p)을 얻을 수 있다. 위에서 설명한 바와 같이 도 7a의 감광막(230)은 네거티브 포토레지스트이므로 노광되지 않은 부분이 현상에 의하여 제거되고 노광된 부분은 잔존할 수 있다.
도 7c를 참조하면, 상기 감광 패턴(230p)의 양 쪽에 스페이서(250)를 형성할 수 있다.
상기 스페이서(250)는 상기 감광 패턴(230p)과 충분한 식각 선택비를 갖는 임의의 물질일 수 있으며, 예를 들면, 스핀-온-옥사이드(spin-on-oxide, SOX) 물질일 수 있다.
SOX 물질의 층을 콘포말(conformal)하게 형성하고 이를 경화시킨 후, 에치백함으로써 감광 패턴(230p)의 상부 표면을 노출시키고, 스페이서(250)를 얻을 수 있다.
도 7d를 참조하면, 상기 감광 패턴(230p)을 제거할 수 있다. 상기 감광 패턴(230p)은 현상제를 이용하여 제거될 수 있다. 상기 현상제로서는 염기성 수용액을 이용할 수 있으며, 예를 들면, 테트라메틸암모늄히드록사이드(tetramethyl ammonium hydroxide, TMAH) 수용액을 이용할 수 있다. 상기 TMAH 수용액의 농도는, 예를 들면, 약 2 중량% 내지 약 5 중량%일 수 있다.
도 7e를 참조하면, 상기 스페이서(250)를 식각 마스크로 이용하여 상기 접착층(220) 및 감광 보조층(210)을 식각할 수 있다. 이를 통하여 스페이서(250)의 패턴이 전달된 접착층 패턴(220p) 및 감광 보조층 패턴(210p)을 얻을 수 있다.
도 7f를 참조하면, 상기 감광 보조층 패턴(210p)을 식각 마스크로 이용하여 상기 피식각막(205)을 식각할 수 있다. 이를 통하여 상기 감광 보조층 패턴(210p)이 전달된 식각 패턴(205p)을 얻을 수 있다. 상기 감광 보조층 패턴(210pa)은 상기 식각에 의하여 도 7e에서와 비교하여 높이가 다소 감소할 수 있다.
도 7b와 도 7f를 비교하면 라인-앤-스페이스 패턴의 패턴 밀도가 배가된(doubled) 것을 알 수 있다. 이상에서 설명한 바와 같은 미세 패턴 형성 방법을 이용하여 도 4에서와 같은 도전 라인(301, 302, ... , 332)을 형성하기 위해서는 도전성 물질 위에 하드마스크 물질막을 형성한 후 위에서 설명한 방법을 적용하여 하드마스크를 만들고, 그런 다음 상기 하드마스크를 이용하여 도전성 물질을 식각함으로써 도전 라인(301, 302, ... , 332)을 형성할 수 있다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 기판 처리 장치를 나타낸 평면도들이다.
도 8a를 참조하면, 상기 기판 처리 장치(4)는 인덱스 모듈(IM) 및 기판 처리 모듈(PM)을 포함할 수 있다.
상기 인덱스 모듈(IM)은 로드 포트(410) 및 이송 프레임(420)을 포함할 수 있다. 상기 로드 포트(410)에는 기판이 수납된 캐리어(411)가 안착될 수 있다. 상기 캐리어(411)로는 전면 개방 일체형 포드(Front Opening Unified Pod, FOUP)가 사용될 수 있다. 로드 포트(410)는 복수 개가 제공될 수 있다. 로드 포트(410)의 개수는 기판 처리 모듈(PM)의 공정 효율 및 풋 프린트 조건 등에 따라 증가 또는 감소할 수 있다. 상기 캐리어(411)에는 기판들을 지면에 대해 수평하게 배치한 상태로 수납하기 위한 다수의 슬롯이 형성될 수 있다.
상기 기판 처리 모듈(PM)은 로드락 챔버(430), 제 1 처리 챔버(440) 및 제 2 처리 챔버(450)를 포함할 수 있다. 상기 로드락 챔버(430), 제 1 처리 챔버(440) 및 제 2 처리 챔버(450)의 형태와 위치는 필요에 따라 변경될 수 있다.
상기 제 1 처리 챔버(440)와 상기 제 2 처리 챔버(450)는 서로 상이한 처리를 담당하는 챔버들일 수 있다. 예를 들면, 상기 제 1 처리 챔버(440)는 반입된 기판 위에 제 1 물질막을 형성하는 처리를 수행하고, 상기 제 2 처리 챔버(450)는 반입된 기판 위에 제 2 물질막을 형성하는 처리를 수행할 수 있다.
일부 실시예들에 있어서, 기판은 상기 제 1 처리 챔버(440) 내에서 제 1 물질막을 형성한 후 상기 제 2 처리 챔버(450) 내에서 제 2 물질막을 형성할 수 있다. 예를 들면, 상기 제 1 물질막은 도 1a 내지 도 3h를 참조하여 설명한 감광 보조층(110)이고, 상기 제 2 물질막은 접착층(120)일 수 있다.
일부 실시예들에 있어서, 상기 제 1 처리 및 상기 제 2 처리는 각각 플라스마 처리를 이용한 화학 기상 증착일 수 있다.
상기 제 1 처리 챔버(440) 내에서는 복수의 기판들이 동시에 처리될 수 있다. 나아가 상기 제 1 처리 챔버(440) 내에서는 복수의 기판들이 순차적으로 위치를 변경하며 동시에 처리될 수 있다. 예를 들면 상기 제 1 처리 챔버(440) 내에서는 4 개의 스테이션들에서 4장의 기판들이 동시에 처리될 수 있다.
상기 제 1 처리 챔버(440)에는 제 1 물질막을 형성하기 위한 제 1 소스 물질의 공급 라인(F1)이 연결될 수 있다. 상기 제 2 처리 챔버(450)에는 제 2 물질막을 형성하기 위한 제 2 소스 물질의 공급 라인(F2)이 연결될 수 있다. 상기 제 1 소스 물질과 상기 제 2 소스 물질은 서로 상이할 수 있다.
도 8b를 참조하면, 기판 처리 장치(4a)에서 로드락 챔버(430)가 버퍼 유닛(460)에 연결되고, 상기 제 1 처리 챔버(440)와 상기 제 2 처리 챔버(450)가 각각 상기 버퍼 유닛(460)에 연결될 수 있다.
상기 버퍼 유닛(460)은 처리 챔버들(440, 450)과 캐리어(411) 간에 기판이 반송되기 전에 기판이 머무르는 공간을 제공한다. 이송 프레임(420)은 로드 포트(410)에 안착된 캐리어(411)와 버퍼 유닛(460) 간에 기판을 반송하도록 구성될 수 있다.
도 8a와 도 8b의 기판 처리 장치(4, 4a)는 제 1 물질막을 PECVD로 증착하는 챔버(제 1 처리 챔버(440))와 제 2 물질막을 PECVD로 증착하는 챔버(제 2 처리 챔버(450))를 모두 포함하고, 기판이 이들 사이를 순차적으로 이동하면서 제 1 물질막과 제 2 물질막이 순차적으로 적층되도록 구성될 수 있다.
상기 제 1 물질막은 비정질 실리콘(amorphous silicon, a-Si), 주석 산화물(SnOx), 타이타늄 산화물(TiOx), 또는 실리콘 산질화물(silicon oxynitride, SiON)을 포함할 수 있다.
상기 제 2 물질막은 실란 화합물 및/또는 실라잔 화합물이 상호 결합된 물질의 층을 포함할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 기판 처리 장치를 나타낸 평면도이다.
도 9를 참조하면, 상기 기판 처리 장치(4b)는 인덱스 모듈(IM) 및 기판 처리 모듈(PM)을 포함할 수 있다. 상기 인덱스 모듈(IM)은 도 8a 및 도 8b를 참조하여 설명한 바와 동일하므로 여기서는 중복되는 설명을 생략한다.
상기 기판 처리 모듈(PM)은 버퍼 유닛(460)과, 상기 버퍼 유닛(460)에 각각 연결된 제 2 처리 챔버(450) 및 제 3 처리 챔버(470)를 포함할 수 있다.
상기 버퍼 유닛(460) 및 상기 제 2 처리 챔버(450)는 도 8a 및 도 8b를 참조하여 설명한 바와 동일하므로 여기서는 중복되는 설명을 생략한다.
제 2 처리 챔버(450)에 반입된 기판은 표면에 제 2 물질막이 형성된 후 제 3 처리 챔버(470)로 이송될 수 있다. 제 3 처리 챔버(470)에서 상기 기판의 제 2 물질막 상에 제 3 물질막이 형성될 수 있다. 상기 제 3 물질막은 스핀 코팅과 같은 습식 방법에 의하여 형성될 수 있다.
일부 실시예들에 있어서, 상기 제 2 처리 챔버(450)는 물질막의 증착 장비이고, 상기 제 3 처리 챔버(470)는 스핀 코팅 장비일 수 있다. 일부 실시예들에 있어서, 상기 제 2 물질막은 도 1a 내지 도 3h를 참조하여 설명한 접착층(120)일 수 있다. 일부 실시예들에 있어서, 상기 제 3 물질막은 도 1a 내지 도 3h를 참조하여 설명한 감광막(130)일 수 있다.
이하에서는 도 8a, 도 8b, 및 도 9에 적용될 수 있는 플라스마 증착 장치를 더욱 상세하게 설명한다. 도 10은 상기 플라스마 증착 장치의 일예인 수소 플라스마 화학 기상 증착 장치(500)를 나타낸 측단면도이다.
도 10을 참조하면, 상기 수소 플라스마 화학 기상 증착 장치(500)는 하부 챔버(510)를 포함한다. 상기 하부 챔버(510) 위에는 하부 가스링(512), 상부 가스링(514), 및 돔 플레이트(dome plate)(518)가 순차 결합될 수 있다. 또한 상기 하부 챔버(510) 내의 반응 공간(582)의 천정으로서 돔(dome)(541)이 제공될 수 있다. 상기 하부 챔버(510), 하부 가스링(512), 상부 가스링(514), 돔 플레이트(dome plate)(518), 및 돔(541)은 반응 공간(582)을 정의하는 챔버 하우징(580)을 이룰 수 있다.
상기 하부 챔버(510)의 바닥면에는 기판(W)을 배치하는 배치부로서의 서셉터(520)가 제공될 수 있다. 상기 서셉터(520)는 원통 형상을 가질 수 있다. 상기 서셉터(520)는 쿼츠나 AlN와 같은 무기재료, 또는 알루미늄과 같은 금속으로 이루어질 수 있다.
상기 서셉터(520)의 상면에는 정전척(521)이 제공될 수 있다. 상기 정전척(521)은, 절연재 사이에 전극(522)이 삽입되도록 구성될 수 있다. 상기 전극(522)은 상기 하부 챔버(510)의 외부에 설치된 직류 전원(523)에 접속될 수 있다. 상기 직류 전원(523)에 의하여 서셉터(520)의 표면에 쿨롱힘을 발생시켜, 상기 기판(W)을 상기 서셉터(520) 상에 정전 흡착시킬 수 있다.
상기 서셉터(520)의 내부에는 히터/쿨러(526)가 제공될 수 있다. 상기 히터/쿨러(526)는 그의 가열/냉각 강도를 제어하기 위한 온도 제어기(527)와 연결되어 있을 수 있다. 즉, 상기 온도 제어기(527)에 의하여 상기 서셉터(520)의 온도를 제어할 수 있고, 그에 의하여 상기 서셉터(520) 상에 배치된 기판(W)의 온도를 원하는 온도로 유지할 수 있다.
상기 서셉터(520)의 주위에는 상기 서셉터(520)를 가이드하기 위한 서셉터 가이드(528)가 제공된다. 상기 서셉터 가이드(528)는 예컨대 세라믹류 또는 석영 등의 절연성 재료가 이용될 수 있다.
상기 서셉터(520)의 내부에는 상기 기판(W)을 아래쪽에서 지지하면서 승강시키기 위한 승강핀이 내장되어 있을 수 있다. 상기 승강핀은 상기 서셉터(520) 내에 형성된 관통 구멍을 삽입 관통하여 상기 서셉터(520)의 상면으로부터 돌출 가능하도록 구성될 수 있다. 또한 상기 승강핀은 상기 기판(W)을 지지하기 위하여 적어도 세 개가 구비될 수 있다.
상기 서셉터(520)의 주위에는 상기 서셉터(520)를 환상(環狀)으로 둘러싸는 배기 공간(530)이 형성되어 있을 수 있다. 상기 배기 공간(530)의 상부에는 상기 수소 플라스마 화학 기상 증착 장치(500) 내의 기상 물질을 균일하게 배기하기 위하여, 복수의 배기 구멍이 형성된 환상의 배플 플레이트(531)가 제공될 수 있다. 상기 배플 플레이트(531)는 제 1 층(531a) 및 제 2 층(531b)을 포함할 수 있다.
상기 수소 플라스마 화학 기상 증착 장치(500)의 바닥면인 상기 배기 공간(530)의 바닥부에는 배기관(532)이 접속되어 있다. 상기 배기관(532)의 수는 임의로 설정될 수 있고, 원주 방향으로 복수개 구비될 수도 있다. 상기 배기관(532)은, 예를 들면 진공 펌프를 구비한 배기 장치(533)에 접속될 수 있다. 상기 배기 장치(533)는, 상기 수소 플라스마 화학 기상 증착 장치(500) 내의 분위기를 미리 정해진 진공도까지 감압하도록 구성될 수 있다.
상기 수소 플라스마 화학 기상 증착 장치(500)의 돔(541)의 상부에는 플라스마 생성을 위한 마이크로파를 공급하는 고주파(radio frequency, RF) 안테나 장치(540)가 제공될 수 있다. 상기 RF 안테나 장치(540)는 슬롯판(slot plate)(542), 지파판(slow-wave plate)(543), 및 쉴드 덮개(shield lid)(544)를 포함할 수 있다.
상기 돔(541)은 마이크로파가 잘 투과되도록 유전체, 예를 들면 쿼츠, Al2O3, AlN 등이 이용될 수 있다. 상기 돔(541)은 O-링 등의 기밀 부재를 이용하여 돔 플레이트(518)에 밀착될 수 있다.
상기 슬롯판(542)은 상기 돔(541)의 상부에 위치하고, 상기 서셉터(520)와 대향하도록 배치될 수 있다. 상기 슬롯판(542)에는 다수의 슬롯들이 형성되어 있을 수 있으며, 안테나로서 기능할 수 있다. 상기 슬롯판(542)로는 도전성을 갖는 재료, 예를 들면 구리, 알루미늄, 니켈 등이 이용될 수 있다.
상기 지파판(543)은 상기 슬롯판(542)의 상부에 제공되며 마이크로파의 파장을 단축시키는 역할을 수행할 수 있다. 상기 지파판(543)으로는 저손실 유전체 재료, 예를 들면, 쿼츠, Al2O3, AlN 등이 이용될 수 있다.
상기 쉴드 덮개(544)는 상기 지파판(543)의 상부에서 상기 슬롯판(542) 및 상기 지파판(543)을 덮도록 제공될 수 있다. 상기 쉴드 덮개(544)의 내부에는, 예컨대 냉각 매체를 유통시키는 원환형의 유로(545)가 다수 설치될 수 있다. 상기 유로(545)를 흐르는 냉각 매체에 의해, 돔(541), 슬롯판(542), 지파판(543), 및 쉴드 덮개(544)가 미리 정해진 온도로 조절될 수 있다.
상기 쉴드 덮개(544)의 중앙부에는 동축 도파관(550)이 접속될 수 있다. 상기 동축 도파관(550)은 내부 도체(551) 및 외부관(552)을 가질 수 있다. 상기 내부 도체(551)는, 상기 슬롯판(542)과 접속될 수 있다. 상기 내부 도체(551)의 슬롯판(542) 측은 원추형으로 형성될 수 있으며, 상기 슬롯판(542)에 대하여 마이크로파를 효율적으로 전파 가능하도록 구성될 수 있다.
상기 동축 도파관(550)에는 마이크로파를 미리 정해진 진동 모드로 변환하는 모드 변환기(553), 직사각형 도파관(554), 및 마이크로파를 발생하는 마이크로파 발생 장치(555)가 순차적으로 접속될 수 있다. 상기 마이크로파 발생 장치(555)는 미리 정해진 주파수, 예를 들면 2.45GHz의 마이크로파를 생성할 수 있다. 상기 마이크로파 발생 장치(555)에는 약 2000W 이상의 파워가 인가될 수 있다. 상기 마이크로파 발생 장치(555)에는 약 3000W 내지 약 3500W까지의 파워도 인가될 수 있다.
상기 수소 플라스마 화학 기상 증착 장치(500)에서 플라스마를 생성하는 방식은 용량형(capacitive)일 수도 있고 유도형(inductive)일 수도 있다. 또는 플라스마 튜브와 같은 원격 플라스마 발생기와 연결되어 있을 수도 있다.
이러한 구성에 의해, 마이크로파 발생 장치(555)에 의해 발생된 마이크로파는, 직사각형 도파관(554), 모드 변환기(553), 동축 도파관(550)을 순차 전파하여, RF 안테나 장치(540) 내로 공급되고, 지파판(543)으로 압축되어 단파장화되며, 슬롯판(542)으로 원편파(circularly polarized waves)를 발생시킨 후, 슬롯판(542)으로부터 마이크로파 투과판(541)을 투과하여 반응 공간(582) 내로 방사된다. 이 마이크로파에 의해 상기 반응 공간(582) 내에서는 공정 가스(예컨대 소스 물질)가 플라즈마화하고, 이 플라즈마에 의해 기판(W)의 플라즈마 처리가 행해진다.
여기서 RF 안테나 장치(540), 동축 도파관(550), 모드 변환기(553), 직사각형 도파관(554), 및 마이크로파 발생 장치(555)는 플라스마 생성부를 구성할 수 있다.
상기 RF 안테나 장치(540)의 중앙부에는, 제1 공정 가스 공급부로서의 제1 공정 가스 공급관(560)이 설치되어 있다. 제1 공정 가스 공급관(560)은 RF 안테나 장치(540)를 관통하고, 이 제1 공정 가스 공급관(560)의 일단부는 돔(541)의 하면을 관통하여 개구되어 있다. 또한, 제1 공정 가스 공급관(560)은 동축 도파관(550)의 내부 도체(551)의 내부를 관통하고, 모드 변환기(553) 내부를 더 삽입 관통하여, 이 제1 공정 가스 공급관(560)의 타단부는 제1 공정 가스 공급원(561)에 접속될 수 있다. 상기 제1 공정 가스 공급원(561)의 내부에는 공정 가스로서 테트라메틸실란과 같은 소스 물질이 저장되어 있을 수 있다. 하지만, 필요에 따라 수소, N2 가스, 및/또는 Ar 가스가 각각 개별적으로 더 저장되어 있을 수 있다. 또한, 상기 제1 공정 가스 공급관(560)에는, 제1 공정 가스의 흐름을 제어하는 밸브나 유량 조절부 등을 포함하는 공급 기기군(562)이 설치되어 있다.
도 10에 도시된 바와 같이 챔버 하우징(580)의 측면에는, 제2 공정 가스 공급부로서의 제2 공정 가스 공급관(570)이 설치되어 있다. 제2 공정 가스 공급관(570)은, 챔버 하우징(580)의 측면의 원주 상에서 등간격으로 복수개, 예컨대 24개 설치되어 있을 수 있다. 상기 제2 공정 가스 공급관(570)의 일단부는 챔버 하우징(580)의 측면에 있어서 개구되고, 타단부는 버퍼부(571)에 접속되어 있다.
상기 버퍼부(571)는, 챔버 하우징(580)의 측면 내부에 환상으로 설치되고, 복수의 제2 공정 가스 공급관(570)에 공통으로 설치될 수 있다. 상기 버퍼부(571)에는, 공급관(572)을 통해 제2 공정 가스 공급원(573)이 접속되어 있다. 제2 공정 가스 공급원(573)의 내부에는, 공정 가스로서, 예컨대 N2 가스, H2 가스, Ar 가스 등이 각각 개별로 저장되어 있을 수 있다. 또한, 상기 공급관(572)에는, 제2 공정 가스의 흐름을 제어하는 밸브나 유량 조절부 등을 포함하는 공급 기기군(574)이 설치되어 있을 수 있다. 그리고, 도 10에 도시된 바와 같이 제2 공정 가스 공급원(573)으로부터 공급된 제2 공정 가스는, 공급관(572)을 통해 버퍼부(571)에 도입되고, 버퍼부(571) 내에서 원주(circumferential) 방향의 압력을 균일화하고 나서 제2 공정 가스 공급관(570)을 통해 챔버 하우징(580) 내로 공급될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
101: 기판 105: 피식각막
110, 210: 감광 보조층 210p: 감광 보조층 패턴
120, 220: 접착층 220p: 접착층 패턴
130, 230: 감광막 230p: 감광 패턴
250: 스페이서 410: 로드 포트
411: 캐리어 420: 이송 프레임
430: 로드락 챔버 440: 제 1 처리 챔버
450: 제 2 처리 챔버 460: 버퍼 유닛
470: 제 3 처리 챔버

Claims (20)

  1. 기판 위에 피식각막을 형성하는 단계;
    상기 피식각막 위에 친수성기로 종결되는 감광 보조층(photosensitivity assisting layer)을 형성하는 단계;
    상기 감광 보조층 위에 상기 친수성기와 공유 결합을 하는 접착층을 형성하는 단계;
    상기 접착층 위에 소수성의 감광막을 형성하는 단계; 및
    상기 감광막을 패터닝하는 단계;
    를 포함하는 미세 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 접착층을 형성하는 단계는 화학 기상 증착(chemical vapor deposition, CVD)에 의하여 수행되는 것을 특징으로 하는 미세 패턴 형성 방법.
  3. 제 2 항에 있어서,
    상기 CVD는 플라스마 강화 CVD (plasma enhanced CVD, PECVD)인 것을 특징으로 하는 미세 패턴 형성 방법.
  4. 제 3 항에 있어서,
    상기 접착층을 형성하는 단계가 SiR1R2R3R4의 구조를 갖는 모노실란 화합물 및/또는 R5R6R7Si-SiR8R9R10의 구조를 갖는 디실란 화합물을 공급하는 단계를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
    (여기서 R1, R2, R3, 및 R4는 각각 독립적으로 수소, 탄소수 1 내지 5의 알킬기, 또는 탄소수 1 내지 5의 알콕시기, 탄소수 2 내지 5의 알케닐기, 탄소수 2 내지 5의 알키닐기, 탄소수 6 내지 10의 아릴기이며, R1, R2, R3, 및 R4는 각각 독립적으로 수소일 수 있지만, 이들 중 적어도 둘은 수소가 아닌 다른 치환기이고,
    R5, R6, R7, R8, R9, 및 R10은 각각 독립적으로 수소, 히드록시기, 탄소수 1 내지 5의 알킬기, 탄소수 1 내지 5의 알콕시기, 탄소수 2 내지 5의 알케닐기, 탄소수 2 내지 5의 알키닐기, 탄소수 6 내지 10의 아릴기이며, R5, R6, R7, R8, R9, 및 R10는 각각 독립적으로 수소일 수 있지만, R5, R6, 및 R7 중 적어도 하나는 수소가 아닌 다른 치환기이고, R8, R9, 및 R10 중 적어도 하나는 수소가 아닌 다른 치환기임)
  5. 제 4 항에 있어서,
    상기 모노실란 화합물이 테트라메틸실란(tetramethylsilane), 트리메틸실란(trimethylsilane), 및 헥사메틸디실란(hexamethyldisilane) 중의 1종 이상인 것을 특징으로 하는 미세 패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 감광막을 패터닝하는 단계는
    감광 마스크를 이용하여 상기 감광막을 노광시키는 단계; 및
    노광된 상기 감광막을 현상하는 단계;
    를 포함하고,
    상기 노광시키는 단계가 극자외선(extreme ultraviolet, EUV) 광을 이용하여 수행되는 것을 특징으로 하는 미세 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 접착층을 형성하는 단계가 약 250℃ 내지 약 450℃의 온도에서 수행되는 것을 특징으로 하는 미세 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 친수성기가 히드록시기(-OH), 카르복시기(-COOH), 아민기(-NH2), 카르보닐기(-CO-), 및 티올기(-SH) 중의 1종 이상인 것을 특징으로 하는 미세 패턴 형성 방법.
  9. 제 8 항에 있어서,
    상기 친수성기가 히드록시기이고,
    상기 접착층을 형성하는 단계에 의하여 상기 히드록시기의 수소가 상기 접착층을 형성하기 위한 소스 물질에 의하여 치환되는 것을 특징으로 하는 미세 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 감광막과 상기 감광 보조층 사이의 거리가 50옹스트롬(Å) 미만인 것을 특징으로 하는 미세 패턴 형성 방법.
  11. 제 10 항에 있어서,
    상기 접착층의 두께가 약 2 옹스트롬(Å) 내지 약 25Å인 것을 특징으로 하는 미세 패턴 형성 방법.
  12. 제 1 항에 있어서,
    상기 소수성의 감광막의 두께는 약 20 nm 내지 약 50 nm인 것을 특징으로 하는 미세 패턴 형성 방법.
  13. 기판 위에 피식각막을 형성하는 단계;
    상기 피식각막 위에 감광 보조층(photosensitivity assisting layer)을 형성하는 단계;
    상기 감광 보조층 위에 접착층을 형성하는 단계;
    상기 접착층 위에 소수성의 감광막을 형성하는 단계; 및
    상기 감광막을 패터닝하는 단계;
    를 포함하는 미세 패턴 형성 방법.
  14. 제 13 항에 있어서,
    상기 감광 보조층은 13.5 nm 파장의 광에 대응하여 2차 전자를 방출할 수 있는 물질층인 것을 특징으로 하는 미세 패턴 형성 방법.
  15. 제 14 항에 있어서,
    상기 감광 보조층은 비정질 실리콘(amorphous silicon, a-Si), 주석 산화물(SnOx), 타이타늄 산화물(TiOx), 또는 실리콘 산질화물(silicon oxynitride, SiON)을 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  16. 기판에 제 1 처리를 수행하도록 구성된 제 1 처리 챔버;
    제 1 처리된 상기 기판에 제 2 처리를 수행하도록 구성된 제 2 처리 챔버; 및
    상기 제 1 처리 챔버 내의 기판을 상기 제 2 처리 챔버로 이송하도록 구성된 이송 챔버;
    를 포함하는 기판 처리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 처리가 감광 보조층을 형성하는 처리이고,
    상기 제 2 처리가 상기 감광 보조층 상에 접착층을 형성하는 처리인 것을 특징으로 하는 기판 처리 장치.
  18. 제 16 항에 있어서,
    상기 제 1 처리가 접착층을 형성하는 처리이고,
    상기 제 2 처리가 상기 접착층 상에 감광막을 형성하는 처리인 것을 특징으로 하는 기판 처리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 처리는 화학 기상 증착(chemical vapor deposition, CVD)이고,
    상기 제 2 처리는 스핀 코팅인 것을 특징으로 하는 기판 처리 장치.
  20. 제 18 항에 있어서,
    상기 제 1 처리 챔버와 상기 제 2 처리 챔버가 모두 화학 기상 증착 장비이고,
    상기 제 1 처리 챔버에 연결되는 공급 라인 중 적어도 하나는 상기 제 2 처리 챔버에 연결되는 공급 라인과 상이한 것을 특징으로 하는 기판 처리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200026341A (ko) * 2018-08-29 2020-03-11 주식회사 원익아이피에스 반도체 소자의 제조방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022507368A (ja) 2018-11-14 2022-01-18 ラム リサーチ コーポレーション 次世代リソグラフィにおいて有用なハードマスクを作製する方法
CN116705595A (zh) * 2020-01-15 2023-09-05 朗姆研究公司 用于光刻胶粘附和剂量减少的底层
US11915931B2 (en) * 2021-08-19 2024-02-27 Tokyo Electron Limited Extreme ultraviolet lithography patterning method
WO2023115572A1 (zh) * 2021-12-24 2023-06-29 华为技术有限公司 部件的制备方法、等离子体处理装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041222A (ja) * 1996-07-23 1998-02-13 Japan Energy Corp 半導体装置の製造方法
KR20140102239A (ko) * 2011-11-21 2014-08-21 브레우어 사이언스 인코포레이션 Euv 리소그래피용 보조층
US20140272709A1 (en) * 2013-03-14 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack
KR20140119066A (ko) * 2012-02-03 2014-10-08 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 플라즈마 처리 방법
US20150241776A1 (en) * 2014-02-21 2015-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Lithography Patterning
KR20160097675A (ko) * 2015-02-09 2016-08-18 삼성전자주식회사 미세 패턴 형성 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
JP4758938B2 (ja) 2001-08-30 2011-08-31 東京エレクトロン株式会社 絶縁膜の形成方法及び絶縁膜の形成装置
WO2004087989A1 (ja) 2003-03-28 2004-10-14 Toyo Seikan Kaisha, Ltd. プラズマcvd法による化学蒸着膜及びその形成方法
KR101298940B1 (ko) * 2005-08-23 2013-08-22 주식회사 동진쎄미켐 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법
US20070048451A1 (en) * 2005-08-26 2007-03-01 Applied Materials, Inc. Substrate movement and process chamber scheduling
US7566900B2 (en) * 2005-08-31 2009-07-28 Applied Materials, Inc. Integrated metrology tools for monitoring and controlling large area substrate processing chambers
US20090096106A1 (en) 2007-10-12 2009-04-16 Air Products And Chemicals, Inc. Antireflective coatings
US8202783B2 (en) 2009-09-29 2012-06-19 International Business Machines Corporation Patternable low-k dielectric interconnect structure with a graded cap layer and method of fabrication
JP2011151057A (ja) 2010-01-19 2011-08-04 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8178439B2 (en) 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
US8354339B2 (en) 2010-07-20 2013-01-15 International Business Machines Corporation Methods to form self-aligned permanent on-chip interconnect structures
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US9304396B2 (en) 2013-02-25 2016-04-05 Lam Research Corporation PECVD films for EUV lithography
CN105393172B (zh) 2013-07-23 2019-08-02 日产化学工业株式会社 抗蚀剂下层膜形成用组合物用添加剂及包含其的抗蚀剂下层膜形成用组合物
CN208240622U (zh) * 2015-05-22 2018-12-14 应用材料公司 用于装载及卸载基板的负载锁定腔室和直列基板处理系统
KR20180024703A (ko) * 2016-08-31 2018-03-08 세메스 주식회사 기판 처리 장치 및 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041222A (ja) * 1996-07-23 1998-02-13 Japan Energy Corp 半導体装置の製造方法
KR20140102239A (ko) * 2011-11-21 2014-08-21 브레우어 사이언스 인코포레이션 Euv 리소그래피용 보조층
KR20140119066A (ko) * 2012-02-03 2014-10-08 도쿄엘렉트론가부시키가이샤 플라즈마 처리 장치 및 플라즈마 처리 방법
US20140272709A1 (en) * 2013-03-14 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack
US20150241776A1 (en) * 2014-02-21 2015-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Lithography Patterning
KR20160097675A (ko) * 2015-02-09 2016-08-18 삼성전자주식회사 미세 패턴 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200026341A (ko) * 2018-08-29 2020-03-11 주식회사 원익아이피에스 반도체 소자의 제조방법

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