KR20190070717A - 반도체 패키지 및 이들의 제조 방법 - Google Patents

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KR20190070717A
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Abstract

제품 신뢰성이 향상된 반도체 패키지 및 그 제조 방법이 제공된다. 반도체 패키지는, 반도체 기판, 반도체 기판 상의 제1 도전 패턴, 제1 도전 패턴의 상면을 따라 연장되는 제2 도전 패턴, 및 제2 도전 패턴 상의 솔더볼을 포함하고, 제1 도전 패턴의 상면은, 반도체 기판의 상면에 대해 각각 경사를 갖는 제1 경사면 및 제2 경사면을 포함하고, 제1 경사면과 제2 경사면 사이의 거리는, 반도체 기판의 상면으로부터 멀어짐에 따라 감소한다.

Description

반도체 패키지 및 이들의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 패키지 및 이들의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 칩 범프를 포함하는 반도체 패키지 및 이들의 제조 방법에 관한 것이다.
패키지용 기판 상에 반도체 칩을 실장함에 있어서, 와이어 본딩을 대신하여 플립 칩 본딩(flip chip bonding)이 널리 이용되고 있다.
한편, 전자 기기에 사용되는 반도체 집적 회로가 고밀도 및 고집적화됨에 따라, 반도체 칩의 전극 단자의 다(多)핀(pin)화 및 피치(pitch)의 세밀화가 급속히 진행되고 있다. 이에 따라, 반도체 패키지의 제조 방법에 있어서 보다 신뢰성 있고 간편한 플립 칩 본딩 방법이 다양하게 연구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제조할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 반도체 기판, 반도체 기판 상의 제1 도전 패턴, 제1 도전 패턴의 상면을 따라 연장되는 제2 도전 패턴, 및 제2 도전 패턴 상의 솔더볼을 포함하고, 제1 도전 패턴의 상면은, 반도체 기판의 상면에 대해 각각 경사를 갖는 제1 경사면 및 제2 경사면을 포함하고, 제1 경사면과 제2 경사면 사이의 거리는, 반도체 기판의 상면으로부터 멀어짐에 따라 감소한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 반도체 기판, 반도체 기판 상의 제1 도전 패턴으로, 상면이 반도체 기판의 상면에 대해 각각 경사를 갖는 제1 경사면 및 제2 경사면을 포함하는 제1 도전 패턴, 제1 도전 패턴 상에, 제1 경사면을 따라 연장되는 제1 돌출부와, 제2 경사면을 따라 연장되는 제2 돌출부를 포함하는 제2 도전 패턴, 및 제2 도전 패턴 상의 솔더볼을 포함하고, 제1 돌출부의 폭 및 제2 돌출부의 폭은, 반도체 기판의 상면으로부터 멀어짐에 따라 증가한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지는, 패키지용 기판, 패키지용 기판 상의 칩 범프, 칩 범프 상의 반도체 칩, 및 패키지용 기판과 반도체 칩 사이에서, 칩 범프를 둘러싸는 제1 몰드막을 포함하고, 칩 범프는, 반도체 칩과 접촉하는 제1 도전 패턴과, 패키지용 기판과 접촉하는 솔더볼과, 제1 도전 패턴과 솔더볼 사이의 제2 도전 패턴을 포함하고, 제1 도전 패턴의 하면과 제2 도전 패턴의 하면 사이의 거리는, 제1 몰드막으로부터 멀어짐에 따라 감소하다가 증가한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 반도체 기판을 제공하고, 반도체 기판 상에, 개구부를 포함하는 레지스트 패턴을 형성하고, 개구부의 일부를 채우는 제1 도전 패턴을 형성하고, 제1 도전 패턴에 대해 화학적 식각을 수행하고, 제1 도전 패턴 상에 제2 도전 패턴을 형성하고, 제2 도전 패턴 상에 솔더볼을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 칩 범프를 설명하기 위한 단면도이다.
도 2 내지 도 8은 칩 범프의 다양한 형상을 설명하기 위해 도 1의 제1 영역(R1)을 확대한 확대도들이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10은 도 9의 제2 영역(R2)을 확대한 확대도이다.
도 11 내지 도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22 내지 도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 칩 범프를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 칩 범프를 설명하기 위한 단면도이다. 도 2 내지 도 8은 칩 범프의 다양한 형상을 설명하기 위해 도 1의 제1 영역(R1)을 확대한 확대도들이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 반도체 칩(100) 및 칩 범프(200)를 포함한다.
반도체 칩(100)은 반도체 기판(110), 칩 패드(120) 및 칩 절연막(130)을 포함할 수 있다.
칩 패드(120)는 예를 들어, 반도체 기판(110) 상에 형성될 수 있다. 또한, 복수의 칩 패드(120)가 반도체 기판(110) 상에 형성될 수 있다. 칩 패드(120)는 도전 물질을 포함할 수 있다. 칩 패드(120)는 반도체 기판(110) 내에 형성되는 전기적인 회로, 예를 들어, 회로 패턴 등과 전기적으로 연결될 수 있다.
칩 절연막(130)은 반도체 기판(110) 및 칩 패드(120) 상에 형성될 수 있다. 칩 절연막(130)은 칩 패드(120)의 일부를 노출시킬 수 있다. 예를 들어, 칩 절연막(130)은, 칩 패드(120)의 상면의 일부를 노출시키는 제1 개구부(O1)를 포함할 수 있다.
반도체 칩(100)은 예를 들어, 마이크로 프로세서(micro processor)와 같은 로직 소자일 수 있으나, 이에 제한되는 것은 아니다.
칩 범프(200)는 반도체 칩(100) 상에 형성될 수 있다. 칩 범프(200)는 예를 들어, 반도체 칩(100)을 패키지용 기판 등에 실장하는데 사용되는 전도성 돌기로 이용될 수 있다. 예를 들어, 칩 범프(200)는, 반도체 칩(100)을 후술되는 패키지용 기판(도 9의 300) 등에 탭 본딩(TAB; Tape Autumated Bonding) 또는 플립 칩 본딩(flip chip bonding)하는데 사용되는 전도성 돌기로 이용될 수 있다. 또는, 예를 들어, 칩 범프(200)는, BGA(Ball Grid Array) 및 CSP(Chip Scale Package) 등을 패키지용 기판 등에 직접 접속시키기 위한 전도성 돌기로 사용될 수도 있다.
칩 범프(200)는 제1 도전 패턴(210), 제2 도전 패턴(220) 및 제1 솔더볼(230)을 포함할 수 있다.
제1 도전 패턴(210)은 반도체 기판(110) 상에 형성될 수 있다. 예를 들어, 제1 도전 패턴(210)은 칩 절연막(130)의 제1 개구부(O1)를 채울 수 있다. 이에 따라, 제1 도전 패턴(210)은 칩 패드(120)와 접촉할 수 있다. 또한, 제1 도전 패턴(210)은 예를 들어, 기둥(pillar) 형상일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도전 패턴(210)의 상부의 폭은 반도체 기판(110)의 상면으로부터 멀어짐에 따라 감소할 수 있다. 예를 들어, 제1 도전 패턴(210)의 상면은, 반도체 기판(110)의 상면에 대해 각각 경사를 갖는 제1 경사면(210S1) 및 제2 경사면(210S2)을 포함할 수 있다. 제1 경사면(210S1) 및 제2 경사면(210S2)은, 제1 도전 패턴(210)의 양 측벽으로부터 각각 연장되는 제1 도전 패턴(210)의 상면의 일부일 수 있다. 이 때, 제1 경사면(210S1)과 제2 경사면(210S2) 사이의 거리인 제1 폭(W11)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 감소할 수 있다.
몇몇 실시예에서, 제1 경사면(210S1) 및 제2 경사면(210S2)은 위로 볼록할(concave upward) 수 있다.
또한, 몇몇 실시예에서, 제1 도전 패턴(210)의 높이는, 제1 도전 패턴(210)의 양 측벽으로부터 멀어짐에 따라 증가할 수 있다. 예를 들어, 제1 도전 패턴(210)의 하면과 제2 도전 패턴(220)의 하면 사이의 거리인 제1 높이(H11)는, 제1 도전 패턴(210)의 양 측벽으로부터 멀어짐에 따라 증가할 수 있다.
또한, 몇몇 실시예에서, 제1 도전 패턴(210)의 상면은 제1 경사면(210S1)과 제2 경사면(210S2) 사이의 평탄면(210P)을 더 포함할 수 있다. 제1 도전 패턴(210)의 평탄면(210P)은, 반도체 기판(110)의 상면과 실질적으로 평행할 수 있다. 이에 따라, 도 2에 도시된 것처럼, 몇몇 실시예에 따른 제1 도전 패턴(210)의 상부는 사다리꼴 모양의 단면을 가질 수 있다.
제1 도전 패턴(210)은 전기 전도성이 높은 물질을 포함할 수 있다. 제1 도전 패턴(210)은 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 도전 패턴(220)은 제1 도전 패턴(210) 상에 형성될 수 있다. 예를 들어, 제2 도전 패턴(220)은 제1 도전 패턴(210)의 상면을 따라 연장될 수 있다.
제2 도전 패턴(220)의 상면의 폭인 제2 폭(W21)은, 제1 도전 패턴(210)의 제1 폭(W11)보다 클 수 있다. 예를 들어, 제2 도전 패턴(220)은 평탄부(222), 제1 돌출부(224) 및 제2 돌출부(226)를 포함할 수 있다.
제1 돌출부(224)는 제1 도전 패턴(210)의 제1 경사면(210S1)을 따라 연장되는 제2 도전 패턴(220)의 일부일 수 있다. 제1 돌출부(224)의 폭은 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 예를 들어, 제1 돌출부(224)의 제1 외측벽(224S)과 제1 경사면(210S1) 사이의 거리인 제3 폭(W22)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다.
제2 돌출부(226)는 제1 도전 패턴(210)의 제2 경사면(210S2)을 따라 연장되는 제2 도전 패턴(220)의 일부일 수 있다. 제1 돌출부(224)와 마찬가지로, 제2 돌출부(226)의 폭은 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 예를 들어, 제2 돌출부(226)의 제2 외측벽(226S)과 제2 경사면(210S2) 사이의 거리인 제4 폭(W23)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다.
도 2에서, 제1 돌출부(224)와 제2 돌출부(226)는 서로 대칭인 형상을 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 동일 레벨에서, 제1 돌출부(224)의 제3 폭(W22)과 제2 돌출부(226)의 제4 폭(W23)은 서로 다를 수도 있다.
평탄부(222)는 제1 돌출부(224)와 제2 돌출부(226)를 연결하는 제2 도전 패턴(220)의 일부일 수 있다. 예를 들어, 제1 돌출부(224) 및 제2 돌출부(226)는, 평탄부(222)의 양 말단으로부터 아래로 연장되는 형상을 가질 수 있다.
몇몇 실시예에서, 평탄부(222)의 상면은 반도체 기판(110)의 상면과 실질적으로 평행할 수 있다.
또한, 몇몇 실시예에서, 제1 도전 패턴(210)의 측벽과 제2 도전 패턴(220)의 외측벽은 실질적으로 동일 평면 상에 배치될 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 예를 들어, 제1 돌출부(224)의 제1 외측벽(224S)은, 제1 도전 패턴(210)의 일 측벽과 동일 평면 상에 배치될 수 있다. 마찬가지로, 제2 돌출부(226)의 제2 외측벽(226S)은, 제1 도전 패턴(210)의 타 측벽과 동일 평면 상에 배치될 수 있다.
또한, 몇몇 실시예에서, 제2 도전 패턴(220)의 높이는, 제2 도전 패턴(220)의 양 측벽으로부터 멀어짐에 따라 감소할 수 있다. 예를 들어, 제1 도전 패턴(210)의 상면과 제2 도전 패턴(220)의 상면 사이의 거리인 제2 높이(H21)는, 제2 도전 패턴(220)의 양 측벽으로부터 멀어짐에 따라 감소할 수 있다.
제2 도전 패턴(220)은 제1 솔더볼(230)과의 젖음성(wettability)이 낮은 물질을 포함할 수 있다. 예를 들어, 제2 도전 패턴(220)은 니켈(Ni), 주석(Sn) 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 바람직하게는, 제2 도전 패턴(220)은 니켈(Ni)을 포함할 수 있다.
제1 솔더볼(230)은 제2 도전 패턴(220) 상에 형성될 수 있다.
도 2에서, 제1 솔더볼(230)은 반원 모양인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 솔더볼(230)은 다양한 모양을 가질 수 있다. 또한, 제1 솔더볼(230)의 하면의 폭은 제2 도전 패턴(220)의 상면의 폭과 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 솔더볼(230)은 솔더 재질의 물질을 포함할 수 있다. 예를 들어, 제1 솔더볼(230)은 납(Pb), 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
칩 범프(200)가 구리를 포함하는 경우에, 솔더링(soldering) 공정 시 솔더볼이 구리 표면으로 흘러내리는 문제가 있다. 예를 들어, 반도체 칩(100)을 후술되는 패키지용 기판(도 9의 300)에 실장하는 솔더링 공정 시에, 솔더볼이 구리 표면으로 흐를 수 있다. 이러한 경우에, 본딩되는 솔더볼의 높이가 줄어들게 되고, 이는 본딩 공정의 신뢰성을 저하시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 패키지는, 솔더볼과의 젖음성이 낮은 제2 도전 패턴(220)을 이용하여 제품 신뢰성을 향상시킬 수 있다. 구체적으로, 제2 도전 패턴(220)은, 제1 경사면(210S1) 및 제2 경사면(210S2)을 포함하는 제1 도전 패턴(210)의 상면을 덮을 수 있다. 즉, 제2 도전 패턴(220)은, 제1 도전 패턴(210)의 측벽과 제1 솔더볼(230)의 측벽이 이격되는 거리를 증가시킬 수 있다. 이에 따라, 제2 도전 패턴(220)은, 솔더링 공정 시 제1 솔더볼(230)이 제1 도전 패턴(210)의 측벽으로 흐르는 것을 효율적으로 방지할 수 있다.
도 1 및 도 3을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 칩 범프(200)는 IMC막(228; intermetallic compound layer)을 더 포함할 수 있다.
IMC막(228)은 제2 도전 패턴(220)과 제1 솔더볼(230) 사이에 개재될 수 있다. 예를 들어, IMC막(228)은 제2 도전 패턴(220)의 상면을 따라 연장될 수 있다.
IMC막(228)은, 예를 들어, 솔더링 공정에 의해 형성되는 제2 도전 패턴(220)과 제1 솔더볼(230)의 금속간 화합물을 포함할 수 있다. 예를 들어, 제2 도전 패턴(220)이 니켈(Ni)을 포함하고, 제1 솔더볼(230)이 솔더 재질의 물질을 포함하는 경우에, IMC막(228)은 니켈(Ni) 및 솔더 재질의 물질의 화합물을 포함할 수 있다.
도 1 및 도 4를 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 도전 패턴(210)의 적어도 일부의 폭은, 칩 절연막(130)의 제1 개구부(O1)의 폭보다 클 수 있다.
예를 들어, 제1 도전 패턴(210)의 양 측벽 사이의 거리인 제5 폭(W12)은, 제1 개구부(O1)의 제6 폭(W31)보다 클 수 있다. 제1 도전 패턴(210)은 제1 개구부(O1)를 채우므로, 제1 도전 패턴(210)의 하면의 폭은 제1 도전 패턴(210)의 제5 폭(W12)보다 작을 수 있다.
또한, 제2 도전 패턴(220)은 제1 도전 패턴(210)의 상면을 따라 연장되므로, 제2 도전 패턴(220)의 상면의 제2 폭(W21)은 제1 개구부(O1)의 제6 폭(W31)보다 클 수 있다. 몇몇 실시예에서, 제2 도전 패턴(220)의 제2 폭(W21)은 제1 도전 패턴(210)의 제5 폭(W12)과 실질적으로 동일할 수 있다. 이에 따라, 제1 도전 패턴(210)의 하면은 폭은 제2 도전 패턴(220)의 제2 폭(W21)보다 작을 수 있다.
도 1 및 도 5를 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 도전 패턴(210)은 칩 절연막(130)의 제1 개구부(O1)를 완전히 채우지 않을 수 있다.
예를 들어, 제1 도전 패턴(210)의 적어도 일 측벽은 칩 절연막(130)과 접촉하지 않을 수 있다. 이에 따라, 칩 패드(120)의 상면의 일부는 노출될 수 있다.
이러한 형상은 칩 범프(200) 형성 공정의 특성에 기인할 수 있다. 예를 들어, 후술되는 레지스트 패턴(도 14의 140P)의 오정렬(misalignment)에 의해, 제1 도전 패턴(210)은 칩 절연막(130)의 제1 개구부(O1)를 완전히 채우지 않을 수 있다.
도 1 및 도 6을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제2 도전 패턴(220)의 폭은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다.
예를 들어, 제1 돌출부(224)의 제1 외측벽(224S)과 제2 돌출부(226)의 제2 외측벽(226S) 사이의 거리인 제7 폭(W24)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 또한, 평탄부(222)의 양 측벽 사이의 거리인 제8 폭(W25)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 또한, 제2 도전 패턴(220)의 제8 폭(W25)은, 제2 도전 패턴(220)의 제7 폭(W24)보다 클 수 있다.
이에 따라, 상면의 폭이 확장된 제2 도전 패턴(220)이 제공될 수 있다. 즉, 몇몇 실시예에 따른 칩 범프(200)는, 제1 솔더볼(230)이 제1 도전 패턴(210)의 측벽으로 흐르는 것을 방지하며, 제2 도전 패턴(220)과 제1 솔더볼(230) 사이의 접촉 면적을 넓힐 수 있다. 또한, 몇몇 실시예에 따른 칩 범프(200)는, 제2 도전 패턴(220) 상에 형성되는 제1 솔더볼(230)의 크기를 증가시켜 전기 저항을 개선할 수 있다.
도 1 및 도 7을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 도전 패턴(210)의 상면은 위로 볼록할 수 있다.
예를 들어, 제1 도전 패턴(210)의 상면은 도 1의 평탄면(210P)을 포함하지 않을 수 있다. 예를 들어, 제1 도전 패턴(210)의 상면은 각각 위로 볼록한 제1 경사면(210S1) 및 제2 경사면(210S2)을 포함할 수 있고, 제1 경사면(210S1) 및 제2 경사면(210S2)은 서로 연결될 수 있다.
몇몇 실시예에서, 제1 도전 패턴(210)의 상면과 마찬가지로, 제2 도전 패턴(220)의 상면은 위로 볼록할 수 있다. 예를 들어, 제2 도전 패턴(220)의 평탄부(222)의 상면은 위로 볼록할 수 있다. 그러나, 몇몇 실시예에서, 제2 도전 패턴(220)의 상면의 곡률 반경은, 제1 도전 패턴(210)의 상면의 곡률 반경보다 클 수 있다.
도 1 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제2 도전 패턴(220)은 제1 도전 패턴(210)의 상면 및 측벽을 완전히 둘러쌀 수 있다. 예를 들어, 제1 도전 패턴(210)은 칩 패드(120) 및 제2 도전 패턴(220)에 의해 완전히 둘러싸일 수 있다.
몇몇 실시예에서, 제2 도전 패턴(220)은 칩 패드(120) 및 칩 절연막(130)과 접촉할 수 있다. 예를 들어, 제1 도전 패턴(210)은 제1 개구부(O1)의 일부를 채울 수 있고, 제2 도전 패턴(220)은 제1 개구부(O1)의 나머지 일부를 채울 수 있다. 이에 따라, 제2 도전 패턴(220)의 제1 돌출부(224) 및 제2 돌출부(226)는, 칩 패드(120)의 상면까지 연장될 수 있다. 또한, 제1 도전 패턴(210)의 최하면과 제2 도전 패턴(220)의 최하면은 동일 평면 상에 배치될 수 있다.
이하에서, 도 9 및 도 10을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명한다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 10은 도 9의 제2 영역(R2)을 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 패키지용 기판(300)을 더 포함한다.
패키지용 기판(300)은 예를 들어, 인쇄 회로 기판(PCB; Printed Circuit Board) 또는 세라믹 기판일 수 있다.
패키지용 기판(300)은 회로 패턴(310), 제1 절연막(320), 제2 절연막(330), 제1 접속 패드(322), 제2 접속 패드(332), 제2 솔더볼(325), 제1 몰드막(410) 및 제2 몰드막(420)을 포함할 수 있다.
회로 패턴(310)은 패키지용 기판(300)의 전기적인 회로를 구성할 수 있다. 제1 절연막(320)은 회로 패턴(310) 상에 형성될 수 있고, 제2 절연막(330)은 회로 패턴(310) 아래에 형성될 수 있다.
제1 접속 패드(322)는 제1 절연막(320) 내에 형성될 수 있다. 제1 접속 패드(322)는 패키지용 기판(300) 내에 형성되는 전기적인 회로, 예를 들어, 회로 패턴(310)과 연결될 수 있다. 즉, 제1 접속 패드(322)는 패키지용 기판(300)의 회로 패턴(310)이 외부로 연결되는 부분일 수 있다.
예를 들어, 제1 접속 패드(322)는 제2 솔더볼(325)과 접속될 수 있다. 이에 따라, 패키지용 기판(300)은 제2 솔더볼(325)을 통해 다른 기판 등과 전기적으로 연결될 수 있다. 예를 들어, 패키지용 기판(300)은 제2 솔더볼(325)을 통해 다른 패키지용 기판과 전기적으로 연결될 수 있다. 또는, 패키지용 기판(300)은 제2 솔더볼(325)을 통해 모듈 보드(module board) 또는 주 회로 보드(main circuit board) 등과 전기적으로 연결될 수 있다.
제2 접속 패드(332)는 제2 절연막(330) 내에 형성될 수 있다. 제2 접속 패드(332)는 패키지용 기판(300) 내에 형성되는 전기적인 회로, 예를 들어, 회로 패턴(310)과 연결될 수 있다. 즉, 제2 접속 패드(332)는 패키지용 기판(300)의 회로 패턴(310)이 외부로 연결되는 부분일 수 있다.
반도체 칩(100)은 패키지용 기판(300)에 실장될 수 있다. 예를 들어, 반도체 칩(100)은 플립 칩 본딩에 의하여 패키지용 기판(300) 상에 실장될 수 있다.
칩 범프(200)는, 반도체 칩(100)과 패키지용 기판(300) 사이에서, 반도체 칩(100)과 패키지용 기판(300)을 전기적으로 연결할 수 있다. 예를 들어, 도 10에 도시된 것처럼, 칩 범프(200)의 제1 도전 패턴(210)은 반도체 칩(100)의 칩 패드(120)와 접속될 수 있다. 또한, 칩 범프(200)의 제1 솔더볼(230)은 패키지용 기판(300)의 제2 접속 패드(332)와 접속될 수 있다.
제1 몰드막(410)은 반도체 칩(100)과 패키지용 기판(300) 사이에서, 칩 범프(200)를 둘러쌀 수 있다. 이에 따라, 제1 몰드막(410)은 칩 범프(200)를 보호할 수 있다.
제2 몰드막(420)은 패키지용 기판(300) 상에 형성될 수 있다. 또한, 제2 몰드막(420)은 반도체 칩(100) 및 제1 몰드막(410)을 둘러쌀 수 있다. 이에 따라, 제1 몰드막(410)은 반도체 칩(100)을 보호할 수 있다.
도 9에서, 제2 몰드막(420)이 반도체 칩(100)의 상면을 덮는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 몰드막(420)은 반도체 칩(100)의 측벽을 덮으며, 반도체 칩(100)의 상면을 노출시킬 수도 있다.
제1 몰드막(410) 및 제2 몰드막(420)은 예를 들어, 에폭시 몰딩 컴파운드(EMC; Epoxy Molding Compound) 또는 폴리이미드(polyimide) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 몰드막(410)은 칩 범프(200)를 둘러싸므로, 제1 도전 패턴(210)의 높이는, 제1 몰드막(410)으로부터 멀어짐에 따라 증가할 수 있다. 예를 들어, 제1 도전 패턴(210)의 상면과 제2 도전 패턴(220)의 상면 사이의 거리인 제1 높이(H11)는, 제1 몰드막(410)으로부터 멀어짐에 따라 증가할 수 있다.
또한, 제2 도전 패턴(220)의 높이는, 제1 몰드막(410)으로부터 멀어짐에 따라 감소할 수 있다. 예를 들어, 제1 도전 패턴(210)의 하면과 제2 도전 패턴(220)의 하면 사이의 거리인 제2 높이(H21)는, 제1 몰드막(410)으로부터 멀어짐에 따라 증가할 수 있다.
이하에서, 도 1 내지 도 21을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 11 내지 도 21은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 반도체 기판(110) 및 칩 패드(120)를 포함하는 반도체 칩(100)을 제공한다.
칩 패드(120)는 예를 들어, 반도체 기판(110) 상에 형성될 수 있다. 또한, 복수의 칩 패드(120)가 반도체 기판(110) 상에 형성될 수 있다. 칩 패드(120)는 도전 물질을 포함할 수 있다. 칩 패드(120)는 반도체 기판(110) 내에 형성되는 전기적인 회로, 예를 들어, 회로 패턴 등과 전기적으로 연결될 수 있다.
도 12를 참조하면, 반도체 기판(110) 및 칩 패드(120) 상에 칩 절연막(130)을 형성한다.
칩 절연막(130)은 칩 패드(120)의 일부를 노출시킬 수 있다. 예를 들어, 칩 절연막(130)은, 칩 패드(120)의 상면의 일부를 노출시키는 제1 개구부(O1)를 포함할 수 있다. 예를 들어, 제1 개구부(O1)의 제6 폭(W31)은 칩 패드(120)의 폭보다 작게 형성될 수 있다. 제1 개구부(O1)는 예를 들어, 포토리소그래피(photolithography) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 13을 참조하면, 칩 패드(120) 및 칩 절연막(130) 상에 레지스트막(140)을 형성한다. 이에 따라, 제1 개구부(O1)를 채우는 레지스트막(140)이 형성될 수 있다.
레지스트막(140)은 예를 들어, 감광성 포토레지스트(photoresist)를 포함할 수 있다.
도 14를 참조하면, 레지스트막(140)을 패터닝하여 레지스트 패턴(140P)을 형성한다.
레지스트 패턴(140P)은 칩 패드(120)의 일부를 노출시킬 수 있다. 예를 들어, 레지스트 패턴(140P)은, 칩 패드(120)의 상면의 일부를 노출시키는 제2 개구부(O2)를 포함할 수 있다. 제2 개구부(O2)는 예를 들어, 포토리소그래피 공정에 의해 형성될 수 있다.
도 14에서, 제2 개구부(O2)의 제9 폭(W32)은 제1 개구부(O1)의 제6 폭(도 12의 W31)과 동일한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 개구부(O2)의 제9 폭(W32)은 제1 개구부(O1)의 제6 폭(W31)보다 크게 형성될 수도 있다.
또한, 도 14에서, 칩 절연막(130)의 측벽과 레지스트 패턴(140P)의 측벽은 정렬되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 레지스트 패턴(140P)의 일부의 측벽은 칩 절연막(130)의 측벽보다 인입되어, 칩 절연막(130)의 상면의 일부를 노출시킬 수 있다. 또는, 예를 들어, 레지스트 패턴(140P)의 일부의 측벽은 칩 절연막(130)의 측벽보다 돌출되어, 칩 절연막(130)의 측벽을 덮을 수 있다.
도 15 및 도 16을 참조하면, 제2 개구부(O2)의 일부를 채우는 제1 도전 패턴(210)을 형성한다. 참고적으로, 도 16은 도 15의 제3 영역(R3)을 확대한 확대도이다.
이에 따라, 칩 패드(120) 상에서 칩 패드(120)와 접촉하는 제1 도전 패턴(210)이 형성될 수 있다. 제1 도전 패턴(210)은 제2 개구부(O2)를 채우도록 형성되므로, 제1 도전 패턴(210)의 측벽은 칩 절연막(130)의 측벽 또는 레지스트 패턴(140P)의 측벽에 의해 정의될 수 있다.
제1 도전 패턴(210)은 예를 들어, 구리(Cu)를 포함할 수 있다. 예를 들어, 전기 도금(electroplating) 공정을 이용하여 구리(Cu)를 포함하는 제1 도전 패턴(210)을 형성할 수 있다.
도 17 및 도 18을 참조하면, 제1 도전 패턴(210)에 대해 화학적 식각 공정을 수행한다. 참고적으로, 도 18은 도 17의 제4 영역(R4)을 확대한 확대도이다.
예를 들어, 제1 도전 패턴(210)을 선택적으로 식각하는 화학적 식각 공정을 수행할 수 있다. 예를 들어, 제1 도전 패턴(210)이 구리(Cu)를 포함하는 경우에, 구리(Cu)에 대해 높은 식각 선택비를 갖는 에천트(etchant)를 이용하여 화학적 식각을 수행할 수 있다.
상기 화학적 식각 공정에서, 상기 에천트는 제1 도전 패턴(210)과 레지스트 패턴(140P)의 경계 사이로 침투할 수 있다. 이러한 경우에, 레지스트 패턴(140P)에 인접하는 제1 도전 패턴(210)의 상부의 일부가 집중적으로 식각될 수 있다.
이에 따라, 도 18에 도시된 것처럼, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 상부의 폭이 감소하는 제1 도전 패턴(210)이 형성될 수 있다. 예를 들어, 제1 경사면(210S1)과 제2 경사면(210S2) 사이의 거리인 제1 폭(W11)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 감소할 수 있다.
또한, 제1 도전 패턴(210)의 양 측벽으로부터 멀어짐에 따라 높이가 증가하는 제1 도전 패턴(210)이 형성될 수 있다. 예를 들어, 제1 도전 패턴(210)의 하면과 제2 도전 패턴(220)의 하면 사이의 거리인 제1 높이(H11)는, 제1 도전 패턴(210)의 양 측벽으로부터 멀어짐에 따라 증가할 수 있다.
도 18에서, 제1 도전 패턴(210)의 상면은 평탄부(222)를 포함하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 상기 화학적 식각 공정의 특성에 따라, 제1 도전 패턴(210)의 상면은 위로 볼록한 모양을 가질 수도 있다.
또한, 도 18에서, 칩 패드(120)는 노출되지 않는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 상기 화학적 식각 공정의 특성에 따라, 제1 도전 패턴(210)이 더 식각되어 칩 패드(120)가 노출될 수도 있다.
도 19 및 도 20을 참조하면, 제1 도전 패턴(210) 상에 제2 도전 패턴(220)을 형성한다. 참고적으로, 도 20은 도 19의 제5 영역(R5)을 확대한 확대도이다.
예를 들어, 제1 도전 패턴(210)의 상면을 따라 연장되는 제2 도전 패턴(220)을 형성할 수 있다. 이에 따라, 제1 돌출부(224), 제2 돌출부(226) 및 평탄부(222)를 포함하는 제2 도전 패턴(220)이 형성될 수 있다.
예를 들어, 제1 돌출부(224)의 제1 외측벽(224S)과 제1 경사면(210S1) 사이의 거리인 제3 폭(W22)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다.
예를 들어, 제2 돌출부(226)의 제2 외측벽(226S)과 제2 경사면(210S2) 사이의 거리인 제4 폭(W23)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다.
몇몇 실시예에서, 제2 도전 패턴(220)은 제2 개구부(O2)의 다른 일부를 채우도록 형성될 수 있다. 이에 따라, 제2 도전 패턴(220)의 측벽은 칩 절연막(130)의 측벽 또는 레지스트 패턴(140P)의 측벽에 의해 정의될 수 있다.
제2 도전 패턴(220)은 제1 솔더볼(230)과의 젖음성(wettability)이 낮은 물질을 포함할 수 있다. 예를 들어, 제2 도전 패턴(220)은 니켈(Ni), 주석(Sn) 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 전기 도금 공정을 이용하여 니켈(Ni)을 포함하는 제2 도전 패턴(220)을 형성할 수 있다.
도 20에서, 평탄부(222)의 상면은 반도체 기판(110)의 상면과 실질적으로 평행한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 도전 패턴(210)의 형상 또는 전기 도금 공정의 특성에 따라, 평탄부(222)의 상면은 위로 볼록한 모양을 가질 수도 있다.
도 21을 참조하면, 제2 도전 패턴(220) 상에 제1 솔더볼(230)을 형성한다.
제1 솔더볼(230)의 하부는 제2 개구부(O2)의 나머지 일부를 채우도록 형성될 수 있다. 이에 따라, 제1 솔더볼(230)의 하부의 측벽은 칩 절연막(130)의 측벽 또는 레지스트 패턴(140P)의 측벽에 의해 정의될 수 있다.
제1 솔더볼(230)은 솔더 재질의 물질을 포함할 수 있다. 예를 들어, 제1 솔더볼(230)은 납(Pb), 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 은(Ag) 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 전기 도금 공정을 이용하여 제1 솔더볼(230)을 형성할 수 있다.
이어서, 도 1 및 도 2를 참조하면, 레지스트 패턴(140P)을 제거한다.
레지스트 패턴(140P)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 9 및 도 10을 참조하면, 패키지용 기판(300) 상에 반도체 칩(100)을 실장한다.
반도체 칩(100)과 패키지용 기판(300)은 칩 범프(200)에 의해 전기적으로 연결될 수 있다. 패키지용 기판(300) 상에 반도체 칩(100)을 실장하는 것은 예를 들어, 솔더링 공정에 의해 수행될 수 있다.
이에 따라, 몇몇 실시예에 따른 반도체 패키지가 제조될 수 있다.
도 22 내지 도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 22 및 도 23은 도 15 및 도 16 이후의 공정을 설명하기 위한 도면이다.
도 22 및 도 23을 참조하면, 레지스트 패턴(140P)을 수축시킨다. 참고적으로, 도 23은 도 22의 제6 영역(R6)을 확대한 확대도이다.
예를 들어, 가열 공정에 이은 냉각 공정을 수행하여, 레지스트 패턴(140P)을 수축시킬 수 있다. 예를 들어, 도 15 및 도 16에 따른 결과물을 40℃ 내지 60℃ 온도의 제1 용액에 침지시켜 가열한 후, 0℃ 내지 10℃ 온도의 제2 용액에 침지시켜 냉각시킬 수 있다. 상기 제1 용액 및 상기 제2 용액은 탈이온화수(DIW)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 이에 따라, 레지스트 패턴(140P)은 수축될 수 있다.
몇몇 실시예에서, 레지스트 패턴(140P)은 수축되어, 제1 도전 패턴(210)과 레지스트 패턴(140P) 사이에 갭(G)을 형성할 수 있다. 예를 들어, 제1 도전 패턴(210)의 상부의 측벽과 접촉하는 레지스트 패턴(140P)의 측벽의 일부가 탈리되어, 제1 도전 패턴(210)과 레지스트 패턴(140P) 사이에 갭(G)이 형성될 수 있다.
도 24 및 도 25를 참조하면, 제1 도전 패턴(210)에 대해 화학적 식각 공정을 수행한다. 참고적으로, 도 25는 도 24의 제7 영역(R7)을 확대한 확대도이다.
예를 들어, 제1 도전 패턴(210)을 선택적으로 식각하는 화학적 식각 공정을 수행할 수 있다. 예를 들어, 제1 도전 패턴(210)이 구리(Cu)를 포함하는 경우에, 구리(Cu)에 대해 높은 식각 선택비를 갖는 에천트(etchant)를 이용하여 화학적 식각을 수행할 수 있다.
상기 화학적 식각 공정에서, 상기 에천트는 제1 도전 패턴(210)과 레지스트 패턴(140P)의 경계 사이로 침투할 수 있다. 도 24의 갭(G)을 통해, 상기 에천트는 보다 용이하게 제1 도전 패턴(210)과 레지스트 패턴(140P)의 경계 사이로 침투할 수 있다.
상기 화학적 식각 공정을 수행하는 것은, 도 17 및 도 18을 참조하여 설명한 것과 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
도 26 및 도 27을 참조하면, 제1 도전 패턴(210) 상에 제2 도전 패턴(220)을 형성한다. 참고적으로, 도 27은 도 26의 제8 영역(R8)을 확대한 확대도이다.
예를 들어, 제1 도전 패턴(210)의 상면을 따라 연장되는 제2 도전 패턴(220)을 형성할 수 있다. 이에 따라, 제1 돌출부(224), 제2 돌출부(226) 및 평탄부(222)를 포함하는 제2 도전 패턴(220)이 형성될 수 있다.
몇몇 실시예에서, 제2 도전 패턴(220)은 제2 개구부(O2)의 다른 일부를 채우도록 형성될 수 있다. 이에 따라, 제2 도전 패턴(220)의 측벽은 칩 절연막(130)의 측벽 또는 레지스트 패턴(140P)의 측벽에 의해 정의될 수 있다.
이에 따라, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 폭이 증가하는 제2 도전 패턴(220)이 형성될 수 있다.
예를 들어, 제1 돌출부(224)의 제1 외측벽(224S)과 제2 돌출부(226)의 제2 외측벽(226S) 사이의 거리인 제7 폭(W24)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 또한, 평탄부(222)의 양 측벽 사이의 거리인 제8 폭(W25)은, 반도체 기판(110)의 상면으로부터 멀어짐에 따라 증가할 수 있다. 또한, 제2 도전 패턴(220)의 제8 폭(W25)은, 제2 도전 패턴(220)의 제7 폭(W24)보다 클 수 있다.
이어서, 도 21을 이용하여 설명한 것과 유사하게, 제2 도전 패턴(220) 상에 제1 솔더볼(230)을 형성한다. 이어서, 도 1 및 도 2를 이용하여 설명한 것과 유사하게, 레지스트 패턴(140P)을 제거한다. 이어서, 도 9 및 도 10을 이용하여 설명한 것과 유사하게, 패키지용 기판(300) 상에 반도체 칩(100)을 실장한다.
이에 따라, 몇몇 실시예에 따른 반도체 패키지가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 칩 110: 반도체 기판
120: 칩 패드 130: 칩 절연막
200: 칩 범프 210: 제1 도전 패턴
220: 제2 도전 패턴 230: 제1 솔더볼
300: 패키지용 기판 410: 제1 몰드막
420: 제2 몰드막

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상의 제1 도전 패턴;
    상기 제1 도전 패턴의 상면을 따라 연장되는 제2 도전 패턴; 및
    상기 제2 도전 패턴 상의 솔더볼을 포함하고,
    상기 제1 도전 패턴의 상면은, 상기 반도체 기판의 상면에 대해 각각 경사를 갖는 제1 경사면 및 제2 경사면을 포함하고,
    상기 제1 경사면과 상기 제2 경사면 사이의 거리는, 상기 반도체 기판의 상면으로부터 멀어짐에 따라 감소하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 경사면 및 상기 제2 경사면은, 상기 제1 도전 패턴의 양 측벽으로부터 각각 연장되는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 경사면 및 상기 제2 경사면은 위로 볼록한(concave upward) 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제2 도전 패턴의 폭은, 상기 반도체 기판의 상면으로부터 멀어짐에 따라 증가하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 반도체 기판 상의 칩 패드와,
    상기 칩 패드의 상면의 일부를 노출시키는 개구부를 포함하는 칩 절연막을 더 포함하고,
    상기 제1 도전 패턴은 상기 개구부를 채우며 상기 칩 패드와 접촉하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 도전 패턴은 구리(Cu)를 포함하고, 상기 제2 도전 패턴은 니켈(Ni)을 포함하는 반도체 패키지.
  7. 반도체 기판;
    상기 반도체 기판 상의 제1 도전 패턴으로, 상면이 상기 반도체 기판의 상면에 대해 각각 경사를 갖는 제1 경사면 및 제2 경사면을 포함하는 제1 도전 패턴;
    상기 제1 도전 패턴 상에, 상기 제1 경사면을 따라 연장되는 제1 돌출부와, 상기 제2 경사면을 따라 연장되는 제2 돌출부를 포함하는 제2 도전 패턴; 및
    상기 제2 도전 패턴 상의 솔더볼을 포함하고,
    상기 제1 돌출부의 폭 및 상기 제2 돌출부의 폭은, 상기 반도체 기판의 상면으로부터 멀어짐에 따라 증가하는 반도체 패키지.
  8. 패키지용 기판;
    상기 패키지용 기판 상의 칩 범프;
    상기 칩 범프 상의 반도체 칩; 및
    상기 패키지용 기판과 상기 반도체 칩 사이에서, 상기 칩 범프를 둘러싸는 제1 몰드막을 포함하고,
    상기 칩 범프는,
    상기 반도체 칩과 접촉하는 제1 도전 패턴과,
    상기 패키지용 기판과 접촉하는 솔더볼과,
    상기 제1 도전 패턴과 상기 솔더볼 사이의 제2 도전 패턴을 포함하고,
    상기 제1 도전 패턴의 하면과 상기 제2 도전 패턴의 하면 사이의 거리는, 상기 제1 몰드막으로부터 멀어짐에 따라 감소하다가 증가하는 반도체 패키지.
  9. 반도체 기판을 제공하고,
    상기 반도체 기판 상에, 개구부를 포함하는 레지스트 패턴을 형성하고,
    상기 개구부의 일부를 채우는 제1 도전 패턴을 형성하고,
    상기 제1 도전 패턴에 대해 화학적 식각을 수행하고,
    상기 제1 도전 패턴 상에 제2 도전 패턴을 형성하고,
    상기 제2 도전 패턴 상에 솔더볼을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 도전 패턴을 형성한 후 및 상기 화학적 식각을 수행하기 전에, 상기 레지스트 패턴을 수축시키는 것을 더 포함하는 반도체 패키지의 제조 방법.
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