KR20190064691A - 위상 단락 스위치 - Google Patents

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KR20190064691A
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아론 브레넌
다니엘 제이. 알렌
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Abstract

ADC(analog-to-digital converter)는 마이크로폰으로부터 입력을 수신할 때 바람직하지 않은 영향들을 감지 및/또는 보상하는 능력들을 포함할 수 있다. 예를 들어, 감지 노드가 차동 입력들 사이에 제공될 수 있으며, 그 감지 노드는 2 이상의 스위치들에 의해 차동 입력들로부터 분리된다. 감지 노드는 차동 입력들의 평균 전압의 측정을 허용할 수 있다. 평균 전압은 차동 입력들에 커플링되는 샘플링 커패시터들을 샘플링하기 위해 스위치들을 활성화하여 획득될 수 있다. 평균 전압은 CM(common mode) 데이터로서 사용될 수 있다. 제어기는 DM(differential mode) 데이터와 함께 CM 데이터를 수신하고, 마이크로폰 인터페이스에서의 DC 또는 AC 미스매치와 같은 바람직하지 않은 영향들을 결정하도록 CM 및 DM 데이터를 사용할 수 있다. 그 후, 제어기는 바람직하지 않은 영향들을 감소 또는 제거하기 위해 차동 입력들에 보상을 적용하기 위한 신호를 생성할 수 있다.

Description

위상 단락 스위치{PHASE SHORTING CIRCUIT}
[0001] 본 출원은, Zanbaghi 등에 의해, 2015 8월 14일 출원되고 발명의 명칭이 "Dual Processing Paths for Differential Mode and Common Mode Signals for an Adaptable Analog-To-Digital Converter(ADC) Topology"의 미국 특허 출원 번호 제14/826,996호의 일부 계속 출원인, Zanbaghi 등에 의해, 2016년 8월 12일 출원되고 발명의 명칭이 "Phase Shorting Switch"인 미국 특원 번호 제15/236,163호를 우선권으로 주장하며, 이로써 이들 각각은 인용에 의해 본원에 포함된다.
[0002] 본 개시는 ADC(analog-to-digital converter)들에 관한 것이다. 보다 구체적으로, 본 개시의 일부들은 상이한 입력 디바이스 구성들로 동작하도록 ADC들을 적응시키는 것에 관한 것이다.
[0003] 마이크로폰들은 마이크로폰 주위 환경의 노이즈들 및 사운드들을 나타내는 전기 신호들을 생성한다. 마이크로폰들은, 사운드 및 특히, 스피치(speech)가 사람과 전자 디바이스 사이에 그리고 전자 디바이스를 통해 사람 대 다른 사람의 상호작용의 가장 중요한 방식들 중 하나이기 때문에, 다수의 전자 디바이스들에 대해 중요한 디바이스들이다. 일반적으로, 마이크로폰들은 아날로그 신호를 생성하지만, 전자 디바이스들 내의 프로세서들은 일반적으로 디지털 신호들 상에서 동작하는 디지털 컴포넌트들이다. 따라서, 마이크로폰의 아날로그 신호들은 전자 디바이스 내에서의 추가 프로세싱을 위해 디지털 신호들로 변환되어야 한다. 예를 들어, 아날로그 마이크로폰 출력은, 개개인의 스피치가 하나의 셀룰러 전화에서 다른 셀룰러 전화로 송신되도록 허용하기 위해 디지털 신호로 변환될 수 있다. 다른 예에서, 아날로그 마이크로폰 출력은 셀룰러 전화가 사용자로부터의 스피치 커맨드들을 검출하도록 허용하기 위해 디지털 신호로 변환될 수 있다. 아날로그 신호를 디지털 신호로 변환하기 위해 마이크로폰에 커플링된 컴포넌트는 ADC(analog-to-digital converter)이다.
[0004] 따라서, ADC들은 전자 디바이스에서 중요한 컴포넌트들이다. ADC들의 사용에 있어 하나의 문제는, 마이크로폰과 ADC 사이의 커플링 구성이, ADC가 마이크로폰 출력의 디지털 표현을 생성하기 위해 마이크로폰의 아날로그 출력을 프로세싱하는 방법을 변경한다는 것이다. 즉, ADC는 ADC에 커플링되는 특정 마이크로폰과 매칭되어야 한다. 이 제약은, 사용자가 자신의 전자 디바이스들과 함께 임의의 마이크로폰을 사용하는 능력을 방해한다. 추가로, 이러한 제약은, 공급 부족들로 인해 제조자가 상이한 마이크로폰들을 교체하는 능력을 방해한다. 일부 상이한 커플링 구성들이 도 1a 내지 도 1d에서 도시된다.
[0005] 마이크로폰들은 완전-차동(fully-differential; FD) 또는 의사-차동(pseudo-differential; PD)이며, ADC(analog-to-digital converter)에 AC-커플링 또는 DC-커플링된다. 따라서, ADC로부터의 상이한 동작들 및 ADC와의 인터페이스들을 필요로 하는 적어도 4개의 상이한 마이크로폰 토폴로지 구성들이 존재한다. 도 1a는 마이크로폰 및 ADC에 대한 AC-커플링 완전-차동 구성(AC-coupled fully-differential configuration)을 도시한다. 마이크로폰(102)은 출력들(104 및 106)을 제공할 수 있다. 출력들(104 및 106)은 또한 마이크로폰(102)에 의해 캡처된 사운드들의 디지털 표현을 포함하는 Dout 디지털 신호를 생성하는 ADC(108)에 대한 입력들이다. 도 1a와 같은 AC-커플링 구성들에서, 커패시터들(112 및 114)이 마이크로폰(102)과 ADC(108) 사이에 커플링된다. 커패시터들(112 및 114)은, ADC(108)의 입력 임피던스와 함께, 마이크로폰(102)으로부터의 DC 신호들이 ADC(108)에 도달하는 것을 차단하기 위한 고역-통과 필터를 생성한다. 커패시터들(112 및 114)은 ADC(108)와 함께, 칩에 통합되거나 ADC(108)를 포함하는 칩과 별개일 수 있다. 어느 경우든, 커패시터들(112 및 114)은 전자 디바이스의 공간을 소비하며, 이는 전자 디바이스의 치수들 및 두께들을 증가시킨다. 도 1a와 유사하게, 도 1b는 마이크로폰 및 ADC에 대한 AC-커플링 의사-차동 구성(AC-coupled pseudo-differential configuration)을 도시한다. 도 1b의 의사-차동 구성(120)은 도 1a의 완전-차동 구성(110)과 유사하지만, 마이크로폰(102)의 한 단자가 노드(116)에 접지된다.
[0006] 도 1a 및 1b의 AC-커플링 토폴로지에 대안적으로, DC-커플링 토폴로지가 ADC와 마이크로폰을 인터페이싱하도록 구현될 수 있다. DC-커플링 마이크로폰 토폴로지들은 커패시터들(112 및 114)이 마이크로폰 출력들의 DC 값을 차단하도록 요구하지 않는다. 커패시터들을 제거하는 것은 비용 및 크기를 감소시키지만, ADC가 완전-차동(FD) 및 의사-차동(PD) 마이크로폰들과 호환 가능하게 하기 위해 추가의 프로세싱을 요구한다. 도 1c 및 도 1d는 각각, DC-커플링 완전-차동(FD) 구성(130) 및 DC-커플링 의사-차동(PD) 구성(140)을 예시한다. 추가의 프로세싱의 일 예는, 완전-차동(FD) 마이크로폰(102)이 Vin 및 Vip의 출력 값들을 제공할 수 있지만, 이들 값들은 서로 그리고 또한, ADC의 올바른 동작을 위해 원하는 DC 값과 미스매칭(mismatch)할 수 있다. 부가적인 프로세싱을 요구하는 구성의 다른 예는, Vin 신호가 접지(116)에 연결되는 의사-차동(PD) 마이크로폰의 것이다. 이들 예들 둘 모두에서, ADC(108)는 도 1c 또는 도 1d의 마이크로폰 구성에 특정한 프로세싱을 적용해야 한다.
[0007] 위에서 설명된 바와 같이, 도 1a, 도 1b, 도 1c 및 도 1d에 도시된 마이크로폰 토폴로지의 4개의 구성들 각각은 상이한 동작 및 ADC와의 인터페이싱을 요구한다. 예를 들어, AC-커플링 마이크로폰들은 DC 신호들을 차단하기 위해 ADC의 입력에서 커패시터를 요구한다. 다른 예로서, AC-커플링 마이크로폰들은 입력들(Vin 및 Vip)의 DC 값들을 세팅하기 위해 ADC에 커플링되는 공통 모드 전압 생성기를 요구한다. 또 다른 예로서, DC-커플링 완전-차동 마이크로폰은 마이크로폰 입력 신호들을 원하는 DC 값에 매칭시키기 위한, ADC에 의한 프로세싱을 요구한다. 이러한 상이한 요건들로 인해, ADC는 통상적으로, 특정 마이크로폰 구성과 매칭하도록 설계되고, 그런 다음에는, 일반적으로 다른 마이크로폰 구성들에 대해 사용 가능하지 않다.
[0008] 추가로, 마이크로폰이 ADC와의 인터페이싱을 위해 차동 입력을 통해 커플링될 때 바람직하지 않은 영향들이 발생할 수 있다. 예를 들어, 완전-차동 입력들의 CM(common mode) 전압 값은 매칭되지 않을 수 있어서, 입력 노드(104)에서의 공통 모드는 입력 노드(106)에서의 공통 모드와 상이하다. 입력 CM 값들 사이의 임의의 미스매치는 ADC의 컴포넌트들을 클리핑(clip)하고 포화시킬 수 있는 차동 신호로 치환될 수 있다. 다른 예로서, 차동 입력들 사이의 AC 신호 진폭 미스매치는 ADC에서 유사한 클리핑 및 포화를 생성할 수 있다. 도 1e 내지 1g는 이러한 바람직하지 않는 영향들의 예들을 예시한다. 도 1e 내지 도 1g의 그래프들은, 도 1e에서 입력 전압들이 매칭되고, 도 1f에서 미스매칭된 CM 전압을 갖고 도 1g에서 미스매칭된 DM 전압을 가질 때 변조기 출력과 함께 차동 입력 신호들을 예시한다. 도 1f 및 도 1g의 미스매칭된 CM 및 미스매칭된 DM 예들 둘 모두는 각각, ADC 내에서 양자화기 포화 또는 클리핑, 이에 따른 열등한 ADC 성능을 초래할 수 있다. 도 1f의 미스매칭된 CM에서, 변조기 출력은 입력 CM 미스매치 값의 절반(ΔVCM/2)과 대략 동일한 DC 시프트(132)를 경험한다. 도 1g의 AC 진폭 미스매치에서, 출력 코드 상에 어떠한 오프셋 시프트도 없지만, 미스매치는 양자화기에서 대칭 클리핑을 초래할 수 있는 이득 스케일링(gain scaling)을 야기한다.
[0009] FD(fully-differential) 동작 동안 바람직하지 않은 영향들이 위에서 설명되었지만, 바람직하지 않은 영향들은 또한, 하나의 입력이 접지에 커플링되고 다른 입력이 신호(Vip = Vcmi + Vdm)를 생성하는 PD(pseudo-differential) 동작 동안 발생할 수 있다. PD(pseudo-differential) 동작에서, ADC의 컴포넌트들의 차동 출력들 간의 밸런싱되지 않는 DC 시프트는 예컨대, 짝수 고조파들에 의해 야기되는 스윙에 의한 왜곡(swing-driven distortion)을 야기할 수 있다. 이러한 바람직하지 않은 영향들은 또한 열등한 ADC 성능을 초래한다.
[0010] 여기에 언급된 단점들은 단지 대표적인 것이며, 특히 모바일 전화들과 같은 소비자-레벨 디바이스들에서 사용되는 ADC들에 대해 개선된 전기 컴포넌트들에 대한 요구가 존재한다는 것을 단순히 강조하기 위해 포함된다. 본원에서 설명된 실시예들은 소정의 단점들을 해결하지만 여기서 설명된 또는 당업계에 알려진 각각의 그리고 모든 단점을 반드시 해결하는 것은 아니다.
[0011] ADC(analog-to-digital converter)는 특정 실시예들에서, 마이크로폰 구성을 자동으로 결정하고 결정된 마이크로폰 구성과 매칭하도록 동작을 조정하게 구성될 수 있다. 따라서, 단일 ADC 디바이스가 ADC 입력에서 마이크로폰의 구성에 관계없이 사용될 수 있다. 이 ADC 구성은, 마이크로폰을 선택하기 전에 사용자가 전자 디바이스의 ADC 설계에 익숙하지 않은 것을 허용한다. 이 ADC 구성은, 제조자가 하나의 ADC를 갖는 전자 디바이스를 제조하도록 허용하지만, 제조 동안 마이크로폰 구성을 또한 변경할 수 있다. 예를 들어, AC-커플링 완전-차동 마이크로폰들의 공급 부족이 발생하는 경우, 제조자는 전자 디바이스의 ADC를 또한 교체할 필요 없이, 일부 생산 로트들(production lots)에 대한 AC-커플링 의사-차동 마이크로폰들로 스위칭할 수 있다. 이 고려사항은 ADC가 전자 디바이스의 다른 컴포넌트들과 통합될 수 있기 때문에 중요(이는 생산 동안 마이크로폰 구성들을 변경하는 것은 전자 디바이스의 상당한 재설계를 초래할 수 있음을 의미함)하다.
[0012] 마이크로폰 구성을 결정하기 위해 ADC에서 마이크로폰 입력을 프로세싱하는 하나의 방법은, 2개의 프로세싱 경로들에서 마이크로폰 입력 신호를 프로세싱하는 것이며, 여기서 하나의 프로세싱 경로는 차동 입력 신호들 사이의 차이를 프로세싱하고 다른 프로세싱 경로는 차동 입력 신호들의 평균 값을 프로세싱한다. 이들 프로세싱 경로들의 출력들은 마이크로폰으로부터의 아날로그 신호를 나타내는 디지털 신호를 생성하도록 결합될 수 있다. 디지털 신호는 마이크로폰 주위의 환경에서의 오디오의 디지털 버전을 포함하지만 마이크로폰 토폴로지를 검출하고 검출된 마이크로폰 토폴로지와 매칭하도록 프로세싱 경로들의 양상들을 구성하는 데 또한 사용될 수도 있다. ADC를 위한 장치는 2개의 델타-시그마 변조기 루프들로서 2개의 프로세싱 경로들을 구현할 수 있다. 출력 디지털 신호로부터의 피드백은 DAC(digital-to-analog converter)에서 아날로그 신호들로 변환될 수 있다. 이들 DAC들의 동작은 마이크로폰 토폴로지에 기초하여 제어기에 의해 조정될 수 있다.
[0013] ADC(analog-to-digital converter)의 개선된 동작은 예를 들어, 엔터테인먼트 디바이스들, 예컨대, 오디오 또는 비디오 플레이어들, 스마트폰들, 태블릿 컴퓨터들 및 개인용 컴퓨터들을 포함하는 전자 디바이스에 유리할 수 있다. ADC는 이들 전자 디바이스들 내의 다수의 마이크로폰들 중 임의의 것에 커플링될 수 있다. ADC는 전자 디바이스 내에서 사용중인 마이크로폰 토폴로지를 검출하고 이에 적응할 수 있다. 이 설명이 마이크로폰들과 함께 사용되는 ADC들을 지칭하지만, 본원에서 설명된 ADC들의 실시예들은 마이크로폰 이외의 다른 아날로그 디바이스들에 커플링될 수 있고, ADC들은 유사한 방식으로 그 정보를 프로세싱할 수 있다. 즉, 본원에서 설명된 ADC(analog-to-digital converter)들은, 아날로그 신호를 제공하고, 그 아날로그 신호가 디지털 전자 기기에서 프로세싱될 필요가 있는 임의의 아날로그 디바이스에 커플링될 수 있다. 추가로, 본원에서 설명된 ADC들은 아날로그 신호들을 프로세싱하는 임의의 전자 디바이스에 사용될 수 있다. 예를 들어, 셀룰러 전화들과 같은 소비자 디바이스들의 동작이 설명될 수 있지만, ADC들은 오디오 장비와 같은 다른 컴포넌트들에 사용될 수 있다.
[0014] ADC는, 위에서 설명된 마이크로폰 인터페이스 구성을 검출할 수 있는 능력에 추가로 또는 이 능력 없이, 바람직하지 않은 영향들을 감지 및/또는 보상하는 능력을 포함할 수 있다. 예를 들어, 감지 노드가 차동 입력들 사이에 제공될 수 있으며, 여기서 감지 노드는 2 이상의 스위치들에 의해 차동 입력들로부터 분리된다. 감지 노드는 차동 입력들의 평균 전압의 측정을 허용할 수 있다. 평균 전압은 차동 입력들에 커플링되는 샘플링 커패시터들 상에 저장된 전하를 중성화(neutralize)하기 위해 스위치들을 활성화하여 획득될 수 있다. 평균 전압은 ADC의 동작에 관한 CM(common mode) 데이터로서 사용될 수 있다. 제어기는 DM(differential mode) 데이터와 함께 CM 데이터를 수신하고, 마이크로폰 인터페이스 또는 마이크로폰 신호들과 ADC(analog-to-digital converter) 간의 인터페이스에서의 DC 또는 AC 미스매치와 같은 바람직하지 않은 영향들을 결정하도록 CM 및 DM 데이터를 사용할 수 있다. 그 후, 제어기는 바람직하지 않은 영향들을 감소 또는 제거하기 위해, 예컨대, 보조 DAC(digital-to-analog converter)를 통해 차동 입력들에 보상을 적용하기 위한 신호를 생성할 수 있다.
[0015] 일 실시예에 따라, 입력 아날로그 신호를 출력 디지털 신호로 변환하기 위한 ADC(analog-to-digital converter)는, 입력 아날로그 신호를 표현하는 차동 신호의 제1 입력을 수신하기 위한 제1 입력 노드; 입력 아날로그 신호를 표현하는 차동 신호의 제2 입력을 수신하기 위한 제2 입력 노드; 기준 공통 모드 신호를 수신하기 위한 공통 모드 입력 노드; 제1 입력 노드에 커플링되고 제2 입력 노드에 커플링되는 제1 프로세싱 경로 ― 제1 프로세싱 경로는 수신된 차동 신호를 표시하는 제1 디지털 신호를, 제1 프로세싱 출력 노드에서 출력하도록 구성됨 ― ; 제1 입력 노드에 커플링되고 제2 입력 노드에 커플링되고 공통 모드 입력 노드에 커플링되는 제2 프로세싱 경로 ― 제2 프로세싱 경로는, 수신된 차동 신호의 평균값과 기준 공통 모드 신호 사이의 비교를 표시하는 제2 디지털 신호를, 제2 프로세싱 출력 노드에서 출력하도록 구성됨 ― ; 및 제1 프로세싱 경로의 제1 프로세싱 출력 노드 및 제2 프로세싱 경로의 제2 프로세싱 출력 노드에 커플링되는 결합기 모듈을 포함할 수 있고, 결합기 모듈은 제1 디지털 신호 및 제2 디지털 신호에 적어도 부분적으로 기초하여 출력 디지털 신호를 생성하도록 구성된다.
[0016] 소정의 실시예들에서, ADC(analog-to-digital converter)는 또한 제어기를 포함할 수 있으며, 이 제어기는, 출력 디지털 신호를 수신하고, 수신된 출력 디지털 신호에 적어도 부분적으로 기초하여, 제1 입력 노드 및 제2 입력 노드에 커플링되는 입력 디바이스의 커플링 구성을 결정하고, 결정된 커플링 구성에 적어도 부분적으로 기초하여 ADC(analog-to-digital converter)의 동작을 조정하도록 구성되고; 결합기 모듈에 커플링되는 제1 디지털 출력 데이터 노드는, 결합기 모듈에 커플링되는 제2 디지털 출력 데이터 노드를 또한 포함할 수 있고 ― 제1 디지털 출력 데이터 노드 및 제2 디지털 출력 데이터 노드에서의 출력은 출력 디지털 신호의 표현임 ― ; 제1 디지털 출력 데이터 노드에 커플링되고 제1 프로세싱 경로의 적어도 제1 입력에 커플링되는 제1 DAC(digital-to-analog converter)를 또한 포함할 수 있고; 그리고/또는 제2 디지털 출력 데이터 노드에 커플링되고 제1 프로세싱 경로의 적어도 제2 입력에 커플링되는 제2 DAC(digital-to-analog converter)를 또한 포함할 수 있고, 제어기는 제1 DAC 및 제2 DAC에 커플링되고, 수신된 디지털 출력 데이터에 적어도 부분적으로 기초하여, 제1 DAC 및 제2 DAC를 동작시키는 단계를 포함하는 단계들을 수행함으로써 ADC(analog-to-digital converter)의 동작을 조정하도록 추가로 구성된다.
[0017] 소정의 실시예들에서, 제어기는, 커플링 구성이 AC-커플링 완전-차동, AC-커플링 의사-차동, DC-커플링 완전-차동 및 DC-커플링 의사-차동 중 하나인 것으로 결정할 수 있고; 결합기 모듈은 제1 디지털 출력 데이터 노드 및 제2 디지털 출력 데이터 노드에서와 같이 출력 디지털 신호를 출력하도록 구성될 수 있고; 결합기 모듈은 제1 디지털 출력 데이터 노드에서, 제1 프로세싱 경로의 출력 및 제2 프로세싱 경로의 출력의 합계에 적어도 부분적으로 기초하여 제1 디지털 신호를 출력할 수 있고; 결합기는 제2 디지털 출력 데이터 노드에서, 제1 프로세싱 경로의 출력과 제2 프로세싱 경로의 출력 사이의 차이에 적어도 부분적으로 기초하여 제2 디지털 신호를 출력할 수 있고; 제1 프로세싱 경로는 제1 델타-시그마 변조기 루프를 포함할 수 있고; 제2 프로세싱 경로는 제2 델타-시그마 변조기를 포함할 수 있고; 그리고/또는 제1 입력 노드 및 제2 입력 노드는 차동 출력을 갖는 마이크로폰에 커플링되도록 구성될 수 있다.
[0018] 다른 실시예에 따라, 방법은, ADC(analog-to-digital converter)가, 아날로그 차동 신호의 제1 입력을 수신하는 단계; ADC(analog-to-digital converter)가, 아날로그 차동 신호의 제2 입력을 수신하는 단계; ADC(analog-to-digital converter)가, 제1 프로세싱 루프에서 제1 입력과 제2 입력 사이의 차이를 프로세싱하는 단계; ADC(analog-to-digital converter)가, 제2 프로세싱 루프에서 제1 입력과 제2 입력의 평균을 프로세싱하는 단계; 및 ADC(analog-to-digital converter)가, 아날로그 차동 신호를 표시하는 디지털 신호를 생성하도록 제1 프로세싱 루프의 프로세싱된 차이 및 제2 프로세싱 루프의 프로세싱된 평균을 결합하는 단계를 포함할 수 있다.
[0019] 일부 실시예들에서, 방법은, 제어기가, ADC(analog-to-digital converter)에 대한 제1 입력 및 제2 입력을 생성하는 입력 디바이스의 커플링 구성을 결정하는 단계를 더 포함할 수 있고; 제어기가, 결정된 커플링 구성에 적어도 부분적으로 기초하여 ADC(analog-to-digital converter)의 동작을 조정하는 단계를 더 포함할 수 있고; 결합된 디지털 신호의 제1 디지털 출력을 제1 아날로그 피드백 신호로 변환하는 단계를 더 포함할 수 있고; 제1 아날로그 피드백 신호를 제1 프로세싱 루프에 제공하는 단계를 더 포함할 수 있고; 결합된 디지털 신호의 제2 디지털 출력을 제2 아날로그 피드백 신호로 변환하는 단계를 더 포함할 수 있고; 그리고/또는 제1 아날로그 피드백 신호에 커플링된 제1 프로세싱 루프의 입력과 상이한 제1 프로세싱 루프의 입력에 제2 아날로그 피드백 신호를 제공하는 단계를 더 포함할 수 있다.
[0020] 소정의 실시예들에서, 커플링 구성을 결정하는 단계는, 입력 디바이스의 커플링 구성이 AC-커플링 완전-차동(AC-coupled fully-differential)이라고 결정하는 단계, 입력 디바이스의 커플링 구성이 AC-커플링 의사-차동이라고 결정하는 단계, 입력 디바이스의 커플링 구성이 DC-커플링 완전-차동이라고 결정하는 단계, 및 입력 디바이스의 커플링 구성이 DC-커플링 의사-차동(DC-coupled pseudo-differential)이라고 결정하는 단계 중 적어도 하나를 포함할 수 있고; 디지털 신호를 생성하기 위해 결합하는 단계는, 제1 프로세싱 경로의 출력 및 제2 프로세싱 경로의 출력의 합계에 적어도 부분적으로 기초하여 제1 디지털 신호를 출력하는 단계, 및/또는 제1 프로세싱 경로의 출력과 제2 프로세싱 경로의 출력 사이의 차이에 적어도 부분적으로 기초하여 제2 디지털 신호를 출력하는 단계를 포함할 수 있고; 제1 프로세싱 루프에서 프로세싱하는 단계는 제1 델타-시그마 변조기 루프에서의 프로세싱을 포함할 수 있고; 제2 프로세싱 루프에서 프로세싱하는 단계는 제2 델타-시그마 변조기 루프에서의 프로세싱을 포함할 수 있고; 그리고/또는 제1 입력을 수신하는 단계 및 제2 입력을 수신하는 단계는 차동 출력을 갖는 마이크로폰으로부터 입력들을 수신하는 단계를 포함할 수 있다.
[0021] 다른 실시예에 따라, 장치는, 아날로그 차동 신호의 제1 입력을 수신하기 위한 제1 입력 노드; 아날로그 차동 신호의 제2 입력을 수신하기 위한 제2 입력 노드; 디지털 출력 노드; 디지털 출력 노드에서, 의사-차동 신호일 수 있는 아날로그 차동 신호를 디지털 신호로 변환하도록 구성되는 ADC(analog-to-digital converter); 그리고/또는 아날로그-디지털 변환기에 커플링되는 제어기를 포함할 수 있다. ADC(analog-to-digital converter)는, 제1 입력과 제2 입력 사이의 차이를 프로세싱하도록 구성된 제1 프로세싱 루프; 제1 입력과 제2 입력의 평균을 프로세싱하도록 구성된 제2 프로세싱 루프; 및/또는 제1 프로세싱 루프의 출력을 수신하고, 제2 프로세싱 루프의 출력을 수신하고, 제1 프로세싱 루프의 출력 및 제2 프로세싱 루프의 출력에 적어도 부분적으로 기초하여, 디지털 신호를 생성하도록 구성된 결합기 모듈을 포함할 수 있다. 제어기는, ADC(analog-to-digital converter)에 대한 제1 입력 및 제2 입력을 생성하는 입력 디바이스의 커플링 구성을 결정하도록 구성되고 ― 결정된 구성은 디지털 신호에 적어도 부분적으로 기초함 ― ; 그리고/또는 결정된 커플링 구성에 적어도 부분적으로 기초하여 ADC(analog-to-digital converter)의 동작을 조정하도록 구성될 수 있다.
[0022] 소정의 실시예들에서, 결합기는 제1 컴포넌트 및 제2 컴포넌트를 포함하는 의사-차동 디지털 신호를 출력하도록 구성될 수 있고, 제1 컴포넌트는 제1 프로세싱 경로의 출력 및 제2 프로세싱 경로의 출력의 합계를 표시하는 디지털 데이터를 포함하고, 제2 컴포넌트는 제1 프로세싱 경로의 출력과 제2 프로세싱 경로의 출력 사이의 차이를 표시하는 디지털 데이터를 포함하고; 제1 프로세싱 경로는 제1 델타-시그마 변조기 루프에서의 프로세싱을 포함할 수 있고; 제2 프로세싱 경로는 제2 델타-시그마 변조기 루프에서의 프로세싱을 포함할 수 있고; 제1 입력 노드 및 제2 입력 노드는 마이크로폰 입력 노드를 포함할 수 있고; 그리고/또는 장치는 엔터테인먼트 디바이스, 스마트폰, 태블릿 컴퓨터 및 개인용 컴퓨터 중 적어도 하나일 수 있다.
[0023] 추가의 실시예에 따라, ADC(analog-to-digital converter)에 대한 공통 모드 및 차동 모드 미스매치들을 보상하는 방법은, 디지털 CM(common mode) 데이터 및 DM(differential mode) 데이터를 수신하는 단계; 및/또는 DAC(digital-to-analog converter)가 공통 모드 및 차동 모드 미스매치들 중 적어도 하나에 대해 ADC(analog-to-digital converter)에서 보상을 제공하도록 DAC(digital-to-analog converter)로의 출력을 위한 제어 신호를 생성하는 단계를 포함할 수 있다.
[0024] 소정의 실시예들에서, CM(common mode) 데이터를 수신하는 단계는 ADC(analog-to-digital converter)의 차동 입력 노드들 간의 DC 평균 전압 레벨 및/또는 AC 전압 레벨을 수신하는 단계를 포함할 수 있고, DC 평균 전압 레벨은 스위치들에 의해 차동 입력 노드들에 커플링되는 CM(common mode) 감지 노드로부터 수신되고; 방법은 또한, 차동 입력 노드들에 커플링되는 샘플링 커패시터들에서의 평균 전압 값을 획득하도록 스위치들을 활성화시키는 단계를 포함할 수 있고; DM(differential mode) 데이터를 수신하는 단계는 차동 입력 노드들 사이의 차이를 수신하는 단계를 포함할 수 있고, 차이는 ADC(analog-to-digital converter)의 양자화기로부터 수신되고; 그리고/또는 제어 신호를 생성하는 단계는 ADC(analog-to-digital converter)의 차동 입력 노드들에 커플링되는 마이크로폰의 구성을 결정하는 단계 및/또는 ADC(analog-to-digital converter)에서의 공통 모드 및 차동 모드 미스매치들을 결정하는 단계를 포함하고, 제어 신호를 생성하는 단계는 마이크로폰의 결정된 구성 및 결정된 공통 모드 및 차동 모드 미스매치들에 적어도 부분적으로 기초하여 제어 신호를 생성하는 단계를 포함한다.
[0025] 다른 실시예에 따라, 장치는 위에서 설명된 공통 모드 및 차동 모드 미스매치들을 보상하기 위한 방법을 포함하는 단계들을 수행함으로써 ADC(analog-to-digital converter)를 동작시키도록 구성된 제어기를 포함할 수 있다.
[0026] 추가의 실시예에 따라, 공통-모드 스위치드-커패시터 시스템(common-mode switched-capacitor system)의 2개의 입력 노드들에서 차동 입력 전압들의 평균을 감지하기 위한 방법은 차동 입력들을 스위치드-커패시터 시스템에 제공하는 단계를 포함할 수 있고, 적어도 2개의 샘플링 커패시터들은 2개의 입력 노드들 각각에 커플링되고; 그리고/또는 방법은 샘플링 노드에서 차동 입력들의 평균 전압을 획득하기 위해 2 이상의 스위치들을 동작시키는 단계를 포함할 수 있다. 방법은 또한, 평균 전압의 아날로그 값을, 스위치드-커패시터 시스템의 제어기로의 피드백을 위해 디지털 값으로 변환하는 단계 및/또는 출력 노드에서 생성된 평균 전압에 적어도 부분적으로 기초하여 차동 입력들에서의 바람직하지 않은 영향들을 보상하는 단계를 포함할 수 있다.
[0027] 다른 실시예에 따라, 장치는, 제1 입력 노드 및 제2 입력 노드를 포함하는 차동 입력; 제1 입력 노드에 커플링되는 제1 커패시터 및 제2 입력 노드에 커플링되는 제2 커패시터를 포함하는 적어도 2개의 샘플링 커패시터들; 제1 커패시터에 커플링되는 제1 스위치 및 제2 커패시터에 커플링되고 제1 스위치에 커플링되는 제2 스위치를 포함하는 적어도 2개의 스위치들; 및/또는 적어도 2개의 스위치들에 커플링되는 제어기를 포함할 수 있고, 제어기는, 제1 스위치와 제2 스위치 사이의 출력 노드에서의 차동 입력들의 평균 전압을 획득하도록 적어도 2개의 스위치들을 동작시키는 것을 포함하는 단계들을 수행하도록 구성된다. 일부 실시예들에서, 장치는 또한, 출력 노드에 커플링되고 제어기에 커플링되는 ADC(analog-to-digital converter)를 포함할 수 있고, ADC는 평균 전압에 기초하여 제어기에 CM(common mode) 데이터를 제공하도록 구성되고 그리고/또는 장치는 ADC(analog-to-digital converter)를 포함할 수 있고, 제어기는 추가로, 출력 노드에서 생성된 평균 전압에 적어도 부분적으로 기초하여 차동 입력에서의 미스매치를 보상하도록 ADC를 동작시키게 구성된다.
[0028] 전술한 것은, 후속하는 상세한 설명이 더 양호하게 이해될 수 있게 하기 위해, 본 발명의 실시예들의 소정의 특징들 및 기술적 이점들을 다소 광범위하게 약술하였다. 본 발명의 청구항들의 요지를 형성하는 부가적인 특성들 및 이점들이 아래에서 설명될 것이다. 개시된 개념 및 특정한 실시예가 동일하거나 유사한 목적들을 수행하기 위한 다른 구조들을 수정 또는 설계하기 위한 토대로서 용이하게 이용될 수 있다는 것이 당업자들에 의해 인지되어야 한다. 또한, 그러한 등가 구성들이 첨부된 청구항들에 기술된 바와 같은 본 발명의 사상 및 범위를 벗어나지 않는다는 것이 당업자들에 의해 인식되어야 한다. 부가적인 특징들은 첨부된 도면들과 관련하여 고려될 때 다음의 설명으로부터 더 잘 이해될 것이다. 그러나, 도면들의 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 발명을 제한하는 것으로 의도되지 않는다는 것이 명백히 이해될 것이다.
[0029] 개시된 시스템 및 방법들의 보다 완전한 이해를 위해, 첨부 도면들과 함께 취해진 다음의 설명에 대한 참조가 이제 이루어진다.
[0030] 도 1a는 완전-차동 AC-커플링 구성에서 ADC(analog-to-digital converter)에 커플링되는 마이크로폰을 예시하는 블록도이다.
[0031] 도 1b는 의사-차동 AC-커플링 구성에서 ADC(analog-to-digital converter)에 커플링되는 마이크로폰을 예시하는 블록도이다.
[0032] 도 1c는 완전-차동 DC-커플링 구성에서 ADC(analog-to-digital converter)에 커플링되는 마이크로폰을 예시하는 블록도이다.
[0033] 도 1d는 의사-차동 DC-커플링 구성에서 ADC(analog-to-digital converter)에 커플링되는 마이크로폰을 예시하는 블록도이다.
[0034] 도 1e는 ADC(analog-to-digital converter)의 변조기 디지털 출력 코드를 예시하는 그래프이다.
[0035] 도 1f는 미스매칭된 CM(common mode) 값들을 갖는 완전-차동 입력들을 갖는 ADC(analog-to-digital converter)의 변조기 디지털 출력 코드를 예시하는 그래프이다.
[0036] 도 1g는 미스매칭된 DM(differential mode) 값들을 갖는 완전-차동 입력들을 갖는 ADC(analog-to-digital converter)의 변조기 디지털 출력 코드를 예시하는 그래프이다.
[0037] 도 2는 본 개시의 일 실시예에 따라, 마이크로폰 토폴로지를 매칭시키기 위해 ADC(analog-to-digital converter)의 동작을 검출하고 조정하는 방법을 예시하는 흐름도이다.
[0038] 도 3은 본 개시의 일 실시예에 따라, 아날로그 신호들을 프로세싱하기 위한 2개의 프로세싱 경로들을 갖는 ADC(analog-to-digital converter)의 일부를 예시하는 블록도이다.
[0039] 도 4는 본 개시의 일 실시예에 따라, 2개의 프로세싱 경로들을 갖는 ADC(analog-to-digital converter)에서 아날로그 신호들을 디지털 신호들로 변환하는 방법을 예시하는 흐름도이다.
[0040] 도 5는 본 개시의 일 실시예에 따라, 2개의 프로세싱 경로들을 갖는 아날로그-디지털 변환기의 일부를 예시하는 개략적인 회로도이다.
[0041] 도 6은 본 개시의 일 실시예에 따라, ADC(analog-to-digital converter)의 피드백 경로로부터 DAC(digital-to-analog converter)들을 예시하는 개략적인 회로도이다.
[0042] 도 7은 본 개시의 일 실시예에 따라 구성된 5-비트 ADC(analog-to-digital converter)로부터의 예시적인 출력들을 도시하는 테이블이다.
[0043] 도 8은 본 개시의 일 실시예에 따라, 상이한 토폴로지들의 마이크로폰들을 동작시킬 수 있는 ADC(analog-to-digital converter)를 갖는 전자 디바이스를 도시하는 예시이다.
[0044] 도 9는 본 개시의 일 실시예에 따라, 감지 노드를 제공하도록 구성된 단락 위상 스위치들을 갖는 ADC(analog-to-digital converter)에 대한 프론트-엔드 스위치들을 예시하는 개략적인 회로도이다.
[0045] 도 10은 본 개시의 일 실시예에 따라, ADC(analog-to-digital converter)에 대한 인터페이스 검출 및 보상을 예시하는 개략적인 회로도이다.
[0046] 도 11은 본 개시의 일 실시예에 따라, 마이크로폰 구성을 결정하고 미스매치 보상을 적용하기 위한 예시적인 방법의 예시하는 흐름도이다.
[0047] 도 12는 본 개시의 일 실시예에 따라, ADC(analog-to-digital converter)에서의 바람직하지 않은 영향들을 보상하기 위한 예시적인 방법을 예시하는 흐름도이다.
[0048] 도 13은 본 개시의 일 실시예에 따라, ADC(analog-to-digital converter)에서 CM(common mode) 데이터를 감지하기 위한 예시적인 방법을 예시하는 흐름도이다.
[0049] 도 2는 본 개시의 일 실시예에 따라, 마이크로폰 토폴로지를 매칭시키기 위해 ADC(analog-to-digital converter)의 동작을 검출하고 조정하는 방법을 예시하는 흐름도이다. 방법(200)은, 마이크로폰으로부터 아날로그 입력을 수신하는 ADC(analog-to-digital converter)의 출력을 모니터링하는 것으로 블록(202)에서 시작한다. 모니터링되는 출력은 예를 들어, ADC의 디지털 출력 또는 의사-디지털 출력일 수 있다. 그 후, 블록(204)에서, 마이크로폰의 커플링 구성은 블록(202)에서의 ADC의 모니터링된 출력에 기초하여 결정될 수 있다. 결정은 ADC 출력에서의 순시(instantaneous) 값들에 기초하여 내려질 수 있거나, 결정은 소정의 시간의 기간에 걸쳐 ADC 출력을 평가함으로써 내려질 수 있다. 다음으로, 블록(206)에서, ADC(analog-to-digital converter)의 동작은 마이크로폰의 결정된 커플링 구성에 기초하여 조정될 수 있다. 방법(200)은 아날로그-디지털 변환기에 커플링된 제어기 또는 아날로그-디지털 변환기와 통합된 제어기에 의해 수행될 수 있다.
[0050] 도 2에서 설명된 바와 같이 마이크로폰 구성을 결정하기 위해 ADC에서 마이크로폰으로부터의 아날로그 신호를 프로세싱하는 하나의 방법은 2개의 프로세싱 경로들에서 마이크로폰 입력 신호를 프로세싱하는 것이다. 제1 프로세싱 경로는 차동 입력 신호들 사이의 차이를 프로세싱할 수 있고, 제2 프로세싱 경로는 차동 입력 신호들의 평균 값을 프로세싱할 수 있다. 도 3은 본 개시의 일 실시예에 따라, 아날로그 신호들을 프로세싱하기 위한 2개의 프로세싱 경로들을 갖는 ADC(analog-to-digital converter)의 일부를 예시하는 블록도이다. ADC(analog-to-digital converter)(300)는 제1 입력 노드(302) 및 제2 입력 노드(304)를 포함할 수 있다. 입력 노드들(302 및 304)은 마이크로폰(310)에 커플링되어, 차동 또는 의사-차동 입력으로서, 마이크로폰(310) 주위의 환경에서의 사운드들을 나타내는, 마이크로폰(310)에 의해 생성된 아날로그 신호를 수신하도록 구성될 수 있다. ADC(300)의 단지 일부들만이 도 3에 예시되지만, 루프 필터 컴포넌트들과 같이, 도 3에서 도시되지 않은 부가적인 컴포넌트들이 ADC에 존재할 수 있다.
[0051] ADC(300)는 출력 노드(308)에서 디지털 출력(Dout)을 생성하기 위해 입력 노드들(302 및 304)에서 수신된 입력을 프로세싱할 수 있다. 프로세싱은 2개의 프로세싱 경로들(312 및 322)을 통해 발생할 수 있다. 차동 프로세싱 경로(322)는 입력 노드들(302 및 304)에서의 차동 신호 사이의 차이를 프로세싱할 수 있다. 공통 모드 프로세싱 경로(312)는 입력 노드들(302 및 304)에서의 차동 입력들의 평균 값을 프로세싱할 수 있다. 일 실시예에서, 공통 모드 프로세싱 경로(312)는 차동 입력들의 평균값과, 입력 노드(306)에서 수신된 이상적인 공통 모드 전압(VCMI) 사이의 차이를 생성할 수 있다. 프로세싱 경로들(312 및 322)의 출력들은, 출력 노드(308)에서 적어도 하나의 디지털 출력 신호(Dout)를 생성하는 결합기(332)에 제공될 수 있다.
[0052] 도 3에 예시된 바와 같이 2개의 프로세싱 경로들을 갖도록 구성된 ADC를 통해 아날로그 차동 신호를 프로세싱하는 방법이 도 4를 참조하여 설명된다. 도 4는 본 개시의 일 실시예에 따라, 2개의 프로세싱 경로들을 갖는 ADC(analog-to-digital converter)에서 아날로그 신호들을 디지털 신호들로 변환하는 방법을 예시하는 흐름도이다. 방법(400)은 디지털 신호로의 변환을 위해 아날로그 차동 신호의 제1 입력 및 제2 입력을 수신하는 것으로 블록(402)에서 시작한다. 그 후, 블록(404)에서, 제1 입력과 제2 입력 사이의 차이가 도 3의 차동 프로세싱 경로(322)와 같은 제1 프로세싱 루프에서 프로세싱된다. 다음으로, 블록(406)에서, 제1 입력과 제2 입력의 평균이 도 3의 공통 모드 프로세싱 경로(312)와 같은 제2 프로세싱 경로에서 프로세싱된다. 블록들(404 및 406)의 프로세싱은 동시에 발생할 수 있다. 다른 실시예들에서, 블록들(404 및 406)의 프로세싱은 제1 입력 및 제2 입력으로부터 취해진 개별 샘플들에 대해 직렬 방식으로 발생할 수 있다. 그 후, 블록(408)에서, 블록(404)의 차이 프로세싱 및 블록(406)의 평균 프로세싱의 출력은 디지털 신호를 생성하도록 예컨대, 도 3의 결합기(332)에서 결합된다. 프로세싱 경로들의 출력들을 결합함으로써 생성된 디지털 신호는 아날로그 차동 신호의 디지털 표현에 대응한다. 마이크로폰이 제1 입력 및 제2 입력에 커플링될 때, 이 디지털 신호는 마이크로폰 주위의 환경에서의 사운드의 디지털 표현이다.
[0053] 2개의 프로세싱 경로들을 갖는 ADC(analog-to-digital converter)를 구현하기 위한 일 실시예가 도 5에 도시된 바와 같이 델타-시그마 변조기들로서 2개의 프로세싱 경로들을 구현한다. 도 5는 본 개시의 일 실시예에 따라, 2개의 프로세싱 경로들을 갖는 아날로그-디지털 변환기의 일부를 예시하는 개략적인 회로도이다. ADC(analog-to-digital converter)(500)는 AC-커플링, DC-커플링, 완전-차동 및 의사-차동 마이크로폰들과 같은 마이크로폰 토폴로지들을 지원하는 범용 마이크로폰 토폴로지를 지원한다. 제1 프로세싱 경로(322) 및 제2 프로세싱 경로(312)는 각각, 루프 필터들(522 및 512) 및 양자화기들(524 및 514)을 포함한다. 프로세싱 경로들(312 및 322)은 출력 노드들(308A 및 308B)에서 의사-디지털 신호를 생성하는 결합기(332)로 출력한다. 노드들(308A 및 308B)에서의 의사-디지털 신호는 각각, 피드백 경로(540)를 통해, 프로세싱 경로들(312 및 322)의 입력들에 제공된다. 피드백 경로(540)는 DAC(digital-to-analog converter)들(542 및 544)을 포함한다. DAC들(542 및 544)의 출력들은 차동 프로세싱 경로(322)의 제1 및 제2 입력들에 각각 커플링될 수 있다. 추가로, DAC들(542 및 544)의 출력은 공통 모드 프로세싱 경로(312)로의 입력을 위해 평균화될 수 있다. 따라서, 프로세싱 경로들(312 및 322) 각각은 동일한 프론트-엔드 및 백-엔드에 커플링된 기능적 ADC 루프이다. 그러나 프로세싱 경로들(312 및 322) 각각은 입력 노드들(302 및 304)에서 수신된 입력 신호의 상이한 양상들을 프로세싱한다.
[0054] 입력 노드들(302, 304)은 차동 신호를, 2개의 프론트-엔드 합산 노드들(Vxn, Vxp)에 그리고 DM(differential-mode) 루프 필터(522)에 커플링한다. 입력 노드들(302 및 304)은 또한 차동 신호의 평균을 CM(common-mode) 루프 필터(512)에 커플링한다. 공통 모드 루프 필터는 또한, 입력 노드(306)로부터, 루프 필터들(512 및 522) 내의 증폭기들(도시되지 않음)에서 바람직한 입력을 매칭시키도록 선택된 바람직한 공통 모드 전압을 표시할 수 있는 이상적인 CM 전압(VCMI)을 수신한다. 따라서, 차동 에러 신호는 DM 루프 필터(522)를 통과하고 공통-모드 에러 신호는 CM 루프 필터(512)를 통과한다. 루프 필터들(512 및 522)은 예를 들어, 연산 증폭기들을 포함하는 적분기들을 포함할 수 있다. 이들 연산 증폭기들은 노드(306)에서 수신된 이상적인 공통 모드 전압(VCMI)과 매칭하는 소정의 범위에서 동작하도록 설계될 수 있다. 루프 필터들(512 및 522)의 출력은 각각, 디지털 출력들(DCM 및 DDM)을 생성하도록 양자화기들(514 및 524)에서 양자화된다. DCM 디지털 출력은 입력들의 평균값과 이상적인 공통 모드 전압(VCMI)의 비교에 기초한 에러 신호의 디지털 표현을 포함할 수 있고; DDM 디지털 출력은 입력 노드들(302 및 304)에서의 차동 입력에 기초한 에러 신호의 디지털 표현을 포함할 수 있다. 양자화 후에, CM 및 DM 디지털 출력들(DCM 및 DDM)은 예컨대, CM 및 DM 정보를 전달(carry)하는 의사 디지털 데이터를 생성하기 위해 디코더를 사용함으로써 결합기(332)에서 결합된다. 의사-디지털 데이터는 노드들(308A 및 308B)에서 Dp 및 Dn 신호들로서 출력될 수 있으며, 여기서 Dp는 (DCM + DDM/2) 정보를 포함하고 Dn은 (DCM ― DDM/2) 정보를 포함한다. 결합기는 경로들(312 및 322)의 출력으로부터 출력 Dp 및 Dn 신호들을 생성하기 위해 증폭기(532) 및 합산 블록들(534 및 536)을 포함할 수 있다.
[0055] 의사-디지털 데이터(Dn, Dp)는 각각, 피드백 경로(540)에서 DAC들(544 및 542)에 커플링될 수 있다. 일 실시예에서, DAC들(544 및 542)은 전류-스티어링 DAC들로서 구현될 수 있다. 도 6은 본 개시의 일 실시예에 따라, ADC(analog-to-digital converter)의 피드백 경로로부터 DAC(digital-to-analog converter)들을 예시하는 개략적인 회로도이다. DAC들(542 및 544)에서, 의사-디지털 출력(Dp)은 DACp(542)에서의 전류 DAC의 스위치들을 제어하고, Dn은 DACn(544)의 스위치들을 제어한다.
[0056] 도 5의 ADC(500)의 동작은, 5-비트 ADC로서 구성될 때 ADC(500)의 예시적인 출력들을 보여주는 테이블인 도 7을 참조하여 설명될 수 있다. AC-커플링 완전-차동 마이크로폰 토폴로지에 대해, Vin 및 Vip의 DC 값들은 내부적으로 VCMI로 세팅될 수 있고 CM 에러는 0일 수 있다. 그 결과, DAC(542) 출력값(Ip)은 -32*IDAC로부터 +32*IDAC까지 스윕(sweep)할 수 있고, DAC(544) 출력 값(In)은 +32*IDAC로부터 -32*IDAC까지 스윕하며, 이는 Dn 및 Dp에서 대향하는 코드를 발생시킨다. DC-커플링 완전-차동 토폴로지에 대해, 노드들(302, 304)에서의 입력들의 DC 값이 노드(306)에서의 VCMI과 매칭되는 경우, 어떠한 공통-모드 에러 신호도 없을 것이고, 출력은 AC-커플링 FD 경우의 것과 유사할 것이다. DC-커플링 완전-차동 토폴로지에 대해, 노드들(304 및 304)에서의 입력의 DC 값이 노드(306)에서의 VCMI와 매칭되지 않는 경우(따라서, CM 에러가 존재하는 경우), CM 루프 필터(512)는 그 CM 에러를 오프셋시키도록 Ip 및 In 값들을 조정할 수 있다. 그 후, 출력은 재차, AC-커플링 FD 경우의 것과 유사하다. 따라서, 도 5의 제어기(550)와 같은 제어기가, Dn 및 Dp 디지털 출력 코드의 평균이 제로임을 검출하는 경우, 제어기는 마이크로폰 토폴로지가 완전-차동이라고 결정할 수 있다. 제어기는 추가로, 부가적인 정보를 수신함으로써 완전-차동 토폴로지의 AC-커플링 및 DC-커플링 변동들 간을 구별할 수 있다. 예를 들어, 제어기는 메모리 또는 퓨즈(fuse)로부터 프로그래밍된 신호를 수신할 수 있다. 다른 예에서, 제어기는 VCMI 입력 노드(306)로부터 드로우(draw)된 전류의 양을 결정할 수 있다.
[0057] AC-커플링 의사-차동 토폴로지에 대해, Vip 및 Vin의 DC 값들은 입력 노드(306)에서 수신된 VCMI과 매칭하도록 내부적으로 세팅될 수 있다. 그 후, Dp 및 Ip 값들은, AC-커플링 FD 경우의 것과 유사할 수 있지만, 어떠한 AC 신호도 Vin에 대한 노드(304)에 존재하지 않고 그의 DC 값은 Vcm 생성기 블록(도시되지 않음)에 의해 세팅되기 때문에 In 값이 0이 될 것이란 점에서 상이하다(중간 코드인 Dn = [10000]임). 따라서, 도 5의 제어기(550)와 같은 제어기가 [10000]의 Dn 값을 검출하는 경우, 제어기는 마이크로폰 토폴로지가 AC-커플링 의사-차동이라고 결정할 수 있다.
[0058] DC-커플링 의사-차동 토폴로지에 대해, Dp 및 Ip 값들은 AC-커플링 의사-차동 토폴로지의 값과 유사하지만(Vip 상의 DC 값이 VCMI와 매칭한다고 가정함), Ip는 Vxn 노드의 DC 값을 세팅하도록 +32*IDAC에서 최고조에 도달(max out)할 것이며, 이는 출력 값 Dn = [11111]를 발생시킨다. 따라서, 도 5의 제어기(550)와 같은 제어기가 [11111]의 Dn 값을 검출하는 경우, 제어기는 마이크로폰 토폴로지가 DC-커플링 의사-차동 토폴로지라고 결정할 수 있다.
[0059] 제어기는 디지털 검출 알고리즘을 사용하여, Dp 및 Dn의 데이터 패턴을 모니터링함으로써 마이크로폰 토폴로지를 검출하고 이에 기초하여, 다양한 토폴로지들을 구별할 수 있다. 일부 실시예들에서, 부가적인 정보는 결정을 보조하도록 제어기에 제공될 수 있다. 마이크로폰 토폴로지를 결정한 후에, 제어기는 결정된 토폴로지에 기초하여 ADC의 동작을 조정할 수 있다. 예를 들어, 토폴로지가 의사-차동 AC-커플링인 경우, 제어기(550)는 DAC(544)를 셧 다운(shut down)할 수 있다. 대안적으로, DAC(544)의 몇몇 유닛들은 미스매치들을 결정하기 위해 스위치 온된 채로 유지될 수 있다. 다른 예로서, 토폴로지가 의사-차동 DC-커플링인 경우, 제어기는 전력 소비를 감소시키도록 DAC(544)의 NMOS 측 전류를 셧 다운할 수 있다. 일부 실시예들에서, 제어기는, 안정된 상태가 ADC 내에서 달성될 때까지 DAC의 동작을 조정하도록 대기할 수 있다. 안정된 상태는, ADC의 시동 또는 ADC의 입력에 처음 나타나는 신호로부터 소정의 시간이 경과 한 후에 도달될 수 있다. 대안적으로, DAC의 출력이 예상된 신호에 도달할 때 안정 상태가 도달될 수 있다. 본원에서 설명된 제어기(550)는 DAC와 통합되거나 DAC의 외부에 있을 수 있다.
[0060] 다양한 마이크로폰 토폴로지들에 대한 범용 및/또는 적응형 DAC로서 위에서 설명된 DAC 구성은 마이크로폰들(또는 디지털 컴포넌트들과 상호작용하는 다른 아날로그 입력 디바이스들)을 갖는 전자 디바이스에서 구현될 수 있다. 도 8은 본 개시의 일 실시예에 따라, 상이한 토폴로지들의 마이크로폰들을 동작시킬 수 있는 ADC(analog-to-digital converter)를 갖는 전자 디바이스를 도시하는 예시이다. 모바일 디바이스(802)는 예를 들어, 셀룰러 전화일 수 있다. 모바일 디바이스들(802)은 스피치 마이크로폰들(804A 및 804B), 노이즈 소거를 위한 근접 마이크로폰(804C), 및/또는 헤드셋 마이크로폰(806)과 같은 다수의 마이크로폰들을 포함할 수 있다. 마이크로폰들은 마이크로폰들(804A, 804B 및 804C)과 같은 전자 디바이스(802)와 통합되거나 마이크로폰(806)에서와 같이 전자 디바이스(802) 외부에 있을 수 있다. 전자 디바이스(802)의 ADC(810)는 마이크로폰들(804A, 804B, 804C 및/또는 806)로부터의 입력 신호들을 프로세싱하기 위해 마이크로폰들(804A, 804B, 804C 및/또는 806)에 커플링될 수 있다. ADC(810)는 도 3, 도 4, 도 5 및 도 6을 참조하여 설명된 것과 같은 2개의 프로세싱 루프들을 포함할 수 있다. ADC(810)는 또한 도 2 및 도 7을 참조하여 설명된 모니터링 및 조정 능력들을 포함할 수 있다. 상이한 토폴로지들을 지원하는 데 있어 ADC(810)의 보편적인 성질은, 최종 사용자가 마이크로폰 토폴로지를 인식할 필요가 없다는 점에서 최종 사용자들에게 유리하며, 제조자가, ADC(810)를 또한 변경할 필요 없이, 전자 디바이스의 생산 동안 마이크로폰 공급자들을 스위칭할 수 있다는 점에서 제조자에게 유리하다. 추가로, 마이크로폰이 AC-커플링 토폴로지인 경우, ADC(810)와 마이크로폰 사이의 인터페이스는 도 1a 및 도 1b의 커패시터들(112 및 114)과 같은 커플링 커패시터들을 요구하지 않는다. 따라서, 본원에서 개시된 바와 같은 ADC의 사용은 전자 디바이스에서 마이크로폰 및 ADC 인터페이스에 의해 점유되는 공간을 감소시킬 수 있다. 모바일 디바이스(802)와 같은 전자 디바이스에서 구현될 수 있는 ADC 또는 ADC의 부분들의 부가적인 실시예들이 아래에서 설명된다.
[0061] 도 5는 차동 입력 노드들(302 및 304)에 커플링되는 Vxp 및 Vxn에서 차동 노드들에 신호들을 인가하기 위해 제어기(550)에 의한 동작 하에서 피드백 경로(540)의 사용을 예시하며, 도 5를 참조한 설명은 이를 설명한다. 일부 실시예들에서, 피드백 경로(540)의 DAC(digital-to-analog converter)들은 공통 모드 및 차동 모드 미스매치들에 대한 보상을 제공하기 위해 보조 DAC(digital-to-analog converter)로서 사용될 수 있다. 이들 실시예들 중 일부에서, 보조 DAC는 CM(common mode) 감지 노드로부터의 측정에 기초하여 제어될 수 있다. CM 감지 노드는 차동 입력들 사이에 커플링되는 2 이상의 스위치들을 통해 제공될 수 있다. 하나의 그러한 실시예가 단락 위상 스위치(shorting phase switch)를 사용하여 도 9에 도시된다. 도 9는 본 개시의 일 실시예에 따라, 감지 노드를 제공하도록 구성된 단락 위상 스위치들을 갖는 ADC(analog-to-digital converter)에 대한 프론트-엔드 스위치들을 예시하는 개략적인 회로도이다. 회로(900)는 동작의 제2 클록 위상 동안 2개의 입력 샘플링 캡들을 단락시키기 위해, 예컨대, 제어기(아직 도시되지 않음)에 의해 동작될 수 있는 2개의 단락 스위치들(912 및 914)을 포함한다. 2개의 단락 스위치들(912 및 914) 사이의 감지 노드(916)는 CM(common mode) 감지 노드를 제공할 수 있다.
[0062] 특히, 감지 노드(916)에서의 전압은, 회로(900)의 소정의 동작 시간 동안 입력 노드들(902 및 904) 사이의 평균 전압에 관한 데이터를 제공할 수 있다. 단락 스위치들(912 및 914)은, 스위치들(912 및 914) 사이의 임의의 기생 커패시턴스(도시되지 않음)와 함께, SC(switched-capacitor) 레지스터를 생성한다. SC 레지스터는, 값이 작은 기생 캡 값(parasitic cap value)에 반비례하기 때문에, 큰 저항 값을 가질 수 있다. 도 9의 실시예는 CM 감지 노드를 제공하기 위한 2개의 큰 레지스터들을 생성하기 위해 스위치들을 사용한다. 스위치들(912 및 914)이 도전 상태(conductive)가 될 때, 중간 노드(916)는 입력 노드들(902 및 904)에서의 입력 전압의 대략 평균인 전압 레벨로 안정화된다.
[0063] 감지 노드(916)로부터의 입력은 ADC의 피드백 경로의 DAC들을 동작시키기 위해 제어기에 제공될 수 있다. 도 3 또는 도 5를 참조하여 설명된 것과 유사한 인터페이스 검출 하드웨어와 함께, CM 감지 노드에 기초하여 피드백을 구현하는 ADC의 일 실시예가 도 10에 도시된다. 도 10은 본 개시의 일 실시예에 따라, ADC(analog-to-digital converter)에 대한 인터페이스 검출 및 보상을 예시하는 회로도이다. 특정 ADC 구성이 도 10에 도시되지만, 본원에서 설명되는 감지 노드 및/또는 제어기는 스위치드-커패시터(switched-capacitor) ADC 회로들 및 연속-시간 ADC 회로들을 포함하는 다른 ADC 구성들로 구현될 수 있다.
[0064] ADC(analog-to-digital converter) 회로(1000)는 각각, 샘플링 커패시터들(1022 및 1024)의 제1 측 상에 커플링되는 단락 스위치들(1012 및 1014)의 제1 세트를 포함한다. 단락 스위치들(1012 및 1014)은 차동 입력 노드들(1002 및 1004)을 감지 노드(1016)에 커플링한다. 회로(1000)는 또한, 샘플링 커패시터들(1022 및 1024)의 제2 측 상에 각각 커플링되는 단락 스위치들(1032 및 1034)의 제2 세트를 포함한다. 단락 스위치들(1032 및 1034)은 차동 입력을 노드(1036)에 커플링하고, 노드(1036)는 공통 모드 Vcm 전압일 수 있다.
[0065] 감지 노드들(1016)은 외부 공통 모드(Vcm,p)와 내부 공통 모드(Vcm,i) 사이의 미스매치를 결정하기 위해 측정되고 사용될 수 있다. 감지 노드(1016)가 ADC(1000) 외부의 차동 입력 노드들(1002 및 1004) 사이의 평균 전압으로 평형화(equilibriate)되도록 허용하기 위해 도전 모드에 진입하도록 스위치들(1012 및 1014)을 제어함으로써 외부 공통 모드(Vcm,p)가 모니터링될 수 있다. DAC(digital-to-analog converter)(1042)는 외부 공통 모드(Vcm,p) 값들을 측정할 수 있다. ADC(1042)는 Vcm,i 및 Vcm,p 값들에 기초하여 공통 모드 값(Dcm)을 생성할 수 있다. 이 공통 모드 값(Dcm)은 제어기(1044)에 제공될 수 있다. Vcm,i과 Vcm,p 값들 간의 미스매치는, 회로(1000)의 출력에서 노이즈를 생성하거나 회로(1000)의 출력에서 나타날 수 있는 차동 신호를 생성하여서, 회로(1000)의 출력은 미스매치를 검출하고 미스매치를 보상함으로써 개선될 수 있다.
[0066] 보상은 피드백 경로(1060)를 통해 획득될 수 있다. 보상은 Dcm 및 Dmain 출력들의 모니터링에 따라 제어기(1044)에 의해 선택된 디지털 코드에 따라서 보조 DAC(1062)를 통해 제공될 수 있다. 차동 입력 신호는, 양자화된 출력(Dmain)을 생성하도록 ADC 컴포넌트들(1050)을 통해, 예컨대, 샘플링 커패시터들(1022 및 1024), 비교기(1052), 다른 루프 필터 컴포넌트들(1054) 및 양자화기(1056)를 통해 프로세싱될 수 있다. 양자화된 출력(Dmain)은 제어기(1044)에 제공되고 제어기(1044)에 의해 사용되어 회로(1000)의 디지털 출력(Dout)을 생성할 수 있다. 제어기(1044)는 또한, 피드백 경로(1060)를 제어하기 위한 제어 신호들을 생성하기 위해 양자화된 출력(Dmain)을 사용할 수 있다. 피드백 경로(1060)는 보조 DAC(1062)를 포함할 수 있다. 피드백 경로(1060)는 또한 양자화된 출력(Dmain)을 수신하고 Dmain 값을 다시 ADC(1000)에 공급하는 메인 DAC(1064)를 포함할 수 있다. 제어기(1044)는 CM 미스매치를 보상하기 위해 내부 CM 감지 노드에 신호를 인가하는 보조 DAC(1062)를 동작시키기 위한 제어 신호를 생성할 수 있다.
[0067] 제어기(1044)는 마이크로폰 인터페이스 구성을 프로세싱하도록 구성될 수 있다. 인터페이스 구성은 양자화기(1056) 출력으로부터 부분적으로 결정될 수 있다. 양자화기(1056) 디지털 출력 코드는 입력들의 DM(differential-mode) 표현을 나타낸다. 즉, 양자화 노이즈를 필터링한 후에, 양자화된 출력(Dmain)은 Vip-Vin 정보를 가지며, 여기서 Vip는 노드(1002)에서의 입력이고, Vin은 노드(1004)에서의 입력이다. 인터페이스 구성은 또한 감지 노드(1016)로부터의 정보를 포함하는 ADC(1042) 출력으로부터 부분적으로 결정될 수 있다. 감지 노드(1016) 전압들을 디지털화함으로써, 제어기(1044)는 CM(common-mode) 정보, 예를 들어, 입력 노드들(1002 및 1004)에서의 차동 입력 전압들에 관한 값 (Vip + Vin)/2의 표시를 가질 수 있다. 이 DM 및 CM 정보를 사용하여, 제어기(1044)는 인터페이스 구성(예를 들어, 완전-차동 FD 또는 의사-차동 PD)을 결정할 수 있고, 제어기(1044)는 또한 입력 노드들(1002 및 1004)에서 차동 입력 신호들의 가능한 DM 또는 CM 미스매치를 결정할 수 있다.
[0068] 제어기(1044)는, DM 출력이 중앙-코드 중심 출력 코드(mid-code centered output code)에 있고 AC 신호 항이 감지 노드에 나타나는 것을 CM 데이터가 표시할 때, 마이크로폰이 PD(pseudo-differential) 구성이라고 결정할 수 있다. PD(pseudo-differential) 구성이 검출되지 않는 경우, 제어기(1044)는 마이크로폰이 FD(fully-differential) 구성으로 동작하고 있다고 결정할 수 있다. 제어기(1044)는, CM 데이터가 AC 신호 항을 포함하고 DM 데이터가 어떠한 코드 시프트도 갖지 않을 때, AC 미스매치가 존재한다고 결정할 수 있다. 제어기(1044)는 CM 데이터가 AC 신호 항을 표시하지 않고 DM 데이터가 코드 시프트를 가질 때, DC 미스매치를 결정할 수 있다. 제어기(1044)는 CM 데이터가 AC 신호 항을 표시하고 DM 데이터가 코드 시프트를 가질 때, AC 및 DC 미스매치가 존재한다고 결정할 수 있다. 이 시나리오들 중 임의의 것에서, CM 입력 상의 AC 신호 항은 입력 AC 미스매치 진폭에 비례할 수 있고, DM 입력 상의 코드 시프트는 DC 미스매치에 비례할 수 있다.
[0069] 제어기(1044)의 동작에 대한 하나의 방법이 도 11에 도시된다. 도 11은 본 개시의 일 실시예에 따라, 마이크로폰 구성을 결정하고 미스매치 보상을 적용하기 위한 예시적인 방법의 예시하는 흐름도이다. 방법(1100)은, CM(common mode) 데이터 및 DM(differential mode) 데이터에 기초하여 마이크로폰 구성을 결정하는 것으로 블록(1102)에서 시작한다. CM 데이터는 도 10의 ADC(1042)로부터의 신호(Dcm)에서와 같이 CM 감지 노드에서의 전압 레벨을 표시하는 신호로서 수신될 수 있다. DM 데이터는 차동 모드 경로의 양자화기로부터의 신호, 예컨대, 도 10의 양자화기(1056)로부터의 신호(Dmain)로서 수신될 수 있다. 그 후, 방법(1100)은 마이크로폰 입력으로부터 ADC 내의 바람직하지 않은 영향들을 결정하기 위해 블록(1104)으로 진행된다. 예를 들어, 블록(1104)은 차동 입력 노드들 사이 그리고/또는 내부 및 외부 공통 모드 사이의 AC 또는 DC 미스매치의 존재를 결정하는 것을 포함할 수 있다. 다음으로, 블록(1106)에서, 방법(1100)은 블록(1104)의 바람직하지 않은 영향들을 보상하기 위해, 보조 DAC와 같은 ADC의 컴포넌트들을 제어하는 것을 포함할 수 있다. 예를 들어, 보조 DAC(1062)는 미스매치들을 보상하기 위해 ADC의 차동 입력에 신호를 인가하도록 제어될 수 있다.
[0070] 블록(1106)의 보상은, 예를 들어, 입력 전달 전하(input transferred charge)의 미스매칭된 부분을 소거하도록 적용될 수 있다. 차동 입력들에 대한 전체 ADC 입력 경로 전하는 아래에 도시된 바와 같이 qi,p 및 qi,n에 의해 주어질 수 있다:
Figure pat00001
차동 입력들의 ADC 경로 전하들은 아래에 도시된 바와 같이 qdac,p 및 qdac,n에 의해 주어질 수 있다:
Figure pat00002
보조 DAC는 입력 전달 전하
Figure pat00003
의 미스매치 부분을 소거하도록 제어될 수 있다. 일 실시예에서, 제어기(1044)는 보조 DAC(1062)로의 출력을 위한 디지털 코드 값(Daux)을 생성할 수 있으며, 이는 보조 DAC(1062)가 입력 전달 전하의 미스매치 부분을 소거하기에 충분한 전하를 인가하게 한다.
[0071] 일부 실시예들에서, 제어기(1044)는 블록(1106)에서 보상 단계의 부분으로서 특정 액션들을 취할 수 있다. 다음 예들에서, Vcm은 외부 공통 모드를 지칭하고 Vcm,i 및 Vcm,p는 각각, 입력들(Vin 및 Vip)에서 공통 모드를 지칭한다. 예를 들어, Dcm이 단지 (이는 Vcm,i-Vcm에 비례할 수 있는) DC 항을 갖고 Dmain이 DC 시프트를 갖지 않을 때, 제어기(1044)는 인터페이스가 매칭된 DC 및 AC 값들을 갖는 FD(Fully differential)라고 결정할 수 있고, 따라서 생성된 Daux 출력은 (예컨대, 중앙-코드에 세팅된) 중성일 수 있다. 다른 예로서, Dcm이 단지 (Vcm,i-Vcm+ΔVcm,i/2에 비례할 수 있는) DC 항을 갖고 Dmain이 (ΔVcm,i에 비례할 수 있는) DC 시프트를 가질 때, 제어기(1044)는 인터페이스가 FD(Fully differential)이고 입력 DC 값들이 미스매칭된다고 결정할 수 있고, 따라서 생성된 Daux 출력은 ΔVcm,i/2에 비례하는 바람직하지 않은 전하를 보상하도록 선택될 수 있다. 다른 예로서, Dcm이 (Vcm,i-Vcm에 비례할 수 있는) DC 항 및 (ΔVdm,i에 비례할 수 있는) AC 항을 갖고 Dmain이 DC 시프트를 갖지 않을 때, 제어기(1044)는, 인터페이스가 매칭된 DC 입력 값 및 미스매칭된 AC 값을 갖는 FD(fully differential)라고 결정할 수 있고, 따라서 생성된 Daux 출력은 ΔVdm,i/2에 비례하는 바람직하지 않은 전하를 보상하도록 선택될 수 있다. 추가의 예로서, Dcm이 (Vcm,i-Vcm + ΔVcm,i/2에 비례할 수 있는) DC 항 및 (ΔVdm,i에 비례할 수 있는) AC 항을 갖고 Dmain이 DC 시프트를 가질 때, 제어기(1044)는 인터페이스가 미스매칭된 AC 및 DC 값들을 갖는 FD(Fully differential)라고 결정할 수 있고, 따라서 생성된 Daux 출력은 (ΔVcm,i + ΔVdm,i)/2에 비례하는 바람직하지 않은 전하를 보상하도록 선택될 수 있다. 다른 예로서, Dcm이 (Vcm,i/2-Vcm에 비례할 수 있는) DC 항 및 (Vdm,i/2에 비례할 수 있는) AC 항을 갖고, Dmain은 어떠한 DC 시프트도 없고, Dcm은 높은 DC 항을 갖고, Dcm이 높은 (예를 들어, ≥Vdm,i/2) AC 항을 가질 때, 제어기(1044)는 인터페이스가 PD(pseudo differential)이라고 결정할 수 있고, 따라서 생성된 Daux 출력은 활성 블록 출력들 상에서 DC 시프트를 제거하기 위해 Vcm,i/2에 비례하는 바람직하지 않은 전하를 보상하도록 선택될 수 있다.
[0072] 바람직하지 않은 영향들을 결정하고 보상을 적용하는 일 예시적인 실시예가 도 12를 참조하여 보다 상세하게 설명된다. 도 12는 본 개시의 일 실시예에 따라, ADC(analog-to-digital converter)에서의 바람직하지 않은 영향들을 보상하기 위한 예시적인 방법을 예시하는 흐름도이다. 방법(1200)은, CM(common mode) 데이터 및 DM(differential mode) 데이터를 수신하는 것으로 블록(1202)에서 시작할 수 있다. 수신된 CM 데이터 및 DM 데이터는 각각, 예를 들어, 차동 입력 노드 전압들의 평균 및 차동 입력 노드 전압들의 차이일 수 있다. 그 후, 블록(1204)에서, CM(common mode) 및/또는 DM(differential mode) 미스매치와 같은 바람직하지 않은 영향들이 결정될 수 있다. CM 미스매치 및 DM 미스매치는 블록(1202)으로부터의 수신된 CM 데이터 및 DM 데이터에 부분적으로 기초하여 계산된 2개의 미지수들일 수 있다. 다음으로, 블록(1206)에서, 제어 신호가 DAC(digital-to-analog converter)로의 출력을 위해 생성될 수 있으며, 여기서 제어 신호는, DAC가 블록(1204)에서 결정된 바람직하지 않은 영향들 중 적어도 일부에 대한 보상을 제공하도록 선택된다. 예를 들어, DAC는 차동 입력들 사이의 DC 미스매치를 중성화시키도록 제어될 수 있다.
[0073] 블록(1202)에서 수신된 CM 데이터는 도 10의 CM 감지 노드(1016)와 같은 ADC 내의 CM 감지 노드로부터 수신될 수 있다. CM 데이터를 획득하기 위한 일 예시적인 방법은 도 13을 참조하여 보다 상세하게 설명된다. 도 13은 본 개시의 일 실시예에 따라, ADC(analog-to-digital converter)에서 CM(common mode) 데이터를 감지하기 위한 예시적인 방법을 예시하는 흐름도이다. 방법(1300)은 스위치드 커패시터 회로의 2개의 샘플링 커패시터들에 커플링되는 2개의 입력 노드들을 통해 차동 입력을 수신하는 것으로 블록(1302)에서 시작될 수 있다. 예를 들어, 차동 입력은 도 10의 샘플링 커패시터들(1022 및 1024)에 커플링되는 입력 노드들(1002 및 1004)에서 수신될 수 있다. 그 후, 블록(1304)에서, 2 이상의 스위치들이 2개의 샘플링 커패시터들을 샘플링하도록 제어될 수 있어서, 평균 전압이 2 이상의 스위치들 사이의 출력 노드에서 생성된다. 예를 들어, 스위치들(1012 및 1014)은 샘플링 커패시터들(1022 및 1024)의 평균 전압을 샘플링하기 위해 도전 상태로 스위칭하도록 제어될 수 있다.
[0074] 도 2, 도 4, 도 11, 도 12 및 도 13의 개략적인 흐름도들은 일반적으로 로지컬 흐름도로서 기술된다. 따라서, 도시된 순서 및 라벨링된 단계들은 개시된 방법의 양상을 표시한다. 예시된 방법의 하나 이상의 단계들 또는 그의 부분들에 대해 기능, 로직 또는 효과 면에서 등가인 다른 단계들 및 방법들이 고려될 수 있다. 부가적으로, 사용된 포맷 및 심볼들은 방법의 로지컬 단계들을 설명하기 위해 제공되며, 방법의 범위를 제한하지 않는 것으로 이해된다. 다양한 화살표 유형들 및 라인 유형들이 흐름도에 사용될 수 있지만, 이들은 대응하는 방법의 범위를 제한하지 않는 것으로 이해된다. 실제로, 일부 화살표들 또는 다른 커넥터들이 단지 방법의 로지컬 흐름만을 표시하는 데 사용될 수 있다. 예를 들어, 화살표는 도시된 방법의 열거된 단계들 사이에서 특정되지 않은 기간의 대기 또는 모니터링 기간을 표시할 수 있다. 부가적으로, 특정 방법이 발생하는 순서는 도시된 해당 단계들의 순서를 엄격하게 준수할 수 있거나 준수하지 않을 수 있다.
[0075] 제어기에 의해 수행되는 것으로서 위에서 설명된 동작들은 설명된 동작들을 수행하도록 구성된 임의의 회로에 의해 수행될 수 있다. 이러한 회로는 반도체 기판 상에 구성된 IC(integrated circuit)일 수 있고 로직 회로, 예컨대, 로직 게이트들로 구성된 트랜지스터들 및 메모리 회로, 예컨대, DRAM(dynamic random access memory), EPROM(electronically programmable read-only memory), 또는 다른 메모리 디바이스들로서 구성된 트랜지스터들 및 커패시터들을 포함한다. 로직 회로는 하드-와이어 연결들을 통해 또는 펌웨어에 포함된 명령들에 의한 프로그래밍을 통해 구성될 수 있다. 또한, 로직 회로는 소프트웨어에 포함된 명령들을 실행할 수 있는 범용 프로세서로서 구성될 수 있다. 펌웨어 및/또는 소프트웨어로 구현되는 경우, 위에서 설명된 기능들은, 메모리 회로에 또는 컴퓨터-판독 가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 펌웨어 및/또는 소프트웨어로 구현되는 경우, 위에서 설명된 기능들은 컴퓨터-판독 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장될 수 있다. 예들은, 데이터 구조로 인코딩된 비-일시적인 컴퓨터-판독 가능 매체들 및 컴퓨터 프로그램으로 인코딩된 컴퓨터-판독 가능 매체들을 포함한다. 컴퓨터-판독 가능 매체들은 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은, RAM(randomaccess memory), ROM(read-only memory), EEPROM(electrically-erasable programmable read-only memory), CD-ROM(compact disc read-only memory) 또는 다른 광학 디스크 저장소, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는 데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 디스크(disk 및 disc)는 CD(compact disc)들, 레이저 디스크(disc)들, 광학 디스크(disc)들, DVD(digital versatile disc)들, 플로피 디스크(disk)들 및 블루-레이 디스크(disc)들을 포함한다. 일반적으로, 디스크(disk)들은 데이터를 자기적으로 재생하고, 디스크(disc)들은 데이터를 광학적으로 재생한다. 위의 것들의 결합들이 또한 컴퓨터-판독 가능 매체들의 범위 내에 포함되어야 한다.
[0076] 컴퓨터 판독-가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체들 상에서 신호들로서 제공될 수 있다. 예를 들어, 통신 장치는, 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수 있다. 명령들 및 데이터는 하나 이상의 프로세서들로 하여금, 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.
[0077] 본 개시 및 소정의 대표적인 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 개시의 사상 및 범위를 벗어나지 않으면서, 다양한 변화들, 치환들 및 변경들이 본원에서 행해질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는, 명세서에서 설명된 프로세스, 머신, 제조, 재료의 조성, 수단, 방법들 및 단계들의 특정한 실시예들로 제한되도록 의도되지는 않는다. 예를 들어, ADC(analog-to-digital converter)가 상세한 설명 전체에 걸쳐 설명되지만, 본 발명의 양상들은, 다른 변환기들, 예컨대, DAC(digital-to-analog converter)들 및 디지털-디지털 변환기들, 델타-시그마 변조에 기초한 다른 회로 및 컴포넌트들의 설계에 적용될 수 있다. 다른 예로서, ADC(analog-to-digital converter)에 대한 마이크로폰 인터페이스가 본원에서 설명되지만, 본원에서 개시되는 ADC들은 임의의 아날로그 입력 장치에 적용될 수 있다. 당업자가 본 개시로부터 용이하게 인지할 바와 같이, 본원에서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조, 재료의 조성, 수단, 방법들, 또는 단계들이 활용될 수 있다. 따라서, 첨부된 청구항들은 그러한 프로세스들, 머신들, 제조, 재료의 조성, 수단, 방법들, 또는 단계들을 그들의 범위 내에 포함하도록 의도된다.

Claims (20)

  1. ADC(analog-to-digital converter)에 대한 공통 모드 및 차동 모드 미스매치들을 보상하는 방법으로서,
    디지털 CM(common mode) 데이터 및 DM(differential mode) 데이터를 수신하는 단계; 및
    DAC(digital-to-analog converter)가 수신된 디지털 CM(common mode) 데이터 및 DM(differential mode) 데이터에 적어도 부분적으로 기초하여 공통 모드 및 차동 모드 미스매치들 중 적어도 하나에 대해 상기 ADC(analog-to-digital converter)에서 보상을 제공하도록 상기 DAC(digital-to-analog converter)로의 출력을 위한 제어 신호를 생성하는 단계를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 CM(common mode) 데이터를 수신하는 단계는 상기 ADC(analog-to-digital converter)의 차동 입력 노드들 사이의 DC 평균 전압 레벨을 수신하는 단계를 포함하며,
    상기 DC 평균 전압 레벨은 스위치들에 의해 상기 차동 입력 노드들에 커플링되는 CM(common mode) 감지 노드로부터 수신되는,
    방법.
  3. 제2항에 있어서,
    상기 차동 입력 노드들에 커플링되는 샘플링 커패시터들을 샘플링하도록 상기 스위치들을 활성화시키는 단계를 더 포함하고,
    상기 스위치들은 상기 DC 평균 전압 레벨을 획득하도록 활성화되는,
    방법.
  4. 제1항에 있어서,
    상기 DM(differential mode) 데이터를 수신하는 단계는 차동 입력 노드들 사이의 차이를 수신하는 단계를 포함하며, 상기 차이는 상기 ADC(analog-to-digital converter)의 양자화기로부터 수신되는,
    방법.
  5. 제1항에 있어서,
    상기 제어 신호를 생성하는 단계는,
    상기 ADC(analog-to-digital converter)의 차동 입력 노드들에 커플링되는 마이크로폰의 구성을 결정하는 단계; 및
    상기 ADC(analog-to-digital converter)에서의 공통 모드 및 차동 모드 미스매치들을 결정하는 단계를 포함하고,
    상기 제어 신호를 생성하는 단계는 마이크로폰의 결정된 구성 및 결정된 공통 모드 및 차동 모드 미스매치들에 적어도 부분적으로 기초하여 상기 제어 신호를 생성하는 단계를 포함하는,
    방법.
  6. 제1항에 있어서,
    상기 ADC(analog-to-digital converter)는 스위치드 커패시터(switched-capacitor) ADC를 포함하는,
    방법.
  7. 제1항에 있어서,
    상기 ADC(analog-to-digital converter)는 연속-시간(continuous-time) ADC를 포함하는,
    방법.
  8. 장치로서,
    제어기를 포함하고, 상기 제어기는,
    디지털 CM(common mode) 데이터 및 DM(differential mode) 데이터를 수신하는 단계; 및
    DAC(digital-to-analog converter)가 수신된 디지털 CM(common mode) 데이터 및 DM(differential mode) 데이터에 적어도 부분적으로 기초하여 공통 모드 및 차동 모드 중 적어도 하나의 미스매치에 대해 ADC(analog-to-digital converter)에서 보상을 제공하도록 상기 DAC(digital-to-analog converter)로의 출력을 위한 제어 신호를 생성하는 단계를 수행함으로써 상기 ADC(analog-to-digital converter)를 동작시키도록 구성되는,
    장치.
  9. 제8항에 있어서,
    상기 CM(common mode) 데이터를 수신하는 단계는 차동 입력 노드들 사이의 DC 평균 전압 레벨을 수신하는 단계를 포함하며,
    상기 DC 평균 전압 레벨은 스위치들에 의해 상기 차동 입력 노드들에 커플링되는 CM(common mode) 감지 노드로부터 수신되는,
    장치.
  10. 제9항에 있어서,
    상기 제어기는 추가로, 상기 차동 입력 노드들에 커플링되는 샘플링 커패시터들을 샘플링하도록 상기 스위치들을 활성화시키는 단계를 수행하도록 구성되고,
    상기 스위치들은 상기 DC 평균 전압 레벨을 획득하도록 활성화되는,
    장치.
  11. 제8항에 있어서,
    상기 DM(differential mode) 데이터를 수신하는 단계는 차동 입력 노드들 사이의 차이를 수신하는 단계를 포함하며, 상기 차이는 상기 ADC(analog-to-digital converter)의 양자화기로부터 수신되는,
    장치.
  12. 제8항에 있어서,
    상기 제어 신호를 생성하는 단계는,
    상기 ADC(analog-to-digital converter)의 차동 입력 노드들에 커플링되는 마이크로폰의 구성을 결정하는 단계; 및
    상기 ADC(analog-to-digital converter)에서의 바람직하지 않은 영향들을 결정하는 단계를 포함하고,
    상기 제어 신호를 생성하는 단계는 상기 마이크로폰의 구성 및 상기 바람직하지 않은 영향들에 적어도 부분적으로 기초하여 상기 제어 신호를 생성하는 단계를 포함하는,
    장치.
  13. 제8항에 있어서,
    상기 제어기는 스위치드 커패시터 ADC(analog-to-digital converter)를 제어하도록 구성되는,
    장치.
  14. 제8항에 있어서,
    상기 제어기는 연속-시간 ADC(analog-to-digital converter)를 제어하도록 구성되는,
    장치.
  15. 공통-모드 인센서티브 스위치드-커패시터 시스템(common-mode insensitive switched-capacitor system)의 2개의 입력 노드들에서 차동 입력 전압들의 평균을 감지하기 위한 방법으로서,
    상기 스위치드-커패시터 시스템에 차동 입력들을 제공하는 단계 ― 적어도 2개의 샘플링 커패시터들이 상기 2개의 입력 노드들 각각에 커플링됨 ― ; 및
    상기 차동 입력들의 평균 전압이 출력 노드에서 생성되도록 상기 적어도 2개의 샘플링 커패시터들을 샘플링하도록 2 이상의 스위치들을 동작시키는 단계를 포함하는,
    방법.
  16. 제15항에 있어서,
    상기 평균 전압의 아날로그 값을, 상기 스위치드-커패시터 시스템의 제어기로의 피드백을 위해 디지털 값으로 변환하는 단계를 더 포함하는,
    방법.
  17. 제15항에 있어서,
    상기 출력 노드에서 생성된 평균 전압에 적어도 부분적으로 기초하여 상기 차동 입력들에서의 바람직하지 않은 영향들을 보상하는 단계를 더 포함하는,
    방법.
  18. 장치로서,
    제1 입력 노드 및 제2 입력 노드를 포함하는 차동 입력;
    상기 제1 입력 노드에 커플링되는 제1 커패시터 및 상기 제2 입력 노드에 커플링되는 제2 커패시터를 포함하는 적어도 2개의 샘플링 커패시터들;
    상기 제1 커패시터에 커플링되는 제1 스위치 및 상기 제2 커패시터에 커플링되고 상기 제1 스위치에 커플링되는 제2 스위치를 포함하는 적어도 2개의 스위치들; 및
    상기 적어도 2개의 스위치들에 커플링되는 제어기를 포함하고, 상기 제어기는,
    상기 차동 입력들의 평균 전압이 상기 제1 스위치와 상기 제2 스위치 사이의 출력 노드에서 생성되도록 상기 적어도 2개의 샘플링 커패시터들을 샘플링하기 위해 상기 적어도 2개의 스위치들을 동작시키는 것을 포함하는 단계들을 수행하도록 구성되는,
    장치.
  19. 제18항에 있어서,
    상기 출력 노드에 커플링되고 상기 제어기에 커플링되는 ADC(analog-to-digital converter)를 더 포함하고,
    상기 ADC는 상기 평균 전압에 기초하여 상기 제어기에 CM(common mode) 데이터를 제공하도록 구성되는,
    장치.
  20. 제18항에 있어서,
    DAC(digital-to-analog converter)를 더 포함하고,
    상기 제어기는 추가로, 상기 출력 노드에서 생성된 평균 전압에 적어도 부분적으로 기초하여 상기 차동 입력에서의 미스매치를 보상하도록 상기 DAC를 동작시키게 구성되는,
    장치.
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