JP6586224B2 - 相短絡スイッチ - Google Patents

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Description

（関連特許出願の相互参照）
本願は、２０１６年８月１２日に出願され、“Ｐｈａｓｅ Ｓｈｏｒｔｉｎｇ Ｓｗｉｔｃｈ”と題されたＺａｎｂａｇｈｉらに対する米国特許出願第１５／２３６，１６３号の利益を主張するものであり、これは、２０１５年８月１４日に出願され、“Ｄｕａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｐａｔｈｓ ｆｏｒ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｍｏｄｅ ａｎｄ Ｃｏｍｍｏｎ Ｍｏｄｅ Ｓｉｇｎａｌｓ ｆｏｒ ａｎ Ａｄａｐｔａｂｌｅ Ａｎａｌｏｇ−Ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ （ＡＤＣ） Ｔｏｐｏｌｏｇｙ”と題されたＺａｎｂａｇｈｉらに対する米国特許出願第１４／８２６，９９６号の一部継続出願であり、これらの各々は、参照により本明細書中に援用される。
本開示は、アナログ／デジタルコンバータ（ＡＤＣ）に関する。より具体的には、本開示の一部は、異なる入力デバイス構成で動作するようにＡＤＣを適合させることに関する。
マイクロホンは、マイクロホンの周囲の環境内の雑音および音を表す電気信号を発生させる。マイクロホンは、音、特に、発話が、ヒトと電子デバイスおよび電子デバイスを通したヒトと別のヒトとの間の相互作用の最も重要な様式のうちの１つであるため、多くの電子デバイスにとって重要なデバイスである。マイクロホンは、概して、アナログ信号を生成するが、電子デバイス内のプロセッサは、概して、デジタル信号で動作する、デジタルコンポーネントである。したがって、マイクロホンのアナログ信号は、電子デバイス内のさらなる処理のために、デジタル信号に変換されなければならない。例えば、アナログマイクロホン出力は、デジタル信号に変換され、個人の発話が１つの携帯電話から別の携帯電話に伝送されることを可能にし得る。別の実施例では、アナログマイクロホン出力は、デジタル信号に変換され、携帯電話がユーザからの発話コマンドを検出することを可能にし得る。アナログ信号をデジタル信号に変換するためにマイクロホンに結合されたコンポーネントは、アナログ／デジタルコンバータ（ＡＤＣ）である。
ＡＤＣは、したがって、電子デバイスにおける重要なコンポーネントである。ＡＤＣの使用に関わる１つの複雑性は、マイクロホンとＡＤＣとの間の結合構成が、ＡＤＣがマイクロホンのアナログ出力を処理し、マイクロホン出力のデジタル表現を発生させる方法を変化させることである。すなわち、ＡＤＣは、ＡＤＣに結合された特定のマイクロホンと整合されなければならない。本制限は、ユーザが任意のマイクロホンとその電子デバイスを併用する能力を阻止する。さらに、本制限は、製造業者が供給不足に起因して異なるマイクロホンを代用する能力を阻止する。いくつかの異なる結合構成が、図１Ａ−１Ｄに示される。
マイクロホンは、完全差動（ＦＤ）または擬似差動（ＰＤ）のいずれかであって、かつアナログ／デジタルコンバータ（ＡＤＣ）にＡＣまたはＤＣのいずれかで結合される。したがって、少なくとも４つの異なるマイクロホントポロジ構成が存在し、ＡＤＣからの異なる動作およびそれとのインターフェースを要求する。図１Ａは、マイクロホンおよびＡＤＣのためのＡＣ結合完全差動構成を図示する。マイクロホン１０２は、出力１０４および１０６を提供してもよい。出力１０４および１０６はまた、ＡＤＣ１０８への入力でもあって、マイクロホン１０２によって捕捉された音のデジタル表現を含有する、Ｄｏｕｔデジタル信号を発生させる。図１Ａ等のＡＣ結合構成では、コンデンサ１１２および１１４が、マイクロホン１０２とＡＤＣ１０８との間に結合される。コンデンサ１１２および１１４は、ＡＤＣ１０８の入力インピーダンスとともに、高域通過フィルタを生成し、マイクロホン１０２からのＤＣ信号がＡＤＣ１０８に到達しないように遮断する。コンデンサ１１２および１１４は、ＡＤＣ１０８とともにチップの中に統合されるか、またはＡＤＣ１０８を含有するチップから別個であるかのいずれかであってもよい。いずれの場合も、コンデンサ１１２および１１４は、電子デバイス内の空間を消費し、電子デバイスの寸法および厚さを増加させる。図１Ａと同様に、図１Ｂは、マイクロホンおよびＡＤＣのためのＡＣ結合擬似差動構成を図示する。図１Ｂの擬似差動構成１２０は、図１Ａの完全差動構成１１０に類似するが、ノード１１６に接地されたマイクロホン１０２の１つの端子を伴う。
図１Ａおよび１ＢのＡＣ結合トポロジの代替として、ＤＣ結合トポロジが、ＡＤＣとマイクロホンのインターフェースをとるために実装されてもよい。ＤＣ結合マイクロホントポロジは、マイクロホン出力のＤＣ値を遮断するために、コンデンサ１１２および１１４を要求しない。コンデンサの排除は、コストおよびサイズを削減するが、ＡＤＣを完全差動（ＦＤ）マイクロホンおよび擬似差動（ＰＤ）マイクロホンと互換性を持たせるために、余剰処理を要求する。図１Ｃおよび図１Ｄは、それぞれ、ＤＣ結合完全差動（ＦＤ）構成１３０およびＤＣ結合擬似差動（ＰＤ）構成１４０を図示する。余剰処理の１つの実施例は、完全差動（ＦＤ）マイクロホン１０２が、ＶｉｎおよびＶｉｐの出力値を提供し得るが、これらの値が、相互およびＡＤＣの動作を補正するための所望のＤＣ値とも不整合であり得ることである。付加的処理を要求する構成の別の実施例は、Ｖｉｎ信号が接地１１６に接続される、擬似差動（ＰＤ）マイクロホンのものである。これらの実施例の両方では、ＡＤＣ１０８は、図１Ｃおよび図１Ｄのいずれかのマイクロホン構成に特有の処理を適用しなければならない。
前述のように、図１Ａ、図１Ｂ、図１Ｃ、および図１Ｄに示されるマイクロホントポロジの４つの構成はそれぞれ、異なる動作およびＡＤＣとのインターフェースを要求する。例えば、ＡＣ結合マイクロホンは、ＤＣ信号を遮断するために、ＡＣＤの入力にコンデンサを要求する。別の実施例として、ＡＣ結合マイクロホンは、入力ＶｉｎおよびＶｉｐのＤＣ値を設定するために、ＡＤＣに結合されたコモンモード電圧発生器を要求する。さらに別の実施例として、ＤＣ結合完全差動マイクロホンは、マイクロホン入力信号を所望のＤＣ値に整合させるために、ＡＣＤによる処理を要求する。これらの異なる要件のため、ＡＤＣは、従来、具体的マイクロホン構成に整合するように設計され、したがって、概して、他のマイクロホン構成には使用不能である。
さらに、望ましくない影響は、マイクロホンがＡＤＣとインターフェースをとるために異なる入力を通して結合されるときに生じ得る。例えば、完全差動入力のコモンモード（ＣＭ）電圧値は、入力ノード１０４におけるコモンモードが、入力ノード１０６におけるコモンモードと異なるように、整合されない場合がある。入力ＣＭ値間の任意の不整合は、差動信号に変換され得、ＡＤＣのコンポーネントをクリッピングおよび飽和させ得る。別の実施例として、差動入力間のＡＣ信号振幅不整合は、ＡＤＣ内に類似クリッピングおよび飽和を生成し得る。図１Ｅ−１Ｇは、これらの望ましくなる影響を図示する。図１Ｅ−１Ｇのグラフは、入力電圧が整合している（図１Ｅ）、不整合ＣＭ電圧を有する（図１Ｆ）、および不整合ＤＣ電圧を有する（図１Ｇ）ときの、モジュレータ出力とともに、差動入力信号を図示する。図１Ｆおよび図１Ｇの不整合ＣＭならびに不整合ＤＣ実施例は両方とも、それぞれ、ＡＤＣ内に量子化器の飽和またはクリッピング、したがって、不良なＡＤＣ性能をもたらし得る。図１Ｆの不整合ＣＭでは、モジュレータ出力は、入力ＣＭ不整合値の半分（ΔＣＭ／２）に略等しいＤＣシフト１３２を被る。図１ＧのＡＣ振幅不整合では、出力コード上にオフセットシフトは存在しないが、不整合は、利得スケーリングを生じさせ、量子化器内に対称クリッピングをもたらし得る。
完全差動（ＦＤ）動作の間の望ましくない影響が前述されたが、望ましくない影響はまた、一方の入力が接地に結合され、他方の入力が信号Ｖｉｐ＝Ｖｃｍｉ＋Ｖｄｍを生成する、擬似差動（ＰＤ）動作の間にも生じ得る。擬似差動（ＰＤ）動作では、ＡＤＣ内のコンポーネントの差動出力間の不平衡ＤＣシフトが、偶数高調波等によって生じる動揺駆動歪曲を生じさせ得る。そのような望ましくない影響もまた、不良なＡＤＣ性能をもたらす。
ここで述べられた短所は、代表にすぎず、単に、改良された電子コンポーネント、特に、携帯電話等の消費者レベルデバイス内で採用されるＡＤＣの必要性が存在することを強調するために含まれている。本明細書に説明される実施形態は、ある短所に対処するが、必ずしも、ここに説明された、または当該分野で公知のあらゆるものに対処するわけではない。
アナログ／デジタルコンバータ（ＡＤＣ）は、ある実施形態では、マイクロホン構成を自動的に判定し、判定されたマイクロホン構成に整合させるように動作を調節するように構成されてもよい。したがって、単一ＡＤＣデバイスが、ＡＤＣの入力におけるマイクロホンの構成にかかわらず使用されてもよい。本ＡＤＣ構成は、ユーザがマイクロホンを選択する前に電子デバイスのＡＤＣ設計に詳しくない状態を可能にし得る。本ＡＤＣ構成はまた、製造業者が１つのＡＤＣを用いて電子デバイスを製造することを可能にするが、依然として、製造の際、マイクロホン構成を変更することを可能にし得る。例えば、ＡＣ結合完全差動マイクロホンの供給不足が生じる場合、製造業者は、いくつかの生産ロットのために、電子デバイス内のＡＤＣもまた置換する必要なく、ＡＣ結合擬似差動マイクロホンに切り替えてもよい。本考慮点は、ＡＤＣが電子デバイス内の他のコンポーネントと統合され得、これが、生産の間のマイクロホン構成の変更が電子デバイスの有意な再設計をもたらし得ることを意味するため、重要である。
ＡＤＣ内のマイクロホン入力を処理し、マイクロホン構成を判定する１つの方法は、２つの処理経路内のマイクロホン入力信号を処理するものであって、１つの処理経路は、差動入力信号間の差異を処理し、別の処理経路は、差動入力信号の平均値を処理する。これらの処理経路の出力は、組み合わせられ、マイクロホンからのアナログ信号を表すデジタル信号を発生させてもよい。デジタル信号は、マイクロホンの周囲の環境内のオーディオのデジタルバージョンを含有するが、また、マイクロホントポロジを検出し、検出されたマイクロホントポロジに整合するように処理経路の側面を構成するために使用されてもよい。ＡＤＣのための装置は、２つの処理経路を２つのデルタシグマ変調器ループとして実装してもよい。出力デジタル信号からのフィードバックは、デジタル／アナログコンバータ（ＤＡＣ）内でアナログ信号に変換されてもよい。これらのＤＡＣの動作は、コントローラによって、マイクロホントポロジに基づいて調節されてもよい。
アナログ／デジタルコンバータ（ＡＤＣ）の改良された動作は、例えば、オーディオまたはビデオプレーヤ、スマートフォン、タブレットコンピュータ、およびパーソナルコンピュータ等のエンターテインメントデバイスを含む、電子デバイス内において有益であり得る。ＡＤＣは、これらの電子デバイス内の多数のマイクロホンのいずれかに結合されてもよい。ＡＤＣは、電子デバイス内における使用時、マイクロホントポロジを検出し、それに適合することができる。本説明は、マイクロホンと併用されるＡＤＣを参照するが、本明細書に説明されるＡＤＣの実施形態は、マイクロホン以外のアナログデバイスに結合されてもよく、ＡＤＣは、その情報を類似様式で処理してもよい。すなわち、本明細書に説明されるアナログ／デジタルコンバータ（ＡＤＣ）は、アナログ信号を提供し、アナログ信号がデジタル電子機器内で処理される必要がある、任意のアナログデバイスに結合されてもよい。さらに、本明細書に説明されるＡＤＣは、アナログ信号を処理する、任意の電子デバイス内で使用されてもよい。例えば、携帯電話等の消費者デバイスの動作が、説明され得るが、ＡＤＣは、オーディオ機器等の他のコンポーネント内で使用されてもよい。
ＡＤＣは、前述のマイクロホンインターフェース構成を検出する能力に加え、またはそれを伴わずに、望ましくない影響を感知および／または補償する能力を含んでもよい。例えば、感知ノードは、差動入力間に提供されてもよく、感知ノードは、２つまたはそれを上回るスイッチによって差動入力から分離される。感知ノードは、差動入力の平均電圧の測定を可能にしてもよい。平均電圧が、得られ、スイッチをアクティブ化し、差動入力に結合されるサンプリングコンデンサ上に記憶される電荷を中和してもよい。その平均電圧は、ＡＤＣの動作にかかわらず、コモンモード（ＣＭ）データとして使用されてもよい。コントローラは、ＣＭデータを差動モード（ＤＭ）データとともに受信し、ＣＭおよびＤＭデータを使用して、マイクロホンインターフェースまたはマイクロホン信号とアナログ／デジタルコンバータ（ＡＤＣ）との間のインターフェースにおけるＤＣまたはＡＣ不整合等の望ましくない影響を判定してもよい。コントローラは、次いで、補助デジタル／アナログコンバータ（ＤＡＣ）を通して等、補償を差動入力に適用するための信号を発生させ、望ましくない影響を低減または排除してもよい。
一実施形態によると、入力アナログ信号を出力デジタル信号に変換するためのアナログ／デジタルコンバータ（ＡＤＣ）は、入力アナログ信号を表す差動信号の第１の入力を受信するための第１の入力ノードと、入力アナログ信号を表す差動信号の第２の入力を受信するための第２の入力ノードと、基準コモンモード信号を受信するためのコモンモード入力ノードと、第１の入力ノードに結合され、かつ第２の入力ノードに結合される第１の処理経路であって、第１の処理出力ノードにおいて、受信された差動信号を示す第１のデジタル信号を出力するように構成される、第１の処理経路と、第１の入力ノードに結合され、第２の入力ノードに結合され、かつコモンモード入力ノードに結合される第２の処理経路であって、第２の処理出力ノードにおいて、受信された差動信号の平均値と基準コモンモード信号との間の比較を示す第２のデジタル信号を出力するように構成される、第２の処理経路と、第１の処理経路の第１の処理出力ノードおよび第２の処理経路の第２の処理出力ノードに結合されるコンバイナモジュールであって、少なくとも部分的に、第１のデジタル信号および第２のデジタル信号に基づいて、出力デジタル信号を発生させるように構成される、コンバイナモジュールとを含んでもよい。
ある実施形態では、アナログ／デジタルコンバータ（ＡＤＣ）はまた、コントローラであって、出力デジタル信号を受信し、少なくとも部分的に、受信された出力デジタル信号に基づいて、第１の入力ノードおよび第２の入力ノードに結合される入力デバイスの結合構成を判定し、少なくとも部分的に、判定された結合構成に基づいて、アナログ／デジタルコンバータ（ＡＤＣ）の動作を調節するように構成される、コントローラと、コンバイナモジュールに結合される第１のデジタル出力データノードとを含んでもよく、また、コンバイナモジュールに結合される第２のデジタル出力データノードであって、第１のデジタル出力データノードおよび第２のデジタル出力データノードにおける出力は、出力デジタル信号の表現である、第２のデジタル出力データノードを含んでもよく、また、第１のデジタル出力データノードに結合され、かつ第１の処理経路の少なくとも第１の入力に結合される第１のデジタル／アナログコンバータ（ＤＡＣ）を含んでもよく、および／または、さらには、第２のデジタル出力データノードに結合され、かつ第１の処理経路の少なくとも第２の入力に結合される第２のデジタル／アナログコンバータ（ＤＡＣ）を含んでもよく、コントローラは、第１のＤＡＣおよび第２のＤＡＣに結合され、少なくとも部分的に、受信されたデジタル出力データに基づいて、第１のＤＡＣおよび第２のＤＡＣを動作させることを含むステップを行うことによってアナログ／デジタルコンバータ（ＡＤＣ）の動作を調節するようにさらに構成される。
ある実施形態では、コントローラは、ＡＣ結合完全差動、ＡＣ結合擬似差動、ＤＣ結合完全差動、およびＤＣ結合擬似差動のうちの１つである結合構成を判定してもよく、コンバイナモジュールは、出力デジタル信号を第１のデジタル出力データノードおよび第２のデジタル出力データノードにおいて出力するように構成されてもよく、コンバイナモジュールは、第１のデジタル出力データノードにおいて、少なくとも部分的に、第１の処理経路の出力および第２の処理経路の出力の総和に基づいて、第１のデジタル信号を出力してもよく、コンバイナは、第２のデジタル出力データノードにおいて、少なくとも部分的に、第１の処理経路の出力と第２の処理経路の出力との間の差異に基づいて、第２のデジタル信号を出力してもよく、第１の処理経路は、第１のデルタシグマ変調器ループを含んでもよく、第２の処理経路は、第２のデルタシグマ変調器を含んでもよく、および／または第１の入力ノードならびに第２の入力ノードは、差動出力を伴うマイクロホンに結合するように構成されてもよい。
別の実施形態によると、方法は、アナログ／デジタルコンバータ（ＡＤＣ）によって、アナログ差動信号の第１の入力を受信するステップと、アナログ／デジタルコンバータ（ＡＤＣ）によって、アナログ差動信号の第２の入力を受信するステップと、アナログ／デジタルコンバータ（ＡＤＣ）によって、第１の処理ループ内で第１の入力と第２の入力との間の差異を処理するステップと、アナログ／デジタルコンバータ（ＡＤＣ）によって、第２の処理ループ内で第１の入力および第２の入力の平均を処理するステップと、および／またはアナログ／デジタルコンバータ（ＡＤＣ）によって、第１の処理ループの処理された差異および第２の処理ループの処理された平均を組み合わせ、アナログ差動信号を示すデジタル信号を生成するステップとを含んでもよい。
いくつかの実施形態では、本方法はさらに、コントローラによって、入力デバイスの結合構成を判定し、第１の入力および第２の入力をアナログ／デジタルコンバータ（ＡＤＣ）に発生させるステップを含んでもよく、さらに、コントローラによって、少なくとも部分的に、判定された結合構成に基づいて、アナログ／デジタルコンバータ（ＡＤＣ）の動作を調節するステップを含んでもよく、さらに、組み合わせられたデジタル信号の第１のデジタル出力を第１のアナログフィードバック信号に変換するステップを含んでもよく、さらに、第１のアナログフィードバック信号を第１の処理ループに提供するステップを含んでもよく、さらに、組み合わせられたデジタル信号の第２のデジタル出力を第２のアナログフィードバック信号に変換するステップを含んでもよく、および／またはさらに、第２のアナログフィードバック信号を第１のアナログフィードバック信号に結合される第１の処理ループの入力と異なる第１の処理ループの入力に提供するステップを含んでもよい。
ある実施形態では、結合構成を判定するステップは、入力デバイスの結合構成がＡＣ結合完全差動であることを判定するステップと、入力デバイスの結合構成がＡＣ結合擬似差動であることを判定するステップと、入力デバイスの結合構成がＤＣ結合完全差動であることを判定するステップと、入力デバイスの結合構成がＤＣ結合擬似差動であることを判定するステップとのうちの少なくとも１つを含んでもよく、組み合わせ、デジタル信号を発生させるステップは、少なくとも部分的に、第１の処理経路の出力および第２の処理経路の出力の総和に基づいて、第１のデジタル信号を出力するステップ、および／または少なくとも部分的に、第１の処理経路の出力と第２の処理経路の出力との間の差異に基づいて、第２のデジタル信号を出力するステップを含んでもよく、第１の処理ループ内で処理するステップは、第１のデルタシグマ変調器ループ内で処理するステップを含んでもよく、第２の処理ループ内で処理するステップは、第２のデルタシグマ変調器ループ内で処理するステップを含んでもよく、および／または第１の入力を受信するステップならびに第２の入力を受信するステップは、入力を差動出力を伴うマイクロホンから受信するステップを含んでもよい。
別の実施形態によると、装置は、アナログ差動信号の第１の入力を受信するための第１の入力ノード、アナログ差動信号の第２の入力を受信するための第２の入力ノード、デジタル出力ノード、擬似差動信号であり得るアナログ差動信号をデジタル出力ノードにおけるデジタル信号に変換するように構成されるアナログ／デジタルコンバータ（ＡＤＣ）、および／またはアナログ／デジタルコンバータに結合されるコントローラを含んでもよい。アナログ／デジタルコンバータ（ＡＤＣ）は、第１の入力と第２の入力との間の差異を処理するように構成される第１の処理ループ、第１の入力および第２の入力の平均を処理するように構成される第２の処理ループ、および／または第１の処理ループの出力を受信し、第２の処理ループの出力を受信し、少なくとも部分的に、第１の処理ループの出力および第２の処理ループの出力に基づいて、デジタル信号を発生させるように構成されるコンバイナモジュールを含んでもよい。コントローラは、入力デバイスの結合構成を判定し、第１の入力および第２の入力をアナログ／デジタルコンバータ（ＡＤＣ）に発生させるように構成されてもよく、判定された構成は、少なくとも部分的に、デジタル信号に基づき、および／または少なくとも部分的に、判定された結合構成に基づいて、アナログ／デジタルコンバータ（ＡＤＣ）の動作を調節するように構成されてもよい。
ある実施形態では、コンバイナは、第１の成分および第２の成分を含む擬似差動デジタル信号を出力するように構成されてもよく、第１の成分は、第１の処理経路の出力および第２の処理経路の出力の総和を示すデジタルデータを含み、第２の成分は、第１の処理経路の出力と第２の処理経路の出力との間の差異を示すデジタルデータを含み、第１の処理経路は、第１のデルタシグマ変調器ループを含んでもよく、第２の処理経路は、第２のデルタシグマ変調器を含んでもよく、第１の入力ノードおよび第２の入力ノードは、マイクロホン入力ノードであってもよく、および／または装置は、エンターテインメントデバイス、スマートフォン、タブレットコンピュータ、およびパーソナルコンピュータのうちの少なくとも１つであってもよい。
さらなる実施形態によると、アナログ／デジタルコンバータ（ＡＤＣ）のためのコモンモードおよび差動モード不整合を補償するための方法は、デジタルコモンモード（ＣＭ）データおよび差動モード（ＤＭ）データを受信するステップ、および／またはデジタル／アナログコンバータ（ＤＡＣ）が、アナログ／デジタルコンバータ（ＡＤＣ）において、コモンモードおよび差動モード不整合のうちの少なくとも１つのための補償を提供するように、デジタル／アナログコンバータ（ＤＡＣ）への出力のための制御信号を発生させるステップを含んでもよい。
ある実施形態では、コモンモード（ＣＭ）データを受信するステップは、アナログ／デジタルコンバータ（ＡＤＣ）の差動入力ノード間のＤＣ平均電圧レベルおよび／またはＡＣ電圧レベルを受信するステップを含んでもよく、ＤＣ平均電圧レベルは、スイッチによって差動入力ノードに結合されるコモンモード（ＣＭ）感知ノードから受信され、本方法はまた、スイッチをアクティブ化し、差動入力ノードに結合されるサンプリングコンデンサ内の平均電圧値を得るステップを含んでもよく、差動モード（ＤＭ）データを受信するステップは、差動入力ノード間の差異を受信するステップを含んでもよく、差異は、アナログ／デジタルコンバータ（ＡＤＣ）の量子化器から受信され、および／または制御信号を発生させるステップは、アナログ／デジタルコンバータ（ＡＤＣ）の差動入力ノードに結合されるマイクロホンの構成を判定するステップ、および／またはアナログ／デジタルコンバータ（ＡＤＣ）内のコモンモードおよび差動モード不整合を判定するステップを含み、制御信号を発生させるステップは、少なくとも部分的に、マイクロホンの判定される構成ならびに判定されたコモンモードおよび差動モード不整合に基づいて、制御信号を発生させるステップを含む。
別の実施形態によると、装置は、前述のコモンモードおよび差動モード不整合を補償するための方法を含む、ステップを行うことによって、アナログ／デジタルコンバータ（ＡＤＣ）を動作させるように構成される、コントローラを含んでもよい。
さらなる実施形態によると、コモンモード切替式コンデンサシステム内の２つの入力ノードにおける差動入力電圧の平均を感知するための方法は、差動入力を切替式コンデンサシステムに提供するステップを含んでもよく、少なくとも２つのサンプリングコンデンサは、２つの入力ノードのそれぞれに結合され、および／または本方法は、２つもしくはそれを上回るスイッチを動作させ、サンプリングノードにおける差動入力の平均電圧を得るステップを含んでもよい。本方法はまた、切替式コンデンサシステムのコントローラへのフィードバックのために平均電圧のアナログ値をデジタル値に変換するステップ、および／または少なくとも部分的に、出力ノードにおいて発生された平均電圧に基づいて、差動入力における望ましくない影響を補償するステップを含んでもよい。
別の実施形態によると、装置は、第１の入力ノードおよび第２の入力ノードを含む、差動入力、第１の入力ノードに結合される第１のコンデンサおよび第２の入力ノードに結合される第２のコンデンサを含む、少なくとも２つのサンプリングコンデンサ、第１のコンデンサに結合される第１のスイッチ、および第２のコンデンサに結合され、かつ第１のスイッチに結合される第２のスイッチを含む、少なくとも２つのスイッチ、および／または少なくとも２つのスイッチに結合されるコントローラであって、少なくとも２つのスイッチを動作させ、第１のスイッチと第２のスイッチとの間の出力ノードにおいて差動入力の平均電圧を得ることを含む、ステップを行うように構成される、コントローラを含んでもよい。いくつかの実施形態では、本装置はまた、出力ノードに結合され、かつコントローラに結合される、アナログ／デジタルコンバータ（ＡＤＣ）を含んでもよく、ＡＤＣは、平均電圧に基づいて、コモンモード（ＣＭ）データをコントローラに提供するように構成され、および／または装置は、アナログ／デジタルコンバータ（ＡＤＣ）を含んでもよく、コントローラはさらに、ＡＤＣを動作させ、少なくとも部分的に、出力ノードにおいて発生された平均電圧に基づいて、差動入力における不整合を補償するように構成される。
前述は、以下の発明を実施するための形態がより深く理解され得るために、本発明の実施形態のある特徴および技術的利点をかなり広義に概略している。本発明の請求項の主題を形成する、付加的特徴および利点は、本明細書に後述されるであろう。開示される概念および具体的実施形態は、同一または類似目的を果たすための他の構造を修正もしくは設計するための基礎として容易に利用され得ることが、当業者によって理解されるはずである。また、そのような均等物構造は、添付の請求項に記載される本発明の精神および範囲から逸脱しないことが、当業者によって認識されるはずである。付加的特徴は、付随の図と併せて検討されるとき、以下の説明からより深く理解されるであろう。しかしながら、図はそれぞれ、例証および説明の目的のためだけに提供されており、本発明を限定することを意図するものではないことは、はっきりと理解されたい。
例えば、本願は以下の項目を提供する。
（項目１）
アナログ／デジタルコンバータ（ＡＤＣ）のためのコモンモードおよび差動モード不整合を補償するための方法であって、
デジタルコモンモード（ＣＭ）データおよび差動モード（ＤＭ）データを受信するステップと、
前記デジタル／アナログコンバータ（ＤＡＣ）が、少なくとも部分的に、前記受信されたデジタルコモンモード（ＣＭ）データおよび差動モード（ＤＭ）データに基づいて、前記アナログ／デジタルコンバータ（ＡＤＣ）内でコモンモードおよび差動モード不整合のうちの少なくとも１つの補償を提供するように、デジタル／アナログコンバータ（ＤＡＣ）への出力のための制御信号を発生させるステップと、
を含む、方法。
（項目２）
前記コモンモード（ＣＭ）データを受信するステップは、前記アナログ／デジタルコンバータ（ＡＤＣ）の差動入力ノード間のＤＣ平均電圧レベルを受信するステップを含み、前記ＤＣ平均電圧レベルは、スイッチによって前記差動入力ノードに結合されるコモンモード（ＣＭ）感知ノードから受信される、項目１に記載の方法。
（項目３）
前記スイッチをアクティブ化し、前記差動入力ノードに結合されるサンプリングコンデンサをサンプリングするステップをさらに含み、前記スイッチは、前記ＤＣ平均電圧レベルを得るためにアクティブ化される、項目２に記載の方法。
（項目４）
前記差動モード（ＤＭ）データを受信するステップは、差動入力ノード間の差異を受信するステップを含み、前記差異は、前記アナログ／デジタルコンバータ（ＡＤＣ）の量子化器から受信される、項目１に記載の方法。
（項目５）
前記制御信号を発生させるステップは、
前記アナログ／デジタルコンバータ（ＡＤＣ）の差動入力ノードに結合されるマイクロホンの構成を判定するステップと、
前記アナログ／デジタルコンバータ（ＡＤＣ）内のコモンモードおよび差動モード不整合を判定するステップと、
を含み、
前記制御信号を発生させるステップは、少なくとも部分的に、前記マイクロホンの判定される構成ならびに前記判定されたコモンモードおよび差動モード不整合に基づいて、前記制御信号を発生させるステップを含む、項目１に記載の方法。
（項目６）
前記アナログ／デジタルコンバータ（ＡＤＣ）は、切替式コンデンサＡＤＣを備える、項目１に記載の方法。
（項目７）
前記アナログ／デジタルコンバータ（ＡＤＣ）は、連続時間ＡＤＣを備える、項目１に記載の方法。
（項目８）
装置であって、
デジタルコモンモード（ＣＭ）データおよび差動モード（ＤＭ）データを受信するステップと、
デジタル／アナログコンバータ（ＤＡＣ）が、少なくとも部分的に、前記受信されたデジタルコモンモード（ＣＭ）データおよび差動モード（ＤＭ）データに基づいて、アナログ／デジタルコンバータ（ＡＤＣ）内でコモンモードおよび差動モードのうちの少なくとも１つの不整合の補償を提供するように、前記デジタル／アナログコンバータ（ＤＡＣ）への出力のための制御信号を発生させるステップと、
を含む、ステップを行うことによって、前記アナログ／デジタルコンバータ（ＡＤＣ）を動作させるように構成される、コントローラを備える、装置。
（項目９）
前記コモンモード（ＣＭ）データを受信するステップは、差動入力ノード間のＤＣ平均電圧レベルを受信するステップを含み、前記ＤＣ平均電圧レベルは、スイッチによって前記差動入力ノードに結合されるコモンモード（ＣＭ）感知ノードから受信される、項目８に記載の装置。
（項目１０）
前記コントローラはさらに、前記スイッチをアクティブ化し、前記差動入力ノードに結合されるサンプリングコンデンサをサンプリングするステップを行うように構成され、前記スイッチは、前記ＤＣ平均電圧レベルを得るためにアクティブ化される、項目９に記載の装置。
（項目１１）
前記差動モード（ＤＭ）データを受信するステップは、差動入力ノード間の差異を受信するステップを含み、前記差異は、前記アナログ／デジタルコンバータ（ＡＤＣ）の量子化器から受信される、項目８に記載の装置。
（項目１２）
前記制御信号を発生させるステップは、
前記アナログ／デジタルコンバータ（ＡＤＣ）の差動入力ノードに結合されるマイクロホンの構成を判定するステップと、
前記アナログ／デジタルコンバータ（ＡＤＣ）内の望ましくない影響を判定するステップと、
を含み、
前記制御信号を発生させるステップは、少なくとも部分的に、前記マイクロホンの構成および前記望ましくない影響に基づいて、前記制御信号を発生させるステップを含む、項目８に記載の装置。
（項目１３）
前記コントローラは、切替式コンデンサアナログ／デジタルコンバータ（ＡＤＣ）を制御するように構成される、項目８に記載の装置。
（項目１４）
前記コントローラは、連続時間アナログ／デジタルコンバータ（ＡＤＣ）を制御するように構成される、項目８に記載の装置。
（項目１５）
コモンモードインセンシティブ切替式コンデンサシステム内の２つの入力ノードにおける差動入力電圧の平均を感知するための方法であって、
差動入力を前記切替式コンデンサシステムに提供するステップであって、少なくとも２つのサンプリングコンデンサは、前記２つの入力ノードのそれぞれに結合される、ステップと、
前記差動入力の平均電圧が出力ノードにおいて発生されるように、２つまたはそれを上回るスイッチを動作させ、前記少なくとも２つのサンプリングコンデンサをサンプリングするステップと、
を含む、方法。
（項目１６）
前記切替式コンデンサシステムのコントローラへのフィードバックのために前記平均電圧のアナログ値をデジタル値に変換するステップをさらに含む、項目１５に記載の方法。
（項目１７）
少なくとも部分的に、前記出力ノードにおいて発生された平均電圧に基づいて、前記差動入力における望ましくない影響を補償するステップをさらに含む、項目１５に記載の方法。
（項目１８）
装置であって、
第１の入力ノードおよび第２の入力ノードを備える、差動入力と、
前記第１の入力ノードに結合される第１のコンデンサおよび前記第２の入力ノードに結合される第２のコンデンサを備える、少なくとも２つのサンプリングコンデンサと、
前記第１のコンデンサに結合される第１のスイッチ、および前記第２のコンデンサに結合され、かつ前記第１のスイッチに結合される第２のスイッチを備える、少なくとも２つのスイッチと、
前記少なくとも２つのスイッチに結合されるコントローラであって、前記コントローラは、前記差動入力の平均電圧が、前記第１のスイッチと前記第２のスイッチとの間の出力ノードにおいて発生されるように、前記少なくとも２つのスイッチを動作させ、前記少なくとも２つのサンプリングコンデンサをサンプリングすることを含む、ステップを行うように構成される、コントローラと、
を備える、装置。
（項目１９）
前記出力ノードに結合され、かつ前記コントローラに結合される、アナログ／デジタルコンバータ（ＡＤＣ）をさらに備え、前記ＡＤＣは、前記平均電圧に基づいて、コモンモード（ＣＭ）データを前記コントローラに提供するように構成される、項目１８に記載の装置。
（項目２０）
デジタル／アナログコンバータ（ＤＡＣ）をさらに備え、前記コントローラはさらに、少なくとも部分的に、前記出力ノードにおいて発生された平均電圧に基づいて、前記ＤＡＣを動作させ、前記差動入力における不整合を補償するように構成される、項目１８に記載の装置。
開示されるシステムおよび方法のより完全な理解のために、ここで、添付の図面と併せて検討される、以下の説明を参照する。
図１Ａは、完全差動ＡＣ結合構成におけるアナログ／デジタルコンバータ（ＡＤＣ）に結合されるマイクロホンを図示する、ブロック図である。図１Ｂは、擬似差動ＡＣ結合構成におけるアナログ／デジタルコンバータ（ＡＤＣ）に結合されるマイクロホンを図示する、ブロック図である。図１Ｃは、完全差動ＤＣ結合構成におけるアナログ／デジタルコンバータ（ＡＤＣ）に結合されるマイクロホンを図示する、ブロック図である。図１Ｄは、擬似差動ＤＣ結合構成におけるアナログ／デジタルコンバータ（ＡＤＣ）に結合されるマイクロホンを図示する、ブロック図である。 図１Ｅは、アナログ／デジタルコンバータ（ＡＤＣ）内の変調器デジタル出力コードを図示する、グラフである。図１Ｆは、不整合コモンモード（ＣＭ）値を有する完全差動入力を伴う、アナログ／デジタルコンバータ（ＡＤＣ）内の変調器デジタル出力コードを図示する、グラフである。図１Ｇは、不整合差動モード（ＤＭ）値を有する完全差動入力を伴う、アナログ／デジタルコンバータ（ＡＤＣ）内の変調器デジタル出力コードを図示する、グラフである。 図２は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）の動作を検出および調節し、マイクロホントポロジに整合させる方法を図示するフローチャートである。 図３は、本開示の一実施形態による、アナログ信号を処理するための２つの処理経路を伴うアナログ／デジタルコンバータ（ＡＤＣ）の一部を図示する、ブロック図である。 図４は、本開示の一実施形態による、２つの処理経路を伴うアナログ／デジタルコンバータ（ＡＤＣ）内でアナログ信号をデジタル信号に変換する方法を図示するフローチャートである。 図５は、本開示の一実施形態による、２つの処理経路を伴うアナログ／デジタルコンバータの一部を図示する、回路図である。 図６は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）のフィードバック経路からのデジタル／アナログコンバータ（ＤＡＣ）を図示する、回路図である。 図７は、本開示の一実施形態に従って構成される５ビットアナログ／デジタルコンバータ（ＡＤＣ）の例示的出力を示す、表である。 図８は、本開示の一実施形態による、異なるトポロジのマイクロホンを動作させることが可能なアナログ／デジタルコンバータ（ＡＤＣ）を伴う電子デバイスを示す、例証である。 図９は、本開示の一実施形態による、感知ノードを提供するように構成される短絡相スイッチを伴うアナログ／デジタルコンバータ（ＡＤＣ）のためのフロントエンドスイッチを図示する、回路図である。 図１０は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）のためのインターフェース検出および補償を図示する、回路図である。 図１１は、本開示の一実施形態による、マイクロホン構成を判定し、不整合補償を適用するための例示的方法を図示する、フローチャートである。 図１２は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）内の望ましくない影響を補償するための例示的方法を図示する、フローチャートである。 図１３は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）内のコモンモード（ＣＭ）データを感知するための例示的方法を図示する、フローチャートである。
図２は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）の動作を検出および調節し、マイクロホントポロジに整合させる方法を図示するフローチャートである。方法２００は、ブロック２０２から開始し、アナログ入力をマイクロホンから受信する、アナログ／デジタルコンバータ（ＡＤＣ）の出力を監視する。監視される出力は、例えば、ＡＤＣからのデジタル出力または擬似デジタル出力であってもよい。次いで、ブロック２０４では、マイクロホンの結合構成が、ブロック２０２においてＡＤＣの監視される出力に基づいて判定されてもよい。判定は、ＡＤＣ出力における瞬間値に基づいて行われてもよい、または判定は、ある時間期間にわたってＡＤＣ出力を評価することによって行われてもよい。次に、ブロック２０６では、アナログ／デジタルコンバータ（ＡＤＣ）の動作が、判定されたマイクロホンの結合構成に基づいて調節されてもよい。方法２００は、アナログ／デジタルコンバータに結合されるコントローラまたはアナログ／デジタルコンバータと統合されるコントローラによって行われてもよい。
図２に説明されるように、ＡＤＣ内のマイクロホンからのアナログ信号を処理し、マイクロホン構成を判定する１つの方法は、２つの処理経路内のマイクロホン入力信号を処理するものである。第１の処理経路は、差動入力信号間の差異を処理してもよく、第２の処理経路は、差動入力信号の平均値を処理してもよい。図３は、本開示の一実施形態による、アナログ信号を処理するための２つの処理経路を伴うアナログ／デジタルコンバータ（ＡＤＣ）の一部を図示する、ブロック図である。アナログ／デジタルコンバータ（ＡＤＣ）３００は、第１の入力ノード３０２と、第２の入力ノード３０４とを含んでもよい。入力ノード３０２および３０４は、マイクロホン３１０に結合し、差動または擬似差動入力として、マイクロホン３１０の周囲の環境内の音を示すマイクロホン３１０によって発生されたアナログ信号を受信するように構成されてもよい。ループフィルタコンポーネント等のＡＤＣ３００の一部のみが図３に図示されるが、図３に示されない付加的コンポーネントが、ＡＤＣ内に存在してもよい。
ＡＤＣ３００は、入力ノード３０２および３０４において受信された入力を処理し、出力ノード３０８においてデジタル出力Ｄｏｕｔを発生させてもよい。処理は、２つの処理経路３１２および３２２を通して生じてもよい。差動処理経路３２２は、入力ノード３０２および３０４における差動信号間の差異を処理してもよい。コモンモード処理経路３１２は、入力ノード３０２および３０４における差動入力の平均値を処理してもよい。一実施形態では、コモンモード処理経路３１２は、差動入力の平均値と入力ノード３０６において受信された理想的コモンモード電圧ＶＣＭＩとの間の差異を発生させてもよい。処理経路３１２および３２２の出力は、コンバイナ３３２に提供されてもよく、これは、少なくとも１つのデジタル出力信号Ｄｏｕｔを出力ノード３０８において発生させる。
図３に図示されるように２つの処理経路と構成されるＡＤＣを通してアナログ差動信号を処理するための方法は、図４を参照して説明される。図４は、本開示の一実施形態による、２つの処理経路を伴うアナログ／デジタルコンバータ（ＡＤＣ）内でアナログ信号をデジタル信号に変換する方法を図示するフローチャートである。方法４００は、ブロック４０２から開始し、デジタル信号への変換のためにアナログ差動信号の第１の入力および第２の入力を受信する。次いで、ブロック４０４では、第１の入力と第２の入力との間の差異が、図３の差動処理経路３２２等の第１の処理ループ内で処理される。次に、ブロック４０６では、第１の入力および第２の入力の平均が、図３のコモンモード処理経路３１２等の第２の処理経路内で処理される。ブロック４０４および４０６の処理は、同時に生じてもよい。他の実施形態では、ブロック４０４および４０６の処理は、第１の入力および第２の入力から得られた個々のサンプルに対して順次方式で生じてもよい。次いで、ブロック４０８では、ブロック４０４の差異処理およびブロック４０６の平均処理の出力は、図３のコンバイナ３３２等において組み合わせられ、デジタル信号を生成してもよい。処理経路の出力を組み合わせることによって生成されたデジタル信号は、アナログ差動信号のデジタル表現に対応する。マイクロホンが、第１の入力および第２の入力に結合されると、本デジタル信号は、マイクロホンの周囲の環境内の音のデジタル表現となる。
２つの処理経路を伴うアナログ／デジタルコンバータ（ＡＤＣ）を実装するための一実施形態は、図５に示されるように、デルタシグマ変調器として２つの処理経路を実装する。図５は、本開示の一実施形態による、２つの処理経路を伴うアナログ／デジタルコンバータの一部を図示する、回路図である。アナログ／デジタルコンバータ（ＡＤＣ）５００は、ＡＣ結合、ＤＣ結合、完全差動、および擬似差動マイクロホン等のマイクロホントポロジをサポートする、汎用マイクロホントポロジをサポートする。第１の処理経路３２２および第２の処理経路３１２は、それぞれ、ループフィルタ５２２および５１２と、量子化器５２４および５１４とを含む。処理経路３１２および３２２は、コンバイナ３３２に出力し、これは、擬似デジタル信号を出力ノード３０８Ａおよび３０８Ｂにおいて発生させる。ノード３０８Ａおよび３０８Ｂにおける擬似デジタル信号は、それぞれ、フィードバック経路５４０を通して処理経路３１２および３２２の入力に提供される。フィードバック経路５４０は、デジタル／アナログコンバータ（ＤＡＣ）５４２および５４４を含む。ＤＡＣ５４２および５４４の出力は、それぞれ、差動処理経路３２２の第１および第２の入力に結合されてもよい。さらに、ＤＡＣ５４２および５４４の出力は、コモンモード処理経路３１２への入力のために平均化されてもよい。処理経路３１２および３２２はそれぞれ、したがって、同一フロントエンドおよびバックエンドに結合される機能ＡＤＣループである。しかしながら、処理経路３１２および３２２はそれぞれ、入力ノード３０２および３０４において受信された入力信号の異なる側面を処理する。
入力ノード３０２および３０４は、差動信号を２つのフロントエンド総和ノードＶｘｎ、Ｖｘｐおよび差動モード（ＤＭ）ループフィルタ５２２に結合する。入力ノード３０２および３０４はまた、差動信号の平均をコモンモード（ＣＭ）ループフィルタ５１２に結合する。コモンモードループフィルタはまた、入力ノード３０６から、ループフィルタ５１２および５２２内の増幅器（図示せず）における所望の入力に整合するように選択された所望のコモンモード電圧を示し得る、理想的ＣＭ電圧ＶＣＭＩを受信する。したがって、差動誤差信号は、ＤＭループフィルタ５２２を通して通過し、コモンモード誤差信号は、ＣＭループフィルタ５１２を通して通過する。ループフィルタ５１２および５２２は、例えば、演算増幅器を含有する、積分器を含んでもよい。それらの演算増幅器は、ノード３０６において受信された理想的コモンモード電圧ＶＣＭＩに整合する、ある範囲内で動作するように設計されてもよい。ループフィルタ５１２および５２２の出力は、それぞれ、量子化器５１４および５２４内で量子化され、デジタル出力ＤＣＭおよびＤＤＭを発生させる。ＤＣＭデジタル出力は、入力の平均値と理想的コモンモード電圧ＶＣＭＩの比較に基づく誤差信号のデジタル表現を含有してもよく、ＤＤＭデジタル出力は、入力ノード３０２および３０４における差動入力に基づく誤差信号のデジタル表現を含有してもよい。量子化後、ＣＭおよびＤＭデジタル出力ＤＣＭおよびＤＤＭは、デコーダを使用して、ＣＭおよびＤＭ情報を搬送する擬似デジタルデータを発生させること等によって、コンバイナ３３２において組み合わせられる。擬似デジタルデータは、ＤｐおよびＤｎ信号としてノード３０８Ａおよび３０８Ｂにおいて出力されてもよく、Ｄｐは、（ＤＣＭ＋ＤＤＭ／２）情報を含有し、Ｄｎは、（ＤＣＭ−ＤＤＭ／２）情報を含有する。コンバイナは、増幅器５３２と、総和ブロック５３４および５３６とを含み、出力ＤｐおよびＤｎ信号を経路３１２ならびに３２２の出力から発生させてもよい。
擬似デジタルデータ（Ｄｎ，Ｄｐ）は、それぞれ、フィードバック経路５４０内のＤＡＣ５４４および５４２に結合されてもよい。一実施形態では、ＤＡＣ５４４および５４２は、電流操向ＤＡＣとして実装されてもよい。図６は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）のフィードバック経路からのデジタル／アナログコンバータ（ＤＡＣ）を図示する、回路図である。ＤＡＣ５４２および５４４では、擬似デジタル出力Ｄｐは、ＤＡＣｐ５４２内の電流ＤＡＣのスイッチを制御し、Ｄｎは、ＤＡＣｎ５４４のスイッチを制御する。
図５のＡＤＣ５００の動作は、５ビットＡＤＣとして構成されるとき、ＡＤＣ５００の例示的出力を示す表である、図７を参照して説明され得る。ＡＣ結合完全差動マイクロホントポロジに関して、ＶｉｎおよびＶｉｐのＤＣ値は、ＶＣＭＩに内部設定されてもよく、ＣＭ誤差は、ゼロであってもよい。その結果、ＤＡＣ５４２出力値Ｉｐは、−３２＊ＩＤＡＣ〜＋３２＊ＩＤＡＣに及び得、ＤＡＣ５４４出力値Ｉｎは、＋３２＊ＩＤＡＣ〜−３２＊ＩＤＡＣに及び得、ＤｎおよびＤｐにおいて反対コードをもたらす。ＤＣ結合完全差動トポロジに関して、ノード３０２および３０４における入力のＤＣ値がノード３０６におけるＶＣＭＩと整合される場合、任意のコモンモード誤差信号は存在せず、出力は、ＡＣ結合ＦＤの場合に類似するであろう。ＤＣ結合完全差動トポロジに関して、ノード３０４および３０４における入力のＤＣ値がノード３０６におけるＶＣＭＩと不整合である場合（ＣＭ誤差が存在するように）、ＣＭループフィルタ５１２は、ｌｐおよびＩｎ値を調節し、そのＣＭ誤差を相殺してもよい。次いで、出力は、再び、ＡＣ結合ＦＤの場合に類似するであろう。したがって、図５のコントローラ５５０等のコントローラが、ＤｎおよびＤｐの平均を検出する場合、デジタル出力コードは、ゼロであって、次いで、コントローラは、マイクロホントポロジが完全差動であることを判定し得る。コントローラはさらに、付加的情報を受信することによって、完全差動トポロジのＡＣ結合とＤＣ結合変形例を判別してもよい。例えば、コントローラは、プログラムされた信号をメモリまたはヒューズから受信してもよい。別の実施例では、コントローラは、ＶＣＭＩ入力ノード３０６から引き出される電流の量を判定してもよい。
ＡＣ結合擬似差動トポロジに関して、ＶｉｐおよびＶｉｎのＤＣ値は、入力ノード３０６において受信されたＶＣＭＩに整合するように内部設定されてもよい。次いで、ＤｐおよびＩｐ値は、ＡＣ結合ＦＤの場合に類似するが、Ｖｉｎに関してノード３０４におけるＡＣ信号が存在せず、そのＤＣ値が、Ｖｃｍ発生器ブロック（図示せず）によって設定されるため、Ｉｎ値がゼロ（Ｄｎ＝［１００００］、これは、中間コードである）であろうという点において異なり得る。したがって、図５のコントローラ５５０等のコントローラが、［１００００］のＤｎ値を検出する場合、コントローラは、マイクロホントポロジがＡＣ結合擬似差動であることを判定し得る。
ＤＣ結合擬似差動トポロジに関して、ＤｐおよびＩｐ値は、ＡＣ結合擬似差動トポロジの場合と類似するであろう（ＶｉｐにおけるＤＣ値がＶＣＭＩに整合すると仮定して）が、Ｉｐは、＋３２＊ＩＤＡＣにおいて最大限に達し、ＶｘｎノードのＤＣ値を設定し、出力値Ｄｎ＝［１１１１１］をもたらすであろう。したがって、図５のコントローラ５５０等のコントローラが、［１１１１１］のＤｎ値を検出する場合、コントローラは、マイクロホントポロジがＤＣ結合擬似差動トポロジであることを判定し得る。
コントローラは、デジタル検出アルゴリズムを使用して、ＤｐおよびＤｎ上のデータパターンを監視することによって、マイクロホントポロジを検出し、それに基づいて、種々のトポロジを区別してもよい。いくつかの実施形態では、付加的情報が、コントローラに提供され、判定を補助してもよい。マイクロホントポロジを判定後、コントローラは、判定されたトポロジに基づいて、ＡＤＣの動作を調節してもよい。例えば、トポロジが擬似差動ＡＣ結合されるとき、コントローラ５５０は、ＤＡＣ５４４をシャットダウンしてもよい。代替として、ＤＡＣ５４４のうちのいくつかのユニットは、不整合を判定するために、オンに切り替えられたままであってもよい。別の実施例として、トポロジが、擬似差動ＤＣ結合されるとき、コントローラは、ＤＡＣ５４４のＮＭＯＳ側電流をシャットダウンし、電力消費を削減してもよい。いくつかの実施形態では、コントローラは、安定条件がＡＤＣ内で達成されるまで、ＤＡＣの動作の調節を待機してもよい。安定条件は、ＡＤＣの始動またはＡＤＣの入力に最初に現れた信号からある時間量が経過した後に到達され得る。代替として、安定条件は、ＤＡＣの出力が予期される信号に到達すると到達されてもよい。本明細書に説明されるコントローラ５５０は、ＤＡＣと統合される、またはＤＡＣの外部にあってもよい。
種々のマイクロホントポロジのための汎用および／または適応ＤＡＣとして前述のＤＡＣ構成は、マイクロホン（またはデジタルコンポーネントと相互作用する他のアナログ入力デバイス）を有する電子デバイス内に実装されてもよい。図８は、本開示の一実施形態による、異なるトポロジのマイクロホンを動作させることが可能なアナログ／デジタルコンバータ（ＡＤＣ）を伴う電子デバイスを示す、例証である。モバイルデバイス８０２は、例えば、携帯電話であってもよい。モバイルデバイス８０２は、音声マイクロホン８０４Ａおよび８０４Ｂ、ノイズキャンセリングのための近接マイクロホン８０４Ｃ、および／またはヘッドセットマイクロホン８０６等の複数のマイクロホンを含んでもよい。マイクロホンは、マイクロホン８０４Ａ、８０４Ｂ、および８０４Ｃ等の電子デバイス８０２と統合されるか、またはマイクロホン８０６等の電子デバイス８０２の外部にあるかのいずれかであってもよい。電子デバイス８０２のＡＤＣ８１０は、マイクロホン８０４Ａ、８０４Ｂ、８０４Ｃ、および／または８０６に結合され、マイクロホン８０４Ａ、８０４Ｂ、８０４Ｃ、および／または８０６からの入力信号を処理してもよい。ＡＤＣ８１０は、図３、図４、図５、および図６を参照して説明されるように、２つの処理ループを組み込んでもよい。ＡＤＣ８１０はまた、図２および図７を参照して説明される監視ならびに調節能力を組み込んでもよい。異なるトポロジをサポートするＡＤＣ８１０の汎用性質は、エンドユーザがマイクロホントポロジを認知する必要がないという利点をエンドユーザにもたらし、製造業者が、電子デバイスの生産の際、ＡＤＣ８１０もまた変更する必要なく、マイクロホン供給業者を切り替えてもよいという利点を製造業者にもたらす。さらに、マイクロホンがＡＣ結合トポロジであるとき、ＡＤＣ８１０とマイクロホンとの間のインターフェースは、図１Ａおよび図１Ｂのコンデンサ１１２ならびに１１４等のコンデンサに結合することを要求しない。したがって、本明細書に開示されるようなＡＤＣの使用は、電子デバイス内のマイクロホンおよびＡＤＣインターフェースによって占有される空間を縮小させることができる。モバイルデバイス８０２等の電子デバイス内に実装され得る、ＡＤＣまたはＡＤＣの一部の付加的実施形態が、以下に説明される。
図５および図５を参照する説明は、コントローラ５５０による動作下、差動入力ノード３０２および３０４に結合されるＶｘｐならびにＶｘｎにおける差動ノードに信号を印加するためのフィードバック経路５４０の使用を図示し、それを説明する。いくつかの実施形態では、フィードバック経路５４０のデジタル／アナログコンバータ（ＤＡＣ）は、補助デジタル／アナログコンバータ（ＤＡＣ）として使用され、コモンモードおよび差動モード不整合の補償を提供してもよい。これらの実施形態のうちのいくつかでは、補助ＤＡＣは、コモンモード（ＣＭ）感知ノードからの測定に基づいて制御されてもよい。ＣＭ感知ノードは、差動入力間に結合される２つまたはそれを上回るスイッチを通して提供されてもよい。１つのそのような実施形態は、短絡相スイッチを使用する図９に示される。図９は、本開示の一実施形態による、感知ノードを提供するように構成される短絡相スイッチを伴うアナログ／デジタルコンバータ（ＡＤＣ）のためのフロントエンドスイッチを図示する、回路図である。回路９００は、２つの短絡スイッチ９１２および９１４を含み、これは、コントローラ（まだ図示せず）等によって動作され、動作の第２のクロック相の間、２つの入力サンプリングキャップを短絡させてもよい。２つの短絡スイッチ９１２と９１４との間の感知ノード９１６は、コモンモード（ＣＭ）感知ノードを提供してもよい。
特に、感知ノード９１６における電圧は、回路９００の動作のある時間の間、入力ノード９０２と９０４との間の平均電圧に関するデータを提供してもよい。短絡スイッチ９１２および９１４は、スイッチ９１２と９１４との間の任意の寄生静電容量（図示せず）とともに、切替式コンデンサ（ＳＣ）レジスタを生成する。ＳＣレジスタは、値が小寄生キャップ値に反比例するため、大抵抗値を有し得る。図９の実施形態は、スイッチを使用して、ＣＭ感知ノードを提供するための２つの大レジスタを生成する。スイッチ９１２および９１４が、伝導性にされるとき、中央ノード９１６は、入力ノード９０２および９０４における入力電圧の略平均である電圧レベルに安定化する。
感知ノード９１６からの入力は、ＡＤＣのフィードバック経路内でＤＡＣを動作させるためにコントローラに提供されてもよい。ＣＭ感知ノードに基づくフィードバックを実装するＡＤＣの一実施形態が、図３または図５を参照して説明されるものに類似するインターフェース検出ハードウェアとともに、図１０に示される。図１０は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）のためのインターフェース検出および補償を図示する、回路図である。特定のＡＤＣ構成が図１０に示されるが、本明細書に説明される感知ノードおよび／またはコントローラは、切替式コンデンサＡＤＣ回路および連続時間ＡＤＣ回路を含む、他のＡＤＣ構成に実装されてもよい。
アナログ／デジタルコンバータ（ＡＤＣ）回路１０００は、それぞれ、サンプリングコンデンサ１０２２および１０２４の第１の側に結合される第１の短絡スイッチ１０１２および１０１４のセットを含む。短絡スイッチ１０１２および１０１４は、差動入力ノード１００２および１００４を感知ノード１０１６に結合する。回路１０００はまた、それぞれ、サンプリングコンデンサ１０２２および１０２４の第２の側に結合される第２の短絡スイッチ１０３２および１０３４のセットを含む。短絡スイッチ１０３２および１０３４は、差動入力をノード１０３６に結合し、ノード１０３６は、コモンモードＶｃｍ電圧であってもよい。
感知ノード１０１６は、外部コモンモードＶｃｍ，ｐと内部コモンモードＶｃｍ，ｉとの間の不整合を判定するために測定および使用されてもよい。外部コモンモードＶｃｍ，ｐは、スイッチ１０１２および１０１４を制御し、伝導モードに入り、感知ノード１０１６がＡＤＣ１０００の外部の差動入力ノード１００２と１００４との間の平均電圧を等圧化することを可能にすることによって監視されてもよい。デジタル／アナログコンバータ（ＤＡＣ）１０４２は、外部コモンモードＶｃｍ，ｐ値を測定してもよい。ＡＤＣ１０４２は、Ｖｃｍ，ｉおよびＶｃｍ，ｐ値に基づいて、コモンモード値Ｄｃｍを発生させてもよい。そのコモンモード値Ｄｃｍは、コントローラ１０４４に提供されてもよい。Ｖｃｍ，ｉとＶｃｍ，ｐ値との間の不整合は、回路１０００の出力が、不整合を検出し、不整合を補償することによって改良され得るように、回路１０００の出力に現れ得る、差動信号を生成する、または回路１０００の出力に雑音を生成する。
補償は、フィードバック経路１０６０を通して得られてもよい。補償は、ＤｃｍおよびＤｍａｉｎ出力の監視に従ってコントローラ１０４４によって選択されたデジタルコードに従って、補助ＤＡＣ１０６２を通して提供されてもよい。差動入力信号は、サンプリングコンデンサ１０２２および１０２４と、コンパレータ１０５２と、他のループフィルタコンポーネント１０５４と、量子化器１０５６とを通して等、ＡＤＣコンポーネント１０５０を通して処理され、量子化された出力Ｄｍａｉｎを発生させてもよい。量子化された出力Ｄｍａｉｎは、コントローラ１０４４に提供され、コントローラ１０４４によって使用され、回路１０００のデジタル出力Ｄｏｕｔを発生させてもよい。コントローラ１０４４はまた、量子化された出力Ｄｍａｉｎを使用して、フィードバック経路１０６０を制御するための制御信号を発生させてもよい。フィードバック経路１０６０は、補助ＤＡＣ１０６２を含んでもよい。フィードバック経路１０６０はまた、主ＤＡＣ１０６４を含んでもよく、これは、量子化された出力Ｄｍａｉｎを受信し、Ｄｍａｉｎ値をＡＤＣ１０００にフィードバックする。コントローラ１０４４は、補助ＤＡＣ１０６２を動作させるための制御信号を発生させてもよく、これは、信号を内部ＣＭ感知ノードに印加し、ＣＭ不整合を補償する。
コントローラ１０４４は、マイクロホンインターフェース構成を処理するように構成されてもよい。インターフェース構成は、部分的に、量子化器１０５６出力から判定されてもよい。量子化器１０５６デジタル出力コードは、入力の差動モード（ＤＭ）表現を表す。すなわち、量子化雑音をフィルタ処理後、量子化された出力Ｄｍａｉｎは、Ｖｉｐ−Ｖｉｎ情報を有し、Ｖｉｐは、ノード１００２における入力であって、Ｖｉｎは、ノード１００４における入力である。インターフェース構成はまた、部分的に、ＡＤＣ１０４２出力から判定されてもよく、これは、感知ノード１０１６からの情報を含む。感知ノード１０１６電圧をデジタル化することによって、コントローラ１０４４は、入力ノード１００２および１００４における差動入力電圧にかかわらず、コモンモード（ＣＭ）情報、例えば、値（Ｖｉｐ＋Ｖｉｎ）／２のインジケーションを有し得る。本ＤＭおよびＣＭ情報を使用して、コントローラ１０４４は、インターフェース構成（例えば、完全差動ＦＤまたは擬似差動ＰＤのいずれか）を判定してもよく、コントローラ１０４４はまた、入力ノード１００２および１００４における差動入力信号の可能性として考えられるＤＭまたはＣＭ不整合を判定してもよい。
コントローラ１０４４は、ＤＭ出力が、中央コード中心出力コードにあって、ＣＭデータがＡＣ信号項が感知ノードに現れることを示すとき、マイクロホンが擬似差動（ＰＤ）構成にあることを判定し得る。擬似差動（ＰＤ）構成が検出されない場合、コントローラ１０４４は、マイクロホンが完全差動（ＦＤ）構成で動作していることを判定し得る。コントローラ１０４４は、ＣＭデータがＡＣ信号項を含み、ＤＭデータがコードシフトを有していないとき、ＡＣ不整合が存在することを判定し得る。コントローラ１０４４は、ＣＭデータがＡＣ信号項を示さず、ＤＭデータがコードシフトを有するとき、ＤＣ不整合を判定し得る。コントローラ１０４４は、ＣＭデータがＡＣ信号項を示し、ＤＭデータがコードシフトを有するとき、ＡＣおよびＤＣ不整合が存在することを判定し得る。これらのシナリオのいずれにおいても、ＣＭ入力におけるＡＣ信号項は、入力ＡＣ不整合振幅に比例し得、ＤＭ入力におけるコードシフトは、ＤＣ不整合に比例し得る。
コントローラ１０４４の動作のための１つの方法が、図１１に示される。図１１は、本開示の一実施形態による、マイクロホン構成を判定し、不整合補償を適用するための例示的方法を図示する、フローチャートである。方法１１００は、ブロック１１０２から開始し、コモンモード（ＣＭ）データおよび差動モード（ＤＭ）データに基づいて、マイクロホン構成を判定する。ＣＭデータは、図１０におけるＡＤＣ１０４２からの信号Ｄｃｍ等におけるように、ＣＭ感知ノードにおける電圧レベルを示す信号として受信されてもよい。ＤＭデータは、図１０における量子化器１０５６からの信号Ｄｍａｉｎ等の差動モード経路内の量子化器からの信号として受信されてもよい。次いで、方法１１００は、ブロック１１０４に継続し、マイクロホン入力からのＡＤＣ内の望ましくない影響を判定する。例えば、ブロック１１０４は、差動入力ノード間および／または内部ならびに外部コモンモード間のＡＣまたはＤＣ不整合の存在を判定するステップを含んでもよい。次に、ブロック１１０６では、方法１１００は、補助ＤＡＣ等のＡＤＣのコンポーネントを制御し、ブロック１１０４の望ましくない影響を補償するステップを含んでもよい。例えば、補助ＤＡＣ１０６２は、信号をＡＤＣの差動入力に適用し、不整合を補償するように制御されてもよい。
ブロック１１０６の補償は、例えば、入力転送電荷の不整合部分を相殺するように適用されてもよい。差動入力のための総ＡＤＣ入力経路電荷は、以下に示されるように、ｑｉ，ｐおよびｑｉ，ｎによって与えられ得る。
Figure 0006586224
 差動入力のＤＡＣ経路電荷は、以下に示されるように、ｑｄａｃ，ｐおよびｑｄａｃ，ｎによって与えられ得る。
Figure 0006586224
 補助ＤＡＣは、入力転送電荷の不整合部分を相殺するように制御されてもよい。
Figure 0006586224
 一実施形態では、コントローラ１０４４は、補助ＤＡＣ１０６２に入力転送電荷の不整合部分を相殺するために十分な電荷を印加させる、補助ＤＡＣ１０６２への出力のためのデジタルコード値Ｄａｕｘを発生させてもよい。
いくつかの実施形態では、コントローラ１０４４は、ブロック１１０６における補償ステップの一部として具体的措置を講じてもよい。以下の実施例では、ＶＣＭは、外部コモンモードを指し、Ｖｃｍ，ｉおよびＶｃｍ，ｐは、それぞれ、入力ＶｉｎおよびＶｉｐにおけるコモンモードを指す。例えば、ＤｃｍがＤＣ項（Ｖｃｍ，ｉ−Ｖｃｍに比例し得る）のみを有し、ＤｍａｉｎがＤＣシフトを有していないとき、コントローラ１０４４は、インターフェースが整合ＤＣおよびＡＣ値を伴う完全差動（ＦＤ）であることを判定し得、したがって、発生されたＤａｕｘ出力は、中性であり得る（中央コードに設定される等）。別の実施例として、ＤｃｍがＤＣ項（Ｖｃｍ，ｉ−Ｖｃｍ＋ΔＶｃｍ，ｉ／２に比例し得る）のみを有し、ＤｍａｉｎがＤＣシフト（ΔＶｃｍ，ｉに比例し得る）を有するとき、コントローラ１０４４は、インターフェースが完全差動（ＦＤ）であることを判定し得、入力ＤＣ値は、不整合であって、したがって、発生されたＤａｕｘ出力は、ΔＶｃｍ，ｉ／２に比例する望ましくない電荷を補償するように選択され得る。別の実施例として、ＤｃｍがＤＣ項（Ｖｃｍ，ｉ−Ｖｃｍに比例し得る）およびＡＣ項（ΔＶｄｍ，ｉに比例し得る）を有し、ＤｍａｉｎがＤＣシフトを有していないとき、コントローラ１０４４は、インターフェースが整合ＤＣ入力値であるが、不整合ＡＣ値を伴う完全差動（ＦＤ）であることを判定し得、したがって、発生されたＤａｕｘ出力は、ΔＶｄｍ，ｉ／２に比例する望ましくない電荷を補償するように選択され得る。さらなる実施例として、ＤｃｍがＤＣ項（Ｖｃｍ，ｉ−Ｖｃｍ＋ΔＶｃｍ，ｉ／２に比例し得る）およびＡＣ項（ΔＶｄｍ，ｉに比例し得る）を有し、ＤｍａｉｎがＤＣシフトを有するとき、コントローラ１０４４は、インターフェースが不整合ＡＣおよびＤＣ値を伴う完全差動（ＦＤ）であることを判定し得、したがって、発生されたＤａｕｘ出力は、（ΔＶｃｍ，ｉ＋ΔＶｄｍ，ｉ）／２に比例する望ましくない電荷を補償するように選択され得る。別の実施例として、ＤｃｍがＤＣ項（Ｖｃｍ，ｉ／２−Ｖｃｍに比例し得る）およびＡＣ項（Ｖｄｍ，ｉ／２に比例し得る）を有し、ＤｍａｉｎがＤＣシフトを有していないとき、Ｄｃｍは、高ＤＣ項を有し、Ｄｃｍは、高（例えば、＞＝Ｖｄｍ，ｉ／２）ＡＣ項を有し、コントローラ１０４４は、インターフェースが擬似差動（ＰＤ）であることを判定し得、したがって、発生されたＤａｕｘ出力は、Ｖｃｍ，ｉ／２に比例する望ましくない電荷を補償し、アクティブブロック出力におけるＤＣシフトを除去するように選択され得る。
望ましくない影響を判定し、補償を適用する一例示的実施形態が、図１２を参照してより詳細に説明される。図１２は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）内の望ましくない影響を補償するための例示的方法を図示する、フローチャートである。方法１２００は、ブロック１２０２から開始し、コモンモード（ＣＭ）データおよび差動モード（ＤＭ）データを受信してもよい。受信されたＣＭデータおよびＤＭデータは、それぞれ、例えば、差動入力ノード電圧の平均および差動入力ノード電圧の差異であってもよい。次いで、ブロック１２０４では、コモンモード（ＣＭ）および／または差動モード（ＤＭ）不整合等の望ましくない影響が、判定されてもよい。ＣＭ不整合およびＤＭ不整合は、部分的に、ブロック１２０２から受信されたＣＭデータおよびＤＭデータに基づいて計算される、２つの未知数であってもよい。次に、ブロック１２０６では、制御信号が、デジタル／アナログコンバータ（ＤＡＣ）への出力のために発生されてもよく、制御信号は、ＤＡＣがブロック１２０４において判定される望ましくない影響の少なくとも一部のための補償を提供するように選択される。例えば、ＤＡＣは、差動入力間のＤＣ不整合を中和するように制御されてもよい。
ブロック１２０２において受信されたＣＭデータは、図１０のＣＭ感知ノード１０１６等のＡＤＣ内のＣＭ感知ノードから受信されてもよい。ＣＭデータを得るための一例示的方法が、図１３を参照してより詳細に説明される。図１３は、本開示の一実施形態による、アナログ／デジタルコンバータ（ＡＤＣ）内のコモンモード（ＣＭ）データを感知するための例示的方法を図示する、フローチャートである。方法１３００は、ブロック１３０２から開始し、切替式コンデンサ回路の２つのサンプリングコンデンサに結合される２つの入力ノードを通して差動入力を受信してもよい。例えば、差動入力は、図１０のサンプリングコンデンサ１０２２および１０２４に結合される入力ノード１００２および１００４において受信されてもよい。次いで、ブロック１３０４では、２つまたはそれを上回るスイッチが、平均電圧が２つまたはそれを上回るスイッチ間の出力ノードにおいて発生され得るように、２つのサンプリングコンデンサをサンプリングするために制御されてもよい。例えば、スイッチ１０１２および１０１４は、伝導状態に切り替わり、サンプリングコンデンサ１０２２および１０２４の平均電圧をサンプリングするように制御されてもよい。
図２、図４、図１１、図１２、および図１３の概略フローチャート略図は、概して、論理フローチャート略図として記載される。したがって、描写される順序および標識されるステップは、開示される方法の側面を示す。図示される方法の１つもしくはそれを上回るステップまたはその一部と機能、論理、もしくは効果上均等物である、他のステップおよび方法も、想起され得る。加えて、採用されるフォーマットおよび記号は、方法の論理ステップを説明するために提供され、方法の範囲を限定するものと理解されるものではない。種々の矢印タイプおよび線タイプが、フローチャート略図において採用され得るが、それらは、対応する方法の範囲を限定するものと理解されるものではない。実際には、いくつかの矢印または他のコネクタは、方法の論理フローのみを示すために使用され得る。例えば、矢印は、描写される方法の列挙されたステップ間の規定されていない持続時間の待機または監視期間を示し得る。加えて、特定の方法が生じる順序は、示される対応するステップの順序に厳密に従ってもよい、またはそうではなくてもよい。
コントローラによって行われるような前述の動作は、説明される動作を行うように構成される任意の回路によって行われてもよい。そのような回路は、半導体基板上に構築される集積回路（ＩＣ）であり得、論理ゲートとして構成されるトランジスタ等の論理回路と、動的ランダムアクセスメモリ（ＤＲＡＭ）、電子プログラマブル読取専用メモリ（ＥＰＲＯＭ）、または他のメモリデバイスとして構成されるトランジスタおよびコンデンサ等のメモリ回路とを含んでもよい。論理回路は、有線接続を通して、またはファームウェア内に含有される命令によるプログラミングを通して、構成されてもよい。さらに、論理回路は、ソフトウェア内に含有される命令を実行可能な汎用プロセッサとして構成されてもよい。ファームウェアおよび／またはソフトウェア内に実装される場合、前述の機能は、コンピュータ可読媒体上またはメモリ回路内の１つもしくはそれを上回る命令もしくはコードとして記憶されてもよい。実施例として、データ構造でエンコードされた非一過性コンピュータ可読媒体およびコンピュータプログラムでエンコードされたコンピュータ可読媒体が挙げられる。コンピュータ可読媒体は、物理的コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る、任意の利用可能な媒体であってもよい。限定ではないが、一例として、そのようなコンピュータ可読媒体として、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、電気的に消去可能なプログラマブル読取専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク読取専用メモリ（ＣＤ−ＲＯＭ）もしくは他の光ディスク記憶、磁気ディスク記憶もしくは他の磁気記憶デバイス、または所望のプログラムコードを命令もしくはデータ構造の形態で記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体が挙げられ得る。ディスク（ｄｉｓｋおよびｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザディスク、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびＢｌｕ−ｒａｙ（登録商標）ディスクを含む。概して、ディスク（ｄｉｓｋ）は、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、データを光学的に再生する。前述の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。
コンピュータ可読媒体上の記憶に加え、命令および／またはデータは、通信装置内に含まれる伝送媒体上の信号として提供されてもよい。例えば、通信装置は、命令およびデータを示す信号を有する、送受信機を含んでもよい。命令およびデータは、１つまたはそれを上回るプロセッサに、請求項に概略された機能を実装させるように構成される。
本開示およびある代表的利点が詳細に説明されたが、種々の変更、代用、ならびに改変が、添付の請求項によって定義される本開示の精神および範囲から逸脱することなく、本明細書に成され得ることを理解されたい。さらに、本願の範囲は、明細書に説明されるプロセス、機械、製造、組成物、手段、方法、およびステップの特定の実施形態に限定されるものと意図されない。例えば、アナログ／デジタルコンバータ（ＡＤＣ）が、発明を実施するための形態全体を通して説明されるが、本発明の側面は、デジタル／アナログコンバータ（ＤＡＣ）およびデジタル／デジタルコンバータ等の他のコンバータ、またはデルタシグマ変調に基づく他の回路およびコンポーネントの設計に適用されてもよい。別の実施例として、アナログ／デジタルコンバータ（ＡＤＣ）のためのマイクロホンインターフェースが、本明細書に説明されるが、本明細書に開示されるＡＤＣは、任意のアナログ入力デバイスに適用されてもよい。当業者が本開示から容易に理解するであろうように、本明細書に説明される対応する実施形態と実質的に同一機能を行う、または実質的に同一結果を達成する、現在既存である、もしくは後に開発される、プロセス、機械、製造、組成物、手段、方法、およびステップが、利用されてもよい。故に、添付の請求項は、その範囲内に、そのようなプロセス、機械、製造、組成物、手段、方法、およびステップを含むことが意図される。

Claims (10)

  1. アナログ／デジタルコンバータ（ＡＤＣ）のためのコモンモードおよび差動モード不整合を補償するための方法であって、
    デジタルコモンモード（ＣＭ）データおよび差動モード（ＤＭ）データを受信するステップであって、前記コモンモード（ＣＭ）データを受信するステップは、前記アナログ／デジタルコンバータ（ＡＤＣ）の差動入力ノード間のＤＣ平均電圧レベルを受信することを含み、前記ＤＣ平均電圧レベルは、スイッチによって前記差動入力ノードに結合されているコモンモード（ＣＭ）感知ノードから受信され、前記差動モード（ＤＭ）データを受信するステップは、差動入力ノード間の差異を受信することを含み、前記差異は、前記アナログ／デジタルコンバータ（ＡＤＣ）の量子化器から受信される、ステップと、
    デジタル／アナログコンバータ（ＤＡＣ）が、前記受信されたデジタルコモンモード（ＣＭ）データおよび差動モード（ＤＭ）データに少なくとも部分的に基づいて、前記アナログ／デジタルコンバータ（ＡＤＣ）内でコモンモードおよび差動モード不整合のうちの少なくとも１つの補償を提供するように、前記デジタル／アナログコンバータ（ＤＡＣ）への出力のための制御信号を生成するステップと
    を含む、方法。
  2. 前記スイッチをアクティブ化することにより、前記差動入力ノードに結合されているサンプリングコンデンサをサンプリングするステップをさらに含み、前記スイッチは、前記ＤＣ平均電圧レベルを得るためにアクティブ化される、請求項１に記載の方法。
  3. 前記制御信号を生成するステップは、
    前記アナログ／デジタルコンバータ（ＡＤＣ）の差動入力ノードに結合されているマイクロホンの構成を判定するステップと、
    前記アナログ／デジタルコンバータ（ＡＤＣ）内のコモンモードおよび差動モード不整合を判定するステップと
    を含み、
    前記制御信号を生成するステップは、前記マイクロホンの判定された構成ならびに前記判定されたコモンモードおよび差動モード不整合に少なくとも部分的に基づいて、前記制御信号を生成することを含む、請求項１に記載の方法。
  4. 前記アナログ／デジタルコンバータ（ＡＤＣ）は、切替式コンデンサＡＤＣを含む、請求項１に記載の方法。
  5. 前記アナログ／デジタルコンバータ（ＡＤＣ）は、連続時間ＡＤＣを含む、請求項１に記載の方法。
  6. 装置であって、
    前記装置は、コントローラを備え、
    前記コントローラは、
    デジタルコモンモード（ＣＭ）データおよび差動モード（ＤＭ）データを受信するステップであって、前記コモンモード（ＣＭ）データを受信するステップは、差動入力ノード間のＤＣ平均電圧レベルを受信することを含み、前記ＤＣ平均電圧レベルは、スイッチによって前記差動入力ノードに結合されているコモンモード（ＣＭ）感知ノードから受信され、前記差動モード（ＤＭ）データを受信するステップは、差動入力ノード間の差異を受信することを含み、前記差異は、前記アナログ／デジタルコンバータ（ＡＤＣ）の量子化器から受信される、ステップと、
    デジタル／アナログコンバータ（ＤＡＣ）が、前記受信されたデジタルコモンモード（ＣＭ）データおよび差動モード（ＤＭ）データに少なくとも部分的に基づいて、アナログ／デジタルコンバータ（ＡＤＣ）内でコモンモードおよび差動モードのうちの少なくとも１つの不整合の補償を提供するように、前記デジタル／アナログコンバータ（ＤＡＣ）への出力のための制御信号を生成するステップと
    を含むステップを実行することによって、前記アナログ／デジタルコンバータ（ＡＤＣ）を動作させるように構成されている、装置。
  7. 前記コントローラは、前記スイッチをアクティブ化することにより、前記差動入力ノードに結合されているサンプリングコンデンサをサンプリングするステップを実行するようにさらに構成されており、前記スイッチは、前記ＤＣ平均電圧レベルを得るためにアクティブ化される、請求項６に記載の装置。
  8. 前記制御信号を生成するステップは、
    前記アナログ／デジタルコンバータ（ＡＤＣ）の差動入力ノードに結合されているマイクロホンの構成を判定するステップと、
    前記アナログ／デジタルコンバータ（ＡＤＣ）内の望ましくない影響を判定するステップと
    を含み、
    前記制御信号を生成するステップは、前記マイクロホンの構成および前記望ましくない影響に少なくとも部分的に基づいて、前記制御信号を生成することを含む、請求項６に記載の装置。
  9. 前記コントローラは、切替式コンデンサアナログ／デジタルコンバータ（ＡＤＣ）を制御するように構成されている、請求項６に記載の装置。
  10. 前記コントローラは、連続時間アナログ／デジタルコンバータ（ＡＤＣ）を制御するように構成されている、請求項６に記載の装置。
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