KR20190064517A - 막의 가변 온도 어닐링 및 이것에 의해 형성된 구조체 - Google Patents

막의 가변 온도 어닐링 및 이것에 의해 형성된 구조체 Download PDF

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KR20190064517A
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Abstract

유전체 특징을 가진 반도체 소자 구조체 및 유전체 특징을 형성하는 방법이 여기에서 설명된다. 일부 예에서, 유전체 특징은 ALD 공정 후 가변 온도 어닐링 공정에 의해 형성된다. 유전체 특징은 고밀도, 낮은 탄소 농도 및 낮은 k 값을 가질 수 있다. 본 발명에 따라 형성된 유전체 특징은 목표 용량 효율을 위한 낮은 k 값을 유지하면서 에칭 화학작용, 플라즈마 손상 및 후속 공정에서의 물리적 충돌에 대한 내성이 개선된다.

Description

막의 가변 온도 어닐링 및 이것에 의해 형성된 구조체{VARYING TEMPERATURE ANNEAL FOR FILM AND STRUCTURES FORMED THEREBY}
이 출원은 "막의 가변 온도 어닐링 및 이것에 의해 형성된 구조체"의 명칭으로 2017년 11월 30일자로 출원된 미국 가특허 출원 제62/592,973호의 이익 및 우선권을 주장하며, 상기 미국 가특허 출원은 인용에 의해 그 전부가 본원에 통합된다.
반도체 산업이 더 높은 소자 밀도, 더 높은 성능 및 더 낮은 가격을 추구하여 나노미터 기술 공정 노드로 진보함에 따라서, 제조 및 설계 문제로부터의 난제(challenge)가 핀(fin) 전계효과 트랜지스터(FinFET)와 같은 3차원 설계의 개발을 가져 왔다. FinFET 소자는 전형적으로 채널 및 소스/드레인 영역이 형성되는 높은 종횡비의 반도체 핀을 포함한다. 게이트가 핀 구조체의 위 및 측면을 따라 형성(예를 들면, 래핑)됨으로써, 채널의 증가된 표면적의 장점을 이용하여 더 고속이고 더 신뢰성이 있으며 제어가 더 잘되는 반도체 트랜지스터 소자를 생성한다. 그러나 규모가 감소함에 따라서 새로운 난제가 발생한다.
유전체 특징을 가진 반도체 소자 구조체 및 유전체 특징을 형성하는 방법이 여기에서 설명된다. 일부 예에서, 유전체 특징은 ALD 공정 후 가변 온도 어닐링 공정에 의해 형성된다. 유전체 특징은 고밀도, 낮은 탄소 농도 및 낮은 k 값을 가질 수 있다. 본 발명에 따라 형성된 유전체 특징은 목표 용량 효율을 위한 낮은 k 값을 유지하면서 에칭 화학작용, 플라즈마 손상 및 후속 공정에서의 물리적 충돌에 대한 내성이 개선된다.
본 발명의 각종 양태는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관례에 따라서, 각종 특징은 정확한 축척으로 작도되지 않았다는 점에 주목한다. 사실, 각종 특징들의 치수는 설명을 명확히 하기 위해 임의로 증대 또는 축소될 수 있다.
도 1a-c, 2a-b, 3a-b, 4a-b, 5a-b 및 6a-b는 일부 실시형태에 따른 반도체 소자를 형성하는 예시적인 공정의 중간 단계에서 각각의 중간 구조체의 각종 뷰를 보인 도이다.
도 7a-b 및 8a-b는 일부 실시형태에 따른 반도체 소자를 형성하는 다른 예시적인 공정의 중간 단계에서 각각의 중간 구조체의 단면도이다.
도 9는 일부 실시형태에 따른 게이트 스페이서를 형성하는 처리 흐름도이다.
도 10은 일부 실시형태에 따른 물질의 형성 및 처리를 위한 처리 흐름도이다.
도 11a-11h는 일부 실시형태에 따른, 도 10에서 형성된 물질의 형성 및 처리 중에 발생하는 반응을 보인 도식적 표시도이다.
도 12는 일부 실시형태에 따른 어닐링 공정 중의 온도 변화를 보인 도이다.
도 13은 일부 실시형태에 따른, 도 10의 처리 흐름도에 따라 형성된 게이트 스페이서 층의 추가적인 세부를 설명하기 위한, 도 8a의 중간 구조체의 일부의 단면도이다.
이하의 설명은 제공되는 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2의 특징 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 특징과 제2 특징이 직접 접촉되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 특징들에 대한 하나의 요소 또는 특징의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 소자의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
낮은 k 특징을 가진 반도체 소자 구조체 및 낮은 k 특징들을 형성하는 방법이 여기에서 설명된다. 특히, 본 발명의 실시형태들은 유전체 막을 형성하는 단계 및 가변 온도 어닐링 공정에 의해 유전체 막을 처리하는 단계를 포함한다. 상기 가변 온도 어닐링 공정은 에피택셜 성장 전의 에칭, 산화 및/또는 이온 주입과 같은 후속 처리에서의 손상에 대한 유전체 막 내성을 강화할 수 있다.
유전체 막은 반도체 소자 구조체의 각종 유전체 특징에 사용할 수 있다. 소자의 k 값을 낮춤으로써 소자의 용량(예를 들면, 기생 용량)을 낮출 수 있고, 이로써 소자의 저항-용량(RC) 지연 값을 낮출 수 있다. 그러나 예를 들면 유전체 물질에 탄소를 첨가하거나 기공을 도입함으로써 k 값을 낮추는 경우, 플라즈마 저항과 같은 다른 속성들이 손상될 수 있다. 여기에서 설명하는 실시형태들은 고밀도 및 강한 플라즈마 내성을 가진 낮은 k 값 층을 제공할 뿐만 아니라 그러한 층을 형성하는 방법을 제공할 수 있다. 상기 낮은 k 값 층은 강한 플라즈마 내성 및 개선된 용량 효율을 가질 수 있다. 또한, 유전체 특징들을 형성하는 공정들은 여기에서 설명하는 다른 공정으로 또는 다른 공정 및/또는 맥락에서 구현될 수 있다.
일부 실시형태에서, 낮은 k 값 층은 실리콘, 산소, 질소 및 탄소를 포함한 유전체 물질, 예를 들면 SiOCN이다. 일부 실시형태에서, 상기 층은 약 4.1의 k 값을 갖는다. 일부 실시형태에서, 상기 층은 약 3.0 내지 약 5.0 범위의 k 값을 갖는다. 상기 층의 밀도는 2.0g/㎤보다 더 클 수 있다. 일부 실시형태에서, 상기 층의 밀도는 약 2.0g/㎤ 내지 약 3.0g/㎤의 범위 내일 수 있다. 일부 실시형태에서, 상기 층 내의 탄소 농도는 산소 플라즈마에 대한 내성을 개선하기 위해 감소될 수 있다. 일부 실시형태에서, 상기 층은 약 0 원자퍼센트(at.%) 내지 약 5 at.% 범위 내의 탄소 농도를 갖는다.
상기 층은 실리콘 소스 전구체, 질소-탄소 소스 전구체 및 산소 소스 전구체를 복수의 사이클로 순차적으로 펄싱함으로써 원자 층 증착(atomic layer deposition, ALD) 공정을 이용하여 형성될 수 있다. 어닐링 공정은 탄소와 질소를 제거하기 위해 상기 ALD 공정 후에 수행될 수 있다. 일부 실시형태에서, 어닐링 공정은 변화하는 온도로 수행될 수 있다.
전술한 내용은 여기에서 설명하는 실시형태의 일부 양태를 ?게 개설한 것이다. 여기에서 설명하는 일부 실시형태는 핀 전계효과 트랜지스터(FinFET)의 맥락에서 설명된다. 본 발명의 일부 양태의 구현은 다른 공정에서, 다른 소자에서, 및/또는 다른 층에 대하여 사용될 수 있다. 예를 들면, 다른 예시적인 소자는 평면 FET, 수평 게이트 올 어라운드(Horizontal Gate All Around, HGAA) FET, 수직 게이트 올 어라운드(Vertical Gate All Around, VGAA) FET, 및 다른 소자들을 포함할 수 있다. 당업자라면 다른 실시형태의 범위 내에서 예상되는 다른 수정예들이 만들어질 수 있다는 것을 쉽게 이해할 것이다. 비록 방법 실시형태들이 특정 순서로 설명되지만, 각종의 다른 방법 실시형태들이 임의의 논리적 순서로 수행될 수 있고, 여기에서 설명하는 것보다 더 적은 단계 또는 더 많은 단계를 포함할 수 있다.
도 1a-c 내지 도 8a-b는 일부 실시형태에 따른 반도체 소자를 형성하는 예시적인 공정의 각종 단계에서 각각의 중간 구조체의 뷰를 보인 것이다. 도 1a-c 내지 도 5a-b의 양태는 여기에서 설명하는 게이트 퍼스트 공정 및 교체 게이트 공정에 적용할 수 있다. 도 6a-b는 여기에서 설명하는 게이트 퍼스트 공정의 다른 양태들을 보인 것이다. 도 7a-b와 도 8a-b는 여기에서 설명하는 고체 게이트 공정의 다른 양태들을 보인 것이다.
도 1a, 1b 및 1c는 일부 실시형태에 따른 반도체 소자를 형성하는 예시적인 공정의 단계에서 중간 구조체의 다른 뷰들을 보인 것이다. 도 1a와 도 1b는 중간 구조체의 다른 단면도이고, 도 1c는 중간 구조체의 투시도이다.
핀(74)은 반도체 기판(70) 위에 있다. 격리 영역(78)이 반도체 기판(70) 위에서 이웃 핀(74)들 사이에 배치된다. 핀(74)은 이웃하는 격리 영역(78)들 사이에서 위로 각각 돌출한다. 각각 유전체 층(80), 게이트 층(82) 및 마스크(84)를 포함한 게이트 스택(또는 더 일반적으로 게이트 구조체)이 핀(74)의 측벽 및 상부면을 따라 형성된다. 소스-드레인 영역(52a-f)이 핀(74)의 각 영역에 배치된다.
도 1c는 다른 도면에서 사용되는 참조 단면을 또한 나타낸다. 단면 A-A는 예를 들면 대향하는 소스/드레인 영역(52a-c) 사이에서 핀(74)의 채널을 따르는 평면 내에 있다. 단면 B-B는 단면 A-A에 수직한 평면 내에 있고 이웃 핀(74)의 소스/드레인 영역(52a, 52d)을 교차한다. 도면은 명확성을 위해 이들 참조 단면을 참조한다. "A" 표시로 끝나는 도면은 단면 A-A에 대응하는 각종 처리 인스턴스에서의 단면도이고, "B" 표시로 끝나는 도면은 단면 B-B에 대응하는 각종 처리 인스턴스에서의 단면도이다.
반도체 기판(70)은 도핑되거나(예를 들면, p형 또는 n형 도펀트로) 도핑되지 않을 수 있는 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등이거나 이들을 포함할 수 있다. 일부 실시형태에서, 반도체 기판의 반도체 물질은 실리콘(Si) 또는 게르마늄(Ge)을 포함한 기본 반도체; 화합물 반도체; 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
핀(74)은 핀(74)들 사이에 트렌치를 에칭함으로써 반도체 기판(70)으로부터 형성될 수 있다. 격리 영역(78)은 핀(74)들 사이의 트렌치 내에 형성될 수 있다. 격리 영역(78)은 산화물(예를 들면, 실리콘 산화물), 질화물 등 또는 이들의 조합과 같은 절연 물질이거나 이러한 물질을 포함할 수 있다. 핀(74)은 이웃하는 격리 영역(78)들 사이에서 돌출하고, 격리 영역(78)은 적어도 부분적으로 반도체 기판(70)에서 활성 영역으로서 핀(74)을 묘사할 수 있다. 핀(74)과 격리 영역(78)은 임의의 수용 가능한 공정으로 형성될 수 있고, 임의의 수용 가능한 물질을 포함할 수 있다. 일부 예에서, 핀(74)은 헤테로에피택셜 구조체(예를 들면, 반도체 기판(70)의 반도체 물질에 격자 부정합되는 물질) 또는 다른 구조체를 포함할 수 있다.
게이트 스택은 핀(74) 위에 형성되고 핀(74)에 수직하게 측방향으로 연장한다. 각각의 게이트 스택은 유전체 층(80), 게이트 층(82) 및 마스크(84)를 포함한다. 게이트 스택은 게이트 퍼스트(gate-first) 공정에서 작용적 게이트 스택일 수 있고 또는 교체 게이트 공정에서 더미 게이트 스택일 수 있다.
게이트 퍼스트 공정에서, 유전체 층(80)은 게이트 유전체이고, 게이트 층(82)은 게이트 전극일 수 있다. 게이트 유전체는 실리콘 산화물, 실리콘 질화물, 높은 k 유전체 물질 등 또는 이들의 다층이거나 이러한 물질을 포함할 수 있다. 높은 k 유전체 물질은 약 7.0 이상의 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 실리케이트, 이들의 다층 또는 이들의 조합을 포함할 수 있다. 게이트 전극은 실리콘(예를 들면, 도핑되거나 도핑되지 않은 폴리실리콘), 금속 함유 물질(예를 들면, 티탄, 텅스텐, 알루미늄, 루테늄 등) 또는 이들의 조합(예를 들면, 실리사이드 또는 그 복수 층)이거나 이러한 물질을 포함할 수 있다. 마스크(84)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. 마스크(84), 게이트 전극 및 게이트 유전체의 층들은 각 게이트 스택의 마스크(84), 게이트 층(82) 및 유전체 층(80)을 형성하도록 임의의 수용 가능한 공정을 이용하여 게이트 스택으로 증착 및 패터닝될 수 있다.
교체 게이트 공정에서, 유전체 층(80)은 계면 유전체이고 게이트 층(82)은 더미 게이트일 수 있다. 계면 유전체는 실리콘 산화물, 실리콘 질화물 등 또는 이들의 다층이거나 이러한 물질을 포함할 수 있다. 더미 게이트는 실리콘(예를 들면, 폴리실리콘) 또는 다른 물질이거나 이러한 물질을 포함할 수 있다. 마스크(84)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. 마스크(84), 더미 게이트 및 계면 유전체의 층들은 각 게이트 스택의 마스크(84), 게이트 층(82) 및 유전체 층(80)을 형성하도록 임의의 수용 가능한 공정을 이용하여 게이트 스택으로 증착 및 패터닝될 수 있다.
도 2a 및 도 2b는 게이트 스택 및 핀(74)의 측벽 및 상부면을 따라 제1 게이트 스페이서 층(86)을 형성한 것을 보인 것이다. 제1 게이트 스페이서 층(86)은 핀(74) 및 게이트 스택의 측벽 및 상부면을 따라(예를 들면, 유전체 층(80), 게이트 층(82) 및 마스크(84)의 측벽을 따라 및 마스크(84)의 상부면 위에), 및 격리 영역(78)의 상부면 위에 공형으로 증착된다. 제1 게이트 스페이서 층(86)은 실리콘 산탄질화물(silicon oxyncarbonitride, SiOCN) 또는 다른 물질이거나 이러한 물질을 포함할 수 있다. 제1 게이트 스페이서 층(86)은 약 5.0 내지 약 7.0 범위 내의 k 값을 가질 수 있다. 일부 예에서, 제1 게이트 스페이서 층(86)은 원자 층 증착(ALD) 공정을 이용하여 증착될 수 있고, 다른 증착 기법을 이용할 수도 있다. 제1 게이트 스페이서 층(86)의 일 예의 추가적인 세부는 도 9와 관련하여 뒤에서 설명한다. 일부 실시형태에서, 제1 게이트 스페이서 층(86)은 생략할 수 있다.
도 3a 및 도 3b는 제2 게이트 스페이서 층(88)의 형성을 보인 것이다. 제2 게이트 스페이서 층(88)은 제1 게이트 스페이서 층(86) 위에 공형으로 증착된다. 제2 게이트 스페이서 층(88)은 실리콘, 산소, 질소 및 탄소를 포함한 유전체 층이다. 일부 실시형태에서, 제2 게이트 스페이서 층(88)은 실리콘 산탄질화물(SiOCN) 또는 다른 물질이거나 이러한 물질을 포함할 수 있다. 일부 실시형태에서, 제2 게이트 스페이서 층(88)은 약 0 at.% 내지 약 5 at.% 범위 내의 탄소 농도를 갖는다. 일부 실시형태에서, 제2 게이트 스페이서 층(88)은 약 0 at.% 내지 약 15 at.% 범위 내, 예를 들면 약 5.3 at.%의 질소 농도를 갖는다. 일부 실시형태에서, 제2 게이트 스페이서 층(88)은 약 40 at.% 내지 약 70 at.% 범위 내, 예를 들면 약 65 at.%의 산소 농도를 갖는다. 일부 실시형태에서, 제2 게이트 스페이서 층(88)은 약 20 at.% 내지 약 40 at.% 범위 내, 예를 들면 약 27 at.%의 실리콘 농도를 갖는다.
제2 게이트 스페이서 층(88)은 고밀도 유전체 층일 수 있다. 제2 게이트 스페이서 층(88)은 약 2.0 g/㎤ 이상의 밀도를 가질 수 있다. 예를 들면, 제2 게이트 스페이서 층(88)은 약 2.0 g/㎤ 내지 약 3.0g/㎤의 범위 내, 예컨대 2.3 g/㎤의 밀도를 가질 수 있다. 일부 실시형태에서, 제2 게이트 스페이서 층(88)은 제1 게이트 스페이서 층(86)보다 낮은 k 값을 갖는다. 일부 실시형태에서, 제2 게이트 스페이서 층(88)은 약 4.1의 k 값을 갖는다. 예를 들면, 제2 게이트 스페이서 층(88)은 약 3.0 내지 약 5.0 범위 내의 k 값을 갖는다.
제2 게이트 스페이서 층(88)은 탄소 및/또는 질소 농도를 줄이기 위해 ALD 공정 후 어닐링 공정에 의해 실리콘 소스 전구체, 질소 및 탄소 소스 전구체 및 산소 소스 전구체를 순차적으로 펄싱함으로써 형성될 수 있다. 제2 게이트 스페이서 층(88)의 예들의 추가적인 세부 및 그러한 제2 게이트 스페이서 층(88)의 예들을 형성하기 위한 ALD 공정과 어닐링 공정은 도 10-13과 관련하여 뒤에서 설명한다.
도 4a 및 도 4b는 제1 게이트 스페이서 층(86) 및 제2 게이트 스페이서 층(88)의 각 부분을 포함한 게이트 스페이서의 형성을 보인 것이다. 게이트 스페이서(예를 들면, 도시된 것처럼 2층 게이트 스페이서)는 게이트 스택의 측벽(예를 들면, 유전체 층(80), 게이트 층(82) 및 마스크(84)의 측벽)을 따라서 및 핀(74) 위에 형성된다. 잔여 게이트 스페이서가 예를 들면 격리 영역(78) 위의 핀(74)의 높이에 의존하여 핀(74)의 측벽을 따라 또한 남을 수 있다. 게이트 스페이서는 제2 게이트 스페이서 층(88)과 제1 게이트 스페이서 층(86)을 이방성 에칭함으로써 형성될 수 있다. 에칭 공정은 RIE, NBE 또는 다른 에칭 공정을 포함할 수 있다. 다층 게이트 스페이서는 다른 실시형태에서 추가 층 및/또는 다른 층들 및/또는 물질을 포함할 수 있다.
도 5a 및 도 5b는 소스/드레인 영역(92)의 형성을 보인 것이다. 리세스가 게이트 스택의 양측에서 핀(74) 내에 형성되고, 소스/드레인 영역(92)이 리세스 내에 형성된다. 리세싱은 에칭 공정에 의해 행할 수 있다. 에칭 공정은 등방성 또는 이방성일 수 있고, 또는 반도체 기판(70)의 하나 이상의 결정질 평면과 관련하여 선택적일 수 있다. 그러므로 리세스는 구현되는 에칭 공정에 따라서 각종 단면 윤곽을 가질 수 있다. 리세스를 형성하는 동안, 제2 게이트 스페이서 층(88)이 에칭 화학작용에 노출될 수 있다. 제2 게이트 스페이서 층(88)은 여기에서 설명하는 것처럼 목표 용량 효율을 위한 낮은 k 값을 유지하면서 에칭 화학작용에 대하여 개선된 내성을 가질 수 있다.
일부 실시형태에서, 핀(74)으로부터 불순물을 제거하기 위해 리세스(92)에서 소스/드레인 영역(92)을 에피택셜 성장시키기 전에 세정 공정을 수행할 수 있다. 예를 들면, 산소 플라즈마와 같은 플라즈마를 이용하여 표면을 세정할 수 있다. 탄소 농도가 낮기 때문에, 제2 게이트 스페이서 층(88)은 큰 손상 없이 세정 플라즈마에 견딜 수 있다.
세정 공정 후에, 에피택시 소스/드레인 영역(92)이 리세스에 형성될 수 있다. 에피택시 소스/드레인 영역(92)은 실리콘 게르마늄, 실리콘 탄화물, 실리콘 인, III-V족 화합물 반도체, II-IV족 화합물 반도체 등이거나 이러한 물질을 포함할 수 있다. 에피택시 소스/드레인 영역(92)은 예를 들면 금속 유기 CVD(MOCVD), 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG) 등 또는 이들의 조합에 의해 리세스 내에 물질을 에피택셜 성장시킴으로써 리세스 내에 형성될 수 있다. 에피택시 소스/드레인 영역(92)은 핀(74)의 측벽 및 상부면을 넘어서 연장하고(예를 들면, 융기되고), 반도체 기판(70)의 결정질 평면에 대응하는 마면을 가질 수 있다. 일부 예에서, p형 소자 및 n형 소자용의 에피택시 소스/드레인 영역(92)에 대하여 다른 물질이 사용된다. 리세싱 또는 에피택셜 성장 중의 적당한 마스킹에 의해 다른 소자에서 다른 물질을 사용할 수 있다.
당업자라면 리세싱 및 소스/드레인 영역(92)의 에피택셜 성장이 생략되고 소스/드레인 영역이 게이트 스택 및 게이트 스페이서를 마스크로 이용하여 핀(74)에 도펀트를 주입함으로써 형성될 수 있다는 점을 쉽게 이해할 것이다. 에피택시 소스/드레인 영역(92)이 구현되는 일부 예에서, 에피택시 소스/드레인 영역(92)은 예를 들면 에피택셜 성장 중에 인시투 도핑에 의해 및/또는 에피택셜 성장 후 에피택시 소스/드레인 영역(92)에 도펀트를 주입함으로써 또한 도핑될 수 있다. 그러므로 소스/드레인 영역은 만일 적당하다면 도핑에 의해(예를 들면, 만일 적당하다면 주입 및/또는 에피택셜 성장 중의 인시투 도핑에 의해) 및/또는 에피택셜 성장에 의해 묘사될 수 있고, 이것은 또한 소스/드레인 영역이 묘사되는 활성 영역을 묘사할 수 있다. 제2 게이트 스페이서 층(88)의 고밀도 때문에, 제2 게이트 스페이서 층(88)은 일부 다른 게이트 스페이서 물질에 비하여 입자의 충돌로 인한 손상을 덜 받으면서 주입 공정에 견딜 수 있다.
게이트 퍼스트 공정의 연속인 도 6a 및 도 6b는 핀(74), 에피택시 소스/드레인 영역(92) 및 게이트 스택 위에서 유전체 층의 형성 및 유전체 층들을 관통하여 에피택시 소스/드레인 영역(92)까지 도전성 특징(104)들의 형성을 보인 것이다. 소스/드레인 영역(92)의 형성 후에, 컨택트 에칭 스톱 층(contact etch stop layer, CESL)(96)이 임의의 수용 가능한 공정에 의해 에피택시 소스/드레인 영역(92)의 표면, 다층 게이트 스페이서의 측벽 및 상부면, 마스크(84)의 상부면, 및 격리 영역(78)의 상부면에 공형으로 증착된다. 일반적으로, 에칭 스톱 층은 예컨대 컨택트 또는 비아를 형성할 때 에칭 공정을 정지시키는 메카니즘을 제공할 수 있다. 에칭 스톱 층은 인접 층 또는 컴포넌트와 다른 에칭 선택성을 가진 유전체 물질로 형성될 수 있다. CESL(96)은 실리콘 질화물, 실리콘 탄소 질화물 등 또는 이들의 조합을 포함할 수 있다.
제1 층간 유전체(interlayer dielectric, ILD)(100)가 CESL(96) 위에 형성될 수 있다. 제1 ILD(100)는 실리콘 이산화물, 낮은 k 유전체 물질, 예컨대 실리콘 산질화물, 포스포실리케이트 글래스(PSG), 보로실리케이트 글래스(BSG), 보로포스포실리케이트 글래스(BPSG), 비도핑 실리케이트 글래스(USG), 불화 실리케이트 글래스(FSG), 오가노실리케이트 글래스(OSG), SiOxCy, 스핀온 글래스, 스핀온 폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. 제1 ILD(100)는 임의의 수용 가능한 공정에 의해 증착될 수 있다. 도 6a 및 도 6b에 도시된 게이트 퍼스트 공정에 있어서, 제1 ILD(100)는 CESL(96) 및 게이트 스택의 상부 위에 있을 수 있다. 그러므로 CESL(96)의 상부는 게이트 스택 위에 유지될 수 있다.
그 다음에, 도전성 특징(104)들이 에피택시 소스/드레인 영역(92)과 접속하도록 제1 ILD(100) 및 CESL(96)을 관통하는 개공 내에 형성된다. 도전성 특징(104)들은 예를 들면 접착 및/또는 장벽 층과 이 접착 및/또는 장벽 층 위의 도전성 물질을 포함할 수 있다. 일부 예에서, 도전성 특징(104)은 도시된 것처럼 에피택시 소스/드레인 영역(92) 위에 실리사이드 영역(106)을 포함할 수 있다. 접착 및/또는 장벽 층은 개공 내 및 제1 ILD(100) 위에 공형으로 증착될 수 있다. 접착 및/또는 장벽 층은 티탄, 티탄 질화물, 티탄 산화물, 탄탈, 탄탈 질화물, 탄탈 산화물 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. 실리사이드 영역(106)은 에피택시 소스/드레인 영역(92)의 상부를 접착 및/또는 장벽 층과 반응시킴으로써 에피택시 소스/드레인 영역(92)의 상부에 형성될 수 있다. 에피택시 소스/드레인 영역(92)과 접착 및/또는 장벽 층의 반응을 촉진하기 위해 어닐링 공정이 수행될 수 있다. 도전성 물질은 접착 및/또는 장벽 층 위에 증착되어 개공을 충진할 수 있다. 도전성 물질은 텅스텐, 구리, 알루미늄, 금, 은, 그 합금 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. 도전성 특징(104)은 컨택트, 플러그 등으로 부를 수 있다.
도 7a-b 및 도 8a-b는 여기에서 설명하는 교체 게이트 공정의 추가의 양태들을 보인 것이다. 처리는 먼저 도 1a-c 내지 도 5a-b와 관련하여 위에서 설명한 것처럼 수행되고, 그 다음에 도 7a-b로 진행한다.
도 7a 및 도 7b는 도 5a-5b에서 에피택시 소스/드레인 영역을 형성한 후에 게이트 스택을 교체 게이트 구조체로 교체한 것을 보인 것이다. CESL(96)과 제1 ILD(100)는 도 6a-b에서 설명한 것처럼 형성될 수 있다. 제1 ILD(100)와 CESL(96)은 게이트 층(82)의 상부면과 공면인 상부면을 갖도록 형성된다. 제1 ILD(100)와 CESL(96)의 상부면을 게이트 층(82)의 상부면과 일치시키기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. CMP는 게이트 층(82) 위에서 마스크(84)(및 일부 예에서 다층 게이트 스페이서의 상부)를 또한 제거할 수 있다. 따라서 게이트 층(82)의 상부면이 제1 ILD(100) 및 CESL(96)을 통하여 노출된다.
게이트 층(82)이 제1 ILD(100) 및 CESL(96)을 통하여 노출됨으로써, 게이트 층(82)과 유전체 층(80)이 예를 들면 하나 이상의 에칭 공정에 의해 제거된다. 게이트 층(82)은 게이트 층(82)에 선택적인 에칭 공정에 의해 제거되고(이때 유전체 층(80)은 에칭 스톱 층으로서 작용함), 이어서 유전체 층(80)이 유전체 층(80)에 선택적인 다른 에칭 공정에 의해 제거될 수 있다. 에칭 공정은 예를 들면 RIE, NBE, 습식 에칭 또는 다른 에칭 공정일 수 있다. 다층 게이트 스페이서들 사이에서 게이트 스택이 제거된 부분에 리세스가 형성되고, 핀(74)의 채널 영역이 상기 리세스를 통해 노출된다.
게이트 층(82) 및 유전체 층(80)의 제거 중에, 제2 게이트 스페이서 층(88)의 상부가 에칭 화학작용에 노출된다. 제2 게이트 스페이서 층(88)은 에칭 화학작용에 견디는 개선된 밀도를 가져서 에칭 중에 스페이서 손실을 감소시키고 소자의 용량 효율을 개선할 수 있다.
게이트 층(82) 및 유전체 층(80)이 제거된 후, 교체 게이트 구조체가 게이트 스택이 제거된 리세스 내에 형성된다. 교체 게이트 구조체는 각각 하나 이상의 공형 층(120)과 게이트 전극(122)을 포함한다. 상기 하나 이상의 공형 층(120)은 게이트 유전체 층을 포함하고 하나 이상의 일함수 튜닝 층을 포함할 수 있다. 게이트 유전체 층은 게이트 스택이 제거된 리세스 내에 공형으로 증착될 수 있다. 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 높은 k 유전체 물질, 그 다층, 또는 다른 유전체 물질이거나 이러한 물질을 포함할 수 있다. 그 다음에, 만일 구현되면, 일함수 튜닝 층이 게이트 유전체 층 위에 공형으로 증착될 수 있다. 일함수 튜닝 층은 탄탈, 탄탈 질화물, 티탄, 티탄 질화물 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. 임의의 추가의 일함수 튜닝 층이 상기 제1 일함수 튜닝 층과 유사하게 순차적으로 증착될 수 있다. 게이트 전극(122)은 상기 하나 이상의 공형 층(120) 위에 형성된다. 게이트 전극(122)의 층은 게이트 스택이 제거된 나머지의 리세스를 충진할 수 있다. 게이트 전극(122)은 Co, Ru, Al, W, Cu, 이들의 다층 또는 이들의 조합과 같은 금속 함유 물질이거나 이러한 물질을 포함할 수 있다.
도 8a 및 도 8b는 교체 게이트 구조체 및 제1 ILD(100) 위에 제2 ILD(130)를 형성한 것 및 도전성 특징(134)을 제2 ILD(130), 제1 ILD(100) 및 CESL(96)을 관통하여 에피택시 소스/드레인 영역(92)까지 형성한 것을 보인 것이다. 제2 ILD(130)는 제1 ILD(100), 교체 게이트 구조체, 게이트 스페이서 층 및 CESL(96) 위에 형성된다. 비록 도시하지 않았지만, 일부 예에서, 에칭 스톱 층(etch stop layer, ESL)이 제1 ILD(100) 위에 증착되고, 제2 ILD(130)가 상기 ESL 위에 증착될 수 있다. 만일 구현되면, 상기 ESL은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. 제2 ILD(130)는 실리콘 이산화물, 낮은 k 유전체 물질, 예컨대 실리콘 산질화물, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, 스핀온 글래스, 스핀온 폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물 등 또는 이들의 조합이거나 이러한 물질을 포함할 수 있다. 도전성 특징(134)은 제2 ILD(130), 제1 ILD(100) 및 CESL(96)을 관통하여 에피택시 소스/드레인 영역(92)까지 형성될 수 있고, 도 6a-b의 도전성 특징과 관련하여 위에서 설명한 것과 유사하게 실리사이드 영역(136)을 가질 수 있다.
도 9는 일부 실시형태에 따라 게이트 스페이서를 형성하는 처리 흐름도(200)이다. 동작 202에서, 선택적으로, 제1 게이트 스페이서 층이 도 2a 및 도 2b에 도시되고 그와 관련하여 설명한 것과 같이 소자 구조체 위에 형성된다. 제1 게이트 스페이서 층은 ALD 공정에 의해 형성될 수 있다. 제1 게이트 스페이서 층은 SiOCN 층, SiN 층, SiON 층 등일 수 있다. 제1 게이트 스페이서 층은 후속 게이트 스페이서 층보다 더 높은 k 값을 가질 수 있다. 이 동작(202)은 생략할 수 있다.
동작 204에서, 제2 게이트 스페이서 층이 목표 막 밀도 및 목표 k 값을 달성하도록 ALD 공정 및 어닐링 공정을 이용하여 형성된다. 제2 게이트 스페이서 층은 제1 게이트 스페이서 층 위에(옵션으로 구현된 때) 또는 소자 구조체 위에 형성된다. 일반적으로, 제2 게이트 스페이서 층의 형성은 도 3a 및 도 3b에 도시되어 있고 그와 관련하여 설명하였다. 제2 게이트 스페이서 층은 0-5 at.% 범위의 탄소 농도와 같이 낮은 탄소 농도를 가진 SiOCN 층일 수 있다. 제2 게이트 스페이서 층은 제1 게이트 스페이서 층보다 낮은 k 값을 갖는다. 일부 실시형태에서, 동작 204는 ALD 공정을 이용하여 유전체 층을 형성하고, ALD 공정 후에 상기 유전체 층을 어닐링하는 단계를 포함한다. 도 10은 본 발명의 일부 실시형태에 따라 동작 204에서 사용할 수 있는 공정을 설명한다.
동작 206에서, 제2 게이트 스페이서 층과 제1 게이트 스페이서 층(만일 구현되면)이 이방성으로 에칭되어 도 4a 및 도 4b에 개략적으로 도시되고 그와 관련하여 설명한 것과 같이 게이트 스페이서를 형성한다.
도 10은 일부 실시형태에 따른, 제2 게이트 스페이서 층(88)과 같은 유전체 층을 형성하는 처리 흐름도(300)이다. 이 처리 흐름(300)은 동작 204에서 제2 게이트 스페이서 층을 형성하기 위해 사용할 수 있다.
이 예에서, 처리 흐름(300)은 ALD 공정 및 어닐링 공정을 포함한다. 처리 흐름(300)에 의해 형성된 층은 실리콘 산탄질화물(SiOCN) 또는 다른 물질이거나 이러한 물질을 포함할 수 있다. 처리 흐름(300)에서의 층은 실리콘 소스 전구체, 질소 및 탄소 소스 전구체 및 산소 소스 전구체를 복수의 사이클로 순차적으로 유동시키는 단계를 포함한 ALD 공정에 의해 형성될 수 있다. 어닐링 공정은 목표 k 값 및 물질 속성을 달성하기 위해 상기 ALD 공정 후에 수행된다. 어닐링 공정과 결합된 전구체들 간의 반응은 유전체 막이 낮은 k 값, 강한 플라즈마 및 에칭 화학작용 내성, 및 후속 공정에서 물리적 충돌에 대항하는 고밀도를 갖게 할 수 있다. 게이트 스페이스 층에서 사용될 때, 상기 층은 용량 효율을 위한 더 낮은 k 값을 가진 막, 및 후속 공정에서의 손상에 대항하는 강한 막을 제공하여 트랜지스터의 성능을 개선할 수 있다.
동작 302 내지 310은 ALD 공정의 사이클을 보인 것이다. 이 사이클은 교호 흐름(또는 펄스) 및 퍼지 동작을 포함하고, 각각의 전구체는 사이클 중에 적어도 1회 유동(또는 펄스)되고 이어서 퍼지된다. 일부 실시형태에서, ALD 공정은 약 400℃ 내지 약 800℃의 온도 범위, 예를 들면 600℃의 온도로 ALD 챔버에서 수행될 수 있다. 도 11a 내지 도 11h는 일부 실시형태에 따른, ALD 공정 중의 반응을 도식적으로 보인 것이다.
동작 302에서, 실리콘 소스 전구체가 ALD 챔버에서 유동된다. 실리콘 소스 전구체는 처리 대상 기판, 예를 들면 도 2a-b에 도시된 소자 구조체가 위에 형성된 기판을 가진 ALD 툴 챔버에서 유동된다. 실리콘 소스 전구체는 단일 층의 중간 제품을 형성하는 기판 표면 위의 말단(terminal)들과 반응한다. 일부 실시형태에서, 실리콘 소스 전구체는 헥사클로로디실란(HCD, Si2Cl6) 또는 다른 물질일 수 있다.
도 11a는 유전체 물질의 표면, 예를 들면 제1 게이트 스페이서 층(86)을 가진, 도 2a-2b에 도시된 소자 구조체의 기판 표면 위에서의 결합을 개략적으로 보인 것이다. 도 11a에 도시된 것처럼, 상기 표면은 실리콘에 연결된 산소 원자(또는 수산(-OH)기(도시 생략됨))의 말단을 갖는다. 도 11b는 HCD가 ALD 챔버에서 유동될 때 동작 302에서 표면에서의 반응을 도식적으로 보인 것이다. 예를 들면, ALD 챔버에서의 온도하의 HCD는 실리콘 및 염소 원자를 표면상의 산소 원자에 부착하여 기판 표면에서 O-Si-Cl 결합을 형성하기 위해 표면의 말단과 반응할 수 있고, 한편 염소 원자(예를 들면, 표면이 수산기로 종결된 때는 염화수소)가 부산물로서 생성된다. 일부 실시형태에서, HCD 전구체는 기판 표면과 반응하여 기판 표면에서 분자들의 단일 층의 제1 중간 막을 형성한다.
동작 303에서, ALD 챔버가 퍼지되어 동작 302에서의 부산물 및 소비되지 않은 실리콘 소스 전구체를 ALD 챔버로부터 제거한다.
동작 304에서, 질소 및 탄소 소스 전구체가 ALD 챔버 내로 유동된다. 일부 실시형태에서, 질소 및 탄소 소스 전구체는 트리에틸아민(N(C2H5)3, RENA라고도 알려져 있음) 또는 다른 물질을 포함할 수 있다. 도 11c는 Si-Cl 결합을 가진 기판 표면에 접근하는 RENA 분자를 도식적으로 보인 것이다. RENA는 ALD 챔버에서 분해하여 기판 표면상의 중간 막과 반응할 수 있다. 예를 들면, 분해된 RENA에서 N에의 결합은 분해된 RENA가 기판 표면에서의 Si-Cl 결합의 Cl을 교체하여 제2 중간 막을 형성하도록 떨어질 수 있다. Si-Cl 결합에서 떨어진 염소 원자는 분해된 RENA의 수소와 반응하여 부산물로서 염화수소를 형성할 수 있다. 일부 실시형태에서, RENA는 표면층과 반응하여 기판 표면에서 분자들의 단일 층의 제2 중간 막을 형성할 수 있다. 일부 실시형태에서, 제2 중간 막은 도 11d에 도시한 것처럼 복수의 전이 상태의 RENA를 포함할 수 있다.
동작 306에서, ALD 챔버가 퍼지되어 동작 304에서의 부산물 및 소비되지 않은 질소 및 탄소 소스 전구체를 ALD 챔버로부터 제거한다.
동작 308에서, 산소 소스 전구체가 ALD 챔버로 유동된다. 일부 실시형태에서, 산소 소스 전구체는 산소 가스(O2)를 포함할 수 있다. 제2 중간 막에서의 분해된 RENA는 O2 환경에서 열적으로 더욱 분해하여 N-H 결합을 만들고 CO2 및 H2O를 방출할 수 있다. 예시적인 반응은 다음과 같다.
N-C2H5 + 3O2 → N-H + 2CO2 + 2H2O
도 11e와 도 11f는 동작 308에서의 표면 반응을 도식적으로 보인 것이다.
동작 310에서, ALD 챔버가 퍼지되어 동작 308에서의 부산물 및 소비되지 않은 산소 소스 전구체를 ALD 챔버로부터 제거한다.
ALD 공정의 1 사이클은 동작 302-310을 포함한다. 동작 310 후에, 동작 312에서 추가의 사이클이 수행되어야 하는지의 결정이 이루어진다. 만일 수행되어야 하면 다른 하나의 사이클이 수행된다. 바람직한 두께의 게이트 스페이서 층을 증착하기 위해 임의 수의 사이클이 수행될 수 있다. 도 11g는 새로운 사이클을 시작하기 위해 표면에서 산소 원자와 반응하는 HCD를 도식적으로 보인 것이다.
만일 추가의 사이클이 필요하지 않으면, ALD 공정이 종결될 수 있다. 증착된 막은 Si-O, Si-N 및 Si-N-CO2 결합을 포함한 SiON:C 물질일 수 있다. 증착 후에, 막은 약 0 at.% 내지 약 5 at.% 범위 내, 예를 들면 약 2.0 at.%의 탄소를 포함할 수 있다. 증착 후에, 막은 약 0 at.% 내지 약 15 at.% 범위 내, 예를 들면 약 6.3 at.%의 질소를 포함할 수 있다. 증착 후에, 막은 약 20 at.% 내지 약 40 at.% 범위 내, 예를 들면 약 27.4 at.%의 실리콘를 포함할 수 있다. 증착 후에, 막은 약 40 at.% 내지 약 70 at.% 범위 내, 예를 들면 약 64.3 at.%의 산소를 포함할 수 있다.
동작 314에서, 바람직한 속성을 달성하기 위해 상기 ALD 공정에 의해 형성된 막에서 어닐링 공정이 수행된다. 어닐링 공정은 N2, O2 또는 H2를 포함한 환경에서 수행될 수 있다.
일부 실시형태에서, 어닐링 공정은 가변 온도로 수행된다. 예를 들면, 어닐링 공정은 N2 환경에서 가변 온도로 수행된다. 일 실시형태에서, 어닐링 공정은 어닐링 온도를 상승시키면서 제1 시구간 동안 기판을 어닐링하는 단계, 어닐링 온도를 일정하게 유지하면서 제2 시구간 동안 기판을 어닐링하는 단계, 및 어닐링 온도를 하강시키면서 제3 시구간 동안 기판을 어닐링하는 단계를 포함할 수 있다. 어닐링 온도의 상승 및 어닐링 온도의 하강은 일정 속도 또는 가변 속도로 수행될 수 있다. 예를 들면, 저온에서는 빠른 상승 속도를 이용하고 고온에서는 느린 상승 속도를 이용할 수 있다. 유사하게, 고온에서는 느린 하강 속도를 이용하고 저온에서는 빠른 하강 속도를 이용할 수 있다.
도 12는 N2 환경에서 어닐링 공정의 온도-시간 윤곽(402)을 포함한다. 일 실시형태에서, 어닐링 공정은 약 1 대기압(1.0 atm)의 N2 환경에서 수행될 수 있다. 어닐링 공정은 어닐링 챔버에서 수행될 수 있다. 어닐링 챔버는 처리되는 기판이 챔버 안으로 또는 밖으로 이송되는 동안 온도 T1으로 유지될 수 있다. T1은 약 200℃ 내지 약 500℃ 범위 내, 예를 들면 약 400℃일 수 있다.
도 12의 예에서, 어닐링 공정은 5단계로 수행된다. 단계 I에서 온도는 T1으로부터 T2로 고속으로 상승한다. T2는 약 400℃ 내지 약 600℃ 범위 내, 예를 들면 약 580℃일 수 있다. 단계 I에서 온도는 약 1℃/분 내지 약 20℃/분의 범위 내, 예를 들면 약 9℃/분의 속도로 상승할 수 있다. 단계 I은 약 5분 내지 약 80분의 범위 내, 예를 들면 약 20분의 시구간 동안 수행될 수 있다.
단계 II에서 온도는 T2로부터 T3로 저속으로 상승한다. T3는 약 600℃ 내지 약 1000℃ 범위 내, 예를 들면 약 700℃일 수 있다. 단계 II에서 온도는 약 1℃/분 내지 약 20℃/분의 범위 내, 예를 들면 약 3℃/분의 속도로 상승할 수 있다. 단계 II는 약 5분 내지 약 80분의 범위 내, 예를 들면 약 40분의 시구간 동안 수행될 수 있다. 단계 I과 단계 II는 함께 약 5분 내지 약 180분의 범위 내, 예를 들면 약 60분의 시구간 동안 온도를 증가 또는 상승시킬 수 있다.
단계 III에서, 온도는 온도 T3로 유지된다. 단계 III은 약 0분 내지 약 200분의 범위 내, 예를 들면 약 60분의 시구간 동안 수행될 수 있다.
단계 IV에서 온도는 T3로부터 T4로 저속으로 하강한다. T4는 약 400℃ 내지 약 600℃ 범위 내, 예를 들면 약 580℃일 수 있다. 단계 IV에서 온도는 약 1℃/분 내지 약 20℃/분의 범위 내, 예를 들면 약 4℃/분의 속도로 하강할 수 있다. 단계 IV는 약 5분 내지 약 80분의 범위 내, 예를 들면 약 30분의 시구간 동안 수행될 수 있다.
단계 V에서 온도는 T4로부터 T5로 고속으로 하강한다. T5는 약 200℃ 내지 약 500℃ 범위 내, 예를 들면 약 400℃일 수 있다. 단계 V에서 온도는 약 1℃/분 내지 약 20℃/분의 범위 내, 예를 들면 약 7℃/분의 속도로 하강할 수 있다. 단계 V는 약 5분 내지 약 80분의 범위 내, 예를 들면 약 28분의 시구간 동안 수행될 수 있다. T5는 T1과 같을 수도 있고 다를 수도 있다. 단계 IV와 단계 V는 함께 약 5분 내지 약 180분의 범위 내, 예를 들면 약 60분의 시구간 동안 온도를 감소 또는 하강시킬 수 있다.
동작 314에서의 어닐링 공정 중에, NH 형태의 일부 탄소(이산화탄소의 형태로) 및 일부 질소가 제거된다. 탄소의 제거는 플라즈마, 예를 들면 산소 플라즈마에 대한 내성을 증가시킨다. 도 11h는 어닐링 공정 중의 탄소 및 질소 제거를 도식적으로 보인 것이다. 질소의 제거는 k 값을 낮춘다. 일부 실시형태에서, 막은 4.1보다 낮은 k 값을 가질 수 있다. 어닐링 후에, 막은 약 0 at.% 내지 약 5 at.%의 범위 내, 예를 들면 약 1.0 at.% 이하의 탄소를 포함할 수 있다. 어닐링 후에, 막은 약 0 at.% 내지 약 15 at.%의 범위 내, 예를 들면 약 5.3 at.%의 질소를 포함할 수 있다. 어닐링 후에, 막은 약 40 at.% 내지 약 70 at.%의 범위 내, 예를 들면 약 65.3 at.%의 산소를 포함할 수 있다. 어닐링 후에, 막은 약 20 at.% 내지 약 40 at.%의 범위 내, 예를 들면 약 28.4 at.% 이하의 실리콘을 포함할 수 있다.
제2 게이트 스페이서 층(88)은 고밀도 유전체 층일 수 있다. 제2 게이트 스페이서 층(88)은 2.0g/㎤보다 큰 밀도를 가질 수 있다. 예를 들면, 제2 게이트 스페이서 층(88)은 2.0g/㎤ 내지 약 3.0g/㎤의 범위 내, 예를 들면 2.3g/㎤의 밀도를 가질 수 있다. 일부 실시형태에서, 제2 게이트 스페이서 층(88)은 제1 스페이서 층(86)보다 낮은 k 값을 갖는다. 일부 실시형태에서, 제2 게이트 스페이서 층(88)은 약 4.1의 k 값을 갖는다. 예를 들면, 제2 게이트 스페이서 층(88)은 약 3.0 내지 약 5.0의 범위 내의 k 값을 갖는다.
다른 실시형태에서, 동작 314는 일정한 어닐링 온도로, 예를 들면 일정한 온도의 수소 환경에서 어닐링 공정으로 수행될 수 있다. 일 예로서, 어닐링 공정은 약 200℃ 내지 약 600℃의 범위 내, 예를 들면 약 450℃의 어닐링 온도의 수소 환경에서 수행될 수 있다. 어닐링 공정은 약 0초 내지 약 2000초의 범위 내, 예를 들면 약 600초의 지속기간 동안 수행될 수 있다. 어닐링 중에, 어닐링 챔버는 약 0토르(torr) 내지 약 10토르의 범위 내, 예를 들면 약 2토르의 저압일 수 있다. 일부 실시형태에서, 수소 환경은 수소 플라즈마를 포함할 수 있다.
도 13은 일부 실시형태에 따른, 도 10의 처리 흐름(300)에 따라 형성된 제1 게이트 스페이서 층(86) 및 제2 게이트 스페이서 층(88)의 추가적인 세부를 설명하기 위한 도 8a의 중간 구조체의 일부의 단면도이다. 제1 게이트 스페이서 층(86)과 제2 게이트 스페이서 층(88)은 탄소 농도 윤곽(902), 질소 농도 윤곽(904), 산소 농도 윤곽(906), 실리콘 농도 윤곽(908) 및 k 값 윤곽(910)을 갖는다. 일부 예에서, 제2 게이트 스페이서 층(88)의 탄소 농도(902)는 0 at.% 내지 약 5 at.%의 범위 내, 예를 들면 약 3 at.% 미만, 더 구체적으로는 1 at.% 미만일 수 있다. 제2 게이트 스페이서 층(88)은 예를 들면 동작 314의 어닐링에 이어지는 처리 중에 추가의 탄소 손실(예를 들면, 약 1 at.% 내지 약 2 at.%의 손실)을 받을 수 있다. 그러므로 제2 게이트 스페이서 층(88)의 탄소 농도는 약 5 at.%, 약 4 at.%, 약 3 at.%, 약 2 at.%, 약 1 at.% 및 약 0 at.% 중의 임의의 값과 같거나 그 미만일 수 있다. 제1 게이트 스페이서 층(86)과 비교해서, 제2 게이트 스페이서 층(88)은 더 낮은 k 값 및 더 낮은 탄소 농도를 갖는다.
유전체 특징을 가진 반도체 소자 구조체 및 유전체 특징을 형성하는 방법이 여기에서 설명된다. 일부 예에서, 유전체 특징은 ALD 공정 후 가변 온도 어닐링 공정에 의해 형성된다. 유전체 특징은 고밀도, 낮은 탄소 농도 및 낮은 k 값을 가질 수 있다. 본 발명에 따라 형성된 유전체 특징은 목표 용량 효율을 위한 낮은 k 값을 유지하면서 에칭 화학작용, 플라즈마 손상 및 후속 공정에서의 물리적 충돌에 대한 내성이 개선될 수 있다.
본 발명의 일부 실시형태는 원자 층 증착(ALD) 공정을 이용하여 층을 형성하는 단계, 및 질소 환경에서 상기 층을 어닐링하는 단계를 포함한 방법을 제공한다. 어닐링은 어닐링 온도를 제1 온도로부터 제2 온도로 증가시키면서 제1 시구간 동안 층을 어닐링하는 단계, 제2 시구간 동안 제2 온도로 층을 어닐링하는 단계 및 어닐링 온도를 제2 온도로부터 감소시키면서 제3 시구간 동안 층을 어닐링하는 단계를 포함한다.
본 발명의 일부 실시형태는 원자 층 증착(ALD) 공정을 이용하여 층을 형성하는 방법을 제공하고, 상기 ALD 공정은, ALD의 사이클 동안, 실리콘 소스 전구체를 유동시키는 단계, 탄소 및 질소 소스 전구체를 유동시키는 단계 및 산소 소스 전구체를 유동시키는 단계를 포함한다. 상기 방법은 상기 층에서 탄소량 및 질소량을 감소시키기 위해 상기 층을 어닐링하는 단계를 또한 포함한다.
본 발명의 일부 실시형태는 기판 위의 활성 영역- 활성 영역은 소스/드레인 영역을 포함한 것임 -과, 상기 활성 영역 위의 게이트 구조체와, 상기 게이트 구조체의 측벽을 따르는 게이트 스페이서를 포함한 구조체를 제공하고, 여기에서 상기 게이트 스페이서는 상기 게이트 구조체와 상기 소스/드레인 영역 사이에서 측방향으로 배치되고, 상기 게이트 스페이서는 제1 스페이서 층, 및 상기 제1 스페이서 층 위에 형성된 제2 스페이서 층을 포함하며, 상기 제2 스페이서 층은 0 at.% 내지 5 at.% 범위 내의 탄소 농도를 갖고, 상기 제2 스페이서 층은 상기 제1 스페이서 층보다 낮은 k 값을 갖는다.
1) 본 개시의 실시형태에 따른 방법은, 원자 층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 층을 형성하는 단계; 및 질소 환경에서 상기 층을 어닐링하는 단계를 포함하고, 상기 어닐링하는 단계는, 어닐링 온도를 제1 온도로부터 제2 온도로 증가시키면서 제1 시구간 동안 상기 층을 어닐링하는 단계; 제2 시구간 동안 상기 제2 온도로 상기 층을 어닐링하는 단계; 및 어닐링 온도를 상기 제2 온도로부터 감소시키면서 제3 시구간 동안 상기 층을 어닐링하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 방법에 있어서, 상기 층을 형성하는 단계는, 실리콘 소스 전구체를 유동시키는 단계; 탄소 및 질소 소스 전구체를 유동시키는 단계; 및 산소 소스 전구체를 유동시키는 단계 를 포함하는 것인, 방법.
3) 본 개시의 실시형태에 따른 방법에 있어서, 상기 실리콘 소스 전구체는 Si2Cl6를 포함한다.
4) 본 개시의 실시형태에 따른 방법에 있어서, 상기 탄소 및 질소 소스 전구체는 N(C2H5)3를 포함한다.
5) 본 개시의 실시형태에 따른 방법에 있어서, 상기 산소 소스 전구체는 O2를 포함한다.
6) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 온도는 적어도 400℃이고, 상기 제2 온도는 적어도 700℃이며, 상기 제1 시구간은 적어도 60분이고, 상기 제2 시구간은 적어도 60분이다.
7) 본 개시의 실시형태에 따른 방법에 있어서, 상기 어닐링 온도를 제1 온도로부터 제2 온도로 증가시키면서 제1 시구간 동안 상기 층을 어닐링하는 단계는, 상기 어닐링 온도를 상기 제1 온도로부터 제3 온도로 제1 속도로 증가시키는 단계; 및 상기 어닐링 온도를 상기 제3 온도로부터 제2 온도로 제2 속도- 상기 제1 속도는 상기 제2 속도보다 더 큰 것임 -로 증가시키는 단계를 포함한다.
8) 본 개시의 실시형태에 따른 방법에 있어서, 상기 제1 속도는 약 9℃/분이고, 상기 제2 속도는 약 3℃/분이다.
9) 본 개시의 다른 실시형태에 따른 방법은, 원자 층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 층을 형성하는 단계- 상기 ALD 공정은, ALD의 사이클 동안, 실리콘 소스 전구체를 유동시키는 단계, 탄소 및 질소 소스 전구체를 유동시키는 단계 및 산소 소스 전구체를 유동시키는 단계를 포함하는 것임 - ; 상기 층에서 탄소량 및 질소량을 감소시키기 위해 상기 층을 어닐링하는 단계를 포함한다.
10) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 층을 어닐링하는 단계는 질소 환경에서 약 1 기압으로 상기 층을 어닐링하는 단계를 포함한다.
11) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 층을 어닐링하는 단계는, 어닐링 온도를 제1 온도로부터 제2 온도로 제1 속도로 상승시키는 단계; 상기 어닐링 온도를 상기 제2 온도로부터 제3 온도로 제2 속도- 상기 제2 속도는 상기 제1 속도보다 더 낮은 것임 -로 상승시키는 단계를 포함한다.
12) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 층을 어닐링하는 단계는 일정 시구간 동안 유지되는 제3 온도로 상기 기판을 어닐링하는 단계를 더 포함한다.
13) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 층을 어닐링하는 단계는 상기 어닐링 온도를 상기 제3 온도로부터 하강시키는 단계를 더 포함한다.
14) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 층을 어닐링하는 단계는 상기 층을 수소 플라즈마 내에서 일정 온도로 어닐링하는 단계를 더 포함한다.
15) 본 개시의 다른 실시형태에 따른 방법에 있어서, 상기 실리콘 소스 전구체는 Si2Cl6를 포함하고, 상기 탄소 및 질소 소스 전구체는 N(C2H5)3를 포함하며, 상기 산소 소스 전구체는 O2를 포함하는 것인, 방법.
16) 본 개시의 또 다른 실시형태에 따른 구조체는, 기판 위의 활성 영역- 이 활성 영역은 소스/드레인 영역을 포함한 것임 - ; 상기 활성 영역 위의 게이트 구조체; 및 상기 게이트 구조체의 측벽을 따르는 게이트 스페이서를 포함하고, 상기 게이트 스페이서는 상기 게이트 구조체와 상기 소스/드레인 영역 사이에서 측방향으로 배치되고, 상기 게이트 스페이서는 제1 스페이서 층 및 상기 제1 스페이서 층 위에 형성된 제2 스페이서 층을 포함하며, 상기 제2 스페이서 층은 0 원자 퍼센트(at.%) 내지 5 at.% 범위 내의 탄소 농도를 갖고, 상기 제2 스페이서 층은 상기 제1 스페이서 층보다 낮은 k 값을 갖는 것인, 구조체.
17) 본 개시의 또 다른 실시형태에 따른 구조체에 있어서, 상기 제2 스페이서 층은 2.0g/㎤ 내지 3.0g/㎤ 범위 내의 밀도를 갖는다.
18) 본 개시의 또 다른 실시형태에 따른 구조체에 있어서, 상기 제1 스페이서 층은 5.0 내지 7.0 범위 내의 k 값을 갖는다.
19) 본 개시의 또 다른 실시형태에 따른 구조체에 있어서, 상기 제2 스페이서 층은 0 at.% 내지 15 at.% 범위 내의 질소 농도를 갖는다.
20) 본 개시의 또 다른 실시형태에 따른 구조체에 있어서, 상기 제2 스페이서 층은 k 값이 4.1인 실리콘 산탄질화물 막(SiOCN)인 것인, 구조체.
지금까지 당업자가 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 특징들을 설명하였다. 당업자라면 여기에서 소개한 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 공정 및 구조체의 설계 또는 수정을 위한 기초로서 본 명세서의 설명을 쉽게 이용할 수 있다는 것을 인식할 것이다. 당업자라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.

Claims (10)

  1. 방법에 있어서,
    원자 층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 층을 형성하는 단계; 및
    질소 환경에서 상기 층을 어닐링하는 단계
    를 포함하고,
    상기 어닐링하는 단계는,
    어닐링 온도를 제1 온도로부터 제2 온도로 증가시키면서 제1 시구간 동안 상기 층을 어닐링하는 단계;
    제2 시구간 동안 상기 제2 온도로 상기 층을 어닐링하는 단계; 및
    어닐링 온도를 상기 제2 온도로부터 감소시키면서 제3 시구간 동안 상기 층을 어닐링하는 단계
    를 포함하는 것인, 방법.
  2. 제1항에 있어서,
    상기 층을 형성하는 단계는,
    실리콘 소스 전구체를 유동시키는 단계;
    탄소 및 질소 소스 전구체를 유동시키는 단계; 및
    산소 소스 전구체를 유동시키는 단계
    를 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 실리콘 소스 전구체는 Si2Cl6를 포함하는 것인, 방법.
  4. 제2항에 있어서,
    상기 탄소 및 질소 소스 전구체는 N(C2H5)3를 포함하는 것인, 방법.
  5. 제2항에 있어서,
    상기 산소 소스 전구체는 O2를 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 제1 온도는 적어도 400℃이고, 상기 제2 온도는 적어도 700℃이며, 상기 제1 시구간은 적어도 60분이고, 상기 제2 시구간은 적어도 60분인 것인, 방법.
  7. 제1항에 있어서,
    상기 어닐링 온도를 제1 온도로부터 제2 온도로 증가시키면서 제1 시구간 동안 상기 층을 어닐링하는 단계는,
    상기 어닐링 온도를 상기 제1 온도로부터 제3 온도로 제1 속도로 증가시키는 단계; 및
    상기 어닐링 온도를 상기 제3 온도로부터 제2 온도로 제2 속도- 상기 제1 속도는 상기 제2 속도보다 더 큰 것임 -로 증가시키는 단계
    를 포함하는 것인, 방법.
  8. 제7항에 있어서,
    상기 제1 속도는 9℃/분이고, 상기 제2 속도는 3℃/분인 것인, 방법.
  9. 방법에 있어서,
    원자 층 증착(Atomic Layer Deposition, ALD) 공정을 이용하여 층을 형성하는 단계- 상기 ALD 공정은, ALD의 사이클 동안, 실리콘 소스 전구체를 유동시키는 단계, 탄소 및 질소 소스 전구체를 유동시키는 단계 및 산소 소스 전구체를 유동시키는 단계를 포함하는 것임 - ;
    상기 층에서 탄소량 및 질소량을 감소시키기 위해 상기 층을 어닐링하는 단계
    를 포함하는, 방법.
  10. 구조체에 있어서,
    기판 위의 활성 영역- 이 활성 영역은 소스/드레인 영역을 포함한 것임 - ;
    상기 활성 영역 위의 게이트 구조체; 및
    상기 게이트 구조체의 측벽을 따르는 게이트 스페이서
    를 포함하고,
    상기 게이트 스페이서는 상기 게이트 구조체와 상기 소스/드레인 영역 사이에서 측방향으로 배치되고, 상기 게이트 스페이서는 제1 스페이서 층 및 상기 제1 스페이서 층 위에 형성된 제2 스페이서 층을 포함하며, 상기 제2 스페이서 층은 0 원자 퍼센트(at.%) 내지 5 at.% 범위 내의 탄소 농도를 갖고, 상기 제2 스페이서 층은 상기 제1 스페이서 층보다 낮은 k 값을 갖는 것인, 구조체.
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