KR20190038415A - 반도체 소자 성능 향상 - Google Patents

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이-판 첸
춘-웬 펭
쳉-포 차우
웬-유 구
휘쳉 창
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Abstract

여기에 설명되는 실시예는 게이트 유전체 층의 벌크 부분으로부터 수소를 제거하면서 전계 효과 트랜지스터 내의 채널 영역과 게이트 유전체 층 사이의 계면에 수소를 유지하도록 고압 어닐링 공정 후의 열처리 공정을 제공한다. 열처리 공정은 고압 어닐링에 의해 야기되는 문턱 전압 시프트의 양을 감소시킬 수 있다. 고압 어닐링 및 열처리 공정은 게이트 유전체 층의 형성 후에 임의의 시간에 수행될 수 있으며, 따라서 기존의 공정 흐름이 붕괴되지 않게 한다.

Description

반도체 소자 성능 향상{SEMICONDUCTOR DEVICE PERFORMANCE IMPROVEMENT}
관련 출원에 대한 상호 참조
본 출원은 여기에 참조로 포함된, 2017년 9월 29일자 출원된, 미국 가특허 출원 제62/565,890호에 대한 우선권을 주장한다.
반도체 산업이 보다 높은 소자 밀도, 더 높은 성능 및 보다 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 진행함에 따라, 제조 및 설계 문제로부터의 도전으로 인해 핀형 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계가 개발되었다. FinFET 소자는 전형적으로 채널 및 소스/드레인 영역이 형성되는 높은 종횡비를 갖는 반도체 핀을 포함한다. 보다 빠르고, 더 신뢰성 있고, 더 잘 제어되는 반도체 트랜지스터 소자를 제조하기 위해 채널의 증가된 표면적의 장점을 이용하여 게이트는 핀 구조체의 측면을 따라 그리고 그 위에 게이트가 형성된다(예, 랩핑). 그러나 규모가 축소됨에 따라 새로운 과제가 제시된다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a~1c, 도 2a~2b, 도 3a~3b, 도 4a~4b, 도 5a~5b, 도6a~6b, 도 7a~7b, 도 8a~8b는 일부 실시예에 따른 반도체 소자를 제조하는 예시적인 공정의 중간 단계에서의 각각의 중간 구조체의 다양한 도면이다.
도 9는 일부 실시예에 따른 고압 어닐링 공정 후의 트랜지스터 소자의 채널 영역의 횡단면도이다.
도 10은 일부 실시예에 따른 포스트 어닐링 처리 공정 후의 트랜지스터 소자의 채널 영역의 횡단면도이다.
도 11은 일부 실시예에 따른 예시적인 포스트 어닐링 처리 공정을 수행한 경우와 수행하지 않은 경우에 형성된 소자의 예시적인 수소 농도 프로파일을 예시한다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래", "하부", "위에", "상부" 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. "수소"란 용어는 수소(H), 중수소(D) 및 수소의 다른 동위 원소를 포함할 수 있다.
핀형 전계 효과 트랜지스터(FinFET)를 포함하는 것과 같은 반도체 소자를 형성하는 방법이 본 방법에 의해 형성된 구조체와 함께 본 명세서에 설명된다. 특히, 본 개시 내용의 실시예는 임계 전압 복구를 위한 고압 어닐링 공정 및 포스트 어닐링 처리 공정을 통해 FinFET 성능을 개선하는 방법을 제공한다.
여기에 설명된 예시적인 실시예는 FinFET 상에 게이트 구조체를 형성하는 맥락으로 설명된다. 본 개시 내용의 일부 양태의 구현예는 다른 프로세스, 다른 소자 및/또는 다른 레이어에 사용될 수있다. 예를 들어, 다른 예시적인 소자는 평면 FET, 수평 게이트 올 어라운드(Horizontal Gate All Around: HGAA) FET, 수직 게이트 올 어라운드(Vertical Gate All Around: VGAA) FET 및 다른 소자를 포함할 수 있다. 예시적인 방법 및 구조체의 일부 변형을 설명한다. 당업자는 다른 실시예의 범위 내에서 고려될 수 있는 다른 변형이 이루어질 수 있음을 쉽게 이해할 것이다. 방법 실시예는 특정 순서로 설명될 수 있지만, 다양한 다른 방법 실시 예가 임의의 논리적 순서로 수행될 수 있으며, 본 명세서에 설명된 것보다 더 적거나 많은 단계를 포함할 수 있다.
도 1a~1c 내지 도 8a~8b는 일부 실시예에 따른 반도체 소자를 형성하는 예시적인 공정의 중간 단계에서의 각각의 중간 구조체의 도면이다. 특히, 도 1a~1c 내지 도 8a~8b는 대체 게이트 공정을 이용하여 FinFET 구조를 형성하는 단계를 설명한다.
도 1a, 도 1b 및 도 1c는 일부 실시예에 따라 반도체 소자를 형성하는 예시적인 공정의 단계에서의 중간 구조체의 상이한 도면을 예시한다. 또한, 도 1a 및 도 1b는 중간 구조체의 상이한 단면도이고, 도 1c는 중간 구조체의 사시도이다.
핀(74)은 반도체 기판(70) 상에 제공된다. 분리 영역(78)은 반도체 기판(70) 상에 있고 인접한 핀(74) 사이에 배치된다. 핀(74)은 각각 인접한 분리 영역(78) 사이에서 위로 돌출한다. 각각 계면 유전체(80), 더미 게이트 층(82), 및 마스크(84)를 포함하는 게이트 스택(또는 보다 일반적으로는, 게이트 구조체)은 핀(74)의 측벽을 따라 상부면 위에 형성된다. 소스/드레인 영역(52a~f)은 핀(74)의 각각의 영역 내에 배치된다.
도 1c는 다른 도면에서 사용되는 참조 단면도를 예시한다. A-A 단면은 대향하는 소스/드레인 영역(52a~c) 사이의 하나의 핀(74) 내의 채널 등을 따른 평면에 있다. B-B 단면은 A-A 단면에 수직한 평면에 있고, 인접한 핀(74)들의 소스/드레인 영역(52a) 및 소스/드레인 영역(52d)을 가로지른다. "A"로 끝나는 도면은 A-A 단면에 대응하는 다양한 경우에서의 처리시의 단면도를 나타내고, "B"로 끝나는 도면은 B-B 단면에 대응하는 다양한 경우에서의 처리시의 단면도를 나타낸다. 일부 도면에서, 도시된 구성 요소 또는 특징부의 일부 참조 번호는 다른 구성 요소 또는 특징부를 모호하게하는 것을 피하기 위해 생략될 수 있다; 이것은 도면을 쉽게 표현하기 위한 것이다.
반도체 기판(70)은 (예, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등일 수 있거나 이들을 포함할 수 있다. 반도체 기판(70)의 반도체 재료는 실리콘(Si) 또는 게르마늄(Ge)을 포함하는 원소 반도체; 화합물 반도체; 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
핀(74)은 예컨대 핀(74) 사이에 트렌치를 식각함으로써 반도체 기판(70)으로부터 형성될 수 있다. 분리 영역(78)은 핀(74) 사이의 트렌치 내에 형성될 수 있다. 분리 영역(78)은 산화물(예컨대, 실리콘 산화물), 질화물 등, 또는 이들의 조합과 같은 절연 재료를 포함하거나 이러한 절연 재료일 수 있다. 핀(74)은 적어도 부분적으로 반도체 기판(70) 상의 활성 영역으로서 핀(74)을 묘사할 수있는 이웃하는 분리 영역(78) 사이로부터 돌출한다. 핀(74) 및 분리 영역(78)은 임의의 허용 가능한 공정에 의해 형성될 수 있으며, 임의의 허용 가능한 재료를 포함할 수 있다. 일부 예에서, 핀(74)은 헤테로 에피택셜 구조(예, 반도체 기판(70)의 반도체 재료에 격자 부정합된 재료) 또는 다른 구조를 포함할 수 있다.
게이트 스택은 핀(74) 위에 있으며 핀에 수직하게 측방으로 연장된다. 게이트 스택에 대한 계면 유전체(80), 더미 게이트 층(82) 및 마스크(84)는 각각의 층들을 순차적으로 형성한 다음, 이들 층들을 게이트 스택으로 패턴화하는 것에 의해 형성될 수 있다. 계면 유전체(80)는 실리콘 산화물, 실리콘 질화물 등 또는 이들의 다중 층이거나 이를 포함할 수 있다. 더미 게이트는 실리콘(예를 들어, 폴리실리콘) 또는 다른 재료이거나 이를 포함할 수 있다. 마스크(84)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등 또는 이들의 조합이거나 이를 포함할 수 있다. 계면 유전체(80), 더미 게이트 층(82) 및 마스크(84)를 위한 층들은 각각의 게이트 스택에 대해 마스크(84), 더미 게이트 층(82) 및 계면 유전체(80)를 형성하도록 임의의 허용 가능한 공정을 이용하여 퇴적 후 패턴화 될 수 있다.
도 2a 및 도 2b는 게이트 스택을 따른 게이트 스페이서(86), 핀(74) 내의 에피택셜 소스/드레인 영역(92), 다양한 구성 성분 상의 접촉 식각 정지층(CESL)(96), 및 CESL(96) 위의 제1 층간 유전체(ILD)(100)의 형성을 예시한다. 게이트 스페이서(86)는 게이트 스택의 측벽(예컨대, 계면 유전체(80), 더미 게이트 층(82) 및 마스크(84)의 측벽)을 따라 그리고 핀(74) 위에 형성된다. 잔류 게이트 스페이서(86)는 예컨대 분리 영역(78) 위의 핀(74)의 높이에 따라 핀의 측벽을 따라 남겨질 수 있다. 게이트 스페이서(86)는 게이트 스페이서(86)를 위한 하나 이상의 층을 컨포멀하게(conformally) 퇴적하고, 예컨대, 상기 하나 이상의 층을 이방적으로 식각함으로써 형성될 수 있다. 게이트 스페이서(86)를 위한 상기 하나 이상의 층은 실리콘 산탄화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 이들의 다중 층, 또는 이들의 조합이거나 이를 포함할 수 있다.
게이트 스페이서(86)를 형성한 후, 게이트 스택 및 게이트 스페이서(86)를 마스크로 사용하여 핀(74)에 리세스를 형성하고, 리세스 내에 에피택셜 소스/드레인 영역(92)을 에피택셜 성장시킨다. 리세스 및 그에 따른 에피택셜 소스/드레인 영역(92)은 게이트 스택의 대향 측면 상의 핀(74)에 형성된다. 리세스는 식각 공정에 의해 형성될 수 있고, 식각 공정의 특성으로 인해 리세스는 다양한 횡단면 프로파일을 가질 수 있다. 에피택셜 소스/드레인 영역(92)은 실리콘 게르마늄, 실리콘 탄화물, 실리콘 인, 순수 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등이거나 이를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 핀(74)의 측벽 및 상부면을 넘어 연장될 수 있고(예를 들어 상승됨), 반도체 기판(70)의 결정면에 대응할 수 있는 패싯(facets)을 가질 수 있다.
당업자는 소스/드레인 영역(92)의 리세스 형성 및 에피택셜 성장이 생략될 수 있고, 게이트 스택 및 게이트 스페이서(86)를 마스크로 사용하여 핀(74)에 도펀트를 주입함으로써 소스/드레인 영역이 형성될 수 있음을 쉽게 이해할 것이다. 에피택셜 소스/드레인 영역(92)이 구현되는 일부의 예에서, 에피택셜 소스/드레인 영역(92)은 예컨대, 에피택셜 성장 중에 현장(in-situ) 도핑에 의해 및/또는 에피택셜 성장 후에 에피택셜 소스/드레인 영역(92) 내에 도펀트를 주입하는 것에 의해서도 도핑될 수 있다. 따라서, 소스/드레인 영역은 도핑(적절한 경우에 에피택셜 성장 도중의 주입 및/또는 인 시튜)에 의해 형성되거나 및/또는 적절한 경우, 소스/드레인 영역이 형성되는 활성 영역을 추가로 형성할 수 있는 에피택셜 성장에 의해 형성될 수 있다.
CESL(96)은 에피택셜 소스/드레인 영역(92)의 표면, 게이트 스페이서(86)의 측벽 및 상부면, 마스크(84)의 상부면 및 분리 영역(78)의 상부면 상에 컨포멀하게 퇴적된다. 일반적으로, 식각 정지층은 예컨대 접촉부 또는 비아를 형성 할 때 식각 공정을 정지시키는 메카니즘을 제공할 수 있다. 식각 정지층은 인접한 층 또는 구성 요소와 상이한 식각 선택도를 갖는 유전체 재료로 형성될 수 있다. CESL(96)은 실리콘 질화물, 실리콘 탄소 질화물, 탄소 질화물 등, 또는 이들의 조합이거나 이를 포함할 수 있다. 이후, 제1 ILD(100)가 CESL(96) 위에 퇴적된다. 제1 ILD(100)는 실리콘 이산화물, 로우-k 유전체 재료(예, 실리콘 이산화물보다 낮은 유전율을 갖는 재료)이거나 이를 포함할 수 있으며, 로우-k 유전체 재료는 예컨대, 실리콘 산질화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 보호포스포실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG), 플루오르화 실리케이트 유리(FSG), 오가노실리케이트 유리(OSG), SiOxCy, 스핀-온-유리, 스핀-온-중합체, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합체 등, 또는 이들의 조합일 수 있다.
도 3a 및 도 3b는 더미 게이트 층(82)을 노출시키도록 제1 ILD(100)의 일부, CESL(96) 층의 일부 및 마스크(84)를 제거하는 것을 예시한다. 제1 ILD(100) 및 CESL(96)은 상부면이 더미 게이트 층(82)의 상부면과 동평면이 되도록 형성된다. CMP와 같은 평탄화 공정은 제1 ILD(100) 및 CESL(96)의 상부면을 더미 게이트 층(82)의 상부면과 동일 높이가 되도록 수행될 수 있다. CMP는 마스크(84)(및 일부의 경우, 게이트 스페이서(86)의 상부)를 데미 게이트 층(82) 상에서 제거할 수 있다. 따라서, 더미 게이트 층(82)의 상부면은 제1 ILD(100) 및 CESL(96)을 통해 노출된다.
도 4a 및 도 4b는 더미 게이트 층(82)이 제1 ILD(100) 및 CESL(96)을 통해 노출된 후, 예컨대 하나 이상의 식각 공정에 의한 더미 게이트 층(82)의 제거를 예시한다. 더미 게이트 층(82)은 더미 게이트 층(82)에 선택적인 식각 공정에 의해 제거될 수 있으며, 계면 유전체(80)는 식각 정지층으로서 작용한다. 리세스(101)는 게이트 스페이서(86) 사이에 형성된다.
일부 예에서, 계면 유전체(80)는 계면 유전체(80)에 선택적인 식각 공정에 의해 제거될 수 있고, 핀(74)의 채널 영역은 리세스(101)를 통해 노출된다. 후속하여 다른 대체 계면 유전체(80)가 핀(74)의 채널 영역 위의 리세스(101) 내에 형성될 수 있다. 일부 실시예에서, 대체 계면 유전체(80)는 핀(74) 위에 형성된 실리콘 산화물과 같은 자연 산화물일 수 있다. 일부 실시예에서, 대체 계면 유전체(80)는 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 다중 층이거나 이를 포함할 수 있으며, 핀(74) 상에 열적으로 및/또는 화학적으로 성장되거나, 예컨대, PECVD, ALD 또는 다른 퇴적 기술에 의해 컨포멀하게 퇴적될 수 있다.
일부 예에서, 계면 유전체(80)는 제거되지 않고 유지되어 후술하는 바와 같이 각각의 대체 게이트 구조가 계면 유전체(80) 상에 형성된다. 후속하는 설명은 계면 유전체(80)를 언급할 수 있으며, 계면 유전체(80)는 도 1a~1c와 관련하여 설명되는 바와 같이 형성된 계면 유전체(80)에 및/또는 전술한 대체 계면 유전체(80)에 적용될 수 있다.
도 5a 및 도 5b는 리세스(101) 내에 형성된 게이트 유전체 층(120)을 예시한다. 게이트 유전체 층(120)은 게이트 스택이 제거된 리세스(101)에(예를 들어, 분리 영역(78)의 상부면, 채널 영역을 따라 핀(74) 위의 계면 유전체(80)의 측벽 및 상부면, 그리고 게이트 스페이서(86)의 측벽 상에) 그리고 제1 ILD(100), CESL(96) 및 게이트 스페이서(86)의 상부면 상에 컨포멀하게 퇴적될 수 있다. 게이트 유전체 층(120)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 하이-k 유전체 재료, 이들의 다중 층 또는 다른 유전체 재료이거나 이를 포함할 수 있다. 하이-k 유전체 재료는 약 7.0보다 큰 k값을 가질 수 있다. 하이-k 유전체 재료는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb 또는 이들의 조합의 금속 산화물 또는 금속 실리케이트를 포함할 수 있다. 게이트 유전체 층(120)은 ALD, PECVD, MBD 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 일부 실시예에서, 게이트 유전체 층(120)은 핀(74)의 채널 영역 위의 계면 유전체(80) 위에 바로 형성된 하이-k 유전체 층을 포함 할 수 있다.
게이트 유전체 층(120)을 형성한 후에, 어닐링 공정 및/또는 포스트 어닐링 처리 공정이 수행될 수 있다. 어닐링 공정 및/또는 포스트 어닐링 처리 공정은 게이트 유전체 층(120)을 형성 한 직후 및/또는 게이트 유전체 층(120)을 형성하는 임의의 공정 후에 수행될 수 있다. 어닐링 공정 및 포스트 어닐링 처리 공정의 추가적인 세부 사항은 아래에 더 설명된다.
그런 다음, 구현된다면, 하나 이상의 컨포멀층(121)이 게이트 유전체 층(120) 상에 컨포멀하게 퇴적될 수 있다. 하나 이상의 컨포멀층(121)은 하나 이상의 장벽층, 캡핑층, 및 일함수 조절층의 임의의 조합을 포함할 수 있다. 구현된 각각의 컨포멀층(121)은 적절한 경우 게이트 유전체 층(120) 또는 선행된 컨포멀층(121) 상에 컨포멀하게 퇴적될 수 있다. 장벽층, 캡핑층 및 일함수 조절층 각각 탄탈, 탄탈 질화물, 티타늄, 티타늄 질화물 등 또는 이들의 조합이거나 이를 포함할 수 있고, ALD, PECVD, MBD 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
전도성 충전 재료(122)는 구현되는 경우 하나 이상의 컨포멀층(121) 또는 게이트 유전체 층(120) 위에 형성된다. 전도성 충전 재료(122)는 게이트 스택이 제거 된 나머지 리세스(101)를 충전할 수 있다. 전도성 충전 재료(122)는 Co, Ru, Al, W, Cu, 이들의 다중 층 또는 이들의 조합과 같은 금속-함유 재료이거나 이를 포함할 수 있다. 전도성 충전 재료(122)는 ALD, PECVD, MBD, PVD 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
제1 ILD(100), CESL(96) 및 게이트 스페이서(86)의 상부면 위의 과량의 전도성 충전 재료(122), 하나 이상의 컨포멀층(121) 및 게이트 유전체 층(120)은 CMP와 같은 평탄화 공정에 의해 제거된다. 따라서, 게이트 전극이 전도성 충전 재료(122) 및 하나 이상의 컨포멀층(121)을 포함하는 것으로 간주되는, 게이트 유전체 층(120) 및 게이트 전극을 각각 포함하는 대체 게이트 구조체가 도 6a 및 도 6b에 예시된 바와 같이 형성될 수 있다.
제1 ILD(100), 대체 게이트 구조체, 게이트 스페이서(86) 및 CESL(96) 위에 제2 ILD(130)가 형성된다. 예시되지는 않았지만, 일부 실시예에서, 식각 정지층(ESL)이 제1 ILD(100) 등 위에 퇴적될 수 있으며, 제2 ILD(130)는 ESL 위에 퇴적될 수 있다. 구현시, 식각 정지층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등 또는 이들의 조합이거나 이를 포함할 수 있으며, CVD, PECVD, ALD 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 제2 ILD(130)는 실리콘 이산화물과, 예컨대, 실리콘 산질화물, PSG, BSG, BPSG, USG, FSG, OSG, SiOxCy, 스핀-온-유리, 스핀-온-중합체, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합체 등, 또는 이들의 조합과 같은 로우-k 유전체 재료이거나 이를 포함할 수 있다. 제2 ILD(130)는 스핀-온, CVD, FCVD, PECVD, PVD 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
도 7a 및 도 7b에 예시된 바와 같이, 도전부(134)가 제2 ILD(130) 및 제1 ILD(100)를 통해 에피택시 소스/드레인 영역(92)에 형성된다. 도전부(134)는 접착 및/또는 장벽층 및 예를 들어,접착 및/또는 장벽층 상의 전도성 재료를 포함할 수 있다. 일부 예에서, 도전부(134)는 예시된 바와 같이 에피택시 소스/드레인 영역(92) 상에 실리사이드 영역(136)을 포함할 수 있다. 접착 및/또는 장벽층은 에피택시 소스/드레인 영역(92)을 노출시키는 개구 및 제2 ILD(130) 위에 컨포멀하게 퇴적될 수 있다. 접착 및/또는 장벽층은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈, 탄탈 질화물, 탄탈 산화물 등, 또는 이들의 조합이거나 이를 포함할 수 있으며, ALD, CVD 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 실리사이드 영역(136)은 에피택시 소스/드레인 영역(92)의 상부를 접착 및/또는 장벽층과 반응시킴으로써 에피택시 소스/드레인 영역(92)의 상부에 형성될 수 있다. 에피택시 소스/드레인 영역(92)과 접착 및/또는 장벽층의 반응을 용이하게 하기 위해 어닐링이 수행될 수 있다. 전도성 물질은 접착 및/또는 배리어 층 상에 퇴적될 수 있고 개구를 채울 수있다. 전도성 재료는 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합이거나 이를 포함할 수 있고, CVD, ALD, PVD 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 도전부(134)의 재료가 퇴적된 후, 도전부(134) 및 제2 ILD(130)의 상부면이 동일 평면 상에 있도록 예를 들어 CMP와 같은 평탄화 공정을 이용하여 과잉의 재료가 제거될 수 있다. 도전부(134)는 접촉부, 플러그 등이거나 이것으로 지칭될 수 있다.
여러 소자에 대한 전기적 접속을 구현하도록 다중 금속간 화합물 유전체(IMD) 층 내에 추가적인 도전부가 후속으로 형성된다. 예를 들어, 12개의 IMD 층이 SRAM 소자의 트랜지스터 위에 형성될 수 있다. 도 8a 및 도 8b는 제2 ILD(130) 위에 형성된 후속 IMD(140, 142)를 예시한다. 소자의 설계에 따라, 예컨대 다마신 공정(예, 듀얼 다마신 공정)에 의해 도전부(144)가 형성된다.
일부 실시예에 따르면, 소자 성능을 향상시키기 위해 어닐링 공정 및 포스트 어닐링 처리 공정이 수행된다. 일부 실시예에서, 어닐링 공정 및 포스트 어닐링 처리 공정은 게이트 유전체 층(120)의 형성 후 임의의 시간에 수행된다. 어닐링 공정 및 포스트 어닐링 처리 공정은 소자 내의 캐리어 이동성을 향상시킬 수 있다.
일부 실시예에서, 어닐링 공정은 고압 어닐링(HPA) 공정이다. 고압 어닐링 공정은 계면 결함을 감소시키기 위해 계면에서의 댕글링 결합(dangling bond)을 부동화(passivation)시키기 위해 작은 크기의 원자를 도입하도록 수행될 수 있다. 예를 들어, 수소 또는 중수소와 같은 작은 크기의 원자가 핀(74)의 채널 영역과 게이트 유전체 층(120) 사이의 계면 영역(예, 계면 유전체(80))에 도입되어 계면 결함을 감소시키고 트랜지스터에서의 캐리어 이동도를 향상시킬 수 있다.
일부 실시예에서, 고압 어닐링 공정은 다중 기판을 처리하기 위한 퍼니스와 같은 열 처리 챔버, 단일 기판 처리 툴 또는 다른 적절한 툴에서 수행된다. 일부 실시예에서, 고압 어닐링 공정은 수소(H2), 중수소(D2), 질소(N2), 아르곤(Ar), 헬륨(He) 또는 이들의 조합의 대기 환경에서 수행될 수 있다. 고압 어닐링 공정은 약 5 기압 내지 약 70 기압 범위 내의 압력에서 수행될 수 있다. 공정 온도는 약 200 ℃ 내지 약 700 ℃ 범위일 수 있다. 일부 실시예에서, 공정 온도는 약 350 ℃ 내지 약 500 ℃ 범위, 예를 들어 약 400 ℃ 일 수 있다. 고압 어닐링 공정은 약 3분 내지 약 4시간의 범위 내의 시간, 예를 들어 약 10분 내지 약 1시간의 범위 내의 시간 동안 수행될 수 있다.
도 9는 일부 실시예에 따른 핀(74) 내의 채널 영역의 일부와 고압 어닐링 공정 후의 트랜지스터 소자의 대체 게이트 구조체(예, 계면 유전체(80) 및 게이트 유전체 층(120))의 단면도이다. 수소(150)는 게이트 유전체 층(120) 및 계면 유전체(80) 또는 핀(74)의 채널 영역과 게이트 유전체 층(120) 사이의 계면으로 도입된다.
핀(74) 내의 채널 재료는 실리콘, 게르마늄, 실리콘 게르마늄(SiGe)과 같은 IV족 화합물, III-V족 화합물, 다른 반도체 재료 또는 이들의 조합이거나 이를 포함할 수 있다.
게이트 유전체 층(120)은 예를 들어 FinFET의 하이-k 유전체 층일 수 있다. 일부 실시예에서, 게이트 유전체 층(120)은 Hf, Al, Zr, La, Mg, Ba, Ti, Pb 또는 이들의 조합의 금속 산화물 또는 금속 실리케이트, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN) 또는 이들의 조합과 같은 하이-k 유전체 재료를 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층(120)은 약 1nm 내지 약 10nm의 범위 내의 두께를 가질 수 있다.
계면 유전체(80)는 ALD, CVD 등과 같은 열 성장, 화학적 성장 또는 컨포멀 퇴적 공정에 의해 형성된 실리콘 산화물, 실리콘 질화물 또는 핀(74)의 채널 영역 위에 형성된 자연 산화물을 포함할 수 있다. 일부 실시예에서, 계면 유전체(80)는 0nm보다 크고 약 5.0nm까지의 범위, 예를 들어 약 1.0nm의 두께를 가질 수 있다.
계면 유전체(80) 및/또는 핀(74)의 채널 영역과 게이트 유전체 층(120) 사이의 계면 내의 수소 원자는 계면 결함을 감소시킬 수 있고 트랜지스터 내의 캐리어 이동도를 향상시킬 수 있다. 그러나, 게이트 유전체 층(120) 또는 게이트 유전체 층(120)의 부피부의 수소 원자는 특히 P-형 트랜지스터에서 트랜지스터의 문턱 전압(Vt)의 이동과 같은 다양한 문제를 야기할 수 있다.
측정에 따르면, 고압 어닐링 공정 후에, 수소는 벌크 게이트 유전체층(120)에서 더 낮은 피크 농도를 가지며 계면 유전체(80)에서 더 높은 피크 농도를 갖는다. 벌크 게이트 유전체 층(120)이 약 10 nm의 두께를 가지고 계면 유전체(80)가 2.5 nm의 두께를 가지는 구조에서, 벌크 게이트 유전체 층(120) 내의 수소 원자의 총량은 계면 유전체(80) 내의 수소의 총량보다 높다. 일부 실시예에서, P-형 전계 효과 트랜지스터는 약 0.7 V의 초기 문턱 전압을 가진다. 고압 어닐링에서 도입된 수소는 문턱 전압을 약 120 mV만큼 이동시킬 수 있다.
일부 실시예는 고압 어닐링 공정에 의해 야기된 문턱 전압 시프트를 복구하기 위한 포스트 어닐링 처리 공정을 제공한다. 일부 실시예에서, 포스트 어닐링 처리 공정은 급속 열 공정, 레이저 어닐링 공정 등이다. 포스트 어닐링 처리 공정은 계면 유전체(80) 내의 수소 농도를 유지하면서 벌크 게이트 유전체 층(120) 내의 수소 원자를 감소시킨다.
일부 실시예에서, 포스트 어닐링 처리 공정은 다수의 기판을 처리하기 위한 퍼니스와 같은 열처리 챔버, 단일 기판 처리 툴, 또는 레이저 어닐링 툴과 같은 다른 적절한 툴에서 수행된다. 일부 실시예에서, 고압 어닐링 공정 및 포스트 어닐링 처리 공정은 동일한 툴에서 연속적으로 수행될 수 있다.
상기 포스트 어닐링 처리 공정은 질소(N2), 아르곤(Ar), 헬륨(He), 수소(H2), 중수소(D2) 또는 이들의 조합 중 하나 이상을 포함하는 대기 환경에서 수행될 수 있다. 대기 환경의 조성은 공정 이전에 벌크 게이트 유전체 층(120) 및 계면 유전체(80) 내의 수소량에 의해 결정될 수 있다. 예를 들어, 벌크 게이트 유전체층(120) 내의 수소 농도를 감소시키기 위해 대기 환경은 질소(N2), 아르곤(Ar), 헬륨(He) 또는 이들의 조합을 포함하지만 수소(H2) 또는 중수소(D2)를 포함하지 않을 수 있다. 예를 들어 대기 환경은 질소를 포함한다. 다른 실시예에서, 대기 환경은 계면 유전체(80) 내의 수소 농도를 유지하기 위해 질소(N2), 아르곤(Ar), 헬륨(He) 또는 이들의 조합과 일부 수소(H2) 또는 중수소(D2)를 포함할 수 있다. 일부 예에서, 대기 환경의 조성은, 예를 들어, 계면 유전체(80) 내의 수소 농도 레벨을 달성하는 것과 같은 목표 효과를 달성하는 공정 중에 H2 또는 D2의 비율을 증가 또는 감소시킴으로써 조정될 수 있다. 일부 실시예에서, 처리 가스 내의 H2 또는 D2의 총 처리 가스에 대한 비율은 약 0 내지 약 100 유동 부피의 범위이다.
일부 실시예에서, 포스트 어닐링 처리 공정은 약 1 mTorr 내지 약 5 기압의 범위에서 수행된다. 일부 실시예에서, 포스트 어닐링 처리 공정은 저압, 예를 들어 1 Torr 내지 10 Torr의 범위에서 수행된다. 일부 실시예에서, 포스트 어닐링 처리 공정은 1 기압 등의 정상 기압에서 수행될 수 있다. 일부 실시예에서, 포스트 어닐링 처리 공정은 1 기압 내지 5 기압과 같은 고압에서 수행될 수 있다.
일부 실시예에서, 포스트 어닐링 처리 공정의 공정 온도는 약 200 ℃ 내지 약 700 ℃ 범위이다. 공정 온도가 너무 낮으면, 수소 원자와 같은 원자는 유전체 층 내에서 이동하기에 충분한 운동 에너지를 얻지 못할 수 있다. 공정 온도가 너무 높으면, 기판의 일부 층이 녹거나 원하지 않는 물리적 또는 화학적 반응을 일으킬 수 있다. 일부 실시예에서, 공정 온도는 약 350 ℃ 내지 약 500 ℃ 범위, 예를 들어 약 400 ℃ 일 수 있다.
상기 포스트 어닐링 처리 공정은 약 5분 내지 약 150분 범위 내의 시간 동안 수행될 수 있다. 일부 실시예에서, 포스트 어닐링 처리 공정은 약 10분 내지 약 90분 범위 내의 시간 동안 수행된다. 일부 실시예에서, 포스트 어닐링 처리 공정의 지속 시간은 게이트 유전체 층(120)의 벌크 부분으로부터 수소를 제거하면서 (예를 들어, 계면 유전체(80) 내에서) 채널 영역과 게이트 유전체 층(120) 사이의 계면에 수소를 유지할 수 있도록 충분히 길 수 있다.
도 10은 일부 실시예에 따른 포스트 어닐링 처리 공정 후의 트랜지스터 소자의 채널 영역 및 대체 게이트 구조체의 일부의 단면도이다. 측정에 따르면, 포스트 어닐링 처리 공정 이후에, 수소는 계면 유전체(80)에서 더 높은 피크 농도 및 벌크 게이트 유전체 층(120)에서 더 낮은 피크 농도로 유지된다는 것을 보여준다. 그러나, 계면 유전체(80) 및 벌크 게이트 유전체 층(120) 내의 수소 원자의 총량은 실질적으로 동일하다. 일부 실시예에서, 벌크 게이트 유전체 층(120) 내의 수소 원자의 총량은 계면 유전체(80) 내의 수소 총량보다 낮다. 문턱 전압 시프트는 일부의 경우 약 10 mV 내지 약 20 mV의 범위 내에 있다. 일부 실시예에서, 고압 어닐링 공정 이전의 초기 문턱 전압은 약 0.7 볼트이다. 포스트 어닐링 처리 공정 후의 최종 문턱 전압 시프트는 초기 문턱 전압의 약 1.4% 내지 약 2.9%의 범위일 수 있다.
일부 실시예에서, 어닐링 공정 및 포스트 어닐링 공정은 벌크 게이트 유전체 층(120) 및 계면 유전체(80)의 피크 수소 농도 및 총 수소를 감소시킨다. 일부 실시예에서, 어닐링 공정 및 포스트 어닐링 공정은 계면 유전체(80) 및 벌크 게이트 유전체 층(120) 내의 피크 농도와 총 수소 수의 비율을 증가시킨다. 일부 실시예에서, 어닐링 공정 및 포스트 어닐링 공정이 수행된 후에, 계면 유전체(80) 내의 수소의 피크 농도의 벌크 게이트 유전체 층(120) 내의 수소의 피크 농도에 대한 비율은 약 0.1 내지 약 5의 범위, 예를 들면 약 2.7이다. 일부 실시예에서, 벌크 게이트 유전체 층(120) 내의 수소의 피크 농도에 대한 계면 유전체(80) 내의 수소의 피크 농도의 비율은 2.5보다 크고, 예를 들어 2.5보다 크고 약 5까지의 범위이다. 일부 실시예에서, 벌크 게이트 유전체 층(120) 내의 수소의 피크 농도에 대한 계면 유전체(80) 내의 수소의 피크 농도의 비율은 약 2.7 이상, 예를 들어 약 2.7 내지 약 5의 범위이다. 일부 실시예에서, 어닐링 공정 및 포스트 어닐링 공정이 수행된 후에, 계면 유전체(80) 및 벌크 게이트 유전체 층(120) 내의 총 수소 수의 비율은 약 0.1 내지 약 2의 범위, 예를 들어 약 1.0이다.
도 11은 포스트 어닐링 처리 공정을 수행한 경우와 수행하지 않은 경우의 소자에서의 예시적인 수소 농도 프로파일을 예시한다. 프로파일(202)은 전술 한 어닐링 공정 및 포스트 어닐링 공정을 수행하지 않고 벌크 게이트 유전체 층(120) 및 계면 유전체(80) 내의 수소 농도 프로파일을 나타낸다. 프로파일(204)은 전술한 어닐링 공정 및 포스트 어닐링 공정을 수행 한 후에 벌크 게이트 유전체 층(120) 및 계면 유전체(80) 내의 수소 농도 프로파일을 나타낸다.
농도 값(P0bulk)은 프로파일(202) 내의 벌크 게이트 유전체 층(120)의 피크 농도를 나타낸다. 농도 값(P0IL)은 프로파일(202) 내의 계면 유전체(80)의 피크 농도를 나타낸다. 농도 값(Pbulk)는 프로파일(204) 내의 벌크 게이트 유전체 층(120)의 피크 농도를 나타낸다. 농도 값(PIL)은 프로파일(204) 내의 계면 유전체(80)의 피크 농도를 나타낸다. 도 11의 예에서, 어닐링 공정 및 포스트 어닐링 공정이 수행되지 않을 때, 계면 유전체(80) 및 벌크 게이트 유전체 층(120)에서의 피크 농도의 비율(P0IL:P0bulk)은 약 2.5이고; 어닐링 공정 및 포스트 어닐링 공정이 수행될 때, 계면 유전체(80) 및 벌크 게이트 유전체 층(120)에서의 피크 농도의 비율(PIL:Pbulk)은 약 2.7이다. 어닐링 공정 및 포스트 어닐링 공정이 수행될 때, 계면 유전체(80) 및 벌크 게이트 유전체 층(120)의 피크 농도의 비율은 약 8.0%만큼 증가한다.
도 11에 나타낸 예에서, 어닐링 공정 및 포스트 어닐링 공정이 수행되지 않을 때, 게이트 유전체 층(120) 및 계면 유전체(80) 내의 총 수소 원자는 각각 약 1.13×105 및 약 9.95×104이다. 어닐링 공정 및 포스트 어닐링 공정이 수행 될 때, 게이트 유전체 층(120) 및 계면 유전체(80) 내의 총 수소 원자는 각각 약 1.04×105 및 약 9.63×104이다. 도 11의 예에서, 어닐링 공정 및 포스트 어닐링 공정이 수행되지 않을 때, 계면 유전체(80) 및 벌크 게이트 유전체 층(120)에서의 총 수소의 비율은 약 0.88이며, 어닐링 공정 및 포스트 어닐링 공정이 수행될 때, 계면 유전체(80) 및 벌크 게이트 유전체 층(120) 내의 총 수소의 비율은 약 1.0이다. 어닐링 공정 및 포스트 어닐링 공정이 수행될 때, 계면 유전체(80) 및 벌크 게이트 유전체 층(120)에서 총 수소 수의 비율은 약 13.7%만큼 증가한다.
본 발명자들은 계면 유전체(80) 및 벌크 게이트 유전체 층(120)에서의 총 수소 수 또는 피크 농도의 증가된 비율이 고압 어닐링 공정에 의해 야기된 문턱 전압 시프트를 감소시키는 것을 관찰하였다.
도 8a를 참조하면, 벌크 게이트 유전체 층(120)은 계면 유전체(80) 및 스페이서(86)의 측벽을 커버한다. 일부 실시예에서, 벌크 게이트 유전체 층(120) 내의 수소 농도는 계면 유전체(80)로부터 멀어지는 방향으로 감소한다. 따라서, 벌크 게이트 유전체 층(120) 내의 수소 농도는 제2 ILD(130)에 가까운 부분보다 스페이서(86)의 바닥 근처 부분(에피택시 소스/드레인 영역(92) 근처)에서 더 높다.
일부 실시예에서, 어닐링 공정 및 포스트 어닐링 처리 공정은 도 8a 및 도 8b에 예시된 바와 같이 도전부가 최상부의 IMD에서 완성된 후에 수행될 수 있다. 다른 실시예에서, 어닐링 공정 및 포스트 어닐링 처리 공정은 도 5a 및 도 5b에 예시된 바와 같이 게이트 유전체 층(120)의 형성 이후와 하나 이상의 컨포멀층(121) 및 전도성 충전 재료(122)를 형성하기 이전에 수행된다. 다른 실시예에서, 어닐링 공정 및 폿흐트 어닐링 처리 공정은 도 6a 및 도 6b에 예시된 바와 같이 대체 게이트 구조체가 완성된 후에 수행될 수 있다. 다른 실시예에서, 어닐링 공정 및 포스트 어닐링 처리 공정은 도 7a 및 도 7b에 예시된 바와 같이 제2 ILD(130)에 도전부를 형성한 후에 수행될 수 있다. 어닐링 공정 및 포스트 어닐링 처리 공정은 예를 들어, 동일한 처리 챔버에서 연속으로 수행될 수 있다. 일부 예에서, 어닐링 공정 및 포스트 어닐링 처리 공정은 적절한 시간에 개별적으로 수행될 수 있다.
일부 실시예는 게이트 유전체 층의 벌크 부분으로부터 수소를 제거하면서 전계 효과 트랜지스터 내의 채널 영역과 게이트 유전체 층 사이의 계면에 수소를 유지하도록 고압 어닐링 공정 후의 열처리 공정을 제공한다. 열처리 공정은 고압 어닐링에 의해 야기되는 문턱 전압 시프트의 양을 감소시킬 수 있다. 고압 어닐링 및 열처리 공정은 게이트 유전체 층의 형성 후에 임의의 시간에 수행될 수 있으며, 따라서 기존의 공정 흐름이 붕괴되지 않게 한다.
일 실시예는 활성 영역의 채널 영역 위에 형성된 컨포멀 유전체 층을 갖는 구조체에 대해 상기 컨포멀 유전체 층과 채널 영역 사이의 계면으로 수소를 도입하도록 고압 어닐링 공정을 수행하는 단계와, 고압 어닐링 공정을 수행한 후에, 컨포멀 유전체 층 내의 수소를 감소시키도록 포스트 어닐링 처리를 수행하는 단계를 포함하는 방법을 제공한다.
다른 실시예는 구조체를 제공한다. 상기 구조체는 기판 상에 활성 영역을 포함한다. 활성 영역은 채널 영역을 가진다. 구조체는 활성 영역의 채널 영역 위에 게이트 구조체를 더 포함한다. 게이트 구조체는 활성 영역 위의 계면층, 계면층 위의 컨포멀 유전체 층 및 계면층 위의 게이트 전극 층을 포함한다. 컨포멀 유전체 층 내의 수소의 피크 농도에 대한 계면층 내의 수소의 피크 농도의 비율은 약 0.1 내지 약 5의 범위이다.
또 다른 실시예는, 기판 상에 채널 영역을 가지는 활성 영역을 형성하는 단계, 활성 영역의 채널 영역 위에 더미 게이트 구조체를 형성하는 단계, 더미 게이트 구조를 제거하여 활성 영역의 채널 영역을 노출시키는 단계, 활성 영역의 채널 영역 위에 계면층을 형성하는 단계, 계면층 위에 컨포멀 유전체 층을 형성하는 단계, 계면층에 수소를 도입하도록 고압 어닐링 공정을 수행하는 단계, 고압 어닐링 공정을 수행한 후에, 컨포멀 유전체 층 내의 수소를 감소시키도록 포스트 어닐링 처리를 수행하는 단계를 포함하는 방법을 제공한다.
또 다른 실시예는 활성 영역의 채널 영역 위에, 상기 활성 영역 위에 컨포멀 유전체 층을 포함하는 게이트 구조체를 형성하는 단계, 컨포멀 유전체 층과 채널 영역 사이의 계면으로 수소를 도입하도록 게이트 구조체를 제1 압력에서 어닐링하는 단계 및 컨포멀 유전체 층 내의 수소를 감소시키도록 게이트 구조체에 대해 제1 압력보다 낮은 제2 압력에서 포스트 어닐링 처리를 수행하는 단계를 포함하는 방법을 제공한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
실시예 1. 구조체에 있어서,
기판 상에 제공되고, 채널 영역을 가지는 활성 영역; 및
상기 활성 영역의 상기 채널 영역 위의 게이트 구조체
를 포함하고, 상기 게이트 구조체는:
상기 활성 영역 위의 계면층;
상기 계면층 위의 컨포멀 유전체 층; 및
상기 계면층 위의 게이트 전극 층을 포함하고,
상기 컨포멀 유전체 층 내의 수소의 피크 농도에 대한 상기 계면층 내의 수소의 피크 농도의 비율은 약 0.1 내지 약 5의 범위 내에 있는 것인 구조체.
실시예 2. 실시예 1에 있어서, 상기 계면층은 자연 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함하는 것인 구조체.
실시예 3. 실시예 1에 있어서, 상기 계면층은 0 nm 초과 내지 5 nm의 범위 내의 두께를 가지는 것인 구조체.
실시예 4. 실시예 1에 있어서, 상기 컨포멀 유전체 층은 하이-k 유전체 층, 실리콘 산화물 층, 실리콘 산질화물 층, 실리콘 질화물 층, 또는 이들의 조합을 포함하는 것인 구조체.
실시예 5. 실시예 1에 있어서, 상기 컨포멀 유전체 층 내의 수소의 피크 농도에 대한 상기 계면층 내의 수소의 피크 농도의 비율은 약 2.7 내지 약 5의 범위 내에 있는 것인 구조체.
실시예 6. 실시예 1에 있어서, 상기 컨포멀 유전체 층 내의 총 수소 수에 대한 상기 계면층 내의 총 수소 수의 비율은 약 0.1 내지 약 2의 범위 내에 있는 것인 구조체.
실시예 7. 실시예 1에 있어서, 상기 컨포멀 유전체 층 내의 수소 농도는 상기 계면층으로부터 멀리 있는 위치에서보다 상기 계면층에 인접한 위치에서 더 높은 것인 구조체.
실시예 8. 방법에 있어서,
활성 영역의 채널 영역 위에 형성된 컨포멀 유전체 층을 갖는 구조체에 대해, 상기 컨포멀 유전체 층과 상기 채널 영역 사이의 계면으로 수소를 도입하도록, 고압 어닐링 공정을 수행하는 단계;
상기 고압 어닐링 공정을 수행한 후에, 상기 컨포멀 유전체 층 내의 수소를 감소시키도록 포스트 어닐링 처리를 수행하는 단계
를 포함하는 방법.
실시예 9. 실시예 8에 있어서, 상기 포스트 어닐링 처리를 수행하는 단계는:
상기 구조체를 질소(N2), 아르곤(Ar), 헬륨(He), 수소(H2), 중수소(D2) 또는 이들의 조합 중 적어도 하나를 포함하는 대기 환경에 노출시키는 단계를 포함하는 것인 방법.
실시예 10. 실시예 8에 있어서, 상기 포스트 어닐링 처리를 수행하는 단계는:
상기 구조체를 약 200 ℃ 내지 약 700 ℃ 범위 내의 온도의 대기 환경에 노출시키는 단계를 포함하는 것인 방법.
실시예 11. 실시예 8에 있어서, 상기 포스트 어닐링 처리는 약 1 mTorr 내지 약 5 기압의 범위 내의 압력에서 수행되는 것인 방법.
실시예 12. 실시예 8에 있어서, 상기 고압 어닐링 공정 및 상기 포스트 어닐링 처리는 동일한 챔버 내에서 수행되는 것인 방법.
실시예 13. 실시예 8에 있어서, 상기 고압 어닐링 공정 및 상기 포스트 어닐링 처리는 상이한 챔버에서 수행되는 것인 방법.
실시예 14. 실시예 8에 있어서, 상기 고압 어닐링 공정을 수행하는 단계는:
상기 구조체를 수소(H2), 중수소(D2), 질소(N2), 아르곤(Ar), 헬륨(He) 또는 이들의 조합의 어닐링 대기 환경에 노출시키는 단계를 포함하는 것인 방법.
실시예 15. 실시예 8에 있어서,
상기 컨포멀 유전체 층과 상기 채널 영역 사이의 계면은 계면층을 포함하고;
상기 포스트 어닐링 처리를 수행한 후에, 상기 컨포멀 유전체 층 내의 수소의 피크 농도에 대한 상기 계면층 내의 수소의 피크 농도의 비율은 약 0.1 내지 약 5의 범위 내에 있는 것인 방법.
실시예 16. 실시예 8에 있어서,
상기 컨포멀 유전체 층과 상기 채널 영역 사이의 계면은 계면층을 포함하고;
상기 포스트 어닐링 처리를 수행한 후에, 상기 컨포멀 유전체 층 내의 총 수소 수에 대한 상기 계면층 내의 총 수소 수의 비율은 약 0.1 내지 약 2의 범위 내에 있는 것인 방법.
실시예 17. 방법에 있어서,
활성 영역의 채널 영역 위에 게이트 구조체를 형성하는 단계 - 상기 게이트 구조체는 상기 활성 영역 위에 컨포멀 유전체 층을 포함함 - ;
상기 컨포멀 유전체 층과 상기 채널 영역 사이의 계면으로 수소를 도입하도록 상기 게이트 구조체를 제1 압력에서 어닐링하는 단계; 및
상기 컨포멀 유전체 층 내의 수소를 감소시키도록 상기 게이트 구조체에 대해 상기 제1 압력보다 낮은 제2 압력에서 포스트 어닐링 처리를 수행하는 단계
를 포함하는 방법.
실시예 18. 실시예 17에 있어서, 상기 제1 압력은 약 5 기압 내지 약 70 기압의 범위에 있고, 상기 제2 압력은 약 1 mTorr 내지 약 5 기압의 범위 내에 있는 것인 방법.
실시예 19. 실시예 17에 있어서, 상기 포스트 어닐링 처리는 질소(N2), 아르곤(Ar), 헬륨(He), 수소(H2), 중수소(D2) 또는 이들의 조합의 대기 환경을 포함하는 것인 방법.
실시예 20. 실시예 19에 있어서, 상기 대기 환경은 약 350 ℃ 내지 약 500 ℃ 범위 내의 온도에 있는 것인 방법.

Claims (10)

  1. 구조체에 있어서,
    기판 상에 제공되고, 채널 영역을 가지는 활성 영역; 및
    상기 활성 영역의 상기 채널 영역 위의 게이트 구조체
    를 포함하고, 상기 게이트 구조체는:
    상기 활성 영역 위의 계면층;
    상기 계면층 위의 컨포멀 유전체 층; 및
    상기 계면층 위의 게이트 전극 층을 포함하고,
    상기 컨포멀 유전체 층 내의 수소의 피크 농도에 대한 상기 계면층 내의 수소의 피크 농도의 비율은 0.1 내지 5의 범위 내에 있는 것인 구조체.
  2. 제1항에 있어서, 상기 계면층은 자연 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함하는 것인 구조체.
  3. 제1항에 있어서, 상기 컨포멀 유전체 층은 하이-k 유전체 층, 실리콘 산화물 층, 실리콘 산질화물 층, 실리콘 질화물 층, 또는 이들의 조합을 포함하는 것인 구조체.
  4. 제1항에 있어서, 상기 컨포멀 유전체 층 내의 수소의 피크 농도에 대한 상기 계면층 내의 수소의 피크 농도의 비율은 2.7 내지 5의 범위 내에 있는 것인 구조체.
  5. 제1항에 있어서, 상기 컨포멀 유전체 층 내의 총 수소 수에 대한 상기 계면층 내의 총 수소 수의 비율은 0.1 내지 2의 범위 내에 있는 것인 구조체.
  6. 제1항에 있어서, 상기 컨포멀 유전체 층 내의 수소 농도는 상기 계면층으로부터 멀리 있는 위치에서보다 상기 계면층에 인접한 위치에서 더 높은 것인 구조체.
  7. 방법에 있어서,
    활성 영역의 채널 영역 위에 형성된 컨포멀 유전체 층을 갖는 구조체에 대해, 상기 컨포멀 유전체 층과 상기 채널 영역 사이의 계면으로 수소를 도입하도록, 고압 어닐링 공정을 수행하는 단계;
    상기 고압 어닐링 공정을 수행한 후에, 상기 컨포멀 유전체 층 내의 수소를 감소시키도록 포스트 어닐링 처리를 수행하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 상기 포스트 어닐링 처리를 수행하는 단계는:
    상기 구조체를 질소(N2), 아르곤(Ar), 헬륨(He), 수소(H2), 중수소(D2) 또는 이들의 조합 중 적어도 하나를 포함하는 대기 환경에 노출시키는 단계를 포함하는 것인 방법.
  9. 제7항에 있어서, 상기 포스트 어닐링 처리를 수행하는 단계는:
    상기 구조체를 200 ℃ 내지 700 ℃ 범위 내의 온도의 대기 환경에 노출시키는 단계를 포함하는 것인 방법.
  10. 방법에 있어서,
    활성 영역의 채널 영역 위에 게이트 구조체를 형성하는 단계 - 상기 게이트 구조체는 상기 활성 영역 위에 컨포멀 유전체 층을 포함함 - ;
    상기 컨포멀 유전체 층과 상기 채널 영역 사이의 계면으로 수소를 도입하도록 상기 게이트 구조체를 제1 압력에서 어닐링하는 단계; 및
    상기 컨포멀 유전체 층 내의 수소를 감소시키도록 상기 게이트 구조체에 대해 상기 제1 압력보다 낮은 제2 압력에서 포스트 어닐링 처리를 수행하는 단계
    를 포함하는 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10504735B2 (en) * 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor device by high-pressure anneal and post-anneal treatment
CN110148552B (zh) * 2019-04-15 2021-10-15 上海华力集成电路制造有限公司 第零层层间膜的制造方法
US11757020B2 (en) * 2020-01-31 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11532517B2 (en) * 2020-02-04 2022-12-20 Tokyo Electron Limited Localized etch stop layer
TWI821535B (zh) * 2020-03-02 2023-11-11 聯華電子股份有限公司 一種製作半導體元件的方法
KR20210117005A (ko) * 2020-03-18 2021-09-28 삼성전자주식회사 수소가 함유된 산화물층을 포함하는 반도체 소자 및 커패시터
KR20220026627A (ko) * 2020-08-25 2022-03-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020031920A1 (en) * 1996-01-16 2002-03-14 Lyding Joseph W. Deuterium treatment of semiconductor devices
US20160247907A1 (en) * 2015-02-24 2016-08-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151007A (en) * 1977-10-11 1979-04-24 Bell Telephone Laboratories, Incorporated Hydrogen annealing process for stabilizing metal-oxide-semiconductor structures
US5872387A (en) * 1996-01-16 1999-02-16 The Board Of Trustees Of The University Of Illinois Deuterium-treated semiconductor devices
US6071751A (en) * 1997-04-28 2000-06-06 Texas Instruments Incorporated Deuterium sintering with rapid quenching
US6274490B1 (en) * 2000-03-08 2001-08-14 Lucent Technologies Inc. Method of manufacturing semiconductor devices having high pressure anneal
US6576522B2 (en) * 2000-12-08 2003-06-10 Agere Systems Inc. Methods for deuterium sintering
KR100520433B1 (ko) * 2003-06-30 2005-10-11 광주과학기술원 고압 수소 열처리를 이용한 고유전율 절연막 제조공정
US20070187386A1 (en) * 2006-02-10 2007-08-16 Poongsan Microtec Corporation Methods and apparatuses for high pressure gas annealing
US7601648B2 (en) * 2006-07-31 2009-10-13 Applied Materials, Inc. Method for fabricating an integrated gate dielectric layer for field effect transistors
CN102486999A (zh) 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 栅极氧化层的形成方法
US8445969B2 (en) 2011-04-27 2013-05-21 Freescale Semiconductor, Inc. High pressure deuterium treatment for semiconductor/high-K insulator interface
US9847401B2 (en) 2014-02-20 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
KR20160001114A (ko) * 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 장치 제조 방법
JP6432232B2 (ja) 2014-09-11 2018-12-05 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP6305294B2 (ja) * 2014-09-19 2018-04-04 株式会社東芝 半導体装置及びその製造方法
US9728608B2 (en) * 2015-03-24 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
US9646850B2 (en) 2015-07-06 2017-05-09 Globalfoundries Inc. High-pressure anneal
CN107818986A (zh) * 2016-09-14 2018-03-20 天马日本株式会社 半导体装置及其制造方法和显示设备及其制造方法
US10504735B2 (en) * 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a semiconductor device by high-pressure anneal and post-anneal treatment

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020031920A1 (en) * 1996-01-16 2002-03-14 Lyding Joseph W. Deuterium treatment of semiconductor devices
US20160247907A1 (en) * 2015-02-24 2016-08-25 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

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Publication number Publication date
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