KR20190056477A - 표시 장치 - Google Patents

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KR20190056477A
KR20190056477A KR1020170153374A KR20170153374A KR20190056477A KR 20190056477 A KR20190056477 A KR 20190056477A KR 1020170153374 A KR1020170153374 A KR 1020170153374A KR 20170153374 A KR20170153374 A KR 20170153374A KR 20190056477 A KR20190056477 A KR 20190056477A
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Abstract

표시 영역 및 비표시 영역이 정의된 베이스층, 상기 비표시 영역에 배치된 제1 전원 전극 및 구동 회로들을 포함하는 회로층, 상기 제1 전원 전극을 노출 시키는 제1 개구부가 제공되고, 상기 구동 회로들을 커버하는 제1 평탄화층, 상기 제1 평탄화층 위에 배치되어 상기 제1 개구부에 의해 노출된 상기 제1 전원 전극과 접촉되며, 평면 상에서 상기 구동 회로들 중 적어도 일부와 중첩하는 제2 전원 전극, 및 상기 제1 평탄화층 위에 배치되어 상기 제2 전원 전극의 일부를 커버하고, 평면 상에서 상기 제1 평탄화층 및 상기 제2 전원 전극과 중첩하는 영역에 홈부가 제공된 제2 평탄화층을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 화질이 개선되고, 박막 봉지 신뢰성이 향상된 표시 장치에 관한 것이다.
표시 장치는 영상이 표시되는 표시 영역과 표시 영역 주변의 비표시 영역으로 구분될 수 있다. 최근 비표시 영역의 폭을 줄여 영상이 표시되는 표시 영역을 증가시키기 위한 다양한 연구가 진행되고 있다. 다만, 비표시 영역이 축소됨에 따라 비표시 영역에 집적된 소자들의 면적이 작아져 저항이 증가할 수 있다. 저항이 증가함에 따라 전압의 레벨이 위치에 따라 상이하게 되고, 그에 따라 화질의 불균일이 발생할 수 있다.
또한, 표시 장치 중 유기 발광 표시 장치의 발광층은 유기물을 포함할 수 있다. 산소 및 수분에 취약한 유기물을 보호하기 위해, 유기 발광 소자를 밀봉하기 위한 다양한 기술들이 개발되고 있다. 그 중 박막 봉지 기술은 유기 발광 소자 위에 봉지층을 배치시켜 공기 및 수분 등의 침투 경로를 차단하는 기술이다. 봉지층은 무기물을 포함하는 무기물 층과 유기물을 포함하는 유기물 층이 교대로 적층된 구조를 포함할 수 있다. 다만, 유기물 층을 형성하는 과정에서 유기물의 넘침이 발생하는 경우, 노출된 유기층이 공기 및 수분의 침투 경로로 제공될 수 있다.
본 발명은 목적은 균일한 화질의 영상을 표시하고, 박막 봉지 신뢰성이 향상된 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 베이스층, 상기 비표시 영역에 배치된 제1 전원 전극 및 구동 회로들을 포함하는 회로층, 상기 제1 전원 전극을 노출 시키는 제1 개구부가 제공되고, 상기 구동 회로들을 커버하는 제1 평탄화층, 상기 제1 평탄화층 위에 배치되어 상기 제1 개구부에 의해 노출된 상기 제1 전원 전극과 접촉되며, 평면 상에서 상기 구동 회로들 중 적어도 일부와 중첩하는 제2 전원 전극, 상기 제1 평탄화층 위에 배치되어 상기 제2 전원 전극의 일부를 커버하고, 평면 상에서 상기 제1 평탄화층 및 상기 제2 전원 전극과 중첩하는 영역에 홈부가 제공된 제2 평탄화층, 상기 제2 평탄화층 위에 배치된 제1 전극, 상기 제1 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 제2 전극을 포함하는 발광 소자층, 상기 제2 전극 및 상기 제2 전원 전극과 접촉하여, 상기 제2 전극 및 상기 제2 전원 전극을 전기적으로 연결하는 연결 전극, 및 상기 발광 소자층 위에 배치된 박막 봉지층을 포함할 수 있다.
상기 제2 평탄화층 위에 배치되며 상기 제1 전극을 노출시키는 제2 개구부가 제공된 화소 정의막을 더 포함하고, 상기 제1 전극과 상기 연결 전극은 동일한 물질을 포함할 수 있다.
상기 구동 회로들은 제1 구동 회로 및 제2 구동 회로를 포함하고, 평면 상에서 상기 제2 구동 회로는 상기 제1 구동 회로와 상기 표시 영역 사이에 위치하고, 평면 상에서 상기 제2 전원 전극은 상기 제1 구동 회로와 중첩할 수 있다.
평면 상에서 상기 제2 전원 전극은 상기 제1 구동 회로 및 상기 제2 구동 회로와 중첩할 수 있다.
상기 연결 전극은 상기 제2 전극과 연결된 영역으로부터 상기 홈부가 제공된 영역까지 연장되고, 상기 홈부에 의해 노출된 상기 제2 전원 전극과 전기적으로 연결될 수 있다.
상기 연결 전극은 상기 제2 전극과 연결된 영역으로부터 상기 홈부가 제공된 영역을 거쳐, 상기 제1 개구부가 형성된 영역까지 연장되어 상기 제2 전원 전극과 전기적으로 연결될 수 있다.
상기 제2 전원 전극은 평면 상에서 상기 제1 전원 전극과 중첩하는 제1 영역 및 상기 구동 회로들과 중첩하는 제2 영역을 포함하고, 상기 제2 영역에는 상기 제1 평탄화층을 노출시키는 복수의 제3 개구부들이 제공될 수 있다.
상기 복수의 제3 개구부들 위에 배치되어, 상기 복수의 제3 개구부들을 커버하는 제1 절연 패턴들을 더 포함하고, 평면 상에서 상기 복수의 제3 개구부들과 중첩하는 상기 연결 전극의 일부 영역에는 복수의 제4 개구부들이 제공될 수 있다.
상기 복수의 제4 개구부들 위에 배치되어, 상기 복수의 제4 개구부들을 커버하는 제2 절연 패턴들을 더 포함하고, 상기 제1 절연 패턴들은 상기 제2 평탄화층과 동일한 물질을 포함할 수 있다.
상기 연결 전극은 상기 복수의 제3 개구부들이 제공된 상기 제2 전원 전극의 측면을 커버하며, 평면 상에서 상기 복수의 제3 개구부들과 중첩하는 상기 연결 전극의 일 영역에는 복수의 제4 개구부들이 제공되고, 상기 복수의 제4 개구부들은 절연 패턴들에 의해 커버될 수 있다.
복수의 제3 개구부들 각각에 의해 노출된 상기 제1 평탄화층은 원형 또는 다각형 형상을 가질 수 있다.
복수의 제3 개구부들 각각에 의해 노출된 상기 제1 평탄화층은 소정의 방향을 따라 연장하는 직선 형상을 가질 수 있다.
상기 비표시 영역은 상기 표시 영역을 사이에 두고 제1 방향에서 마주하는 제1 비표시 영역 및 제2 비표시 영역, 및 상기 표시 영역을 사이에 두고 상기 제1 방향과 교차하는 제2 방향에서 마주하는 제3 비표시 영역 및 제4 비표시 영역을 포함하고, 상기 제1 및 제2 전원 전극들은 적어도 상기 제1 비표시 영역, 상기 제2 비표시 영역 및 상기 제3 비표시 영역에 배치되고, 상기 홈부는 상기 제1 비표시 영역에 배치된 제1 홈부 및 상기 제2 비표시 영역에 배치된 제2 홈부를 포함할 수 있다.
상기 홈부는 상기 제3 비표시 영역에 배치된 제3 홈부를 더 포함할 수 있다.
상기 제1 홈부는 상기 제2 방향을 따라 연장하는 복수의 제1 홈들을 포함하고, 상기 복수의 제1 홈들은 상기 제1 방향으로 이격되고, 상기 제2 홈부는 상기 제2 방향을 따라 연장하는 복수의 제2 홈들을 포함하고, 상기 복수의 제2 홈들은 상기 제1 방향으로 이격되고, 상기 제3 홈부는 상기 제1 방향을 따라 연장하는 복수의 제3 홈들을 포함하고, 상기 복수의 제3 홈들은 상기 제2 방향으로 이격될 수 있다.
상기 제2 평탄화층에는 상기 복수의 제1 홈들, 상기 복수의 제2 홈들 및 상기 복수의 제3 홈들 중 서로 인접한 홈들을 연결하는 연결홈들이 더 제공될 수 있다.
상기 제1 홈부는 상기 제2 방향으로 이격된 복수의 제1 개구 패턴들을 포함하고, 상기 제2 홈부는 상기 제2 방향으로 이격된 복수의 제2 개구 패턴들을 포함하고, 상기 제3 홈부는 상기 제1 방향으로 이격된 복수의 제3 개구 패턴들을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 베이스층, 상기 비표시 영역에 배치된 구동 회로들, 상기 비표시 영역에 배치되며 상기 구동 회로들의 외측에 배치된 제1 전원 전극, 상기 제1 전원 전극을 노출시키는 제1 개구부가 제공되고, 상기 구동 회로들을 커버하는 제1 평탄화층, 상기 제1 개구부에 의해 노출된 상기 제1 전원 전극과 접촉되며, 평면 상에서 상기 구동 회로들과 중첩하는 상기 제1 평탄화층 위로 연장된 제2 전원 전극, 상기 제1 평탄화층 위에 배치되며 상기 제2 전원 전극의 일부를 커버하는 제2 평탄화층, 상기 제2 평탄화층 위에 배치된 제1 전극, 상기 제1 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 제2 전극을 포함하는 발광 소자층, 상기 제2 전극 및 상기 제2 전원 전극과 접촉하여, 상기 제2 전극 및 상기 제2 전원 전극을 전기적으로 연결하는 연결 전극, 및 상기 발광 소자층 위에 배치된 박막 봉지층을 포함할 수 있다.
상기 평탄화층에는 평면 상에서 상기 제1 평탄화층 및 상기 제2 전원 전극과 중첩하는 홈부가 제공되고, 상기 연결 전극은 상기 홈부를 통해 상기 제2 전원 전극과 접촉할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 베이스층, 상기 비표시 영역에 배치된 구동 회로들 및 전원 전극, 상기 구동 회로들을 커버하는 제1 평탄화층, 상기 제1 평탄화층 위에 배치된 제2 평탄화층, 상기 제2 평탄화층 위에 배치되고, 제1 전극, 상기 제1 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 제2 전극을 포함하는 발광 소자층, 및 상기 2 전극과 상기 전원 전극을 전기적으로 연결하는 연결 전극을 포함하고, 상기 전원 전극은 상기 제1 평탄화층과 상기 제2 평탄화층 사이로 연장하여 평면 상에서 상기 구동 회로들과 중첩하고, 상기 제2 평탄화층에는 상기 전원 전극을 노출시키는 홈부가 제공되어, 상기 연결전극과 상기 전원 전극은 상기 홈부를 통해 접촉될 수 있다.
본 발명의 실시예에 따르면 전원 전극은 제1 전원 전극 및 제2 전원 전극을 포함한다. 제2 전원 전극은 평면 상에서 구동 회로들이 배치된 영역과 중첩되도록 제공될 수 있다. 따라서, 전원 전극의 전체 저항은 감소될 수 있고, 전원 전극으로 제공되는 제2 전원 전압의 레벨은 전원 전극 내에서 균일하게 유지될 수 있다. 그에 따라, 표시 장치는 균일한 화질의 영상을 표시할 수 있다.
또한, 본 실시예에 따르면, 제2 평탄화층에 제공된 홈부와 댐들에 의해 액상의 유기 물질들이 흘러 넘치는 것을 방지할 수 있다. 따라서, 비표시 영역의 폭이 축소되더라도, 흘러 넘치는 유기 물질은 홈부에 의해 1차적으로 제어될 수 있다. 따라서, 박막 봉지의 신뢰성이 보다 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 5는 도 3에 도시된 I-I`을 따라 절단한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 8은 도 3에 도시된 I-I`을 따라 절단한 단면의 일 실시예를 도시한 것이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 13은 도 3에 도시된 I-I`을 따라 절단한 단면의 일 실시예를 도시한 것이다.
도 14는 도 3의 AA` 영역을 확대한 것을 예시적으로 도시한 평면도이다.
도 15는 도 14에 도시된 II-II`를 따라 절단한 단면의 일 실시예를 도시한 것이다.
도 16은 도 14의 II-II`을 따라 절단한 단면의 일 실시예를 도시한 것이다.
도 17은 도 3의 AA` 영역을 확대한 것을 예시적으로 도시한 평면도이다.
도 18은 도 3의 AA` 영역을 확대한 것을 예시적으로 도시한 평면도이다.
도 19는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이다.
도 20은 도 19에 도시된 III-III`를 따라 절단한 단면도이다.
도 21은 도 19에 도시된 BB` 영역을 확대하여 도시한 평면도이다.
도 22는 도 3의 I-I`을 따라 절단한 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(DD)의 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 표시면(IS)을 통해 이미지(IM)를 표시할 수 있다. 도 1에는 이미지(IM)의 일 예로 어플리케이션 아이콘들을 도시하였다. 도 1에서는 표시면(IS)이 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면을 갖는 것을 예시적으로 도시하였다. 하지만, 본 발명의 다른 실시예에서 표시 장치(미도시)의 표시면(미도시)은 휘어진 형상을 가질 수 있다.
표시면(IS)의 법선 방향, 즉 표시 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
도 1에서는 표시 장치(DD)가 휴대용 전자 기기인 것을 예시적으로 도시하였다. 하지만, 표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 네비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다.
표시면(IS)은 이미지(IM)가 표시되는 표시 영역(DD-DA) 및 표시 영역(DD-DA)에 인접한 비표시 영역(DD-NDA)을 포함한다. 비표시 영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 일 예로써, 표시 영역(DD-DA)은 사각형상일 수 있다. 비표시 영역(DD-NDA)은 표시 영역(DD-DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DD-DA)의 형상과 비표시 영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치(DD)의 개략적인 단면도이고, 도 3은 본 발명의 일 실시예에 따른 표시 패널(DP)의 일부 구성을 도시한 평면도이다.
도 2 및 도 3을 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 감지 유닛(SU)을 포함할 수 있다.
표시 패널(DP)은 베이스층(BF), 회로층(ML), 발광 소자층(EML), 및 박막 봉지층(ECL)을 포함한다. 본 명세서에서는 표시 패널(DP)의 일 예로 유기 발광 표시 패널을 예로 들어 설명하나, 본 발명이 특별히 이에 한정되는 것은 아니다.
베이스층(BF)은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체일 수 있다.
베이스층(BF)에는 표시 영역(DA) 및 비표시 영역(NDA1, NDA2, NDA3, NDA4)이 정의될 수 있다. 베이스층(BF)의 표시 영역(DA) 및 비표시 영역(NDA1, NDA2, NDA3, NDA4)은 표시 장치(DD, 도 1)의 표시 영역(DD-DA, 도 1) 및 비표시 영역(DD-NDA, 도 1)에 각각 대응될 수 있다. 하지만, 표시 영역(DA) 및 비표시 영역(NDA1, NDA2, NDA3, NDA4)은 표시 장치(DD, 도 1)의 표시 영역(DD-DA, 도 1) 및 비표시 영역(DD-NDA, 도 1)과 반드시 동일할 필요는 없고, 표시 패널(DP)의 구조/디자인에 따라 변경될 수 있다.
회로층(ML)은 베이스층(BF) 위에 배치될 수 있다. 회로층(ML)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 회로층(ML)의 복수 개의 도전층들은 신호라인들 또는 트랜지스터의 전극을 구성할 수 있다. 예를 들어, 회로층(ML)은 데이터 라인들(DL), 게이트 라인들(GL), 발광 제어 라인들(EL), 전원 라인들(PL), 구동 회로들(DC), 전원 전극(ES), 및 패드들(PD)을 포함할 수 있다.
게이트 라인들(GL), 발광 제어 라인들(EL) 및 데이터 라인들(DL) 각각은 화소들(PX) 중 대응하는 화소들에 전기적으로 연결될 수 있다. 전원 라인들(PL)은 화소들(PX)에 연결되며 화소들(PX)에 제1 전원 전압(ELVDD, 도 4 참조)을 제공할 수 있다.
구동 회로들(DC)은 비표시 영역(NDA1, NDA2, NDA3, NDA4)에 배치될 수 있다. 비표시 영역(NDA1, NDA2, NDA3, NDA4)은 표시 영역(DA)을 사이에 두고 제1 방향(DR1)에서 마주하는 제1 비표시 영역(NDA1)과 제2 비표시 영역(NDA2), 제2 방향(DR2)에서 마주하는 제3 비표시 영역(NDA3)과 제4 비표시 영역(NDA4)을 포함할 수 있다.
구체적으로, 구동 회로들(DC)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)에 배치될 수 있다. 하지만, 이는 예시적인 것으로, 구동 회로들(DC)은 제1 비표시 영역(NDA1) 또는 제2 비표시 영역(NDA2)에 배치될 수도 있다.
구동 회로들(DC) 각각은 제1 구동 회로(DC1) 및 제2 구동 회로(DC2)를 포함할 수 있다. 제1 구동 회로(DC1)는 발광 제어 라인들(EL)과 전기적으로 연결되고, 제2 구동 회로(DC2)는 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 제1 구동 회로(DC1) 및 제2 구동 회로(DC2)는 화소(PX)의 구동 회로와 동일한 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
제1 구동 회로(DC1)는 발광 제어 신호들을 생성하고, 이를 발광 제어 라인들(EL)에 출력할 수 있다. 제2 구동 회로(DC2)는 주사 신호들을 생성하고, 이를 게이트 라인들(GL)로 출력할 수 있다. 평면 상에서 제2 구동 회로(DC2)는 제1 구동 회로(DC1)와 표시 영역(DA) 사이에 배치될 수 있다. 다만, 이는 예시적인 것으로, 제1 구동 회로(DC1)와 제2 구동 회로(DC2)의 기능은 서로 변경될 수도 있다. 예를 들어, 제1 구동 회로(DC1)가 주사 신호들을 생성하고, 이를 게이트 라인들(GL)로 출력할 수도 있고, 제2 구동 회로(DC2)과 발광 제어 신호들을 생성하고, 이를 발광 제어 라인들(EL)에 출력할 수 있다.
전원 전극(ES)은 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2) 및 제3 비표시 영역(NDA3)에 배치될 수 있다. 제1 및 제2 비표시 영역(NDA1, NDA2)에 배치된 전원 전극(ES)은 제2 방향(DR2)을 따라 연장된 형상을 갖고, 제3 비표시 영역(NDA3)에 배치된 전원 전극(ES)은 제1 방향(DR1)을 따라 연장된 형상을 가질 수 있다. 전원 전극(ES)은 표시 영역(DA)의 일부분을 둘러싸는 형상을 가질 수 있다.
전원 전극(ES)은 제1 전원 전극(ES1) 및 제2 전원 전극(ES2)을 포함할 수 있다. 구체적으로, 제1 전원 전극(ES1)은 구동 회로들(DC)의 외측에 배치되며 표시 영역(DA)의 일부분을 둘러싸고, 제2 전원 전극(ES2)은 제1 전원 전극(ES1) 위에 배치되며, 표시 영역(DA)의 일부분을 둘러쌀 수 있다. 평면 상에서 제2 전원 전극(ES2)의 일부분은 구동 회로들(DC)의 일부와 중첩될 수 있다. 본 실시예에서, 제2 전원 전극(ES2)은 제1 구동 회로(DC1)와 중첩될 수 있다.
비표시 영역(NDA1, NDA2, NDA3, NDA4)의 폭이 축소되는 경우, 표시 패널(DP)의 전체 면적 대비 표시 영역(DA)의 면적은 증가될 수 있다. 하지만, 이 경우, 소자들이 집적되는 비표시 영역(NDA1, NDA2, NDA3, NDA4)의 폭이 축소되고, 그에 따라 소자들의 크기가 축소될 수 있다. 예를 들어, 제1 전원 전극(ES1)의 폭이 축소될 수 있다. 제1 전원 전극(ES1)의 폭이 축소되는 경우, 제1 전원 전극(ES1)의 저항은 증가한다. 제1 전원 전극(ES1)의 저항이 증가됨에 따라, 제1 전원 전극(ES1)의 일 지점과 다른 일 지점 사이의 전압 차이가 발생할 수 있다. 하지만 본 발명의 실시예에 따르면, 제2 전원 전극(ES2)이 제1 전원 전극(ES1)과 접속되고, 제2 전원 전극(ES2)은 구동 회로들(DC)의 일부와 중첩되도록 연장될 수 있다. 따라서, 네로우 베젤을 구현함에 따라 제1 전원 전극(ES1)의 폭이 축소되더라도 제2 전원 전극(ES2)을 구동회로들(DC) 측으로 연장시켜 제공하기 때문에, 전원 전극(ES)의 전체 저항은 감소될 수 있다. 따라서, 전원 전극(ES)의 상기 일 지점과 상기 다른 일 지점 사이의 전압 차이가 보다 감소될 수 있다.
패드들(PD)은 제4 비표시 영역(NDA4)에 배치될 수 있다. 패드들(PD) 각각은 데이터 라인들(DL), 게이트 라인들(GL), 발광 제어 라인들(EL), 전원 라인들(PL), 구동 회로들(DC), 전원 전극(ES)에 전기적으로 연결될 수 있다.
별도로 도시하지 않았으나, 표시 패널(DP)은 패드들(PD)에 COF(chip on film) 형태로 결합된 데이터 구동회로를 더 포함할 수 있다. 하지만, 이는 예시적인 것으로 본 발명의 다른 실시예에서 데이터 구동회로 역시 회로층(ML)에 집적화될 수도 있다.
발광 소자층(EML)은 표시 소자, 예컨대 유기발광 다이오드들을 포함한다. 다만, 이에 제한되는 것은 아니고, 표시 패널(DP)의 종류에 따라, 발광 소자층(EML)은 무기발광 다이오드들 또는 유기-무기 하이브리드 발광 다이오드들을 포함할 수 있다.
박막 봉지층(ECL)은 발광 소자층(EML)을 밀봉한다. 박막 봉지층(ECL)은 복수개의 무기층들과 그 사이에 배치된 적어도 하나의 유기층을 포함한다. 무기층들은 수분 및 산소로부터 발광 소자층(EML)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광 소자층(EML)을 보호한다.
또한, 박막 봉지층(ECL)은 버퍼층을 더 포함할 수 있다. 버퍼층은 감지 유닛(SU)과 가장 인접한 층일 수 있다. 버퍼층은 무기층 또는 유기층일 수 있다. 무기층은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드 또는 알루미늄옥사이드 중 적어도 어느 하나를 포함할 수 있다. 유기층은 고분자, 예를 들어 아크릴 계열 유기층을 포함할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다.
감지 유닛(SU)은 터치를 검출하는 회로를 포함할 수 있다. 감지 유닛(SU)의 터치 검출 방식은 저항막 방식, 광학 방식, 정전 용량 방식 및 초음파 방식 등이 있으며, 이에 제한되지 않는다. 이 중 정전 용량 방식의 감지 유닛(SU)은 표시 장치(DD)의 화면에 터치 발생 수단이 접촉할 때 변화하는 정전 용량을 이용하여 터치 발생 여부를 검출할 수 있다. 정전 용량 방식은 상호 정전 용량 방식 및 자기 정전 용량 방식으로 구분될 수 있다.
감지 유닛(SU)은 표시 패널(DP) 상에 직접 배치될 수 있다. "직접 배치된다"는 것은 별도의 접착 부재를 이용하여 부착하는 것을 제외하며 연속 공정에 의해 형성된 것을 의미한다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 표시 패널(DP)과 감지 유닛(SU)은 접착 부재(미도시)에 의해 서로 결합될 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소(PX)의 등가 회로도이다.
도 4를 참조하면, 하나의 게이트 라인(GL), 하나의 데이터 라인(DL), 하나의 발광 제어 라인(EL) 및 전원 라인(PL)에 연결된 화소(PX)의 등가 회로를 예시적으로 도시하였다. 하지만, 이는 예시적으로 도시한 것으로, 화소(PX)를 구성하는 회로는 다양하게 변경될 수 있다.
화소(PX)는 스위칭 트랜지스터(TFT-S), 구동 트랜지스터(TFT-D), 발광 제어 트랜지스터(TFT-C), 커패시터(CP) 및 발광 소자(EML)를 포함할 수 있다.
스위칭 트랜지스터(TFT-S)는 게이트 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 커패시터(CP)는 스위칭 트랜지스터(TFT-S)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다.
구동 트랜지스터(TFT-D)는 커패시터(CP)에 저장된 전하량에 대응하여 발광 소자(EML)에 흐르는 구동전류를 제어한다. 구동 트랜지스터(TFT-D)의 제어 전극은 스위칭 트랜지스터(TFT-S)와 커패시터(CP) 사이에 연결될 수 있다.
발광 제어 트랜지스터(TFT-C)는 발광 소자(EML)와 구동 트랜지스터(TFT-D) 사이에 연결될 수 있다. 발광 제어 트랜지스터(TFT-C)의 제어 전극은 발광 제어 라인(EL)에 연결될 수 있다. 발광 제어 트랜지스터(TFT-C)는 발광 제어 라인(EL)에 인가되는 신호에 대응하여 턴-온 또는 턴-오프 될 수 있다. 즉, 발광 제어 트랜지스터(TFT-C)는 발광 소자(EML)에 구동 전류가 흐르는 타이밍을 결정할 수 있다.
발광 소자(EML)는 유기발광 다이오드(Organic　Light　Emitting　Diode)일 수 있다. 발광 소자(EML)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 또는, 발광 소자(EML)는 양면 발광형 다이오드일 수 있다.
화소(PX)에는 제1 전원 전압(ELVDD)과 제2 전원 전압(ELVSS)이 인가될 수 있다. 제1 전원 전압(ELVDD)은 전원 라인(PL)을 통해 화소(PX)로 인가될 수 있고, 제2 전원 전압(ELVSS)은 전원 전극(ES, 도 3 참조)을 통해 화소(PX)로 인가될 수 있다. 제1 전원 전압(ELVDD)의 전압 레벨은 제2 전원 전압(ELVSS)의 전압 레벨보다 높을 수 있다.
전원 전극(ES, 도 3 참조) 내의 위치에 따라 제2 전원 전압(ELVSS)의 레벨이 불균일하게 되면, 표시 패널(DP, 도 3 참조) 내의 화소(PX) 역시 그 위치에 따라 휘도가 상이하게 되어 화질이 저하될 수 있다. 또한, 화질의 저하를 보상하기 위해 소비 전력이 증가될 수 있다. 하지만, 본 발명의 실시예에 따르면 제2 전원 전극(ES2, 도 3 참조)이 구동 회로들(DC, 도 3 참조)이 배치된 영역과 중첩되도록 제공된다. 따라서, 제2 전원 전압(ELVSS)의 레벨은 전원 전극(ES, 도 3 참조) 내에서 비교적 균일하게 유지될 수 있다. 그에 따라, 화질이 개선되고, 또한, 소비 전력의 증가를 방지할 수 있다.
도 5는 도 3에 도시된 I-I`을 따라 절단한 단면의 일 실시예를 도시한 것이다.
도 3 및 도 5를 참조하면, 베이스층(BF) 위에는 제1 절연층(210)이 배치되고, 제1 절연층(210) 위에는 구동 트랜지스터(TFT-D)가 배치될 수 있다. 구동 트랜지스터(TFT-D)는 반도체 패턴(ALD), 제어 전극(GED), 제1 전극(SED), 및 제2 전극(DED)을 포함할 수 있다.
반도체 패턴(ALD)은 제1 절연층(210) 위에 배치될 수 있다. 제1 절연층(210)은 반도체 패턴(ALD)에 개질된 표면을 제공하는 버퍼층일 수 있다. 이 경우, 반도체 패턴(ALD)은 베이스층(BF) 위에 직접 형성될 때보다 제1 절연층(210)에 대해 높은 접착력을 가질 수 있다. 또는, 제1 절연층(210)은 반도체 패턴(ALD)의 하면을 보호하는 배리어층일 수 있다. 이 경우, 제1 절연층(210)은 반도체 패턴(ALD)이 베이스층(BF) 자체 또는 베이스층(BF)을 통해 유입되는 오염이나 습기 등이 반도체 패턴(ALD)으로 침투되는 것을 차단할 수 있다. 또는, 제1 절연층(210)은 베이스층(BF)을 통해 입사되는 외부 광이 반도체 패턴(ALD)으로 입사되는 것을 차단하는 광 차단층일 수 있다. 이 경우, 제1 절연층(210)은 차광 물질을 더 포함할 수 있다.
제2 절연층(220)은 제1 절연층(210) 위에 배치되며, 반도체 패턴(ALD)을 커버할 수 있다. 제2 절연층(220)은 유기막 및/또는 무기막일 수 있다.
제2 절연층(220) 위에는 제어 전극(GED)이 배치될 수 있다. 제3 절연층(230)은 제2 절연층(220) 위에 배치되며, 제어 전극(GED)을 커버할 수 있다. 제3 절연층(230)은 평탄면을 제공하는 층 일 수 있고, 유기막 또는 유기막 및 무기막을 포함하는 적층 구조를 가질 수 있다.
제1 전극(SED) 및 제2 전극(DED)은 제3 절연층(230) 위에 배치될 수 있다. 제1 전극(SED) 및 제2 전극(DED) 각각은 제2 절연층(220) 및 제3 절연층(230)을 관통하여, 반도체 패턴(ALD)에 접속될 수 있다.
제1 전원 전극(ES1)은 제3 절연층(230) 위에 배치될 수 있다. 제1 전원 전극(ES1)은 제1 전극(SED) 및 제2 전극(DED)과 동일한 공정을 통해 형성될 수 있다. 따라서, 제1 전원 전극(ES1)은 제1 전극(SED) 및 제2 전극(DED)과 동일한 물질을 포함할 수 있다.
제4 절연층(240)은 제3 절연층(230) 위에 배치되며, 구동 트랜지스터(TFT-D), 제1 구동 회로(DC1), 및 제2 구동 회로(DC2)를 커버할 수 있다. 제4 절연층(240)은 패시베이션층일 수 있고, 무기막을 포함할 수 있다. 즉, 제4 절연층(240)은 무기 물질을 증착하여 형성될 수 있다.
제5 절연층(250)은 제4 절연층(240) 위에 배치된다. 제5 절연층(250)은 유기막 또는 유기막 및 무기막을 포함하는 적층 구조를 가질 수 있다. 제5 절연층(250)은 상부에 평탄면을 제공하는 평탄화층일 수 있고, 이하에서는 제5 절연층(250)을 제1 평탄화층(250)이라 명칭 한다.
제3 전극(CN) 및 제2 전원 전극(ES2)은 제1 평탄화층(250) 위에 배치될 수 있다. 제3 전극(CN)과 제2 전원 전극(ES2)은 동일한 공정을 통해 형성되고, 동일한 물질을 포함할 수 있다.
제3 전극(CN) 및 제2 전원 전극(ES2)은 제1 전원 전극(ES1), 제1 전극(SED) 및 제2 전극(DED) 보다 낮은 저항을 가진 물질을 포함할 수 있다. 이에 따라, 발광 소자층(EML)과 구동 트랜지스터(TFT-D) 사이의 접촉 저항이 감소되어 전기적 특성이 향성될 수 있다. 또한, 제1 전원 전극(ES1)보다 낮은 저항을 갖는 제2 전원 전극(ES2)에 의해 전원 전극(ES)에 제공되는 전압 레벨의 균일성이 보다 향상될 수 있다.
제3 전극(CN)은 제1 평탄화층(250)을 관통하여, 제2 전극(DED)에 접속될 수 있다. 제1 평탄화층(250)에는 제1 전원 전극(ES1)을 노출시키는 제1 개구부(OP1)가 제공되고, 제2 전원 전극(ES2)은 제1 개구부(OP1)에 의해 노출된 제1 전원 전극(ES1)과 접촉될 수 있다. 본 명세서에서 설명되는 개구부들 또는 개구 패턴들은 소정의 층이 제거되어 제공되는 것일 수 있다. 따라서, 본 명세서 내에서 개구부들 또는 개구 패턴들의 도면 부호의 지시선들 중 일부는 개구부들 또는 개구 패턴을 정의하는 격벽을 지시하는 것으로 표시되었다.
제1 전원 전극(ES1)과 접촉된 제2 전원 전극(ES2)은 표시 영역(DA)을 향하는 방향으로 연장된 형상을 가질 수 있다. 예를 들어, 제2 전원 전극(ES2)은 제1 구동 회로(DC1)가 형성된 영역까지 연장될 수 있다. 따라서, 평면상에서 제2 전원 전극(ES2)은 제1 구동 회로(DC1)와 중첩될 수 있다.
본 발명의 실시예에 따르면, 비표시 영역(NDA1)의 폭이 축소됨에 따라 제1 전원 전극(ES1)의 폭이 축소되더라도, 제1 전원 전극(ES1)과 접촉된 제2 전원 전극(ES2)이 확장되어 제공됨으로써 전원 전극(ES)의 저항이 감소될 수 있다. 따라서, 전원 전극(ES)에 제공되는 전압 레벨의 균일성이 향상될 수 있다.
제6 절연층(260)은 제1 평탄화층(250) 위에 배치된다. 제6 절연층(260)은 유기막 또는 유기막 및 무기막을 포함하는 적층 구조를 가질 수 있다. 제6 절연층(260)은 상부에 평탄면을 제공하는 평탄화층일 수 있고, 이하에서는 제6 절연층(260)을 제2 평탄화층(260)이라 명칭 한다. 제2 평탄화층(260)은 제2 전원 전극(ES2)의 일부와 제3 전극(CN)을 커버할 수 있다.
제2 평탄화층(260)에는 홈부(GP1)가 제공될 수 있다. 홈부(GP1)는 제2 평탄화층(260)의 상면으로부터 오목하게 파여 제공될 수 있다. 홈부(GP1)는 평면 상에서 제1 평탄화층(250) 및 제2 전원 전극(ES2)과 중첩될 수 있다. 상기 평면 상에서라는 의미는 제3 방향(DR3)에서 바라볼 때를 의미할 수 있다. 홈부(GP1)에 의해 제2 평탄화층(260) 아래에 배치된 제2 전원 전극(ES2)의 일부가 노출될 수 있다.
제2 평탄화층(260) 위에는 발광 소자(EML)가 배치될 수 있다. 발광 소자(EML)는 소정의 층 구조를 가지므로, 이하에서는 발광 소자층(EML)이라 명칭 한다.
발광 소자층(EML)은 제1 전극(E1), 발광층(EM), 및 제2 전극(E2)을 포함할 수 있다. 제1 전극(E1)은 제2 평탄화층(260) 위에 배치되고, 제2 평탄화층(260)을 관통하여 제3 전극(CN)에 접속될 수 있다. 본 발명의 일 실시예에 따른 표시 패널(DP)은 제3 전극(CN)을 더 포함함으로써, 제1 전극(E1)이 단일의 제2 평탄화층(260)만 관통하더라도, 구동 트랜지스터(TFT-D)와 전기적으로 연결될 수 있다.
제7 절연층(270)은 제2 평탄화층(260) 위에 배치될 수 있다. 제7 절연층(270)에는 제2 개구부(OP2)가 제공될 수 있다. 제2 개구부(OP2)에 의해 제1 전극(E1)의 일부는 노출될 수 있다. 노출된 제1 전극(E1) 위에는 발광층(EM)이 배치될 수 있다. 발광층(EM)은 발광 물질을 포함하고, 전기적 신호가 인가되면 여기되어 광을 생성할 수 있다. 제7 절연층(270)은 화소 정의막이라 명칭될 수 있다.
제2 전극(E2)은 발광층(EM) 및 제7 절연층(270) 위에 배치될 수 있다. 제2 전극(E2)은 연결 전극(CNE)과 접촉될 수 있다.
제2 평탄화층(260) 위에는 연결 전극(CNE)이 배치될 수 있다. 연결 전극(CNE)은 제1 전극(E1)과 동일한 공정을 통해 형성되고, 동일한 물질을 포함할 수 있다. 연결 전극(CNE)은 제2 전극(E2) 및 전원 전극(ES)과 접촉하여, 제2 전극(E2)과 전원 전극(ES)을 전기적으로 연결할 수 있다. 도 5에서 연결 전극(CNE)은 제2 전극(E2)과 접촉된 영역으로부터 홈부(GP1)가 제공된 영역을 거쳐, 제1 개구부(OP1)가 형성된 영역까지 연장될 수 있다. 따라서, 연결 전극(CNE)은 홈부(GP1) 및 제1 개구부(OP1)가 형성된 영역에서 전원 전극(ES)에 접촉될 수 있다. 따라서, 제2 전극(E2)은 연결 전극(CNE)을 거쳐 전원 전극(ES)으로부터 제2 전원 전압(ELVSS, 도 4 참조)을 수신할 수 있다.
제1 비표시 영역(NDA1)에는 제1 및 제2 댐들(DM1, DM2)이 배치될 수 있다. 제1 및 제2 댐들(DM1, DM2)은 전원 전극(ES)과 같이 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2), 및 제3 비표시 영역(NDA3)에 배치될 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 및 제2 댐들(DM1, DM2)은 제4 비표시 영역(NDA4)에도 배치될 수 있다.
제1 댐(DM1)은 전원 전극(ES) 위에 배치되고, 제2 댐(DM2)은 제1 댐(DM1)의 외측에 배치될 수 있다. 제1 댐(DM1)과 표시 영역(DA) 사이의 거리보다 제2 댐(DM2)과 표시 영역(DA) 사이의 거리가 더 크다.
도 5에서는 제1 댐(DM1) 및 제2 댐(DM2) 각각이 두 층 구조를 갖는 것을 예시적으로 도시하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 제1 댐(DM1) 및 제2 댐(DM2) 각각은 세 층 이상을 포함할 수도 있고, 단층으로 구성될 수도 있다.
제1 댐(DM1)의 하측 부분은 제2 평탄화층(260)과 동일한 공정에서 형성될 수 있다. 따라서, 제1 댐(DM1)의 하측 부분은 제2 평탄화층(260)과 실질적으로 동일한 두께를 갖고, 동일한 물질을 포함할 수 있다. 제1 댐(DM1)의 상측 부분은 제7 절연층(270)과 동일한 공정에서 형성될 수 있다. 따라서, 제1 댐(DM1)의 상측 부분은 제7 절연층(270)과 실질적으로 동일한 두께를 갖고, 동일한 물질을 포함할 수 있다. 본 실시예에서, 제1 댐(DM1)의 상측 부분과 제1 댐(DM1)의 하측 부분 사이에는 연결 전극(CNE)이 배치될 수 있다.
제2 댐(DM2)의 하측 부분은 제1 평탄화층(250)과 동일한 공정에서 형성될 수 있다. 따라서, 제2 댐(DM2)의 하측 부분은 제1 평탄화층(250)과 실질적으로 동일한 두께를 갖고, 동일한 물질을 포함할 수 있다. 제2 댐(DM2)의 상측 부분은 제2 평탄화층(260)과 동일한 공정에서 형성될 수 있다. 따라서, 제2 댐(DM2)의 상측 부분은 제2 평탄화층(260)과 실질적으로 동일한 두께를 갖고, 동일한 물질을 포함할 수 있다. 또한, 도시하지 않았으나, 제2 댐(DM2)은 상측 부분 위에 배치된 층을 더 포함할 수 있고, 이 경우, 상기 층은 제7 절연층(270)과 동일한 공정에서 형성될 수 있다.
제2 전극(E2) 위에는 박막 봉지층(ECL)이 배치된다. 박막 봉지층(ECL)은 제2 전극(E2)을 직접 커버할 수 있다. 본 발명의 다른 실시예에서는, 박막 봉지층(ECL)과 제2 전극(E2) 사이에 제2 전극(E2)을 커버하는 캡핑층이 더 배치될 수 있다. 이 경우, 박막 봉지층(ECL)은 캡핑층을 직접 커버할 수 있다.
박막 봉지층(ECL)은 순차적으로 적층된 제1 무기층(310), 유기층(320) 및 제2 무기층(330)을 포함할 수 있다. 도 5에서는 박막 봉지층(ECL)이 2 개의 무기층과 1 개의 유기층을 포함하는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 박막 봉지층(ECL)은 3 개의 무기층과 2 개의 유기층을 포함할 수도 있고, 이 경우, 무기층과 유기층은 번갈아가며 적층된 구조를 가질 수 있다.
제1 무기층(310)은 발광 소자층(EML)을 커버하며, 제1 댐(DM1) 및 제2 댐(DM2)이 형성된 영역까지 연장될 수 있다. 제1 무기층(310) 위에 도포될 유기 물질의 흐름을 제어하기 위해 제1 무기층(310)에는 소수성 또는 친수성 플라즈마 처리가 실시될 수 있다.
유기층(320)은 제1 무기층(310) 위에 배치될 수 있다. 유기층(320)은 유기 물질을 증착, 프린팅 또는 코팅하여 형성될 수 있다. 본 실시예에 따르면, 제2 평탄화층(260)에 제공된 홈부(GP1)와 제1 댐(DM1) 및 제2 댐(DM2)에 의해 액상의 유기 물질들이 흘러 넘치는 것을 방지할 수 있다. 제1 비표시 영역(NDA1)의 폭이 축소됨에 따라, 제1 댐(DM1)과 제2 평탄화층(260) 사이의 거리(WT)는 축소될 수 있다. 이 경우, 유기 물질이 넘치는 현상이 발생되는 경우, 상기 거리(WT)의 축소에 따라 넘쳐 흐르는 유기 물질을 충분히 수용하지 못할 수 있고, 유기층이 외부로 노출될 수 있다. 외부로 노출된 유기층은 공기 및 수분의 침투 경로가 될 수 있다. 하지만, 본 발명의 실시예에 따르면, 흘러 넘치는 유기 물질이 홈부(GP1)에 의해 1차적으로 제어될 수 있다. 따라서, 박막 봉지의 신뢰성이 보다 향상될 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 6을 참조하면, 전원 전극(ES), 구동 회로들(DC), 제2 평탄화층(260, 도 5 참조)에 제공된 홈부(GP1, GP2)가 도시된다.
홈부(GP1, GP2)는 제1 비표시 영역(NDA1)에 제공된 제1 홈부(GP1) 및 제2 비표시 영역(NDA2)에 제공된 제2 홈부(GP2)로 구분될 수 있다. 제1 홈부(GP1) 및 제2 홈부(GP2)는 표시 영역(DA)을 사이에 두고 제1 방향(DR1)으로 이격되어 제공될 수 있다. 제1 홈부(GP1) 및 제2 홈부(GP2) 각각은 제2 방향(DR2)을 따라 연장될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 7을 참조하면, 전원 전극(ES), 구동 회로들(DC), 및 제2 평탄화층(260, 도 5 참조)에 제공된 홈부(GP1, GP2, GP3)가 도시된다.
홈부(GP1, GP2, GP3)는 제1 비표시 영역(NDA1)에 제공된 제1 홈부(GP1), 제2 비표시 영역(NDA2)에 제공된 제2 홈부(GP2) 및 제3 비표시 영역(NDA3)에 제공된 제3 홈부(GP3)로 구분될 수 있다. 제3 홈부(GP3)는 제1 방향(DR1)을 따라 연장될 수 있다. 제3 홈부(GP3)는 표시 영역(DA)을 사이에 두고 제1 방향(DR1)으로 이격된 제1 홈부(GP1) 및 제2 홈부(GP2)를 서로 연결할 수 있다.
도 8은 도 3에 도시된 I-I`을 따라 절단한 단면의 일 실시예를 도시한 것이다. 도 8을 설명함에 있어서, 도 5에서 설명된 구성에 대해서는 동일한 도면 부호를 병기하고, 이에 대한 설명은 생략된다.
도 8을 참조하면, 홈부(GP1a)는 복수의 홈들(GP1a1, GP1a2, GP1a3)을 포함할 수 있다. 도 8에서는 총 3 개의 홈들(GP1a1, GP1a2, GP1a3)을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 홈부(GP1a)는 2 개의 홈들을 포함할 수도 있고, 4개 이상의 홈들을 포함할 수도 있다. 홈부(GP1a)가 복수의 홈들(GP1a1, GP1a2, GP1a3)을 포함하기 때문에, 흘러 넘치는 유기 물질을 수용할 수 있는 공간이 보다 증가될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 8 및 도 9를 참조하면, 전원 전극(ES), 구동 회로들(DC), 및 제2 평탄화층(260)에 제공된 홈부(GP1a, GP2a)가 도시된다. 홈부(GP1a, GP2a)는 제1 비표시 영역(NDA1)에 제공된 제1 홈부(GP1a) 및 제2 비표시 영역(NDA2)에 제공된 제2 홈부(GP2a)로 정의될 수 있다. 제1 홈부(GP1a) 및 제2 홈부(GP2a)는 표시 영역(DA)을 사이에 두고 제1 방향(DR1)으로 이격되어 제공될 수 있다.
제1 홈부(GP1a)는 제2 방향(DR2)을 따라 연장하는 복수의 제1 홈들(GP1a1, GP1a2, GP1a3)을 포함하고, 제2 홈부(GP2a)는 제2 방향(DR2)을 따라 연장하는 복수의 제2 홈들(GP2a1, GP2a2, GP2a3)을 포함할 수 있다. 복수의 제1 홈들(GP1a1, GP1a2, GP1a3) 및 복수의 제2 홈들(GP2a1, GP2a2, GP2a3)은 제1 방향(DR1)으로 이격될 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다. 도 10을 설명함에 있어서, 도 9에서 설명한 구성 요소에 대해서는 동일한 부호를 병기하고 이에 대한 설명은 생략된다.
도 8 및 도 10을 참조하면, 전원 전극(ES), 구동 회로들(DC) 및 제2 평탄화층(260)에 제공된 홈부(GP1a, GP2a, GP3a)가 도시된다. 홈부(GP1a, GP2a, GP3a)는 도 9와 비교하였을 때, 제3 비표시 영역(NDA3)에 제공된 제3 홈부(GP3a)가 더 제공될 수 있다. 제3 홈부(GP3a)는 제1 홈부(GP1a)와 제2 홈부(GP2a)를 연결할 수 있다.
제3 홈부(GP3a)는 제1 방향(DR1)을 따라 연장하는 복수의 제3 홈들(GP3a1, GP3a2, GP3a3)을 포함한다. 복수의 제3 홈들(GP3a1, GP3a2, GP3a3)은 제2 방향(DR2)으로 이격 되어 배열될 수 있다.
표시 패널(DP)의 최 외곽에 배치된 제3 홈(GP3a1)은 최 외곽에 배치된 제1 홈(GP1a1) 및 최 외곽에 배치된 제2 홈(GP2a3) 각각의 끝 단과 연결될 수 있다. 또한, 표시 영역(DA)과 가장 가까운 곳에 배치된 제1 홈(GP1a3) 및 제2 홈(GP2a1)은 표시 영역(DA)과 가장 가까운 곳에 배치된 제3 홈(GP3a3)에 의해 서로 연결될 수 있다. 중간에 배치된 제3 홈(GP3a2)은 중간에 배치된 제1 홈(GP1a2)과 제2 홈(GP2a2)을 서로 연결할 수 있다. 제3 홈들(GP3a1, GP3a2, GP3a3)에 의해 제3 비표시 영역(NDA3)으로 유기 물질이 흘러 넘치는 경우, 이를 수용할 공간이 더 제공될 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다. 도 11을 설명함에 있어서, 도 10에서 설명한 구성 요소에 대해서는 동일한 부호를 병기하고 이에 대한 설명은 생략된다.
도 8 및 도 11을 참조하면, 도 11에는 연결홈들(GPS)이 더 제공될 수 있다. 연결홈들(GPS)은 제2 평탄화층(260)에 홈부(GP1a, GP2a, GP3a)와 함께 제공될 수 있다.
연결홈들(GPS)은 인접한 홈들을 서로 연결시킬 수 있다. 도 11에서는 연결홈들(GPS)이 일부의 제1 홈들(GP1a2, GP1a3)을 연결하고, 일부의 제2 홈들(GP2a1, GP2a2)을 연결한 것을 예시적으로 도시하였다. 즉, 연결홈들(GPS)에 의해 서로 이격된 홈들이 서로 연결될 수 있다. 따라서, 유기 물질이 표시 영역(DA)에 가장 인접한 홈에 수용된 경우, 가장 인접한 홈이 넘치기 전에 연결홈들(GPS)을 통해 다른 홈들로 이동될 수 있다. 따라서, 유기 물질이 넘치는 현상이 보다 완화될 수 있다.
도 11에서는 2 개의 연결홈들(GPS)에 대해서만 도시하였으나, 본 발명은 이에 제한되는 것은 아니다. 예를 들어, 연결홈들(GPS)은 세 개 이상으로 제공될 수 있다. 이 경우, 일부의 연결홈들(GPS)은 제1 홈들(GP1a1, GP1a2)을 연결하거나, 제2 홈들(GP2a2, GP2a3)을 연결하거나, 제3 홈들(GP3a2, GP3a1)을 연결할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 평면도이다.
도 8 및 도 12를 참조하면, 전원 전극(ES), 구동 회로들(DC), 및 제2 평탄화층(260)에 제공된 홈부(GP1b, GP2b)가 도시된다. 홈부(GP1b, GP2b)는 제1 비표시 영역(NDA1)에 제공된 제1 홈부(GP1b) 및 제2 비표시 영역(NDA2)에 제공된 제2 홈부(GP2b)로 구분될 수 있다. 제1 홈부(GP1b) 및 제2 홈부(GP2b)는 표시 영역(DA)을 사이에 두고 제1 방향(DR1)으로 이격되어 제공될 수 있다.
제1 홈부(GP1b)는 제2 방향(DR2)으로 연장하는 제1 홈들(GP1b1, GP1b2) 및 제1 홈들(GP1b1, GP1b2) 사이에 배치되어 제2 방향(DR2)으로 배열된 제1 홈 패턴들(GP1bp)을 포함할 수 있다. 제2 홈부(GP2b)는 제2 방향(DR2)으로 연장하는 제2 홈들(GP2b1, GP2b2) 및 제2 홈들(GP2b1, GP2b2) 사이에 배치되어 제2 방향(DR2)으로 배열된 제2 홈 패턴들(GP2bp)을 포함할 수 있다.
도 13은 도 3에 도시된 I-I`을 따라 절단한 단면의 일 실시예를 도시한 것이다. 도 13을 설명함에 있어서, 도 5에서 설명된 구성에 대해서는 동일한 도면 부호를 병기하고, 이에 대한 설명은 생략된다.
도 13을 참조하면, 연결 전극(CNE1)은 제1 전극(E1)과 동일한 공정을 통해 형성되고, 동일한 물질을 포함할 수 있다. 연결 전극(CNE1)은 제2 전극(E2) 및 전원 전극(ES)과 접촉하여, 제2 전극(E2)과 전원 전극(ES)을 전기적으로 연결할 수 있다. 도 13에서 연결 전극(CNE1)은 제2 전극(E2)과 접촉된 영역으로부터 홈부(GP1a)가 제공된 영역까지 연장되고, 홈부(GP1a)에 의해 노출된 제2 전원 전극(ES2)과 접촉될 수 있다.
도 14는 도 3의 AA` 영역을 확대한 것을 예시적으로 도시한 평면도이고, 도 15는 도 14에 도시된 II-II`를 따라 절단한 단면의 일 실시예를 도시한 것이다.
도 14 및 도 15를 참조하면, 제2 전원 전극(ES2a)은 제1 전원 전극(ES1)과 중첩하는 제1 영역(AR1) 및 제1 구동 회로(DC1)와 중첩하는 제2 영역(AR2)을 포함한다.
제2 전원 전극(ES2a)의 제2 영역(AR2)에는 제1 평탄화층(250)을 노출시키는 복수의 제3 개구부들(OP3)이 제공된다. 제3 개구부들(OP3)은 제1 평탄화층(250)에서 발생하는 가스를 배출시키는 역할을 할 수 있다. 제3 개구부들(OP3)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 제공될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제3 개구부들(OP3)은 제1 방향(DR1)을 따라 나란히 배열되고 제2 방향(DR2)을 따라 지그재그 형태로 배열될 수 도 있다. 또한, 도시되지 않았으나, 도 3의 제2 비표시 영역(NDA2, 도 3 참조) 및 제3 비표시 영역(NDA3, 도 3 참조)에도 제3 개구부들(OP3)이 제공될 수 있다.
제3 개구부들(OP3) 위에는 제3 개구부들(OP3)을 커버하는 제1 절연 패턴들(260P)이 배치될 수 있다. 제1 절연 패턴들(260P)은 제2 평탄화층(260)과 동일한 공정을 통해 형성되며, 동일한 물질을 포함할 수 있다.
제1 절연 패턴들(260P) 위에는 연결 전극(CNE2)이 배치된다. 연결 전극(CNE2)은 제2 전극(E2)과 제2 전원 전극(ES2a)을 연결시킬 수 있다. 평명 상에서 제3 개구부들(OP3)과 중첩하는 연결 전극(CNE2)의 일부 영역에는 제4 개구부들(OP4)이 제공될 수 있다. 제4 개구부들(OP4)은 제1 평탄화층(250) 및 제2 평탄화층(260)에서 발생하는 가스를 배출시키는 역할을 할 수 있다.
제4 개구부들(OP4) 위에는 제4 개구부들(OP4)을 커버하는 제2 절연 패턴들(270p)이 배치될 수 있다. 제2 절연 패턴들(270p)은 제7 절연층(270, 도 3 참조)과 동일한 공정을 통해 형성되며, 동일한 물질을 포함할 수 있다.
도 16은 도 14의 II-II`을 따라 절단한 단면의 일 실시예를 도시한 것이다.
도 14 및 도 16을 참조하면, 제2 전원 전극(ES2a)의 제2 영역(AR2)에는 제1 평탄화층(250)을 노출시키는 제3 개구부들(OP3)이 제공된다. 제3 개구부들(OP3)은 제1 평탄화층(250)에서 발생하는 가스를 배출시키는 역할을 할 수 있다.
연결 전극(CNE3)은 제3 개구부들(OP3)이 제공된 제2 전원 전극(ES2a)의 측면을 커버하며, 평면 상에서 제3 개구부들(OP3)과 중첩하는 일 영역에 제4 개구부들(OP4a)이 제공될 수 있다.
제4 개구부들(OP4a) 위에는 제4 개구부들(OP4a)을 커버하는 제2 절연 패턴들(270p1)이 배치될 수 있다. 제2 절연 패턴들(270p1)은 제7 절연층(270, 도 3 참조)과 동일한 공정을 통해 형성되며, 동일한 물질을 포함할 수 있다.
도 17은 도 3의 AA` 영역을 확대한 것을 예시적으로 도시한 평면도이다.
도 17을 참조하면, 제2 전원 전극(ES2b)은 제1 전원 전극(ES1)과 중첩하는 제1 영역(AR1) 및 제1 구동 회로(DC1)와 중첩하는 제2 영역(AR2)을 포함한다.
제2 전원 전극(ES2b)의 제2 영역(AR2)에는 제1 평탄화층(250, 도 16 참조)을 노출시키는 복수의 제3 개구부들(OP3a)이 제공된다. 제3 개구부들(OP3a)은 제1 평탄화층(250)에서 발생하는 가스를 배출시키는 역할을 할 수 있다. 제3 개구부들(OP3a)은 제2 방향(DR2)을 따라 연장하며 제1 방향(DR1)으로 이격되어 배치될 수 있다. 또한, 도시되지 않았으나, 도 3의 제2 비표시 영역(NDA2) 및 제3 비표시 영역(NDA3)에도 제3 개구부들(OP3a)이 제공될 수 있다. 제3 비표시 영역(NDA3)에 제공되는 제3 개구부들(OP3a)은 제1 방향(DR1)을 따라 연장되며, 제2 방향(DR2)으로 이격되어 배치될 수 있다.
도 18은 도 3의 AA` 영역을 확대한 것을 예시적으로 도시한 평면도이다.
도 18을 참조하면, 제2 전원 전극(ES2c)은 제1 전원 전극(ES1)과 중첩하는 제1 영역(AR1) 및 제1 구동 회로(DC1)와 중첩하는 제2 영역(AR2)을 포함한다.
제2 전원 전극(ES2c)의 제2 영역(AR2)에는 제1 평탄화층(250, 도 16 참조)을 노출시키는 복수의 제3 개구부들(OP3b) 및 제3 개구 패턴들(OP3bp)이 제공된다. 제3 개구부들(OP3b) 및 제3 개구 패턴들(OP3bp)은 제1 평탄화층(250)에서 발생하는 가스를 배출시키는 역할을 할 수 있다. 제3 개구부들(OP3b)은 제2 방향(DR2)을 따라 연장하며, 제1 방향(DR1)으로 이격되어 제공될 수 있다. 제3 개구 패턴들(OP3bp)은 제3 개구부들(OP3b) 사이에 제공되어, 제2 방향(DR2)을 따라 배열될 수 있다.
도 19는 본 발명의 일 실시예에 따른 표시 패널의 일부 구성을 도시한 평면도이고, 도 20은 도 19에 도시된 III-III`를 따라 절단한 단면도이다. 도 19 및 도 20을 설명함에 있어서, 도 3 및 도 5를 참조하여 설명된 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 19 및 도 20을 참조하면, 전원 전극(ESa)은 제1 전원 전극(ES1) 및 제2 전원 전극(ES2d)을 포함할 수 있다. 구체적으로, 제1 전원 전극(ES1)은 구동 회로들(DC)의 외측에 배치되며 표시 영역(DA)의 일부분을 둘러싸고, 제2 전원 전극(ES2d)은 제1 전원 전극(ES1) 위에 배치되며, 표시 영역(DA)의 일부분을 둘러쌀 수 있다. 평면 상에서 제2 전원 전극(ES2d)의 일부분은 구동 회로들(DC)과 중첩될 수 있다. 즉, 도 3과 비교하였을 때, 제2 전원 전극(ES2d)은 제1 구동 회로(DC1) 및 제2 구동 회로(DC2) 모두와 중첩될 수 있다.
제2 전원 전극(ES2d)은 제1 평탄화층(250)의 제1 구동 회로(DC1)와 제2 구동 회로(DC2) 사이에 형성된 골 영역(VL)을 거쳐 제2 구동 회로(DC2)의 상부 영역까지 형성될 수 있다.
골 영역(VL)은 제1 평탄화층(250) 및 제2 평탄화층(260)의 일부가 제거되어 제공될 수 있고, 골 영역(VL)은 평면 상에서 표시 영역(DA)을 둘러싸며 제공될 수 있다. 골 영역(VL)에 의해 유기 물질을 포함하는 절연층(예를 들어, 제1 평탄화층(250) 및 제2 평탄화층(260))을 통해 공기 및 수분 등이 표시 영역(DA)으로 침투 되는 것이 차단될 수 있다. 다만, 본 발명의 다른 실시예에서 골 영역(VL)은 생략될 수도 있다.
제2 평탄화층(260)에는 홈부(GP1c)가 제공되고, 홈부(GP1c)는 평면 상에서, 제1 평탄화층(250), 및 제2 전원 전극(ES2d)과 중첩할 수 있다. 또한, 홈부(GP1c) 중 일부는 제1 구동 회로(DC1)와 중첩하고, 다른 일부는 제2 구동 회로(DC2)와 중첩할 수 있다.
도 21은 도 19에 도시된 BB` 영역을 확대하여 도시한 평면도이다.
도 21을 참조하면, 제2 전원 전극(ES2e)은 제1 전원 전극(ES1)과 중첩하는 제1 영역(AR1), 제1 구동 회로(DC1)와 중첩하는 제2 영역(AR2) 및 제2 구동 회로(DC2)와 중첩하는 제3 영역(AR3)을 포함한다.
제2 전원 전극(ES2e)의 제2 영역(AR2) 및 제3 영역(AR3)에는 제1 평탄화층(250, 도 20 참조)을 노출시키는 복수의 제3 개구부들(OP3c)이 제공될 수 있다. 복수의 제3 개구부들(OP3c)은 제1 평탄화층(250)에 제공된 골 영역(VL)과는 비중첩할 수 있다.
도 21에서는 제3 개구부들(OP3c)이 제2 방향(DR2)을 따라 연장되며, 제1 방향(DR1)으로 이격된 것을 예시적으로 도시하였다. 하지만, 제3 개구부들(OP3c)은 앞서, 도 14 및 도 18에서 도시된 것과 유사한 형상으로 제공될 수도 있다.
도 22는 도 3의 I-I`을 따라 절단한 단면의 일 실시예를 도시한 것이다. 도 22를 설명함에 있어서, 도 5를 참조하여 설명된 구성에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명을 생략된다.
도 22를 참조하면, 도 5와 비교하였을 때, 홈부(GP1, 도 5 참조)가 생략된다. 따라서, 연결 전극(CNE4)은 제1 개구부(OP1)가 형성된 부분까지 연장되어, 전원 전극(ES)과 접촉될 수 있다. 본 발명의 실시예에 따르면 제2 전원 전극(ES2)이 구동 회로들(DC, 도 3 참조)이 배치된 영역과 중첩되도록 확장되어 제공된다. 따라서, 제2 전원 전압(ELVSS, 도 4 참조)의 레벨은 전원 전극(ES) 내에서 균일하게 유지될 수 있다.
실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DP: 표시 패널 BF: 베이스층
ML: 회로층 EML: 발광 소자층
ECL: 박막 봉지층 DC: 구동 회로
DC1: 제1 구동 회로 DC2: 제2 구동 회로
ES: 전원 전극 ES1: 제1 전원 전극
ES2: 제2 전원 전극

Claims (20)

  1. 표시 영역 및 비표시 영역이 정의된 베이스층;
    상기 비표시 영역에 배치된 제1 전원 전극 및 구동 회로들을 포함하는 회로층;
    상기 제1 전원 전극을 노출 시키는 제1 개구부가 제공되고, 상기 구동 회로들을 커버하는 제1 평탄화층;
    상기 제1 평탄화층 위에 배치되어 상기 제1 개구부에 의해 노출된 상기 제1 전원 전극과 접촉되며, 평면 상에서 상기 구동 회로들 중 적어도 일부와 중첩하는 제2 전원 전극;
    상기 제1 평탄화층 위에 배치되어 상기 제2 전원 전극의 일부를 커버하고, 평면 상에서 상기 제1 평탄화층 및 상기 제2 전원 전극과 중첩하는 영역에 홈부가 제공된 제2 평탄화층;
    상기 제2 평탄화층 위에 배치된 제1 전극, 상기 제1 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 제2 전극을 포함하는 발광 소자층;
    상기 제2 전극 및 상기 제2 전원 전극과 접촉하여, 상기 제2 전극 및 상기 제2 전원 전극을 전기적으로 연결하는 연결 전극; 및
    상기 발광 소자층 위에 배치된 박막 봉지층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 평탄화층 위에 배치되며 상기 제1 전극을 노출시키는 제2 개구부가 제공된 화소 정의막을 더 포함하고, 상기 제1 전극과 상기 연결 전극은 동일한 물질을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 구동 회로들은 제1 구동 회로 및 제2 구동 회로를 포함하고, 평면 상에서 상기 제2 구동 회로는 상기 제1 구동 회로와 상기 표시 영역 사이에 위치하고, 평면 상에서 상기 제2 전원 전극은 상기 제1 구동 회로와 중첩하는 표시 장치.
  4. 제3 항에 있어서,
    평면 상에서 상기 제2 전원 전극은 상기 제1 구동 회로 및 상기 제2 구동 회로와 중첩하는 표시 장치.
  5. 제1 항에 있어서,
    상기 연결 전극은 상기 제2 전극과 연결된 영역으로부터 상기 홈부가 제공된 영역까지 연장되고, 상기 홈부에 의해 노출된 상기 제2 전원 전극과 전기적으로 연결되는 표시 장치.
  6. 제1 항에 있어서,
    상기 연결 전극은 상기 제2 전극과 연결된 영역으로부터 상기 홈부가 제공된 영역을 거쳐, 상기 제1 개구부가 형성된 영역까지 연장되어 상기 제2 전원 전극과 전기적으로 연결되는 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 전원 전극은 평면 상에서 상기 제1 전원 전극과 중첩하는 제1 영역 및 상기 구동 회로들과 중첩하는 제2 영역을 포함하고, 상기 제2 영역에는 상기 제1 평탄화층을 노출시키는 복수의 제3 개구부들이 제공되는 표시 장치.
  8. 제7 항에 있어서,
    상기 복수의 제3 개구부들 위에 배치되어, 상기 복수의 제3 개구부들을 커버하는 제1 절연 패턴들을 더 포함하고, 평면 상에서 상기 복수의 제3 개구부들과 중첩하는 상기 연결 전극의 일부 영역에는 복수의 제4 개구부들이 제공되는 표시 장치.
  9. 제8 항에 있어서,
    상기 복수의 제4 개구부들 위에 배치되어, 상기 복수의 제4 개구부들을 커버하는 제2 절연 패턴들을 더 포함하고, 상기 제1 절연 패턴들은 상기 제2 평탄화층과 동일한 물질을 포함하는 표시 장치.
  10. 제7 항에 있어서,
    상기 연결 전극은 상기 복수의 제3 개구부들이 제공된 상기 제2 전원 전극의 측면을 커버하며, 평면 상에서 상기 복수의 제3 개구부들과 중첩하는 상기 연결 전극의 일 영역에는 복수의 제4 개구부들이 제공되고, 상기 복수의 제4 개구부들은 절연 패턴들에 의해 커버되는 표시 장치.
  11. 제7 항에 있어서,
    복수의 제3 개구부들 각각에 의해 노출된 상기 제1 평탄화층은 원형 또는 다각형 형상을 갖는 표시 장치.
  12. 제7 항에 있어서,
    복수의 제3 개구부들 각각에 의해 노출된 상기 제1 평탄화층은 소정의 방향을 따라 연장하는 직선 형상을 갖는 표시 장치.
  13. 제1 항에 있어서,
    상기 비표시 영역은
    상기 표시 영역을 사이에 두고 제1 방향에서 마주하는 제1 비표시 영역 및 제2 비표시 영역; 및
    상기 표시 영역을 사이에 두고 상기 제1 방향과 교차하는 제2 방향에서 마주하는 제3 비표시 영역 및 제4 비표시 영역을 포함하고,
    상기 제1 및 제2 전원 전극들은 적어도 상기 제1 비표시 영역, 상기 제2 비표시 영역 및 상기 제3 비표시 영역에 배치되고, 상기 홈부는 상기 제1 비표시 영역에 배치된 제1 홈부 및 상기 제2 비표시 영역에 배치된 제2 홈부를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 홈부는 상기 제3 비표시 영역에 배치된 제3 홈부를 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 홈부는 상기 제2 방향을 따라 연장하는 복수의 제1 홈들을 포함하고, 상기 복수의 제1 홈들은 상기 제1 방향으로 이격되고,
    상기 제2 홈부는 상기 제2 방향을 따라 연장하는 복수의 제2 홈들을 포함하고, 상기 복수의 제2 홈들은 상기 제1 방향으로 이격되고,
    상기 제3 홈부는 상기 제1 방향을 따라 연장하는 복수의 제3 홈들을 포함하고, 상기 복수의 제3 홈들은 상기 제2 방향으로 이격된 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 평탄화층에는 상기 복수의 제1 홈들, 상기 복수의 제2 홈들 및 상기 복수의 제3 홈들 중 서로 인접한 홈들을 연결하는 연결홈들이 더 제공된 표시 장치.
  17. 제14 항에 있어서,
    상기 제1 홈부는 상기 제2 방향으로 이격된 복수의 제1 개구 패턴들을 포함하고,
    상기 제2 홈부는 상기 제2 방향으로 이격된 복수의 제2 개구 패턴들을 포함하고,
    상기 제3 홈부는 상기 제1 방향으로 이격된 복수의 제3 개구 패턴들을 포함하는 표시 장치.
  18. 표시 영역 및 비표시 영역이 정의된 베이스층;
    상기 비표시 영역에 배치된 구동 회로들;
    상기 비표시 영역에 배치되며 상기 구동 회로들의 외측에 배치된 제1 전원 전극;
    상기 제1 전원 전극을 노출시키는 제1 개구부가 제공되고, 상기 구동 회로들을 커버하는 제1 평탄화층;
    상기 제1 개구부에 의해 노출된 상기 제1 전원 전극과 접촉되며, 평면 상에서 상기 구동 회로들과 중첩하는 상기 제1 평탄화층 위로 연장된 제2 전원 전극;
    상기 제1 평탄화층 위에 배치되며 상기 제2 전원 전극의 일부를 커버하는 제2 평탄화층;
    상기 제2 평탄화층 위에 배치된 제1 전극, 상기 제1 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 제2 전극을 포함하는 발광 소자층;
    상기 제2 전극 및 상기 제2 전원 전극과 접촉하여, 상기 제2 전극 및 상기 제2 전원 전극을 전기적으로 연결하는 연결 전극; 및
    상기 발광 소자층 위에 배치된 박막 봉지층을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 평탄화층에는 평면 상에서 상기 제1 평탄화층 및 상기 제2 전원 전극과 중첩하는 홈부가 제공되고, 상기 연결 전극은 상기 홈부를 통해 상기 제2 전원 전극과 접촉하는 표시 장치.
  20. 표시 영역 및 비표시 영역이 정의된 베이스층;
    상기 비표시 영역에 배치된 구동 회로들 및 전원 전극;
    상기 구동 회로들을 커버하는 제1 평탄화층;
    상기 제1 평탄화층 위에 배치된 제2 평탄화층;
    상기 제2 평탄화층 위에 배치되고, 제1 전극, 상기 제1 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 제2 전극을 포함하는 발광 소자층; 및
    상기 2 전극과 상기 전원 전극을 전기적으로 연결하는 연결 전극을 포함하고,
    상기 전원 전극은 상기 제1 평탄화층과 상기 제2 평탄화층 사이로 연장하여 평면 상에서 상기 구동 회로들과 중첩하고, 상기 제2 평탄화층에는 상기 전원 전극을 노출시키는 홈부가 제공되어, 상기 연결전극과 상기 전원 전극은 상기 홈부를 통해 접촉되는 표시 장치.
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