KR20210032608A - 표시 장치 - Google Patents

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KR20210032608A
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방기호
김은혜
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삼성디스플레이 주식회사
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Abstract

표시 장치는 표시 영역, 제1 비표시 영역, 및 표시 영역과 제1 비표시 영역 사이의 제2 비표시 영역을 포함하는 베이스층, 베이스층 상에 배치되고, 제1 비표시 영역 및 제2 비표시 영역과 중첩하는 구동 회로부, 구동 회로부의 외측에 배치되는 전원 전극, 및 전원 전극과 연결되고 구동 회로부와 중첩하며 제1 관통홀들이 정의되는 차폐 전극을 포함하는 회로 소자층, 회로 소자층 상에 배치되고, 표시 영역과 중첩하고 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자 및 전원 전극과 제2 전극을 전기적으로 연결하고 제2 관통홀들이 정의되는 연결 전극을 포함하는 발광 소자층, 발광 소자층 상에 배치되는 박막 봉지층, 그리고 박막 봉지층 상에 배치되고, 터치 감지 전극들 및 터치 감지 전극들과 연결되고 연결 전극과 중첩하는 터치 신호 라인들을 포함하는 터치 감지층을 포함할 수 있다. 제1 비표시 영역 내에서 제1 관통홀들과 제2 관통홀들은 서로 비중첩하며, 제2 비표시 영역 내에서 제1 관통홀들과 제2 관통홀들은 서로 중첩할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 터치 감지층을 포함하는 표시 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치의 입력 장치로써 키보드, 마우스 등이 사용되고 있다. 최근에는, 표시 장치가 입력 수단으로써 터치 감지 유닛을 포함할 수 있다.
본 발명의 일 목적은 터치 감지층의 터치 감도를 향상시키고, 발광 소자의 열화를 감소시키는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 표시 영역, 제1 비표시 영역, 및 상기 표시 영역과 상기 제1 비표시 영역 사이의 제2 비표시 영역을 포함하는 베이스층, 상기 베이스층 상에 배치되고, 상기 제1 비표시 영역 및 상기 제2 비표시 영역과 중첩하는 구동 회로부, 상기 구동 회로부의 외측에 배치되는 전원 전극, 및 상기 전원 전극과 연결되고 상기 구동 회로부와 중첩하며 제1 관통홀들이 정의되는 차폐 전극을 포함하는 회로 소자층, 상기 회로 소자층 상에 배치되고, 상기 표시 영역과 중첩하고 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자 및 상기 전원 전극과 상기 제2 전극을 전기적으로 연결하고 제2 관통홀들이 정의되는 연결 전극을 포함하는 발광 소자층, 상기 발광 소자층 상에 배치되는 박막 봉지층, 그리고 상기 박막 봉지층 상에 배치되고, 터치 감지 전극들 및 상기 터치 감지 전극들과 연결되고 상기 연결 전극과 중첩하는 터치 신호 라인들을 포함하는 터치 감지층을 포함할 수 있다. 상기 제1 비표시 영역 내에서 상기 제1 관통홀들과 상기 제2 관통홀들은 서로 비중첩하며, 상기 제2 비표시 영역 내에서 상기 제1 관통홀들과 상기 제2 관통홀들은 서로 중첩할 수 있다.
일 실시예에 있어서, 상기 제2 비표시 영역 내에서 상기 제2 전극은 상기 제2 관통홀들을 덮을 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 제2 비표시 영역과 중첩하고, 상기 제1 비표시 영역과 비중첩할 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 제1 비표시 영역 및 상기 제2 비표시 영역과 중첩할 수 있다.
일 실시예에 있어서, 상기 제1 비표시 영역 내에서 상기 터치 신호 라인들 각각은 상기 차폐 전극 및 상기 연결 전극 중 적어도 하나와 중첩할 수 있다.
일 실시예에 있어서, 상기 제2 비표시 영역 내에서 상기 터치 신호 라인들 각각은 상기 연결 전극 및 상기 제2 전극 중 적어도 하나와 중첩할 수 있다.
일 실시예에 있어서, 상기 회로 소자층은 상기 구동 회로부와 상기 차폐 전극 사이에 배치되는 제1 평탄화층 및 상기 차폐 전극과 상기 연결 전극 사이에 배치되는 제2 평탄화층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 관통홀들은 상기 제1 평탄화층을 노출하고, 상기 제2 관통홀들은 상기 제2 평탄화층을 노출할 수 있다.
일 실시예에 있어서, 상기 제1 평탄화층과 상기 제2 평탄화층에는 상기 제1 비표시 영역과 상기 제2 비표시 영역 사이에 위치하는 계곡부가 정의될 수 있다.
일 실시예에 있어서, 상기 차폐 전극은 상기 계곡부와 비중첩할 수 있다.
일 실시예에 있어서, 상기 연결 전극의 상기 제2 관통홀들은 상기 계곡부와 비중첩할 수 있다.
일 실시예에 있어서, 상기 회로 소자층은 상기 베이스층 상에 배치되고, 상기 표시 영역과 중첩하는 화소 회로부 및 상기 제1 평탄화층과 상기 제2 평탄화층 사이에 배치되고, 상기 제1 평탄화층을 관통하는 제1 콘택홀을 통해 상기 화소 회로부에 전기적으로 연결되며, 상기 제2 평탄화층을 관통하는 제2 콘택홀을 통해 상기 제1 전극에 전기적으로 연결되는 화소 연결 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 차폐 전극은 상기 화소 연결 전극과 동일한 물질을 포함하고, 상기 연결 전극은 상기 제1 전극과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 비표시 영역 내에서 상기 제1 관통홀들 및 상기 제2 관통홀들은 평면상 제1 방향을 따라 교번적으로 배열될 수 있다.
일 실시예에 있어서, 상기 제1 비표시 영역 내에서 상기 제1 관통홀들 및 상기 제2 관통홀들은 평면상 상기 제1 방향과 교차하는 제2 방향을 따라 교번적으로 배열될 수 있다.
일 실시예에 있어서, 상기 제1 관통홀들 및 상기 제2 관통홀들은 평면상 제1 방향으로 나열되는 복수의 행들을 정의하고, 상기 제2 비표시 영역 내에서 상기 복수의 행들 중 홀수 행들의 제1 관통홀들 및 제2 관통홀들과 상기 복수의 행들 중 짝수 행들의 제1 관통홀들 및 제2 관통홀들은 상기 제1 방향과 교차하는 제2 방향으로 서로 엇갈리게 배열될 수 있다.
일 실시예에 있어서, 상기 박막 봉지층은 상기 제2 전극 상에 배치되는 제1 무기층, 상기 제1 무기층 상에 배치되고, 평탄한 상면을 갖는 유기층, 그리고 상기 유기층 상에 배치되고, 단부가 상기 제1 무기층에 접촉하는 제2 무기층을 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 표시 영역, 제1 비표시 영역, 및 상기 표시 영역과 상기 제1 비표시 영역 사이의 제2 비표시 영역을 포함하는 베이스층, 상기 베이스층 상에 배치되고, 상기 제1 비표시 영역 및 상기 제2 비표시 영역과 중첩하는 구동 회로부, 상기 구동 회로부의 외측에 배치되는 전원 전극, 및 상기 전원 전극과 연결되고 상기 제1 비표시 영역과 중첩하며 상기 제2 비표시 영역과 비중첩하고 제1 관통홀들이 정의되는 차폐 전극을 포함하는 회로 소자층, 상기 회로 소자층 상에 배치되고, 제1 전극, 발광층, 및 적어도 상기 제2 비표시 영역과 중첩하는 제2 전극을 포함하는 발광 소자 및 상기 전원 전극과 상기 제2 전극을 전기적으로 연결하고 제2 관통홀들이 정의되는 연결 전극을 포함하는 발광 소자층, 상기 발광 소자층 상에 배치되는 박막 봉지층, 그리고 상기 박막 봉지층 상에 배치되고, 터치 감지 전극들 및 상기 터치 감지 전극들과 연결되고 상기 연결 전극과 중첩하는 터치 신호 라인들을 포함하는 터치 감지층을 포함할 수 있다. 상기 제1 비표시 영역 내에서 상기 제1 관통홀들과 상기 제2 관통홀들은 서로 비중첩하며, 상기 제2 비표시 영역 내에서 상기 제2 전극은 상기 제2 관통홀들을 덮을 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 차폐 전극과 비중첩할 수 있다.
일 실시예에 있어서, 상기 제2 전극은 상기 차폐 전극과 부분적으로 중첩할 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 표시 영역에서 먼 제1 비표시 영역 내에서 차폐 전극의 제1 관통홀들이 연결 전극의 제2 관통홀들과 비중첩함으로써, 구동 회로부로부터 터치 감지층으로의 노이즈가 차단될 수 있고, 이에 따라, 터치 감지층의 터치 감도가 향상될 수 있다.
또한, 표시 영역에 가까운 제2 비표시 영역 내에서 차폐 전극의 제1 관통홀들이 연결 전극의 제2 관통홀들과 중첩하거나 제2 비표시 영역 내에 차폐 전극이 배치되지 않음으로써, 평탄화층에서 배출되는 가스가 원활하게 배출될 수 있고, 이에 따라, 발광 소자의 열화가 감소될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 도 1의 A-A' 선에 따른 표시 장치를 나타내는 단면도이다.
도 3은 도 2의 표시 장치에 포함된 표시 모듈을 나타내는 단면도이다.
도 4는 도 3의 표시 모듈에 포함된 표시 패널을 나타내는 평면도이다.
도 5는 도 4의 표시 패널에 포함된 화소를 나타내는 회로도이다.
도 6은 도 5의 B-B' 선에 대응하는 화소를 나타내는 단면도이다.
도 7은 도 3의 표시 모듈에 포함된 터치 감지층을 나타내는 단면도이다.
도 8은 도 7의 터치 감지층을 나타내는 평면도이다.
도 9는 도 3의 AA 영역을 확대한 표시 모듈의 일 예를 나타내는 단면도이다.
도 10은 도 9의 차폐 전극의 제1 관통홀들 및 연결 전극의 제2 관통홀들을 나타내는 평면도이다.
도 11은 도 3의 AA 영역을 확대한 표시 모듈의 다른 예를 나타내는 단면도이다.
도 12는 도 3의 AA 영역을 확대한 표시 모듈의 또 다른 예를 나타내는 단면도이다.
도 13은 도 12의 차폐 전극의 제1 관통홀들 및 연결 전극의 제2 관통홀들을 나타내는 평면도이다.
도 14는 도 3의 AA 영역을 확대한 표시 모듈의 또 다른 예를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 1을 참조하면, 표시 장치(DD)는 표시면을 통해 영상을 표시할 수 있다. 상기 표시면은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)이 정의하는 면과 평행할 수 있다. 상기 표시면의 법선 방향(즉, 표시 장치(DD)의 두께 방향)은 제3 방향(DR3)으로 정의될 수 있다.
일 실시예에 있어서, 표시 장치(DD)는 평면형 표시면을 포함할 수 있으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에 있어서, 표시 장치(DD)는 곡면형 표시면, 입체형 표시면 등을 포함할 수도 있다.
일 실시예에 있어서, 표시 장치(DD)는 리지드(rigid) 표시 장치일 수 있으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에 있어서, 표시 장치(DD)는 플렉서블(flexible) 표시 장치일 수도 있다.
상기 표시면은 영상이 표시되는 표시 영역(DA) 및 영상이 표시되지 않는 비표시 영역(NDA)을 포함할 수 있다. 예를 들면, 표시 영역(DA)은 사각 형상을 가질 수 있다. 비표시 영역(NDA)은 표시 영역(DA)에 인접할 수 있다. 예를 들면, 비표시 영역(NDA)은 표시 영역(DA)의 주위를 둘러쌀 수 있다.
도 2는 도 1의 A-A' 선에 따른 표시 장치(DD)를 나타내는 단면도이다.
도 2를 참조하면, 표시 장치(DD)는 보호 부재(PM), 표시 모듈(DM), 광학 부재(LM), 윈도우 부재(WM), 제1 접착 부재(AM1), 제2 접착 부재(AM2), 및 제3 접착 부재(AM3)를 포함할 수 있다.
윈도우 부재(WM)는 표시 모듈(DM)의 상부에 배치되고, 광학 부재(LM)는 표시 모듈(DM)과 윈도우 부재(WM) 사이에 배치되며, 보호 부재(PM)는 표시 모듈(DM)의 하부에 배치될 수 있다. 제1 접착 부재(AM1)는 표시 모듈(DM)과 보호 부재(PM)를 결합하고, 제2 접착 부재(AM2)는 표시 모듈(DM)과 광학 부재(LM)를 결합하며, 제3 접착 부재(AM3)는 광학 부재(LM)와 윈도우 부재(WM)를 결합할 수 있다.
보호 부재(PM)는 표시 모듈(DM)의 하부를 보호할 수 있다. 보호 부재(PM)는 외부에 노출된 제1 외면(OS-L)을 제공하고, 제1 접착 부재(AM1)에 접착되는 접착면을 제공할 수 있다. 보호 부재(PM)는 외부로부터 불순물이 표시 모듈(DM)에 침투하는 것을 방지하고, 외부 충격을 흡수할 수 있다. 보호 부재(PM)는 폴리에테르술폰(polyethersulfone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 등과 같은 플라스틱을 포함할 수 있다.
윈도우 부재(WM)는 표시 모듈(DM)의 상부를 보호하고, 사용자에게 제2 외면(OS-U)을 제공할 수 있다. 윈도우 부재(WM)는 베이스층을 포함할 수 있다. 상기 베이스층은 유리, 플라스틱 등을 포함할 수 있다. 윈도우 부재(WM)는 상기 베이스층 상에 배치되는 기능성층을 더 포함할 수도 있다. 상기 기능성층은 하드 코팅층, 지문 방지층, 반사 방지층, 셀프 힐링층 등을 포함할 수 있다.
광학 부재(LM)는 표시 장치(DD)의 외광 반사율을 감소시킬 수 있다. 광학 부재(LM)는 편광 필름을 포함할 수 있다. 또한, 광학 부재(LM)는 위상차 필름을 더 포함할 수도 있다.
표시 모듈(DM)은 표시 패널(DP) 및 터치 감지층(TS)을 포함할 수 있다. 일 실시예에 있어서, 표시 패널(DP)은 유기 발광 표시 패널일 수 있으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에 있어서, 표시 패널(DP)은 양자점 발광 표시 패널일 수도 있다. 이하에서는, 표시 패널(DP)이 유기 발광 표시 패널인 것을 예시하여 설명한다.
표시 패널(DP)은 입력된 영상 데이터에 대응하는 영상을 생성할 수 있다. 표시 패널(DP)은 두께 방향(DR3)으로 마주하는 제1 표시 패널면(BS1-L) 및 제2 표시 패널면(BS1-U)을 제공할 수 있다.
터치 감지층(TS)은 표시 패널(DP) 상에 직접 배치될 수 있다. 터치 감지층(TS)은 외부 입력의 좌표 정보를 획득할 수 있다. 여기서, 상기 외부 입력은 사용자, 감지 펜 등에 의해 발생한 터치 이벤트일 수 있다. 일 실시예에 있어서, 터치 감지층(TS)은 정전 용량 방식으로 외부 입력을 감지할 수 있다. 그러나, 터치 감지층(TS)의 동작 방식은 이에 한정되지 아니하고, 다른 실시예에 있어서, 터치 감지층(TS)은 전자기 유도 방식, 압력 감지 방식 등으로 외부 입력을 감지할 수도 있다.
제1 접착 부재(AM1), 제2 접착 부재(AM2), 및 제3 접착 부재(AM3) 각각은 광학 투명 접착(optically clear adhesive, OCA) 필름, 감압 접착(pressure sensitive adhesive, PSA) 필름 등과 같은 유기 접착 필름일 수 있다. 상기 유기 접착 필름은 폴리우레탄계 수지, 폴리아크릴계 수지, 폴리에스테르계 수지, 폴리에폭시계 수지, 폴리초산비닐계 수지 등의 유기 접착 물질을 포함할 수 있다.
도 3은 도 2의 표시 장치(DD)에 포함된 표시 모듈(DM)을 나타내는 단면도이다.
도 3을 참조하면, 표시 패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치되는 회로 소자층(DP-CL), 발광 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함할 수 있다. 베이스층(SUB)은 플라스틱 기판, 유리 기판, 메탈 기판, 유/무기 복합 재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 반도체층, 절연층들, 및 도전층들을 포함할 수 있다. 회로 소자층(DP-CL)의 상기 도전층들은 신호 라인들, 구동 회로부, 화소 회로부 등을 구성할 수 있다.
발광 소자층(DP-OLED)은 발광 소자(예를 들면, 유기 발광 다이오드)를 포함할 수 있다.
박막 봉지층(TFE)은 발광 소자층(DP-OLED)을 밀봉할 수 있다. 박막 봉지층(TFE)은 적어도 하나의 무기층 및 적어도 하나의 유기층을 포함할 수 있다. 예를 들면, 박막 봉지층(TFE)은 2 개의 무기층들과 이들 사이에 배치되는 유기층을 포함할 수 있다. 상기 무기층은 수분, 산소 등으로부터 발광 소자층(DP-OLED)을 보호하고, 상기 유기층은 먼지 입자 등과 같은 이물질로부터 발광 소자층(DP-OLED)을 보호할 수 있다. 상기 무기층은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물 등을 포함할 수 있다. 상기 유기층은 아크릴 계열 유기물을 포함할 수 있다.
터치 감지층(TS)은 박막 봉지층(TFE) 상에 직접 배치될 수 있다. 터치 감지층(TS)은 터치 감지 전극들과 터치 신호 라인들을 포함할 수 있다. 상기 터치 감지 전극들과 상기 터치 신호 라인들은 단층 구조 또는 다층 구조를 가질 수 있다.
일 실시예에 있어서, 상기 터치 감지 전극들과 상기 터치 신호 라인들은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그래핀(graphene) 등을 포함할 수 있다. 다른 실시예에 있어서, 상기 터치 감지 전극들과 상기 터치 신호 라인들은 몰리브덴(Mo), 은(Ag), 티타늄(Ti), 구리(Cu), 알루미늄(Al) 등과 같은 금속 또는 이들의 합금을 포함할 수 있다.
도 4는 도 3의 표시 모듈(DM)에 포함된 표시 패널(DP)을 나타내는 평면도이다.
도 4를 참조하면, 비표시 영역(NDA)은 표시 영역(DA)의 주위를 따라 정의될 수 있다. 표시 패널(DP)의 표시 영역(DA) 및 비표시 영역(NDA)은 각각 표시 장치(DD)의 표시 영역(DA) 및 비표시 영역(NDA)에 대응할 수 있다.
표시 패널(DP)은 구동 회로부(GDC), 신호 라인들(GL, EL, DL, SL-VDD, SL-Vint, SL-D), 전원 전극(E-VSS), 및 복수의 화소들(PX)을 포함할 수 있다. 화소들(PX)이 배치된 영역은 표시 영역(DA)으로 정의될 수 있다.
구동 회로부(GDC)는 복수의 주사 신호들을 생성하고, 상기 주사 신호들을 복수의 주사 라인들(GL)에 순차적으로 출력할 수 있다.　또한, 구동 회로부(GDC)는 복수의 발광 제어 신호들을 생성하고, 상기 발광 제어 신호들을 복수의 발광 제어 라인들(EL)에 출력할 수 있다.
일 실시예에 있어서, 도 4에 도시된 바와 같이, 상기 주사 신호들과 상기 발광 제어 신호들이 하나의 구동 회로부(GDC)로부터 출력될 수 있으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에 있어서, 상기 주사 신호들을 생성하여 출력하는 구동 회로부와 상기 발광 제어 신호들을 생성하여 출력하는 구동 회로부는 별도로 형성될 수 있다. 예를 들면, 표시 영역(DA)을 사이에 두고 도 4에 도시된 구동 회로부(GDC)와 제2 방향(DR2)으로 마주하는 구동 회로부가 더 형성될 수 있다.
구동 회로부(GDC)는 회로 소자층(DP-CL)에 포함될 수 있다. 구동 회로부(GDC)는 화소(PX)의 화소 회로부의 박막 트랜지스터들과 동일한 공정을 통해 형성된 복수의 박막 트랜지스터들을 포함할 수 있다.
도 4에 도시되지 않았으나, 표시 패널(DP)은 패드들(PD)에 칩-온-필름(chip-on-film, COF) 형태로 결합된 데이터 구동 회로부를 더 포함할 수 있다. 상기 데이터 구동 회로부는 회로 소자층(DP-CL)에 집적화될 수도 있다.
신호 라인들(GL, EL, DL, SL-VDD, SL-Vint, SL-D)은 주사 라인들(GL), 발광 제어 라인들(EL), 데이터 라인들(DL), 전원 라인(SL-VDD), 초기화 전압 라인(SL-Vint), 및 제어 신호 라인(SL-D)을 포함할 수 있다. 신호 라인들(GL, EL, DL, SL-VDD, SL-Vint, SL-D)은 회로 소자층(DP-CL)에 포함되고, 일부의 신호 라인들은 생략될 수도 있다. 패드들(PD)은 신호 라인들(GL, EL, DL, SL-VDD, SL-Vint, SL-D)의 단부에 연결될 수 있다.
주사 라인들(GL)은 제2 방향(DR2)으로 연장되어 대응하는 화소들(PX)에 각각 연결되고, 데이터 라인들(DL)은 제1 방향(DR1)으로 연장되어 대응하는 화소들(PX)에 각각 연결될 수 있다. 발광 제어 라인들(EL)은 대응하는 주사 라인들(GL)에 각각 나란하게 배열될 수 있다.
전원 라인(SL-VDD)은 화소들(PX)에 연결되며, 화소들(PX)에 제1 전원 전압을 제공할 수 있다. 전원 라인(SL-VDD)은 제1 방향(DR1)으로 연장되는 복수의 라인들 및 제2 방향(DR2)으로 연장되는 복수의 라인들을 포함할 수 있다.
초기화 전압 라인(SL-Vint)은 화소들(PX)에 초기화 전압을 제공할 수 있다. 초기화 전압 라인(SL-Vint)은 제1 방향(DR1)으로 연장되는 복수의 라인들 및 제2 방향(DR2)으로 연장되는 복수의 라인들을 포함할 수 있다.
제어 신호 라인(SL-D)은 구동 회로부(GDC)에 제어 신호들을 제공할 수 있다. 제어 신호 라인(SL-D)은 전원 전극(E-VSS)에 제2 전원 전압을 제공할 수 있다. 상기 제2 전원 전압은 상기 제1 전원 전압과 다른 레벨을 가질 수 있다. 예를 들면, 상기 제2 전원 전압은 상기 제1 전원 전압보다 낮은 레벨을 가질 수 있다.
전원 전극(E-VSS)은 비표시 영역(NDA)에 배치되고, 베이스층(SUB)의 주위를 따라 연장된 형상을 가질 수 있다. 예를 들면, 전원 전극(E-VSS)은 비표시 영역(NDA)의 3 개의 가장자리와 마주하는 형상을 가질 수 있다. 전원 전극(E-VSS)은 회로 소자층(DP-CL)에 포함될 수 있다. 전원 전극(E-VSS)은 구동 회로부(GDC)의 외측에 배치될 수 있다.
표시 패널(DP)은 차폐 전극(미도시)을 더 포함할 수 있다. 상기 차폐 전극은 비표시 영역(NDA)에 배치될 수 있다. 상기 차폐 전극은 전원 전극(E-VSS)과 직접적으로 연결되고, 구동 회로부(GDC)의 적어도 일부와 중첩할 수 있다. 상기 차폐 전극은 구동 회로부(GDC)와 전기적으로 절연될 수 있다. 상기 차폐 전극이 구동 회로부(GDC)의 적어도 일부와 중첩함으로써, 상기 차폐 전극은 구동 회로부(GDC)에 의해 생성되어 구동 회로부(GDC)의 상부에 위치하는 터치 감지층(TS)을 향해 전파되는 노이즈를 차폐할 수 있다. 따라서, 상기 차폐 전극에 의해 터치 감지층(TS)의 터치 감도가 향상될 수 있다. 상기 차폐 전극에 대해서는 도 9 및 도 10을 참조하여 후술한다.
도 5는 도 4의 표시 패널(DP)에 포함된 화소(PX)를 나타내는 회로도이다.
도 5를 참조하면, 화소(PX)는 화소 회로부(PC) 및 발광 소자(OLED)를 포함할 수 있다. 화소 회로부(PC)는 제1 내지 제7 트랜지스터들(T1~T7) 및 커패시터(Cst)를 포함할 수 있다.
화소(PX)에는 데이터 신호(Data), 제1 주사 신호(GW), 제2 주사 신호(GI), 제3 주사 신호(GB), 및 발광 제어 신호(EM)가 제공될 수 있다. 여기서, 제2 주사 신호(GI)는 이전 시점 또는 이전 행의 제1 주사 신호(GW)와 같을 수 있다. 예를 들면, n 번째 행의 화소(PX)에 제공되는 제2 주사 신호(GI[n])는 n-1 번째 행의 화소(PX)에 제공되는 제1 주사 신호(GW[n-1])와 같을 수 있다. 또한, 제3 주사 신호(GB)는 이후 시점 또는 이후 행의 제1 주사 신호(GW)와 같을 수 있다. 예를 들면, n번째 행의 화소(PX)에 제공되는 제3 주사 신호(GB[n])는 n+1 번째 행의 화소(PX)에 제공되는 제1 주사 신호(GW[n+1])와 같을 수 있다.
제1 내지 제7 트랜지스터들(T1~T7) 각각은 제1 전극, 제2 전극, 및 게이트 전극을 포함할 수 있다. 상기 제1 전극 및 상기 제2 전극 중 하나는 소스 전극이고, 상기 제1 전극 및 상기 제2 전극 중 다른 하나는 드레인 전극일 수 있다.
제1 내지 제7 트랜지스터들(T1~T7) 각각은 박막 트랜지스터일 수 있다. 예를 들면, 제1 내지 제7 트랜지스터들(T1~T7) 각각은 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다. 이하에서는, 제1 내지 제7 트랜지스터들(T1~T7) 각각이 PMOS 트랜지스터인 것으로 예시하여 설명한다.
발광 소자(OLED)는 화소 회로부(PC)에 전기적으로 연결될 수 있다. 발광 소자(OLED)는 애노드 전극 및 캐소드 전극을 포함할 수 있다. 발광 소자(OLED)의 상기 애노드 전극은 제4 노드(N4)에 연결되고, 상기 캐소드 전극은 제2 전원 전압(ELVSS)을 전송하는 배선에 연결될 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)는 제1 노드(N1)에 연결되는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)의 전압(또는, 커패시터(Cst)에 저장된 전압)에 기초하여 구동 전류(Id)를 발광 소자(OLED)에 제공할 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)는 데이터 신호(Data)를 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제1 주사 신호(GW)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 주사 신호(GW)에 응답하여 턴-온되고, 데이터 신호(Data)를 제1 노드(N1)에 전달할 수 있다.
제3 트랜지스터(T3)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 주사 신호(GW)를 수신하는 게이트 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제1 주사 신호(GW)에 응답하여 턴-온되고, 제1 트랜지스터(T1)의 상기 제2 전극 및 상기 게이트 전극을 다이오드-연결시킬 수 있다.
커패시터(Cst)는 제3 노드(N3)와 제1 전원 전압(ELVDD)을 전송하는 배선 사이에 연결될 수 있다. 커패시터(Cst)는 데이터 신호(Data)를 저장하거나 유지시킬 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)에 연결되는 제1 전극, 초기화 전압(VINIT)을 수신하는 제2 전극, 및 제2 주사 신호(GI)를 수신하는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 커패시터(Cst)에 데이터 신호(Data)가 저장되기 전에 제2 주사 신호(GI)에 응답하여 턴-온되고, 제3 노드(N3)를 초기화 전압(VINIT)을 이용하여 초기화시킬 수 있다.
일 실시예에서, 제3 및 제4 트랜지스터들(T3, T4)은 듀얼 트랜지스터(다시 말해, 2 개의 트랜지스터들이 결합된 형태의 트랜지스터)로 구현될 수 있다. 이 경우, 제3 및 제4 트랜지스터들(T3, T4)의 누설 전류가 감소될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)(또는, 제1 및 제2 발광 제어 트랜지스터들)는 제1 트랜지스터(T1)에 의해 생성되는 구동 전류(Id)가 이동하는 전류 이동 경로를 형성할 수 있다.
제5 트랜지스터(T5)는 제1 전원 전압(ELVDD)을 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다. 제6 트랜지스터(T6)는 제2 노드(N2)에 연결되는 제1 전극, 제4 노드(N4)(또는, 발광 소자(OLED)의 애노드 전극)에 연결되는 제2 전극, 및 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
제5 및 제6 트랜지스터들(T5, T6)은 발광 제어 신호(EM)에 응답하여 턴-온될 수 있다. 이에 따라, 구동 전류(Id)가 발광 소자(OLED)에 제공되며, 발광 소자(OLED)는 구동 전류(Id)에 대응하는 휘도의 광을 방출할 수 있다.
제7 트랜지스터(T7)는 제4 노드(N4)에 연결되는 제1 전극, 초기화 전압(VINIT)을 수신하는 제2 전극, 및 제3 주사 신호(GB)를 수신하는 게이트 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 제3 주사 신호(GB)에 응답하여 턴-온되고, 초기화 전압(VINIT)을 이용하여 발광 소자(OLED)의 애노드 전극을 초기화시킬 수 있다. 발광 소자(OLED)는 기생 커패시터를 포함할 수 있고, 상기 기생 커패시터는 발광 소자(OLED)가 발광하는 동안 구동 전류(Id)에 의해 충전되거나 방전되어, 발광 소자(OLED)의 애노드 전극은 일정하지 않은 전압을 가질 수 있다. 이에 따라, 제7 트랜지스터(T7)를 통해 발광 소자(OLED)의 상기 기생 커패시터를 초기화시킬 수 있다.
도 6은 도 5의 B-B' 선에 대응하는 화소(PX)를 나타내는 단면도이다.
도 6을 참조하면, 화소(PX)는 베이스층(SUB), 회로 소자층(DP-CL), 발광 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함할 수 있다.
회로 소자층(DP-CL)은 베이스층(SUB) 상에 배치될 수 있다. 회로 소자층(DP-CL)은 버퍼층(BFL), 반도체층(100), 제1 절연층(10), 제1 도전층(200), 제2 절연층(20), 제2 도전층(300), 제1 평탄화층(30), 제3 도전층(400), 및 제2 평탄화층(40)을 포함할 수 있다.
버퍼층(BFL)은 베이스층(SUB) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(SUB) 상부에 평탄면을 제공하고, 불순물이 베이스층(SUB) 상부로 침투하는 것을 방지할 수 있다. 버퍼층(BFL)은 무기물을 포함할 수 있다. 선택적으로, 버퍼층(BFL)은 생략될 수 있다.
반도체층(100)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(100)은 제1 트랜지스터(T1)의 반도체 패턴(OSP1, 이하 제1 반도체 패턴), 제2 트랜지스터(T2)의 반도체 패턴(OSP2, 이하 제2 반도체 패턴), 및 제6 트랜지스터(T6)의 반도체 패턴(OSP6, 이하 제6 반도체 패턴)을 포함할 수 있다. 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2), 및 제6 반도체 패턴(OSP6)은 비정질 실리콘, 다결정 실리콘, 산화물 반도체 등을 포함할 수 있다.
제1 절연층(10)은 반도체층(100) 상에 배치될 수 있다. 제1 절연층(10)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기물을 포함할 수 있다.
제1 도전층(200)은 제1 절연층(10) 상에 배치될 수 있다. 제1 도전층(200)은 제1 트랜지스터(T1)의 게이트 전극(GE1, 이하 제1 게이트 전극), 제2 트랜지스터(T2)의 게이트 전극(GE2, 이하 제2 게이트 전극), 및 제6 트랜지스터(T6)의 게이트 전극(GE6, 이하 제6 게이트 전극)을 포함할 수 있다. 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 제6 게이트 전극(GE6)은 주사 라인들(도 4의 GL)과 동일한 공정을 통해 형성될 수 있다.
제2 절연층(20)은 제1 도전층(200) 상에 배치될 수 있다. 제2 절연층(20)은 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 제6 게이트 전극(GE6)을 덮을 수 있다. 제2 절연층(20)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기물을 포함할 수 있다.
제2 도전층(300)은 제2 절연층(20) 상에 배치될 수 있다. 제2 도전층(300)은 제1 트랜지스터(T1)의 입력 전극(SE1, 이하 제1 입력 전극) 및 출력 전극(DE1, 이하 제1 출력 전극), 제2 트랜지스터(T2)의 입력 전극(SE2, 이하 제2 입력 전극) 및 출력 전극(DE2, 이하 제2 출력 전극), 및 제6 트랜지스터(T6)의 입력 전극(SE6, 이하 제6 입력 전극) 및 출력 전극(DE6, 이하 제6 출력 전극)을 포함할 수 있다.
제1 출력 전극(DE1) 및 제1 입력 전극(SE1)은 각각 제1 절연층(10)과 제2 절연층(20)을 관통하는 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 통해 제1 반도체 패턴(OSP1)에 연결될 수 있다. 제2 출력 전극(DE2) 및 제2 입력 전극(SE2)은 각각 제1 절연층(10)과 제2 절연층(20)을 관통하는 제3 콘택홀(CNT3) 및 제4 콘택홀(CNT4)을 통해 제2 반도체 패턴(OSP2)에 연결될 수 있다. 제2 입력 전극(SE2)은 제1 출력 전극(DE1)과 전기적으로 연결되거나, 일체로 형성될 수 있다. 제6 출력 전극(DE6) 및 제6 입력 전극(SE6)은 각각 제1 절연층(10)과 제2 절연층(20)을 관통하는 제5 콘택홀(CNT5) 및 제6 콘택홀(CNT6)을 통해 제6 반도체 패턴(OSP6)에 연결될 수 있다. 제6 출력 전극(DE6)은 제1 입력 전극(SE1)과 전기적으로 연결되거나, 일체로 형성될 수 있다. 일 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제6 트랜지스터(T6) 각각은 탑 게이트 구조를 가질 수 있으나, 본 발명은 이에 한정되지 아니한다. 다른 실시예에 있어서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제6 트랜지스터(T6) 중 적어도 하나는 바텀 게이트 구조를 가질 수도 있다.
제1 평탄화층(30)은 제2 도전층(300) 상에 배치될 수 있다. 제1 평탄화층(30)은 제1 입력 전극(SE1), 제1 출력 전극(DE1), 제2 입력 전극(SE2), 제2 출력 전극(DE2), 제6 입력 전극(SE6), 및 제6 출력 전극(DE6)을 덮을 수 있다. 제1 평탄화층(30)은 제1 평탄화층(30)의 상부에 평탄면을 제공할 수 있다. 제1 평탄화층(30)은 유기물을 포함할 수 있다.
제3 도전층(400)은 제1 평탄화층(30) 상에 배치될 수 있다. 제3 도전층(400)은 데이터 라인(DL) 및 화소 연결 전극(410)을 포함할 수 있다. 데이터 라인(DL)은 제1 평탄화층(30)을 관통하는 제7 콘택홀(CNT7)을 통해 제2 트랜지스터(T2)의 제2 출력 전극(DE2)과 연결될 수 있다. 화소 연결 전극(410)은 제3 평탄화층(30)을 관통하는 제8 콘택홀(CNT8)을 통해 제6 트랜지스터(T6)의 제6 입력 전극(SE6)과 연결될 수 있다.
한편, 도 6에 도시되지 않았으나, 제3 도전층(400)은 비표시 영역(NDA)에 배치되는 차폐 전극을 더 포함할 수 있다. 상기 차폐 전극에 대해서는 도 9를 참조하여 후술한다.
제2 평탄화층(40)은 제3 도전층(400) 상에 배치될 수 있다. 제2 평탄화층(40)은 데이터 라인(DL) 및 화소 연결 전극(410)을 덮을 수 있다. 제2 평탄화층(40)은 제2 평탄화층(40)의 상부에 평탄면을 제공할 수 있다. 제2 평탄화층(40)은 유기물을 포함할 수 있다.
발광 소자층(DP-OLED)은 회로 소자층(DP-CL) 상에 배치될 수 있다. 발광 소자층(DP-OLED)은 제1 전극(AE), 정공 제어층(HCL), 발광층(EML), 전자 제어층(ECL), 및 제2 전극(CE)을 포함하는 발광 소자(OLED) 및 화소 정의막(PDL)을 포함할 수 있다.
제1 전극(AE)은 제2 평탄화층(40) 상에 배치될 수 있다. 제1 전극(AE)은 제2 평탄화층(40)을 관통하는 제9 콘택홀(CNT9)을 통해 화소 연결 전극(410)에 연결될 수 있다. 화소 연결 전극(410)은 제6 입력 전극(SE6)에 연결되므로, 제1 전극(AE)은 화소 연결 전극(410)을 통해 제6 트랜지스터(T6)와 전기적으로 연결될 수 있다.
화소 정의막(PDL)은 제1 전극(AE) 상에 배치될 수 있다. 화소 정의막(PDL)에는 개구부(OP)가 정의될 수 있다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킬 수 있다.
화소(PX)는 평면상 표시 영역(DA) 내에 배치될 수 있다. 표시 영역(DA)은 발광 영역(PXA)과 발광 영역(PXA)에 인접한 비발광 영역(NPXA)을 포함할 수 있다. 비발광 영역(NPXA)은 발광 영역(PXA)을 둘러쌀 수 있다. 발광 영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 상기 일부분에 대응하도록 정의될 수 있다.
정공 제어층(HCL)은 제1 전극(AE) 및 화소 정의막(PDL) 상에 배치될 수 있다. 정공 제어층(HCL)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 형성될 수 있다. 다시 말해, 정공 제어층(HCL)은 화소들(PX)에 공통으로 형성될 수 있다.
발광층(EML)은 정공 제어층(HCL) 상에 배치될 수 있다. 발광층(EML)은 화소 정의막(PDL)의 개구부(OP)에 대응하는 영역에 배치될 수 있다. 다시 말해, 발광층(EML)은 화소들(PX) 각각에 분리되어 형성될 수 있다. 발광층(EML)은 유기물을 포함할 수 있다.
전자 제어층(ECL)은 발광층(EML) 상에 배치될 수 있다. 전자 제어층(ECL)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 형성될 수 있다. 다시 말해, 전자 제어층(ECL)은 화소들(PX)에 공통으로 형성될 수 있다.
제2 전극(CE)은 전자 제어층(ECL) 상에 배치될 수 있다. 제2 전극(CE)은 발광 영역(PXA)과 비발광 영역(NPXA)에 공통으로 형성될 수 있다. 다시 말해, 제2 전극(CE)은 화소들(PX)에 공통으로 형성될 수 있다.
박막 봉지층(TFE)은 제2 전극(CE) 상에 배치될 수 있다. 박막 봉지층(TFE)은 화소들(PX)에 공통으로 형성될 수 있다. 박막 봉지층(TFE)은 제2 전극(CE)을 직접 덮을 수 있다. 일 실시예에 있어서, 박막 봉지층(TFE)과 제2 전극(CE) 사이에는 제2 전극(CE)을 덮는 캡핑층이 더 배치될 수도 있다. 이 경우, 박막 봉지층(TFE)은 상기 캡핑층을 직접 덮을 수 있다.
도 7은 도 3의 표시 모듈(DM)에 포함된 터치 감지층(TS)을 나타내는 단면도이다.
도 7을 참조하면, 터치 감지층(TS)은 제1 도전층(TS-CL1, 이하 제1 터치 도전층), 제1 절연층(TS-IL1, 이하 제1 터치 절연층), 제2 도전층(TS-CL2, 이하 제2 터치 도전층), 및 제2 절연층(TS-IL2, 이하 제2 터치 절연층)을 포함할 수 있다.
제1 터치 도전층(TS-CL1)은 박막 봉지층(TFE) 상에 직접 배치될 수 있다. 제1 터치 도전층(TS-CL1) 및 제2 터치 도전층(TS-CL2) 각각은 단층 구조를 가지거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다. 제1 터치 도전층(TS-CL1) 및 제2 터치 도전층(TS-CL2) 각각은 투명 도전층 및/또는 금속층을 포함할 수 있다. 상기 투명 도전층은 ITO, IZO, ZnO, ITZO, PEDOT, 금속 나노 와이어, 그래핀 등을 포함할 수 있다. 상기 금속층은 Mo, Al, Ti, Cu, Al 등을 포함할 수 있다. 예를 들면, 제1 터치 도전층(TS-CL1) 및 제2 터치 도전층(TS-CL2) 각각은 Ti/Al/Ti의 3층 구조를 가질 수 있다.
제1 터치 절연층(TS-IL1) 및 제2 터치 절연층(TS-IL2) 각각은 무기물 또는 유기물을 포함할 수 있다. 상기 무기물은 알루미늄 산화물, 티타늄 산화물, 실리콘 산화물, 실리콘 산질화물, 지르코늄 산화물, 및 하프늄 산화물 중 적어도 하나를 포함할 수 있다. 상기 유기물은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지, 및 페릴렌계 수지 중 적어도 하나를 포함할 수 있다.
제1 터치 절연층(TS-IL1) 및 제2 터치 절연층(TS-IL2) 각각은 단층 구조 또는 다층 구조를 가질 수 있다. 제1 터치 절연층(TS-IL1)은 제1 터치 도전층(TS-CL1) 및 제2 터치 도전층(TS-CL2)을 절연시킬 수 있다.
도 8은 도 7의 터치 감지층(TS)을 나타내는 평면도이다.
도 8을 참조하면, 터치 감지층(TS)은 제1 터치 감지 전극들(TE1-1~TE1-4)(또는, 제1 내지 제4 구동 전극들), 제1 터치 감지 전극들(TE1-1~TE1-4)에 연결된 제1 터치 신호 라인들(SL1-1~SL1-4)(또는, 제1 내지 제4 구동 신호 라인들), 제2 터치 감지 전극들(TE2-1~TE2-5)(또는, 제1 내지 제5 센싱 전극들), 제2 터치 감지 전극들(TE2-1~TE2-5)에 연결된 제2 터치 신호 라인들(SL2-1~SL2-5)(또는, 제1 내지 제5 센싱 신호 라인들), 및 제1 터치 신호 라인들(SL1-1~SL1-4)과 제2 터치 신호 라인들(SL2-1~SL2-5)에 연결된 패드부(PADa)를 포함할 수 있다. 도 8에는 터치 감지층(TS)이 4 개의 제1 터치 감지 전극들(TE1-1~TE1-4)과 5 개의 제2 터치 감지 전극들(TE2-1~TE2-5)을 포함하는 것으로 도시되어 있으나, 제1 터치 감지 전극들(TE1-1~TE1-4)의 개수 및 제2 터치 감지 전극들(TE2-1~TE2-5)의 개수는 이에 한정되지 아니한다.
제1 터치 감지 전극들(TE1-1~TE1-4) 각각은 복수의 터치 개구부들이 정의된 메쉬(mesh) 형상을 가질 수 있다. 제1 터치 감지 전극들(TE1-1~TE1-4) 각각은 복수의 제1 터치 센서부들(SP1)과 복수의 제1 연결부들(CP1)을 포함할 수 있다. 제1 터치 센서부들(SP1)은 제1 방향(DR1)을 따라 배열될 수 있다. 제1 연결부들(CP1) 각각은 제1 터치 센서부들(SP1) 중 인접하는 2 개의 제1 터치 센서부들(SP1)을 연결할 수 있다.
제2 터치 감지 전극들(TE2-1~TE2-5)은 제1 터치 감지 전극들(TE1-1~TE1-4)과 절연되며 교차할 수 있다. 제2 터치 감지 전극들(TE2-1~TE2-5) 각각은 복수의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제2 터치 감지 전극들(TE2-1~TE2-5) 각각은 복수의 제2 터치 센서부들(SP2)과 복수의 제2 연결부들(CP2)을 포함할 수 있다. 제2 터치 센서부들(SP2)은 제2 방향(DR2)을 따라 배열될 수 있다. 제2 연결부들(CP2) 각각은 제2 터치 센서부들(SP2) 중 인접하는 2 개의 제2 터치 센서부들(SP2)을 연결할 수 있다.
제1 터치 감지 전극들(TE1-1~TE1-4)과 제2 터치 감지 전극들(TE2-1~TE2-5)은 정전 결합될 수 있다. 제1 터치 감지 전극들(TE1-1~TE1-4)에 감지 신호들이 인가됨에 따라, 제1 터치 센서부들(SP1)과 제2 터치 센서부들(SP2) 사이에 커패시터들이 형성될 수 있다.
제1 터치 센서부들(SP1), 제1 연결부들(CP1), 제1 터치 신호 라인들(SL1-1~SL1-4), 제2 터치 센서부들(SP2), 제2 연결부들(CP2), 및 제2 터치 신호 라인들(SL2-1~SL2-5) 중 일부는 제1 터치 도전층(도 7의 TS-CL1)을 패터닝하여 형성되고, 다른 일부는 제2 터치 도전층(도 7의 TS-CL2)을 패터닝하여 형성될 수 있다. 도 8에는 제1 터치 센서부들(SP1) 및 제2 터치 센서부들(SP2) 각각이 마름모 형상을 가지는 것으로 도시되어 있으나, 제1 터치 센서부들(SP1) 및 제2 터치 센서부들(SP2) 각각의 형상은 이에 한정되지 아니한다.
도 9는 도 3의 AA 영역을 확대한 표시 모듈(DM)의 일 예를 나타내는 단면도이다.
도 9를 참조하면, 표시 영역(DA)에 배치된 회로 소자층(DP-CL), 발광 소자층(DP-OLED), 및 박막 봉지층(TFE) 각각의 적층 구조는 도 6을 참조하여 설명한 적층 구조와 실질적으로 동일하므로, 중복되는 설명은 생략한다. 설명의 편의상, 도 9에는 정공 제어층(HCL)과 전자 제어층(ECL)이 생략되었으나, 발광 소자층(DP-OLED)은 정공 제어층(HCL)과 전자 제어층(ECL)을 포함하는 것으로 이해될 수 있다.
또한, 표시 영역(DA)에 배치된 터치 감지층(TS)의 적층 구조는 도 7을 참조하여 설명한 적층 구조와 실질적으로 동일하므로, 중복되는 설명은 생략한다. 설명의 편의상, 도 9에는 제1 터치 도전층(TS-CL1)과 제2 터치 절연층(TS-IL2)이 생략되었으나, 터치 감지층(TS)은 제1 터치 도전층(TS-CL1)과 제2 터치 절연층(TS-IL2)을 포함하는 것으로 이해될 수 있다.
한편, 도 9에는 박막 봉지층(TFE)이 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)을 포함하는 것으로 예시적으로 도시되었다.
이하, 비표시 영역(NDA)을 중심으로 설명한다.
비표시 영역(NDA)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)을 포함할 수 있다. 제2 비표시 영역(NDA2)은 표시 영역(DA)과 제1 비표시 영역(NDA1) 사이에 위치할 수 있다. 제1 비표시 영역(NDA1)은 비표시 영역(NDA) 내에서 표시 영역(DA)으로부터 먼 부분에 위치하고, 제2 비표시 영역(NDA2)은 비표시 영역(NDA) 내에서 표시 영역(DA)에 가까운 부분에 위치할 수 있다. 다시 말해, 제2 비표시 영역(NDA2)은 표시 영역(DA)의 외측에 위치하고, 제1 비표시 영역(NDA1)은 제2 비표시 영역(NDA2)의 외측에 위치할 수 있다.
회로 소자층(DP-CL)은 구동 회로부(GDC), 전원 전극(E-VSS), 및 차폐 전극(SHL)을 포함할 수 있다.
구동 회로부(GDC)는 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)과 중첩할 수 있다. 구동 회로부(GDC)는 화소 회로부(PC)의 제6 트랜지스터(T6)와 동일한 공정을 통해 형성되는 적어도 하나의 트랜지스터(GDL-T)를 포함할 수 있다.
전원 전극(E-VSS)은 제2 절연층(20) 상에 배치될 수 있다. 전원 전극(E-VSS)은 제1 비표시 영역(NDA1)과 중첩할 수 있다. 도 4에 도시된 바와 같이, 전원 전극(E-VSS)은 구동 회로부(GDC)의 외측에 배치될 수 있다. 전원 전극(E-VSS)은 제6 트랜지스터(T6)의 제6 입력 전극 및 제6 출력 전극과 동일한 공정을 통해 동일한 층에 형성되고, 제6 트랜지스터(T6)의 제6 입력 전극 및 제6 출력 전극과 동일한 물질을 포함할 수 있다.
한편, 제1 평탄화층(30)과 제2 평탄화층(40)에는 제1 비표시 영역(NDA1)과 제2 비표시 영역(NDA2) 사이에 위치하는 계곡부(VAL)가 정의될 수 있다. 계곡부(VAL)에 의해 제1 비표시 영역(NDA1)과 제2 비표시 영역(NDA2)이 정의될 수 있다. 계곡부(VAL)는 제1 비표시 영역(NDA1)에 위치하는 제1 및 제2 평탄화층들(30, 40)과 제2 비표시 영역(NDA2)에 위치하는 제1 및 제2 평탄화층들(30, 40)을 물리적으로 분리할 수 있다. 표시 영역(DA) 및 비표시 영역(NDA)에 공통적으로 형성되는 제1 및 제2 평탄화층들(30, 40)에 계곡부(VAL)를 형성함으로써, 제1 및 제2 평탄화층들(30, 40)을 통해서 가스, 수분 등과 같은 불순물이 외부로부터 비표시 영역(NDA)을 거쳐 표시 영역(DA)으로 전달되는 것을 방지할 수 있다.
차폐 전극(SHL)은 제1 평탄화층(30) 상에 배치될 수 있다. 차폐 전극(SHL)은 전원 전극(E-VSS)과 연결되고, 구동 회로부(GDC)와 중첩할 수 있다. 차폐 전극(SHL)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)과 중첩할 수 있다. 차폐 전극(SHL)은 화소 연결 전극(410)과 동일한 공정을 통해 동일한 층에 형성되고, 화소 연결 전극(410)과 동일한 물질을 포함할 수 있다.
차폐 전극(SHL)은 계곡부(VAL)와 비중첩할 수 있다. 다시 말해, 차폐 전극(SHL)은 제1 비표시 영역(NDA1)과 제2 비표시 영역(NDA2) 사이에는 형성되지 않을 수 있다.
차폐 전극(SHL)에는 복수의 제1 관통홀들(TH1)이 정의될 수 있다. 제1 관통홀들(TH1)은 제1 평탄화층(30)을 노출할 수 있다. 예를 들면, 제1 관통홀들(TH1)은 제1 평탄화층(30)의 상면의 일부를 노출할 수 있다. 제1 관통홀들(TH1)은 제1 평탄화층(30)에서 발생하는 가스들을 배출시킬 수 있다.
발광 소자층(DP-OLED)은 연결 전극(E-CNT) 및 제2 전극(CE)을 포함할 수 있다.
연결 전극(E-CNT)은 제2 평탄화층(40) 상에 배치될 수 있다. 연결 전극(E-CNT)의 일부는 차폐 전극(SHL)과 접촉할 수 있고, 이에 따라, 연결 전극(E-CNT)은 전원 전극(E-VSS)과 제2 전극(CE)을 전기적으로 연결할 수 있다. 연결 전극(E-CNT)은 제2 전원 전압을 전원 전극(E-VSS)으로부터 제2 전극(CE)에 전달할 수 있다. 연결 전극(E-CNT)은 제1 전극(AE)과 동일한 공정을 통해 동일한 층에 형성되고, 제1 전극(AE)과 동일한 물질을 포함할 수 있다.
연결 전극(E-CNT)은 계곡부(VAL)와 중첩할 수 있다. 연결 전극(E-CNT)은 계곡부(VAL)를 따라 형성되어 제2 절연층(20)의 상면, 제1 평탄화층(30)의 측면, 및 제2 평탄화층(40)의 측면을 덮을 수 있다.
연결 전극(E-CNT)에는 복수의 제2 관통홀들(TH2)이 정의될 수 있다. 제2 관통홀들(TH2)은 제2 평탄화층(40)을 노출할 수 있다. 예를 들면, 제2 관통홀들(TH2)은 제2 평탄화층(40)의 상면의 일부를 노출할 수 있다. 제2 관통홀들(TH2)은 제1 평탄화층(30) 및 제2 평탄화층(40)에서 발생하는 가스들을 배출시킬 수 있다.
연결 전극(E-CNT)의 제2 관통홀들(TH2)은 계곡부(VAL)와 비중첩할 수 있다. 다시 말해, 계곡부(VAL) 내에는 제2 관통홀들(TH2)이 형성되지 않을 수 있다. 계곡부(VAL) 내에는 유기물을 포함하는 제1 및 제2 평탄화층들(30, 40)이 형성되지 않으므로, 가스를 배출하기 위한 제2 관통홀들(TH2)이 형성되지 않을 수 있다.
제2 전극(CE)은 연결 전극(E-CNT) 상에 배치될 수 있다. 제2 전극(CE)은 제2 비표시 영역(NDA2)과 중첩하고, 제1 비표시 영역(NDA1)과 비중첩할 수 있다. 다시 말해, 제2 전극(CE)은 표시 영역(DA)으로부터 제2 비표시 영역(NDA2)까지 연장될 수 있다. 제2 비표시 영역(NDA2) 내에서 제2 전극(CE)은 연결 전극(E-CNT)의 제2 관통홀들(TH2)을 덮을 수 있다.
제1 비표시 영역(NDA1) 내에서 차폐 전극(SHL)의 제1 관통홀들(TH1)과 연결 전극(E-CNT)의 제2 관통홀들(TH2)은 서로 비중첩할 수 있다. 비교예에 있어서, 제1 비표시 영역(NDA1) 내에서 차폐 전극(SHL)의 제1 관통홀들(TH1)과 연결 전극(E-CNT)의 제2 관통홀들(TH2)이 서로 중첩하는 경우, 구동 회로부(GDC)로부터 서로 중첩하는 제1 관통홀들(TH1) 및 제2 관통홀들(TH2)을 통해 터치 감지층(TS)으로 노이즈가 전파될 수 있고, 상기 노이즈는 터치 신호 라인들(SL2)에 영향을 미쳐 터치 감지층(TS)의 터치 감도가 저하될 수 있다. 그러나 본 실시예에 있어서, 제1 비표시 영역(NDA1) 내에서 차폐 전극(SHL)의 제1 관통홀들(TH1)과 연결 전극(E-CNT)의 제2 관통홀들(TH2)은 서로 비중첩하기 때문에, 구동 회로부(GDC)로부터 터치 감지층(TS)을 향해 전파되는 노이즈가 차폐 전극(SHL) 또는 연결 전극(E-CNT)에 의해 차단될 수 있다. 따라서, 터치 감지층(TS)의 터치 감도가 향상될 수 있다.
제2 비표시 영역(NDA2) 내에서 차폐 전극(SHL)의 제1 관통홀들(TH1)과 연결 전극(E-CNT)의 제2 관통홀들(TH2)은 서로 중첩할 수 있다. 비교예에 있어서, 표시 영역(DA)에 가까운 제2 비표시 영역(NDA2) 내에서 차폐 전극(SHL)의 제1 관통홀들(TH1)과 연결 전극(E-CNT)의 제2 관통홀들(TH2)이 서로 비중첩하는 경우, 제1 평탄화층(30) 및/또는 제2 평탄화층(40)에서 생성된 가스가 제1 관통홀들(TH1) 및/또는 제2 관통홀들(TH2)을 통해 원활하게 배출되지 않고 표시 영역(DA)으로 이동할 수 있고, 상기 가스가 발광층(EML)에 영향을 미쳐 발광 소자(OLED)가 열화될 수 있다. 그러나 본 실시예에 있어서, 제2 비표시 영역(NDA2) 내에서 차폐 전극(SHL)의 제1 관통홀들(TH1)과 연결 전극(E-CNT)의 제2 관통홀들(TH2)이 서로 중첩하기 때문에, 제1 평탄화층(30) 및/또는 제2 평탄화층(40)에서 생성된 가스가 제1 관통홀들(TH1) 및/또는 제2 관통홀들(TH2)을 통해 원활하게 배출될 수 있다. 따라서, 발광 소자(OLED)가 열화되는 것을 방지할 수 있다.
한편, 제2 비표시 영역(NDA2) 내에서 차폐 전극(SHL)의 제1 관통홀들(TH1)과 연결 전극(E-CNT)의 제2 관통홀들(TH2)이 서로 중첩하더라도, 제2 비표시 영역(NDA2) 내에서 제2 전극(CE)이 제2 관통홀들(TH2)을 덮기 때문에, 구동 회로부(GDC)로부터 터치 감지층(TS)을 향해 전파되는 노이즈가 차폐 전극(SHL) 또는 제2 전극(CE)에 의해 차단될 수 있다. 따라서, 터치 감지층(TS)의 터치 감도가 향상될 수 있다.
한편, 제1 비표시 영역(NDA1)에는 댐들(DM1, DM2)이 배치될 수 있다.
제1 댐(DM1) 및 제2 댐(DM2)은 제2 방향(DR2)으로 이격되어 배치될 수 있다. 도 9에 도시되지 않았으나, 제1 댐(DM1) 및 제2 댐(DM2)은 평면 상 표시 영역(DA)을 둘러싸며 배치될 수 있다.
제1 댐(DM1)은 전원 전극(E-VSS) 상에 배치될 수 있다. 제1 댐(DM1)은 단층 구조를 가질 수 있다. 제1 댐(DM1)은 화소 정의막(PDL)과 동일한 공정을 통해 형성되고, 화소 정의막(PDL)과 동일한 물질을 포함할 수 있다. 제1 댐(DM1)은 화소 정의막(PDL)보다 작은 두께를 가질 수 있다.
제2 댐(DM2)은 제1 댐(DM1)의 외측에 배치될 수 있다. 예를 들면, 제1 댐(DM1)과 표시 영역(DA) 사이의 거리보다 제2 댐(DM2)과 표시 영역(DA) 사이의 거리가 클 수 있다.
제2 댐(DM2)은 전원 전극(E-VSS)의 일부를 덮을 수 있다. 제2 댐(DM2)은 다층 구조를 가질 수 있다. 제2 댐(DM2)의 제1 층은 제1 평탄화층(30)과 동일한 공정을 통해 형성되고, 제1 평탄화층(30)과 동일한 물질을 포함할 수 있다. 제2 댐(DM2)의 제2 층은 제2 평탄화층(40)과 동일한 공정을 통해 형성되고, 제2 평탄화층(40)과 동일한 물질을 포함할 수 있다. 제2 댐(DM2)의 제3 층은 화소 정의막(PDL)과 동일한 공정을 통해 형성되고, 화소 정의막(PDL)과 동일한 물질을 포함할 수 있다.
제1 무기층(IOL1)은 제1 댐(DM1) 및 제2 댐(DM2)을 덮을 수 있다. 제1 무기층(IOL1)의 단부는 제2 절연층(20)에 접촉할 수 있다. 유기층(OL)은 화소 회로부(PC) 및 구동 회로부(GDC)와 중첩하며, 평탄한 상면을 가질 수 있다. 유기층(OL)의 단부는 제2 댐(DM2)의 외측에 배치되지 않을 수 있다. 제2 무기층(IOL2)은 제1 댐(DM1) 및 제2 댐(DM2)과 중첩할 수 있다. 제2 무기층(IOL2)의 단부는 제1 무기층(IOL1)의 상기 단부에 접촉할 수 있다.
제1 터치 절연층(TS-IL1)은 제1 댐(DM1) 및 제2 댐(DM2)과 중첩할 수 있다. 제1 터치 절연층(TS-IL1)의 단부는 제2 무기층(IOL2)에 접촉할 수 있다.
제1 터치 절연층(TS-IL1) 상에 배치되는 터치 신호 라인들(SL2) 각각은 차폐 전극(SHL), 연결 전극(E-CNT), 및 제2 전극(CE) 중 적어도 하나와 중첩할 수 있다. 제1 비표시 영역(NDA1) 내에서 터치 신호 라인들(SL2) 각각은 차폐 전극(SHL) 및 연결 전극(E-CNT) 중 적어도 하나와 중첩할 수 있다. 제2 비표시 영역(NDA2) 내에서 터치 신호 라인들(SL2) 각각은 연결 전극(E-CNT) 및 제2 전극(CE) 중 적어도 하나와 중첩할 수 있다. 이에 따라, 구동 회로부(GDC)로부터 터치 신호 라인들(SL2)을 향해 전파되는 노이즈가 차폐 전극(SHL), 연결 전극(E-CNT), 및 제2 전극(CE)에 의해 차단될 수 있고, 터치 감지층(TS)의 터치 감도가 향상될 수 있다.
도 10은 도 9의 차폐 전극(SHL)의 제1 관통홀들(TH1) 및 연결 전극(E-CNT)의 제2 관통홀들(TH2)을 나타내는 평면도이다.
도 10을 참조하면, 차폐 전극(SHL)의 제1 관통홀들(TH1) 및 연결 전극(E-CNT)의 제2 관통홀들(TH2) 각각은 평면상 다각 형상, 원 형상 등을 가질 수 있다. 도 10에는 제1 관통홀들(TH1) 및 제2 관통홀들(TH2) 각각이 사각 형상을 가지는 것으로 도시되었으나, 본 발명은 이에 한정되지 아니한다.
제1 관통홀들(TH1) 각각의 크기는 제2 관통홀들(TH2) 각각의 크기와 실질적으로 같거나 다를 수 있다. 도 10에는 제2 관통홀들(TH2) 각각의 크기가 제1 관통홀들(TH1) 각각의 크기보다 큰 것으로 도시되었으나, 본 발명은 이에 한정되지 아니하고, 제2 관통홀들(TH2) 각각의 크기는 제1 관통홀들(TH1) 각각의 크기보다 작거나 실질적으로 같을 수 있다.
제1 관통홀들(TH1) 및 제2 관통홀들(TH2)은 복수의 행들(H-L1~H-L4)을 정의할 수 있다. 복수의 행들(H-L1~H-L4)은 제1 방향(DR1)으로 나열되고, 복수의 행들(H-L1~H-L4) 각각은 제2 방향(DR2)으로 연장될 수 있다.
제1 비표시 영역(NDA1) 내에서 제1 관통홀들(TH1) 및 제2 관통홀들(TH2)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)을 따라 교번적으로 배열될 수 있다. 예를 들면, 제1 행(H-L1)의 제1 열 및 제3 행(H-L3)의 제1 열에는 각각 제1 관통홀들(TH1)이 배치되고, 제2 행(H-L2)의 제1 열 및 제4 행(H-L4)의 제1 열에는 각각 제2 관통홀들(TH2)이 배치될 수 있다. 또한, 제1 행(H-L1)의 제1 열 및 제3 열에는 각각 제1 관통홀들(TH1)이 배치되고, 제1 행(H-L1)의 제2 열 및 제4 열에는 각각 제2 관통홀들(TH2)이 배치될 수 있다.
제2 비표시 영역(NDA2) 내에서 복수의 행들(H-L1~H-L4) 중 홀수 행들(H-L1, H-L3)의 제1 관통홀들(TH1) 및 제2 관통홀들(TH2)과 복수의 행들(H-L1~H-L4) 중 짝수 행들(H-L2, H-L4)의 제1 관통홀들(TH1) 및 제2 관통홀들(TH2)은 제2 방향(DR2)으로 서로 엇갈리게 배열될 수 있다. 예를 들면, 제1 방향(DR1)으로 바라볼 때 홀수 행들(H-L1, H-L3)의 제1 관통홀들(TH1) 및 제2 관통홀들(TH2)과 짝수 행들(H-L2, H-L4)의 제1 관통홀들(TH1) 및 제2 관통홀들(TH2)은 서로 비중첩할 수 있다.
도 11은 도 3의 AA 영역을 확대한 표시 모듈(DM)의 다른 예를 나타내는 단면도이다.
도 11을 참조하여 설명하는 표시 모듈(DM_1)은 제2 전극(CE)을 제외하고 도 9를 참조하여 설명한 표시 모듈(DM)과 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 생략한다.
도 11을 참조하면, 제2 전극(CE)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)과 중첩할 수 있다. 다시 말해, 제2 전극(CE)은 표시 영역(DA)으로부터 제2 비표시 영역(NDA2)을 거쳐 제1 비표시 영역(NDA1)까지 연장될 수 있다. 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2) 내에서 제2 전극(CE)은 연결 전극(E-CNT)의 제2 관통홀들(TH2)을 덮을 수 있다.
제1 비표시 영역(NDA1) 내에서 제2 전극(CE)이 제2 관통홀들(TH2)을 덮기 때문에, 구동 회로부(GDC)로부터 터치 감지층(TS)을 향해 전파되는 노이즈가 제2 전극(CE)에 의해 더욱 차단될 수 있다. 따라서, 터치 감지층(TS)의 터치 감도가 향상될 수 있다.
도 12는 도 3의 AA 영역을 확대한 표시 모듈(DM)의 또 다른 예를 나타내는 단면도이다. 도 13은 도 12의 차폐 전극(SHL)의 제1 관통홀들(TH1) 및 연결 전극(E-CNT)의 제2 관통홀들(TH2)을 나타내는 평면도이다.
도 12 및 도 13을 참조하여 설명하는 표시 모듈(DM_2)은 차폐 전극(SHL)을 제외하고 도 9 및 도 10을 참조하여 설명한 표시 모듈(DM)과 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 생략한다.
도 12 및 도 13을 참조하면, 차폐 전극(SHL)은 전원 전극(E-VSS)과 연결되고, 구동 회로부(GDC)와 부분적으로 중첩할 수 있다. 차폐 전극(SHL)은 제1 비표시 영역(NDA1)과 중첩하고, 제2 비표시 영역(NDA2)과 비중첩할 수 있다. 다시 말해, 차폐 전극(SHL)은 제2 비표시 영역(NDA2) 내에 형성되지 않을 수 있다. 이에 따라, 차폐 전극(SHL)은 제1 비표시 영역(NDA1) 내에 위치하는 구동 회로부(GDC)와 중첩하고, 제2 비표시 영역(NDA2) 내에 위치하는 구동 회로부(GDC)와 중첩하지 않을 수 있다.
제2 전극(CE)은 제2 비표시 영역(NDA2)과 중첩하고, 제1 비표시 영역(NDA1)과 비중첩할 수 있다. 이에 따라, 제2 전극(CE)은 차폐 전극(SHL)과 비중첩할 수 있다. 제2 비표시 영역(NDA2) 내에서 제2 전극(CE)은 연결 전극(E-CNT)의 제2 관통홀들(TH2)을 덮을 수 있다.
제2 비표시 영역(NDA2) 내에 차폐 전극(SHL)이 형성되지 않더라도, 제2 비표시 영역(NDA2) 내에서 제2 전극(CE)이 제2 관통홀들(TH2)을 덮기 때문에, 구동 회로부(GDC)로부터 터치 감지층(TS)을 향해 전파되는 노이즈가 연결 전극(E-CNT) 또는 제2 전극(CE)에 의해 차단될 수 있다. 따라서, 터치 감지층(TS)의 터치 감도가 향상될 수 있다.
도 14는 도 3의 AA 영역을 확대한 표시 모듈(DM)의 또 다른 예를 나타내는 단면도이다.
도 14를 참조하여 설명하는 표시 모듈(DM_3)은 제2 전극(CE)을 제외하고 도 12를 참조하여 설명한 표시 모듈(DM_2)과 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 생략한다.
도 14를 참조하면, 제2 전극(CE)은 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2)과 중첩할 수 있다. 다시 말해, 제2 전극(CE)은 표시 영역(DA)으로부터 제2 비표시 영역(NDA2)을 거쳐 제1 비표시 영역(NDA1)까지 연장될 수 있다. 이에 따라, 제2 전극(CE)은 차폐 전극(SHL)과 부분적으로 중첩할 수 있다. 제1 비표시 영역(NDA1) 및 제2 비표시 영역(NDA2) 내에서 제2 전극(CE)은 연결 전극(E-CNT)의 제2 관통홀들(TH2)을 덮을 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
SUB: 베이스층 DP-CL: 회로 소자층
GDC: 구동 회로부 E-VSS: 전원 전극
SHL: 차폐 전극 DP-OLED: 발광 소자층
CE: 제2 전극 E-CNT: 연결 전극
TFE: 박막 봉지층 TS: 터치 감지층

Claims (20)

  1. 표시 영역, 제1 비표시 영역, 및 상기 표시 영역과 상기 제1 비표시 영역 사이의 제2 비표시 영역을 포함하는 베이스층;
    상기 베이스층 상에 배치되고, 상기 제1 비표시 영역 및 상기 제2 비표시 영역과 중첩하는 구동 회로부, 상기 구동 회로부의 외측에 배치되는 전원 전극, 및 상기 전원 전극과 연결되고 상기 구동 회로부와 중첩하며 제1 관통홀들이 정의되는 차폐 전극을 포함하는 회로 소자층;
    상기 회로 소자층 상에 배치되고, 상기 표시 영역과 중첩하고 제1 전극, 발광층, 및 제2 전극을 포함하는 발광 소자 및 상기 전원 전극과 상기 제2 전극을 전기적으로 연결하고 제2 관통홀들이 정의되는 연결 전극을 포함하는 발광 소자층;
    상기 발광 소자층 상에 배치되는 박막 봉지층; 및
    상기 박막 봉지층 상에 배치되고, 터치 감지 전극들 및 상기 터치 감지 전극들과 연결되고 상기 연결 전극과 중첩하는 터치 신호 라인들을 포함하는 터치 감지층을 포함하고,
    상기 제1 비표시 영역 내에서 상기 제1 관통홀들과 상기 제2 관통홀들은 서로 비중첩하며,
    상기 제2 비표시 영역 내에서 상기 제1 관통홀들과 상기 제2 관통홀들은 서로 중첩하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 비표시 영역 내에서 상기 제2 전극은 상기 제2 관통홀들을 덮는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 전극은 상기 제2 비표시 영역과 중첩하고, 상기 제1 비표시 영역과 비중첩하는, 표시 장치.
  4. 제2 항에 있어서,
    상기 제2 전극은 상기 제1 비표시 영역 및 상기 제2 비표시 영역과 중첩하는, 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 비표시 영역 내에서 상기 터치 신호 라인들 각각은 상기 차폐 전극 및 상기 연결 전극 중 적어도 하나와 중첩하는, 표시 장치.
  6. 제1 항에 있어서,
    상기 제2 비표시 영역 내에서 상기 터치 신호 라인들 각각은 상기 연결 전극 및 상기 제2 전극 중 적어도 하나와 중첩하는, 표시 장치.
  7. 제1 항에 있어서,
    상기 회로 소자층은:
    상기 구동 회로부와 상기 차폐 전극 사이에 배치되는 제1 평탄화층; 및
    상기 차폐 전극과 상기 연결 전극 사이에 배치되는 제2 평탄화층을 더 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 관통홀들은 상기 제1 평탄화층을 노출하고,
    상기 제2 관통홀들은 상기 제2 평탄화층을 노출하는, 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 평탄화층과 상기 제2 평탄화층에는 상기 제1 비표시 영역과 상기 제2 비표시 영역 사이에 위치하는 계곡부가 정의되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 차폐 전극은 상기 계곡부와 비중첩하는, 표시 장치.
  11. 제9 항에 있어서,
    상기 연결 전극의 상기 제2 관통홀들은 상기 계곡부와 비중첩하는, 표시 장치.
  12. 제7 항에 있어서,
    상기 회로 소자층은:
    상기 베이스층 상에 배치되고, 상기 표시 영역과 중첩하는 화소 회로부; 및
    상기 제1 평탄화층과 상기 제2 평탄화층 사이에 배치되고, 상기 제1 평탄화층을 관통하는 제1 콘택홀을 통해 상기 화소 회로부에 전기적으로 연결되며, 상기 제2 평탄화층을 관통하는 제2 콘택홀을 통해 상기 제1 전극에 전기적으로 연결되는 화소 연결 전극을 더 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 차폐 전극은 상기 화소 연결 전극과 동일한 물질을 포함하고,
    상기 연결 전극은 상기 제1 전극과 동일한 물질을 포함하는, 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 비표시 영역 내에서 상기 제1 관통홀들 및 상기 제2 관통홀들은 평면상 제1 방향을 따라 교번적으로 배열되는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 비표시 영역 내에서 상기 제1 관통홀들 및 상기 제2 관통홀들은 평면상 상기 제1 방향과 교차하는 제2 방향을 따라 교번적으로 배열되는, 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 관통홀들 및 상기 제2 관통홀들은 평면상 제1 방향으로 나열되는 복수의 행들을 정의하고,
    상기 제2 비표시 영역 내에서 상기 복수의 행들 중 홀수 행들의 제1 관통홀들 및 제2 관통홀들과 상기 복수의 행들 중 짝수 행들의 제1 관통홀들 및 제2 관통홀들은 상기 제1 방향과 교차하는 제2 방향으로 서로 엇갈리게 배열되는, 표시 장치.
  17. 제1 항에 있어서,
    상기 박막 봉지층은:
    상기 제2 전극 상에 배치되는 제1 무기층;
    상기 제1 무기층 상에 배치되고, 평탄한 상면을 갖는 유기층; 및
    상기 유기층 상에 배치되고, 단부가 상기 제1 무기층에 접촉하는 제2 무기층을 포함하는, 표시 장치.
  18. 표시 영역, 제1 비표시 영역, 및 상기 표시 영역과 상기 제1 비표시 영역 사이의 제2 비표시 영역을 포함하는 베이스층;
    상기 베이스층 상에 배치되고, 상기 제1 비표시 영역 및 상기 제2 비표시 영역과 중첩하는 구동 회로부, 상기 구동 회로부의 외측에 배치되는 전원 전극, 및 상기 전원 전극과 연결되고 상기 제1 비표시 영역과 중첩하며 상기 제2 비표시 영역과 비중첩하고 제1 관통홀들이 정의되는 차폐 전극을 포함하는 회로 소자층;
    상기 회로 소자층 상에 배치되고, 제1 전극, 발광층, 및 적어도 상기 제2 비표시 영역과 중첩하는 제2 전극을 포함하는 발광 소자 및 상기 전원 전극과 상기 제2 전극을 전기적으로 연결하고 제2 관통홀들이 정의되는 연결 전극을 포함하는 발광 소자층;
    상기 발광 소자층 상에 배치되는 박막 봉지층; 및
    상기 박막 봉지층 상에 배치되고, 터치 감지 전극들 및 상기 터치 감지 전극들과 연결되고 상기 연결 전극과 중첩하는 터치 신호 라인들을 포함하는 터치 감지층을 포함하고,
    상기 제1 비표시 영역 내에서 상기 제1 관통홀들과 상기 제2 관통홀들은 서로 비중첩하며,
    상기 제2 비표시 영역 내에서 상기 제2 전극은 상기 제2 관통홀들을 덮는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 전극은 상기 차폐 전극과 비중첩하는, 표시 장치.
  20. 제18 항에 있어서,
    상기 제2 전극은 상기 차폐 전극과 부분적으로 중첩하는, 표시 장치.
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