KR20190040743A - 실리콘 질화막 식각 조성물 - Google Patents

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Abstract

본 발명의 실리콘 질화막 식각 조성물은 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각 할 수 있고, 그 식각 선택비가 보다 우수하며, 조성물의 사용시간이 증가하여도 실리콘 질화막에 대한 식각속도 및 식각 선택비의 변화가 실질적으로 없는 우수한 효과가 있다.

Description

실리콘 질화막 식각 조성물{Etching composition for silicon nitride layer}
본 발명은 실리콘 질화막 식각 조성물에 관한 것으로, 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각할 수 있는 조성물에 관한 것이다.
실리콘 산화막(SiO2) 및 실리콘 질화막(SiNx)은 반도체 제조 공정에서 사용되는 대표적인 절연막이다. 이들은 단독으로 사용되거나 혹은 1 층 이상의 실리콘 산화막 및 1 층 이상의 실리콘 질화막이 교대로 적층되어 사용되기도 한다. 또한 실리콘 산화막 및 실리콘 질화막은 금속 배선과 같은 도전성 패턴을 형성하기 위한 하드마스크(Hard mask)로서도 사용된다.
종래 반도체 제조공정에서 실리콘 질화막을 제거하기 위해, 인산(Phosphoric acid)을 사용하고 있으나, 인산은 고온에서 피로인산(Pyrophosphoric acid) 또는 여러 가지 형태의 폴리산(Polymeric acid)으로 변하거나, 자동 양성자 이전 반응(Autoprotolysis)이 일어나 질화막과 산화막의 식각률에 영향을 미치므로 순수(Deionized water)를 공급해야 한다. 그러나 공급하는 순수의 양이 조금만 변하여도 실리콘 질화막 제거 시 불량을 유발할 수 있으며, 인산 자체가 강산으로 부식성을 가지고 있어 취급이 용이하지 않은 문제가 있다. 뿐만 아니라 실리콘 질화막은 인산과 반응하여 H2SiO3 형태로 변화하는데, 일부 해리되어 실리콘 이온의 형태로 용액 상에 존재하게 되고, 르 샤틀리에의 원리에 의해 식각 조성물에서 실리콘 이온의 농도가 증가함에 따라 실리콘 질화막의 식각속도를 현저하게 감소시키는 문제가 있다.
이러한 문제들을 해결하기 위해 다양한 연구가 진행되었으며, 이의 연구는 크게 3 가지 형태로 분류할 수 있다.
첫째, 실리콘 질화막의 식각속도를 증가시키는 기술이다. 일 예로, 인산을 가열하여 폴리인산을 얻은 후 100℃ 이상에서 식각하여 선택비를 높이는 식각 방법이 제안된 바 있으나, 폴리인산의 안정성 및 결정 구조에 따른 선택비 향상 효과가 검증된 바 없고, 폴리인산의 농도를 정량하기 어려우며, 수화 시 과량의 열 발생으로 공정 온도의 제어가 어렵다. 또한 실리콘 산화막의 식각속도도 함께 증가하므로, 미세 공정에 적용하기에 어려운 점이 있어 바람직하지 않다.
둘째, 실리콘 산화막의 식각속도를 감소시키는 기술이다. 일 예로, 인산에 황산, 산화제 등을 첨가하여 선택적으로 실리콘 질화막을 식각할 수 있는 식각 용액이 제시된 바 있으나, 황산 첨가의 경우 실리콘 산화막은 물론 실리콘 질화막의 식각속도까지 감소시켜 생산효율이 저하되는 문제가 있어 바람직하지 않다.
셋째, 불소계 화합물을 첨가하는 기술이다. 일 예로, 인산에 질산과 불산을 미량 투입함으로써, 실리콘 질화막에 대한 고 선택비를 얻는 식각 방법이 제시된 바 있으나, 이는 불산의 첨가로 인하여 실리콘 산화막의 식각속도가 높아지는 문제가 있다. 또 다른 일 예로, 실리콘계 불화물을 첨가하여 실리콘 질화막을 선택적으로 식각할 수 있는 식각 용액이 제시된 바 있으나, 식각 용액의 수명이 매우 짧고, 첨가제와의 혼용성이 떨어지는 등의 문제가 있다.
상술한 바와 같이 다양한 양태로 실리콘 질화막의 식각속도를 향상시키기 위한 연구가 시도되었으나, 이들 모두 처리 시간 증가에 따라 웨이퍼 표면에 파티클을 야기하여, 장기간 사용에는 바람직하지 못하다는 문제가 있다.
따라서 상기한 문제들 극복할 수 있는 새로운 조성의 식각 용액의 개발이 필요하다.
이에, 본 발명자는 종래 기술의 한계를 인식하고 연구를 심화한 결과, 실리콘 산화막 대비 실리콘 질화막을 보다 선택적으로 식각 가능하며, 장기간의 사용에도 실리콘 질화막에 대한 식각 선택비에 영향을 주지 않고, 식각속도를 일정하게 유지할 뿐 아니라 파티클 문제를 유발하지 않는 식각 조성물을 제공한다.
한국공개특허공보 제2012-0077676호
본 발명의 목적은 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각 할 수 있으며, 그 식각 선택비가 보다 향상된 실리콘 질화막 식각 조성물을 제공하는 것이다.
또한 본 발명의 목적은 처리시간이 증가하여도 실리콘 질화막에 대한 식각속도 및 식각 선택비의 변화가 실질적으로 없는 안정된 실리콘 질화막 식각 조성물을 제공하는 것이다.
또한 본 발명의 목적은 반도체 제조 공정 시, 실리콘 산화막을 포함하는 주변에 존재하는 다른 막에 대한 데미지를 최소화하고, 반도체 소자 특성에 영향을 미치는 파티클 발생 등의 문제를 갖지 않는 실리콘 질화막 식각 조성물을 제공하는 것이다.
본 발명의 실리콘 질화막 식각 조성물은 산성기를 포함하는 아민계 화합물 및 인산을 포함한다.
본 발명의 일 예에 있어서, 상기 아민계 화합물 0.005 내지 10 중량% 및 상기 인산 60 내지 98 중량%를 포함할 수 있다.
본 발명의 일 예에 있어서, 상기 아민계 화합물 0.05 내지 5 중량%, 상기 인산 75 내지 90 중량% 및 잔량의 물을 포함할 수 있다.
본 발명의 일 예에 있어서, 상기 산성기는 카복실기, 술폰기 및 인산기 중에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있다.
본 발명의 일 예에 있어서, 상기 아민계 화합물은 카복실기를 포함하는 아민계 화합물일 수 있다. 상기 카복실기를 포함하는 아민계 화합물은 카르니틴, 알라닌, 아르기닌, 아스파라긴, 아스파르트산, 시스테인, 글루탐산, 글루타민, 글라이신, 히스티딘, 이소류신, 류신, 라이신, 메티오닌, 페닐알라닌, 프롤린, 세린, 트레오닌, 트립토판, 티로신, 발린, 셀레노시스테인 및 피롤라이신 중에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있다.
본 발명의 일 예에 있어서, 상기 아민계 화합물은 술폰기를 포함하는 아민계 화합물일 수 있다. 상기 술폰기를 포함하는 아민계 화합물은 아미노메탄술폰산, 2-아미노에탄술폰산, 3-아미노-1-프로판술폰산, 4-아미노부탄-1-술폰산, 3-아미노-2-메틸-프로판-1-술폰산, 아닐린-2-술폰산, 술파닐산, 2-모르폴리노에탄술폰산, N,N-비스(히드 록시에틸)-2-아미노에탄술폰산, N-(2-아세트아미도)-2-아미노에탄술폰산, 설파민산, 메틸설파민산, N-사이클로헥실설팜산 및 페닐설파민산 중에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있다.
본 발명의 일 예에 있어서, 상기 아민계 화합물은 인산기를 포함하는 아민계 화합물일 수 있다. 상기 인산기를 포함하는 아민계 화합물은 포스포릴에탄올아민, 포스포콜린, 포스포세린, (아미노메틸)포스포닉산, 2-아미노에틸포스포닉산, 3-아미노프로필포스포닉산, 4-아미노부틸포스포닉산, 이미노디(메틸포스포닉산), 니트릴로(메틸포스포닉산), (1-아미노-2-히드록시에틸)포스포닉산 및 (4-아미노벤질)포스포닉산 중에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있다.
본 발명의 일 예에 있어서, 상기 아민계 화합물은 탄소수 C1 내지 C12의 화합물일 수 있다.
본 발명의 일 예에 있어서, 규소계 화합물을 더 포함할 수 있다.
본 발명의 일 예에 있어서, 상기 규소계 화합물은 하기 화학식 1로 표시되는 것일 수 있다. 하기 화학식 1에서, R1 및 R2는 각각 독립적으로 수소 및 (C1-C3)알킬에서 선택되며, n은 0 내지 3의 정수이다.
[화학식 1]
Si(OR1)4-n(R2)n
본 발명의 일 예에 있어서, 하기 관계식 1-1의 식각 선택비를 만족할 수 있다. 하기 관계식 1-1에서, ESiNx는 실리콘 질화막의 식각속도이며, ESiO2는 실리콘 산화막의 식각속도이다.
[관계식 1-1]
5 ≤ ESiNx/ESiO2
본 발명의 일 예에 있어서, 반복적인 식각 공정 후의 식각속도 감소율은 하기 관계식 2-1 및 하기 관계식 3-1을 만족할 수 있다. 하기 관계식 2-1 및 상기 관계식 3-1에서, △ERDSiNx는 실리콘 질화막에 대한 초기 식각속도 대비 식각속도 감소율이며, △ERDSiO2는 실리콘 산화막에 대한 초기 식각속도 대비 식각속도 감소율이다.
[관계식 2-1]
△ERDSiNx ≤ 5%
[관계식 3-1]
△ERDSiO2 ≤ 5%
본 발명의 일 예에 있어서, 실리콘 질화막에 대한 식각속도가 30 내지 100 Å/min일 수 있다.
본 발명은 상기 실리콘 질화막 식각 조성물을 이용하는 식각 공정을 포함하는 반도체 소자의 제조 방법을 제공할 수 있다.
본 발명의 실리콘 질화막 식각 조성물은 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각 할 수 있으며, 그 식각 선택비가 보다 우수한 효과가 있다.
또한 본 발명의 실리콘 질화막 식각 조성물은 처리시간이 증가하여도 실리콘 질화막에 대한 식각속도 및 식각 선택비의 변화가 실질적으로 없는 우수한 효과가 있다.
또한 본 발명의 실리콘 질화막 식각 조성물은 반도체 제조 공정에서 사용될 시, 실리콘 산화막을 포함하는 주변에 존재하는 다른 막에 대한 데미지를 최소화하고, 반도체 소자 특성에 영향을 미치는 파티클 발생 등의 문제를 갖지 않는 장점이 있다.
본 발명에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 명세서에서 기재된 효과 및 그 내재적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급된다.
이하 본 발명의 실리콘 질화막 식각 조성물을 상세히 설명한다.
또한 본 발명에서 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
또한 본 발명에서 사용되는 용어의 단수 형태는 특별한 지시가 없는 한 복수 형태도 포함하는 것으로 해석될 수 있다.
또한 본 발명에서 특별한 언급 없이 불분명하게 사용된 %의 단위는 중량%를 의미한다.
또한 본 발명에서 언급되는 ‘식각 선택비(ESiNx/ESiO2)’는 실리콘 산화막의 식각속도(ESiO2) 대비 실리콘 질화막의 식각속도(ESiNx)의 비를 의미한다. 또한 실리콘 산화막의 식각속도가 거의 0에 가까워지거나 식각 선택비의 값이 큰 경우, 실리콘 질화막을 보다 선택적으로 식각할 수 있음을 의미한다.
본 발명은 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각하는 실리콘 질화막 식각 조성물에 관한 것으로, 본 발명의 실리콘 질화막 식각 조성물은 아민계 화합물, 인산 및 물을 포함하며, 상기 아민계 화합물이 산성기를 포함하는 것을 특징으로 한다. 이렇게 산성기를 포함하는 아민계 화합물이 사용됨으로써, 실리콘 질화막에 대한 선택적 식각이 가능하고, 이의 선택비가 높으며, 종래 식각 공정에서 문제가 되었던 파티클 발생을 방지하여 공정의 안정성 및 신뢰성이 확보된다.
상기 산성기는 카복실기, 술폰기 및 인산기 중에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있다. 즉, 본 발명에서 사용되는 아민계 화합물은 카복실기를 포함하는 아민계 화합물, 술폰기를 포함하는 아민계 화합물, 인산기를 포함하는 아민계 화합물 또는 이들 산성기 중에서 선택되는 어느 둘 이상을 포함하는 아민계 화합물일 수 있으며, 이들 아민계 화합물은 둘 이상이 혼용되어 사용될 수도 있다.
구체적인 일 예로, 상기 아민계 화합물은 카복실기를 포함하는 아민계 화합물일 수 있다. 상기 카복실기를 포함하는 아민계 화합물은 아미노산을 의미할 수 있으며, 그 종류로는 크게 제한되지 않지만, 카르니틴 등의 비타민계 화합물, α-아미노산 등이 예시될 수 있다. 보다 구체적인 일 예로, 상기 α-아미노산은 알라닌, 아르기닌, 아스파라긴, 아스파르트산, 시스테인, 글루탐산, 글루타민, 글라이신, 히스티딘, 이소류신, 류신, 라이신, 메티오닌, 페닐알라닌, 프롤린, 세린, 트레오닌, 트립토판, 티로신, 발린, 셀레노시스테인 및 피롤라이신 등에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있다.
구체적인 일 예로, 상기 아민계 화합물은 술폰기를 포함하는 아민계 화합물일 수 있다. 상기 술폰기를 포함하는 아민계 화합물은 크게 제한되지 않지만, 예컨대 아미노메탄술폰산, 2-아미노에탄술폰산, 3-아미노-1-프로판술폰산, 4-아미노부탄-1-술폰산, 3-아미노-2-메틸-프로판-1-술폰산, 아닐린-2-술폰산, 술파닐산, 2-모르폴리노에탄술폰산, N,N-비스(히드 록시에틸)-2-아미노에탄술폰산, N-(2-아세트아미도)-2-아미노에탄술폰산, 설파민산, 메틸설파민산, N-사이클로헥실설팜산 및 페닐설파민산 등에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있다.
구체적인 일 예로, 상기 아민계 화합물은 인산기를 포함하는 아민계 화합물일 수 있다. 상기 인산기를 포함하는 아민계 화합물은 크게 제한되지 않지만, 예컨대 포스포릴에탄올아민, 포스포콜린, 포스포세린, (아미노메틸)포스포닉산, 2-아미노에틸포스포닉산, 3-아미노프로필포스포닉산, 4-아미노부틸포스포닉산, 이미노디(메틸포스포닉산), 니트릴로(메틸포스포닉산), (1-아미노-2-히드록시에틸)포스포닉산 및 (4-아미노벤질)포스포닉산 등에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있다.
상기 아민계 화합물은 탄소수 C1 내지 C12의 화합물, 바람직하게는 탄소수 C1 내지 C10의 화합물, 보다 바람직하게는 탄소수 C1 내지 C6의 화합물일 수 있다.
상기 인산은 조성물 내에 수소 이온을 제공하며, 고온의 공정 조건을 유지할수 있게 하여 실리콘 질화막을 식각하는 역할을 한다.
본 발명의 일 예에 따른 질화막 식각 조성물은 아민계 화합물 0.005 내지 10 중량% 및 인산 60 내지 98 중량%, 바람직하게는 아민계 화합물 0.01 내지 5 중량% 및 인산 70 내지 95 중량%, 보다 바람직하게는 아민계 화합물 0.05 내지 5 중량% 및 인산 75 내지 90 중량%를 포함할 수 있다. 이를 만족할 경우, 파티클 생성을 효과적으로 억제함은 물론 고온의 반도체 식각 공정 중에도 우수한 안정성으로 실리콘 질화막을 선택적으로 식각 할 수 있고, 반복적인 식각 공정 후에도 실리콘 질화막에 대한 안정적인 식각속도 및 식각 선택성을 부여할 수 있다.
본 발명의 실리콘 질화막 식각 조성물은 조성물 총 중량에 대하여 잔량의 물을 포함하며, 구체적으로, 물은 조성물 총 중량에 대하여 1 내지 30 중량%, 바람직하게는 1 내지 25 중량%, 보다 바람직하게는 5 내지 20 중량%로 포함될 수 있다. 상기 물은 특별히 한정되는 것은 아니나, 탈이온수인 것이 바람직하며, 보다 바람직하게는 반도체 공정용 탈이온수로서, 비저항값이 18 ㏁·cm 이상인 것일 수 있다. 하지만 이는 바람직한 일 예일 뿐, 본 발명이 이에 제한되지 않음은 물론이다.
본 발명의 일 예에 따른 질화막 식각 조성물은 규소계 화합물을 더 포함할 수 있다. 상기 규소계 화합물이 더 포함될 경우, 실리콘 산화막 대비 실리콘 질화막에 대한 식각 선택비를 현저하게 향상시킬 수 있다.
이때 상기 규소계 화합물은 아민계 화합물 100 중량부에 대하여 1 내지 200 중량부, 바람직하게는 3 내지 100 중량부, 보다 바람직하게는 5 내지 50 중량부로 조성물에 포함될 수 있다.
상기 규소계 화합물은 구체적으로 하기 화학식 1로 표시되는 것이 바람직할 수 있다. 하기 화학식 1에서, R1 및 R2는 각각 독립적으로 수소 및 (C1-C3)알킬에서 선택되며, n은 0 내지 3의 정수이다.
[화학식 1]
Si(OR1)4-n(R2)n
상기 규소계 화합물의 비한정적인 일 예로, 테트라메틸오쏘실리케이트, 테트라에틸오쏘실리케이트, 테트라프로필오쏘실리케이트, 테트라이소프로필오쏘실리케이트 및 오쏘실리산(오쏘규산) 등에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있으며, 식각 선택비를 보다 현저히 증가시킬 수 있는 측면에서 보다 바람직하게는 테트라알킬오쏘실리케이트일 수 있으나, 이는 바람직한 일 예일 뿐, 본 발명이 이에 제한되지 않음은 물론이다.
본 발명의 일 예에 따른 실리콘 질화막 식각 조성물은 당업계에서 통상적으로 사용되는 임의의 첨가제를 더 포함할 수 있다. 상기 임의의 첨가제는 계면활성제, 산화방지제, 부식방지제 등에서 선택되는 어느 하나 또는 둘 이상을 포함할 수 있으나, 이 외에도 다양한 첨가제가 사용될 수 있다. 이때 상기 임의의 첨가제는 조성물 총 중량에 대하여 0.01 내지 10 중량%로 더 포함될 수 있으나 이에 한정되는 것은 아니다.
본 발명의 일 예에 따른 실리콘 질화막 식각 조성물은 하기 관계식 1-1의 식각 선택비(ESiNx/ESiO2), 구체적으로 하기 관계식 1-2의 식각 선택비(ESiNx/ESiO2), 바람직하게는 하기 관계식 1-3의 식각 선택비(ESiNx/ESiO2), 보다 바람직하게는 하기 관계식 1-3의 식각 선택비(ESiNx/ESiO2)를 만족하는 것일 수 있다. 하기 관계식 1-1, 1-2, 1-3, 1-4에서, ESiNx는 실리콘 질화막의 식각속도이며, ESiO2는 실리콘 산화막의 식각속도이다.
[관계식 1-1]
5 ≤ ESiNx/ESiO2
[관계식 1-2]
5 ≤ ESiNx/ESiO2 ≤ 500
[관계식 1-3]
7 ≤ ESiNx/ESiO2 ≤ 300
[관계식 1-4]
10 ≤ ESiNx/ESiO2 ≤ 250
본 발명에서 언급되는 ‘식각 선택비(ESiNx/ESiO2)’는 실리콘 산화막의 식각속도(ESiO2) 대비 실리콘 질화막의 식각속도(ESiNx)의 비를 의미한다. 또한 실리콘 산화막의 식각속도가 거의 0에 가까워지거나 식각 선택비의 값이 큰 경우, 실리콘 질화막을 보다 선택적으로 식각할 수 있음을 의미한다.
본 발명의 일 예에 따른 실리콘 질화막 식각 조성물은 반복적인 식각 공정 후의 식각속도 감소율은 하기 관계식 2-1, 구체적으로 하기 관계식 2-2를 만족하는 것일 수 있으며, 하기 관계식 3-1, 구체적으로 하기 관계식 3-2를 만족하는 것일 수 있다. 하기 관계식 2-1, 2-2, 3-1, 3-2에서, △ERDSiNx는 실리콘 질화막에 대한 초기 식각속도 대비 식각속도 감소율이며, △ERDSiO2는 실리콘 산화막에 대한 초기 식각속도 대비 식각속도 감소율이다. 본 발명의 일 예에 따른 실리콘 질화막 식각 조성물은 즉, 반복 사용됨에도 식각 선택비의 변화가 거의 없어 매우 안정적이고 공정효율이 우수한 장점이 있다.
[관계식 2-1]
△ERDSiNx ≤ 5%
[관계식 2-2]
0.1 ≤ △ERDSiNx ≤ 5%
[관계식 3-1]
△ERDSiO2 ≤ 5%
[관계식 3-2]
0.001% ≤ △ERDSiO2 ≤ 5%
본 발명에서 언급되는 ‘식각속도 감소율(Etch rate drift, △ERD)’은 동일한 식각 조성물을 이용하여 식각 공정을 반복(2 회 이상) 수행하는 경우, 초기 식각속도 대비 식각속도의 변화율을 의미한다. 구체적으로, 식각속도 감소율 △ERD는 하기 수학식 1로 계산된다. 하기 수학식 1에서 n은 2 이상의 자연수이다.
[수학식 1]
△ERD(%) = [1 - {(n 회 이상 사용 시 식각속도) / (1 회 사용 시 식각속도)}]×100
일반적으로 식각 공정을 반복 수행함에 따라 식각능, 즉 식각속도가 감소되는 경향을 보임에 따라 이의 척도로서 감소율이라 정의하며, 변화율 역시 동일한 의미로 해석됨은 물론이다.
또한 본 발명의 일 예에 따른 실리콘 질화막 식각 조성물은 반복적인 식각 공정 후에도 식각 선택비의 변화가 0.5 이하, 좋게는 0 내지 0.4 이하, 보다 좋게는 0 내지 0.3 이하일 수 있다. 즉, 반복 사용됨에도 식각 선택비의 변화가 거의 없어 매우 안정적이고 공정효율이 우수한 장점이 있다.
본 발명에서 언급되는 ‘식각 선택비의 변화’는 동일한 식각 조성물을 이용하여 2 회 이상 식각 공정을 반복 수행하는 경우, 초기 식각 선택비 대비 식각 선택비의 차이에 대한 절대값을 의미한다.
본 발명의 일 예에 따른 실리콘 질화막 식각 조성물은 실리콘 질화막에 대한 식각속도가 30 내지 200 Å/min 일 수 있으며, 바람직하게는 40 내지 200 Å/min, 보다 바람직하게는 50 내지 200 Å/min, 50 내지 100 Å/min일 수 있다.
본 발명의 일 실시예에 따른 실리콘 질화막 식각 조성물은 산성기를 가지는 아민계 화합물을 포함함에 따라, 실리콘 질화막과 실리콘 산화막이 혼재하는 경우, 실리콘 산화막에 대하여 식각 영향을 거의 끼치지 않으면서 실리콘 질화막을 선택적으로 빠르게 식각 할 수 있고, 기판 표면에 파티클을 유발하지 않아, 반도체 소자를 제조하는데 있어서 불량 문제를 최소화 할 수 있다.
또한 본 발명의 일 실시예에 따른 실리콘 질화막 식각 조성물은 고온 안정성을 구현하여 고온으로 가열된 인산이 상기 실리콘 산화막을 식각하는 것을 효과적으로 억제함으로서 이물질이 발생하지 않아 기판 불량을 막을 수 있고, 실리콘 질화막을 선택적으로 식각하여 우수한 반도체 소자 특성을 구현할 수 있다.
본 발명은 상기 식각 조성물을 이용하여 실리콘 산화막 대비 실리콘 질화막을 선택적으로 식각하는 방법을 제공한다. 이때 상기 식각하는 방법은 당업계에서 통상적으로 사용되는 방법에 따라 수행될 수 있다.
상기 식각하는 방법의 일 구체예로서, 기판 상에 실리콘 산화막을 증착하는 단계, 상기 실리콘 산화막 상에 실리콘 질화막을 증착하는 단계, 상기 실리콘 질화막 상에 포토레지스트막을 형성한 후 패턴화하는 단계 및 본 발명의 식각 조성물을사용하여 상기 패턴화된 포토레지스트막이 형성된 실리콘 질화막을 선택적으로 식각하는단계를 포함하는 것일 수 있다.
이때 상기 기판 상에 형성되는 실리콘 산화막, 실리콘 질화막, 포토레지스트 막 등은 각각 단일막, 이중막 또는 다중막(다층막)으로 형성될 수 있으며, 이중막 또는 다중막일 경우 그 적층 순서가 특별히 한정되지 않음은 물론이다.
또한 상기 기판은 실리콘, 석영, 유리, 실리콘 웨이퍼, 고분자, 금속 및 금속 산화물 등이 사용될 수 있으며, 이에 한정되지 않는다. 상기 고분자 기판으로 폴리에틸렌테레프탈레이트(polyethylene terephthalate), 폴리카보네이트(Polycarbonate), 폴리이미드(polyimide), 폴리에틸렌나프탈레이트(polyethylene naphthalate), 환상올레핀 폴리머(cycloolefin polymer) 등과 같은 필름 기판이 사용될 수 있으나, 이에 한정되지 않는다.
본 발명의 일 실시예에 따른 식각하는 방법에 따르면, 반복적인 식각 공정을 수행함에도 불구하고 파티클 문제를 유발하지 않아 보다 안정적인 식각을 가능케 한다. 뿐만 아니라 실리콘 질화막을 선택적으로 식각하여, 실리콘 산화막이 불필요하게 과도하게 제거되거나 손상되는 것을 효과적으로 방지할 수 있다.
본 발명에서 언급되는 ‘실리콘 질화막’은 SiN막, SiON막, doped SiN막 등을 포함하는 개념으로서 게이트 전극 등의 형성 시 절연막으로 주로 사용되는 막질을 의미할 수 있다.
또한 본 발명에서 언급되는 ‘실리콘 산화막’은 당업계에서 통상적으로 사용되는 실리콘 산화막이라면 제한되지 않으나, 일 예로, SOD(Spin On Dielectric)막, HDP(High Density Plasma)막, 열산화막(thermal oxide), BPSG(Borophosphate Silicate Glass)막, PSG(Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSZ(Polysilazane)막, FSG(Fluorinated Silicate Glass)막, LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate)막, PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, HTO(High Temperature Oxide)막, MTO(Medium Temperature Oxide)막, USG(Undopped Silicate Glass)막, SOG(Spin On Glass)막, APL(Advanced Planarization Layer)막, ALD(Atomic Layer Deposition)막, PE-산화막(Plasma Enhanced oxide), O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막 및 그 조합으로 이루어진 군으로부터 선택되는 적어도 하나 이상의 막일 수 있다.
이때 상기 실리콘 산화막 또는 실리콘 질화막은 목적에 따라 다양한 두께로 형성될 수 있음은 물론이며, 예컨대 100 내지 500Å의 두께로 형성되는 것이 좋지만, 이에 한정되지 않음은 물론이다.
또한 본 발명은 상기 실리콘 질화막 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조 방법을 제공한다. 이때 상기 반도체 소자의 종류는 본 발명에서 특별히 한정하지 않는다.
본 발명의 일 실시예에 따른 실리콘 질화막 식각 조성물을 이용하여 질화막을 식각하는 공정은 당업계 주지의 방법에 따라 수행될 수 있으며, 침지시키는 방법, 분사(spray)하는 방법 등을 예로 들 수 있다.
본 발명의 일 예에 따른 실리콘 질화막 식각 조성물은 식각 공정 시 고온에서 수행되는 것이 바람직할 수 있으며, 구체적으로, 공정 온도는 50 내지 300℃, 좋게는 100 내지 200℃일 수 있으나, 적정 온도는 다른 공정과 기타 요인을 고려하여 필요에 따라 변경될 수 있다.
본 발명에 따른 실리콘 질화막 식각 조성물을 이용하여 수행되는 식각 공정을 포함하는 반도체 소자의 제조 방법에 따르면, 실리콘 질화막과 실리콘 산화막이 교대로 적층되거나 혼재되어 있는 경우 실리콘 질화막에 대한 선택적 식각이 가능하다. 또한 종래 식각 공정에서 문제가 되었던 파티클 발생을 방지하여 공정의 안정성 및 신뢰성을 확보할 수 있다.
따라서 본 발명에서, 식각 공정은 실리콘 산화막에 대하여 실리콘 질화막의 선택적 식각이 필요한 여러 과정에 효율적으로 적용될 수 있다.
이하 본 발명을 실시예를 통해 상세히 설명하나, 이들은 본 발명을 보다 상세하게 설명하기 위한 것으로, 본 발명의 권리범위가 하기의 실시예에 의해 한정되는 것은 아니다.
하기 표 1에 기재된 조성비로 각 성분을 혼합한 후 상온에서 5 분간 500 rpm의 속도로 교반하여 실리콘 질화막 식각 조성물을 제조하였다. 물의 함량은 조성물 총 중량이 100 중량%가 되도록 하는 잔량으로 하였다.
[실시예 2 내지 실시예 7]
하기 표 1에 기재된 바와 조성을 달리한 것을 제외하고, 실시예 1과 동일하게 수행하여 실리콘 질화막 식각 조성물을 제조하였다.
[비교예 1 내지 비교예 3]
하기 표 1에 기재된 바와 조성을 달리한 것을 제외하고, 실시예 1과 동일하게 수행하여 실리콘 질화막 식각 조성물을 제조하였다.
인산(wt%) 아민계 화합물 첨가제 물(wt%)
성분 함량(wt%) 성분 함량(wt%)
실시예 1 85 A 0.2 - - 잔량
실시예 2 85 A 0.2 S 0.03
실시예 3 85 B 0.2 - -
실시예 4 85 C 0.2 - -
실시예 5 85 D 0.2 - -
실시예 6 85 E 0.2 - -
실시예 7 85 F 0.2 - -
비교예 1 85 - - - -
비교예 2 85 N 0.2 - -
비교예 3 85 - - S 0.03
A : Carnitine
B : Serine
C : 2-aminoethanesulfonic acid
D : Sulfamic acid
E : Phosphorylethanolamine
F : 2-aminoethylphosphonic acid
N : Ammonium chloride
S : Tetraethylorthosilicate
실리콘 질화막 및 실리콘 산화막의 식각량 및 식각속도 측정
실시예 1 내지 실시예 7, 비교예 1 내지 비교예 3에서 제조된 각각의 식각 조성물의 식각 성능을 평가하기 위해, 화학기상증착법(Chemical vapor deposition, CVD)으로 반도체 제조 공정과 동일하게 증착하여 실리콘 질화막(SiN막) 웨이퍼 및 실리콘 산화막(LPTEOS막) 웨이퍼를 각각 준비하였다.
상기 각각의 식각 조성물을 이용한 식각을 시작하기 전, 박막 두께 측정 장비인 엘립소미터(Ellipsometer, NANO VIEW, SEMG-1000)를 이용하여 식각 전의 두께를 측정하였다. 석영 재질의 배쓰(bath)내에서 157℃의 식각 온도로 유지되는 상기 각각의 식각 조성물에 웨이퍼를 각각 10 분씩 침지하여 식각 공정을 진행하였다. 식각이 완료된 후에 초순수로 세정한 후 건조 장치를 이용하여 잔여 식각액 및 수분을 완전히 건조시켰다. 이러한 식각 프로세스를 1 배치로 하여 식각 조성물의 교환 없이 이를 반복 사용하는 방법으로 10 배치를 수행하여 평가하였다.
이때, 식각속도는 엘립소미터(Ellipsometer, J.A WOOLLAM社, M-2000U)를 이용하여 식각 전의 두께와 식각 후의 두께의 차이를 식각 시간(분)으로 나누어 산출하였으며, 그 결과를 하기 표 2 및 표 3에 기재하였다.
실리콘 산화막에 대한 실리콘 질화막의 선택적 식각 특성 평가
상기 실리콘 질화막 및 실리콘 산화막의 식각량 및 식각속도를 측정한 결과로부터, 실리콘 질화막의 식각속도와 실리콘 산화막의 식각속도의 비에 의해 식각 선택비(실리콘 질화막의 식각속도/실리콘 산화막의 식각속도)를 계산하여 하기 표 2 및 표 3에 기재하였다.
실시예 배치 식각속도(Å/min) 식각 선택비 식각속도 감소율(%) 파티클 발생
SiNx SiO2 ESiNx/ESiO2 SiNx SiO2
1 1 63.61 5.84 10.89 - - ×
4 63.59 5.84 10.89 0.03 0.00 ×
7 63.57 5.83 10.90 0.06 0.17 ×
10 63.52 5.82 10.91 0.14 0.34 ×
2 1 59.55 0.32 186.09 - - ×
4 59.51 0.32 185.97 0.07 0.00 ×
7 59.49 0.32 185.91 0.10 0.00 ×
10 59.47 0.32 185.84 0.13 0.00 ×
3 1 62.75 5.64 11.13 - - ×
4 62.61 5.64 11.10 0.22 0.00 ×
7 62.55 5.63 11.11 0.32 0.18 ×
10 62.51 5.61 11.14 0.38 0.53 ×
4 1 63.58 5.57 11.41 - - ×
4 63.49 5.57 11.40 0.14 0.00 ×
7 63.44 5.57 11.39 0.22 0.00 ×
10 63.41 5.56 11.40 0.27 0.18 ×
5 1 62.11 5.43 11.44 - - ×
4 61.97 5.43 11.41 0.23 0.00 ×
7 61.82 5.40 11.45 0.47 0.55 ×
10 61.68 5.38 11.46 0.69 0.92 ×
6 1 62.88 5.91 10.64 - - ×
4 62.82 5.91 10.63 0.10 0.00 ×
7 62.75 5.86 10.71 0.21 0.85 ×
10 62.64 5.81 10.78 0.38 1.69 ×
7 1 62.78 5.94 10.57 - - ×
4 62.71 5.89 10.65 0.11 0.84 ×
7 62.68 5.86 10.70 0.16 1.35 ×
10 62.65 5.83 10.75 0.21 1.85 ×
비교예 배치 식각속도(Å/min) 식각 선택비 식각속도 감소율(%) 파티클 발생
SiNx SiO2 ESiNx/ESiO2 SiNx SiO2
1 1 60.21 11.30 5.33 - - ○
4 60.05 8.31 7.23 0.27 26.46 ○
7 57.62 6.98 8.26 4.30 38.23 ○
10 55.13 5.71 9.65 8.44 49.47 ○
2 1 63.23 13.61 4.65 - - ×
4 63.11 13.52 4.67 0.19 0.66 ×
7 63.01 12.29 5.13 0.35 9.70 ○
10 62.14 11.11 5.59 1.72 18.37 ○
3 1 58.39 0.34 171.74 - - ○
4 58.21 0.29 200.72 0.31 14.71 ○
7 55.30 0.21 263.33 5.29 38.24 ○
10 52.11 0.16 325.69 10.76 52.94 ○
상기 표 2 및 표 3에 도시한 바와 같이, 실시예 1 내지 실시예 7의 실리콘 질화막 식각 조성물은 실리콘 산화막 대비 실리콘 질화막에 대한 식각 선택비가 우수할 뿐 아니라, 식각 공정을 반복 수행하는 동안에도 이의 식각능(예컨대, 실리콘 질화막에 대한 식각속도 및 식각 선택비 등)의 변화가 거의 나타나지 않고 안정적임을 알 수 있다.
또한 실시예 1 내지 실시예 7의 실리콘 질화막 식각 조성물은 테트라에틸올쏘실리케이트 등의 규소계 화합물을 더 포함할 경우, 식각능의 저하 없이 실리콘 산화막 대비 실리콘 질화막의 식각 선택비를 16 배 이상 현저하게 향상시킬 수 있음을 확인하였다.
또한 실시예 1 내지 실시예 7의 실리콘 질화막 식각 조성물은 식각 공정 후 기판에 파티클 등의 문제를 발생시키지 않아, 제작된 반도체 소자의 불량율을 최소화 할 수 있음을 알 수 있다.
반면, 비교예 1 내지 비교예 3의 식각 조성물은 1 회째 또는 그 이상에서 파티클이 발생되어 실리콘 질화막을 식각하는데 부적합하였다. 구체적으로, 비교예 1 내지 비교예 3의 경우는 산성기를 가지는 아민계 화합물이 사용되지 않음에 따라 식각 선택비가 낮거나 파티클이 형성되는 등의 문제가 발생하여 부적합하였다.
따라서 실리콘 질화막 식각 조성물은 실리콘 질화막을 선택적으로 식각 가능하게 함은 물론, 장기간의 사용에도 불구하고 초기의 식각능을 실질적으로 그대로 유지함으로써 생산 효율을 현저하게 높일 수 있다. 또한 식각 공정 시 실리콘 산화막의 막질 손상을 최소화함과 동시에 파티클 발생을 효과적으로 방지할 수 있어 고품질의 반도체 소자를 제공할 수 있음을 알 수 있다.

Claims (13)

  1. 산성기를 포함하는 아민계 화합물, 인산 및 물을 포함하는 실리콘 질화막 식각 조성물.
  2. 제1항에 있어서,
    상기 아민계 화합물 0.005 내지 10 중량%, 상기 인산 60 내지 98 중량% 및 잔량의 물을 포함하는 실리콘 질화막 식각 조성물.
  3. 제1항에 있어서,
    상기 산성기는 카복실기, 술폰기 및 인산기 중에서 선택되는 어느 하나 또는 둘 이상을 포함하는 실리콘 질화막 식각 조성물.
  4. 제3항에 있어서,
    상기 아민계 화합물은 카복실기를 포함하는 아민계 화합물이며,
    상기 카복실기를 포함하는 아민계 화합물은 카르니틴, 알라닌, 아르기닌, 아스파라긴, 아스파르트산, 시스테인, 글루탐산, 글루타민, 글라이신, 히스티딘, 이소류신, 류신, 라이신, 메티오닌, 페닐알라닌, 프롤린, 세린, 트레오닌, 트립토판, 티로신, 발린, 셀레노시스테인 및 피롤라이신 중에서 선택되는 어느 하나 또는 둘 이상을 포함하는 실리콘 질화막 식각 조성물.
  5. 제3항에 있어서,
    상기 아민계 화합물은 술폰기를 포함하는 아민계 화합물이며,
    상기 술폰기를 포함하는 아민계 화합물은 아미노메탄술폰산, 2-아미노에탄술폰산, 3-아미노-1-프로판술폰산, 4-아미노부탄-1-술폰산, 3-아미노-2-메틸-프로판-1-술폰산, 아닐린-2-술폰산, 술파닐산, 2-모르폴리노에탄술폰산, N,N-비스(히드 록시에틸)-2-아미노에탄술폰산, N-(2-아세트아미도)-2-아미노에탄술폰산, 설파민산, 메틸설파민산, N-사이클로헥실설팜산 및 페닐설파민산 중에서 선택되는 어느 하나 또는 둘 이상을 포함하는 실리콘 질화막 식각 조성물.
  6. 제3항에 있어서,
    상기 아민계 화합물은 인산기를 포함하는 아민계 화합물이며,
    상기 인산기를 포함하는 아민계 화합물은 포스포릴에탄올아민, 포스포콜린, 포스포세린, (아미노메틸)포스포닉산, 2-아미노에틸포스포닉산, 3-아미노프로필포스포닉산, 4-아미노부틸포스포닉산, 이미노디(메틸포스포닉산), 니트릴로(메틸포스포닉산), (1-아미노-2-히드록시에틸)포스포닉산 및 (4-아미노벤질)포스포닉산 중에서 선택되는 어느 하나 또는 둘 이상을 포함하는 실리콘 질화막 식각 조성물.
  7. 제1항에 있어서,
    상기 아민계 화합물은 탄소수 C1 내지 C12의 화합물인 실리콘 질화막 식각 조성물.
  8. 제1항에 있어서,
    규소계 화합물을 더 포함하는 실리콘 질화막 식각 조성물.
  9. 제8항에 있어서,
    상기 규소계 화합물은 하기 화학식 1로 표시되는 것인 실리콘 질화막 식각 조성물.
    [화학식 1]
    Si(OR1)4-n(R2)n
    (상기 화학식 1에서, R1 및 R2는 각각 독립적으로 수소 및 (C1-C3)알킬에서 선택되며, n은 0 내지 3의 정수이다)
  10. 제1항에 있어서,
    하기 관계식 1-1의 식각 선택비를 만족하는 실리콘 질화막 식각 조성물.
    [관계식 1-1]
    5 ≤ ESiNx/ESiO2
    (상기 관계식 1-1에서, ESiNx는 실리콘 질화막의 식각속도이며, ESiO2는 실리콘 산화막의 식각속도이다)
  11. 제1항에 있어서,
    반복적인 식각 공정 후의 식각속도 감소율은 하기 관계식 2-1 및 하기 관계식 3-1을 만족하는 실리콘 질화막 식각 조성물.
    [관계식 2-1]
    △ERDSiNx ≤ 5%
    [관계식 3-1]
    △ERDSiO2 ≤ 5%
    (상기 관계식 2-1 및 상기 관계식 3-1에서, △ERDSiNx는 실리콘 질화막에 대한 초기 식각속도 대비 식각속도 감소율이며, △ERDSiO2는 실리콘 산화막에 대한 초기 식각속도 대비 식각속도 감소율이다)
  12. 제1항에 있어서,
    실리콘 질화막에 대한 식각속도가 30 내지 200 Å/min인 실리콘 질화막 식각 조성물.
  13. 제1항 내지 제12항에서 선택되는 어느 한 항의 실리콘 질화막 식각 조성물을 이용하는 식각 공정을 포함하는 반도체 소자의 제조 방법.
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