KR20190038933A - Qc ldpc 코드의 레이트 매칭 방법 및 이를 위한 장치 - Google Patents

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Abstract

QC LDPC (Quasi-Cyclic Low-Density Parity Check) 코드의 레이트 매칭 방법이 개시된다. 본 개시물의 레이트 매칭 방법에 있어서, 목표 코드 블록의 길이보다 긴 코드워드의 길이를 생성할 수 있는 리프팅 값들 중 최소의 리프팅 값이 선택될 수 있다. 목표 코드 블록의 길이보다 긴 코드워드를 생성함으로써 재송신에 의한 코딩 이득이 획득될 수 있다. 또한, 적절한 크기의 리프팅 값을 선택함으로써 다양한 길이의 정보 비트 시퀀스에 대한 레이트 매칭이 수행될 수 있다.

Description

QC LDPC 코드의 레이트 매칭 방법 및 이를 위한 장치
본 발명은 무선 통신 시스템 상에서의 채널 코드의 레이트 매칭(rate matching) 방법에 관한 것으로서, 특히, QC LDPC (Quasi-Cyclic Low-Density Parity-Check) 코드의 레이트 매칭 방법 및 이를 위한 장치에 관한 것이다.
무선 접속 시스템이 음성이나 데이터 등과 같은 다양한 종류의 통신 서비스를 제공하기 위해 광범위하게 전개되고 있다. 일반적으로 무선 접속 시스템은 가용한 시스템 자원(대역폭, 전송 파워 등)을 공유하여 다중 사용자와의 통신을 지원할 수 있는 다중 접속(multiple access) 시스템이다. 다중 접속 시스템의 예들로는 CDMA(code division multiple access) 시스템, FDMA(frequency division multiple access) 시스템, TDMA(time division multiple access) 시스템, OFDMA(orthogonal frequency division multiple access) 시스템, SC-FDMA(single carrier frequency division multiple access) 시스템 등이 있다.
상술한 통신 시스템들에서뿐만 아니라, 방송 시스템에 있어서도 채널 코드(channel code)가 필수적으로 이용되고 있다. 채널 코드의 일반적인 구성 방법의 예시로서, 송신단이 부호화기를 이용하여 입력 심볼에 대하여 부호화를 수행하고 부호화된 심볼을 송신할 수 있다. 또한, 예를 들어, 수신단은 부호화된 심볼을 수신하고 수신된 심볼에 대하여 복호를 수행하여 입력 심볼을 복원할 수 있다. 이 경우, 입력 심볼의 크기와 부호화된 심볼의 크기는 통신 시스템에 따라서 달리 정의될 수 있다. 예를 들어, 3GPP (3rd Generation Partnership Project)의 LTE (Long Term Evolution) 통신 시스템에서 사용되는 데이터 정보용 터보(turbo) 코드에서, 입력 심볼의 채되 크기는 최대 6144 비트이고, 부호화된 심볼의 크기는 18432 (6144*3) 비트이다. LTE 통신 시스템에서의 터보 코딩은 3GPP 기술 규격 36.212에 의하여 참조될 수 있다.
그러나, LTE 터보 코드는 코드의 구조상 SNR (Signal to Noise Ratio)이 증가되더라도 일정 영역을 벗어나면 성능 개선이 미미한 특징이 있다. 이와 관련하여, 보다 오류 발생률이 낮은 코드를 이용하는 것이 고려될 수 있으나, 이 경우, 복잡도가 증가하는 문제점이 있다.
통신 시스템에 있어서 높은 오류율은 불필요한 데이터의 재송신과 채널 수신 실패를 초래할 수 있다. 또한, 지나치게 높은 복잡도의 코드는 기지국과 단말의 부하를 증가시킬 뿐만 아니라, 송수신 지연을 초래할 수 있다. 특히, 더 빠른 데이터의 송수신이 요구되는 차세대 통신 시스템에 있어서는, 상술한 문제점들이 해결이 요구된다. 따라서, 오류율을 낮추면서도 낮은 복잡도를 갖는 코딩 방법이 요구된다.
특히, 5 세대 이동통신 기술과 관련하여, URLLC (Ultra Reliable and Low-Latency Communication)가 논의되고 있다. URLLC 시나리오에서, 10-5 이하의 BLER(Block Error Rate)에서 오류 플로어가 발생할 것이 요구된다. 여기서 오류 플로어는 정보 크기의 증가에도 불구하고 오류율의 감소가 미미한 지점을 의미한다. LTE 터보 코드에 있어서는 정보 크기의 증가에 따라, 10-4 이하의 BLER에서 오류 플로어가 발생한다. 따라서, 터보 코드의 대안으로써 LDPC 코드가 이용될 수 있다. LDPC는 상대적으로 낮은 복잡도를 가지면서도 낮은 오류율을 달성할 수 있다. LDPC 코드의 이용을 위하여, 구체적인 레이트 매칭(rate matching) 방법 등이 결정될 필요가 있다.
본 발명은 상술한 문제점들을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은 다양한 길이의 정보 블록을 위한 레이트 매칭 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 이러한 방법들을 지원하는 장치를 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 목적들은 이상에서 언급한 사항들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 이하 설명할 본 발명의 실시예들로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 고려될 수 있다.
상술한 과제를 해결하기 위한 본원의 QC LDPC (Quasi-Cyclic Low-Density Parity-Check) 코드의 레이트 매칭(rate matching) 방법은, 복수의 리프팅(lifting) 값들로부터 제1 리프팅 값을 선택하는 단계; 상기 제1 리프팅 값을 이용하여 패리티 체크 행렬을 생성하는 단계; 상기 패리티 체크 행렬을 이용하여 정보 비트 시퀀스를 부호화함으로써 정보 블록과 상기 정보 블록에 후속하는 패리티(parity) 블록을 포함하는 코드워드(codeword)를 생성하는 단계; 상기 코드워드를 복수의 레던던시 버전(redundancy version)을 갖는 순환 버퍼(circular buffer)에 입력하는 단계; 및 목표 부호율(code rate) 또는 목표 코드 블록의 길이에 대응하는 상기 코드워드의 적어도 일부를 상기 순환 버퍼로부터 순차적으로 출력함으로써 상기 코드워드의 적어도 일부를 송신하는 단계를 포함하고, 상기 제1 리프팅 값은, 상기 복수의 리프팅 값들 중, 상기 코드워드의의 정보 블록의 길이가 상기 목표 코드 블록의 길이 이상이 되도록 하는 최소의 리프팅 값일 수 있다.
또한, 상기 패리티 체크 행렬은 기설정된 행렬을 상기 제1 리프팅 값을 이용하여 스케일링(scaling)함으로써 생성되고, 상기 기설정된 행렬은 상기 복수의 리프팅 값들 중 가장 큰 리프팅 값에 대응할 수 있다.
또한, 상기 기설정된 행렬의 특성(characteristic) 행렬은 0 행렬 또는 기설정된 기초 행렬(base matrix)의 순환 쉬프트 값을 나타내는 원소들로 구성되고, 상기 패리티 체크 행렬은 상기 상기 기설정된 기초 행렬의 순환 쉬프트 값을 나타내는 원소들에 대하여 상기 제1 리프팅 값에 기초한 모듈로(modulo) 연산을 수행함으로써 생성될 수 있다.
또한, 상기 기설정된 기초 행렬은 기설정된 크기의 단위 행렬(identity matrix)으로 구성될 수 있다.
또한, 레이트 매칭 방법은, 상기 목표 코드 블록의 길이, 상기 목표 부호율, 또는 상기 제1 리프팅 값 중 적어도 하나와 상기 정보 비트 시퀀스의 길이에 대한 정보를 수신단에 송신하는 단계를 더 포함할 수 있다.
또한, 레이트 매칭 방법은, 수신단으로부터 NACK (Negative Acknowledgement) 또는 DTX (Discontinuous Transmission)를 수신하는 경우, 상기 순환 버퍼의 증가된 리던던시 버전으로부터 상기 코드워드의 일부를 송신하는 단계를 더 포함할 수 있다.
또한, 정보 비트 시퀀스의 부호화는, 상기 정보 비트 시퀀스의 길이가 상기 패리티 체크 행렬의 크기에 대응하도록 기설정된 값의 비트 블록을 상기 정보 비트 시퀀스에 추가하는 단계; 상기 상기 정보 비트 시퀀스와 기설정된 값의 비트 블록을 상기 패리티 체크 행렬을 이용하여 부호화함으로써 상기 정보 블록과 상기 패리티 블록을 생성하는 단계; 및 상기 정보 블록으로부터 상기 상기 기설정된 값의 비트 블록에 대응하는 부분을 제거하는 단계를 포함할 수 있다.
상술한 과제를 해결하기 위한 본원의 무선 통신 시스템의 단말은, 신호를 송신하는 송수신기; 및 상기 송수신기를 제어하는 프로세서를 포함하고, 상기 프로세서는, 복수의 리프팅(lifting) 값들로부터 제1 리프팅 값을 선택하고, 상기 제1 리프팅 값을 이용하여 패리티 체크 행렬을 생성하고, 상기 패리티 체크 행렬을 이용하여 정보 비트 시퀀스를 부호화함으로써 정보 블록과 상기 정보 블록에 후속하는 패리티(parity) 블록을 포함하는 코드워드(codeword)를 생성하고, 상기 코드워드를 복수의 레던던시 버전(redundancy version)을 갖는 순환 버퍼(circular buffer)에 입력하며, 목표 부호율(code rate) 또는 목표 코드 블록의 길이에 대응하는 상기 코드워드의 적어도 일부를 상기 순환 버퍼로부터 순차적으로 출력함으로써 상기 코드워드의 적어도 일부를 송신하도록 구성되고, 상기 제1 리프팅 값은, 상기 복수의 리프팅 값들 중, 상기 코드워드의 길이가 상기 목표 코드 블록의 길이 이상이 되도록 하는 최소의 리프팅 값일 수 있다.
상술한 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명의 실시예들에 따르면 다음과 같은 효과가 있다.
본 발명의 QC LDPC 코드의 레이트 매칭 방법은 다양한 길이의 코드 블록을 지원할 수 있다.
또한, 본 발명의 QC LDPC 코드의 레이트 매칭 방법은 재송신을 통한 코딩 이득(coding gain)을 향상할 수 있다.
본 발명의 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 이하의 본 발명의 실시예들에 대한 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 발명을 실시함에 따른 의도하지 않은 효과들 역시 본 발명의 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되고, 첨부된 도면들은 본 발명에 대한 다양한 실시예들을 제공한다. 또한, 첨부된 도면들은 상세한 설명과 함께 본 발명의 실시 형태들을 설명하기 위해 사용된다.
도 1은 일 예시에 따른 부호화 과정을 도시한다.
도 2는 일 예시에 따른 운송 블록의 부호화 과정을 도시한다.
도 3은 일 예시에 따른 RSC (Recursive Systematic Convolutional) 부호화기를 도시한다.
도 4는 LTE 터보 부호화기(encoder)를 도시한다.
도 5는 RSC 부호화기에 따른 트렐리스(Trellis)의 일 예시를 도시한다.
도 6은 트렐리스 구조의 일 예시를 도시한다.
도 7은 일 예시에 따른 구조화된 패리티 체크 행렬을 도시한다.
도 8은 일 예시에 따른 모델 행렬(model matrix)을 도시한다.
도 9는 쉬프트 수에 따른 행렬의 변환을 설명하기 위한 도면이다.
도 10은 일 예시에 따른 LDPC 코드 복호화 방법의 흐름도이다.
도 11은 일 예시에 따른 이분 그래프(bipartite graph)를 도시한다.
도 12는 일 예시에 따른 LDPC 코드의 구조를 도시한다.
도 13은 일 예시에 따른 레이트 매칭의 개념도이다.
도 14는 일 예시에 따른 증분 레던던시 재송신의 개념도이다.
도 15는 LDPC 코드의 코드 블록의 구조도이다.
도 16은 일 실시예에 따른 특성 행렬을 도시한다.
도 17은 일 실시예에 따른 리프트 값 선택의 개념도이다.
도 18은 일 예시에 따른 고율 코드의 특성 행렬을 도시한다.
도 19는 일 예시에 따른 단일 패리티 체크 코드의 정보 부분의 특성 행렬을 도시한다.
도 20은 일 실시예에 따른 LDPC 코드의 레이트 매칭 방법의 흐름도이다..
도 21은 본 발명의 일 실시예에 따른 기지국 및 단말의 구성도이다.
이하의 기술은 CDMA(code division multiple access), FDMA(frequency division multiple access), TDMA(time division multiple access), OFDMA(orthogonal frequency division multiple access), SC-FDMA(single carrier frequency division multiple access) 등과 같은 다양한 무선 접속 시스템에 사용될 수 있다. CDMA는 UTRA(Universal Terrestrial Radio Access)나 CDMA2000과 같은 무선 기술(radio technology)로 구현될 수 있다. TDMA는 GSM(Global System for Mobile communications)/GPRS(General Packet Radio Service)/EDGE(Enhanced Data Rates for GSM Evolution)와 같은 무선 기술로 구현될 수 있다. OFDMA는 IEEE 802.11(Wi-Fi), IEEE 802.16(WiMAX), IEEE 802-20, E-UTRA(Evolved UTRA) 등과 같은 무선 기술로 구현될 수 있다. UTRA는 UMTS(Universal Mobile Telecommunications System)의 일부이다. 3GPP(3rd Generation Partnership Project) LTE(long term evolution)는 E-UTRA를 사용하는 E-UMTS(Evolved UMTS)의 일부로서 하향링크에서 OFDMA를 채용하고 상향링크에서 SC-FDMA를 채용한다. LTE-A(Advanced)는 3GPP LTE의 진화된 버전이다.
설명을 명확하게 하기 위해, 3GPP LTE/LTE-A를 위주로 기술하지만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 이하의 설명에서 사용되는 특정(特定) 용어들은 본 발명의 이해를 돕기 위해서 제공된 것이며, 이러한 특정 용어의 사용은 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다른 형태로 변경될 수 있다.
도 1은 일 예시에 따른 부호화 과정을 도시한다.
LTE 통신 시스템에서 이용하는 터보 코드를 포함하는 많은 채널 코드들에 도 1과 같은 부호화 과정이 적용될 수 있다. 이하에서는, 설명의 편의를 위하여 LTE 통신 시스템의 표준 문서에 따른 용어에 기초하여 부호화 과정을 설명한다.
도 1의 예시에서, 송신단은 운송 블록(Transport Block, TB)을 생성(S101)할 수 있다. 또한, 송신단은 운송 블록에 운송 블록에 대한 CRC 비트를 추가(S102)된다. 또한, 송신단은 CRC 비트가 추가된 운송 블록으로부터 코드 블록을 생성(S103)할 수 있다. 예를 들어, 송신단은 인코더의 입력 크기에 기초하여 운송 블록을 코드 블록으로 분할(segmentation)할 수 있다. 또한, 송신단은 분할된 각각의 코드 블록에 대하여 CRC 비트를 추가(S104)할 수 있다. 이 경우, 예를 들어, 코드 블록 및 코드 블록 CRC 비트의 크기는 6144 비트로 구성될 수도 있다. 송신단은 코드 블록과 CRC 비트로 구성된 블록 각각에 대하여 부호화 및 변조(S105)를 수행할 수 있다. 예를 들어, 상술한 바와 같이, 터보 코딩이 적용될 수도 있다.
복호화 과정은 도 1의 부호화 과정의 역순으로 수행될 수 있다. 예를 들어, 수신단은 각 부호화기에 대응하는 복호화기(decoder)를 이용하여 각 코드 블록 단위로 복호화를 수행하고, 최종적으로 하나의 운송 블록을 구성하여, 운송 블록의 CRC 통과여부를 확인할 수 있다.
예를 들어, 입력 심볼의 크기는 MAC(Media Access Control) 계층으로부터의 운송 블록(transport block, TB)의 크기와는 상이할 수 있다. 운송 블록의 크기가 터보 코드의 최대 입력 심볼 크기보다 큰 경우에는, 운송 블록은 복수의 코드 블록(code block, CB)들로 분할 될 수 있다. LTE 통신 시스템의 표준에 따를 경우, 코드 블록의 크기는 6144 비트에서 CRC (Cyclic Redundancy Check) 비트를 감산한 것과 동일할 수도 있다. 터보 코드의 입력 심볼은 코드 블록과 CRC를 포함하는 데이터 또는 운송 블록 (예를 들어, 운송 블록은 6144 비트 미만) 과 CRC를 포함하는 데이터로 정의될 수도 있다. CRC 비트는 6144 비트에 비하여 매우 작은 값(예를 들어, 최대 24 비트)이다. 따라서, 이하의 설명에 있어서는, 다르게 정의되지 않는 한, 코드 블록은 코드 블록 자체 또는 코드 블록과 대응하는 CRC 비트를 지칭할 수 있으며, 운송 블록은 운송 블록 자체 또는 운송 블록과 대응하는 CRC 비트를 지칭할 수 있다.
도 2는 일 예시에 따른 운송 블록의 부호화 과정을 도시한다.
도 2는 도 1과 관련하여 상술한 부호화 과정에 대응하는 운송 블록(201)의 부호화 과정을 도시한다. 먼저, 운송 블록(201)에 운송 블록 CRC(202)가 추가된다. 운송 블록 CRC(202)는 복호 과정에서 운송 블록(201)의 확인을 위하여 이용될 수 있다. 그 후에 운송 블록(201) 및 운송 블록 CRC(202)는 3개의 코드 블록(203)들로 분할 된다. 본 실시예에서는 3 개의 코드 블록(203)들로 분할되었으나, 운송 블록(201)은 부호화기(205)의 입력 크기에 기초하여 복수의 코드블록들로 분할될 수 있다.
코드 블록(203) 각각에는 코드 블록 CRC(204)가 추가된다. 코드 블록 CRC(204)는 수신단에서 코드 블록(203)의 확인을 위하여 이용될 수 있다. 코드 블록(203)과 코드 블록 CRC(204)은 부호화기(205) 및 변조기(206)를 거쳐 부호화될 수 있다.
도 3은 일 예시에 따른 RSC (Recursive Systematic Convolutional) 부호화기를 도시한다.
도 3의 RSC 부호화기(300)는 터보 코딩에 이용될 수 있다. 도 3에서, m은 입력 데이터를 나타내며, C1은 시스테매틱(systematic) 비트열, C2는 부호화된(coded) 비트열을 나타낸다. 여기서, RSC 부호화기(300)는 1/2 코드율(code rate)을 갖는다.
RSC 부호화기(300)는 비재귀적(nonrecursive)-비-시스테매틱(non-systematic) 콘볼루셔널(convoluational) 부호화기의 입력에 부호화된 출력을 피드백함으로써 구성될 수 있다. 도 3의 실시예에서 부호화기(300)는 2개의 지연기(301, 302)들을 포함한다. 지연기(301, 302)의 값 D는 코딩 방식(coding scheme)에 따라서 결정될 수 있다. 지연기(301, 302)는 메모리 또는 쉬프트 레지스터(shift register)로 구성될 수 있다.
도 4는 LTE 터보 부호화기(encoder)를 도시한다.
LTE 터보 부호화기(400)의 코딩 방식(scheme)은 2개의 8-상태 요소 부호화기(410, 420)들(constituent encoders)과 하나의 터보 코드 내부 인버리버(internal interleaver)(430)를 갖는 병렬 연접 컨벌루션 코드(Parallel Concatenated Convolutional Code, PCCC)이다.
도 4에서, 터보 부호화기(400)은 제1 요소 부호화기(constituent encoder)(410), 제2 요소 부호화기(420), 및 터보 코드 내부 인터리버(internal interleaver)(430)로 구성된다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 8-상태(state) 요소 부호화기들이다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 각각 도 3의 RSC 부호화기와 유사한 구조로 구성된다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 각각 3개의 지연기(411, 412, 413, 421, 422, 423)를 포함한다.
도 4에서, D는 코딩 방식(coding scheme)에 따라서 결정되는 값이다. ck는 터보 부호화기(400)로의 입력이다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)로부터의 출력은 각각 zk와 z'k으로 표시된다(denoted). 터보 코드 내부 인터리버(430)로부터 출력되는 값은 c'k로 표시된다. 일반적으로, 지연기(411,412,413,421,42,423)는 입력된 값을 1 클록씩 지연시킬 수 있다. 그러나, 지연기(411,412,413,421,42,423)는 내부 설정에 따라 1 클록 이상 동안 입력된 값을 지연시키도록 구성될 수 있다. 지연기(411,412,413,421,42,423)는 쉬프트 레지스터(shift register)로 구성될 수 있으며, 기설정된 클록만큼 입력된 비트를 지연시킨 뒤 입력된 비트를 다음 지연기(411,412,413,421,42,423)로 출력하도록 구성될 수 있다.
터보 코드 내부 인터리버(430)는 무선 채널로의 신호 송신시 발생할 수 있는 버스트 오류(burst error)의 영향을 감소시킬 수 있다. 예를 들어, 터보 코드 내부 인터리버(430)는 QPP(Quadratic Polynomial Permutation) 인터리버일 수도 있다.
터보 코드는 고성능 순방향 오류 정정 (forward error correction, FEC) 코드로서, LTE 통신 시스템에서 이용되고 있다. 예를 들어, 터보 코드에 의하여 코딩된 데이터 블록은 3개의 서브블록들로 구성될 수도 있다. 하나의 서브블록은 m 비트의 페이로드(payload) 데이터에 대응할 수 있다. 다른 서브블록은, RSC(recursive systematic convolution) 코드를 이용하여 계산된, 페이로드에 대한 n/2 비트의 패리티(parity) 비트들로 구성될 수 있다. 또한, 나머지 서브 블록은 RSC 코드를 이용하여 계산된, 페이로드 데이터의 퍼뮤테이션(permutation)에 대한 n/2 비트의 패리티 비트들로 구성될 수 있다. 예를 들어, 상술한 퍼뮤테이션은 인터리버(interleaver)에 의하여 수행될 수 있다. 따라서, 페이로드와 함께 서로 상이한 패리티 비트의 2개의 서브블록들이 하나의 블록으로서 구성될 수 있다. 예를 들어, m이 n/2와 동일한 경우, 하나의 블록은 1/3의 부호율(code rate)을 갖는다.
제1 요소 부호화기(410)에서, 입력 ck가 부호화된 비트 zk에 도달하는 과정은 두 개의 경로로 구분될 수 있다. 두 개의 경로는 입력단으로부터 출력단으로 출력 피드백 없이 연결된 제1 경로와 입력단으로부터 다시 입력단으로 피드백되는 제2 경로이다.
제1 경로에서, 입력 ck, 지연기(411)을 거친 입력 ck, 및 지연기들(411, 412, 및 413)을 거친 입력 ck가 출력단에 인가된다. 제1 경로에 대한 입력단 출력단 사이의 관계는 다항식으로 표현될 수 있다. 제1 경로에 대한 다항식은 순방향 생성기 다항식(forward generator polynomial)으로 호칭되고, 하기의 수학식의 g1과 같이 표현될 수 있다.
Figure pct00001
한편, 제2 경로에서, 입력 ck, 지연기들(411 및 412)을 거친 입력 ck, 및 지연기들(411, 412, 및 413)을 거친 입력 ck가 입력단에 피드백된다. 제2 경로에 대한 다항식은 재귀적 생성기 다항식(recursive generator polynomial)으로 호칭되고, 하기의 수학식의 g0와 같이 표현될 수 있다.
Figure pct00002
상기 수학식 1 및 2에서, “+”는 배타적 논리합(exclusive OR, XOR)을 의미하며, 1은 입력이 0번의 지연을 거침을 의미한다. 또한, Dn은 입력이 n번의 지연을 거침을 의미한다.
도 5는 RSC 부호화기에 따른 트렐리스(Trellis)의 일 예시를 도시한다.
도 5는 도 3에 도시된 RSC 부호화기의 트렐리스의 구성을 도시한다. 도 5에서 Si는 i번째 입력 데이터의 상태(state)를 나타낸다. 도 5에서, 각 원은 각 노드를 나타낸다. 아울러, 각 노드들 사이에 이어진 선은 브랜치(branch)를 의미한다. 실선의 브랜치는 입력값 1에 대한 브랜치를, 점선의 브랜치는 입력값 0에 대한 브랜치를 의미한다. 브랜치 상의 값은 m/C1C2 (입력값/시스테매틱 비트, 부호화된 비트)로 표시된다. 또한, 인코더의 메모리의 개수에 지수적으로 비례하는 상태를 가질 수 있다. 예를 들어, 인코더가 a개의 메모리를 포함하는 경우, 2a개의 상태가 트렐리스에 포함될 수 있다.
트렐리스는 2개의 상태 사이에서 가능한 부호기의 상태 전이를 도시하는 상태 기계(state machine)이다. RSC 부호화기와 같은 컨볼루션 부호화기는 트렐리스 다이어그램(diagram)에 따라서 부호화를 수행할 수 있다. RSC 부호화기에 의하여 부호화된 코드워드는 트렐리스 구조에 기반한 알고리즘에 따라서 복호화될 수 있다. 예를 들어, 비터비(Viterbi) 또는 BCJR(Bahl, Cocke, Jelinek and Raviv) 알고리즘이 이용될 수 있다.
도 6은 트렐리스 구조의 일 예시를 도시한다.
도 6에서, n은 코드워드(codeword)의 길이를 나타낸다. 통상적으로, 추가적인 비트들을 입력 시퀀스 뒤에 추가함으로써, 트렐리스가 종료(terminated)될 수 있다. 일반적으로 0의 시퀀스로 구성된 시퀀스는 테일 비트(tail bit)로 호칭된다. 테일 비트는 트렐리스의 한 상태의 노드들이 0 값을 가지도록 하여 트렐리스를 종료시킨다.
도 6에서, 코드워드의 길이는 입력 데이터의 길이 k 및 테일 비트의 길이 t를 고려하여 결정될 수 있다. 예를 들어, 코드율이 R인 경우, 코드워드의 길이 n은 (k+t)/R의 값을 가질 수 있다. 일반적으로, 테일 비트의 길이 t는 부호화기의 모든 지연기(예를 들어, 메모리)를 리셋할 수 있는 길이로 결정될 수 있다. 예를 들어, 도 3의 RSC 부호화기는 총 2 비트의 테일 비트를 사용할 수 있다. 또한, 도 4와 같은 LTE 통신의 터보 부호화기는 3 비트의 테일 비트를 사용할 수 있다.
테일 비트는 입력 데이터의 길이에 비하여 상대적으로 짧은 길이를 갖는다. 상술한 바와 같이 코드워드의 길이는 테일 비트의 길이와 연관되기 때문에, 코드워드의 길이가 한정된 경우에 테일 비트로 인한 코드율 손실이 발생할 수 있다. 그러나, 테일 비트로 인한 코드율 손실에도 불구하고, 테일 비트를 이용한 트렐리스 종료가 널리 이용되고 있다. 계산의 복잡도가 낮고 오류 정정 성능이 우수하기 때문이다.
펑쳐링(puncturing) 코드는 코드워드 중 일부를 펑쳐링하는 방식이다. 펑쳐링 코드에서, 코드워드 중 일부가 펑쳐링됨으로써 일부 코드워드가 송신되지 않는다. 예를 들어, 테일 비트의 추가로 인한 코드율 손실을 감소시키기 위하여 펑쳐링 코드가 이용될 수 있다. 이 경우, 수신단은 입력 데이터의 길이 k와 테일 비트의 길이 t의 합에 대응하는 트렐리스를 이용하여 복호를 수행할 수 있다. 즉, 수신단은 펑쳐링되지 않은 코드워드를 수신한 것으로 가정하고 복호를 수행할 수 있다. 이 경우, 수신단은 펑쳐링된 비트(즉, 송신단에서 송신되지 않은 비트)에 대응하는 노드로부터의 브랜치에 대하여는 입력값이 없는 것으로 간주할 수 있다. 즉, 해당 노드의 브랜치들에 대하여 입력 데이터는 동일한 확률로 0 또는 1로 가정된다.
도 1과 관련하여 상술한 바와 같이, 코드블록에 대한 CRC가 코드블록에 추가된다. CRC는 송신하려는 데이터를 기설정된 체크값을 제수로 사용하여 나눈 후, 도출되는 나머지로서 결정될 수 있다. CRC는 일반적으로 송신 데이터의 끝에 추가될 수 있다. 수신단은 수신 데이터를 기설정된 체크 값으로 나눈 나머지를 CRC와 비교하거나, CRC를 포함한 전체 수신 데이터에 대하여 체크 값으로 나눈 나머지가 0인지를 판단할 수 있다.
운송 블록의 크기가 6144 비트인 경우, CRC의 크기는 최대 24 비트로 구성될 수 있다. 따라서, CRC 비트를 제외한 나머지 비트가 코드 블록의 크기로 결정된다.
수신단은 복호화를 각 코드블록 단위로 수행할 수 있다. 그 후, 수신단은 코드블록으로부터 운송블록을 구성하고, 운송블록에 대한 CRC를 확인함으로써 복호 성공 여부를 판단할 수 있다. 현재의 LTE 시스템에서, 코드블록 CRC는 빠른 복호화 종료(early decoding termination)를 위하여 이용된다. 예를 들어, 하나의 코드블록에 대한 CRC 체크가 실패하는 경우, 수신단은 나머지 코드블록들을 복호화하지 않고 NACK (Negative ACKnowledgement)을 송신단에 송신할 수 있다.
NACK이 수신되는 경우, 송신단은 송신 데이터의 적어도 일부를 재송신할 수 있다. 예를 들어, 송신단은 운송블록 또는 하나 이상의 코드 블록을 재송신할 수도 있다. 예를 들어, 운송블록 전체를 재송신하는 경우, 재송신을 위하여 무선 자원이 과다하게 소모될 수 있다. 또한, 예를 들어, 수신단에서 코드블록 CRC 실패로 인한 NACK이 발생하는 경우, 수신단은 CRC 실패가 발생한 코드블록의 정보(예를 들어, 코드블록의 인덱스)를 송신단에 송신할 수 있다. 또한, 송신단은 코드블록의 정보를 이용하여 CRC 실패가 발생한 코드블록만을 전송하여 무선 자원 효율을 증가시킬 수도 있다. 그러나, 코드블록의 개수가 증가되는 경우, 코드블록의 정보(예를 들어, 코드블록의 인덱스)를 피드백하기 위한 데이터 양이 증가하게 된다.
LTE 통신 시스템에서, 수신단은 ACK/NACK 신호를 이용하여 데이터 수신 성공 여부를 송신단에 알려줄 수 있다. FDD(Frequency Division Duplex)의 경우, i번째 서브프레임에서 수신된 데이터에 대한 ACK/NACK이 i+4번째 서브프레임에서 송신된다. i+4번째 서브프레임에서 NACK이 수신되는 경우, 재전송은 i+8번째 서브프레임에서 수행될 수 있다. 이는, 운송블록을 처리하기 위한 시간과 ACK/NACK 생성을 위한 시간을 고려한 것이다. 운송블록의 처리를 위한 채널 코드 처리가 많은 시간을 소요하기 때문이다. TDD(Time Division Duplex)의 경우, 운송블록의 처리와 ACK/NACK 생성을 위한 시간과 상향링크 서브프레임 할당(예를 들어, TDD 상향링크/하향링크 설정)에 기초하여 ACK/NACK 및 재전송 서브프레임이 결정될 수 있다. 또한, ACK/NACK 번들링(bundling) 및 멀티플렉싱이 이용될 수 있다.
상술한 바와 같이, 터보 코드는 일정 SNR을 넘어서면 더 이상의 오류율 개선이 미미하다. 터보 코드의 대안으로서, LDPC (Low-Density Parity-Check) 코드가 제안되고 있다. LDPC 코드는 선형 블록 코드(linear block code)로서, IEEE 802.11n, 802.11ac 및 디지털 비디오 브로드캐스팅(Digital Video Broadcasting, DVB)에서 이용된다. LDPC 코드는 생성 행렬(generation matrix)과 패리티 검사 행렬(parity check matrix)로 구성될 수 있다. LDPC 코드에서, 데이터는 메시지 비트들(message bits)과 생성 행렬에 대한 곱 연산을 통하여 부호화될 수 있다. 일반적으로 LDPC 코드를 이용하는 통신 표준에서는, 생성 행렬 대신에 패리티 검사 행렬이 이용될 수 있다. 예를 들어, 패리티 검사 행렬을 이용하여 데이터의 부호화가 수행될 수 있다.
선형 블록 코드는 생성행렬 G 또는 패리티 체크 행렬 H에 기초하여 생성될 수 있다. 선형 블록 코드는 모든 코드워드 c에 대하여, Hct가 0의 값을 갖도록 코드가 구성된다. LDPC 코드 또한, 다른 선형 블록 코드와 동일하게, 패리티 검사 행렬 H와 코드워드 c의 곱이 '0'이 되는지를 확인함으로써 수행될 수 있다. 예를 들어, 코드워드 c의 전치행렬과 패리티 검사 행렬에 대한 곱(즉, Hct)이 0인지를 판단함으로써 LDPC 코드의 복호화가 수행될 수 있다.
LDPC 코드에 있어서, 패리티 체크 행렬의 원소는 대부분 0으로 이루어지고, 0이 아닌 원소의 수는 코드의 길이에 비하여 적은 수를 가진다. 따라서, LDPC 부호는 확률에 기초한 반복적 복호가 가능하다. 초기에 제안된 LDPC 부호에서, 패리티 체크 행렬을 비체계적(non-systematic) 형태로 정의되고, 패리티 체크 행렬의 행(row)과 열(column)에 균일하게 적은 웨이트(weight)가 적용되었다. 웨이트는 행 또는 열에 포함된 1의 개수를 의미할 수 있다.
상술한 바와 같이, LDPC 코드의 패리티 체크 행렬 H 상에 0이 아닌 원소의 밀도가 낮다. 따라서, LDPC 코드는 낮은 복호 복잡도를 가지면서도 섀넌(Shannon)의 이론적 한계에 근접하는 성능을 갖는다. 이러한 LDPC 코드의 높은 오류 정정 성능과 낮은 복호 복잡도로 인하여, LDPC 코드는 고속 무선 통신에 적합한 특성을 갖는다.
이하에서, 구조화된(structured) LDPC 코드에 대하여 설명된다.
상술한 바와 같이, LDPC 코드의 생성을 위하여 패리티 체크 행렬 H가 이용될 수 있다. H 행렬은 많은 0과 적은 수의 1을 포함한다. H 행렬의 크기는 105 비트 이상의 크기를 가질 수 있으며, H 행렬을 표현하기 위하여 많은 메모리가 소모될 수 있다. 구조화된 LDPC 코드에서, H 행렬의 원소들은, 도 7에 도시된 바와 같이, 일정한 크기의 서브 블록(sub-block)들로 표현될 수 있다. 도 7에서, 행렬 H의 각각의 요소들은 하나의 서브블록을 나타낸다.
IEEE 802.16e 표준 문서에서는, 서브 블록을 하나의 정수 인덱스(index)로 표시함으로써, H 행렬을 표현하기 위한 메모리의 크기를 감소시킬 수 있다. 각각의 서브 블록은, 예를 들어, 일정한 크기의 퍼뮤테이션 행렬(permutation matrix)일 수도 있다.
도 8은 일 예시에 따른 모델 행렬(model matrix)을 도시한다.
예를 들어, IEEE 802.16e 표준 문서를 참조하면, 코드워드의 크기가 2304이고 부호율(code rate)이 2/3인 경우, LDPC 코드 부호화/복호화를 위하여 사용되는 모델 행렬은 도 8과 같다. 모델 행렬은 이하에서 설명되는 적어도 하나의 서브 블록으로 구성된 패리티 검사 행렬을 의미할 수 있다. 또한, 서브 블록은, 이하의 설명에 있어서, 쉬프트 수(shift number)로 지칭될 수 있다. 모델 행렬은 후술하는 방법에 기초하여 패리티 검사 행렬로 확장될 수 있다. 따라서, 특정한 모델 행렬에 기초한 부호화 및 복호화는 해당 모델 행렬의 확장으로부터 생성된 패리티 검사 행렬에 기초한 부호화 및 복호화를 의미한다.
도 8에서, 인덱스 '-1'은 기설정된 크기의 영 행렬(zero matrix)을 나타낸다. 또한, 인덱스 '0'은 기설정된 크기의 단위 행렬(identity matrix)을 나타낸다. '-1' 및 '0'을 제외한 양의 정수의 인덱스는 쉬프트 수를 나타낸다. 예를 들어, '1'의 인덱스로 표현되는 서브 블록은 단위 행렬으로부터 특정한 방향으로 1회 쉬프트된 행렬을 의미할 수 있다.
도 9는 쉬프트 수에 따른 행렬의 변환을 설명하기 위한 도면이다.
예를 들어, 도 9는 서브 블록의 크기가 4행 및 4열을 갖는 경우를 도시한다. 도 9에서, 서브 블록은 단위 행렬으로부터 우측으로 3회 쉬프트 된다. 이 경우, 구조화된 LDPC의 코드의 패리티 체크 행렬은 '3'의 정수 인덱스를 이용하여 서브 블록을 표시할 수 있다.
일반적으로, LDPC 코드의 부호화는 패리티 체크 행렬 H로부터 생성 행렬(Generation Matrix) G를 생성하고, 생성 행렬을 이용하여 정보 비트를 부호화함으로써 수행될 수 있다. 생성 행렬 G의 생성을 위하여, 패리티 체크 행렬 H에 대하여 가우스 소거(Gaussian Reduction)를 수행하여 [PT : I] 형태의 행렬을 구성한다. 정보 비트의 수가 k이고 부호화된 코드워드의 크기가 n인 경우, 행렬 P는 행의 개수가 k이고 열의 개수가 n-k인 행렬이고, I는 크기가 k인 단위 행렬이다.
패리티 체크 행렬 H가 [PT : I] 의 형태를 갖는 경우, 생성 행렬 G는 [I : PT]의 형태를 갖는다. 크기 k비트의 정보 비트가 부호화되는 경우, 부호화된 정보 비트는 1행 k열의 행렬 x로 표현될 수 있다. 이 경우, 코드워드 c는 xG이고, xG는 [x : xP]의 형태를 갖는다. 여기서, x는 정보 부분(또는 시스테매틱 부분(systematic part))을 나타내고, xP는 패리티 부분(parity part)을 나타낸다.
또한, 가우스 소거를 이용하지 않고, H 행렬을 특수한 구조로 설계함으로써, 행렬 G를 유도하지 않고 H 행렬로부터 직접 정보 비트를 부호화할 수도 있다. 상술한 H 행렬과 G 행렬의 구조로부터, 행렬 G와 행렬 H의 전치 행렬의 곱은 0의 값을 갖는다. 이러한 특징과 상술한 정보 비트와 코드워드 사이의 관계를 이용하면, 정보 비트의 뒤에 패리티 비트를 추가함으로써 코드워드가 획득될 수 있다.
도 10은 일 예시에 따른 LDPC 코드 복호화 방법의 흐름도이다.
통신 시스템에서, 부호화된 데이터는 무선 채널을 통과하는 과정에서 잡음을 포함하게 된다. 따라서, 코드워드 c는 수신단에서 잡음을 포함하는 코드워드 c'으로 표현된다. 수신단은 수신신호에 대하여 역다중화 및 복조(demultiplexing and demodulation)를 수행(S1000)하고, 복호 파라미터들을 초기화(S1005)한다. 수신단은 체크 노드(check node)와 변수 노드(variable)를 갱신(S1010, S1015)하고, 신드롬 체크를 수행(S1020)한다. 즉, c'HT가 0인지를 확인함으로써, 복호화 절차가 종료될 수 있다. c'HT가 0인 경우, c'에서 처음 k개의 비트가 정보 비트x로 결정될 수 있다. 만약 c'HT가 0이 아닌 경우, 합곱(sum-product) 알고리즘 등의 복호화 기법에 기초하여 c'HT가 0을 만족하는 c'을 찾음으로써 정보 비트x가 복구될 수 있다.
도 11은 일 예시에 따른 이진 그래프(bipartite graph)를 도시한다.
도 11에서, 좌측의 노드들(v0, v1, …, v11)은 변수 노드(variable node)들을 나타내며, 우측의 노드들(c1, c2, …, c6)은 체크 노드들을 나타낸다. 도 11의 예시에서, 설명을 위하여 변수 노드 v0와 체크 노드 c1을 중심으로 이진 그래프가 도시되었다. 도 11의 이진 그래프의 연결선은 에지(edge)로 호칭될 수 있다. 도 11의 이진 그래프는 Hct로부터 생성될 수 있다. 따라서, 도 11에서, 변수 노드 v0로부터의 에지는 패리티 체크 행렬 H의 1열에 대응하고, 체크 노드 c1으로부터의 에지는 행렬 H의 1행에 대응한다.
상술한 바와 같이, 복호가 성공되기 위하여는, 패리티 체크 행렬H와 코드워드 행렬c의 전치행렬의 곱이 '0'값을 가져야 한다. 따라서, 하나의 체크 노드에 연결된 변수 노드들의 값이 0이어야 한다. 따라서, 도 11의 경우, 체크 노드 c1에 연결된 변수 노드들(v0, v1, v4, v6, v9, v11)의 값의 배타적 논리합(exclusive OR, XOR)의 값이 '0'이어야 한다. 신드롬 체크(syndrome check)는, 각 체크 노드에 연결된 변수 노드들의 값이 배타적 논리합의 값이 0인지를 확인하는 것을 의미한다.
이하에서, QC (Quasi-Cyclic) LDPC 코드에 대하여 설명한다.
LDPC 코드의 우수한 성능을 획득하기 위하여, 패리티 체크 행렬(또는 생성 행렬)이 임의적으로 구성될 수 있다. 또한, LDPC 코드의 성능은 블록의 길이가 증가함에 따라서 향상될 수 있다. 또한, 복호에 있어서, 최적(optimal) 복호 방법을 통하여 LDPC 코드의 성능이 향상될 수 있다. 그러나, 최적 복호의 복호 복잡성으로 인하여, LDPC 코드의 복호를 위하여 신뢰 전파(belief propagation) 알고리즘이 이용된다. 또한, 임의적으로 생성된 LDPC 코드의 패리티 체크 행렬은 우수한 성능을 가지나, 그 구현과 표현이 매우 복잡하다. 따라서, 상술한 바와 같은 구조화된 LDPC 코드가 널리 사용된다. 이러한 구조화된 LDPC 코드로서, QC LDPC 코드가 널리 사용된다.
QC-LDPC 코드는 Q×Q 크기를 갖는 0행렬과 Q×Q 크기를 갖는 순환순열 행렬(Circulant Permutation Matrix, CPM)으로 구성된다. 순환순열행렬은Pa는 Q×Q 크기의 단위 행렬(identity matrix)을 순환이동 값 a만큼 순환 이동시킨 형태(도 9 참조)를 갖는다. 예를 들어, 도 7에 도시된 바와 같이, 패리티 체크 행렬(H)은 (mb+1)×(nb+1) 개의 순환순열행렬들로 구성될 수 있다. 상술한 바와 같이, 순환이동 값 0은 단위 행렬을, -1은 0행렬을 나타낸다. 또한, 패리티 체크 행렬은, 도 8에 도시된 바와 같이, 순환이동 값들의 행렬로 표현될 수도 있다. 여기서 각각의 순환 이동의 값은 -1 이상 Q-1 이하의 값을 갖도록 설정될 수 있다. 도 8과 같이 순환이동의 값으로 구성된 행렬은 순환이동 행렬 또는 특성 행렬(characteristic matrix)으로 호칭될 수 있다.
도 12는 일 예시에 따른 LDPC 코드의 구조를 도시한다.
이하의 실시예에 있어서, 다-에지(multi-edge) QC LDPC 코드가 이용될 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 다-에지 QC LDPC 코드는 QC-IRS(Irregular Repeat Accumulation)와 유사한 고율 코드(high rate code)와 단일 패리티 체크 코드가 연접된 구조를 가질 수 있다. 예를 들어, 다-에지 QC-LDPC 코드의 패리티 체크 행렬(H)은 하기와 같은 형태로 정의될 수 있다.
Figure pct00003
위 수식에서, A는 QC-IRA와 유사한 구조를 갖는 고율 코드를 나타낸다. 0는 0 행렬을 나타낸다. 또한, C와 I는 단일(single) 패리티 체크 코드의 정보와 패리티를 각각 나타낸다. 도 12에서, 0은 단위 행렬을, -1은0 행렬을 나타낸다.
원하는 크기의 QC LDPC 코드의 구성을 위하여, 리프팅(lifting) 동작이 수행될 수 있다. 리프팅은 기설정된 패리티 체크 행렬으로부터 원하는 크기의 패리티 체크 행렬을 획득하기 위하여 이용된다. 리프팅 크기를 변경함으로써 다양한 코드 길이가 지원될 수 있다. 예를 들어, 플로어(floor) 리프팅 또는 모듈로(modulo) 리프팅이 이용될 수 있다. 예를 들어, 모듈로 리프팅에 따른 패리티 체크 행렬은 하기의 수식과 같이 획득될 수 있다.
Figure pct00004
위 수학식에서, Q는 리프팅 크기를 나타낸다. 또한, aij는 기설정된 패리티 체크 행렬의 i행 j열의 쉬프트 값을 나타낸다 (도 8 참조). 또한, MOD Q는 Q값에 기초한 모듈로 연산을 나타낸다. 즉, 기설정된 패리티 체크 행렬의 순환 이동 행렬에서, 0행렬에 대응하는 값들은 유지되고, 나머지 순환 이동 값들에 대하여는 리프팅 크기 Q에 기초한 모듈로 연산이 수행된다. 따라서, 순환 이동 행렬의 쉬프트 값이 -1 이상 Q-1이하의 값들로 변환된다.
도 13은 일 예시에 따른 레이트 매칭의 개념도이다.
실질적으로 송신될 수 있는 데이터 비트의 길이는 이용가능한 물리 자원의 크기에 기초하여 결정될 수 있다. 따라서, 레이트 매칭을 통하여 이용가능한 물리 자원의 크기에 대응하는 부호율(code rate)을 갖는 코드워드가 생성될 수 있다. 예를 들어, 레이트 매칭을 위하여 쇼트닝(shortening) 기법 또는 펑쳐링(puncturing) 기법이 이용될 수 있다. 쇼트닝 기법은, 예를 들어, 코드워드의 정보 부분의 일부를 제거함으로써 수행될 수 있다. 정보 비트의 일부가 줄어들기 때문에, 쇼트닝 기법에 의하여 부호율이 감소될 수 있다. 펑쳐링 기법은, 예를 들어, 코드워드의 패리티의 적어도 일부를 펑쳐링함으로써 수행될 수 있다. 펑쳐링의 경우, 정보 비트의 비율이 증가하기 때문에 부호율이 증가될 수 있다. 따라서, 이론적으로, 쇼트닝과 펑쳐링의 조합을 통하여 임의의 부호율에 대응하는 코드워드가 생성될 수 있다.
쇼트닝 및 펑쳐링의 성능은 쇼트닝 또는 펑쳐링되는 비트의 순서에 따라 결정될 수도 있다. 그러나, QC LDPC 코드의 경우, Q×Q 단위 블록 내에서의 비트 펑쳐링의 순서는 성능에 영향을 주지 않는다. 따라서, 패리티 블록에 대한 리프팅 사이즈(Q) 단위의 인터리빙이 수행된 후, 펑쳐링은 패리티 비트의 마지막 부분으로부터 수행될 수 있다. 또한, 쇼트닝은 정보 비트의 마지막 부분으로부터 수행될 수 있다.
한편, 부호화된 LDPC 코드의 길이보다 물리 자원의 크기가 큰 경우, 반복기법을 통하여 레이트 매칭이 수행될 수 있다.
도 13을 참조하여, 먼저, 송신하고자 하는 정보 비트를 포함하는 정보 블록이 생성(S1301)된다. 코드 블록의 크기가 LDPC 정보부분의 길이보다 작은 경우, 부호화 전에 0 비트 정보가 정보 블록의 뒤에 추가될 수 있다. 도 13의 예시에서, 추후의 쇼트닝을 위하여, 정보 블록의 뒤에 0 비트 블록이 삽입(S1302)된다. 그 후, 정보 블록과 0 비트 블록에 대하여 LDPC 코드에 기초한 부호화를 수행함으로써 패리티 블록을 포함하는 코드워드가 생성(S1303)될 수 있다. 단계 S1303에서, 정보 블록과 0 비트 블록은 LDPC 코드의 정보 부분에 대응하고, 패리티 블록은 LDPC 코드의 패리티 부분에 대응할 수 있다.
상술한 바와 같이, 레이트 매칭을 위하여 쇼트닝 기법이 적용될 수 있다. 이 경우, 기삽입된 0 비트 블록이 제거(S1304)될 수 있다. 또한, 후술하는 펑쳐링을 위하여, 패리티 블록에 대하여 리프팅 사이즈 단위의 인터리빙(또는 퍼뮤테이션(permutation))이 수행될 수 있다. 또한, 레이트 매칭을 위하여, 패리티 블록의 마지막 부분이 펑쳐링될 수 있다 (S1305).
도 14는 일 예시에 따른 증분 레던던시 재송신의 개념도이다.
레이트 매칭을 위하여, 순환 버퍼(circular buffer)가 이용될 수 있다. 예를 들어, LTE 터보 코드에 있어서, 순환 버퍼에는 시스테매틱(systematic) 비트-패리티 비트의 순서로 데이터가 기록된다. 예를 들어, LTE 터보 코드에 있어서, 순환 버퍼에 대하여 4개의 리던던시 버전(redundancy version)이 설정될 수 있다. HARQ(Hybrid Automatic Repeat reQeust)는 LTE에서의 오류 정정 메커니즘이다. 송신된 패킷은 일정 지연 후에 수신단에 수신된다. 수신단은 ACK 또는 NACK을 생성하여 송신단에 송신한다. NACK이 송신되는 경우, 요청된 패킷은 재송신된다. NACK이 수신되는 경우, 송신단은 리던던시 버전의 위치에 기초하여 판독된 비트들을 매 송신마다 송신할 수 있다. 예를 들어, 리던던시 버전 0은 순환 버퍼의 시작 위치를 지시할 수 있다. 또한, 리던던시 버전 1, 2, 및 3은 리던던시 버전 0에 후속하는 순환 버퍼의 위치를 지시할 수 있다. 재송신의 과정에서, 리던던시 버전은 점차 증가한다. 따라서, 재송신의 과정이 진행함에 따라서, 재송신 내의 시스테매틱 비트가 감소하고 패리티 비트가 증가한다.
증분 리던던시(Incremental Redundancy, IR)의 이득을 최대로 하기 위하여, 재전송에 가능한 많은 비트가 전송될 필요가 있다. 예를 들어, 부호화 이득(coding gain)이 반복 이득(repetition gain)보다 크기 때문에, 펑쳐링된 패리티 비트를 재송신함으로써 IR 이득이 최대화될 수 있다. 예를 들어, HARQ 재송신을 위하여 추가적으로 송신할 패리티가 없는 경우, 이전 송신에서 송신된 정보 비트 및/또는 패리티 비트가 다시 송신될 수 있다.
도 14를 참조하여, 첫 번째 송신에서 정보 블록과 일부가 펑쳐링된 패리티 블록(P1)이 송신된다. 그 후, 두 번째 송신(재송신)에서, 펑쳐링된 패리티 블록(P2)과 정보 블록의 적어도 일부가 송신될 수 있다. 즉, 재송신을 위한 자원의 크기보다 펑쳐링된 패리티 블록(P2)의 크기가 작기 때문에, 이전 송신에서 송신된 정보 블록의 일부가 함께 송신될 수 있다. 예를 들어, 펑쳐링을 통하여, 첫 번째 송신에서 고율(high rate)의 데이터가 송신될 수 있다. 예를 들어, 수신단에서 복호에 실패한 경우, 재송신에서는 보다 낮은 레이트를 갖는 데이터를 재송신함으로써 복호가 시도될 수 있다.
도 15는 LDPC 코드의 코드 블록의 구조도이다.
도 15에서, 정보 부분과 패리티 1 부분은 하기의 Ha와 같이 표현될 수 있다.
Figure pct00005
위 수식에서, H1은 정보 부분을, H2는 패리티 부분을 나타낸다. 여기서 부호화되는 메시지m은 {m(0), m(1), … , m(K-1)}으로 표현될 수 있다.
Figure pct00006
위 수식에서, H1(i, j)는 H1의 i행 j열에 대응하는 Q×Q 서브-행렬을 나타낸다. 또한, m(j)는 정보 비트의 j번째 1×Q 서브-시퀀스(sub-sequence)를 나타낸다. 또한, K는 H1의 Q단위 열의 수를 나타낸다. 또한, M1은 H2의 Q 단위 열의 수를 나타낸다. 패리티 1은 {p(0), p(1), ... , p(M1-1)}으로 표현될 수 있다. 여기서, p(i)는 패리티 1의 i번째 1×Q 서브-시퀀스를 나타낸다.
도 15에서, 패리티 1의 a, b, 및 c는 임의의 순환 값을 나타낸다. H2의 디그리(degree) 3 열에서의 순환 값 a, b, 및 c 가운데 2개의 값은 같은 값으로 설정된다. 예를 들어, b와 c가 동일하고, a는 b 및 c와 상이한 값으로 설정될 수 있다.
Figure pct00007
위 수식에서, pa(M1-1)은 p(M1-1)을 a만큼 우-순환 이동(right circular shift)시킨 것을 의미한다. QC-IRA와 유사한 패리티 구조와 디그리-3 변수 노드들로 인하여, 위 수학식 7로부터 p(M1-1)이 계산될 수 있다.
예를 들어, a와 b가 동일하고, c가 a 및 b와 상이한 값으로 설정된 경우, 하기의 수학식이 이용될 수 있다.
Figure pct00008
또한, 예를 들어, a와 c가 동일하고, b가 a 및 c와 상이한 값으로 설정된 경우, 하기의 수학식이 이용될 수 있다.
Figure pct00009
나머지 부분들은 패리티의 이중 대각(dual diagonal) 특성에 기초하여 역방향 또는 순방향으로 계산될 수 있다. 예를 들어, 패리티 1은 하기의 수학식에 따라서 계산될 수 있다.
Figure pct00010
위 수식에 기재된 바와 같이, p(1)은 p(M1-1)으로부터 계산될 수 있다. 최종 부호화된 코드워드 C0는 {m(0), m(1), … , m(K-1), p(0), p(1), … , p(M1-1)}으로 구성될 수 있다.
따라서, LDPC 코드의 부호화를 위하여, 정보 비트와 H1을 이용하여 위 수학식 6이 계산되고, 패리티 1의 열 디그리가 3인 1×Q 시퀀스가 위 수학식 7, 8, 또는 9를 이용하여 계산될 수 있다. 또한, 위 수학식 7, 8, 또는 9의 결과로부터 위 수학식 10에 따라서 나머지 패리티의 서브 시퀀스들이 계산될 수 있다. 한편, 위 수학식 10은 a의 위치에 따라서 변경될 수 있다. 또한, 이 경우, 행 방향의 디그리가 3인 부분(수학식 10에서의 p(1))에 대하여는 p(M1-1)과의 연결이 고려되어야 한다.
이하에서 패리티 2의 생성 방법에 대하여 설명한다. 패리티 2 P2는 {q(0), q(1), … , q(M2-1)}로 표현될 수 있다. 여기서, q(i)는 패리티 2의 i번째 열의 1×Q 서브-시퀀스를 나타낸다.
Figure pct00011
위 수학식에서, Hc(i, j)는 단일 패리티 체크 행렬의 정보 부분의 i번째 행 및 j번째 열의 Q×Q 서브행렬을 나타낸다. C0(j)는 상술한 부호화된 코드워드의 j번째 1×Q 서브-시퀀스를 나타낸다. 또한, L은 Hc의 Q 단위의 열의 수를 나타낸다. 또한, M2는 단일 패리티 체크 코드의 패리티 부분의 Q 단위의 열의 수를 나타낸다. 패리티 2의 각각의 서브 시퀀스는 하기의 수학식에 따라서 계산될 수 있다.
Figure pct00012
따라서, 단일 패리티 체크 행렬에 따라서 부호화된 최종 코드워드 C1은 {c0, c1, …, cL-1, q(0), q(1), … , q(M2-1)}로 표현될 수 있다.
상술한 바와 같이, 다양한 길이의 정보 블록을 부호화 하기 위하여, 리프팅 동작이 이용될 수 있다. 그러나, 단일한 Q 값으로 리프팅된 패리티 체크 행렬만으로 다양한 길이의 정보 블록들을 부호화하는 경우, 긴 길이의 정보 블록과 짧은 길이의 정보 블록에 대하여 부호화된 코드 블록들 사이에 높은 성능 편차가 나타난다. 따라서, 성능 편차의 감소를 위하여, 다양한 Q값으로 리프팅된 복수의 패리티 체크 행렬들이 이용될 수 있다. 이 경우, 정보 블록의 크기에 따른 패리티 체크 행렬의 선택과 레이트 매칭은 후술하는 실시예들에 따라서 수행될 수 있다.
도 16은 일 실시예에 따른 특성 행렬을 도시한다.
특성 행렬에서의 각 부분(A, O, C, I)에 대한 설명은 도 12와 관련하여 상술한 바에 의하여 참조될 수 있다. 도 15는 임의의 Q 값으로 리프팅된 패리티 체크 행렬을 도시한다. 따라서, 도 15의 K, M1, 및 M2는 Q 값의 정수배로 구성된다. 또한, 도 16의 Ib, Pb, 및 Ps는 도 15의 K/Q, M1/Q, 및 M2/Q에 각각 대응한다.
예를 들어, N개의 Q값들이 패리티 체크 행렬에 의하여 지원될 수 있다. 이 경우, Q 값들의 집합 Φ는 N개의 원소 Zi(i는 0 이상 N-1 이하의 정수)를 갖는 집합으로 정의될 수 있다. 예를 들어, 집합 Φ 내에서 ZN-1이 가장 큰 값을 가질 수 있다. 또한, Zi×Zi 크기의 순환순열행렬(CPM)은 ZN-1×ZN-1 크기의 순환순열행렬을 스케일링(scaling)함으로써 생성될 수 있다. 예를 들어, 상술한 바와 같이, ZN-1×ZN-1 크기의 순환순열행렬에 대하여 Zi값에 기초한 모듈로 연산을 수행함으로서 Zi×Zi 크기의 순환순열행렬이 생성될 수 있다.
예를 들어, 정보 블록 또는 분할된 정보 블록의 크기는 K일 수 있다. 또한, 목표 코드율이 R로 설정되거나, 목표 코드블록의 길이가 Ncode로 설정될 수 있다. 이 경우, 레이트 매칭을 위하여 하기의 방법들이 이용될 수 있다.
LDPC 코드는 코드 블록에서의 위치에 따라 성능이 상이한 비동등 보호(unequal protection) 특성을 갖는다. 이는, LDPC 코드블록의 앞쪽에 정보 비트가 위치되고, 뒤 쪽에 패리티 비트가 위치되기 때문이다. 따라서, 오류 정정 성능을 최대화하기 위하여, 코드블록 상에서 정보 부분에 대한 쇼트닝이 최소화될 수 있다.
먼저, 리프팅 크기 Zi는 Zi×Ib≥K를 만족하는 집합 Φ 내에서의 최소값으로서 선택될 수 있다. 이하에서, 위 조건을 만족하는 리프팅 값은 Zn으로 표현된다. 본 실시예에 있어서, Ib 값은 수신단과 송신단 사이에 기설정될 수 있다. 또한, K 값은 송신단과 수신단 사이에 기설정되거나, 송신단에 의하여 수신단에 지시될 수도 있다. 예를 들어, K 값은 상향링크 제어 정보(Uplink control Information, UCI) 또는 하향링크 제어 정보(Downlink control Information, DCI)를 통하여 송신될 수도 있다. 또한, K 값은 상위 계층 시그널링을 통하여 송신될 수도 있다.
선택된 Zn값을 이용하여 특성 행렬을 리프팅함으로써, Zn×Zn 크기의 패리티 체크 행렬이 생성될 수 있다. 쇼트닝 기법과 관련하여 상술한 바와 같이, 길이 K의 정보 블록에 Nshort길이의 0 비트 블록(또는 알려진(known) 비트 블록)이 추가될 수 있다. 여기서, 0비트 블록(또는 알려진 비트 블록)의 길이 Nshort는 Ib×Zn-K와 같다. 상술한 바와 같이, Zn은 집합 Φ 내에서 상술한 조건을 만족하는 최소값이다. 따라서, Nshort는 집합 Φ 내의 Zi는로부터 생성될 수 있는 쇼트닝 길이 중 최소값을 갖는다.
상술한 바와 같이, LDPC 코드 부호화에 따라서, 제1 정보 블록과 제1 패리티 블록이 생성된다. LDPC 코드 부호화 후에, 제1 정보 블록으로부터 0비트 블록(또는 알려진 비트 블록)에 대응하는 길이 Nshort부분은 제거함으로써 쇼트닝된 제1 정보 블록이 생성된다. 예를 들어, 제1 정보 블록의 마지막 부분이 쇼트닝될 수 있다. 이 경우, 쇼트닝된 제1 정보 블록은 Ib×Zn의 크기를 가지며, 제1 패리티 블록은 Pb×Zn의 크기를 갖는다. 쇼트닝 후, 쇼트닝된 제1 정보 블록과 제1 패리티 블록이 순환 버퍼에 입력된다.
따라서, 코드 블록의 크기는 하기의 수식 13 또는 14에 의하여 표현될 수 있다.
Figure pct00013
Figure pct00014
위 수학식 13 및 14에서, Ip는 정보 블록에서 펑쳐링되는 부분의 길이를 나타낸다. 예를 들어, 특정 LDPC 코드에 있어서, 정보 블록의 일부를 펑쳐링함으로써 성능이 개선될 수 있다. 그러나, 이러한 펑쳐링이 이용되지 않는 경우, Ip는 0으로 설정될 수 있다. 한편, 이러한 펑쳐링이 이용되는 경우, 제1 정보 블록으로부터 Ip×Zn만큼의 부분이 순환 버퍼에 입력되지 않을 수도 있다.
순환 버퍼로부로부터 목표 코드블록의 크기(Ncode)만큼 데이터가 순차적으로 출력될 수 있다. 여기서, Ncode는 K/R과 동일하거나 유사한 값을 갖는다. 순환 버퍼는 임의의 오프셋으로부터 데이터를 순차적으로 출력할 수 있다. 예를 들어, 오프셋은 각각의 리던던시 버전(redundancy version)에 대응할 수 있다. 예를 들어, 순환 버퍼는 리던던시 버전 0으로부터 오름차순으로 데이터를 출력할 수 있다. 또한, 순환 버퍼는 순환적으로 데이터를 출력할 수 있다. 예를 들어, 순환 버퍼의 모든 데이터가 출력된 경우, 출력된 데이터의 크기가 Ncode에 대응할 때까지, 처음(예를 들어, 시작 오프셋)부터 데이터가 다시 순차적으로 출력될 수 있다.
또한, 레이트 매칭을 위하여 코드 블록의 패리티의 일부가 펑쳐링될 수 있음은 상술한 바와 같다. 예를 들어, 코드 블록의 마지막 부분 또는 LSB(Least Significant Bit)으로부터 펑쳐링이 수행될 수 있다. 또한, 예를 들어, 펑쳐링된 패리티 부분은 코딩 이득을 최대화 하기 위하여 재송신 시에 송신될 수도 있다.
도 17은 일 실시예에 따른 리프트 값 선택의 개념도이다.
도 17에서, 제1 코드 블록(1701)은 리프팅이 수행되지 않은 기초 행렬에 의하여 생성될 수 있는 크기를 갖는다. 여기서, 정보 블록의 크기는 Ib이고, 패리티 블록의 크기는 Pb이다. Ip는 정보 블록의 일부가 펑쳐링되는 경우, 펑쳐링되는 정보 블록의 크기이다. 부호화하고자 하는 정보 블록(1705)의 크기는 K로 설정된다. 도 17에서, 제2 코드 블록(1702)은 리프팅 값 Zn-1에 의하여 리프팅된 순환순열행렬에 의하여 생성된 코드 블록이고, 제3 코드 블록(1703)은 리프팅 값Zn에 의하여 생성된 코드 블록이며, 제 4 코드 블록(1704)은 리프팅 값 Zn+1에 의하여 생성된 코드 블록이다. 상술한 바와 같이, 리프팅 값은 리프팅된 순환순열행렬의 길이가 정보 비트의 길이 이상인 리프팅 값들 중 최소값으로 설정될 수 있다. 도 17에 도시된 바와 같이, 제2 코드 블록(1702)의 정보 부분은 정보 블록(1705)의 길이 K보다 작다. 또한, 제3 코드 블록(1703)과 제4 코드 블록(1704)의 정보 부분은 정보 블록(1705)의 길이 K보다 크다. 그러나, 제3 코드 블록(1703)의 리프팅 값 Zn이 Zn+1 보다 작으므로, 본 예시에 있어서는 Zn이 리프팅 값으로서 선택될 수 있다.
도 17에 도시된 바와 같이, 부호화 후에, 제3 코드 블록(1703)의 일부가 쇼트닝될 수 있다. 예를 들어, 정보 블록(1705)의 길이 K를 초과하는 제3 코드 블록(1703)의 일부가 Nshort 만큼 쇼트닝될 수 있다. 이 경우, 상술한 바와 같이, 부호화 전에 정보 블록(1705)에 0 비트 블록 또는 기설정된 비트의 블록이 추가될 수 있다. 또한, 레이트 매칭 또는 목표 코드블록 길이와의 매칭을 위하여, 패리티 블록의 일부가 펑쳐링될 수 있다. 예를 들어, 도 17에서, 제3 코드 블록(1703)의 패리티 블록의 일부가 Np만큼 펑쳐링될 수 있다.
예를 들어, 목표 코드블록의 길이가 순환 버퍼에 입력된 코드 블록에 비하여 매우 크거나 부호율이 매우 낮은 경우, 순환 버퍼에 입력된 코드 블록이 반복적으로 재송신된다. 따라서, 이미 송신된 데이터의 재송신으로 인한 전력 이득(power gain)이 발생하나, 동일한 데이터의 재송신이므로 코딩 이득이 획득될 수 없다. 따라서, 상술한 리프팅 크기의 선택에 있어서, 코딩 이득을 최대화 할 수 있는 리프팅 값이 선택될 수 있다.
HARQ 동작에 있어서, 첫 번째 송신이 가장 높은 부호율을 가지도록 설정될 수 있다. LDPC 코드 블록의 앞 쪽에 정보 블록이 위치되고 뒤 쪽에 패리티 블록이 위치된다. 또한, 순환 버퍼는, 일반적으로 앞쪽부터 순차적으로 데이터를 출력하기 때문에, 첫 번째 송신에 많은 정보 블록이 포함되고, 재송신에서 패리티 블록의 양이 증가될 가능성이 높다. 따라서, 첫 번째 송신이 높은 부호율을 가질 수도 있다.
재송신 동작에 있어서, 첫 번째 송신에서의 오류 정정 성능보다, 재송신 후의 최종적인 오류 정정 성능이 더 중요하다. 그러나, 일반적으로, 부호율이 낮아질수록, 코딩 이득이 감소된다. 따라서, 부호율이 낮은 데이터의 재송신을 통하여 전력 이득이 획득될 수 있으나, 코딩 이득은 기대되기 어렵다. 따라서, 코딩 이득을 최대화 할 수 있도록 목표 코드 블록의 크기 또는 목표 부호율이 설정될 수 있다.
예를 들어, 부호화하고자 하는 정보 블록의 크기는 K로 설정될 수 있다. 또한, 목표 코드워드의 길이는 Ncode로 설정될 수 있다. 이 경우, 리프팅 값의 집합 Φ 로부터 선택되는 리프팅 값 Zn은 하기의 수식을 만족하는 최소값의 Zi일 수 있다.
Figure pct00015
위 수식에서, Pb는 부호화된 코드 블록의 패리티 블록의 길이를, Ip는 정보 비트로부터 펑쳐링되는 부분의 길이를 나타낸다. 정보 블록에 대한 펑쳐링이 적용되지 않는 경우, Ip는 0으로 설정될 수 있다. 또한, 상술한 방법에 있어서, 정보 비트의 길이 K는 정해져 있으므로, 목표 코드블록의 길이 Ncode 대신에, 목표 코드율 R을 기준으로 리프팅 값이 선택될 수 있다.
즉, Zn은 패리티 체크 행렬에 의하여 부호화된 코드 블록의 길이가 적어도 목표 코드워드 길이 Ncode보다 크도록 설정된다. 따라서, 전체 코드 블록의 길이는 1회의 송신으로 모두 전송되지 못할 수 있다. 이 경우, 패리티의 적어도 일부가 송신되지 않을 수 있다. 따라서, 적어도 1회 재송신에서 이전 송신에서 송신되지 않은 패리티가 송신될 수 있다. 따라서, 재송신에 따른 코딩 이득이 획득될 수 있다.
또한, 리프팅 값은 목표 증분 리던던시 파라미터(incremental redundancy parameter)에 기초하여 결정될 수도 있다. 예를 들어, 순환 버퍼 내에 복수의 리던던시 버전의 위치들이 설정될 수 있다. 또한, 송신의 반복에 따라서 리던던시 버전이 증가된 위치로부터 순환 버퍼 내의 데이터가 송신될 수 있다. 따라서, 목표 증분 리던던시 파라미터를 통하여 몇 번의 송신 내에 전체 데이터가 송신되는지가 결정될 수 있다. 예를 들어, 리던던시 버전이 0, 1, 및 2로 설정될 수 있다. 예를 들어, 첫 번째 송신에서, 리던던시 버전 0으로부터 정보 블록과 일부의 패리티 블록이 송신될 수 있다. 또한, 두 번째 송신에서, 리던던시 버전 1으로부터 미송신된 일부의 패리티 블록이 송신되고, 세 번째 송신에서, 리던던시 버전 2로부터 나머지 미송신된 일부의 패리티 블록이 송신될 수 있다. 또한, 예를 들어, 리던던시 버전 2로부터의 세 번째 송신은 정보 블록의 일부를 더 포함할 수도 있다. 따라서, 이 경우, 세 번의 송신을 통하여 전체 코드 블록이 송신된다. 따라서, 송신단은 수신단에 전체 코드 블록이 송신되는 데 필요한 재송신 횟수를 지시하여 줄 수 있다. 예를 들어, 송신단은 수신단에 전체 코드 블록의 송신을 위한 송신 횟수, 재송신 횟수, 또는 리던던시 버전을 지시하여 줄 수 있다.
본 실시예에 있어서, 리프팅 값의 선택을 제외한 나머지 단계들은 상술한 레이트 매칭 방법과 동일할 수 있다. 다만, 본 실시예에 있어서, 정보 비트의 길이 외에도 목표 증분 레던던시 파라미터, 목표 코드 블록의 길이, 또는 목표 코드율에 기초하여 리프팅 값이 결정된다. 따라서, 송신단은 수신단에 정보 비트의 길이와 함께 코드 블록의 길이(또는 코드율)을 지시할 수 있다. 또한, 송신단은 수신단에 정보 비트의 길이와 선택된 리프팅 크기를 지시할 수 있다. 예를 들어, 상술한 정보들은 상향링크 제어 정보 또는 하향링크 제어 정보를 통하여 송신될 수 있다.
도 18은 일 예시에 따른 고율 코드의 특성 행렬을 도시한다.
예를 들어, 일 실시예에 따른 패리티 체크 행렬은 상술한 수학식 3의 형태로서 구성될 수 있다. 이 경우, 성능 향상을 위하여, 행렬 A와 행렬 C의 Q열까지에 대응하는 부분은 펑쳐링될 수 있다. 이 펑쳐링된 부분은 송신되지 않을 수도 있다. Q는 리프팅 값을 나타낸다. 상술한 수학식 3의 패리티 체크 행렬은 하기와 같은 특성 행렬로 표현될 수 있다.
Figure pct00016
위 수학식 16에서, CA, CC, CO, 및 CI는 각각 수학식 3의 행렬 A, C, O, 및 I의 특성 행렬을 나타낸다. 또한, 예를 들어, 각각의 코드 길이에 대하여 하기의 표와 같은 리프팅 크기(Q)가 지원될 수 있다.
코드 길이 8000 6000 4000 2000 1000
리프팅 값(Q) 320 240 160 80 40
도 18에는 리프팅 값 320에 대응하는 고율 코드의 특성 행렬이 도시된다. 따라서, 상술한 바와 같이, 고율 코드의 특성 행렬의 원소들은 -1 내지 319의 크기를 가질 수 있다. 도 18에서, -1은 0행렬을 1은 단위 행렬을 나타낸다. 또한, 상술한 바와 같이, 다른 크기의 리프팅 값에 대응하는 특성 행렬들은 가장 큰 리프팅 값에 대응하는 특성 행렬에 대하여 스케일링을 수행함으로써 생성될 수 있다. 예를 들어, 상술한 수학식 4와 같은 모듈로 연산에 기초하여 원하는 크기의 특성 행렬이 생성될 수 있다. 도 18의 특성 행렬은, 마지막 부분에 2개의 단위 행렬들이 대각 형태로 배치된다. 즉, 이중 대각(dual diagonal) 형태가 특성행렬에 포함된다.
도 19는 일 예시에 따른 단일 패리티 체크 코드의 정보 부분의 특성 행렬을 도시한다.
도 19는 리프팅 값 320에 대응하는 단일 패리티 체크 코드의 정보 부분을 도시한다. 도 19에서, -1은 0행렬을 1은 단위 행렬을 나타낸다.
도 20은 일 실시예에 따른 LDPC 코드의 레이트 매칭 방법의 흐름도이다.
복수의 리프팅 값들로부터 제1 리프팅 값이 선택(S2001)될 수 있다. 상술한 바와 같은 방법들에 의하여 제1 리프팅 값이 선택될 수 있다. 예를 들어, 제1 리프팅 값은, 정보 비트의 길이, 목표 코드율, 목표 코드블록의 길이 및 목표 리던던시 파라미터 중 적어도 하나에 기초하여 결정될 수 있다. 예를 들어, 제1 리프팅 값은, 복수의 리프팅 값들 가운데, 제1 리프팅 값에 의하여 생성된 패리티 체크 행렬으로부터 생성되는 코드워드의 정보 블록이 길이가 부호화되는 정보 비트의 길이 이상인 최소값이 되도록 선택될 수 있다. 또는, 제1 리프팅 값은 패리티 체크 행렬으로부터 생성된 코드워드 정보블록으로부터 쇼트닝되는 비트의 길이가 최소화되도록 선택될 수도 있다. 또한, 예를 들어, 제1 리프팅 값은, 복수의 리프팅 값들 가운데, 제1 리프팅 값에 의하여 생성된 패리티 체크 행렬으로부터 생성되는 코드워드의 길이가 목표 코드워드의 길이 이상인 최소값이 되도록 선택될 수 있다.
선택된 제1 리프팅 값을 이용하여 패리티 체크 행렬이 생성(S2002)될 수 있다. 예를 들어, 패리티 체크 행렬은 기설정된 행렬과 제1 리프팅 값으로부터 생성될 수 있다. 기설정된 행렬은 기초 행렬일 수도 있다. 기초 행렬은 기설정된 크기의 단위 행렬일 수도 있다. 예를 들어, 제1 리프팅 값을 이용하여 기설정된 행렬을 리프팅함으로써 패리티 체크 행렬이 생성될 수도 있다. 예를 들어, 기설정된 행렬은 기초행렬을 복수의 리프팅 값 중 가장 큰 값으로 리프팅함으로써 생성된 것일 수도 있다. 패리티 체크 행렬은 기설정된 행렬을 제1 리프팅 값으로 스케일링함으로써 생성될 수도 있다. 예를 들어, 기설정된 행렬의 특성행렬로부터 0행렬에 대응하지 않는 원소들을 제1 리프팅 값으로 모듈로 연산함으로써 패리티 체크 행렬이 생성될 수도 있다.
생성된 패리티 체크 행렬을 이용하여 정보 비트를 부호화 함으로써 코드워드가 생성될 수 있다 (S2003). 또한, 레이트 매칭을 위하여, 쇼트닝이 수행될 수 있다. 예를 들어, 정보 비트에 대하여 0비트 블록이 추가될 수 있다. 또한, 부호화 후에, 추가된 0비트 블록에 대응하는 부분은 코드워드로부터 제거될 수 있다. 여기서, 0비트 블록 대신에, 알려진 비트 값을 갖는 비트 블록이 이용될 수 있다.
코드워드는 정보 블록과 패리티 블록을 포함할 수 있다. 또한, 패리티 블록의 적어도 일부가 펑쳐링될 수 있다. 예를 들어, 패리티 블록은 제1 리프팅 값에 대응하는 단위로 인터리빙될 수 있다. 인터리빙된 패리티 블록은 목표 코드워드 길이 또는 목표 부호율에 도달할 때까지 마지막 비트로부터 순차적으로 펑쳐링될 수도 있다. 또한, 정보 블록의 일부분이 펑쳐링될 수도 있다.
생성된 코드워드는 복수의 레던던시 버전을 갖는 순환 버퍼에 입력(S2004)된다. 또한, 목표 부호율 또는 목표 코드워드 길이만큼 코드워드를 순환 버퍼로부터 순차적으로 출력함으로써 코드워드의 적어도 일부가 송신될 수 있다 (S2005). 또한, 재송신이 수행되는 경우, 레던던시 버전이 증가된 위치로부터 코드워드의 일부가 송신될 수 있다. 재송신의 반복에 따라서, 레던던시 버전이 증가될 수 있다. 예를 들어, 재송신은 수신단으로부터의 NACK (Negative ACKnowledgement) 또는 DTX (Discontinuous Transmission)을 나타내내는 정보를 수신한 경우에 수행될 수 있다.
또한, 정보 비트의 길이, 목표 코드워드의 길이, 목표 레던던시 버전, 목표 부호율, 및 제1 리프팅 값 중 적어도 하나가 수신단에 송신될 수 있다. 예를 들어, 상술한 정보들은 상향링크 제어 정보 또는 하향링크 제어 정보를 통하여 송신될 수 있다.
도 21은 본 발명의 실시예로서 도 1 내지 도 20에서 설명한 본 발명의 실시예들이 적용될 수 있는 기기들의 구성을 개략적으로 설명하기 위한 도면이다.
도 21을 참조하여, 본 발명에 따른 기지국 장치(10)는, 수신 모듈(11), 송신모듈(12), 프로세서(13), 메모리(14) 및 복수개의 안테나(15)를 포함할 수 있다. 송신 모듈(12)은 외부 장치(예를 들어, 단말)로의 각종 신호, 데이터 및 정보를 전송할 수 있다. 수신 모듈(11)은 외부 장치(예를 들어, 단말)로부터의 각종 신호, 데이터 및 정보를 수신할 수 있다. 수신 모듈(11)과 송신 모듈(12)은 트랜시버(transceiver)로서 호칭될 수 있다. 프로세서(13)는 기지국 장치(10) 전반의 동작을 제어할 수 있다. 복수개의 안테나(15)는 예를 들어 2-차원 안테나 배치에 따라서 구성될 수 있다.
본 발명의 일례에 따른 기지국 장치(10)의 프로세서(13)는, 본 발명에서 제안하는 예시들에 따라서 채널상태정보를 수신하도록 구성될 수 있다. 기지국 장치(10)의 프로세서(13)는 그 외에도 기지국 장치(10)가 수신한 정보, 외부로 전송할 정보 등을 연산 처리하는 기능을 수행하며, 메모리(14)는 연산 처리된 정보 등을 소정시간 동안 저장할 수 있으며, 버퍼(미도시) 등의 구성요소로 대체될 수 있다.
도 21을 참조하여, 본 발명에 따른 단말 장치(20)는, 수신 모듈(21), 송신 모듈(22), 프로세서(23), 메모리(24) 및 복수개의 안테나(25)를 포함할 수 있다. 복수개의 안테나(25)는 MIMO 송수신을 지원하는 단말 장치를 의미한다. 송신 모듈(22)은 외부 장치(예를 들어, 기지국)로의 각종 신호, 데이터 및 정보를 전송할 수 있다. 수신 모듈(21)은 외부 장치(예를 들어, 기지국)로부터의 각종 신호, 데이터 및 정보를 수신할 수 있다. 수신 모듈(21)과 송신 모듈(22)은 트랜시버(transceiver)로서 호칭될 수 있다. 프로세서(23)는 단말 장치(20) 전반의 동작을 제어할 수 있다.
본 발명의 일례에 따른 단말 장치(20)의 프로세서(23)는, 본 발명에서 제안하는 예시들에 따라서 채널상태정보를 송신하도록 구성될 수 있다. 단말 장치(20)의 프로세서(23)는 그 외에도 단말 장치(20)가 수신한 정보, 외부로 전송할 정보 등을 연산 처리하는 기능을 수행하며, 메모리(24)는 연산 처리된 정보 등을 소정시간 동안 저장할 수 있으며, 버퍼(미도시) 등의 구성요소로 대체될 수 있다.
위와 같은 단말 장치(10)의 구체적인 구성은, 전술한 본 발명의 다양한 실시예에서 설명한 사항들이 독립적으로 적용되거나 또는 2 이상의 실시예가 동시에 적용되도록 구현될 수 있으며, 중복되는 내용은 명확성을 위하여 설명을 생략한다.
또한, 본 발명의 다양한 실시예들을 설명함에 있어서, 하향링크 전송 주체(entity) 또는 상향링크 수신 주체는 주로 기지국을 예로 들어 설명하였고, 하향링크 수신 주체 또는 상향링크 전송 주체는 주로 단말을 예로 들어 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다. 예를 들어, 상기 기지국에 대한 설명은 셀, 안테나 포트, 안테나 포트 그룹, RRH, 전송 포인트, 수신 포인트, 액세스 포인트, 중계기 등이 단말로의 하향링크 전송 주체가 되거나 단말로부터의 상향링크 수신 주체가 되는 경우에 동일하게 적용될 수 있다. 또한, 중계기가 단말로의 하향링크 전송 주체가 되거나 단말로부터의 상향링크 수신 주체가 되는 경우, 또는 중계기가 기지국으로의 상향링크 전송 주체가 되거나 기지국으로부터의 하향링크 수신 주체가 되는 경우에도 본 발명의 다양한 실시예를 통하여 설명한 본 발명의 원리가 동일하게 적용될 수도 있다.
상술한 본 발명의 실시예들은 다양한 수단을 통해 구현될 수 있다. 예를 들어, 본 발명의 실시예들은 하드웨어, 펌웨어(firmware), 소프트웨어 또는 그것들의 결합 등에 의해 구현될 수 있다.
하드웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 하나 또는 그 이상의 ASICs(Application Specific Integrated Circuits), DSPs(Digital Signal Processors), DSPDs(Digital Signal Processing Devices), PLDs(Programmable Logic Devices), FPGAs(Field Programmable Gate Arrays), 프로세서, 컨트롤러, 마이크로 컨트롤러, 마이크로 프로세서 등에 의해 구현될 수 있다.
펌웨어나 소프트웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 이상에서 설명된 기능 또는 동작들을 수행하는 모듈, 절차 또는 함수 등의 형태로 구현될 수 있다. 소프트웨어 코드는 메모리 유닛에 저장되어 프로세서에 의해 구동될 수 있다. 상기 메모리 유닛은 상기 프로세서 내부 또는 외부에 위치하여, 이미 공지된 다양한 수단에 의해 상기 프로세서와 데이터를 주고 받을 수 있다.
이상에서 설명된 실시예들은 본 발명의 구성요소들과 특징들이 소정 형태로 결합된 것들이다. 각 구성요소 또는 특징은 별도의 명시적 언급이 없는 한 선택적인 것으로 고려되어야 한다. 각 구성요소 또는 특징은 다른 구성요소나 특징과 결합되지 않은 형태로 실시될 수 있다. 또한, 일부 구성요소들 및/또는 특징들을 결합하여 본 발명의 실시예를 구성하는 것도 가능하다. 본 발명의 실시예들에서 설명되는 동작들의 순서는 변경될 수 있다. 어느 실시예의 일부 구성이나 특징은 다른 실시예에 포함될 수 있고, 또는 다른 실시예의 대응하는 구성 또는 특징과 교체될 수 있다. 특허청구범위에서 명시적인 인용 관계가 있지 않은 청구항들을 결합하여 실시예를 구성하거나 출원 후의 보정에 의해 새로운 청구항으로 포함시킬 수 있음은 자명하다.
본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 통상의 기술자에게 자명하다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
본 발명의 실시예들은 다양한 무선접속 시스템 및 방송 통신 시스템에 적용될 수 있다. 다양한 무선접속 시스템들의 일례로서, 3GPP(3rd Generation Partnership Project), 3GPP2 및/또는 IEEE 802.xx (Institute of Electrical and Electronic Engineers 802) 시스템 등이 있다. 본 발명의 실시예들은 상기 다양한 무선접속 시스템뿐 아니라, 상기 다양한 무선접속 시스템을 응용한 모든 기술 분야에 적용될 수 있다.

Claims (8)

  1. QC LDPC (Quasi-Cyclic Low-Density Parity-Check) 코드의 레이트 매칭(rate matching) 방법으로서,
    복수의 리프팅(lifting) 값들로부터 제1 리프팅 값을 선택하는 단계;
    상기 제1 리프팅 값을 이용하여 패리티 체크 행렬을 생성하는 단계;
    상기 패리티 체크 행렬을 이용하여 정보 비트 시퀀스를 부호화함으로써 정보 블록과 상기 정보 블록에 후속하는 패리티(parity) 블록을 포함하는 코드워드(codeword)를 생성하는 단계;
    상기 코드워드를 복수의 레던던시 버전(redundancy version)을 갖는 순환 버퍼(circular buffer)에 입력하는 단계; 및
    목표 부호율(code rate) 또는 목표 코드 블록의 길이에 대응하는 상기 코드워드의 적어도 일부를 상기 순환 버퍼로부터 순차적으로 출력함으로써 상기 코드워드의 적어도 일부를 송신하는 단계를 포함하고,
    상기 제1 리프팅 값은, 상기 복수의 리프팅 값들 중, 상기 코드워드의 상기 정보 블록의 길이가 상기 목표 코드 블록의 길이 이상이 되도록 하는 최소의 리프팅 값인, 레이트 매칭 방법.
  2. 제 1 항에 있어서,
    상기 패리티 체크 행렬은 기설정된 행렬을 상기 제1 리프팅 값을 이용하여 스케일링(scaling)함으로써 생성되고,
    상기 기설정된 행렬은 상기 복수의 리프팅 값들 중 가장 큰 리프팅 값에 대응하는, 레이트 매칭 방법.
  3. 제 2 항에 있어서,
    상기 기설정된 행렬의 특성(characteristic) 행렬은 0 행렬 또는 기설정된 기초 행렬(base matrix)의 순환 쉬프트 값을 나타내는 원소들로 구성되고,
    상기 패리티 체크 행렬은 상기 상기 기설정된 기초 행렬의 순환 쉬프트 값을 나타내는 원소들에 대하여 상기 제1 리프팅 값에 기초한 모듈로(modulo) 연산을 수행함으로써 생성된, 레이트 매칭 방법.
  4. 제 1 항에 있어서,
    상기 기설정된 기초 행렬은 기설정된 크기의 단위 행렬(identity matrix)로 구성된, 레이트 매칭 방법.
  5. 제 1 항에 있어서,
    상기 목표 코드 블록의 길이, 상기 목표 부호율, 또는 상기 제1 리프팅 값 중 적어도 하나와 상기 정보 비트 시퀀스의 길이에 대한 정보를 수신단에 송신하는 단계를 더 포함하는, 레이트 매칭 방법.
  6. 제 1 항에 있어서,
    수신단으로부터 NACK (Negative Acknowledgement) 또는 DTX (Discontinuous Transmission)를 수신하는 경우, 상기 순환 버퍼의 증가된 리던던시 버전으로부터 상기 코드워드의 일부를 송신하는 단계를 더 포함하는, 레이트 매칭 방법.
  7. 제 1 항에 있어서,
    상기 정보 비트 시퀀스의 부호화는,
    상기 정보 비트 시퀀스의 길이가 상기 패리티 체크 행렬의 크기에 대응하도록 기설정된 값의 비트 블록을 상기 정보 비트 시퀀스에 추가하는 단계;
    상기 상기 정보 비트 시퀀스와 기설정된 값의 비트 블록을 상기 패리티 체크 행렬을 이용하여 부호화함으로써 상기 정보 블록과 상기 패리티 블록을 생성하는 단계; 및
    상기 정보 블록으로부터 상기 상기 기설정된 값의 비트 블록에 대응하는 부분을 제거하는 단계를 포함하는, 레이트 매칭 방법.
  8. 무선 통신 시스템의 단말로서,
    신호를 송신하는 송수신기; 및
    상기 송수신기를 제어하는 프로세서를 포함하고,
    상기 프로세서는,
    복수의 리프팅(lifting) 값들로부터 제1 리프팅 값을 선택하고,
    상기 제1 리프팅 값을 이용하여 패리티 체크 행렬을 생성하고,
    상기 패리티 체크 행렬을 이용하여 정보 비트 시퀀스를 부호화함으로써 정보 블록과 상기 정보 블록에 후속하는 패리티(parity) 블록을 포함하는 코드워드(codeword)를 생성하고,
    상기 코드워드를 복수의 레던던시 버전(redundancy version)을 갖는 순환 버퍼(circular buffer)에 입력하며,
    목표 부호율(code rate) 또는 목표 코드 블록의 길이에 대응하는 상기 코드워드의 적어도 일부를 상기 순환 버퍼로부터 순차적으로 출력함으로써 상기 코드워드의 적어도 일부를 송신하도록 구성되고,
    상기 제1 리프팅 값은, 상기 복수의 리프팅 값들 중, 상기 코드워드의 상기 정보 블록의 길이가 상기 목표 코드 블록의 길이 이상이 되도록 하는 최소의 리프팅 값인, 단말.
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