CN112398483A - 一种ldpc编码方法、装置、基站及可读存储介质 - Google Patents

一种ldpc编码方法、装置、基站及可读存储介质 Download PDF

Info

Publication number
CN112398483A
CN112398483A CN201910754120.3A CN201910754120A CN112398483A CN 112398483 A CN112398483 A CN 112398483A CN 201910754120 A CN201910754120 A CN 201910754120A CN 112398483 A CN112398483 A CN 112398483A
Authority
CN
China
Prior art keywords
coding
data
shift value
encoded
matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910754120.3A
Other languages
English (en)
Inventor
陈月强
张彩虹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ZTE Corp
Original Assignee
ZTE Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ZTE Corp filed Critical ZTE Corp
Priority to CN201910754120.3A priority Critical patent/CN112398483A/zh
Priority to PCT/CN2020/102814 priority patent/WO2021027488A1/zh
Priority to EP20851881.1A priority patent/EP4016849A4/en
Publication of CN112398483A publication Critical patent/CN112398483A/zh
Priority to ZA2022/03024A priority patent/ZA202203024B/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H03M13/1188—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal wherein in the part with the double-diagonal at least one column has an odd column weight equal or greater than three
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/611—Specific encoding aspects, e.g. encoding by means of decoding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

本发明公开了一种LDPC编码方法、装置、基站及可读存储介质，该方法包括：获取编码原始数据及扩展因子，并基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据；根据所述扩展因子确定移位值，并基于所述移位值和所述分段编码数据生成校验信息以完成编码。本发明通过扩展因子对编码原始数据进行分段获得分段编码数据，根据扩展因子确定移位值，并基于移位值和分段编码数据生成校验信息以完成编码，由此解决了现有技术中存在编码时延大、资源消耗大的问题。

Description

一种LDPC编码方法、装置、基站及可读存储介质
技术领域
本发明涉及通信技术领域，尤其涉及一种LDPC编码方法、装置、基站及可读存储介质。
背景技术
信道编码是无线通信系统的重要组成部分，与多址接入技术、多输入多输出技术一起构成5G空中接口三大关键技术。
自从Shannon公式发布以来，出现了多种纠错编码方法，分为分组码和格状码两类。格状码由于状态数限制，和传统的分组码，适用于短码，二者的译码复杂度和码长成指数关系。
目前4G使用的Turbo码属于长码，编码性能逼近Shannon极限。Turbo码采用并行级联递归的结构，其分量码使用系统卷积码。在编码器间引入交织，减少了编码器间信息的相关性，模仿随机编码形式；译码中，采用Soft-in-Soft-out 译码算法和信息反馈的译码形式，使得Turbo码更加逼近Shannon极限。Turbo 码的缺陷在于译码复杂度大，码块长度大时，交织器延时消耗过大。
随着5G技术的到来，3GPP确定5G通信将使用LDPC码作为长码块编码方案。LDPC码是一种具有稀疏校验矩阵的线性分组码，不仅有逼近Shannon 极限的良好性能，而且译码复杂度较低，结构灵活。
不同结构的LDPC编码结构对吞吐率影响较大，硬件资源消耗差异明显。
发明内容
本发明实施例提供一种LDPC编码方法、装置、基站及可读存储介质，用以解决现有技术中存在的LDPC编码时延大、资源消耗大的问题。
第一方面，本发明实施例提供一种LDPC编码方法，所述方法包括如下步骤：
获取编码原始数据及扩展因子，并基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据；
根据所述扩展因子确定移位值，并基于所述移位值和所述分段编码数据生成校验信息以完成编码。
可选的，在获取编码原始数据及扩展因子之后，所述方法还包括：
根据所述编码原始数据的长度和所述扩展因子选择编码基础矩阵。
可选的，在基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据之后，所述方法还包括：
对所述分段编码数据进行存储。
可选的，所述根据所述扩展因子确定移位值，包括：
根据所述基础矩阵中生成校验信息的校验公式计算所述扩展因子对应的所述编码基础矩阵的移位值。
可选的，在根据所述扩展因子确定移位值之后，所述方法还包括：
根据所述编码原始数据、所述编码基础矩阵和所述移位值确定编码中间值；
所述基于所述移位值和所述分段编码数据生成校验信息，包括：
以所述移位值为起始根据所述编码中间值生成校验信息。
第二方面，本发明实施例提供一种LDPC编码装置，所述装置包括：
数据处理模块，用于获取编码原始数据及扩展因子，并基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据，以及根据所述扩展因子确定移位值；
校验信息生成模块，用于基于所述移位值和所述分段编码数据生成校验信息以完成编码。
可选的，所述数据处理模块，用于根据所述编码原始数据的长度和所述扩展因子选择编码基础矩阵。
可选的，所述装置还包括：
存储模块，用于对所述分段编码数据进行存储。
可选的，所述数据处理模块，用于根据所述基础矩阵中生成校验信息的校验公式计算所述扩展因子对应的所述编码基础矩阵的移位值。
可选的，所述数据处理模块，还用于根据所述编码原始数据、所述编码基础矩阵和所述移位值确定编码中间值；
所述校验信息生成模块，用于以所述移位值为起始根据所述编码中间值生成校验信息。
第三方面，本发明实施例提供一种计算机可读存储介质，所述计算机可读存储介质上存储有信息传递的实现程序，所述程序被处理器执行时实现前述的编码方法的步骤。
第四方面，本发明实施例提供一种基站，包括，存储器，处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现前述的编码方法的步骤。
本发明实施例通过基于扩展因子对编码原始数据进行分段获得分段编码数据，根据扩展因子确定移位值，并基于移位值和分段编码数据生成校验信息以完成编码，由此解决了现有技术中存在的编码延时大、资源消耗大的问题，取得了积极的技术效果。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本发明第一实施例流程示意图；
图2为本发明第一实施例中获得分段编码数据流程图；
图3为本发明第二实施例装置结构示意图。
图4为本发明第二实施例装置数据处理示意图；
图5为本发明第三实施例扩展因子512的基础矩阵；
图6为本发明第三实施例扩展因子512的预移位基础矩阵；
图7为本发明第四实施例扩展因子256的基础矩阵；
图8为本发明第四实施例扩展因子256的预移位基础矩阵；
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
第一方面，本发明第一实施例提供一种LDPC编码方法，如图1所示，所述方法包括如下步骤：
步骤S1：获取编码原始数据及扩展因子，并基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据。
步骤S2：对所述分段编码数据进行存储。
步骤S3：根据所述扩展因子确定移位值，并基于所述移位值和所述分段编码数据生成校验信息以完成编码。
本发明实施例通过基于扩展因子对编码原始数据进行分段获得分段编码数据，根据扩展因子确定移位值，并基于移位值和分段编码数据生成校验信息以完成编码，打破编码过程中各校验信息之间依赖，由此解决了现有技术中存在的编码时延大、资源消耗大的问题。
可选的，在本发明一个可选的实施例中，所述基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据，如图2所示，包括：
步骤S11：根据所述编码原始数据的长度和所述扩展因子选择编码基础矩阵；
步骤S12：基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据。
具体的说，在本实施例中编码基础矩阵分为左右两部分，左侧为非校验矩阵，右侧为校验矩阵，在本实施例中基础矩阵与编码原始数据存在对应关系，例如编码原始数据为Z×8的情况下，其中Z为扩展因子，可以选择编码基础矩阵为18×26，其中非校验矩阵为18×8，校验矩阵为18×18。
采用了上述技术方案，通过对选择的编码基础矩阵进行移位处理的方案能够打破编码过程中各校验信息之间依赖，合理布局编码结构，从而提高编码效率。
可选的，在本发明一个可选的实施例中，在基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据之后，所述方法还包括：
步骤S2：对所述分段编码数据进行存储。
通过存对分段编码数据进行存储，能够便于后期处理中对数据进行调度。
可选的，在本发明一个可选的实施例中，所述根据所述扩展因子确定移位值，包括：
根据所述基础矩阵中生成校验信息的校验公式计算所述扩展因子对应的所述编码基础矩阵的移位值。
具体的说，根据所述基础矩阵中生成校验信息的校验公式计算所述扩展因子对应的所述编码基础矩阵的校验矩阵的移位值，该方法可以是以基础矩阵为原型，根据校验矩阵生成校验信息的校验公式，计算出各元素的循环移位信息，即为移位值，并据此生成编码控制信息。由此获得基础矩阵中每个元素对应移位值，还可以根据基础矩阵的对应的移位值计算获得预移位基础矩阵。
可选的，在本发明又一个可选的实施例中，在根据所述扩展因子确定移位值之后，所述方法还包括：
根据所述编码原始数据、所述编码基础矩阵和所述移位值确定编码中间值。
具体的说，在本实施例中可以根据编码基础矩阵左侧的非校验矩阵，对编码原始数据进行模2加运算，由此可以获得编码中间值，具体的可以通过编码基础矩阵根据前述移位值进行计算获得预移位基础矩阵，然后通过预移位基础矩阵，对编码原始数据进行模2加运算获得编码中间值，在获得编码中间值之后，在本实施例中还可以对所述编码中间值进行存储。
所述基于所述移位值和所述分段编码数据生成校验信息，包括：
以所述移位值为起始根据所述编码中间值生成校验信息。
具体的说，在获得编码中间值之后，在前述移位值为起始位置的基础上，根据编码中间值完成校验信息生成。
与现有技术相比，采用本发明第一实施例所述方法，打破了编码过程中各校验信息之间依赖，合理布局编码结构，得以采用并行机制，缩短编码在整个物理层链路中消耗时延；同时这种并行机制，提高了全系统吞吐率，让编码不再是系统吞吐率提升瓶颈，克服了现有技术中存在的LDPC编码时延大、资源消耗大、硬件成本高的问题和缺陷。
第二方面，本发明第二实施例提供一种LDPC编码装置，如图3所示，所述装置包括：
数据处理模块，用于获取编码原始数据及扩展因子，并基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据，以及根据所述扩展因子确定移位值；
校验信息生成模块，用于基于所述移位值和所述分段编码数据生成校验信息以完成编码。
本发明实施例通过数据处理模块基于扩展因子对编码原始数据进行分段获得分段编码数据，根据扩展因子确定移位值，校验信息生成模块基于移位值和分段编码数据生成校验信息以完成编码，打破了编码过程中各校验信息之间依赖，由此解决了现有技术中存在的补偿值固化，无法自动校正问题。
可选的，在本发明一个可选的实施例中，所述数据处理模块，用于根据所述编码原始数据的长度和所述扩展因子选择编码基础矩阵；
基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据。
具体的说，如图4所示，本实施例中，数据处理模块包括图4中的数据预处理模块及预移位模块；
其中，数据预处理模块，用于根据所述编码原始数据的长度和所述扩展因子选择编码基础矩阵，也即根据图4中的编码前数据的原始长度和扩展因子选择编码基础矩阵，并基于所述编码基础矩阵对所述编码原始数据获得分段编码数据，参照图4数据预处理模块，输出分段数据。
在本实施例中编码基础矩阵分为左右两部分，左侧为非校验矩阵，右侧为校验矩阵，在本实施例中基础矩阵与编码原始数据存在对应关系，例如编码原始数据为Z×8的情况下，其中Z为扩展因子，可以选择编码基础矩阵为18× 26，其中非校验矩阵为18×8，校验矩阵为18×18。
采用了上述技术方案，通过数据预处理模块选择编码基础矩阵的方案能够打破编码过程中各校验信息之间依赖，合理布局编码结构，从而提高编码效率。
可选的，在本发明一个可选的实施例中，所述数据处理模块，用于根据所述基础矩阵中生成校验信息的校验公式计算所述扩展因子对应的所述编码基础矩阵的移位值。
具体的说，数据处理模块根据所述基础矩阵中生成校验信息的校验公式计算所述扩展因子对应的所述编码基础矩阵的校验矩阵的移位值。数据处理模块的预移位模块可以以基础矩阵为原型，根据校验矩阵生成校验信息的顺序，计算出移位跳转的对应校验信息索引，即为移位值，并据此生成编码控制信息。通过预移位模块，得到基础矩阵中每个元素对应移位值，还可以根据基础矩阵的对应的移位值计算获得预移位基础矩阵。
可选的，所述数据处理模块，还用于根据所述编码原始数据和所述编码基础矩阵确定编码中间值；
具体的说，参见图4，数据处理模块还可以包括中间值计算模块，在本实施例中，中间值计算模块可以根据编码基础矩阵左侧的非校验矩阵对编码原始数据进行模2加运算，具体的可以根据前述预移位模块获得预的移位基础矩阵，对编码原始数据进行模2加运算获得编码中间值，由此可以获得编码中间值。
所述校验信息生成模块，用于以所述移位值为起始根据所述编码中间值生成校验信息。
具体的说，在获得编码中间值之后，所述校验信息生成模块在前述移位值为起始位置的基础上，根据编码中间值完成校验信息生成。
可选的，在本发明一个可选的实施例中，所述装置还包括：
存储模块，用于对所述分段编码数据进行存储以及在获得编码中间值之后，对所述编码中间值进行存储。
与现有技术相比，采用本发明第二实施例所述装置打破了编码过程中各校验信息之间依赖，合理布局编码结构，得以采用并行机制，缩短编码在整个物理层链路中消耗时延；同时这种并行机制，提高了全系统吞吐率，让编码不再是系统吞吐率提升瓶颈，克服了现有技术中存在的LDPC编码时延大、资源消耗大、硬件成本高的问题和缺陷。
第三方面，本发明第三实施例在第一实施例的基础上提供一种LDPC编码方法的实施案例，本实施例描述LDPC编码模块在接收到的数据，选择图5基础矩阵时，完成编码原始数据的编码过程。
S101，接收编码原始数据，为Z×8矩阵，选择基础矩阵图5所示。基础矩阵18×26，其中非校验矩阵18×8，校验矩阵18×18。
S102，根据扩展因子Z＝512，对编码原始数据做码块分割操作。每个待编码数据记作C，C是512×8。非校验矩阵行数是18列数是8，因此，把原始编码数据，分割成8份存储，记作[C0，C1，C2，C3，C4，C5，C6，C7]，每份数据是512×1。索引值＝0。
S103，图5基础矩阵第0行：校验信息为0行8列输出结果。非校验矩阵0 行的8个元素全为0，表示不做移位处理。[C0，C1，C2，C3，C4，C5，C6， C7]与非校验矩阵第0行的8个元素做乘加操作，结果记作M0。M0+V0＝0，移位值是0，直接得出V0。V0是第0行编码结果校验信息，
S104，图5基础矩阵第1行，[C0，C1，C2，C3，C4，C5，C6，C7]与非校验矩阵第1行的8个元素做乘加操作，结果记作M1。M1+V0’+V1＝0，V0’是 V0做405次移位结果，V1是第1行编码结果校验信息。
这里把M1+V0’+V1＝0根据图5基础矩阵转换为M1107+V00+V1107＝0，移位值是107。取M1第107个元素和V0第0个元素，得到V1第107元素值，直接存储到编码校验信息V1对应107存储空间。
图5经过处理之后获得图6，根据图6对原始数据进行运算获得中间值， M1107值通过下述方法得到：图6预移位矩阵中第1非校验矩阵为 [51,-1,-1,91,390,-1,277,107]表示C0移位51次参与预算，C3移位91次，C4移位 390次，C6移位277次，C7移位107次，空白处为-1表示不参与运算，这样第一次得到的M1元素为M1107。
S105，图5基础矩阵第2行，[C0，C1，C2，C3，C4，C5，C6，C7]与非校验矩阵第2行的8个元素做乘加操作，结果记作M2。M2+V1’+V2＝0，V1’是 V1做195次移位结果，V2是第2行编码结果校验信息。
这里把M2+V1’+V2＝0根据图5基础矩阵转换为M2424+V1107+V2424＝0，移位值是424。取M2第424个元素和步骤S104的V1107，得到V2第424元素值，直接存储到编码校验信息V2对应424存储空间。
M2424值通过下述方法得到：图6预移位矩阵中第2非校验矩阵为 [412,73,43,382,115,396,284,425]表示C0移位412次参与预算，C1移位73次， C2移位73次，C3移位382次，C4移位115次，C5移位396次，C6移位284 次，C7移位425次，这样第一次得到的M2元素为M2424。
S106，图5基础矩阵第3行，[C0，C1，C2，C3，C4，C5，C6，C7]与非校验矩阵第3行的8个元素做乘加操作，结果记作M3。M3+V2’+V3＝0，V2’是 V2做161次移位结果，V3是第3行编码结果校验信息。
这里把M3+V2’+V3＝0根据图5基础矩阵转换为M3263+V2424+V3263＝0，移位值是263。取M3第263个元素和步骤S105的V2424，得到V3第263元素值，直接存储到编码校验信息V2对应263存储空间。
M3263值通过下述方法得到：图6预移位矩阵中第2非校验矩阵为 [-1,165,219,473,-1,116,-1,264]表示C0不移位，C1移位165次，C2移位219次， C3移位473次，C4不移位，C5移位116次，C6不移位，C7移位264次，这样第一次得到的M3元素为M3263。
S107，以此类推计算到图5基础矩阵第17行：[C0，C1，C2，C3，C4，C5， C6，C7]与非校验矩阵第17行的8个元素做乘加操作，结果记作M17。 M17+V1’+V17＝0，V1’是V1做90次移位结果，V17是第17行编码结果校验信息。
这里把M17+V1’+V17＝0根据图5基础矩阵转换为M1717+V1107+V1717＝0，移位值是17。取M17第17个元素和步骤S104的V1107，得到V17第17元素值，直接存储到编码校验信息V17对应17存储空间。
M1717值通过下述方法得到：图6预移位矩阵中第17非校验矩阵为 [233,266,-1,-1,-1,-1,-1,17,-1]表示C0移位233次，C1移位266次，C6移位17次，C2、C3、C4、C5、C7不移位，这样第一次得到的M17元素为M1717，索引值加1。
S108，重复S103～107，直到索引值等于扩展因子512，表示编码完成，输出编码结果M0、V0、V1、V2、V3、V4、V5、V6、V7、V8、V9、V10、V11、 V12、V13、V14、V15、V16、V17。
第四方面，本发明第四实施例在第一实施例的基础上提供一种LDPC编码方法的实施案例，本实施例描述LDPC编码模块在接收到的数据，选择图7基础矩阵时，完成编码原始数据的编码过程。
S201，接收编码原始数据，为Z×22矩阵，选择基础矩阵如图7所示。基础矩阵46×68，其中非校验矩阵46×22，校验矩阵46×46。
S202，根据扩展因子＝256编码原始数据做码块分割操作。每个待编码数据记作C，C是256×22。非校验矩阵行数是46列数是22，因此，把原始编码数据，分割成22份存储，记作[C0,C1,C2,C3,C4,C5， C6,C7,C8,C9,C10,C11,C12,C13,C14,C15,C16,C17,C18,C19,C20,C21]，每份数据是 256×1。索引值＝0。
S203，图7基础矩阵第0行～第3行。
[C0,C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15,C16,C17,C18,C19,C20,C21]与非校验矩阵第0行的22个元素做乘加操作，结果记作M0。 M0+V0’+V1＝0，V0’是V0做1次移位结果，V1是第1行编码结果校验信息。
[C0,C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15,C16,C17,C18,C19,C20,C21]与非校验矩阵第1行的22个元素做乘加操作，结果记作M1。 M1+V0+V1+V2＝0，V0、V2分别是第0行、第2行编码结果校验信息。
[C0,C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15,C16,C17,C18,C19,C20,C21]与非校验矩阵第2行的22个元素做乘加操作，结果记作M2。 M2+V2+V3＝0，V3分别是第3行编码结果校验信息。
[C0,C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15,C16,C17,C18,C19,C20,C21]与非校验矩阵第3行的22个元素做乘加操作，结果记作M3。 M3+V0’+V3＝0，V0’是V0做1次移位结果。
M0+V0’+V1＝0
M1+V0+V1+V2＝0
M2+V2+V3＝0
M3+V0’+V3＝0
基础矩阵第0行～第3行，共同运算得到V0、V1、V2、V3。
S203，图7基础矩阵第4行
[C0,C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15,C16,C17,C18,C19,C20,C21]与非校验矩阵第4行的22个元素做乘加操作，结果记作M4。 M4+V4＝0，V4是第4行编码结果校验信息。
M4值通过下述方法得到：图8预移位矩阵中第4非校验矩阵为 [157,102,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1]表示C0移位157次， C1移位102次，其余不移位，这样第一次得到的M4元素为M40。
S203，图7基础矩阵第5行
[C0,C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15,C16,C17,C18,C19,C20,C21]与非校验矩阵第5行的22个元素做乘加操作，结果记作M5。 M5+V0’+V5＝0，V0’表示V0移位115，V5分别是第5行编码结果校验信息。
把M5+V0’+V5＝0根据图7基础矩阵转换为M5141+V00+V5141＝0，移位值是 141。取M5第141个元素和步骤S202的V00，得到V5第141元素值，直接存储到编码校验信息5对应141存储空间。
M5141值通过下述方法得到：图8预移位矩阵中第5非校验矩阵为 [90,121,-1,79,-1,-1,-1,-1,-1,-1,-1,-1,116,-1,-1,-1,169,-1,-1,-1,-1,8]表示C0移位90次，C1移位121次，C3移位79次，C12移位116次，C16移位169次，C21移位8 次，其余不移位，这样第一次得到的M5元素为M5141。
S205，图7基础矩阵第6行
[C0,C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15,C16,C17,C18,C19,C20,C21]与非校验矩阵第6行的22个元素做乘加操作，结果记作M6。 M6+V6＝0，V6是第6行编码结果校验信息。
M6值通过下述方法得到：图8预移位矩阵中第6非校验矩阵为 [183,-1,-1,-1,-1,-1,22,-1,-1,-1,28,67,-1,244,-1,-1,-1,11,157,-1,211,-1]表示C0移位 183次，C6移位22次，C10移位28次，C11移位67次，C13移位244次，C17 移位11次，C18移位157次，C20移位211次，其余不移位，这样第一次得到的M6元素为M60。
S206，以此类推计算到图7基础矩阵第45行：
[C0,C1,C2,C3,C4,C5,C6,C7,C8,C9,C10,C11,C12,C13,C14,C15,C16,C17,C18,C19,C20,C21]与非校验矩阵第45行的22个元素做乘加操作，结果记作M45。 M45+V45＝0，V45是第45行编码结果校验信息。
M45值通过下述方法得到：图8预移位矩阵中第45非校验矩阵为 [-1,149,-1,-1,-1,-1,151,-1,-1,-1,167,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1,-1]表示C1移位149 次，C6移位151次，C10移位167次，其余不移位，这样第一次得到的M45元素为M450，索引值加1。
S207，重复S202～206，直到索引值等于码块扩展因子256，表示编码完成，输出编码结果M0、V0、V1、V2、……、V15。
第五方面，本发明第五实施例提供一种计算机可读存储介质，所述计算机可读存储介质上存储有信息传递的实现程序，所述程序被处理器执行时实现第一实施例的编码方法的步骤。
第六方面，本发明第六实施例提供一种基站，包括，存储器，处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现第一实施例的编码方法的步骤。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (12)

1.一种LDPC编码方法，其特征在于，所述方法包括如下步骤：
获取编码原始数据及扩展因子，并基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据；
根据所述扩展因子确定移位值，并基于所述移位值和所述分段编码数据生成校验信息以完成编码。
2.根据权利要求1所述的方法，其特征在于，在获取编码原始数据及扩展因子之后，所述方法还包括：
根据所述编码原始数据的长度和所述扩展因子选择编码基础矩阵。
3.根据权利要求1所述的方法，其特征在于，在基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据之后，所述方法还包括：
对所述分段编码数据进行存储。
4.根据权利要求2所述的方法，其特征在于，所述根据所述扩展因子确定移位值，包括：
根据所述基础矩阵中生成校验信息的校验公式计算所述扩展因子对应的所述编码基础矩阵的移位值。
5.根据权利要求2所述的方法，其特征在于，在根据所述扩展因子确定移位值之后，所述方法还包括：
根据所述编码原始数据、所述编码基础矩阵和所述移位值确定编码中间值；
所述基于所述移位值和所述分段编码数据生成校验信息，包括：
以所述移位值为起始根据所述编码中间值生成校验信息。
6.一种LDPC编码装置，其特征在于，所述装置包括：
数据处理模块，用于获取编码原始数据及扩展因子，并基于所述扩展因子对所述编码原始数据进行分段获得分段编码数据，以及根据所述扩展因子确定移位值；
校验信息生成模块，用于基于所述移位值和所述分段编码数据生成校验信息以完成编码。
7.根据权利要求6所述的装置，其特征在于，
所述数据处理模块，用于根据所述编码原始数据的长度和所述扩展因子选择编码基础矩阵。
8.根据权利要求6所述的装置，其特征在于，所述装置还包括：
存储模块，用于对所述分段编码数据进行存储。
9.根据权利要求7所述的装置，其特征在于，所述数据处理模块，用于根据所述基础矩阵中生成校验信息的校验公式计算所述扩展因子对应的所述编码基础矩阵的移位值。
10.根据权利要求7所述的装置，其特征在于，所述数据处理模块，还用于根据所述编码原始数据、所述编码基础矩阵和所述移位值确定编码中间值；
所述校验信息生成模块，用于以所述移位值为起始根据所述编码中间值生成校验信息。
11.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有信息传递的实现程序，所述程序被处理器执行时实现如权利要求1至5中任一项所述的编码方法的步骤。
12.一种基站，其特征在于，包括，存储器，处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述计算机程序被所述处理器执行时实现如权利要求1至5中任一项所述的编码方法的步骤。
CN201910754120.3A 2019-08-15 2019-08-15 一种ldpc编码方法、装置、基站及可读存储介质 Pending CN112398483A (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201910754120.3A CN112398483A (zh) 2019-08-15 2019-08-15 一种ldpc编码方法、装置、基站及可读存储介质
PCT/CN2020/102814 WO2021027488A1 (zh) 2019-08-15 2020-07-17 一种ldpc编码方法、装置、基站及可读存储介质
EP20851881.1A EP4016849A4 (en) 2019-08-15 2020-07-17 LDPC CODING METHOD AND APPARATUS, AND BASE STATION AND READABLE INFORMATION CARRIER
ZA2022/03024A ZA202203024B (en) 2019-08-15 2022-03-14 Ldpc coding method and apparatus, and base station and readable storage medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910754120.3A CN112398483A (zh) 2019-08-15 2019-08-15 一种ldpc编码方法、装置、基站及可读存储介质

Publications (1)

Publication Number Publication Date
CN112398483A true CN112398483A (zh) 2021-02-23

Family

ID=74570506

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910754120.3A Pending CN112398483A (zh) 2019-08-15 2019-08-15 一种ldpc编码方法、装置、基站及可读存储介质

Country Status (4)

Country Link
EP (1) EP4016849A4 (zh)
CN (1) CN112398483A (zh)
WO (1) WO2021027488A1 (zh)
ZA (1) ZA202203024B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101141133B (zh) * 2007-10-23 2011-09-14 北京邮电大学 一种结构化低密度校验码的编码方法
CN101431396A (zh) * 2007-11-09 2009-05-13 松下电器产业株式会社 在拆分码字中分配填充比特的方法
CN107370488A (zh) * 2016-05-13 2017-11-21 中兴通讯股份有限公司 纠错编码方法及装置
US10790934B2 (en) * 2016-08-10 2020-09-29 Idac Holdings, Inc. HARQ for advanced channel codes
CN109792253A (zh) * 2016-09-30 2019-05-21 Lg电子株式会社 Qc ldpc码速率匹配方法和用于该方法的装置
CN108347297B (zh) * 2017-01-25 2021-06-08 华为技术有限公司 一种编码方法、译码方法、编码装置及译码装置

Also Published As

Publication number Publication date
EP4016849A4 (en) 2022-09-21
WO2021027488A1 (zh) 2021-02-18
ZA202203024B (en) 2022-06-29
EP4016849A1 (en) 2022-06-22

Similar Documents

Publication Publication Date Title
CN105684316B (zh) 一种Polar码编码方法、装置
CN110572165B (zh) 编码的速率匹配处理方法和装置
CN1307804C (zh) 纠错编码设备及方法
WO2015184914A1 (zh) 一种数据包处理方法及装置
CN108574494B (zh) 编译码方法及装置
CN113626250B (zh) 一种基于纠删码的条带合并方法及系统
CN111050291B (zh) 一种基于系统在线喷泉码的高编码符号度值广播方法
KR101298745B1 (ko) 데이터를 복호화 및 부호화하는 방법 및 장치
CN108712232A (zh) 一种用于连续变量量子密钥分发系统中的多码字并行译码方法
CN107733554B (zh) 极化码的速率匹配方法和装置
CN112996099B (zh) 抗时隙删除的极化时隙aloha的发送与接收方法
CN104796160B (zh) 译码方法和装置
CN112398483A (zh) 一种ldpc编码方法、装置、基站及可读存储介质
CN109245846B (zh) 一种阶梯码解码方法和阶梯码解码装置
CN100433836C (zh) 使用冗余对视/音频和语音数据进行解码的方法和系统
CN112165338A (zh) 一种卷积码随机交织序列交织关系的估计方法
CN110022158B (zh) 一种译码方法及装置
CN110808739A (zh) 一种信源符号概率分布未知的二元编码方法及装置
CN109639290B (zh) 一种半随机分组叠加编码及译码方法
CN103401566A (zh) 参数化的bch纠错码的并行编码方法及装置
CN110324111B (zh) 一种译码方法及设备
CN108880565B (zh) 极化码的编译码方法和通信设备
RU2791016C1 (ru) Способ и устройство для кодирования кода с низкой плотностью проверок на чётность (ldpc), базовая станция и машиночитаемый носитель данных
CN108055045A (zh) 一种新型ldpc码译码器的结构
JP2009182421A (ja) 復号化方法及び復号化装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination