CN110572165B - 编码的速率匹配处理方法和装置 - Google Patents

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Abstract

一种编码的速率匹配处理方法和装置。该方法包括：将Polar编码器输出的编码比特分成M个组，并分别对第1组至第M组中的编码比特进行交织处理；其中，M为正整数；根据虚拟IR buffer模块的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的第1组至第M组中前面各组的比特编码输出至虚拟IR buffer模块，丢弃第1组至第M组中后面各组的编码比特；根据传输信道可用的比特数目和虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对虚拟IRbuffer模块中存放的多个组的编码比特进行重复或缩减处理；将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过传输信道发送比特流。

Description

编码的速率匹配处理方法和装置
技术领域
本发明实施例涉及通信技术，尤其涉及一种编码的速率匹配处理方法和装置。
背景技术
目前，Polar码的基本原理是根据特定的条件，采用巴氏(Bhattacharyya)参数或者容量(symmetric capacity)，来确定编码矩阵的行向量(或者列向量)。或者，采用误码率来确定相应的编码矩阵的行向量(或者列向量)，这样，Polar码能够通过上述方式选取的编码矩阵的行向量(或者列向量)，获得较优的性能，例如：误码率，或者传输速率。
另外，Polar码还可以利用两步速率匹配算法，来支持混合自动重传请求(HybridAutomatic Repeat Request；简称：HARQ)功能。具体的，该Polar码的速率匹配处理具体实现方式为：将Polar编码器输出的编码比特分成三组，分别对每组进行独立均匀的打孔操作或者重复操作，从而实现编码比特的长度能够匹配至虚拟递增冗余缓冲器(Incremental Redundancy buffer；简称：IR buffer)大小和传输资源大小。
但是，由于在采用两步速率匹配算法是需要将Polar编码器输出的编码比特分成三组，因此，会与Polar码编码矩阵的行向量(或者列向量)的选取产生了冲突，即不考虑优先级比特的排列次序和输出次序的情况下，从而无法按照上述方式选取编码矩阵的行向量(或者列向量)，使得在译码时性能增益出现损失，导致严重的译码错误传输，进而导致了Polar码性能不优的问题。
发明内容
本发明实施例提供一种编码的速率匹配处理方法和装置，以克服现有技术中在采用两步速率匹配算法时会与Polar码编码矩阵的行向量(或者列向量)的选取产生了冲突，从而造成译码时性能增益出现损失，导致严重的译码错误传输，进而导致了Polar码性能不优的问题。
本发明实施例第一方面提供一种编码的速率匹配处理方法，包括：
将Polar编码器输出的编码比特分成M个组，并分别对第1组至第M组中的编码比特进行交织处理；其中，M为正整数；
根据虚拟IR buffer模块的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第1组至第M组中前面各组的比特编码输出至所述虚拟IRbuffer模块，丢弃所述第1组至第M组中后面各组的编码比特；
根据传输信道可用的比特数目和所述虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟IR buffer模块中存放的多个组的编码比特进行重复或缩减处理；
将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过所述传输信道发送所述比特流。
在第一方面的第一种可能实现方式中，在第j组包含fN(j)个编码比特，所述fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M，t＝0,1,L,P-1，P＝N/M；N为正整数，且表示所述Polar编码器输出的编码比特的长度时，所述根据虚拟IR buffer模块的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第1组至第M组中前面各组的比特编码输出至所述虚拟IR buffer模块，丢弃所述第1组至第M组中后面各组的编码比特，包括：
从所述第1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟IRbuffer模块，直至输出NRM1个交织处理后的编码比特为止，其中，NRM1＝min(N,NIR)；NIR表示所述虚拟IR buffer模块的大小。
结合第一方面的第一种可能实现方式，在第一方面的第二种可能实现方式中，所述根据传输信道可用的比特数目和所述虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，包括：
当Ndata≤NRM1时，从所述虚拟IR buffer模块中与预先配置的第一起始位置对应的第S1组开始，依次从各个组中输出交织处理后的编码比特，直至输出Ndata个交织处理后的编码比特；
当Ndata＞NRM1时，从所述第S1组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出所述Ndata个交织处理后的编码比特；其中，Ndata表示传输信道可用的比特数目。
结合第一方面的可能实现方式，在第一方面的第三种可能实现方式中，在第j组包含fN(j)个编码比特，所述fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M，t＝0,1,L,P-1，P＝N/M；N为正整数，且表示所述Polar编码器输出的编码比特的长度时，所述根据虚拟IRbuffer模块的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第1组至第M组中前面各组的比特编码输出至所述虚拟IR buffer模块，丢弃所述第1组至第M组中后面各组的编码比特，包括：
依次输出第1组至第W组中交织处理后的编码比特给所述虚拟IR buffer模块，并输出第W+1组中第1至第NRM1-WP个交织处理后的编码比特给所述虚拟IR buffer模块；其中，W满足WP＜NRM1≤(W+1)P；NRM1＝min(N,NIR)；NIR表示所述虚拟IR buffer模块的大小。
结合第一方面的第三种可能实现方式，在第一方面的第四种可能实现方式中，所述根据传输信道可用的比特数目和所述虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，包括：
当Ndata≤NRM1时，从所述虚拟IR buffer模块中与预先配置的第二起始位置对应的第S2组开始，依次输出V个组中的交织处理后的编码比特，并输出V个组之后的下一个组中的第1至第Ndata-VP个交织编码处理后的编码比特；其中，V满足VP＜Ndata≤(V+1)P；Ndata表示传输信道可用的比特数目；
当Ndata＞NRM1时，从所述第S2组开始，依次循环输出W+1个组中的交织处理后的编码比特，且循环次数为W'次；再从所述第S2组开始，依次输出V'+1个组中每个组的第1至第Ndata-W'NRM1个交织处理后的编码比特；其中，W'满足W'P＜Ndata≤(W'+1)NRM1；V'满足V'P＜Ndata-W'NNRM1≤(V'+1)P；其中，Ndata表示传输信道可用的比特数目。
结合第一方面的可能实现方式，在第一方面的第五种可能实现方式中，在第1组为系统比特，第2组至第M组为校验比特，且第j组包含fN-K(j)个校验比特，所述fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M-1，t＝0,1,L,P-1，P＝(N-K)/(M-1)；N为正整数，且表示所述Polar编码器输出的编码比特的长度；K表示所述Polar编码器输出的编码比特的最前面的K个比特时，所述根据虚拟IR buffer模块的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第1组至第M组中前面各组的比特编码输出至所述虚拟IR buffer模块，丢弃所述第1组至第M组中后面各组的编码比特，包括：
输出第1组中交织处理后的系统比特给所述虚拟IR buffer模块，并依次输出第2组至第W组中交织处理后的检验比特给所述虚拟IR buffer模块，再输出第W+1组中第1至第NRM1-K-WP个交织处理后的校验比特给所述虚拟IR buffer；其中，W满足WP＜NRM1-K≤(W+1)P；NRM1＝min(N,NIR)；NIR表示所述虚拟IR buffer的大小。
结合第一方面的第五种可能实现方式，在第一方面的第六种可能实现方式中，所述根据传输信道可用的比特数目和所述虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，包括：
当Ndata≤NRM1时，从所述虚拟IR buffer模块中输出第1组中的交织处理后的系统比特，并从所述虚拟IR buffer模块中与预先配置的第三起始位置对应的第S3组开始，依次输出V个组中的交织处理后的校验比特，并输出V个组之后的下一个组中的第1至第Ndata-K-VP个交织编码处理后的编码比特；其中，V满足VP＜Ndata-K≤(V+1)P；Ndata表示传输信道可用的比特数目；
当Ndata＞NRM1时，从所述虚拟IR buffer模块中循环W'次输出第1组中的交织处理后的系统比特，并从所述虚拟IR buffer模块中的所述第S3组开始，依次循环输出W+1个组中的交织处理后的校验比特，且循环次数为W'次；再输出第1组中的交织处理后的系统比特，以及从所述第S3组开始，依次输出V'个组中交织处理后的校验比特；最后，输出V'个组之后的下一个组中的第1至第Ndata-W'NRM1-V'P个校验比特；其中，W'满足W'P＜Ndata≤(W'+1)NRM1；V'满足V'P＜Ndata-W'NNRM1≤(V'+1)P；其中，Ndata表示传输信道可用的比特数目。
本发明实施例第二方面提供一种编码的速率匹配处理装置，包括：
分组模块，用于将Polar编码器输出的编码比特分成M个组；其中，M为正整数；
交织处理模块，用于分别对第1组至第M组中的编码比特进行交织处理；
第一速率匹配模块，用于根据虚拟IR buffer模块的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的所述第1组至第M组中前面各组的比特编码输出至所述虚拟IR buffer模块，丢弃所述第1组至第M组中后面各组的编码比特；
所述IR buffer模块，用于存放所述第一速率匹配模块输出的多个组的编码比特；
第二速率匹配模块，用于根据传输信道可用的比特数目和所述虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对所述虚拟IR buffer模块中存放的多个组的编码比特进行重复或缩减处理；
编码比特收集模块，用于将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过所述传输信道发送所述比特流。
在第二方面的第一种可能实现方式中，在第j组包含fN(j)个编码比特，所述fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M，t＝0,1,L,P-1，P＝N/M；N为正整数，且表示所述Polar编码器输出的编码比特的长度时，所述第一速率匹配模块具体用于从所述第1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟IR buffer模块，直至输出NRM1个交织处理后的编码比特为止，其中，NRM1＝min(N,NIR)；NIR表示所述虚拟IR buffer模块的大小。
结合第二方面的第一种可能实现方式，在第二方面的第二种可能实现方式中，所述第二速率匹配模块包括：
比特缩减处理单元，用于当Ndata≤NRM1时，从所述虚拟IR buffer模块中与预先配置的第一起始位置对应的第S1组开始，依次从各个组中输出交织处理后的编码比特，直至输出Ndata个交织处理后的编码比特；
比特重复处理单元，用于当Ndata＞NRM1时，从所述第S1组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出所述Ndata个交织处理后的编码比特；其中，Ndata表示传输信道可用的比特数目。
结合第二方面可能实现方式，在第二方面的第三种可能实现方式中，在第j组包含fN(j)个编码比特，所述fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M，t＝0,1,L,P-1，P＝N/M；N为正整数，且表示所述Polar编码器输出的编码比特的长度时，所述第一速率匹配模块具体用于依次输出第1组至第W组中交织处理后的编码比特给所述虚拟IR buffer模块，并输出第W+1组中第1至第NRM1-WP个交织处理后的编码比特给所述虚拟IR buffer模块；其中，W满足WP＜NRM1≤(W+1)P；NRM1＝min(N,NIR)；NIR表示所述虚拟IR buffer模块的大小。
结合第二方面的第三种可能实现方式，在第二方面的第四种可能实现方式中，所述第二速率匹配模块包括：
比特缩减处理单元，用于当Ndata≤NRM1时，从所述虚拟IR buffer模块中与预先配置的第二起始位置对应的第S2组开始，依次输出V个组中的交织处理后的编码比特，并输出V个组之后的下一个组中的第1至第Ndata-VP个交织编码处理后的编码比特；其中，V满足VP＜Ndata≤(V+1)P；Ndata表示传输信道可用的比特数目；
比特重复处理单元，用于当Ndata＞NRM1时，从所述第S2组开始，依次循环输出W+1个组中的交织处理后的编码比特，且循环次数为W'次；再从所述第S2组开始，依次输出V'+1个组中每个组的第1至第Ndata-W'NRM1个交织处理后的编码比特；其中，W'满足W'P＜Ndata≤(W'+1)NRM1；V'满足V'P＜Ndata-W'NNRM1≤(V'+1)P；其中，Ndata表示传输信道可用的比特数目。
结合第二方面的可能实现方式，在第二方面的第五种可能实现方式中，在第1组为系统比特，第2组至第M组为校验比特，且第j组包含fN-K(j)个校验比特，所述fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M-1，t＝0,1,L,P-1，P＝(N-K)/(M-1)；N为正整数，且表示所述Polar编码器输出的编码比特的长度；K表示所述Polar编码器输出的编码比特的最前面的K个比特时，所述第一速率匹配模块具体用于输出第1组中交织处理后的系统比特给所述虚拟IR buffer模块，并依次输出第2组至第W组中交织处理后的检验比特给所述虚拟IRbuffer模块，再输出第W+1组中第1至第NRM1-K-WP个交织处理后的校验比特给所述虚拟IRbuffer模块；其中，W满足WP＜NRM1-K≤(W+1)P；NRM1＝min(N,NIR)；NIR表示所述虚拟IRbuffer模块的大小。
结合第二方面的第五种可能实现方式，在第二方面的第六种可能实现方式中，所述第二速率匹配模块包括：
比特缩减处理单元，用于当Ndata≤NRM1时，从所述虚拟IR buffer模块中输出第1组中的交织处理后的系统比特，并从所述IR buffer中与预先配置的第三起始位置对应的第S3组开始，依次输出V个组中的交织处理后的校验比特，并输出V个组之后的下一个组中的第1至第Ndata-K-VP个交织编码处理后的编码比特；其中，V满足VP＜Ndata-K≤(V+1)P；Ndata表示传输信道可用的比特数目；
比特重复处理单元，用于当Ndata＞NRM1时，从所述虚拟IR buffer模块中循环W'次输出第1组中的交织处理后的系统比特，并从所述虚拟IR buffer模块中的所述第S3组开始，依次循环输出W+1个组中的交织处理后的校验比特，且循环次数为W'次；再输出第1组中的交织处理后的系统比特，以及从所述第S3组开始，依次输出V'个组中交织处理后的校验比特；最后，输出V'个组之后的下一个组中的第1至第Ndata-W'NRM1-V'P个校验比特；其中，W'满足W'P＜Ndata≤(W'+1)NRM1；V'满足V'P＜Ndata-W'NNRM1≤(V'+1)P；其中，Ndata表示传输信道可用的比特数目。
本发明实施例编码的速率匹配处理方法和装置，通过将Polar编码器输出的编码比特分成M个组，并分别对第1组至第M组中的编码比特进行交织处理，根据虚拟IR buffer模块的大小，对第M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的该第1组至第M组中前面各组的比特编码输出至该虚拟IR buffer模块，丢弃该第1组至第M组中后面各组的编码比特；根据传输信道可用的比特数目和该虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对该虚拟IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，并将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过该传输信道发送该比特流，由于将Polar编码器输出的编码比特随机分成多个组，并对多个组进行连续地比特缩减处理，或者比特缩减处理和比特重复处理，因此，不仅能够支持高效灵活的速率匹配技术，进而能够支持HARQ重传，还能够提高传输效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明编码的速率匹配处理方法的一个实施例的流程图；
图2为本发明编码的速率匹配处理方法的另一个实施例的流程图；
图3为本发明编码的速率匹配处理方法的又一个实施例的流程图；
图4为本发明编码的速率匹配处理方法的还一个实施例的流程图；
图5为本发明编码的速率匹配处理装置的一个实施例的结构示意图；
图6为本发明编码的速率匹配处理装置的另一个实施例的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本发明编码的速率匹配处理方法的一个实施例的流程图，如图1所示，本实施例的方法可以包括：
步骤101、将Polar编码器输出的编码比特分成M个组，并分别对第1组至第M组中的编码比特进行交织处理。
在本实施例中，Polar编码器输出的编码比特可以为非系统的Polar编码比特或者非系统的Polar编码比特。
步骤102、根据虚拟IR buffer模块的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的该第1组至第M组中前面各组的比特编码输出至该虚拟IRbuffer模块，丢弃该第1组至第M组中后面各组的编码比特。
步骤103、根据传输信道可用的比特数目和该虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对该虚拟IR buffer模块中存放的多个组的编码比特进行重复或缩减处理。
在本实施例中，传输信道可用的比特数目即为物理层空口的可用资源的数量。
在本实施例中，若虚拟IR buffer模块存放的多个组的编码比特数目大于或者等于传输信道可用的比特数目，则进行比特缩减处理，即优先输出所选的起始位置对应的组的前面的编码比特，丢弃其余的编码比特。另外，若虚拟IR buffer模块存放的多个组的编码比特数目小于传输信道可用的比特数目，则进行比特重复处理，从所选的起始位置对应的组开始，循环地重复输出各组的编码比特，优先输出各组的前面的编码比特，丢弃后面的编码比特。
其中，所选的起始位置可以是预定义的，或者为接收到的无线通信系统发送的混合自动重传请求(Hybrid Automatic Repeat Request；简称：HARQ)冗余版本(RedundancyVersion；简称：RV)指示。
步骤104、将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过该传输信道发送该比特流。
在本实施例中，通过将Polar编码器输出的编码比特分成M个组，并分别对第1组至第M组中的编码比特进行交织处理，根据虚拟IR buffer模块的大小，对第M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的该第1组至第M组中前面各组的比特编码输出至该虚拟IR buffer模块，丢弃该第1组至第M组中后面各组的编码比特；根据传输信道可用的比特数目和该虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对该虚拟IR buffer模块中存放的多个组的编码比特进行重复或缩减处理，并将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过该传输信道输出该比特流，由于将Polar编码器输出的编码比特随机分成多个组，并对多个组进行连续地比特缩减处理，或者比特缩减处理和比特重复处理，因此，不仅能够支持高效灵活的速率匹配技术，进而能够支持HARQ重传，还能够提高传输效率。
下面采用几个具体的实施例，对图1所示方法实施例的技术方案进行详细说明。
图2为本发明编码的速率匹配处理方法的另一个实施例的流程图，在上述图1所示实施例的基础上，如图2所示，在本实施例中，以Polar编码器输出的编码比特可以为非系统的Polar编码比特为例，即第j组包含fN(j)个编码比特，该fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M，t＝0,1,L,P-1，P＝N/M；N为正整数，且表示该Polar编码器输出的编码比特的长度，详细介绍本实施例的技术方案，步骤102的一种具体实现方式为：
步骤201、从第1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟IRbuffer模块，直至输出NRM1个交织处理后的编码比特为止，其中，NRM1＝min(N,NIR)；NIR表示该虚拟IR buffer模块的大小。
可选地，步骤103的一种具体实现方式为：
步骤202、比较NRM1和该传输信道可用的比特数目，若Ndata≤NRM1，则执行步骤203；若Ndata＞NRM1，则执行步骤204。
步骤203、从该虚拟IR buffer模块中与预先配置的第一起始位置对应的第S1组开始，依次从各个组中输出交织处理后的编码比特，直至输出Ndata个交织处理后的编码比特。
步骤204、从该第S1组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出该Ndata个交织处理后的编码比特；其中，Ndata表示传输信道可用的比特数目。
图3为本发明编码的速率匹配处理方法的又一个实施例的流程图，在上述图1所示实施例的基础上，如图3所示，在本实施例中，以Polar编码器输出的编码比特可以为非系统的Polar编码比特为例，即第j组包含fN(j)个编码比特，该fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M，t＝0,1,L,P-1，P＝N/M；N为正整数，且表示该Polar编码器输出的编码比特的长度，详细介绍本实施例的技术方案，步骤102的另一种具体实现方式为：
步骤301、依次输出第1组至第W组中交织处理后的编码比特给该虚拟IR buffer模块，并输出第W+1组中第1至第NRM1-WP个交织处理后的编码比特给该虚拟IR buffer模块。
其中，W满足WP＜NRM1≤(W+1)P；NRM1＝min(N,NIR)；NIR表示该虚拟IR buffer模块的大小。
可选地，步骤103的另一种具体实现方式为：
步骤302、比较NRM1和该传输信道可用的比特数目，若Ndata≤NRM1，则执行步骤303；若Ndata＞NRM1，则执行步骤304。
步骤303、从该虚拟IR buffer模块中与预先配置的第二起始位置对应的第S2组开始，依次输出V个组中的交织处理后的编码比特，并输出V个组之后的下一个组中的第1至第Ndata-VP个交织编码处理后的编码比特。
其中，V满足VP＜Ndata≤(V+1)P；Ndata表示传输信道可用的比特数目。
步骤304、从该第S2组开始，依次循环输出W+1个组中的交织处理后的编码比特，且循环次数为W'次；再从该第S2组开始，依次输出V'+1个组中每个组的第1至第Ndata-W'NRM1个交织处理后的编码比特。其中，W'满足W'P＜Ndata≤(W'+1)NRM1；V'满足V'P＜Ndata-W'NNRM1≤(V'+1)P；其中，Ndata表示传输信道可用的比特数目。
图4为本发明编码的速率匹配处理方法的还一个实施例的流程图，在上述图1所示实施例的基础上，如图4所示，在本实施例中，以Polar编码器输出的编码比特可以为系统的Polar编码比特为例，即第1组为系统比特，第2组至第M组为校验比特，且第j组包含fN-K(j)个校验比特，该fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M-1，t＝0,1,L,P-1，P＝(N-K)/(M-1)；N为正整数，且表示该Polar编码器输出的编码比特的长度；K表示该Polar编码器输出的编码比特的最前面的K个比特，详细介绍本实施例的技术方案，步骤102的又一种具体实现方式为：
步骤401、输出第1组中交织处理后的系统比特给该虚拟IR buffer模块，并依次输出第2组至第W组中交织处理后的检验比特给该虚拟IR buffer模块，再输出第W+1组中第1至第NRM1-K-WP个交织处理后的校验比特给该虚拟IR buffer；其中，W满足WP＜NRM1-K≤(W+1)P；NRM1＝min(N,NIR)；NIR表示该虚拟IR buffer的大小。
可选地，步骤103的又一种具体实现方式为：
步骤402、比较NRM1和该传输信道可用的比特数目，若Ndata≤NRM1，则执行步骤403；若Ndata＞NRM1，则执行步骤404。
步骤403、从该虚拟IR buffer模块中输出第1组中的交织处理后的系统比特，并从该虚拟IR buffer模块中与预先配置的第三起始位置对应的第S3组开始，依次输出V个组中的交织处理后的校验比特，并输出V个组之后的下一个组中的第1至第Ndata-K-VP个交织编码处理后的编码比特；其中，V满足VP＜Ndata-K≤(V+1)P；Ndata表示传输信道可用的比特数目。
步骤404、从该虚拟IR buffer模块中循环W'次输出第1组中的交织处理后的系统比特，并从该虚拟IR buffer模块中的该第S3组开始，依次循环输出W+1个组中的交织处理后的校验比特，且循环次数为W'次；再输出第1组中的交织处理后的系统比特，以及从该第S3组开始，依次输出V'个组中交织处理后的校验比特；最后，输出V'个组之后的下一个组中的第1至第Ndata-W'NRM1-V'P个校验比特；其中，W'满足W'P＜Ndata≤(W'+1)NRM1；V'满足V'P＜Ndata-W'NNRM1≤(V'+1)P；其中，Ndata表示传输信道可用的比特数目。
图5为本发明编码的速率匹配处理装置的一个实施例的结构示意图，如图5所示，本实施例的装置可以包括：分组模块11、交织处理模块12、第一速率匹配模块13、IRbuffer模块14、第二速率匹配模块15和编码比特收集模块16，其中，分组模块11用于将Polar编码器输出的编码比特分成M个组；其中，M为正整数；交织处理模块12用于分别对第1组至第M组中的编码比特进行交织处理；第一速率匹配模块13用于根据虚拟IRbuffer模块14的大小，对M个组中的多个组的编码比特进行比特缩减处理，并将缩减处理后的该第1组至第M组中前面各组的比特编码输出至该虚拟IR buffer模块14，丢弃该第1组至第M组中后面各组的编码比特，并丢弃后面各组的编码比特；IR buffer模块14用于存放该第一速率匹配模块输出的多个组的编码比特；第二速率匹配模块15用于根据传输信道可用的比特数目和该虚拟IR buffer模块中存放的多个组的编码比特数目进行比较，并根据比较结果，对该虚拟IRbuffer模块14中存放的多个组的编码比特进行重复或缩减处理；编码比特收集模块16用于将重复或缩减处理后的编码比特进行串接处理，生成一个比特流，并通过该传输信道发送该比特流。
本实施例的装置，可以用于执行图1所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
图6为本发明编码的速率匹配处理装置的另一个实施例的结构示意图，如图6所示，本实施例的装置在图5所示装置结构的基础上，在第j组包含fN(j)个编码比特，该fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M，t＝0,1,L,P-1，P＝N/M；N为正整数，且表示该Polar编码器输出的编码比特的长度时，该第一速率匹配模块13具体用于从该第1组开始，依次将各个组中的交织处理后的编码比特输出给虚拟IR buffer模块14，直至输出NRM1个交织处理后的编码比特为止，其中，NRM1＝min(N,NIR)；NIR表示该虚拟IR buffer模块14的大小。
可选地，第二速率匹配模块15包括：比特缩减处理单元151和比特重复处理单元152；其中，比特缩减处理单元151用于当Ndata≤NRM1时，从该虚拟IR buffer模块中与预先配置的第一起始位置对应的第S1组开始，依次从各个组中输出交织处理后的编码比特，直至输出Ndata个交织处理后的编码比特；比特重复处理单元152用于当Ndata＞NRM1时，从该第S1组开始，依次循环从各个组中开始输出交织处理后的编码比特，直至输出该Ndata个交织处理后的编码比特；其中，Ndata表示传输信道可用的比特数目。
本实施例的装置，可以用于执行图2所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
进一步的，在本发明的又一个实施例中，在上述图5所示实施例的基础上，在第j组包含fN(j)个编码比特，该fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M，t＝0,1,L,P-1，P＝N/M；N均为正整数，且表示该Polar编码器输出的编码比特的长度时，该第一速率匹配模块13具体用于依次输出第1组至第W组中交织处理后的编码比特给该虚拟IR buffer模块14，并输出第W+1组中第1至第NRM1-WP个交织处理后的编码比特给该虚拟IR buffer模块14；其中，W满足WP＜NRM1≤(W+1)P；NRM1＝min(N,NIR)；NIR表示该虚拟IR buffer模块14的大小。
可选地，该第二速率匹配模块15包括：比特缩减处理单元和比特重复处理单元；其中，比特缩减处理单元，用于当Ndata≤NRM1时，从该虚拟IR buffer模块14中与预先配置的第二起始位置对应的第S2组开始，依次输出V个组中的交织处理后的编码比特，并输出V个组之后的下一个组中的第1至第Ndata-VP个交织编码处理后的编码比特；其中，V满足VP＜Ndata≤(V+1)P；Ndata表示传输信道可用的比特数目；比特重复处理单元，用于当Ndata＞NRM1时，从该第S2组开始，依次循环输出W+1个组中的交织处理后的编码比特，且循环次数为W'次；再从该第S2组开始，依次输出V'+1个组中每个组的第1至第Ndata-W'NRM1个交织处理后的编码比特；其中，W'满足W'P＜Ndata≤(W'+1)NRM1；V'满足V'P＜Ndata-W'NNRM1≤(V'+1)P；其中，Ndata表示传输信道可用的比特数目。
本实施例的装置，可以用于执行图3所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
更进一步的，在本发明的还一个实施例中，在上述图5所示实施例的基础上，在第1组为系统比特，第2组至第M组为校验比特，且第j组包含fN-K(j)个校验比特，所述fN(j)表示置换函数，且j＝(i-1)P+t，i＝1,2,L,M-1，t＝0,1,L,P-1，P＝(N-K)/(M-1)；N为正整数，且表示所述Polar编码器输出的编码比特的长度；K表示所述Polar编码器输出的编码比特的最前面的K个比特时，所述第一速率匹配模块13具体用于输出第1组中交织处理后的系统比特给所述虚拟IR buffer模块14，并依次输出第2组至第W组中交织处理后的检验比特给所述虚拟IR buffer模块14，再输出第W+1组中第1至第NRM1-K-WP个交织处理后的校验比特给所述虚拟IR buffer模块14；其中，W满足WP＜NRM1-K≤(W+1)P；NRM1＝min(N,NIR)；NIR表示所述虚拟IR buffer模块14的大小。
可选地，第二速率匹配模块15包括：比特缩减处理单元和比特重复处理单元；其中，比特缩减处理单元，用于当Ndata≤NRM1时，从该虚拟IR buffer模块中输出第1组中的交织处理后的系统比特，并从该IR buffer中与预先配置的第三起始位置对应的第S3组开始，依次输出V个组中的交织处理后的校验比特，并输出V个组之后的下一个组中的第1至第Ndata-K-VP个交织编码处理后的编码比特；其中，V满足VP＜Ndata-K≤(V+1)P；Ndata表示传输信道可用的比特数目；比特重复处理单元，用于当Ndata＞NRM1时，从该虚拟IR buffer模块中循环W'次输出第1组中的交织处理后的系统比特，并从该虚拟IR buffer模块中的该第S3组开始，依次循环输出W+1个组中的交织处理后的校验比特，且循环次数为W'次；再输出第1组中的交织处理后的系统比特，以及从该第S3组开始，依次输出V'个组中交织处理后的校验比特；最后，输出V'个组之后的下一个组中的第1至第Ndata-W'NRM1-V'P个校验比特；其中，W'满足W'P＜Ndata≤(W'+1)NRM1；V'满足V'P＜Ndata-W'NNRM1≤(V'+1)P；其中，Ndata表示传输信道可用的比特数目。
本实施例的装置，可以用于执行图4所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (8)

1.一种编码的速率匹配处理方法，其特征在于，包括：
将N个极化Polar编码比特分成M个组，并对第1组至第M组进行交织处理,其中，所述N为Polar编码比特的长度，N，M为正整数；
当N<＝NIR，输出NRM1个交织处理后的编码比特，其中，所述NRM1为N，所述NIR为虚拟IRbuffer模块的大小，其中，所述NIR，NRM1均为正整数；
根据传输信道可用的比特数目Ndata和所述NRM1个交织处理后的编码比特进行比较，根据比较结果，对所述M个组的编码比特进行重复或缩减处理,其中，所述Ndata为正整数；
通过所述传输信道发送所述重复或缩减处理后的编码比特。
2.根据权利要求1所述的方法，其特征在于，所述根据传输信道可用的比特数目和所述NRM1个交织处理后的编码比特进行比较，根据比较结果，对所述M个组的编码比特进行重复或缩减处理具体包括：
当所述Ndata＞NRM1，从第1组开始，依次从M个组循环输出交织处理后的编码比特，直至输出所述Ndata个交织处理后的编码比特。
3.根据权利要求1所述的方法，其特征在于，所述根据传输信道可用的比特数目和所述NRM1个交织处理后的编码比特进行比较，根据比较结果，对所述M个组的编码比特进行重复或缩减处理具体包括：
当Ndata≤NRM1，从第1组开始，依次输出所述第1组至第M组中前面Ndata个编码比特。
4.一种编码的速率匹配处理装置，其特征在于，包括：
分组模块，用于将N个极化Polar编码比特分成M个组，M为正整数；
交织处理模块，用于并对第1组至第M组进行交织处理，其中，所述N为Polar编码比特的长度，N为正整数；
第一速率匹配模块，用于当N<＝NIR，输出NRM1个交织处理后的编码比特，其中，所述NRM1为N，所述NIR为虚拟IR buffer模块的大小，其中，所述NIR，NRM1均为正整数；
所述IR buffer模块，用于存放所述第一速率匹配模块输出的M个组的编码比特；
第二速率匹配模块，用于根据传输信道可用的比特数目Ndata和所述NRM1个交织处理后的编码比特进行比较，根据比较结果，对所述M个组的编码比特进行重复或缩减处理,其中，所述Ndata为正整数；
编码比特收集模块，用于通过所述传输信道发送所述重复或缩减处理后的编码比特。
5.根据权利要求4所述的装置，其特征在于，所述第二速率匹配模块包括：
比特缩减处理单元，用于当Ndata≤NRM1时，从第1组开始，依次输出所述第1组至第M组中前面Ndata个编码比特。
6.根据权利要求4所述的装置，其特征在于，所述第二速率匹配模块包括：
比特重复处理单元，用于当Ndata＞NRM1时，从第1组开始，依次从M个组循环输出交织处理后的编码比特，直至输出所述Ndata个交织处理后的编码比特。
7.一种速率匹配装置，其特征在于，包括处理单元和存储单元；其中，所述存储单元中存储一组程序，所述处理单元用于调用所述存储器中存储的程序，当所述程序被执行时，使得所述处理单元执行如权利要求1～3中任一项所述的方法。
8.一种计算机可读取存储介质，其特征在于，所述计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行权利要求1～3任意一项所述的方法。
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