KR20190035878A - 멀티 레벨 상호 연결된 반도체 웨이퍼를 위한 동축 커넥터 피드 스루 - Google Patents

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KR20190035878A
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레이던 컴퍼니
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Abstract

반도체, 실리콘 온 산화물 (SOI) 구조는 하부 산화물 (BOX) 절연층 상에 배치된 실리콘 층을 포함한다. 딥 트렌치 절연 (DTI) 물질은 상기 실리콘 층을 통해 상기 하부 산화물 절연층으로 수직으로 통과한다. 상기 딥 트렌치 절연 물질은 상기 실리콘의 유전율보다 낮은 유전율을 가진다. 동축 전송선은 내부 전기 도체, 및 상기 하부 산화물 절연층 위에 배치된 전기 도체를 접점 하부 산화물 절연층 아래에 배치된 전기 도체에 전기적으로 연결하도록 상기 딥 트렌치 절연 물질을 통해 수직으로 통과하는 상기 내부 전기 도체 주위에 배치되는 외부 전기 전도성 차폐 구조를 포함한다.

Description

멀티 레벨 상호 연결된 반도체 웨이퍼를 위한 동축 커넥터 피드 스루
본 개시는 일반적으로 멀티 레벨(multi-level) 상호 연결된(interconnected) 반도체 웨이퍼(semiconductor wafers)에 관한 것이며, 보다 상세하게는 상호 연결된 웨이퍼(wafers) 사이에서 무선 주파수(RF: Radio Frequency) 에너지를 상호 연결하는데 사용되는 동축 커넥터(coaxial connectors)에 관한 것이다.
본 기술 분야에 알려진 바와 같이, 한 쌍의 겹쳐서(overlaying) 접착된(bonded) 반도체 웨이퍼 사이에서 무선 주파수(RF)와 같은 고주파 에너지(high frequency energy)를 커플링하는(couple) 것은 자주 바람직하다. 이는 3 차원(3D: Three Dimensional) 집적으로 때때로 지칭되며, 예를 들어 마이크로일렉트로닉스 릴라이어빌러티(Microelectronics Reliability) 53 (2013) 7-17에서 천타 코(Chen-Ta Ko), 쿠안넝 천(Kuan-Neng Chen)의 "(3D 집적에서 주요 기술에 대한 신뢰성)Reliability of key technologies in 3D integration"이라는 논문과, 978-1-4244-4512 2009 IEEE에서 엔퀴스트(Enquist) el al.의 "3 차원 집적 회로 적용을 위한 소유 확장 가능한 구리 직접 접착 상호 연결 3D IC 기술에 대한 비용 절감(Low Cost of Ownership Scalable Copper Direct Bond Interconnected 3D IC Technology for Three Dimensional Integrated Circuit Applications)"이라는 논문과, 일본 마츠에(Matsue)에서 2007년 5월 18일의 인화인듐 및 관련 물질에 대한 2007 국제 컨퍼런스(2007 International Conference on Indium Phosphide and Related Materials)에서 피. 창치엔(P. Chang-Chien) el al.의 "MMIC 호환 웨이퍼 레벨 패키징 기술(MMIC Compatible Wafer-Level Packaging Technology)"이라는 논문을 보라.
본 기술 분야에 알려진 바와 같이, 많은 응용에서, 2006 전자 패키징 기술 컨퍼런스(2006 Electronics Packaging Technology Conference) 825-830에서 호(Ho) et al.의 "고주파 적용을 위한 실리콘 캐리어 동축 차폐 비아의 개발(Development of Coaxial Shield Via in Silicon Carrier for High Frequency Application)"이라는 논문에 기술된, 3D 집적으로 실리콘 캐리어 웨이퍼를 통해 동축 차폐(coaxial shield)를 제공하는 것이 바람직하다.
본 기술 분야에 알려진 바와 같이, SPIE 회보(Proc. of SPIE) 제8715 권(Vol. 8715) 871505 · ⓒ 2013 SPIE · CCC 코드(code): 0277-786X/13/$18 doi: 10.1117/12.1518475에서 데이비드 에이. 위크너(David A. Wikner), 아르투 알. 루우캐넌(Arttu R. Luukanen)에 의해 편집된 수동 및 능동 밀리미터 파 이미징 XVI(Passive and Active Millimeter-Wave Imaging XVI)에서 알준 카르 로이(Arjun Kar-Roy) el al.의 "밀리미터파 및 테라헤르츠　적용을 위한 타워재즈 실리콘게르마늄 바이CMOS 플랫폼을 사용하는 최신 개발(Recent developments using TowerJazz SiGe BiCMOS platform for mmWave and THz applications)"이라는 논문은 실리콘 게르마늄(silicon germanium) (SiGe) 바이CMOS 기술로 형성된 무선 주파수 비아(radio frequency vias)를 보고한다. 또한, 2014년 2월 27일 공개된 출원인 헐위츠; 폴 디.(Hurwitz; Paul D.) 외의 "RF 기술에서 실리콘 비아를 통한 절연(Isolated Through Silicon Vias in RF Technologies)"이라는 미국 특허 출원 공보를 보라.
본 기술 분야에 알려진 바와 같이, 큰 직경의 구리 충전 비아(large diameter copper filled vias)는 비교적 두꺼운 실리콘 층을 통해 형성된다. 이는 실리콘 기판의 전도성으로 인해 이러한 고주파 에너지에서 높은 손실을 야기한다. 사용되는 또 다른 방법은 작은 텅스텐 충전 비아(small tungsten filled vias)들의 사용을 포함하지만, 이러한 방법은 고밀도 3D 상호연결(high density 3D interconnect)에 대해 좋은 반면에, 낮은 고주파 에너지 손실을 갖는 비아를 생성하기에 충분한 필드(field)를 한정(confine)하지는 않는다.
본 개시에 따라서, 반도체, 실리콘 온 산화물 (SOI: Silicon-On-Oxide) 구조는 하부 산화물 (BOX: bottom oxide) 절연층(insulating layer) 상에 배치된 실리콘 층(silicon layer)을 포함하도록 제공된다. 딥 트렌치 절연 (DTI: Deep Trench Isolation) 물질은 상기 실리콘 층을 통해 상기 하부 산화물 절연층으로 수직으로(vertically) 통과한다(passes). 상기 딥 트렌치 절연 물질은 상기 실리콘의 유전율(permittivity)보다 낮은 유전율을 가진다. 동축 전송선(coaxial transmission line)은 내부 전기 도체(inner electrical conductor), 및 상기 하부 산화물 절연층 위에 배치된(disposed) 전기 도체를 접점 하부 산화물 절연층(contacts bottom oxide insulating layer) 아래에 배치된 전기 도체에 전기적으로(electrically) 연결하도록(connect) 상기 딥 트렌치 절연 물질을 통해 수직으로 통과하는 상기 내부 전기 도체 주위에(around) 배치되는 외부 전기 전도성 차폐 구조(outer electrically conductive shield structure)를 포함한다.
본 발명자는, 동축 전송선이 실리콘을 통과하는 것보다 더 낮은 유전율 하부 산화물 절연층을 통과하도록(pass through) 함으로써, 하부 산화물 절연층을 통과할 때가 실리콘 층을 통과할 때보다 신호 전송 손실이 적을 것이라는 점을 인식했는데, 왜냐하면 하부 산화물 절연층이 내부 도체 및 외부 도체 차폐 구조 사이에 더 낮은 손실의 유전체(lower loss dielectric)를 제공할 것이기 때문이다. 또한, 본 발명자는, DTI 물질을 통과하는 동축 전송선의 사용이, 실리콘 층 내에 형성된 집적 회로의 기능적 밀도(functional density)를 최대화하기 위해 매우 얇은(very thin) 실리콘 층을 사용할 수 있게 하고, 실리콘과 비교하여 매우 낮은 전도율(conductivity) 및 손실 탄젠트(loss tangent)를 가지는 산화물 ((DTI) 물질) 내 동축 전송선을 배치함으로써 비아를 통한 손실을 최소화할 수 있다는 점을 인식했다. SOI를 사용함으로써, 집적 3D RF 장치(integrated 3D RF Devices)로의 집적을 간단하게 하는 구조의 구성을 단순하게 한다.
일 실시예에서, 반도체, 실리콘 온 산화물 (SOI: Silicon-On-Oxide) 구조는, 하부 산화물 (BOX: bottom oxide) 절연층(insulating layer)을 포함하도록 제공된다. 상기 실리콘 층은 내부에 한 쌍의 상보성 금속 산화막 반도체 (CMOS: Complementary Metal Oxide Semiconductor) 트랜지스터(transistors)를 형성하고, 상기 트랜지스터는 상기 실리콘 층을 통해 상기 하부 산화물 절연층으로 수직으로 통과하는 딥 트렌치 절연 (DTI: Deep Trench Isolation) 물질에 의해 서로 전기적으로 절연된다. 상기 딥 트렌치 절연 물질은 상기 실리콘의 유전율(permittivity)보다 낮은 유전율을 가진다. 동축 전송선은 내부 전기 도체(inner electrical conductor), 및 상기 하부 산화물 절연층 위에 배치된 전기 도체를 접점 하부 산화물 절연층 아래에 배치된 전기 도체에 전기적으로 연결하도록 상기 딥 트렌치 절연 물질을 통해 수직으로 통과하는 상기 내부 전기 도체 주위에 배치되는 외부 전기 전도성 차폐 구조(outer electrically conductive shield structure)를 가진다.
일 실시예에서, 상기 내부 전기 도체 및 상기 외부의 외부 도체 차폐 구조(outer conductor shield structure)는, 화학 기상 증착(CVD: Chemically Vapor Deposited) 텅스텐이다.
일 실시예에서, 상기 외부 도체 차폐 구조는, 상기 동축 전송선의 동작 파장(operating wavelength)의 4분의 1보다 작은 파장(less than one-quarter wavelength)에 의해 서로 분리된 복수의 이격된 전기 도체를 포함하고, 이에 따라 상기 외부 도체 차폐 구조에 대해 전기적으로 연속적인 도체(electrically continuous conductor)를 제공한다.
이러한 배치(arrangement)를 통해, 실리콘 온 산화물(SOI: Silicon-On-Oxide) 시작 구조(starting structure)는 딥 트렌치 절연(DTI)을 사용하여 절연되는 트랜지스터(transistors)를 제조하기 위해 사용된다. 상기 DTI는 상기 복수의 비아가 상기 DTI 물질을 통해 형성되기에 충분히 크게 형성된다. 상기 복수의 비아는, 먼저 상기 DTI 물질 및 상기 SOI 매몰 산화물(buried oxide)(BOX)을 통해 처음 에칭(etching)하고, 그후에 화학 기상 증착 (CVD) 텅스텐을 이용하여 비아를 충전함으로써 형성된다. 이러한 복수의 비아는 동축 또는 "유사 동축(pseudo-coaxial)" 구조(외부 도체 차폐 구조는 물리적으로 연속적인 도체가 아니지만, 커넥터의 동작 파장의 4분의 1보다 작은 파장에 의해 서로 분리된 복수의 이격된 전기 도체이고, 이에 따라 외부 도체에 대해 전기적으로 연속적인 도체를 제공한다는 의미에서 "유사 동축")를 생성하도록 배치된다(arrayed). 유사 동축 구조는, CVD 텅스텐 충전(fill)과 연관된 실제적인 문제점들 중 일부를 야기하지 않고 RF 또는 마이크로파 에너지를 전파하도록 실제 동축 형상의 전기적 특성을 생성하는 방법으로 구상된다. 수직 텅스텐 도체는 집적 회로 (IC: Integrated Circuit)의 제1 금속층(metal layer)에 연결된다. 전도성 비아(conductive vias)의 하부는 BOX 층 상의 에치 스톱(etch the stops)을 이용하여 반도체 구조의 기판 웨이퍼를 제거함으로써 액세스될(accessed) 수 있고, 이것으로 인해 DTI 물질의 하부 상의 도체를 통하여 직접 결합 혼성화(Direct Bond Hybridization), 또는 구리 열 압착(Cu thermo-compressive) 또는 초음파 접착(ultrasonic bonding)과 같은 다른 3 차원 (3D) 스태킹(stacking) 기술을 위한 것임이 드러난다(reveals).
본 개시의 하나 이상의 실시예의 세부 사항은 첨부한 도면 및 아래의 설명에서 제시된다. 본 개시의 다른 특징, 목적, 및 이점은 설명 및 도면과, 청구항에서 명백해질 것이다.
도 1은 본 개시에 따른 2 스테이지 쌍의 CMOS 증폭기 회로(two-stage pair CMOS amplifier circuit)에 대한 개략도이다.
도 2는 함께 취해진 도 2a 및 도 2b의 배치가 본 개시에 따른 도 1의 상기 2 스테이지 쌍의 CMOS 증폭기 회로에 대한 개략적인 단면 스케치(cross sectional sketch)라는 것을 도시한다.
도 3a-3h는 본 개시에 따른 제조 프로세스에서 여러 단계에서의 제조에서 여러 단계에서 도1 및 도 2의 2 스테이지 쌍의 CMOS 증폭기 회로의 일부분에 대한 개략적인 단면 스케치이고, 도 3da는 도 3d에 도시된 구조의 일부분에 대한 분해도이며, 도 3da는 도 3d의 이러한 부분에 대한 평면도이고, 도 3ga는 도 3g에 도시된 구조의 일부분에 대한 분해도이며, 도 3gb는 도 3ga의 평면도이고, 도 3gc는 도 3ga의 저면도이다.
여러 도면에서 같은 참조 부호는 같은 구성 요소를 나타낸다.
이제 도 1을 참조하면, 2 스테이지 쌍의 CMOS 증폭기 회로(10)의 개략도가 도시된 바와 같이 제2 스테이지 CMOS 회로(10b)에 커플링된(coupled) 출력을 갖는 제1 스테이지 CMOS 회로(10a)를 포함하여 도시된다. CMOS 회로(10a,10b) 각각의 하나는 도시된 바와 같이 한 쌍의 스태킹되어(stacked) 바로 본딩된(directly bonded) 구조(12a, 12b) 중 대응하는 하나에 각각 형성되며, 상부 구조(upper structure) (제1 층(layer 1))(12a) 및 하부 구조(lower structure) (제2 층(layer 2))(12b)로 도시되어 있다. 도시된 바와 같이, 제1 스테이지 CMOS 회로(10a)는, 종종 동축(coax)(16)이라고 지칭되는 동축 전송선(coaxial transmission line)(16)을 통해 RF 입력 신호(RF input signal)가 공급되는(fed) 게이트(gate)(G), Vdd 전압 공급(voltage supply)에 연결된 드레인(drain)(D) 및 pMOS FET(14b)의 드레인(D)에 연결된 소스(source)(S)를 갖는 nMOS FET (14a)를 포함한다. pMOS FET(14b)의 게이트(G)에는 표시된 바와 같이 제어 신호 입력(1)이 공급된다. nMOS FET(14a)의 소스는 제1 스테이지 CMOS 회로(10a)에 대해 출력을 제공하고, 종종 동축(coax)(18)이라고 지칭되는 동축 전송선(18)을 통해 연결된다. 동축 전송선(18)은 제2 스테이지 CMOS 회로(10b)의 입력에 연결된다. 보다 구체적으로, 도시된 바와 같이, 회로(10a)의 nMOS FET의 소스는 동축 커넥터(18)를 통해 회로(10b)의 nMOS FET(14c)의 게이트(G)에 커플링된다. 회로(10b)의 nMOS FET(14c)의 드레인(D)은 도시된 바와 같이 Vdd 에 연결되고, 소스(S)는 도시된 바와 같이 회로(10b)의 nMOS FET(14d)의 드레인(D)에 연결된다. nMOSFET(14d)의 게이트(G)는 도시된 바와 같이 제어 신호 입력(control signal input)(2)에 연결되고, 회로(10b)의 nMOS FET(14d)의 소스(S)는 도시된 바와 같이 때때로 동축(coax)(20)이라고 지칭되는 동축 전송선(20)을 통해 커플링되는 출력(output)과 같은 2 스테이지 증폭기 회로(10)의 RF 출력을 제공한다. 도시된 바와 같이, 제1 및 제2 회로(10a, 10b)의 n 채널 트랜지스터(n-channel transistors)의 바디(bodies)는 그라운드(ground)에 연결되고, p 채널 트랜지스터(p-channel transistors)의 바디는 Vdd에 연결된다(tied). 대안으로, 트랜지스터 바디는 SOI 아날로그 회로(SOI analog circuits)에서 공통적으로 행해지는 바와 같이 소스 커넥션(source connection)에 묶일(tied) 수 있다. 또한, 동축 전송선(16, 18 및 20) 각각, 내부 전기 도체(inner electrical conductor)(16c,18c, 20c) 각각, 및 접지된(grounded) 외부 전기 전도성 차폐 구조(outer electrically conductive shield structure)(16o, 18o 및 20o) 각각은 표시된 바와 같이 내부 전기 도체(16c, 18c 및 20c) 주위에 배치되는 것을 주목한다. 여기에서 설명될 이러한 예에서, 외부 전기 전도성 차폐 구조는 동축 전송선의 동작 파장의 1/4 파장(one-quarter wavelength) 미만으로(less than) 서로 분리된 복수의 이격된 전기 도체를 가지며, 이에 따라 외부 도체 차폐 구조(outer conductor shield structure)에 대해 전기적으로 연속적인 도체를 제공한다. 하지만, 외부 전기 전도성 차폐 구조는 연속적인 전기 도체일 수 있다는 것이 이해되어야 한다.
이제 도 2, 도 2a 및 도 2b를 참조하면, 2 스테이지 쌍의 CMOS 증폭기 회로(two-stage pair CMOS amplifier circuit)(10)에 대한 개략적인 단면 스케치가 도시된다. 동축 전송선(18)의 일부분이 먼저 언급되며(noted), 부분(18a)은 층(12a)의 하부에 형성되고, 다른 부분(18b)은 층(12b)의 상부에 형성된다. 또한, 동축 전송선(16, 18 및 20)의 외부 전기 전도성 차폐 구조에 대한 커넥션(connections)은 기술될 수직 전도성 비아(vertical conductive vias)뿐만 아니라 아웃오브플레인 그라운드 버스(out-of-plane ground bus)(22)로 상호 연결되고(interconnected), 표시된 바와 같이 접지로 연결된다는 것이 언급된다.
이제 도 3a-3h를 참조하면, 한 쌍의 CMOS 회로(10) 중 하나(여기서 회로(10a))를 내부에 형성한 집적 회로의 일부가 도 3a에 도시된다. 회로(10a)는 종래의 SOI 프론트 엔드 오브 라인(FEOL: Front End Of Line) 핸들(handle)(30)(여기서 예를 들어 실리콘 웨이퍼(silicon wafer))을 사용하여 형성된다. FEOL 구조(11)는 BOX 층(BOX layer)(32)(여기서는 이산화 규소(silicon dioxide))을 포함하고, 핸들(30)의 상부 면에 형성된다. 실리콘 층(34)은 BOX 층(32) 상에 형성되며, 통상적인 공정(processing)을 이용하여 nMOS 트랜지스터(nMOS transistor)(14a) 및 pMOS 트랜지스터(pMOS transistor)(14b)를 내부에 형성하도록 실리콘 층(34)이 적절히 도핑된다(doped). 임의의 통상적인 기술을 사용하여 도시된 바와 같이 실리콘 층(34)의 일부 상에 게이트 산화물 층(gate oxide layer)(38)이 형성된다. 게이트(G) 전극(electrodes)(40)은 통상적인 포토리소그래피 에칭 공정(conventional photolithographic-etching processing)를 이용하여 도시된 바와 같이 nMOS 및 pMOS 트랜지스터(12a, 12b)의 게이트 산화물 층(28) 각각 위에 형성된다.
다음으로, 도 3b를 참조하면, CMOS 트랜지스터(14a, 14b)는 도시된 바와 같이 통상적인 공정을 이용하여 딥 트렌치 절연(DTI: Deep Trench Isolation) 영역(36)(여기에서는 플라즈마 강화 화학 증기 증착(PECVD: Plasma Enhanced Chemical Vapor Deposition) 테트라에틸로소실리케이트(TEOS: Tetraethylorthosilicate))으로 서로 및 다른 부분과 전기 소자(electrical elements)로부터 전기적으로 절연되고(insulated), 딥 트렌치 절연 영역(deep trench isolation region)(36)은 실리콘 층(34)의 탑(top)으로부터 BOX 층(32)까지 연장된다(extend). 딥 트렌치 절연 물질(deep trench isolation material)(36)은 실리콘(34)의 실리콘의 유전율(permittivity)보다 낮은 유전율을 가진다. 여기서, TEOS 의 상대 유전율(relative permittivity)은 3.9 이고, 실리콘 층(34)의 상대 유전율은 11.9 이다. 따라서, 동축 전송선(18a)(도 2)이 실리콘 층(34)을 통과하기 보다 더 낮은 유전율 DTI(36)를 통과하여, 실리콘 층(34)보다 DTI 층(36)을 통해 통과할 때 신호 전송 손실이 적을 것인데, 왜냐하면 DTI 층(36)이 내부 도체 및 외부 도체 차폐 구조 사이에 유전체를 제공하기 때문이다. 또한, DTI 물질(36)를 통과하는 동축 전송선의 사용이, 실리콘 층에 형성된 집적 회로의 기능적 밀도(functional density)를 최대화하기 위해 매우 얇은 실리콘 층(34)의 사용을 가능하게 하고, 실리콘과 비교하여 매우 낮은 전도율(conductivity) 및 손실 탄젠트(loss tangent)를 갖는 산화물(oxide)((DTI) 물질(36)) 내에 동축 전송선(18, 20)을 배치함으로써 비아를 통한 손실을 최소화한다. SOI의 사용은 집적 3D RF 장치(integrated 3D RF Devices)로의 집적을 간단하게 하는 구조의 구성을 간단하게 한다(simplifies). 패시베이션 층(passivation layer), 유전체 층(dielectric layer)(44)(여기서 예를 들어, 질화 규소(silicon nitride))은 도 3b에 도시된 바와 같이 DTI 영역(36) 위에 형성된다.
다음으로, 도 3c를 참조하면, 동축 전송선(18)의 일부(18a')가 형성된다. 먼저, 포토리소그래피 에칭 공정 기술(여기에서는 반응성 이온 에칭(Reactive Ion Etching))을 이용하여 중심 전도성 비아(central conductive via)(18'c)와 함께 전도성 비아(conductive vias)의 원형 어레이(circular array)에 복수의 전기 전도성 비아(18'o)가 여기서 미리 결정된 패턴으로 형성된다. 비아 개구(via openings)는 내부( 또는 중심) 전기 도체(electrical conductor)(18'c) 및 외부 전기 전도성 차폐 구조(outer electrically conductive shield structure)(18'o)를 형성하기 위해 CVD를 이용하여 텅스텐(tungsten)으로 충전되며, 외부 전기 전도성 차폐 구조(18'o)는 도 3c에 도시된 섹션의 탑 뷰(top view)를 도시하는 3C'에 도시된 막대형 전기 도체(rod-like electrical conductors)(18")의 원형 어레이로 형성된다.
다음으로, 도 3d를 참조하면, 제1 전기 상호연결 유전체(interconnect dielectric) (ILD) 구조(48)(여기에서는 실리콘 다이옥사이드)가 형성되어, 동축 전송선(18)의 부분 (18a')에 대해 각각 도시된 전기 도체(18'o, 18c')에 연결된 접점 패드(contact pads)(41'o, 41'c)를 갖는 전기적 비아(electrical vias)(41o, 41c), CMOS 트랜지스터(14a, 14b)의 소스 및 드레인 영역에 대한 전기적 비아(43), 기술될 제2 층(layer 2)(12b) 내 그라운드 및 대응하는 비아(corresponding vias)에 대한 커넥션을 위한 그라운드 비아(ground via)(42), 도 1에서 상술된 FET(14a 및 14c)에 대한 Vdd 전도성 비아(Vdd conductive via)(46), FETS(14a, 14b)의 게이트 (G)에 대해 접점 패드 (45 ')를 갖는 전도성 비아(45), 기술될 FET(14c)의 게이트 (G)에 대한 커넥션을 위한 전기적 비아(46), 및 동축 전송선(18)의 중심 도체(18'c)에 연결된 전도성 비아(41)에 FET(14b)의 소스를 연결하는 전기적 상호연결(electrical interconnect)(47), 및 FET(14a)의 드레인에 Vdd를 연결하기 위한 전기적 커넥터(electrical connector)(59)를 제공한다. 또한, 그라운드 버스(22)(도 2)에 대한 커넥션을 위한 아웃오브플레인 도체(out-of-plane conductor)(51)가 형성된다.
다음으로, 제2 전기 상호연결 유전체(second electric interconnect dielectric) (ILD) 구조(50)(여기에서는 이산화 규소)가 형성되어 다음을 제공한다. 동축 전송선(16)에 대한 수직 전도성 비아(vertical conductive vias)(63)의 원형 어레이(circular array)로 연결된, 동축 전송선(16)에 대한 동축 그라운드 패드(62); 동축 전송선(16)에 대한 중심 도체(center conductor)(65), 도시된 비아(vias)(74)를 통해(though) FET(14b)의 소스에 동축 전송 라인(18)의 중심 도체(18c)를 연결하기 위한 전기적 커넥터(electrical connector)(60); 비아(42)에 연결된 비아(70); 비아(46)에 연결된 비아(72); 및 비아(43) 및 도시 된 FET(14a 및 14b)의 소스와 드레인을 연결하기 위한 상호 연결부(43). 접점 패드(contact pad)(64o)는 일반적으로 접점 패드에 대한 중심 개구(central aperture)(65)(도 3D')를 가지는 정사각형 또는 직사각형 형상의 패드(square or rectangular shaped pad)인 것으로 언급된다.
다음으로, 도 3e에서 본딩 산화물(bonding oxide)(76)은 (도 3D에 도시된 FEOL 구조(11), 제1 ILD 구조(48) 및 제2 ILD 구조(50)를 포함하는) 구조(70)의 상부면 위에 형성되고, 새로운 핸들(73)에 본딩된다(여기서 예를 들어, 도 3f에 도시된 바와 같이 제1 핸들(30)이 제거되어 도시된 구조(70)의 하부(bottom)가 노출된 이후에, 본딩 산화물 층(bonding oxide layer)(76)을 이용한다).
다음으로, 제1 핸들(30)이 제거되어 도 3g는, 금속 패드(metal pads)(84a, 84b, 84o, 84c 및 84d)가 도시된 바와 같이 전기 전도성 비아(electrically conductive vias)(42, 72, 18'o, 18'c, 및 44)의 노출된 엔드(ends) 아래에 노출된 BOX 층(32)의 부분 상에 형성되어, 표시된 바와 같이 동축 전송선(18)의 외부 도체 및 중심 도체 각각에 대해 접점(contacts)을 생성하는 것을 도시한다. 여기서, 동축 커넥터(18)의 상부에 대한 금속 패드는 외부 도체에 대해 84o로 표시되고, 중심 도체에 대해 84c로 표시된다. 도 3ga는 층(50)의 상부로부터 BOX(32)의 하부까지 구조의 일부에 대한 개략적인 단면도를 도시하며, 평면도는 도 3gb에 도시되고, 저면도는 도 3gc에 도시된다. 접점 패드(41o')는 접점 패드(41c)에 대한 중심 개구(central aperture)(53)를 갖는 패드이고, 마찬가지로 접점 패드(84o)는 접점 패드(84c)에 대한 중심 개구(85)를 갖는 패드인 것으로 언급된다.
다음으로, 하부 구조(12b)(도 2, 도 2a 및 도 2b)는 도 3h에 도시되며, 유사한 방식으로 형성된다. 2 개의 구조(12a, 12b)는 (예를 들어, 구조(12a)의 접점 패드(84a, 84b, 84c, 84o 및 84d)와 함께) 정렬되고, 도 2, 도 2a 및 도 2b에 도시된 접점 패드(84'a, 84'b, 84'o, 및 84'd)과 함께 각각 정렬되며, 구조(12a, 12b)는 도 2, 도 2a 및 도 2b에 도시된 구조를 생성하도록 함께 본딩된다(bonded). 이러한 본딩(bond)은 금속 패드 간 커넥션(84a에서 84'a 및 84b에서 84'b)과 함께 점착성(adhesive), 양극성(anodic), 열 압축성(thermo-compressive), 또는 산화물(oxide) 본딩을 포함하는 다양한 방법을 이용하여 형성될 수 있다. 접점 패드(84'o)는 접점 패드(84'c)에 대한 중심 개구를 갖는 패드(84o)인 것이 언급된다.
본 개시에 따른 반도체 구조는 하부 산화물 절연층(contacts bottom oxide insulating layer); 하부 산화물 절연층 상에 배치된 실리콘 층(silicon layer); 실리콘 층을 통해 하부 산화물 절연층으로 수직으로 통과하는 딥 트렌치 절연 (DTI) 물질 - 상기 딥 트렌치 절연 물질은 상기 실리콘 층의 유전율보다 낮은 유전율을 가짐 -; 및 내부 전기 도체(inner electrical conductor), 및 상기 하부 산화물 절연층 위에 배치된 전기 도체를 접점 하부 산화물 절연층 아래에 배치된 전기 도체에 전기적으로 연결하도록 상기 딥 트렌치 절연 물질을 통해 수직으로 통과하는 내부 전기 도체(inner electrical conductor) 주위에(around) 배치되는 외부 전기 전도성 차폐 구조(outer electrically conductive shield structure)를 가지는 동축 전송선(coaxial transmission line)을 포함한다는 것을 이제 알 수 있다.
또한, 본 개시에 따른 반도체 구조는 하부 산화물 절연층; 상기 하부 산화물 절연층의 상부면 상에 배치된 실리콘 층 - 상기 실리콘 층은 딥 트렌치 절연 물질이 상기 실리콘 층을 통해 상기 하부 산화물 절연층으로 수직으로 통과함 - ; 상기 실리콘 층 위에 배치된 유전체 구조; 상기 유전체 구조 상에 배치된 복수의 전기 접점을 포함하고, 상기 전기 접점의 제1 부분은 상기 유전체 구조를 통해 수직으로 통과하는 전기적으로 연결되는 전기 전도성 비아(via)이고, 상기 전기 접점의 제2 부분은 상기 유전체 구조, 상기 딥 트렌치 절연 물질, 및 상기 하부 산화물 층을 통해 수직으로 통과하는 복수의 이격된 전기 전도성 비아에 의해 상기 하부 산화물 절연층의 하부면 상에 배치된 전기 접점에 전기적으로 연결되고, 상기 전기 접점의 상기 제2 부분에 연결된 상기 복수의 이격된 전기 전도성 비아는 상기 전기 접점의 상기 제2 부분, 및 상기 하부 산화물 절연층의 하부면 상에 배치된 상기 전기 접점 사이에 동축 커넥터를 제공하도록 배치된다는 것을 이제 알 수 있다.
또한, 본 개시에 따른 반도체, 실리콘 온 산화물 (SOI: silicon-on-oxide) 구조는 하부 산화물 (BOX) 절연층; 상기 하부 산화물 (BOX) 절연층 상에 배치된 실리콘 층; 상기 실리콘 층을 통해 상기 하부 산화물 절연층으로 수직으로 통과하는 딥 트렌치 절연 (DTI) 물질 - 상기 딥 트렌치 절연 물질은 상기 실리콘 층의 유전율보다 낮은 유전율을 가지고, 상기 실리콘 층은 내부에 한 쌍의 상보성 금속 산화막 반도체 (CMOS) 트랜지스터를 형성하고, 상기 트랜지스터는 상기 딥 트렌치 절연 (DTI) 물질에 의해 서로 전기적으로 절연됨 - ; 및 내부 전기 도체, 및 상기 하부 산화물 절연층 위에 배치된 전기 도체를 접점 하부 산화물 절연층 아래에 배치된 전기 도체에 전기적으로 연결하도록 상기 딥 트렌치 절연 물질을 통해 수직으로 통과하는 상기 내부 전기 도체 주위에 배치되는 외부 전기 전도성 차폐 구조를 가지는 동축 전송선을 포함한다는 것을 이제 알 수 있다.
본 개시의 다수의 실시예가 설명되었다. 그럼에도 불구하고, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변형이 이루어질 수 있다는 것이 이해될 것이다. 예를 들어, 텅스텐 대신에 다른 금속이 사용될 수 있다(예를 들어, 구리 및 탄탈륨(tantalum)). 또한, DTI 물질(36)을 통과하는 전도성 비아는 고형 막대(solid rods)보다 중공관(hollow tube)일 수 있다. 따라서, 다른 실시 예는 다음의 청구항의 범위 내에 있다.

Claims (5)

  1. 하부 산화물 절연층;
    상기 하부 산화물 절연층 상에 배치된 실리콘 층;
    상기 실리콘 층을 통해 상기 하부 산화물 절연층으로 수직으로 통과하는 딥 트렌치 절연 (DTI) 물질 - 상기 딥 트렌치 절연 물질은 상기 실리콘 층의 유전율(permittivity)보다 낮은 유전율을 가짐 - ; 및
    내부 전기 도체, 및 상기 하부 산화물 절연층 위에 배치된 전기 도체를 접점 하부 산화물 절연층 아래에 배치된 전기 도체에 전기적으로 연결하도록 상기 딥 트렌치 절연 물질을 통해 수직으로 통과하는 상기 내부 전기 도체 주위에 배치되는 외부 전기 전도성 차폐(shield) 구조를 가지는 동축(coaxial) 전송선
    을 포함하는 반도체 구조.
  2. 하부 산화물 절연층;
    상기 하부 산화물 절연층의 상부면 상에 배치된 실리콘 층 - 상기 실리콘 층은 딥 트렌치 절연 물질이 상기 실리콘 층을 통해 상기 하부 산화물 절연층으로 수직으로 통과함 - ;
    상기 실리콘 층 위에 배치된 유전체(dielectric) 구조;
    상기 유전체 구조 상에 배치된 복수의 전기 접점(contacts)
    을 포함하고,
    상기 전기 접점의 제1 부분은, 상기 유전체 구조를 통해 수직으로 통과하는, 전기적으로 연결되는 전기 전도성 비아(via)이고,
    상기 전기 접점의 제2 부분은, 상기 유전체 구조, 상기 딥 트렌치 절연 물질, 및 상기 하부 산화물 절연층을 통해 수직으로 통과하는 복수의 이격된 전기 전도성 비아에 의해 상기 하부 산화물 절연층의 하부면 상에 배치된 전기 접점에 전기적으로 연결되고,
    상기 전기 접점의 상기 제2 부분에 연결된 상기 복수의 이격된 전기 전도성 비아는, 상기 전기 접점의 상기 제2 부분, 및 상기 하부 산화물 절연층의 하부면 상에 배치된 상기 전기 접점 사이에 동축 커넥터를 제공하도록 배치(arranged)되는,
    반도체 구조.
  3. 반도체, 실리콘 온 산화물 (SOI) 구조에 있어서,
    하부 산화물 (BOX) 절연층;
    상기 하부 산화물 (BOX) 절연층 상에 배치된 실리콘 층;
    상기 실리콘 층을 통해 상기 하부 산화물 절연층으로 수직으로 통과하는 딥 트렌치 절연 (DTI) 물질 - 상기 딥 트렌치 절연 물질은 상기 실리콘 층의 유전율보다 낮은 유전율을 가지고, 상기 실리콘 층은 내부에 한 쌍의 상보성 금속 산화막 반도체 (CMOS) 트랜지스터를 형성하고, 상기 트랜지스터는 상기 딥 트렌치 절연 (DTI) 물질에 의해 서로 전기적으로 절연됨 - ; 및
    내부 전기 도체, 및 상기 하부 산화물 절연층 위에 배치된 전기 도체를 접점 하부 산화물 절연층 아래에 배치된 전기 도체에 전기적으로 연결하도록 상기 딥 트렌치 절연 물질을 통해 수직으로 통과하는 상기 내부 전기 도체 주위에 배치되는 외부 전기 전도성 차폐 구조를 가지는 동축 전송선
    을 포함하는 구조.
  4. 제3항에 있어서,
    상기 내부 전기 도체 및 상기 외부의 외부 도체 차폐 구조는,
    화학 기상 증착 (CVD) 텅스텐인, 구조.
  5. 제3항에 있어서,
    상기 외부 도체 차폐 구조는,
    상기 동축 전송선의 동작 파장의 4분의 1보다 작은 파장에 의해 서로 분리된 복수의 이격된 전기 도체
    를 포함하고,
    상기 외부 도체 차폐 구조에 대해 전기적으로 연속적인 도체를 제공하는, 구조.
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