KR20190035435A - 코일 전자부품 - Google Patents

Abstract

본 개시는 상부 및 하부 코일을 포함하는 코일에서, 상기 상부 및 하부 코일을 전기적으로 연결하기 위한 비아를 더 포함하는 코일 전자부품에 관한 것이다. 상기 비아는 상기 상부 및 하부 코일을 지지하는 지지 부재의 상면 및 하면을 관통하는 관통홀의 경계면의 적어도 일부를 따라 형성된다.

Description

코일 전자부품 {COIL ELECTRONIC COMPONENT}

본 개시는 코일 전자부품에 관한 것이고, 특히, 고용량 및 소형화된 박막형 파워 인덕터에 관한 것이다.

스마트폰과 같은 전자제품이 소형화, 고성능화 됨에 따라 그 제품 안에 탑재되는 전자부품도 소형화와 고성능화가 동시에 요구된다. 따라서, 파워 인덕터 중 소형화에 유리한 박막형 파워 인덕터에 대한 개발이 요구되는 실정이다.

일본특허공개공보 제1999-204337호

본 개시가 해결하고자 하는 여러 과제 중 하나는 복수의 코일 패턴의 도금 불균일을 해소한 코일 전자부품을 제공하는 것이다.

본 개시의 일 예에 따른 코일 전자부품은 바디 및 상기 바디의 외부면 상에 배치되는 외부전극을 포함한다. 상기 바디는 관통홀을 포함하는 지지 부재, 상기 지지 부재에 의해 지지되는 상부 및 하부 코일을 포함한다. 상기 상부 및 하부 코일은 비아에 의해 연결되는데, 상기 비아는 상기 지지 부재의 상기 관통홀의 모서리의 적어도 일부에 형성된다.

본 개시의 여러 효과 중 하나는 코일 패턴의 불균일을 저감하여 전기적 특성의 열화를 개선하고, 코어 면적을 극대화함으로써 투자율을 증가시킨 코일 전자부품을 제공하는 것이다.

도1 은 본 개시의 제1 실시예에 따른 코일 전자부품의 사시도이다.
도2 는 도1 의 상면에서 바라본 평면도이다.
도3 은 도1 의 I-I'선을 따라 절단한 단면도이다.
도4 는 도1 의 코일 전자부품의 제조 공정의 일 예이다.
도5(a) 는 종래 코일 전자부품의 사시도이고, 도5(b) 는 도5(a) 의 A-A' 선을 따라 절단한 단면도이다.
도6 은 본 개시의 제2 실시예에 따른 코일 전자부품의 단면도이다.
도7 은 도6 의 코일 전자부품의 제조 공정의 일 예이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 개시의 실시형태를 설명한다. 그러나, 본 개시의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 개시의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 개시를 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하에서는 본 개시의 일 예에 따른 코일 전자부품을 설명하되, 반드시 이에 제한되는 것은 아니다.

도1 은 본 개시의 제1 실시예에 따른 코일 전자부품 (100) 의 사시도이고, 도2 는 도1 의 내부 코일을 상면에서 바라본 평면도이고, 도3 은 도1 의 I-I'선을 따라 절단한 단면도이다.

도1 내지 도3 을 참조하면, 코일 전자부품 (100) 은 바디 (1) 및 상기 바디의 외부면 상에 배치되는 외부전극 (21, 22) 을 포함한다.

상기 바디 (1) 는 코일 전자부품의 외관을 구성하며, 두께(T) 방향으로 마주하는 상면 및 하면, 길이(L) 방향으로 마주하는 제1 단면 및 제2 단면, 폭(W) 방향으로 마주하는 제1 측면 및 제2 측면을 포함하여 실질적으로 육면체 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.

상기 바디 (1) 는 자성 물질 (11) 을 포함하는데, 상기 자성 물질은 자성 특성을 가지는 재질이면 제한없이 포함될 수 있으며, 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수도 있다. 상기 페라이트로 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다. 상기 금속계 연자성 재료로는, Fe, Si, Cr, Al, 및 Ni 로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다. 상기 금속계 연자성 재료의 입경은 0.1 ㎛ 이상 20㎛ 이하일 수 있으며, 에폭시 수지 또는 폴리이미드 등의 고분자 상에 분산된 형태로 포함될 수 있다.

상기 자성 물질 (11) 에 의해 내부 코일 (12) 이 봉합되고, 상기 내부 코일은 상부 코일 (121) 및 하부 코일 (122) 을 포함하며, 상기 상부 및 하부 코일의 각각은 지지 부재 (13) 의 상면 및 하면에 의해 지지된다.

먼저, 지지 부재 (13) 를 살펴보면, 상기 지지 부재 (13) 는 상부 및 하부 코일을 절연시킬 수 있는 재질이면 제한없이 적용될 수 있다. 절연시킬 수 있는 재질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재를 함침한 수지, 예를 들어, 프리프레그가 사용될 수 있고, 이에 제한되는 것은 아니다.

상기 지지 부재 (13) 는 상면으로부터 하면을 관통하는 관통홀 (H) 을 포함하는데, 상기 관통홀은 자성 물질에 의해 충진됨으로써 자속의 흐름을 원활히 하고 투자율을 개선시킨다. 또한, 상기 관통홀의 경계면 (HS) 의 적어도 일부는 비아 (1212) 와 접한다.

참고로, 도5 를 참조하면, 도5(a) 는 종래 코일 전자부품 (500) 의 사시도이고, 도5(b) 는 도5(a) 의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다. 도5(a) 및 도5(b) 에 도시된 것과 같이 종래 코일 전자부품 (500) 에서 상부 코일과 하부 코일을 서로 연결하는 비아 (51) 는 지지 부재의 관통홀과는 별도로 마련된 비아홀 (V) 내부를 충진하도록 구성된다. 그 결과, 지지 부재의 관통홀의 경계면은 비아가 형성될 여지가 전혀 없게 된다. 이처럼, 관통홀과 별도로 비아홀을 형성한 후, 비아홀을 충진하는 비아를 구성하는 경우, 비아를 형성하기 위한 비아 패드는 비아 오픈을 방지하기 위하여 일정크기 이상으로 설계되며, 이는 비아와 연결되는 코일 패턴의 선폭과는 무관하게 설계된 것이다. 비아 패드의 크기가 일정 크기 이상으로 형성되는 경우, 비아의 선폭은 다른 코일 패턴의 선폭에 비해 과성장되는 것을 방지하기는 어렵고, 그 결과, 이방 도금을 적용할 경우, 비아와 그 이외의 코일 패턴 간의 도금 편차 발생으로 코일 패턴 간 불균형 성장이 발생하게 된다. 또한, 제한된 지지 부재의 사이즈에서 관통홀 이외에 비아홀을 추가적으로 형성하는 것이므로, 상대적으로 관통홀을 형성할 수 있는 여유 공간이 감소되는 결과가 발생한다. 관통홀을 크게 형성할 경우 투자율 등의 전기적 특성에 유리한 점이 있음에도 여유 공간이 충분하지 않아 코일 전자부품의 전기적 특성을 개선하는데 한계가 있는 것이다.

종래 코일 전자부품 (500) 과는 상이하게도, 제1 실시예에 따른 코일 전자부품 (100) 의 경우, 별도의 비아홀이 형성되지 않기 때문에, 지지 부재의 관통홀 (H) 의 면적을 극대화할 수 있게 된다. 그 결과, 투자율을 개선하고, 내부 코일에서 발생되는 자속의 흐름을 원활하게 할 수 있는 것이다.

상기 비아 (1212) 가 관통홀의 경계면 (HS) 에서 차지하는 최대 선폭 (W1) 은 특별히 제한되지 않으나, 비아 이외의 코일 패턴의 평균 선폭과 실질적으로 동일한 수준으로 형성되는 것이 바람직하다. 이는, 비아의 과도금이 발생하지 않은 것을 의미하는데, 코일 패턴의 선폭을 미세하게 하는 경우, 비아의 선폭도 유사한 수준으로 미세하게 제어할 수 있기 때문이다. 비아의 최대 선폭 (W1) 은 비아와 곧바로 연결되는 코일 패턴의 선폭 (W2) 에 대하여 0.8 배 이상 1.2 배 이하인 것이 바람직한데, 내부 코일의 전체적으로 선폭이 균일하게 유지되는 경우, 비아와 곧바로 연결되는 코일 패턴의 선폭 (W2) 은 실질적으로 코일 패턴의 평균 선폭과 동일하다. 이처럼, 비아의 최대 선폭 (W1) 이 비아 이외의 다른 코일 패턴의 20% 수준의 편차를 나타내는 경우, 코일 패턴의 불균일 성장으로 인한 특성 저하가 방지될 수 있다.

도2 를 참조하면, 비아는 코일 패턴이 권취되는 방향으로부터 소정의 각도 (θ) 를 형성하도록 형성되는데, 상기 소정의 각도는 180° 미만인 것이 타당하다. 이는, 비아가 지지 부재의 관통홀의 경계면을 따라 연장되도록 구성되는 구조를 가지기 때문에 상부 코일로부터 하부 코일로 연결되기 위해서는 필연적으로 형성되는 각도를 의미한다. 보다 바람직하게는, 비아가 코일 패턴이 권취되는 방향으로부터 직각으로 인출될 수 있다. 이 경우, 비아의 크기를 최소화하면서, 코일 코어 중심의 자성 물질 충진율을 최대화할 수 있기 때문에, 전기적 특성값에 유리하다.

한편, 종래 코일 전자부품 (500) 의 경우에는, 비아 (51) 가 관통홀의 모서리 상에 형성되는 구조가 아니라, 비아홀을 충진하는 구조로 설계되기 때문에, 비아 (51) 가 코일 패턴의 권취되는 방향으로부터 별도의 방향 변경 없이 그대로 지지 부재의 비아홀을 따라 형성된다는 점에서 본 개시의 코일 전자부품 (100) 과 구별된다.

또한, 도2 를 참조하면, 외부전극과 연결되는 내부 코일의 인출부를 지지하는 지지 부재의 양 단부는 슬릿부 (S) 를 포함하는데, 상기 슬릿부는 인출부의 과도금을 방지하기 위하여 선택적으로 형성할 수 있다. 상기 슬릿부의 단면의 형상은 당업자가 적절히 설정할 수 있고, 예를 들어, 다각형, 타원형 또는 원형이나 이들의 조합으로 여러 개의 슬릿부를 형성할 수도 있다. 상기 슬릿부 (S) 는 내부 코일을 도금하기 이전에 형성할 수도 있고, 이후에 형성할 수도 있으며, 그 형성 방식은 레이져, 드릴 등 적절히 선택할 수 있다. 상기 슬릿부를 내부 코일을 도금한 이후 형성하는 경우에는 슬릿부가 형성되는 지지 부재의 상면 및 하면에는 도금되지 않도록 절연 물질에 의해 쉴드 처리하는 것이 바람직하다. 상기 슬릿부 (S) 는 지지 부재의 관통홀을 충진하는 자성 물질에 의해 충진될 수 있다.

다음, 비아 (1212) 는 복수의 전도성 패턴층이 적층된 적층 구조를 가지는데, 이를 자세히 설명하기 위하여 도3 의 A 영역을 확대한 도면을 참조한다.

도3 의 A 영역의 확대도를 참조하면, 비아 (1212) 는 적어도 제1 내지 제5 전도성 패턴층으로 구성될 수 있다. 여기서, 상기 제1 내지 제5 전도성 패턴층이 모두 포함되어야만 하는 것은 아니며, 상기 전도성 패턴층 이외에 추가의 전도성 패턴층이 포함될 수 있는 것을 제한하는 것은 아니다. 추가의 전도성 패턴층은 당업자가 코일의 종횡비를 증가시키기 위하여 추가할 수 있으며, 이방 도금 및/또는 등방 도금을 공정 요건을 고려하여 적절히 조합할 수 있다.

상기 비아 (1212) 는 지지 부재의 상면 또는 하면과 접하며 복수의 전도성 패턴층들 중 최하층에 배치되는 제1 전도성 패턴층 (1212a) 을 포함한다. 상기 제1 전도성 패턴층은 지지 부재를 마련할 때 미리 준비된 구리(Cu) 동박층일 수 있다. 상기 제1 전도성 패턴층의 두께는 특별한 제한이 없으나, CCL (Copper Clad Laminate) 의 통상적인 동방층의 두께를 고려할 때, 20㎛ 내외인 것이 바람직하다. 또한, 상기 제1 전도성 패턴층은 구리 동박층 이외에 별도의 스퍼터링 공정을 활용하여 박막층을 형성한 것일 수도 있는데, 이 경우, 몰리브덴 (Mo), 니켈 (Ni) 등 도금 공정에서 사용될 수 있는 금속 이외에 다양한 금속을 선택할 수 있어서, 재질 선택의 자유도가 증가할 수 있다.

상기 제1 전도성 패턴층 (1212a) 은 관통홀의 경계면과는 접하지 않는 구조를 가진다. 이는, 제1 전도성 패턴층이 지지 부재를 준비하는 것과 동시에 준비되었고, 그 후, 관통홀이 형성되었기 때문에, 공정 순서를 고려할 때, 관통홀의 경계면에 상기 제1 전도성 패턴층이 형성될 여지가 없는 것이다.

상기 제1 전도성 패턴층 (1212a) 상에는 제2 전도성 패턴층 (1212b) 이 배치된다. 상기 제2 전도성 패턴층 (1212b) 을 형성하는 방식에는 특별한 제한이 없으나, 예를 들어, 화학동도금으로 형성할 수 있다. 상기 제2 전도성 패턴층 (1212b) 은 상부 코일의 제1 전도성 패턴층의 상면을 모두 감싸고, 연속적으로 관통홀의 경계면 및 하부 코일의 제1 전도성 패턴층의 상면을 모두 감싸도록 형성된다. 실질적으로, 제2 전도성 패턴층은 비아가 관통홀의 내부를 관통하여 형성되는 베이스 패턴층의 기능을 한다. 상기 제2 전도성 패턴층의 두께는 크게 제한되지 않으나, 베이스 패턴층으로서 기능하는 것이며 실질적으로 코일의 종횡비를 증가시키기 위한 패턴층이 아니기 때문에 두껍게 형성할 필요성은 작다. 예를 들어, 상기 제2 전도성 패턴층의 두께는 1㎛ 내지 10㎛ 인 것이 바람직하나, 이에 제한되지는 않는다.

다음, 상기 제2 전도성 패턴층 (1212a) 을 베이스 패턴층으로 하여 상기 제2 전도성 패턴층을 감싸도록 제3 전도성 패턴층 (1212c) 이 더 형성된다. 제3 전도성 패턴층 (1212c) 은 드라이 필름을 이용해 패터닝한 후 이를 충진하는 방식으로 형성될 수 있다. 전기 전도성이 우수한 재질이면 제한없이 이용될 수 있으며, 예를 들어, 구리 (Cu), 니켈 (Ni) 등을 포함할 수 있다. 상기 제3 전도성 패턴층은 제2 전도성 패턴층과 마찬가지로 관통홀의 내부를 관통하도록 형성된다.

한편, 비아 (1212) 를 형성할 때 전술한 것과 같이 드라이 필름을 이용한 패터닝 후 이를 충진하는 방식을 활용하기 때문에, 비아의 모서리의 적어도 일부는 직선으로 형성할 수가 있다. 드라이 필름이 비아 형성을 위한 가이드로 기능하여 비아가 직선의 모서리를 가지도록 형상 제어가 가능한 것이다. 이는, 비아의 과도한 도금이 효과적으로 방지될 수 있는 것을 의미한다.

다음, 상기 제3 전도성 패턴층 상에는 제3 전도성 패턴층에 비해 상대적으로 얇은 제4 전도성 패턴층이 형성될 수 있고, 일종의 덧도금으로 볼 수 있다. 또한, 상기 제4 전도성 패턴층 상에는 제5 전도성 패턴층으로서 실질적으로 코일 패턴의 종횡비를 증가시키는 이방 도금층이 형성될 수 있다.

상기 비아 (1212) 의 경우, 일정 크기 이상의 비아패드를 구성할 필요가 없기 때문에, 비아 이외의 코일 패턴의 선폭과 동일하거나 유사한 수준으로 비아 선폭을 제어할 수가 있다. 그 결과, 코일 패턴의 선폭 및 두께 편차가 현저히 저감될 수 있다.

한편, 상기 비아 이외에 상부 및 하부 코일을 형성하는 코일 패턴 (123) 도 비아와 마찬가지로, 적층 구조를 가진다. 도3 의 B 영역을 확대한 확대도를 참고하면, 상기 코일 패턴의 각각은 복수의 도전층을 포함한다. 상기 코일 패턴 중 지지 부재의 상면 또는 하면과 직접 접하는 제1 도전층 (123a) 은 비아의 제1 도전성 패턴층과 동일한 평면 상에 배치되며, 동일한 재질을 포함하는데, 이는, 상기 제1 도전층과 상기 제1 도전성 패턴층이 동일한 공정에 의하여 형성되기 때문이다. 상기 제1 도전층 상에는 제2 도전층 (123b) 이 형성되는데, 상기 제2 도전층은 박막의 화학동도금층일 수 있다. 실질적으로 제1 도전층과 제2 도금층은 에칭 등에 의해 측면이 식각됨으로써 형성되는바, 동일한 선폭으로 구성되는 것이 바람직하다. 다음, 제2 도금층 상에는 제2 도금층과 동일한 선폭을 가지는 제3 도금층 (123c) 이 형성되고, 상기 제3 도금층은 드라이 필름을 패터닝한 후 도금액을 충진함으로써 형성되기 때문에 형상의 제어가 비교적 용이하게 형성될 수 있는 층이다. 또한, 제3 도금층 상에, 연이어 덧도금층인 제4 도금층 (123d) 과 이방 도금층인 제5 도금층 (123e) 이 형성될 수 있다.

도1 내지 도3 을 참조하여 설명한 제1 실시예에 따른 코일 부품을 제조하는 방법은 당업자가 적절히 설계할 수 있으며, 그 중 가능한 하나의 제조 공정을 후술하여 간략하게 설명한다.

도4 는 제1 실시예에 따른 코일 부품 (100) 의 공정도를 나타내는데, 도4(a) 는 지지 부재 (41) 를 준비하는 단계이다. 이 경우, 지지 부재 상에 동박층 (42) 을 코팅할 수 있는데, 편의상 절연 시트의 양면에 동박층을 포함하는 공지의 CCL (Copper Clad Laminate) 를 활용할 수 있다. 공지의 CCL을 사용하는 경우, 공정을 위한 설비 장비의 변경없이 박막형 코일을 형성시킬 수 있다는 장점이 있다. 이 때, 상기 동박층 (42) 이 실질적으로 비아나 코일 패턴의 최하층을 구성할 수 있다.

도4(b) 는 지지 부재의 상면으로부터 하면을 관통하는 관통홀을 형성하기 위한 캐비티 공정이다. 통상적으로 캐비티 공정은 내부 코일을 완성한 후의 후공정으로 실시하는 것이 일반적인데, 본 개시의 경우, 관통홀의 경계면을 활용하여 비아를 형성시키기 때문에, 비아 형성 이전에 관통홀을 형성할 필요가 있다. 이 때, 관통홀의 경계면에 후처리를 실시하는 것이 바람직한데, 경계면의 표면을 정리하기 위한 후처리 뿐만 아니라, 경계면의 표면에 요철 구조를 형성할 수도 있다. 상기 경계면의 표면에 형성되는 요철 구조는 관통홀의 경계면에 비아를 위한 도금층을 형성될 때, 비아와 지지 부재 간의 접착력을 개선할 수 있는 형상이면 제한없이 적용될 수 있다.

도4(c) 는 지지 부재 상의 동박층 (42) 상면 및 관통홀의 경계면을 덮는 화학동도금층 (43) 을 형성하는 공정이다. 상기 화학동도금 공정은 실질적으로 패턴 도금을 위한 씨드 패턴의 기능을 하기 위한 것이다. 상기 화학동도금 공정은 무전해 도금일 수도, 전기 도금일 수도 있겠으나, 특별한 제한이 없다.

도4(d) 는 드라이 필름을 라이네이션한 후 원하는 패턴으로 패터닝 (44) 하는 공정이다. 이 경우, 상부 및 하부 코일을 전기적으로 연결하는 비아 형성을 위해 관통홀의 경계면 중 일부를 오픈시키는 패터닝으로 설계한다. 이 때, 실질적으로 비아의 선폭을 제어할 수 있기 때문에, 실질적으로 비아 이외의 다른 코일 패턴의 선폭과 동일한 수준으로 패터닝을 하는 것이 바람직하다.

도4(e) 는 상기 패터닝 (44) 된 드라이 필름의 개구부 내로 코일 패턴을 패턴 도금 (45) 하는 공정이다. 상기 패턴 도금 (45) 은 화학동도금층 (43) 을 시드 패턴으로 하여 상기 화학동도금층 (43) 의 표면을 덮는 방식으로 형성된다. 상기 패턴 도금의 두께는 드라이 필름의 라미네이션된 두께에 따라 상이해질 수 있는바, 당업자가 적절한 두께로 제어할 수 있다.

도4(f) 는 드라이 필름을 제거하는 공정이며, 드라이 필름을 제거하는 방식에는 제한이 없고, 화학적 에칭 내지 기계적 박리를 활용하여 제거할 수 있다.

연이어, 도4(g) 는 잔존하는 동박층, 화학동도금층, 및 패턴도금의 적층 구조를 감싸는 덧도금 (46) 을 실시한 것이고, 도4(h) 는 상기 덧도금 상에 이방 도금을 실시하여 실질적으로 코일 패턴의 고종횡비를 형성하도록 하는 공정으로서, 이방 도금층 (47) 을 형성하는 공정이다.

구체적으로 도시하지는 않았으나, 후속 공정으로서 자성체를 충진시키고, 코일의 인출부를 노출시키기 위한 블레이딩 공정, 및 외부전극 형성을 위한 도금 공정 등은 통상적인 칩 형성 공정과 중복된다.

도6 은 본 개시의 제2 실시예에 따른 코일 전자부품 (200) 의 사시도이며, 제2 실시예에 따른 코일 전자부품 (200) 은 전술한 제1 실시예에 따른 코일 전자부품 (100) 과 대비하여 비아의 적층 구조의 구조 및 비아 이외의 코일 패턴의 적층구조의 층수가 상이할 뿐 실질적으로 동일한 구성요소를 포함한다. 설명의 편의를 위하여 중복되는 설명은 생략하며, 동일한 구성요소에 대하여는 동일한 도면 부호를 사용한다. 다만, 제1 실시예와 제2 실시예를 구별하기 위하여 도면부호 앞에 "1" 을 "2" 로 변경하도록 한다.

도6 을 참조하면, 제2 실시예에 따른 코일 전자부품 (200) 의 비아 (2212) 는 적층 구조를 가진다. 이 때, 상기 비아 (2212) 는 제1 실시예에 따른 코일 전자부품의 비아 (1212) 와 대비하여 제1 전도성 패턴층을 포함하지 않는 것에 차이가 있다. 제1 전도성 패턴층 없이 지지 부재의 상면, 하면 및 관통홀의 경계면을 연속적으로 감싸는 제2 전도성 패턴층 (2212b) 이 비아의 복수의 전도성 패턴층의 최하층을 구성한다. 이는, 코일 전자부품이 Low-Profile 제품으로 구현될 경우, 공지의 CCL 을 대체하여 박막의 지지 부재를 사용하는 경우에 유리하다. 일반적으로 공지의 CCL 을 사용할 경우, 제1 전도성 패턴층을 형성하기 위한 별도의 공정을 형성할 필요가 없어 간편하지만, 두께가 대략 60㎛ 로 Low-Profile 의 요구에는 부합되지 않을 수 있다. 이 때, 공지의 CCL 보다 상당히 얇은 두께를 가지는 지지 부재를 채용하고 상기 지지 부재 상에 곧바로 제2 전도성 패턴층 (2212b) 을 형성함으로써 코일 전자부품의 두께 방향 사이즈를 저감할 수 있고, 상대적으로 코일 패턴의 고 종횡비를 이룰 수 있다. 또한, 상기 제2 전도성 패턴층 상에는 제3 내지 제5 전도성 패턴층 (2212c, 2212d, 2212e) 이 배치될 수 있는 것은 전술하여 설명한 것과 같다.

마찬가지로, 제2 실시예에 따른 코일 전자부품 (200) 의 비아를 제외한 코일 패턴 (223) 은 적층 구조를 가지는데, 제1 실시예에 따른 코일 전자부품의 코일 패턴과 대비할 때, 제1 전도층이 생략된 구조이다. 상기 코일 패턴 (223) 의 구조도 코일 전자부품의 저배율화 및 고종횡비의 트랜드에 부합하기 위한 것이다. 상기 코일 패턴 (223) 중 최하층은 제2 전도층 (223b) 이며, 그 제2 전도층 상으로 제3 내지 제5 전도층 (223c, 223d, 223e) 이 배치될 수 있는 것은 전술하여 설명한 것과 같다.

다음, 도7 은 제2 실시예에 따른 코일 전자부품 (200) 을 제조하는 공정에 대한 일 예를 나타낸다. 도7 은 도4 에서 설명된 제1 실시예에 따른 코일 전자부품 (100) 을 제조하는 공정과 대비하여 제1 동박층을 제거하는 공정을 더 포함하고 있다는 점에서만 상이할 뿐 실질적으로 중복되는 내용을 포함하므로, 도7 에 대한 별도의 설명은 여기서 생략한다. 도4 의 제1 실시예에 따른 코일 전자부품 (100) 의 제조 공정 중 중복되는 구성요소에 대하여는 동일한 도면 부호를 사용하지만, 제1 실시예와 제2 실시예를 구별하기 위하여 도면부호 앞에 "4" 을 "7" 로 변경하도록 한다.

본 개시는 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.

한편, 본 개시에서 사용된 "일 예"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 예들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일예에서 설명된 사항이 다른 일예에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일예에 관련된 설명으로 이해될 수 있다.

한편, 본 개시에서 사용된 용어는 단지 일예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

100: 코일 전자부품
1: 바디
11: 자성 물질
12: 내부 코일
121, 122: 상부 및 하부 코일
1212: 비아
13: 지지 부재
21, 22: 제1 및 제2 외부전극

Claims (16)

1. 관통홀을 포함하는 지지 부재, 상기 지지 부재에 의해 지지되는 상부 및 하부 코일, 및 상기 상부 및 하부 코일을 연결하는 비아를 포함하는 바디; 및
   상기 바디의 외부면 상에 배치되는 외부전극; 을 포함하고,
   상기 비아는 상기 관통홀의 경계면의 적어도 일부에 형성되는, 코일 전자부품.
   
2. 제1항에 있어서,
   상기 비아는 복수의 전도성 패턴층이 적층된 적층 구조를 가지는, 코일 전자부품.
   
3. 제2항에 있어서,
   상기 전도성 패턴층 중 적어도 하나의 전도성 패턴층은 상기 관통홀의 경계면의 일부를 따라 형성되며, 상기 경계면의 일부를 따라 형성된 상기 적어도 하나의 전도성 패턴층은 상기 지지 부재의 상부 및 하부까지 연속적으로 연장되는, 코일 전자부품.
   
4. 제3항에 있어서,
   상기 관통홀의 경계면의 일부, 상기 경계면의 상기 일부와 연속적으로 연결되는 지지 부재의 상면, 및 하면을 따라 형성되는 상기 전도성 패턴층은 상기 비아의 복수의 전도성 패턴층 중 최하층에 배치되는 전도성 패턴층인, 코일 전자부품.
   
5. 제2항에 있어서,
   상기 전도성 패턴층 중 상기 지지 부재의 상면 또는 하면과 접촉하는 전도성 패턴층은 Mo 을 포함하거나, Cu 를 포함하는, 코일 전자부품.
   
6. 제2항에 있어서,
   상기 전도성 패턴층 중 최외측에 배치되는 전도성 패턴층은 상기 관통홀의 내부를 관통하도록 배치되는, 코일 전자부품.
   
7. 제1항에 있어서,
   상기 지지 부재는 상기 관통홀로부터 이격된 위치에서 지지 부재의 상면으로부터 하면을 관통하는 슬릿부를 더 포함하는, 코일 전자부품.
   
8. 제7항에 있어서,
   상기 슬릿부는 상기 지지 부재의 양 단부에 각각 배치되는, 코일 전자부품.
   
9. 제7항에 있어서,
   상기 슬릿부 내부는 자성 물질에 의해 충진된, 코일 전자부품.
   
10. 제1항에 있어서,
    상기 관통홀은 상기 자성 물질에 의해 충진된, 코일 전자부품.
    
11. 제1항에 있어서,
    상기 관통홀의 경계면 중 상기 비아가 형성된 경계면을 제외한 경계면은 절연층이나 자성 물질과 접촉하는, 코일 전자부품.
    
12. 제1항에 있어서,
    상기 상부 및 하부 코일은 비아 이외에 복수의 코일 패턴을 포함하고, 상기 복수의 코일 패턴의 각각은 복수의 도전층으로 구성되는, 코일 전자부품.
    
13. 제12항에 있어서,
    상기 복수의 도전층 중 상기 지지 부재의 상면 또는 하면과 접촉하는 제1 도전층의 선폭은 상기 제1 도전층의 상면과 접하는 제2 도전층의 선폭과 동일한, 코일 전자부품.
    
14. 제1항에 있어서,
    상기 비아의 최대 선폭은 상기 비아와 물리적으로 연결되는 코일 패턴의 선폭에 대하여 0.8 배 이상 1.2 배 이하인, 코일 전자부품.
    
15. 제1항에 있어서,
    상기 바디의 상면에서 바라본 상기 비아 단면의 모서리의 적어도 일부는 직선인, 코일 전자부품.
    
16. 제1항에 있어서,
    상기 비아는 상기 상부 또는 하부 코일의 코일 패턴을 권취하는 방향과 180도 미만의 각도 (θ) 를 형성하는 방향으로 형성된, 코일 전자부품.
    
    

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