KR20190020410A - 단일 주기 내에서 이중 동작이 가능한 메모리 - Google Patents

단일 주기 내에서 이중 동작이 가능한 메모리 Download PDF

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Abstract

본 발명은 한 사이클 동안 리드와 라이트 동작을 순차적으로 수행하도록 하고 데이터 출력 포트의 개수가 데이터 입력 포트의 개수의 정수배가 되도록 하여 속도를 향상시키고 전력소모를 감소시키며 단일 사이클 동안 이중 동작이 가능하도록 한 단일 주기 내에서 이중 동작이 가능한 메모리에 관한 것이다.

Description

단일 주기 내에서 이중 동작이 가능한 메모리{Dual Operable Memory in Single Cycle}
본 발명은 메모리에 관한 것으로, 더욱 상세하게는, 한 사이클 동안 리드와 라이트 동작을 순차적으로 수행하도록 하고 데이터 출력 포트의 개수가 데이터 입력 포트의 개수의 정수배가 되도록 하여 속도를 향상시키고 전력소모를 감소시키며 단일 사이클 동안 이중 동작이 가능하도록 한 단일 주기 내에서 이중 동작이 가능한 메모리에 관한 것이다.
일반적으로 모든 프로세서는 영상데이터(image data), 음향데이터(sound data) 및 기타 데이터를 처리하는 과정에서 데이터 버퍼용 메모리를 사용하게 된다.
특히, 파이프라인(pipeline) 구조를 사용하는 프로세서의 경우 임의의 버퍼 메모리 어드레스에 저장되어 있던 이전 사이클의 데이터를 출력하고 같은 어드레스에 현재 사이클에서 처리된 데이터를 저장하는 동작을 반복하게 된다.
이때 프로세서 입장에서는 매 클럭마다 순차적인 연산을 하고 싶지만 버퍼 메모리에는 리드(read)와 라이트(write) 동작을 따로 수행시켜야하기 때문에 2클럭 사이클 동안 한번만 프로세싱 하던지 버퍼 메모리에만 2배 빠른 클럭을 사용해야 한다. 이는 프로세서의 효율저하와 소비전력의 증가로 이어지게 된다.
도 1은 종래의 메모리의 블록도이다.
도 1을 참고하면 종래의 메모리(100)는 메모리부(110)와 컨트롤러(120)를 포함할 수 있다.
메모리부(110)는 메모리 셀 어레이(111), 로우 디코더(112), 칼럼 디코더(113) 및 데이터 입출력 회로(Data I/O Circuit, 114)를 포함할 수 있다.
메모리 셀 어레이(111)는 리드(read)와 라이트(write)가 가능한 메모리 비트 셀의 어레이이다.
로우 디코더(112)는 메모리 셀 어레이(111)의 로우 방향 억세스가 가능하도록 어드레스(ADDR)를 디코딩해주는 회로이고, 칼럼 디코더(113)는 메모리 셀 어레이(111)의 칼럼 방향 억세스가 가능하도록 어드레스(ADDR)를 디코딩해주는 회로이다.
컨트롤러(120)로부터 데이터 입출력 회로(Data I/O Circuit, 114)의 입력포트를 통해 i개의 데이터 입력버스(DIN[i-1:0])가 입력되고, 데이터 입출력 회로(Data I/O Circuit, 114)의 출력포트를 통해 i개의 데이터 출력버스(DOUT[i-1:0])가 컨트롤러(120)로 출력된다.
컨트롤러(120)는 외부로부터 외부 클럭신호(CLK)와, 로우(low) 상태에서 인에이블되는 칩인에이블 신호(Chip Enable Signal:CEB)와, 로우(low) 상태에서 인에이블되며 k개의 데이터 블록을 컨트롤해주는 라이트 인에이블 신호(write enable signal:WEB[k-1:0]) 및 메모리 어드레스(ADDR)를 메모리부(110)에 제공한다.
도 2는 종래의 메모리의 타이밍도이다.
도 2에 도시된 바와 같이 종래의 메모리는 한 클럭 사이클 리드(read) 또는 라이트(write) 동작 중 어느 하나만이 가능하다. 즉, 종래의 메모리는 메모리의 어드레스가 동일하고 리드(read)와 라이트(write) 동작을 연속해서 수행할 경우에도 매 사이클마다 클럭을 토글(toggle)해 줘야하기 때문에 파이프라인 동작 시 메모리를 따로 고려해줘야 하는 불편함이 있고, 이로 인해 속도가 느려지고 불필요한 전력을 소비하게 되는 문제가 있다.
또한, 데이터 입력 버스 깊이(data input bus depth)와 데이터 출력 버스 깊이(data output bus depth)가 다른 경우, 사용하지 않는 데이터 입력 버스(data input bus)를 더미(dummy)로 두어야하기 때문에 면적이 증가하는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는 한 사이클 동안 리드와 라이트 동작을 순차적으로 수행하도록 하고 데이터 출력 포트의 개수가 데이터 입력 포트의 개수의 정수배가 되도록 하여 속도를 향상시키고 전력소모를 감소시키며 단일 사이클 동안 이중 동작이 가능하도록 한 메모리를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 실시 예에 따른 단일 주기 내에서 이중 동작이 가능한 메모리는 메모리 셀 어레이, 로우 디코더, 칼럼 디코더 및 데이터 입출력회로를 포함하는 메모리부와 컨트롤러를 포함하는 메모리에 있어서, 상기 컨트롤러는 외부로부터 외부 클럭신호(CLK)와, 로우(low) 상태에서 인에이블되는 칩인에이블 신호(Chip Enable Signal:CEB)와, 로우(low) 상태에서 인에이블되며 k(정수)개의 데이터 블록을 컨트롤해주는 라이트 인에이블 신호(write enable signal:WEB[k-1:0])를 상기 메모리부에 제공하며, 상기 메모리부는 상기 컨트롤러로부터 제공되는 상기 외부 클럭신호(CLK)에 의해 동기되어 단일 주기 내에서 리드(read)동작과 라이트(write)동작이 순차적으로 수행되는 것을 특징으로 한다.
이때 상기 데이터 입출력회로의 출력포트의 개수는 상기 데이터 입출력회로의 입력포트의 개수의 k(정수)배가 된다.
상기 라이트 인에이블 신호(WEB[k-1:0])중 어느 하나라도 인에이블된 경우 리드-비포어-라이트(read before write) 동작을 수행한다.
한편, 상기 라이트 인에이블 신호(WEB[k-1:0])중 WEB[0]이 인에이블된 경우에만 리드-비포어-라이트 동작을 수행하고, WEB[k-1:1]이 인에이블인 경우 라이트(write) 동작만을 수행할 수도 있다.
본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리에 의하면 한 클럭 사이클 동안 리드 비포어 라이트(read before write) 동작을 하도록 하고 데이터 출력 버스 깊이(data output bus depth), 즉 데이터 출력포트의 개수가 데이터 입력 버스 깊이(data input bus depth), 즉 데이터 입력포트의 개수의 정수배가 되도록 하여 속도를 향상시키고 집적회로에서 차지하는 면적을 감소시키며 소비전력을 감소시키는 효과가 있다.
도 1은 종래의 메모리의 블록도이다.
도 2는 종래의 메모리의 타이밍도이다.
도 3은 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 블록도이다.
도 4는 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 타이밍도이다.
도 5는 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 또 다른 타이밍도이다.
도 6은 종래의 메모리와 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 타이밍을 비교하기 위한 도면이다.
도 7은 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 구조를 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
본 발명은 한 클럭 사이클 동안 메모리 내에서 리드(read)와 라이트(write) 동작을 순차적으로 수행하도록 하여, 프로세서의 입장에서 리드(read)와 라이트(write) 동작이 한 사이클에 이루어지는 것처럼 보이게 만든 것이다.
이를 통해 프로세서는 버퍼 메모리를 따로 고려할 필요 없이 매 사이클마다 새로운 데이터를 처리해서 내보내고 다시 받아들이는 파이프라인(pipeline) 동작을 이어갈 수 있다.
한편, 일반적으로 프로세서는 소비전력 감소와 고속 동작을 위해 외부 데이터 버스 깊이(external data bus depth)는 줄이고 내부 데이터 버스 깊이(internal data bus depth)는 증가시키는 경향이 있는데 데이터 버퍼 메모리도 이에 맞추어 데이터입력 버스(data input bus)와 데이터출력 버스(data output bus)의 깊이(depth), 즉, 입력포트의 개수와 출력포트의 갯수를 다르게 하는 것이 효율적이다.
보통, 데이터출력 버스 깊이(data output bus depth)가 데이터입력 버스 깊이(data input bus depth)의 정수배가 되는데, 이를 몇 배로 할 것인가는 처리되는 데이터 버스를 얼마나 크게 할 것인가에 달려있다.
본 발명은 한 클럭 사이클 동안 리드 비포어 라이트(read before write) 동작을 하도록 하고 데이터출력 버스 깊이(data output bus depth)가 데이터입력 버스 깊이(data input bus depth)의 정수배가 되도록 하여 집적회로에서 차지하는 면적을 감소시키고 소비전력을 감소시킨 것을 특징으로 한다.
도 3은 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 블록도이다.
도 3을 참고하면 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리(300)는 메모리부(310)와 컨트롤러(320)를 포함할 수 있다.
메모리부(310)는 메모리 셀 어레이(311), 로우 디코더(312), 칼럼 디코더(313) 및 데이터 입출력 회로(Data I/O Circuit, 314)를 포함할 수 있다.
메모리 셀 어레이(311)는 리드(read)와 라이트(write)가 가능한 메모리 비트 셀의 어레이이다.
로우 디코더(312)는 메모리 셀 어레이(311)의 로우 방향 억세스가 가능하도록 어드레스(ADDR)를 디코딩해주는 회로이고, 칼럼 디코더(313)는 메모리 셀 어레이(311)의 칼럼 방향 억세스가 가능하도록 어드레스(ADDR)를 디코딩해주는 회로이다.
컨트롤러(320)로부터 데이터 입출력 회로(Data I/O Circuit, 314)의 입력포트를 통해 i개의 데이터 입력버스(DIN[i-1:0])가 입력되고, 데이터 입출력 회로(Data I/O Circuit, 114)의 출력포트를 통해 k*i개의 데이터 출력버스(DOUT[k*i-1:0])가 컨트롤러(320)로 출력된다. 즉, 데이터 출력 버스 깊이(data output bus depth)는 데이터 입력 버스 깊이(data input bus depth)의 k(정수)배로 확장된다.
컨트롤러(320)는 외부로부터 외부 클럭신호(CLK)와, 로우(low) 상태에서 인에이블되는 칩인에이블 신호(Chip Enable Signal:CEB)와, 로우(low) 상태에서 인에이블되며 k개의 데이터 블록을 컨트롤해주는 라이트 인에이블 신호(write enable signal:WEB[k-1:0])와, 로우(low) 상태에서 인에이블되는 중간 리드 인에이블 신호(Intermediate read Enable Signal:IEB) 및 메모리 어드레스(ADDR)를 메모리부(310)에 제공한다.
또한, 컨트롤러(320)는 k*i개의 데이터 블록 중 라이트 인에이블 신호(WEB[k-1:])의 상태에 따라 i개만큼씩 라이트(write)가 가능하도록 컨트롤하는 기능을 한다.
도 4는 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 타이밍도로서, 중간 리드 인에이블 신호(Intermediate read Enable Signal:IEB)가 로우(low)일 때의 타이밍도이다.
도 4에 도시된 바와 같이 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리는 한 클럭 주기 동안 리드(read)와 라이트(write) 동작을 순차적으로 실행하며 라이트 인에이블 신호(write enable signal:WEB[k-1:0])의 상태에 따라 메모리 셀의 일부에 데이터가 라이트(write) 되도록 동작한다.
또한, 'WEB[k-1:0]=low'인 경우, 즉, 라이트 인에이블 신호(write enable signal:WEB[k-1:0]) 중 어느 하나라도 인에이블이 되면 리드 비포어 라이트(read before write) 동작을 수행한다.
도 5는 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 타이밍도로서, 중간 리드 인에이블 신호(Intermediate read Enable Signal:IEB)가 하이(high)일 때의 타이밍도이다.
도 5에 도시된 바와 같이 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리는 한 클럭 주기 동안 리드(read)와 라이트(write) 동작을 순차적으로 실행하며 라이트 인에이블 신호(write enable signal:WEB[k-1:0])의 상태에 따라 메모리 셀의 일부에 라이트(write) 되도록 동작한다.
중간 리드 인에이블 신호(Intermediate read Enable Signal:IEB)가 하이(high)일 때는 라이트 인에이블 신호(write enable signal:WEB[k-1:0]) 중 'WEB[0]=low'인 경우에만 리드 비포어 라이트(read before write) 동작을 수행하고, WEB[k-1:1]=low'인 경우에는 라이트(write) 동작만을 수행한다.
도 6은 종래의 메모리와 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 타이밍을 비교하기 위한 도면이다.
도 6을 참고하면 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리를 모바일 씨모스 이미지 센서(CIS)용 에스램(SRAM)에 적용하여 시뮬레이션(simulation)한 결과 종래의 메모리와 비교하여 속도가 향상되고 전력소모도 감소되었음을 알 수 있다.
도 7은 본 발명에 따른 단일 주기 내에서 이중 동작이 가능한 메모리의 구조를 나타내는 도면이다.
이상에서 본 발명의 바람직한 실시 예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
300 : 단일 주기 내에서 이중 동작이 가능한 메모리
310 : 메모리부 320 : 컨트롤러
321 : 메모리 셀 어레이 322 : 로우 디코더
323 : 칼럼 디코더 324 : 데이터 입출력 회로

Claims (5)

  1. 메모리 셀 어레이, 로우 디코더, 칼럼 디코더 및 데이터 입출력회로를 포함하는 메모리부와 컨트롤러를 포함하는 메모리에 있어서,
    상기 컨트롤러는 외부로부터 외부 클럭신호(CLK)와, 로우(low) 상태에서 인에이블되는 칩인에이블 신호(Chip Enable Signal:CEB)와, 로우(low) 상태에서 인에이블되며 k(정수)개의 데이터 블록을 컨트롤해주는 라이트 인에이블 신호(write enable signal:WEB[k-1:0])를 상기 메모리부에 제공하며,
    상기 메모리부는 상기 컨트롤러로부터 제공되는 상기 외부 클럭신호(CLK)에 의해 동기되어 단일 주기 내에서 리드(read)동작과 라이트(write)동작이 순차적으로 수행되는 것을 특징으로 하는 단일 주기 내에서 이중 동작이 가능한 메모리.
  2. 제 1항에 있어서,
    상기 데이터 입출력회로의 출력포트의 개수는 상기 데이터 입출력회로의 입력포트의 개수의 k(정수)배인 것을 특징으로 하는 단일 주기 내에서 이중 동작이 가능한 메모리.
  3. 제 1항에 있어서, 상기 라이트 인에이블 신호(WEB[k-1:0])중 어느 하나라도 인에이블된 경우 리드-비포어-라이트(read before write) 동작을 수행하는 것을 특징으로 하는 단일 주기 내에서 이중 동작이 가능한 메모리.
  4. 제 1항에 있어서,
    상기 라이트 인에이블 신호(WEB[k-1:0])중 WEB[0]이 인에이블된 경우에만 리드-비포어-라이트 동작을 수행하고, WEB[k-1:1]이 인에이블인 경우 라이트(write) 동작만을 수행하는 것을 특징으로 하는 단일 주기 내에서 이중 동작이 가능한 메모리.
  5. 제 3항 또는 제 4항에 있어서,
    상기 라이트 인에이블 신호(WEB[k-1:0])는 로직 로우(low)인 경우 인에이블 되는 것을 특징으로 하는 단일 주기 내에서 이중 동작이 가능한 메모리.
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