KR20190020272A - 질화물 반도체 소자 - Google Patents

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Abstract

질화물 반도체 소자가 제공된다. 질화물 반도체 소자는 기판 상에 차례로 제공된 제1 질화물 층 및 제2 질화물 층, 상기 제2 질화물 층 상에 제공되고 서로 이격하는 전극들, 및 상기 제2 질화물 층 상에 제공되는 복수의 유전 패턴들을 포함한다. 상기 유전 패턴들은 제1 방향을 따라 연장되고, 상기 제1 방향에 수직한 제2 방향으로 서로 이격된다.

Description

질화물 반도체 소자{Nitride semiconductor device}
본 발명은 질화물 반도체 소자에 관한 것으로서, 보다 상세하게는 단축 응력(uniaxial stress)이 인가된 질화물 반도체 소자에 관한 것이다.
전력 반도체 소자(power semiconductor device)는 전기에너지의 사용 및 운용을 위해 직류와 교류 간의 변환 및 제어 등을 수행하는 반도체이다. 이러한 전력 반도체 소자는 전기 에너지를 생산하는 단계부터 사용하는 단계까지 다양한 기능으로 작동하는 핵심 소자이다. 예를 들어, 전력 반도체 소자는 전원 공급기와 전동기 제어부에 들어가는 컨버터와 인버터 등에 사용될 수 있으며, 전자 기기에 들어오는 전력을 변환, 분배, 관리하는 역할을 할 수 있다.
차세대 전력 반도체 소자인 질화물 반도체 소자는 우수한 열 특성, 높은 전자 이동도, 고전압과 고전류에 대한 높은 내성과 같은 우수한 물성을 보인다. 이에 따라, 질화물 반도체 소자는 기존 실리콘 기반의 전력 반도체에 비해 뛰어난 성능을 갖는다.
질화물 반도체 소자 중에서 가장 널리 연구되는 소자는 HEMT(high electron mobility transistor)와 쇼트키(Schottky) 장벽 다이오드이다. 특히, HEMT는 구조가 간단하고 성능이 탁월해 질화물 반도체 소자의 대표적인 구조가 될 것으로 기대된다.
HEMT의 성능은 AlGaN와 GaN의 계면에 자발적으로 형성된 이차원 전자 가스(2-dimensional electron gas)의 속도 및 전자 밀도와 밀접하게 연관된다. 이러한 이차원 전자 가스는 내부 조건들 및 외부 조건들에 의해 영향을 받을 수 있다.
본 발명이 해결하고자 하는 과제는 이차원 전자 가스의 전류 밀도를 제어할 수 있는 질화물 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 질화물 반도체 소자는 기판 상에 차례로 제공된 제1 질화물 층 및 제2 질화물 층; 상기 제2 질화물 층 상에 제공되되, 서로 이격하는 전극들; 및 상기 제2 질화물 층 상에 제공되는 복수의 유전 패턴들을 포함할 수 있다. 상기 유전 패턴들은 제1 방향을 따라 연장되고, 상기 제1 방향에 수직한 제2 방향으로 서로 이격될 수 있다.
일 실시예에 따르면, 상기 제1 질화물 층은 GaN 층을 포함하고, 상기 제2 질화물 층은 AlGaN 층을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 질화물 층은 육방정계 구조를 가지고, 상기 제1 방향은 상기 제1 질화물 층의 결정 구조의 [11-20] 방향 또는 [1-100] 방향에 실질적으로 평행할 수 있다.
일 실시예에 따르면, 상기 제1 질화물 층은 그 상부에 형성된 이차원 전자 가스를 포함할 수 있다.
일 실시예에 따르면, 상기 유전 패턴들의 각각은 상기 제1 방향을 따라 연장되는 바 혹은 라인 형상을 가질 수 있다.
일 실시예에 따르면, 상기 유전 패턴들은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 기판과 상기 제1 질화물 층 사이에 제공되는 초격자 층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 유전 패턴들의 충전율은 10% 내지 90%일 수 있다.
일 실시예에 따르면, 상기 전극들의 각각은 상기 제1 방향과 교차하는 방향으로 연장될 수 있다. 상기 유전 패턴들의 각각은 상기 전극들을 가로질러 연장될 수 있다.
일 실시예에 따르면, 상기 전극들의 각각은 상기 제1 방향에 교차하는 방향으로 연장될 수 있다. 상기 전극들은 서로 이격하는 소스 전극과 드레인 전극, 그리고 이들 사이의 게이트 전극을 포함할 수 있다. 상기 유전 패턴들은 상기 소스 전극과 상기 게이트 전극 사이에 제공되는 제1 서브 유전 패턴들; 및 상기 드레인 전극과 상기 게이트 전극 사이에 제공되는 제2 서브 유전 패턴들을 포함할 수 있다.
일 실시예에 따르면, 상기 전극들의 각각은 상기 제1 방향에 실질적으로 평행한 방향으로 연장될 수 있다. 상기 유전 패턴들은 상기 전극들 사이에 제공될 수 있다.
본 발명의 실시예들에 따른 질화물 반도체 소자는 기판 상에 차례로 제공된 제1 질화물 층 및 제2 질화물 층; 상기 제2 질화물 층 상에 제공되되, 서로 이격하는 전극들; 및 상기 제2 질화물 층 상에 제공되는 복수의 유전 패턴들을 포함할 수 있다. 상기 유전 패턴들은 상기 제1 질화물 층 및 상기 제2 질화물 층에 단축 응력(uniaxial stress)을 가하도록 구성될 수 있다.
일 실시예에 따르면, 상기 제1 질화물 층은 육방정계 구조를 가질 수 있다. 상기 단축 응력의 방향은 상기 제1 질화물 층의 결정 구조의 [11-20] 방향 또는 [1-100] 방향에 실질적으로 평행할 수 있다.
일 실시예에 따르면, 상기 유전 패턴들의 각각은 일 방향을 연장되는 바 혹은 라인 형상을 가질 수 있다.
일 실시예에 따르면, 상기 유전 패턴들은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 유전 패턴들이 연장되는 방향과 유전 패턴들의 두께 및 충전율을 조절함으로써, 이차원 전자 가스의 전류 밀도를 제어할 수 있다.
도 1은 본 발명의 실시예들에 따른 질화물 반도체 소자의 평면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 질화물 반도체 소자의 단면도들이다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 질화물 반도체 소자의 단면도들이다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 질화물 반도체 소자의 평면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 질화물 반도체 소자의 이차원 전자 가스의 시트 캐리어 밀도를 측정한 그래프들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 질화물 반도체 소자의 평면도이다. 도 2a, 도 2b, 및 도 3a 내지 도 3d는 본 발명의 실시예들에 따른 질화물 반도체 소자의 단면도들이다. 예를 들어, 도 2a, 도 3a, 도 3c는 도 1의 I-I'선에 따른 단면도들일 수 있고, 도 2b, 도 3b, 도 3d는 도 1의 II-II'선에 따른 단면도들일 수 있다. 도 4a 내지 도 4d는 본 발명의 실시예들에 따른 질화물 반도체 소자의 평면도들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 질화물 반도체 소자는 기판(100), 초격자 층(110), 제1 질화물 층(120), 제2 질화물 층(130), 전극들(142, 144, 146), 및 유전 패턴들(150)을 포함할 수 있다.
기판(100)은 결정질 질화물 반도체를 성장시키기 위한 기판일 수 있다. 일 예로, 기판(100)은 사파이어 기판, 실리콘 기판, SiC 기판, GaN 기판, 및 AlN 기판 중에서 어느 하나일 수 있다.
기판(100) 상에, 초격자 층(110)이 제공될 수 있다. 초격자 층(110)은 교대로 그리고 반복적으로 적층된 제1 서브 격자 층(112) 및 제2 서브 격자 층(114)을 포함할 수 있다. 제1 서브 격자 층(112) 및 제2 서브 격자 층(114)은 서로 다른 물질을 포함하거나, 혹은 서로 다른 조성비를 갖는 동일한 물질을 포함할 수 있다. 초격자 층(110)은 기판(100)으로부터 발생된 결함들(defects)이 그 위의 제1 및 제2 질화물 층(120, 130)으로 전이되는 것을 억제하는 기능을 수행할 수 있다. 일 예로, 제1 서브 격자 층(112)은 AlGaN 층일 수 있고, 제2 서브 격자 층(114)은 AlN 층일 수 있다. 다른 예로, 제1 서브 격자 층(112) 및 제2 서브 격자 층(114)은 서로 다른 조성비를 갖는 AlGaN 층일 수 있다.
초격자 층(110)은 다양한 공정을 이용하여 형성될 수 있다. 예를 들어, 초격자 층(110)은 MOCVD(metal-organic chemical vapor deposition) 공정, MBE(molecular beam epitaxy) 공정, 또는 HVPE(hydride vapour phase epitaxy) 공정을 이용하여 형성될 수 있다.
초격자 층(110) 상에, 제1 질화물 층(120) 및 제2 질화물 층(130)이 차례로 제공될 수 있다. 제1 질화물 층(120)은 제2 질화물 층(130)보다 두꺼울 수 있다. 제1 질화물 층(120) 및 제2 질화물 층(130)은 서로 다른 질화물을 포함할 수 있다. 일 예로, 제1 질화물 층(120)은 GaN 층일 수 있고, 제2 질화물 층(130)은 AlGaN 층일 수 있다.
제1 질화물 층(120) 및 제2 질화물 층(130)은 결정 구조를 가질 수 있다. 예를 들어, 제1 질화물 층(120) 및 제2 질화물 층(130)은 육방정계(hexagonal crystal system) 구조를 가질 수 있다.
제1 질화물 층(120)은 이차원 전자 가스(2DEG; 2-dimensional electron gas)를 포함할 수 있다. 이차원 전자 가스(2DEG)는 제1 질화물 층(120)과 제2 질화물 층(130)의 경계에 인접하게 형성될 수 있다. 예를 들어, 이차원 전자 가스(2DEG)는 제1 질화물 층(120)의 상부에 형성될 수 있다. 이차원 전자 가스(2DEG)는 질화물 반도체 소자의 채널로서 기능할 수 있다.
제1 질화물 층(120) 및 제2 질화물 층(130)은 다양한 공정을 이용하여 형성될 수 있다. 예를 들어, 제1 질화물 층(120) 및 제2 질화물 층(130)은 MOCVD 공정, MBE 공정, 또는 HVPE 공정을 이용하여 형성될 수 있다.
제2 질화물 층(130) 상에, 전극들(142, 144, 146)이 제공될 수 있다. 전극들(142, 144, 146)은 서로 이격하여 배치된 소스 전극(142) 및 드레인 전극(144), 그리고 이들 사이에 배치된 게이트 전극(146)을 포함할 수 있다. 전극들(142, 144, 146)은 도전 물질을 포함할 수 있다. 예를 들어, 전극들(142, 144, 146)은 금속 물질을 포함할 수 있다. 전극들(142, 144, 146)의 평면적 형상에 대하여는 후술한다.
제2 질화물 층(130) 상에, 복수의 유전 패턴들(150)이 제공될 수 있다. 유전 패턴들(150)의 각각은 제1 방향(D1)으로 연장될 수 있다. 예를 들어, 유전 패턴들(150)의 각각은 제1 방향(D1)으로 연장되는 바(bar) 혹은 라인(line) 형상을 가질 수 있다. 유전 패턴들(150)은 제1 방향(D1)과 직교하는 제2 방향(D2)으로 서로 이격될 수 있다. 몇몇 실시예들에 따르면, 유전 패턴들(150)이 연장되는 제1 방향(D1)은 제1 질화물 층(120) 및/또는 제2 질화물 층(130)의 결정 구조의 [11-20] 방향 또는 [1-100] 방향일 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 유전 패턴들(150)은 유전 물질을 포함할 수 있다. 예를 들어, 유전 패턴들(150)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
유전 패턴들(150)은 제1 질화물 층(120) 및 제2 질화물 층(130)에 제1 방향(D1)의 단축 응력(uniaxial stress)을 가할 수 있다. 이는, 유전 패턴들(150)이 제1 방향(D1)으로 연장되는 바 혹은 라인 형상을 갖기 때문일 수 있다. 상기 단축 응력은 이차원 전자 가스(2DEG)의 전류 밀도에 영향을 미칠 수 있다. 상기 단축 응력이 이차원 전자 가스(2DEG)의 전류 밀도에 미치는 영향은 유전 패턴들(150)의 물질, 유전 패턴들(150)이 연장되는 방향, 유전 패턴들(150)의 너비(W), 및/또는 유전 패턴들(150)의 충전율(filling ratio; FR)에 따라 달라질 수 있다.
유전 패턴들(150)의 충전율(FR)은 아래의 수학식 1과 같이 정의될 수 있다.
Figure pat00001
FR = 유전 패턴들(150)의 충전율
W = 유전 패턴들(150)의 제2 방향(D2)으로의 너비
G = 유전 패턴들(150)의 제2 방향(D2)으로의 간격
유전 패턴들(150)의 충전율(FR)은 원하는 이차원 전자 가스(2DEG)의 전류 밀도를 얻기 위해 적절히 선택될 수 있다. 예를 들어, 유전 패턴들(150)의 충전율(FR)은 약 10% 내지 약 90%일 수 있다.
몇몇 실시예들에 따르면, 도 1 및 도 4a에 도시된 바와 같이, 평면적 관점에서 전극들(142, 144, 146)의 각각은 제2 방향(D2)에 실질적으로 평행한 방향으로 연장될 수 있다. 이러한 실시예들 중의 일부에 따르면, 도 1에 도시된 바와 같이, 유전 패턴들(150)의 각각은 전극들(142, 144, 146)을 가로질러 연장될 수 있다. 예를 들어, 유전 패턴들(150)의 각각은 전극들(142, 144, 146)의 측벽들 및 상면을 따라 연장될 수 있다. 이러한 실시예들 중의 다른 일부에 따르면, 도 4a에 도시된 바와 같이, 유전 패턴들(150)은 전극들(142, 144, 146)의 사이에 한정되어 제공될 수 있다. 예를 들어, 유전 패턴들(150)은 소스 전극(142)과 게이트 전극(146) 사이에 제공되는 제1 서브 유전 패턴들(152) 및 드레인 전극(144)과 게이트 전극(146) 사이에 제공되는 제2 서브 유전 패턴들(154)을 포함할 수 있다. 제1 서브 유전 패턴들(152) 및 제2 서브 유전 패턴들(154)은 게이트 전극(146)을 사이에 두고 서로 이격될 수 있다.
다른 실시예들에 따르면, 도 4b 및 도 4c에 도시된 바와 같이, 평면적 관점에서 전극들(142, 144, 146)의 각각은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제3 방향(D3)으로 연장될 수 있다. 이러한 실시예들 중의 일부에 따르면, 도 4b에 도시된 바와 같이, 유전 패턴들(150)의 각각은 전극들(142, 144, 146)을 가로질러 연장될 수 있다. 예를 들어, 유전 패턴들(150)의 각각은 전극들(142, 144, 146)의 측벽들 및 상면을 따라 연장될 수 있다. 이러한 실시예들 중의 다른 일부에 따르면, 도 4c에 도시된 바와 같이, 유전 패턴들(150)은 전극들(142, 144, 146)의 사이에 한정되어 제공될 수 있다. 예를 들어, 유전 패턴들(150)은 소스 전극(142)과 게이트 전극(146) 사이에 제공되는 제1 서브 유전 패턴들(152) 및 드레인 전극(144)과 게이트 전극(146) 사이에 제공되는 제2 서브 유전 패턴들(154)을 포함할 수 있다. 제1 서브 유전 패턴들(152) 및 제2 서브 유전 패턴들(154)은 게이트 전극(146)을 사이에 두고 서로 이격될 수 있다.
또 다른 실시예들에 따르면, 도 4d에 도시된 바와 같이, 평면적 관점에서 전극들(142, 144, 146)의 각각은 제1 방향(D1)에 실질적으로 평행한 방향으로 연장될 수 있다. 이러한 실시예들에서, 유전 패턴들(150) 중의 일부는 소스 전극(142)과 게이트 전극(146) 사이에 제공될 수 있고, 유전 패턴들(150) 중의 다른 일부는 드레인 전극(144)과 게이트 전극(146) 사이에 제공될 수 있다.
실시예들에 따르면, 도 3a 및 도 3b, 또는 도 3c 및 도 3d에 도시된 바와 같이, 질화물 반도체 소자는 추가 유전 막(155)을 더 포함할 수 있다. 추가 유전 막(155)은 유전 물질을 포함할 수 있다. 예를 들어, 추가 유전 막(155)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다. 추가 유전 막(155)과 유전 패턴들(150)이 동일한 물질을 포함하는 경우, 추가 유전 막(155)과 유전 패턴들(150)은 구분되지 않을 수 있다. 추가 유전 막(155)의 두께는 유전 패턴들(150)의 두께보다 작을 수 있다. 예를 들어, 추가 유전 막(155)은 유전 패턴들(150)로 인한 단축 응력이 제1 질화물 층(120) 및 제2 질화물 층(130)에 전달될 수 있도록 충분히 얇을 수 있다.
몇몇 실시예들에 따르면, 도 3a 및 도 3b에 도시된 바와 같이, 추가 유전 막(155)은 유전 패턴들(150)의 아래에 제공될 수 있다. 이러한 실시예들에서, 추가 유전 막(155)은 제2 질화물 층(130) 및 전극들(142, 144, 146)을 컨포말하게 덮을 수 있다.
다른 실시예들에 따르면, 도 3c 및 도 3d에 도시된 바와 같이, 추가 유전 막(155)은 유전 패턴들(150) 상에 제공될 수 있다. 이러한 실시예들에서, 추가 유전 막(155)은 제2 질화물 층(130), 전극들(142, 144, 146), 및 유전 패턴들(150)을 컨포말하게 덮을 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다. 예를 들어, 도 5는 도 1의 I-I'선에 따른 단면도일 수 있다. 도 1, 도 2a, 도 2b, 도 3a 내지 도 3d, 및 도 4a 내지 도 4d를 참조하여 설명한 구성과 실질적으로 동일하거나 유사한 구성에 대하여는 동일한 참조번호가 제공될 수 있다. 설명의 간소화를 위하여, 이러한 구성에 대한 구체적인 설명은 생략될 수 있다.
도 1 및 도 5를 참조하면, 질화물 반도체 소자는 기판(100), 초격자 층(110), 제1 질화물 층(120), 제2 질화물 층(130), 전극들(142, 144, 146), 및 유전 패턴들(150)을 포함할 수 있다.
기판(100) 및 초격자 층(110)은 도 1, 도 2a, 및 도 2b를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
초격자 층(110) 상에, 제1 질화물 층(120)이 제공될 수 있다. 제1 질화물 층(120)은 제1 서브 질화물 층(122), 제2 서브 질화물 층(124), 및 이들 사이의 제1 버퍼 층(BF1)을 포함할 수 있다. 제2 서브 질화물 층(124)은 제1 서브 질화물 층 상에 배치될 수 있다. 제1 서브 질화물 층(122) 및 제2 서브 질화물 층(124)은 동일한 질화물을 포함할 수 있다. 일 예로, 제1 및 제2 서브 질화물 층들(122, 124)의 각각은 GaN 층일 수 있다. 제1 버퍼 층(BF1)은 제1 서브 질화물 층(122)과 제2 서브 질화물 층(124) 사이의 응력을 완화하고, 제1 서브 질화물 층(122)의 표면 상태를 개선하는 (예를 들어, 제1 서브 질화물 층(122)의 표면 거칠기를 완화하는) 기능을 수행할 수 있다. 일 예로, 제1 버퍼 층(BF1)은 AlN 층일 수 있다.
제1 서브 질화물 층(122) 및 제2 서브 질화물 층(124)은 결정 구조를 가질 수 있다. 예를 들어, 제1 서브 질화물 층(122) 및 제2 서브 질화물 층(124)은 육방정계 구조를 가질 수 있다.
제2 서브 질화물 층(124)은 이차원 전자 가스(2DEG)를 포함할 수 있다. 이차원 전자 가스(2DEG)는 이차원 전자 가스(2DEG)는 제2 서브 질화물 층(124)의 상부에 형성될 수 있다. 이차원 전자 가스(2DEG)는 질화물 반도체 소자의 채널로서 기능할 수 있다.
제1 질화물 층(120) 상에, 제2 질화물 층(130)이 제공될 수 있다. 제2 질화물 층(130)은 제1 질화물 층(120)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 질화물 층(130)은 AlGaN 층일 수 있다. 제2 질화물 층(130)은 결정 구조를 가질 수 있다. 예를 들어, 제2 질화물 층(130)은 육방정계 구조를 가질 수 있다.
제1 질화물 층(120)과 제2 질화물 층(130) 사이에, 제2 버퍼 층(BF2)이 제공될 수 있다. 제2 버퍼 층(BF2)은 제1 질화물 층(120)과 제2 질화물 층(130) 사이의 응력을 완화하고, 제1 질화물 층(120)의 표면 상태를 개선하는 (예를 들어, 제1 질화물 층(120)의 표면 거칠기를 완화하는) 기능을 수행할 수 있다. 일 예로, 제2 버퍼 층(BF2)은 AlN 층일 수 있다.
제2 질화물 층(130) 상에, 캡핑 층(CAP)이 제공될 수 있다. 캡핑 층(CAP)은 제2 질화물 층(130)의 표면 생태를 개선하고 (예를 들어, 제2 질화물 층(130)의 표면 거칠기를 완화하고) 제2 질화물 층(130)과 전극들(142, 144, 146) 사이의 접촉 저항을 낮추는 기능을 수행할 수 있다. 일 예로, 캡핑 층(CAP)은 GaN 층일 수 있다.
캡핑 층(CAP) 상에, 전극들(142, 144, 146) 및 유전 패턴들(150)이 제공될 수 있다. 전극들(142, 144, 146) 및 유전 패턴들(150)은 도 1, 도 2a, 도 2b, 및 도 4a 내지 도 4d를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
몇몇 실시예들에 따르면, 캡핑 층(CAP) 상에, 도 3a 내지 도 3d를 참조하여 설명한 바와 같은 추가 유전 막(미도시)이 더 제공될 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따른 질화물 반도체 소자의 이차원 전자 가스의 시트 캐리어 밀도(sheet carrier density)를 측정한 그래프들이다. 구체적으로, 도 6 및 도 7은 유전 패턴들의 너비 및 충전율에 따른 이차원 전자 가스의 시트 캐리어 밀도를 측정한 그래프들이다. 도 6 및 도 7에서, 충전율 0%는 유전 패턴이 형성되지 않았음을 의미하고, 충전율 100%는 제2 질화물 층의 전면에 유전 막에 형성되었음을 의미한다. 제2 질화물 층의 전면에 형성된 유전 막은 제1 및 제2 질화물 층들에 단축 응력이 아닌 쌍축 응력(biaxial stress)을 가한다.
도 6 및 도 7의 실시예들은 도 5를 참조하여 설명한 질화물 반도체 소자의 구조를 갖도록 제조되었다. 구체적으로, 기판(100)으로 실리콘 기판, 초격자 층(110)으로 약 920nm 두께의 AlGaN/AlN 초격자 층, 제1 서브 질화물 층(122)으로 약 1000nm 두께의 GaN 층, 제2 서브 질화물 층(124)으로 약 1500nm 두께의 GaN 층, 제2 질화물 층(130)으로 약 17nm 두께의 AlGaN 층, 제1 버퍼 층(BF1)으로 약 10nm 두께의 AlN 층, 제2 버퍼 층(BF2)으로 약 1nm 두께의 AlN 층, 그리고 캡핑 층(CAP)으로 약 3nm 두께의 GaN 층이 사용되었다. 도 6의 실시예들에서 유전 패턴들(150)은 제1 질화물 층(120) 및/또는 제2 질화물 층(130)의 결정 구조의 [11-20] 방향으로 연장되도록 형성되었고, 도 7의 실시예들에서 유전 패턴들(150)은 제1 질화물 층(120) 및/또는 제2 질화물 층(130)의 결정 구조의 [1-100] 방향으로 연장되도록 형성되었다. 다시 말해, 도 6의 실시예들에서 유전 패턴들(150)은 제1 질화물 층(120) 및/또는 제2 질화물 층(130)에 [11-20] 방향으로 단축 응력을 가하도록 형성되었고, 도 7의 실시예들에서 유전 패턴들(150)은 제1 질화물 층(120) 및/또는 제2 질화물 층(130)에 [1-100] 방향으로 단축 응력을 가하도록 형성되었다.
먼저, 도 6를 참조하면, 충전율 50% 및 너비 250 μm의 유전 패턴들(150) 또는 충전율 50% 및 너비 500μm의 유전 패턴들(150)이 형성된 경우, 유전 막이 형성된 경우보다 이차원 전자 가스(2DEG)의 시트 캐리어 밀도가 높음을 확인할 수 있다.
다음으로, 도 7을 참조하면, 충전율 75% 및 너비 250 μm의 유전 패턴들(150)이 형성된 경우, 유전 막이 형성된 경우보다 이차원 전자 가스(2DEG)의 시트 캐리어 밀도가 높음을 확인할 수 있다. 나아가, 충전율 25%의 유전 패턴들(150)이 형성된 경우, 유전 패턴들이 형성되지 않은 경우보다 이차원 전자 가스(2DEG)의 시트 캐리어 밀도가 낮음을 확인할 수 있다.
즉, 도 6 및 도 7의 결과를 통해, 유전 패턴들(150)이 연장되는 방향과 유전 패턴들(150)의 두께 및 충전율을 조절함으로써, 이차원 전자 가스(2DEG)의 시트 캐리어 밀도 및 이와 연관되는 전류 밀도를 제어할 수 있음을 확인할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (12)

  1. 기판 상에 차례로 제공된 제1 질화물 층 및 제2 질화물 층;
    상기 제2 질화물 층 상에 제공되되, 서로 이격하는 전극들; 및
    상기 제2 질화물 층 상에 제공되는 복수의 유전 패턴들을 포함하되,
    상기 유전 패턴들은 제1 방향을 따라 연장되고, 상기 제1 방향에 수직한 제2 방향으로 서로 이격되는 질화물 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 질화물 층은 육방정계 구조를 가지고,
    상기 제1 방향은 상기 제1 질화물 층의 결정 구조의 [11-20] 방향 또는 [1-100] 방향에 실질적으로 평행한 질화물 반도체 소자.
  3. 제1 항에 있어서,
    상기 유전 패턴들의 각각은 상기 제1 방향을 따라 연장되는 바 혹은 라인 형상을 갖는 질화물 반도체 소자.

  4. 제1 항에 있어서,
    상기 기판과 상기 제1 질화물 층 사이에 제공되는 초격자 층을 더 포함하는 질화물 반도체 소자.
  5. 제1 항에 있어서,
    상기 유전 패턴들의 충전율은 10% 내지 90%인 질화물 반도체 소자.
  6. 제1 항에 있어서,
    상기 전극들의 각각은 상기 제1 방향과 교차하는 방향으로 연장되고,
    상기 유전 패턴들의 각각은 상기 전극들을 가로질러 연장되는 질화물 반도체 소자.
  7. 제1 항에 있어서,
    상기 전극들의 각각은 상기 제1 방향에 교차하는 방향으로 연장되고,
    상기 전극들은 서로 이격하는 소스 전극과 드레인 전극, 그리고 이들 사이의 게이트 전극을 포함하고,
    상기 유전 패턴들은:
    상기 소스 전극과 상기 게이트 전극 사이에 제공되는 제1 서브 유전 패턴들; 및
    상기 드레인 전극과 상기 게이트 전극 사이에 제공되는 제2 서브 유전 패턴들을 포함하는 질화물 반도체 소자.
  8. 제1 항에 있어서,
    상기 전극들의 각각은 상기 제1 방향에 실질적으로 평행한 방향으로 연장되고,
    상기 유전 패턴들은 상기 전극들 사이에 제공되는 질화물 반도체 소자.
  9. 제1 항에 있어서,
    상기 제2 질화물 층 상에 제공되는 추가 유전 막을 더 포함하되,
    상기 추가 유전 막의 두께는 상기 유전 패턴들의 두께보다 작은 질화물 반도체 소자.
  10. 제9 항에 있어서,
    상기 추가 유전 막은 상기 유전 패턴들의 아래에 제공되어, 상기 제2 질화물 층 및 상기 전극들을 컨포말하게 덮는 질화물 반도체 소자.
  11. 제9 항에 있어서,
    상기 추가 유전 막은 상기 유전 패턴들 상에 제공되어, 상기 제2 질화물 층, 상기 전극들, 및 상기 유전 패턴들을 컨포말하게 덮는 질화물 반도체 소자.
  12. 기판 상에 차례로 제공된 제1 질화물 층 및 제2 질화물 층;
    상기 제2 질화물 층 상에 제공되되, 서로 이격하는 전극들; 및
    상기 제2 질화물 층 상에 제공되는 복수의 유전 패턴들을 포함하되,
    상기 유전 패턴들은 상기 제1 질화물 층 및 상기 제2 질화물 층에 단축 응력(uniaxial stress)을 가하도록 구성된 질화물 반도체 소자.


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